JP5380326B2 - Internal power supply circuit for semiconductor memory - Google Patents
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Description
本発明は、半導体メモリに搭載されている電源回路に関し、特に、外部供給された電源電圧に基づいてセンスアンプに供給すべき電源電圧を生成する内部電源回路に関するものである。 The present invention relates to a power supply circuit mounted on a semiconductor memory, and more particularly to an internal power supply circuit that generates a power supply voltage to be supplied to a sense amplifier based on an externally supplied power supply voltage.
現在、コンピュータ等に搭載される半導体メモリであるDRAM(Dynamic Random Access Memory)では、消費電力低減及び信頼性確保を図る為に、メモリセルアレイ及びセンスアンプに供給すべき電源電圧を、外部電源から供給された電源電圧に基づきDRAMチップ内に設けた内部電源回路で生成するようにしている。ところで、近年、DRAMチップの記憶容量の増大化が要求されており、この記憶容量の増大化に伴って流れる瞬時電流の増大が懸念されている。すなわち、一時期に電流供給が集中すると電源電圧が瞬時降下する場合があり、この際、メモリ動作に不具合が生じるのである。 Currently, DRAM (Dynamic Random Access Memory), which is a semiconductor memory mounted on computers, supplies power from the external power supply to the memory cell array and sense amplifier to reduce power consumption and ensure reliability. Based on the generated power supply voltage, an internal power supply circuit provided in the DRAM chip is used. In recent years, there has been a demand for an increase in the storage capacity of DRAM chips, and there is a concern about an increase in the instantaneous current that flows along with the increase in the storage capacity. That is, if the current supply is concentrated at one time, the power supply voltage may drop instantaneously, causing a malfunction in the memory operation.
そこで、かかる不具合を解消すべく、外部供給された電源電圧に基づき、センスアンプに供給すべき通常の電源電圧(VARY)と、この電源電圧(VARY)よりも高い電源電圧(VOD)とを生成し、大電流供給が必要な場合には電源電圧(VOD)、そうでない場合には電源電圧(VARY)を択一的にセンスアンプに供給するようにした電源電圧の制御方法が提案された(例えば、特許文献1の図6の記載参照)。 Therefore, in order to eliminate such problems, a normal power supply voltage (VARY) to be supplied to the sense amplifier and a power supply voltage (VOD) higher than this power supply voltage (VARY) are generated based on the power supply voltage supplied from the outside. However, a power supply voltage control method has been proposed in which a power supply voltage (VOD) is supplied to a sense amplifier when a large current supply is required, and a power supply voltage (VARY) is alternatively supplied to the sense amplifier. For example, see the description of FIG. 6 of Patent Document 1).
しかしながら、上記した如き電源電圧の制御方法では、内部電源回路を2セット搭載する必要がある為、チップ上での構築面積が大となりコスト高を招く。又、センスアンプに供給する電源電圧を切り替えるセレクタに用いられるトランジスタ(例えば、特許文献1の図6のトランジスタ15及び16参照)としては、この部分での消費電力を抑えるべくオン抵抗が低いものを用いる必要がある。ところが、オン抵抗が低いトランジスタは、その分だけ規模も大きくなり、コスト高を招くという問題があった。 However, in the method for controlling the power supply voltage as described above, since it is necessary to mount two sets of internal power supply circuits, the construction area on the chip becomes large and the cost increases. Further, as a transistor used for a selector for switching a power supply voltage supplied to the sense amplifier (see, for example, the transistors 15 and 16 in FIG. 6 of Patent Document 1), a transistor having a low on-resistance in order to suppress power consumption in this portion. It is necessary to use it. However, a transistor having a low on-resistance has a problem that the scale is increased correspondingly and the cost is increased.
本発明は、低価格にて、電流供給が集中した場合にも安定したメモリ動作を実施させることが可能な半導体メモリの内部電源回路を提供することを目的とする。 It is an object of the present invention to provide an internal power supply circuit for a semiconductor memory that can perform a stable memory operation even when current supply is concentrated at low cost.
本発明による半導体メモリの内部電源回路は、半導体メモリに搭載されているセンスアンプに対して電源ラインを介して電源電圧の供給を行う半導体メモリの内部電源回路であって、所定の第1電圧と前記電源ライン上の電圧との差分を示す差分信号を生成しこれを駆動ライン上に送出する第1差動増幅部と、前記第1電圧よりも高い所定の第2電圧と前記電源ライン上の電圧との差分を示す差分信号を生成しこれを前記駆動ライン上に送出する第2差動増幅部と、前記センスアンプが非活性状態にある間及び活性状態に遷移した時点から所定期間経過するまでの間は前記第2差動増幅部を活性状態に維持すると共に前記第1差動増幅部を非活性状態に維持する一方、前記所定期間経過以降は前記第1差動増幅部を活性状態に維持すると共に前記第2差動増幅部を非活性状態に維持する電源電圧切換部と、前記駆動ライン上の前記差分信号に応じて前記第1電圧又は前記第2電圧を有する前記電源電圧を生成して前記電源ライン上に送出する出力トランジスタと、を有し、前記第1差動増幅部は、外部供給された外部電源電圧が夫々のソース端に印加されており且つ互いのゲート端同士が接続されている第1及び第2トランジスタと、ゲート端に前記第1電圧が印加されており且つドレイン端が前記第1トランジスタのドレイン端及び前記駆動ライン各々に接続されている第3トランジスタと、ゲート端に前記電源ライン上の電圧が印加されており且つドレイン端が前記第2トランジスタのドレイン端に接続されている第4トランジスタと、ドレイン端に前記第3トランジスタのソース端が接続されている第5トランジスタと、ドレイン端に前記第4トランジスタのソース端が接続されている第6トランジスタと、前記第5及び第6トランジスタ各々のソース端に接続されている電流源と、を備え、前記第2差動増幅部は、ゲート端に前記第2電圧が印加されており且つドレイン端が前記第1トランジスタのドレイン端及び前記駆動ライン各々に接続されている第7トランジスタと、ゲート端に前記電源ライン上の電圧が印加されており且つドレイン端が前記第2トランジスタのドレイン端に接続されている第8トランジスタと、ドレイン端に前記第7トランジスタのソース端が接続されている第9トランジスタと、ドレイン端に前記第8トランジスタのソース端が接続されている第10トランジスタと、前記第9及び第10トランジスタ各々のソース端に接続されている電流源と、を備え、前記電源電圧切換部は、前記センスアンプが非活性状態にある間及び前記センスアンプが非活性状態から活性状態に遷移した時点から所定期間経過するまでの間は前記第5及び第6トランジスタを夫々オフ状態に維持すると共に前記第9及び第10トランジスタを夫々オン状態に維持する一方、前記所定期間経過以降は前記第5及び第6トランジスタを夫々オン状態にすると共に前記第9及び第10トランジスタを夫々オフ状態にすべき電圧指定信号を前記前記第5、第6、第9及び第10トランジスタ各々のゲート端に供給する。 An internal power supply circuit of a semiconductor memory according to the present invention is an internal power supply circuit of a semiconductor memory that supplies a power supply voltage to a sense amplifier mounted on the semiconductor memory via a power supply line, and a predetermined first voltage and A first differential amplifier that generates a differential signal indicating a difference from the voltage on the power supply line and sends the differential signal to the drive line; a predetermined second voltage that is higher than the first voltage; and the power supply line A second differential amplifier that generates a differential signal indicating a difference from the voltage and sends it to the drive line; and a predetermined period of time elapses while the sense amplifier is in the inactive state and when the sense amplifier transitions to the active state. The second differential amplifying unit is maintained in an active state and the first differential amplifying unit is maintained in an inactive state until the first differential amplifying unit is in an active state after elapse of the predetermined period. As well as A power supply voltage switching unit for maintaining the second differential amplification unit in an inactive state; and generating the power supply voltage having the first voltage or the second voltage according to the differential signal on the drive line. possess an output transistor for delivering on the power supply line, a first differential amplifying unit, is and another gate edge between being applied to the external supplied external power supply voltage source terminal of each is connected First and second transistors, a third transistor having the first voltage applied to a gate terminal and a drain terminal connected to the drain terminal of the first transistor and the drive line, and a gate terminal. A fourth transistor, to which a voltage on the power supply line is applied and whose drain end is connected to the drain end of the second transistor, and a source of the third transistor to the drain end A fifth transistor having a source terminal connected thereto, a sixth transistor having a drain terminal connected to a source terminal of the fourth transistor, and a current source connected to a source terminal of each of the fifth and sixth transistors. And the second differential amplifier section includes a seventh transistor having a gate terminal to which the second voltage is applied and a drain terminal connected to each of the drain terminal of the first transistor and the drive line. And an eighth transistor having a gate terminal applied with a voltage on the power supply line and a drain terminal connected to the drain terminal of the second transistor, and a drain terminal connected to the source terminal of the seventh transistor. A ninth transistor, a tenth transistor having a drain terminal connected to a source terminal of the eighth transistor, and the ninth and first transistors. A current source connected to the source terminal of each of the 0 transistors, and the power supply voltage switching unit is configured to switch the power supply voltage switching unit while the sense amplifier is in an inactive state and when the sense amplifier transitions from an inactive state to an active state. Until the predetermined period elapses, the fifth and sixth transistors are maintained in the off state and the ninth and tenth transistors are maintained in the on state, respectively. A voltage designation signal for turning on the sixth transistor and turning off the ninth and tenth transistors is supplied to the gate terminals of the fifth, sixth, ninth and tenth transistors .
本発明においては、センスアンプが非活性状態から活性状態に遷移した時点から所定期間経過するまでの間はセンスアンプの標準電源電圧値としての第1電圧よりも高い第2電圧を有する電源電圧をセンスアンプに供給し、所定期間経過後に電源電圧の電圧値を上記第1電圧に切り替えるようにしている。これにより、センスアンプの活性状態初期時における消費電流増大に伴う電源電圧降下量を抑制させることが可能となる。更に、上記した電源電圧の切換を行うにあたり、上記第1電圧と電源ライン上の電圧との差分を示す差分信号を生成する第1差動増幅部と、上記第2電圧と電源ライン上の電圧との差分を示す差分信号を生成する第2差動増幅部と、センスアンプの状態(活性状態、非活性状態)に応じて第1及び第2差動増幅部の内の一方だけを活性化させる電圧切換部と、活性化した方の差動増幅部から供給された差分信号に応じて生成した電源電圧を電源ラインを介してセンスアンプに供給する単一の出力トランジスタと、からなる構成を採用している。かかる構成によれば、第1電圧を有する電源電圧及び第2電圧を有する電源電圧を個別に生成し、これら電源電圧各々の内の一方をセンスアンプに供給するような構成を採用した場合に比して、その回路規模を小さくして価格を抑制させることが可能となる。 In the present invention, the power supply voltage having a second voltage higher than the first voltage as the standard power supply voltage value of the sense amplifier is applied until a predetermined period has elapsed since the sense amplifier transitioned from the inactive state to the active state. The voltage is supplied to the sense amplifier, and the voltage value of the power supply voltage is switched to the first voltage after a predetermined period. As a result, it is possible to suppress the amount of power supply voltage drop that accompanies an increase in current consumption when the sense amplifier is active. Further, when the power supply voltage is switched, a first differential amplifier that generates a difference signal indicating a difference between the first voltage and the voltage on the power supply line, the second voltage and the voltage on the power supply line. A second differential amplifier that generates a differential signal indicating a difference between the first and second differential amplifiers according to the state (active state, inactive state) of the sense amplifier, and activates only one of them. And a single output transistor that supplies a power supply voltage generated in accordance with the differential signal supplied from the activated differential amplifier to the sense amplifier via the power supply line. Adopted. According to such a configuration, a power supply voltage having the first voltage and a power supply voltage having the second voltage are individually generated, and one of these power supply voltages is supplied to the sense amplifier. As a result, the circuit scale can be reduced and the price can be suppressed.
半導体メモリに搭載されているセンスアンプの標準電源電圧値としての第1電圧と電源ライン上の電圧との差分を示す差分信号を生成する第1差動増幅部と、この第1電圧よりも高い第2電圧と電源ライン上の電圧との差分を示す差分信号を生成する第2差動増幅部との内の一方だけを、センスアンプの状態(活性状態、非活性状態)に応じて活性化し、活性化した方の差動増幅部から供給された差分信号に応じて生成した電源電圧を電源ラインを介してセンスアンプに供給する。この際、センスアンプが非活性状態から活性状態に遷移した時点から所定期間経過するまでの間は第2差動増幅部を活性状態に維持する一方、所定期間経過以降は第2差動増幅部に代えて第1差動増幅部を活性状態に維持する。 A first differential amplifier for generating a differential signal indicating a difference between a first voltage as a standard power supply voltage value of a sense amplifier mounted on a semiconductor memory and a voltage on a power supply line; and higher than the first voltage Only one of the second differential amplifiers that generates a differential signal indicating the difference between the second voltage and the voltage on the power supply line is activated according to the state (active state, inactive state) of the sense amplifier. Then, the power supply voltage generated according to the differential signal supplied from the activated differential amplifier is supplied to the sense amplifier via the power supply line. At this time, the second differential amplifying unit is maintained in the active state until a predetermined period elapses from the time when the sense amplifier transitions from the inactive state to the active state, and after the predetermined period elapses, the second differential amplifying unit Instead, the first differential amplifier is maintained in the active state.
図1は、本発明による内部電源回路を搭載した半導体メモリの概略構成を示す図である。 FIG. 1 is a diagram showing a schematic configuration of a semiconductor memory equipped with an internal power supply circuit according to the present invention.
かかる半導体メモリは、メモリ制御部1、メモリセルアレイ2、センスアンプ3及びこのセンスアンプ3を動作させる為の電源電圧VARYを生成する内部電源回路4を備える。
The semiconductor memory includes a
メモリ制御部1は、書込信号WRに応じて、アドレスデータにて示される番地に情報データを書き込ませるべく、メモリセルアレイ2を制御する。又、メモリ制御部1は、読出信号RDに応じて、アドレスデータにて示される番地から情報データを読み出すべく、メモリセルアレイ2を制御すると共にセンスアンプ3を活性化させる為の論理レベル1のセンスアンプイネーブル信号CEをセンスアンプ3及び内部電源回路4に供給する。
In response to the write signal WR, the
センスアンプ3は、論理レベル0のセンスアンプイネーブル信号CEが供給されている間は非活性状態となる一方、論理レベル1のセンスアンプイネーブル信号CEが供給されている間は活性状態となる。この活性状態にある間に限り、センスアンプ3は、メモリセルアレイ2のメモリセル(図示せぬ)に流れる電流を検出し、その検出電流に対応した情報データを出力する。すなわち、センスアンプ3は、論理レベル1のセンスアンプイネーブル信号CEが供給されている間だけ、メモリセルアレイ2のメモリセルに流れる電流に基づき、このメモリセルに記憶されている情報データを復元し、これを外部に読み出す。
The sense amplifier 3 is inactive while the
メモリセルアレイ2は、書込信号WRに応じて、外部供給された情報データをアドレスデータによって示される番地に属するメモリセル(図示せぬ)に書き込む。又、メモリセルアレイ2は、読出信号RDに応じて、アドレスデータによって示される番地に属するメモリセルに記憶されている情報データに対応した電流をセンスアンプ3に供給する。
The
内部電源回路4は、外部供給された電源電圧VDDに基づきセンスアンプ3を動作させる為の電源電圧VARYを生成し、これを電源ラインLVを介してセンスアンプ3に供給する。尚、内部電源回路4は、センスアンプ3を活性化状態又は非活性状態に設定する為のセンスアンプイネーブル信号CEに応じて電源電圧VARYの電圧値の切り替えを行う。
The internal
図1に示すように、内部電源回路4は、電圧切替タイマ41、電源電圧制御部42、出力トランジスタ43、電流源44及び安定化容量素子45を備える。
As shown in FIG. 1, the internal
電圧切替タイマ41は、メモリ制御部1から供給されたセンスアンプイネーブル信号CEが、図2に示す如く論理レベル0である間は論理レベル1の高電圧指定信号ODを電源電圧制御部42に供給すると共に、論理レベル0の標準電圧指定信号STNを電源電圧制御部42に供給する。ここで、図2に示す如く、センスアンプイネーブル信号CEが論理レベル0の状態から論理レベル1に切り替わった場合には、電圧切替タイマ41は、その切り替え時点t1から所定期間TU経過後の時点t2において、上記高電圧指定信号ODを論理レベル0、標準電圧指定信号STNを論理レベル1に夫々切り替える。
The
すなわち、電圧切替タイマ41は、センスアンプ3が非活性状態から活性状態に切り替わってから所定期間TU経過した後の活性状態の期間中は、センスアンプ3を動作させる電源電圧VARYの電圧値として、標準電圧VREF(後述する)を指定する為の論理レベル1の標準電圧指定信号STNを電源電圧制御部42に供給する。又、電圧切替タイマ41は、センスアンプ3が非活性状態にある期間中、並びに非活性状態から活性状態に切り替わってから所定期間TU経過するまでの間、つまり図2の期間TZの間は、電源電圧VARYの電圧値として標準電圧VREFよりも所定電圧だけ高い高電圧VRNS(後述する)を指定すべき論理レベル1の高電圧指定信号ODを電源電圧制御部42に供給する。このように、電圧切替タイマ41は、センスアンプ3が非活性状態から活性状態に切り替わってから所定期間TUだけ経過した時点t2で、センスアンプ3を動作させる電源電圧VARYの電圧値を、高電圧VRNSから標準電圧VREFに切り替えるべき信号(STN、OD)を電源電圧制御部42に供給するのである。
That is, the
電源電圧制御部42は、図1に示すように、pチャネルMOS(Metal Oxide Semiconductor)トランジスタであるトランジスタQ1及びQ2、nチャネルMOSトランジスタであるトランジスタQ3〜Q10及び電流源CGを備える。トランジスタQ1及びQ2各々のソース端には、外部供給された電源電圧VDDが印加されており、夫々のゲート端同士が互いに接続されている。トランジスタQ1のドレイン端にはトランジスタQ3及びQ7各々のドレイン端が共通に接続されており、その共通接続点は、駆動ラインLDを介して出力トランジスタ43のゲート端に接続されている。トランジスタQ3のゲート端には上記した標準電圧VREFが印加されており、そのソース端はトランジスタQ5のドレイン端に接続されている。トランジスタQ7のゲート端には上記した高電圧VRNSが印加されており、そのソース端はトランジスタQ9のドレイン端に接続されている。トランジスタQ2のドレイン端及びゲート端同士は互いに接続されており、その共通の接続点には、トランジスタQ4及びQ8各々のドレイン端が接続されている。トランジスタQ4のソース端にはトランジスタQ6のドレイン端が接続されている。トランジスタQ4のソース端にはトランジスタQ6のドレイン端が接続されている。トランジスタQ4及びQ8各々のゲート端同士は互いに接続されており、その共通接続点には電源ラインLVが接続されている。トランジスタQ5〜Q10各々のソース端は共通に接続されており、その共通接続点には電流源CGが接続されている。トランジスタQ5及びQ6各々のゲート端には上記高電圧指定信号ODが供給されており、トランジスタQ9及びQ10各々のゲート端には上記標準電圧指定信号STNが供給されている。
As shown in FIG. 1, the power supply
図3は、図1に示される電源電圧制御部42の構成を等価的に表す図である。
FIG. 3 is an equivalent diagram showing the configuration of power supply
すなわち、電源電圧制御部42は、上記したトランジスタQ1〜Q6及び電流源CGからなる第1の差動増幅部CMP1と、上記したトランジスタQ1、Q2、Q7〜10及び電流源CGからなる第2の差動増幅部CMP2と、で表される。尚、トランジスタQ1、Q2及び電流源CGは、差動増幅部CMP1及びCMP2の各々で共有使用される。電源電圧制御部42では、高電圧指定信号OD及び標準電圧指定信号STN各々の論理レベルに基づき、第1の差動増幅部CMP1及び第2の差動増幅部CMP2の内の一方を活性状態、他方を非活性状態に維持する。この際、活性状態となった方の差動増幅部から出力された信号が以下の如き電源電圧差分信号GOとして駆動ラインLD上に送出される。
That is, the power
例えば、高電圧指定信号ODが論理レベル1であり且つ標準電圧指定信号STNが論理レベル0である場合には、トランジスタQ5及びQ6が共にオフ状態、トランジスタQ9及びQ10が共にオン状態となる。よって、この際、トランジスタQ1、Q2、Q7、Q8、Q9、Q10及び電流源CGからなる第2の差動増幅部CMP2が活性化状態となり、第1の差動増幅部CMP1は非活性化状態となる。活性化状態となった第2の差動増幅部CMP2は、高電圧VRNSと電源ラインLV上の電圧との差分に対応した電圧値を示す電源電圧差分信号GOを、トランジスタQ1及びQ7各々のドレイン端同士が接続されている接続点を介して駆動ラインLD上に送出する。
For example, when the high voltage designation signal OD is at the
一方、高電圧指定信号ODが論理レベル0であり且つ標準電圧指定信号STNが論理レベル1である場合には、トランジスタQ5及びQ6が共にオン状態、トランジスタQ9及びQ10が共にオフ状態となる。よって、この際、トランジスタQ1、Q2、Q3、Q4、Q5、Q6及び電流源CGからなる第1の差動増幅部CMP1が活性化状態となり、第2の差動増幅部CMP2は非活性状態となる。活性化状態となった第1の差動増幅部CMP1は、標準電圧VREFと電源ラインLV上の電圧との差分に対応した電圧値を示す電源電圧差分信号GOを、トランジスタQ1及びQ3各々のドレイン端同士が接続されている接続点を介して駆動ラインLD上に送出する。
On the other hand, when the high voltage designation signal OD is at the
pチャネルMOSトランジスタとしての出力トランジスタ43のソース端には外部供給された電源電圧VDDが印加されており、そのドレイン端は電源ラインLV、電流源44及び、その一端が接地されている安定化容量素子45の他端に接続されている。尚、電源電圧VDDは、上記した高電圧VRNSよりも高い電圧を有する。出力トランジスタ43は、そのゲート端に供給された電源電圧差分信号GOに応じた電圧を、センスアンプ3を動作させるべき電源電圧VARYとして生成する。すなわち、出力トランジスタ43は、上記した差動増幅部CMP1及びCMP2の内でCMP2の方が活性状態にある場合には、電源電圧差分信号GOに応じて、上記高電圧VRNSと同一電圧値を有する電源電圧VARYを生成する。一方、差動増幅部CMP1の方が活性状態にある場合には、出力トランジスタ43は、電源電圧差分信号GOに応じて、上記標準電圧VREFと同一電圧値を有する電源電圧VARYを生成する。出力トランジスタ43は、かかる電源電圧VARYを電源ラインLVを介してセンスアンプ3に供給する。
An externally supplied power supply voltage VDD is applied to the source end of the
このように、電源電圧制御部42は、出力トランジスタ43によって電源ラインLV上に印加された電源電圧VARYが、上記高電圧VRNS又は標準電圧VREFと同一電圧値となるように、出力トランジスタ43に対して出力電圧の制御を行うのである。
As described above, the power supply
以下に、上記した如き構成からなる内部電源回路4の動作について図2を参照しつつ説明する。
Hereinafter, the operation of the internal
先ず、図2に示す如く、センスアンプイネーブル信号CEが論理レベル0となっている間、つまりセンスアンプ3が非活性状態にある期間中は、差動増幅部CMP1及びCMP2の内のCMP2の方だけが活性状態となる。よって、この間、差動増幅部CMP2及び出力トランジスタ43により、標準電圧VREFよりも高い高電圧VRNSを有する電源電圧VARYが電源ラインLVを介してセンスアンプ3に供給される。この際、電源ラインLVに印加された高電圧VRNSによって、安定化容量素子45の充電が為される。
First, as shown in FIG. 2, while the sense amplifier enable signal CE is at the
その後、センスアンプイネーブル信号CEが論理レベル0から論理レベル1に遷移すると、センスアンプ3が活性状態となり、このセンスアンプ3で消費される電流が図2に示すように徐々に増加して行く。それに伴い、図2に示す如く、電源ラインLV上の電源電圧VARYが高電圧VRNSの状態から徐々に低下して行く。この際、安定化容量素子45が放電状態となり、図2に示す如き安定化容量素子45からの放電電流が電源ラインLV上に送出される。すなわち、この間、差動増幅部CMP2及び出力トランジスタ43による高電圧VRNSの印加に伴って図2に示す如く電源ラインLV上に供給される電流と、安定化容量素子45から電源ラインLV上に送出される放電電流とにより、センスアンプ3で消費される電流が賄われるのである。
Thereafter, when the sense amplifier enable signal CE transitions from the
そして、図2に示す如く、センスアンプ3での消費電流が増大して行き、その消費電流が最大に到ると、以降、消費電流は徐々に低下して行く。この際、センスアンプ3が非活性状態から活性状態に遷移した時点t1から、少なくとも所定期間TU経過した時点t2では、センスアンプ3での消費電流は低下状態にある。そこで、電源電圧切替タイマ41は、センスアンプ3が非活性状態から活性状態に遷移した時点t1から所定期間TU経過した時点t2において、活性状態とすべき差動増幅部をCMP2からCMP1に切り替える。これにより、図2に示す如き時点t2以降においては、差動増幅部CMP1及び出力トランジスタ43が、標準電圧VREFを有する電源電圧VARYを電源ラインLVを介してセンスアンプ3に供給することになる。この間、差動増幅部CMP1及び出力トランジスタ43による標準電圧VREFの印加に伴い、図2に示す如き電流が電源ラインLVに供給される。すなわち、センスアンプ3での消費電流が最大に到った後、低下した状態となる時点t2以降においては、差動増幅部CMP1及び出力トランジスタ43から供給された電流により、センスアンプ3で消費される電流が賄われるのである。
As shown in FIG. 2, the current consumption in the sense amplifier 3 increases, and when the current consumption reaches the maximum, the current consumption gradually decreases thereafter. At this time, the current consumption in the sense amplifier 3 is in a lowered state at least at a time t2 when the predetermined period TU has elapsed from the time t1 when the sense amplifier 3 transitions from the inactive state to the active state. Therefore, the power supply
以上の如く、図1に示す内部電源回路4においては、センスアンプ3が非活性状態にある間は、差動増幅部CMP1及びCMP2の内のCMP2の方だけを活性化することにより、標準電圧VREFよりも高い高電圧VRNSを有する電源電圧VARYを電源ラインLVに印加する。これにより、センスアンプ3が非活性状態にある間、電源ラインLVに接続されている安定化容量素子45が高電圧VRNSによって充電される。その後、センスアンプ3が活性状態に遷移した後も、標準電圧VREFよりも高い高電圧VRNSを有する電源電圧VARYが電源ラインLVを介してセンスアンプ3に供給される。よって、センスアンプ3の消費電流の増大に伴い電源電圧VARYの降下が生じても、この電源電圧VARYの電圧値を、図2に示す如く、センスアンプ3を正常に動作し得る標準的な電源電圧値である標準電圧VREFよりも高い状態に維持させることが可能となる。又、センスアンプ3が活性状態に遷移すると、安定化容量素子45が放電し、この安定化容量素子45からの放電電流が電源ラインLVに送出される。従って、センスアンプ3が非活性状態から活性状態に遷移した直後は、差動増幅部CMP2及び出力トランジスタ43から供給された電流と共に、安定化容量素子45から送出された放電電流によって、センスアンプ3で消費される電流が賄われることになる。よって、図2に示す如く、センスアンプ3が非活性状態から活性状態に切り替わった直後、つまり活性状態初期時における消費電流増大に伴う電源電圧降下量を抑制させることが可能となる。
As described above, in the internal
そして、センスアンプ3が非活性状態から活性状態に遷移してから所定期間TU経過後に、活性状態に維持すべき差動増幅器を差動増幅部CMP2からCMP1に切り替える。すなわち、図2に示すように、センスアンプ3が非活性状態から活性状態に遷移してから、その消費電流が最大となり引き続き低下状態に推移した時点t2、つまりセンスアンプ3での消費電流が低下して電源電圧降下の虞がなくなった時に、電源ラインLVに供給すべき電源電圧VARYの電圧値を高電圧VRNSから標準電圧VREFに切り替えるのである。 Then, after the lapse of a predetermined period TU after the sense amplifier 3 transitions from the inactive state to the active state, the differential amplifier to be maintained in the active state is switched from the differential amplifying unit CMP2 to CMP1. That is, as shown in FIG. 2, after the sense amplifier 3 transitions from the inactive state to the active state, the current consumption becomes maximum and the current consumption at the sense amplifier 3 decreases at the time t2 when the current consumption continues to decrease. When the possibility of a power supply voltage drop disappears, the voltage value of the power supply voltage VARY to be supplied to the power supply line LV is switched from the high voltage V RNS to the standard voltage V REF .
従って、上記の如き動作によれば、活性状態初期時においてその電流消費量が増大するというセンスアンプ3に対して、このセンスアンプ3を正常に動作し得る電源電圧を供給することが可能となる。 Therefore, according to the operation as described above, it is possible to supply a power supply voltage that can normally operate the sense amplifier 3 to the sense amplifier 3 whose current consumption increases in the initial state of the active state. .
更に、図1又は図3に示す内部電源回路4では、センスアンプ3を動作させる為の電源電圧VARYとして、標準電圧VREFと、この電圧よりも所定電圧だけ高い高電圧VRNSとの2種類の電圧を切り替えて電源ラインLV上に送出するにあたり、以下の如き構成を採用している。
Further, in the internal
すなわち、電源ラインLV上の電圧及び高電圧VRNS同士の差分値を求める差動増幅部CMP2と、電源ラインLV上の電圧及び標準電圧VREF同士の差分値を求める差動増幅部CMP1との内の一方を活性状態、他方を非活性状態にする。そして、活性状態にある差動増幅部から供給された差分値(GO)を出力トランジスタ43のゲート端に供給することにより、この単一の出力トランジスタ43にて上記差分値(GO)に応じた電圧(VRNS又はVREF)を生成させ、これを電源電圧VARYとして電源ラインLV上に供給するのである。つまり、差動増幅部CMP1及びCMP2により、出力トランジスタ43が生成すべき電源電圧VARYの電圧値を高電圧VRNS又は標準電圧VREFの一方に切り替えるべき制御を行うようにしたのである。
That is, the differential amplifying unit CMP2 for obtaining a difference value between the voltage and the high voltage V RNS each other on the power supply line LV, the differential amplifier unit CMP1 for obtaining a voltage and the difference value between the standard voltage V REF on the power supply line LV One is activated and the other is deactivated. Then, by supplying the differential value (GO) supplied from the differential amplifier in the active state to the gate terminal of the
かかる構成によれば、センスアンプ3で消費される電流を供給する電源部として、標準電圧を有する電源電圧を生成する内部電源回路と、標準電圧よりも高い電源電圧を生成する内部電源回路との2系統の内部電源回路を用いる場合に比して、装置規模を縮小化させて低価格化を図ることが可能となる。すなわち、図1又は図3に示す内部電源回路4では、センスアンプ3で消費される電流を供給する電源部としては、電源電圧制御部42及び出力トランジスタ43からなる1系統分の内部電源回路だけであるので、上記した如き2系統分必要になるものに比してその装置規模が小さくなる。更に、2系統の内部電源回路によって生成された電源電圧の変動をより安定化させる為には、安定化用の容量性素子を夫々の電源ラインに個別に接続しなければならないが、図1又は図3に示す内部電源回路4では内部電源回路が1系統だけである。よって、単一の安定化容量性素子を用いた小規模な構成で、安定した電源供給が可能となる。また、上述した如く内部電源回路を2系統設ける構成では、2つの内部電源回路の各々から供給された電源電圧の一方をセレクタを介して電源ラインに中継供給することになるので、このセレクタには、センスアンプ3で消費される電流が流れ込む。よって、かかるセレクタに用いるトランジスタとしては、オン抵抗の低いもの、つまりトランジスタサイズが大なるものを採用しなければならない。これに対して、図1又は図3に示す内部電源回路4では、出力トランジスタ43から直接、電源ラインLVに電源電圧を供給するようにしている。よって、上記した如きセレクタを介して電源電圧を電源ラインに供給するようにしたものに比して、装置規模を縮小化させることが可能となる。
According to this configuration, the power supply unit that supplies the current consumed by the sense amplifier 3 includes an internal power supply circuit that generates a power supply voltage having a standard voltage and an internal power supply circuit that generates a power supply voltage higher than the standard voltage. Compared to the case where two internal power supply circuits are used, it is possible to reduce the device scale and reduce the price. That is, in the internal
3 センスアンプ
4 内部電源回路
41 電源電圧切替タイマ
42 電源電圧制御部
43 出力トランジスタ
45 安定化容量素子
CMP1、2 差動増幅部
Claims (4)
所定の第1電圧と前記電源ライン上の電圧との差分を示す差分信号を生成しこれを駆動ライン上に送出する第1差動増幅部と、
前記第1電圧よりも高い所定の第2電圧と前記電源ライン上の電圧との差分を示す差分信号を生成しこれを前記駆動ライン上に送出する第2差動増幅部と、
前記センスアンプが非活性状態にある間及び活性状態に遷移した時点から所定期間経過するまでの間は前記第2差動増幅部を活性状態に維持すると共に前記第1差動増幅部を非活性状態に維持する一方、前記所定期間経過以降は前記第1差動増幅部を活性状態に維持すると共に前記第2差動増幅部を非活性状態に維持する電源電圧切換部と、
前記駆動ライン上の前記差分信号に応じて前記第1電圧又は前記第2電圧を有する前記電源電圧を生成して前記電源ライン上に送出する出力トランジスタと、を有し、
前記第1差動増幅部は、外部供給された外部電源電圧が夫々のソース端に印加されており且つ互いのゲート端同士が接続されている第1及び第2トランジスタと、ゲート端に前記第1電圧が印加されており且つドレイン端が前記第1トランジスタのドレイン端及び前記駆動ライン各々に接続されている第3トランジスタと、ゲート端に前記電源ライン上の電圧が印加されており且つドレイン端が前記第2トランジスタのドレイン端に接続されている第4トランジスタと、ドレイン端に前記第3トランジスタのソース端が接続されている第5トランジスタと、ドレイン端に前記第4トランジスタのソース端が接続されている第6トランジスタと、前記第5及び第6トランジスタ各々のソース端に接続されている電流源と、を備え、
前記第2差動増幅部は、ゲート端に前記第2電圧が印加されており且つドレイン端が前記第1トランジスタのドレイン端及び前記駆動ライン各々に接続されている第7トランジスタと、ゲート端に前記電源ライン上の電圧が印加されており且つドレイン端が前記第2トランジスタのドレイン端に接続されている第8トランジスタと、ドレイン端に前記第7トランジスタのソース端が接続されている第9トランジスタと、ドレイン端に前記第8トランジスタのソース端が接続されている第10トランジスタと、前記第9及び第10トランジスタ各々のソース端に接続されている電流源と、を備え、
前記電源電圧切換部は、前記センスアンプが非活性状態にある間及び前記センスアンプが非活性状態から活性状態に遷移した時点から所定期間経過するまでの間は前記第5及び第6トランジスタを夫々オフ状態に維持すると共に前記第9及び第10トランジスタを夫々オン状態に維持する一方、前記所定期間経過以降は前記第5及び第6トランジスタを夫々オン状態にすると共に前記第9及び第10トランジスタを夫々オフ状態にすべき電圧指定信号を前記前記第5、第6、第9及び第10トランジスタ各々のゲート端に供給することを特徴とする半導体メモリの内部電源回路。 An internal power supply circuit of a semiconductor memory for supplying a power supply voltage to a sense amplifier mounted on the semiconductor memory via a power supply line,
A first differential amplifier that generates a differential signal indicating a difference between a predetermined first voltage and a voltage on the power supply line, and sends the differential signal to the drive line;
A second differential amplifier that generates a differential signal indicating a difference between a predetermined second voltage higher than the first voltage and a voltage on the power supply line, and sends the differential signal to the drive line;
While the sense amplifier is in an inactive state and during a predetermined period after the transition to the active state, the second differential amplifier is maintained in an active state and the first differential amplifier is inactive. A power supply voltage switching unit that maintains the first differential amplification unit in an active state and maintains the second differential amplification unit in an inactive state after the predetermined period has elapsed,
Have a, an output transistor for delivering to generate the power supply voltage having the first voltage or the second voltage on the power supply line in response to said difference signal on the drive line,
The first differential amplifying unit includes first and second transistors to which an externally supplied external power supply voltage is applied to each source terminal and whose gate terminals are connected to each other. A first transistor to which a voltage is applied and a drain terminal connected to each of the drain terminal of the first transistor and the drive line; a gate terminal to which a voltage on the power supply line is applied; Is connected to the drain terminal of the second transistor, the fifth transistor has the drain terminal connected to the source terminal of the third transistor, and the drain terminal connected to the source terminal of the fourth transistor. A sixth transistor, and a current source connected to a source terminal of each of the fifth and sixth transistors,
The second differential amplifying unit includes a seventh transistor having a gate terminal to which the second voltage is applied and a drain terminal connected to the drain terminal of the first transistor and the drive line, and a gate terminal. An eighth transistor to which a voltage on the power supply line is applied and whose drain end is connected to the drain end of the second transistor, and a ninth transistor whose drain end is connected to the source end of the seventh transistor A tenth transistor having a drain terminal connected to a source terminal of the eighth transistor, and a current source connected to a source terminal of each of the ninth and tenth transistors,
The power supply voltage switching unit causes each of the fifth and sixth transistors to pass through a predetermined period from when the sense amplifier is in an inactive state and when the sense amplifier transitions from an inactive state to an active state. While maintaining the off state and the ninth and tenth transistors on, respectively, the fifth and sixth transistors are turned on and the ninth and tenth transistors are turned on after the predetermined period. An internal power supply circuit for a semiconductor memory, wherein a voltage specifying signal to be turned off is supplied to each gate terminal of the fifth, sixth, ninth and tenth transistors .
前記電源電圧切換部は、前記センスアンプが非活性状態にある間は前記第2差動増幅部を活性状態に維持することにより前記容量素子を充電させ、前記センスアンプが非活性状態から活性状態に遷移した時点から前記所定期間した後に前記第2差動増幅部に代わり前記第1差動増幅部を活性状態に維持することにより前記容量素子を放電させることを特徴とする請求項1〜3のいずれか1に記載の半導体メモリの内部電源回路。 A capacitor for stabilizing the voltage is connected on the power line,
The power supply voltage switching unit charges the capacitive element by maintaining the second differential amplifier in an active state while the sense amplifier is in an inactive state, and the sense amplifier is in an active state from an inactive state. 4. The capacitor element is discharged by maintaining the first differential amplifying unit in an active state instead of the second differential amplifying unit after the predetermined period from the transition to the point of time. An internal power supply circuit for a semiconductor memory according to any one of the above.
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