JP5379041B2 - Manufacturing method of semiconductor device - Google Patents
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Abstract
Description
本発明は半導体装置の製造方法に関するものであり、特に、ウエハレベルチップサイズパッケージ（Ｗ−ＣＳＰ）に代表される小型半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a small semiconductor device represented by a wafer level chip size package (W-CSP).
従来、半導体集積回路などの半導体素子をパッケージングした集積回路パッケージでは、小型化及び薄型化に対する要求が高まっており、近年、特に薄型化を要求される分野の半導体集積回路パッケージを中心に、半導体素子の表面に球状の端子を格子状に配置したＷ・Ｃ・Ｓ・Ｐ（Ｗａｆｅｒ ｌｅｖｅｌ．Ｃｈｉｐ．Ｓｃａｌｅ．Ｐａｃｋａｇｅ）が提唱されている。
このような半導体装置の製造方法としては、パッド電極、層間絶縁膜、下地金属層が順次形成されたシリコンウエハ上に再配線を設け、再配線上面に柱状電極を形成した後に、下地金属層を除去して樹脂封止する製造方法が挙げられる（例えば、特許文献１参照）。
2. Description of the Related Art Conventionally, in integrated circuit packages in which semiconductor elements such as semiconductor integrated circuits are packaged, there has been an increasing demand for miniaturization and thinning. In recent years, semiconductors have been mainly focused on semiconductor integrated circuit packages in fields requiring thinning. W. C. S. P (Wafer level. Chip. Scale. Package) has been proposed in which spherical terminals are arranged in a lattice pattern on the surface of the element.
As a method for manufacturing such a semiconductor device, a rewiring is provided on a silicon wafer on which a pad electrode, an interlayer insulating film, and a base metal layer are sequentially formed, a columnar electrode is formed on the upper surface of the rewiring, and then the base metal layer is formed. The manufacturing method which removes and seals with resin is mentioned (for example, refer patent document 1).
しかしながら、近年のウエハレベルチップサイズパッケージの更なる小型化が要求されるに連れ、内蔵する再配線の幅や間隔がより微細化されると同時に、その外形寸法の許容値の縮小も要求が強くなっている。従って、従来の加工方法では、下地金属層を例えばウエットエッチングによって除去する際に、再配線も目減りする。また、ウエハ表面に高さが１００μｍを越すポスト電極が共存していることにより、エッチング液のウエハ表面での流れが均一ではない。従って、ウエハ面内でのエッチング速度の差異が生じ、これが再配線形状のばらつきにつながり、この許容値を満足させるものは得られなかった。また、エッチング残部が発生しないように過剰にエッチングすると再配線もエッチングされるため、より一層再配線のばらつきが大きくなってしまう。
具体的には、図７〜図１０に沿って説明する。
However, as further downsizing of the wafer level chip size package in recent years is required, the width and interval of the built-in rewiring are made finer, and at the same time, the reduction of the allowable value of the external dimension is strongly demanded. It has become. Therefore, in the conventional processing method, rewiring is reduced when the base metal layer is removed by wet etching, for example. Further, since post electrodes having a height exceeding 100 μm coexist on the wafer surface, the flow of the etching solution on the wafer surface is not uniform. Therefore, a difference in etching rate occurs within the wafer surface, which leads to variations in the rewiring shape, and it is impossible to obtain a product that satisfies this allowable value. Further, if the etching is performed excessively so that no etching residue is generated, the rewiring is also etched, so that the rewiring variation is further increased.
Specifically, it demonstrates along FIGS. 7-10.
図７〜図１０は、従来の半導体装置の製造方法の工程断面図である。
図７（Ａ）に示すように、半導体基板１０１に形成された酸化膜１０２上に、Ａｌ電極パッド１０３を形成する。そして、表面保護膜１０４及び層間絶縁膜１０５を形成した後Ａｌ電極パッド１０３上にスルーホールを開孔する。
次いで、図７（Ｂ）に示すように、Ａｌ電極パッド１０３上及び層間絶縁膜１０５の表面に、スパッタ法等により、例えばＴｉからなる下地金属密着層１０６と、例えばＣｕからなる下地金属酸化防止層１０７を順次積層形成する。
その後、図７（Ｃ）に示すように、感光性樹脂層を全面に被着し、パターンの露光及び感光性樹脂層のパターン開口のための現像処理を行い、感光性樹脂膜１０８のパターンを形成する。次に、下地金属酸化防止層１０７を一方の共通電極として、銅を電気メッキ法にて電着させ、Ａｌ電極パッド１０３から後述する銅製の柱状電極を形成する部分へ引き回すための再配線１０９を形成する。
そして、図８（Ａ）に示すように、感光性樹脂膜１０８を溶剤等で除去し、図８（Ｂ）に示すように、下地金属酸化防止層１０７上に感光性樹脂膜１１０を全面に貼着した後、柱状電極１１１を形成するための開孔部を露光・現像処理により形成する。そして、下地金属酸化防止層１０７を一方の共通電極として、銅を電気メッキ法にて電着させ、柱状電極１１１を形成する。
さらに、図８（Ｃ）に示すように、感光性樹脂膜１１０を溶剤等で除去し、下地金属酸化防止層１０７と下地金属密着層１０６とを随時エッチング除去する。
最後に、図９に示すように、柱状電極１１１の表面が露出するように封止樹脂１１２を形成し、柱状電極１１１上に半田端子１１３をリフロー処理により形成し、個片分割して図１０に示すような半導体装置を製造する。
7 to 10 are process sectional views of a conventional method for manufacturing a semiconductor device.
As shown in FIG. 7A, an Al electrode pad 103 is formed on the oxide film 102 formed on the semiconductor substrate 101. Then, after the surface protective film 104 and the interlayer insulating film 105 are formed, a through hole is opened on the Al electrode pad 103.
Next, as shown in FIG. 7B, the base metal adhesion layer 106 made of, for example, Ti and the base metal oxidation prevention made of, for example, Cu are formed on the Al electrode pad 103 and the surface of the interlayer insulating film 105 by sputtering or the like. The layers 107 are sequentially stacked.
Thereafter, as shown in FIG. 7C, a photosensitive resin layer is deposited on the entire surface, and development processing for pattern exposure and pattern opening of the photosensitive resin layer is performed, and the pattern of the photosensitive resin film 108 is formed. Form. Next, using the base metal oxidation prevention layer 107 as one common electrode, copper is electrodeposited by an electroplating method, and a rewiring 109 is routed from the Al electrode pad 103 to a portion where a copper columnar electrode to be described later is formed. Form.
Then, as shown in FIG. 8A, the photosensitive resin film 108 is removed with a solvent or the like, and as shown in FIG. 8B, the photosensitive resin film 110 is formed on the entire surface of the base metal antioxidant layer 107. After pasting, an opening for forming the columnar electrode 111 is formed by exposure / development processing. Then, using the base metal antioxidant layer 107 as one common electrode, copper is electrodeposited by electroplating to form the columnar electrode 111.
Further, as shown in FIG. 8C, the photosensitive resin film 110 is removed with a solvent or the like, and the base metal oxidation preventing layer 107 and the base metal adhesion layer 106 are etched away as needed.
Finally, as shown in FIG. 9, a sealing resin 112 is formed so that the surface of the columnar electrode 111 is exposed, and a solder terminal 113 is formed on the columnar electrode 111 by a reflow process. A semiconductor device as shown in FIG.
このように、図８（Ｂ）から図８（Ｃ）の工程で下地金属酸化防止層１０７及び下地金属密着層１０６を除去する際に、柱状電極１１１によりエッチング液の流れが均一ではなくなってしまうため、エッチングにムラが生じてしまう。 As described above, when the base metal oxidation-preventing layer 107 and the base metal adhesion layer 106 are removed in the steps of FIGS. 8B to 8C, the flow of the etching solution is not uniform due to the columnar electrode 111. Therefore, unevenness occurs in etching.
本発明は、前記問題点に鑑みなされたものであり、以下の目的を達成することを課題とする。
即ち、本発明の目的は、再配線の形状のばらつきにより再配線の導電率が変化することを抑制し、品質の高い半導体装置を製造する方法を提供することにある。
This invention is made | formed in view of the said problem, and makes it a subject to achieve the following objectives.
That is, an object of the present invention is to provide a method of manufacturing a high-quality semiconductor device by suppressing the change in the rewiring conductivity due to variations in the shape of the rewiring.
本発明者は鋭意検討した結果、下記の半導体装置の製造方法を用いることにより、上記問題を解決できることを見出し、上記目的を達成するに至った。 As a result of intensive studies, the present inventor has found that the above problem can be solved by using the following method for manufacturing a semiconductor device, and has achieved the above object.
即ち、本発明において参考例１に係る半導体装置の製造方法は、基板を準備する工程と、前記基板上に絶縁層を積層する工程と、前記絶縁層上に第１の下地金属層を積層する工程と、前記第１の下地金属層上に該第１の下地金属層を共通電極として電気メッキ法により再配線を形成する工程と、露出した前記第１の下地金属層をエッチング液により除去する工程と、前記再配線及び前記絶縁層上に第２の下地金属層を積層する工程と、前記再配線上に前記第２の下地金属層を介し該第２の下地金属層を共通電極として電気メッキ法により柱状電極を形成する工程と、露出した前記第２の下地金属層をエッチング液により除去する工程と、を有することを特徴とする。
上記参考例１に係る半導体装置の製造方法によると、柱状電極を形成する前に第１の下地金属層をエッチングするため、柱状電極が存在した場合におけるエッチング液の流れの不均一を抑制し、第１の下地金属層をムラなくエッチングすることができる。従って、再配線のエッジ部がわずかにエッチングされたとしても、いずれの箇所も同じようにエッチングされるため、再配線の形状のばらつきを許容範囲におさめることができ、半導体装置の歩留まりが向上する。さらには、第２の下地金属層は再配線を被覆しているため、柱状電極が形成されていてもエッチング液の不均一に起因する再配線の過度のエッチングを抑制し、半導体装置の品質が向上することができる。
That is, in the present invention, the method of manufacturing a semiconductor device according to Reference Example 1 includes a step of preparing a substrate, a step of stacking an insulating layer on the substrate, and a first base metal layer on the insulating layer. A step of forming a rewiring on the first base metal layer by electroplating using the first base metal layer as a common electrode ; and removing the exposed first base metal layer with an etching solution . A step of laminating a second base metal layer on the rewiring and the insulating layer, and the second base metal layer on the rewiring via the second base metal layer as a common electrode. The method includes a step of forming a columnar electrode by a plating method and a step of removing the exposed second base metal layer with an etching solution .
According to the manufacturing method of the semiconductor device according to the reference example 1, the first base metal layer is etched before the columnar electrode is formed. Therefore, the non-uniformity of the flow of the etching solution when the columnar electrode exists is suppressed. The first base metal layer can be etched without unevenness. Therefore, even if the edge portion of the rewiring is slightly etched, every portion is etched in the same manner, so that variations in the shape of the rewiring can be kept within an allowable range, and the yield of the semiconductor device is improved. . Furthermore, since the second base metal layer covers the rewiring, even if the columnar electrode is formed, excessive etching of the rewiring due to non-uniformity of the etching solution is suppressed, and the quality of the semiconductor device is improved. Can be improved.
本発明において参考例２に係る半導体装置の製造方法は上記参考例１において、前記第２の下地金属層が下地金属密着層と下地金属酸化防止層とを有することを特徴とする。
本発明において参考例３に係る半導体装置の製造方法は上記参考例１において、前記第１の下地金属層が下地金属密着層と下地金属酸化防止層とを有することを特徴とする。
上記参考例２、３に係る半導体装置の製造方法によると、下地金属酸化防止層と下地金属密着層の酸化の２層構造であるため、下地金属密着層の酸化を防止することができる。
In the present invention, the method of manufacturing a semiconductor device according to Reference Example 2 is characterized in that , in Reference Example 1, the second base metal layer has a base metal adhesion layer and a base metal antioxidant layer.
In the present invention, the semiconductor device manufacturing method according to Reference Example 3 is characterized in that , in Reference Example 1, the first base metal layer has a base metal adhesion layer and a base metal antioxidant layer.
According to the method of manufacturing a semiconductor device according to Reference Examples 2 and 3, since the two-layer structure of the base metal oxidation preventing layer and the base metal adhesion layer is oxidized, the oxidation of the foundation metal adhesion layer can be prevented.
本発明において参考例４に係る半導体装置の製造方法は上記参考例１において、前記第２の下地金属層が、前記柱状電極をメッキ法により形成することができる程度に積層されていることを特徴とする。
本発明において参考例５に係る半導体装置の製造方法は上記参考例１において、前記第２の下地金属層の膜厚が、０．４μｍ以上１．０μｍ以下であることを特徴とする。
上記参考例４、５に係る半導体装置の製造方法によると、半導体装置の切断部にも十分に下地金属密着層を形成することができる。すなわち、下地金属密着層が端部の角にも十分な膜厚で下地金属密着層を形成することにより、柱状電極を形成する際に半導体ウエハ全体に均一な高さで形成することができる。
In the present invention, the semiconductor device manufacturing method according to Reference Example 4 is characterized in that , in Reference Example 1, the second base metal layer is laminated to such an extent that the columnar electrode can be formed by plating. And
In the present invention, the semiconductor device manufacturing method according to Reference Example 5 is characterized in that , in Reference Example 1, the thickness of the second base metal layer is not less than 0.4 μm and not more than 1.0 μm.
According to the method for manufacturing a semiconductor device according to Reference Examples 4 and 5, the base metal adhesion layer can be sufficiently formed also at the cut portion of the semiconductor device. That is, by forming the base metal adhesion layer with a sufficient film thickness at the corners of the edges, the base metal adhesion layer can be formed at a uniform height on the entire semiconductor wafer when the columnar electrode is formed.
請求項１に記載の半導体装置の製造方法は、基板を準備する工程と、前記基板上に絶縁層を積層する工程と、前記絶縁層上に下地金属密着層及び下地金属酸化防止層を順次積層する工程と、前記下地金属酸化防止層上に該下地金属酸化防止層を共通電極として電気メッキ法により再配線を形成する工程と、露出した前記下地金属酸化防止層をエッチング液により除去する工程と、前記再配線上に前記下地金属密着層を共通電極として電気メッキ法により柱状電極を形成する工程と、前記下地金属密着層を、該下地金属密着層と前記再配線とのエッチング選択比が大きいエッチング液により除去する工程と、を有することを特徴とする。
請求項１に記載の半導体装置の製造方法によると、従来の製造方法と同等の工程数で、工程の順番を組み替えるだけで半導体装置の品質が向上する。また、柱状電極を形成する前に下地金属酸化防止層をエッチングするため、エッチング液の流れが均一になり、再配線の形状のばらつきを許容範囲におさめることができ、半導体装置の品質が向上する。また、下地金属密着層をエッチングしても再配線はエッチングされないため、柱状電極によりエッチング液の流れが不均一であっても、エッチング残部が発生しないように下地金属密着層をエッチングすることができる。従って、再配線のばらつきを抑制し半導体装置の品質が向上する。
The method of manufacturing a semiconductor device according to claim 1, wherein a step of preparing a substrate, a step of stacking an insulating layer on the substrate, and a base metal adhesion layer and a base metal antioxidant layer are sequentially stacked on the insulating layer. A step of forming a rewiring on the base metal antioxidant layer using the base metal antioxidant layer as a common electrode by electroplating, and a step of removing the exposed base metal antioxidant layer with an etching solution. A step of forming a columnar electrode by electroplating using the base metal adhesion layer on the rewiring as a common electrode ; and the etching selectivity between the base metal adhesion layer and the rewiring is large. And a step of removing with an etchant.
According to the method for manufacturing a semiconductor device according to the first aspect, the quality of the semiconductor device is improved by simply rearranging the order of the steps with the same number of steps as the conventional manufacturing method. In addition, since the base metal antioxidant layer is etched before forming the columnar electrodes, the flow of the etching solution becomes uniform, variation in the shape of the rewiring can be kept within an allowable range, and the quality of the semiconductor device is improved. . In addition, since the rewiring is not etched even if the base metal adhesion layer is etched, the base metal adhesion layer can be etched so that no etching residue is generated even if the flow of the etching solution is uneven due to the columnar electrodes. . Therefore, variations in rewiring are suppressed and the quality of the semiconductor device is improved.
請求項２に記載の半導体装置の製造方法は、前記下地金属密着層が、前記柱状電極をメッキ法により形成することができる程度に積層されていることを特徴とする。
請求項３に記載の半導体装置の製造方法は、前記下地金属密着層の膜厚が、０．４μｍ以上１．０μｍ以下であることを特徴とする。
請求項２、３に記載の半導体装置の製造方法によると、半導体装置の切断部にも十分に下地金属密着層を形成することができる。すなわち、下地金属密着層が端部の角にも十分な膜厚で下地金属密着層を形成することにより、柱状電極を形成する際に半導体ウエハ全体に均一な高さで形成することができる。
The method for manufacturing a semiconductor device according to claim 2 is characterized in that the base metal adhesion layer is laminated to such an extent that the columnar electrode can be formed by a plating method.
The method of manufacturing a semiconductor device according to claim 3 is characterized in that the film thickness of the base metal adhesion layer is not less than 0.4 μm and not more than 1.0 μm.
According to the manufacturing method of the semiconductor device according to claim 2, 3, it is possible to form a sufficiently underlying metal adhesion layer to the cutting section of the semiconductor device. That is, by forming the base metal adhesion layer with a sufficient film thickness at the corners of the edges, the base metal adhesion layer can be formed at a uniform height on the entire semiconductor wafer when the columnar electrode is formed.
本発明によれば、再配線の形状のばらつきにより再配線の導電率が変化することを抑制し、品質の高い半導体装置を製造する方法を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, it can suppress that the electrical conductivity of rewiring changes with the dispersion | variation in the shape of rewiring, and can provide the method of manufacturing a high quality semiconductor device.
以下、図面を参照して、この発明の実施の形態につき説明する。なお、図面には、この
発明が理解できる程度に各構成部位の形状、大きさ及び配置関係が概略的に示されている
にすぎず、これによりこの発明が特に限定されるものではない。以下の説明において、特定の材料、条件及び数値条件等を用いることがあるが、これは好適例の一つにすぎず、従って、何らこれらに限定されない。
Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the drawings, the shape, size, and arrangement relationship of each component are schematically shown to such an extent that the present invention can be understood, and the present invention is not particularly limited thereby. In the following description, specific materials, conditions, numerical conditions, and the like may be used. However, this is only one of preferred examples, and is not limited to these.
＜参考例＞
本発明において参考例としての半導体装置の製造方法は、基板を準備する工程と、前記基板上に絶縁層を積層する工程と、前記絶縁層上に第１の下地金属層を積層する工程と、前記第１の下地金属層上に該第１の下地金属層を共通電極として電気メッキ法により再配線を形成する工程と、露出した前記第１の下地金属層をエッチング液により除去する工程と、前記再配線及び前記絶縁層上に第２の下地金属層を積層する工程と、前記再配線上に前記第２の下地金属層を介し該第２の下地金属層を共通電極として電気メッキ法により柱状電極を形成する工程と、露出した前記第２の下地金属層をエッチング液により除去する工程と、を有する。
以下に、各工程を図１〜図３に沿って詳述する。
< Reference example >
The method of manufacturing a semiconductor device as a reference example in the present invention includes a step of preparing a substrate, a step of stacking an insulating layer on the substrate, a step of stacking a first base metal layer on the insulating layer, Forming a rewiring by electroplating using the first base metal layer as a common electrode on the first base metal layer; removing the exposed first base metal layer with an etchant ; A step of laminating a second base metal layer on the rewiring and the insulating layer, and an electroplating method using the second base metal layer on the rewiring via the second base metal layer as a common electrode A step of forming a columnar electrode, and a step of removing the exposed second base metal layer with an etching solution .
Below, each process is explained in full detail along FIGS. 1-3.
〔基板を準備する工程、前記基板上に絶縁層を積層する工程、前記絶縁層上に第１の下地金属層を積層する工程、前記第１の下地金属層上に再配線を形成する工程〕
参考例の半導体装置の製造方法は、図１（Ａ）に示すような再配線１９を形成するにあたり、図７（Ａ）〜（Ｃ）と同様の工程を経る。
まず、図７（Ａ）と同様に、絶縁層１２が形成された半導体基板１０を準備する。そして、絶縁層１２上に、電極パッド１３を形成する。そして、表面保護膜１４及び絶縁層１５（層間絶縁膜）を形成した後、電極パッド１３上にスルーホールを開孔する。
次いで、図７（Ｂ）と同様に、電極パッド１３上及び絶縁層１５の表面に、スパッタ法等により、例えばＴｉからなる下地金属密着層１６と、例えばＣｕからなる下地金属酸化防止層１７を順次積層形成する。
その後、図７（Ｃ）と同様に、感光性樹脂層（不図示）を全面に被着し、パターンの露光及び感光性樹脂層のパターン開口のための現像処理を行い、感光性樹脂膜１０８のパターンを形成する。次に、下地金属酸化防止層１７を一方の共通電極として、銅を電気メッキ法にて電着させ、電極パッド１３から後述する銅製の柱状電極を形成する部分へ引き回すための再配線１９を形成する。
そして、図１（Ａ）のように、感光性樹脂膜１０８を除去して下地金属層２０を露出させる。
[Step of preparing a substrate, step of laminating an insulating layer on the substrate, step of laminating a first base metal layer on the insulating layer, step of forming a rewiring on the first base metal layer]
The semiconductor device manufacturing method of the reference example undergoes the same steps as those shown in FIGS. 7A to 7C in forming the rewiring 19 as shown in FIG.
First, as in FIG. 7A, a semiconductor substrate 10 on which an insulating layer 12 is formed is prepared. Then, an electrode pad 13 is formed on the insulating layer 12. Then, after forming the surface protective film 14 and the insulating layer 15 (interlayer insulating film), a through hole is opened on the electrode pad 13.
Next, as in FIG. 7B, a base metal adhesion layer 16 made of, for example, Ti and a base metal antioxidant layer 17 made of, for example, Cu are formed on the electrode pad 13 and the surface of the insulating layer 15 by sputtering or the like. Laminate sequentially.
After that, as in FIG. 7C, a photosensitive resin layer (not shown) is applied to the entire surface, and development processing for pattern exposure and pattern opening of the photosensitive resin layer is performed. The pattern is formed. Next, with the base metal oxidation preventing layer 17 as one common electrode, copper is electrodeposited by electroplating to form a rewiring 19 for routing from the electrode pad 13 to a portion where a copper columnar electrode to be described later is formed. To do.
Then, as shown in FIG. 1A, the photosensitive resin film 108 is removed to expose the base metal layer 20.
〔露出した前記第１の下地金属層を除去する工程〕
参考例の半導体装置の製造方法では、第１の下地金属層２０を露出させた後、図１（Ｂ）のように、露出した第１の下地金属層２０を除去する。
ここで、第１の下地金属層２０をエッチング液に晒すと、同時に再配線１９もエッチング液にさらされることとなる。しかしながら、この場合においては、下地金属層２０をエッチングする際に柱状電極が存在しないため、エッチング液の流れが不均一になることなく、露出している下地金属層２０はいずれの箇所においてもムラなくエッチングされる。このため、再配線１９がエッチングされたとしても、いずれの箇所においても均一にエッチングされる。従って、再配線の形状のばらつきの許容値を満足することができる。
[Step of removing the exposed first base metal layer]
In the semiconductor device manufacturing method of the reference example , after the first base metal layer 20 is exposed, the exposed first base metal layer 20 is removed as shown in FIG.
Here, when the first base metal layer 20 is exposed to the etching solution, the rewiring 19 is also exposed to the etching solution. However, in this case, since the columnar electrode does not exist when the base metal layer 20 is etched, the flow of the etching solution does not become uneven, and the exposed base metal layer 20 is uneven at any location. It is etched without. For this reason, even if the rewiring 19 is etched, it is etched uniformly in any part. Therefore, it is possible to satisfy the allowable value of variation in the shape of the rewiring.
参考例における第１の下地金属層２０は、下地金属密着層１６のみから構成されていてもよい。しかし、下地金属密着層１６の酸化防止の観点から考えれば、下地金属密着層１６の上に下地金属酸化防止層１７が形成されていることが好ましい。下地金属層２０を下地金属密着層１６のみとした場合、下地金属密着層１６は先に示したとおり、通常Ｔｉを主成分とするため、容易に酸化されてしまう。すると、酸化後に柱状電極を形成しても当該酸化後の下地金属密着層と柱状電極とが剥離しやすくなってしまう。それに対し、下地金属酸化防止層１７を有することによりこの酸化を阻止することができるからである。
なお、下地金属酸化防止層１７としては、先に例示したＣｕ以外には、Ａｕ、Ｐｄ、Ｐｔ等の酸化されにくい金属を用いることが好ましい。
また、第１の下地金属酸化防止層１７のエッチング液としては、例えば硫酸系溶液を用いることができ、第１の下地金属密着層１６のエッチング液としては、例えば、過酸化水素溶液を挙げることができる。
The first base metal layer 20 in the reference example may be composed of only the base metal adhesion layer 16. However, from the viewpoint of preventing oxidation of the base metal adhesion layer 16, it is preferable that the base metal oxidation prevention layer 17 is formed on the base metal adhesion layer 16. When the base metal layer 20 is only the base metal adhesion layer 16, the base metal adhesion layer 16 usually has Ti as a main component as described above, and therefore is easily oxidized. Then, even if the columnar electrode is formed after oxidation, the oxidized base metal adhesion layer and the columnar electrode are easily peeled off. On the other hand, this oxidation can be prevented by having the base metal antioxidant layer 17.
In addition to the Cu exemplified above, it is preferable to use a metal that is not easily oxidized, such as Au, Pd, and Pt, as the base metal oxidation preventing layer 17.
In addition, as the etchant for the first base metal antioxidant layer 17, for example, a sulfuric acid solution can be used, and as the etchant for the first base metal adhesion layer 16, for example, a hydrogen peroxide solution can be cited. Can do.
〔前記再配線及び前記絶縁層上に第２の下地金属層を積層する工程〕
参考例の半導体装置の製造方法では、露出した第１の下地金属層２０を除去した後、図１（Ｃ）に示すように、絶縁層１５と再配線１９上に、スパッタ法等により第２の下地金属層３０を形成する。
この第２の下地金属層３０は、後述する柱状電極２２を形成するための一方の共通電極として機能するばかりでなく、第２の下地金属層３０をエッチングする際における再配線１９のエッチングによる侵食をも抑制するものである。
この第２の下地金属層３０は、Ｔｉを主成分とするものであることが好ましい。後述する第２の下地金属層を除去する工程において、再配線１９を目減りさせることなく除去することができる点でも有効であるからである。なお、第１の下地金属層２０と同様に第２の下地金属密着層２６と第２の下地金属酸化防止層２７が順次積層されていることが好ましい。そして、この場合には、第２の下地金属密着層２６はＴｉを主成分とする金属、第２の下地金属酸化防止層２７はＣｕ、Ａｕ、Ｐｄ、Ｐｔ等の酸化されにくい金属を用いることが好ましい。これは、第１の下地金属層２０と同様の方法で形成することができるためであり、尚且つ下地金属密着層２６の酸化を下地金属酸化防止層２７が阻止することができるためである。なお、下地金属層３０の膜厚は、前述の下地金属層２０と同様である。
[Step of laminating a second base metal layer on the rewiring and the insulating layer]
In the manufacturing method of the semiconductor device of the reference example , after the exposed first base metal layer 20 is removed, as shown in FIG. The base metal layer 30 is formed.
The second base metal layer 30 not only functions as one common electrode for forming a columnar electrode 22 to be described later, but also erodes by etching of the rewiring 19 when the second base metal layer 30 is etched. Is also suppressed.
The second base metal layer 30 is preferably composed mainly of Ti. This is because it is also effective in that the rewiring 19 can be removed without diminishing in the step of removing the second base metal layer described later. Note that, similarly to the first base metal layer 20, it is preferable that the second base metal adhesion layer 26 and the second base metal antioxidant layer 27 are sequentially laminated. In this case, the second base metal adhesion layer 26 is made of a metal mainly composed of Ti, and the second base metal antioxidant layer 27 is made of a metal that is not easily oxidized such as Cu, Au, Pd, Pt. Is preferred. This is because it can be formed by the same method as that for the first base metal layer 20, and the base metal antioxidant layer 27 can prevent the base metal adhesion layer 26 from being oxidized. The film thickness of the base metal layer 30 is the same as that of the base metal layer 20 described above.
〔前記再配線上に前記第２の下地金属層を介して柱状電極を形成する工程〕
図２（Ａ）に示すように、第２の下地金属層３０上に感光性樹脂層２１を形成した後、柱状電極２２を形成する部分のみに開孔するため、パターンの露光及び現像処理を行う。次いで、第２の下地金属層３０を一方の共通電極として、電気メッキ法にて電着させ、柱状電極２２を形成する。
この工程により、柱状電極２２は第２の下地金属層３０上に形成されるが、下地金属層３０は主にＣｕやＴｉ等から構成されているため、再配線１９と柱状電極２２との電気抵抗にはほとんど影響を与えない。
柱状電極２２としては、例えばＣｕ、Ａｌ、Ｗ等が挙げられる。
なお、第２の下地金属層３０は、前記柱状電極をメッキ法により形成することができる程度に積層されていることが好ましい。すなわち、ウエハ上に、個片化（チップ化）のための切りしろが設けられていることによって形成された、個々の半導体装置の外周の段差部によって第２の下地金属層３０が破断されることなく層として形成されていることが好ましい。柱状電極２２は基板の端部から電圧を印加してメッキ法により形成するが、層が破断していると基板の中心部に近い程所望の電流が流れず、メッキ不良の原因となってしまうからである。また、メッキ不良を抑制するためには、下地金属密着層２６と下地金属酸化防止層２７との膜厚の合計が０．４μｍ〜１μｍ程度であることが特に好ましい。なお、この膜厚は、半導体装置の断面観察により計測することができる。
[Step of forming columnar electrode on the rewiring via the second base metal layer]
As shown in FIG. 2A, after forming the photosensitive resin layer 21 on the second base metal layer 30, the pattern is exposed and developed in order to open only in the portion where the columnar electrode 22 is formed. Do. Next, the columnar electrode 22 is formed by electrodeposition using the second base metal layer 30 as one common electrode by electroplating.
By this step, the columnar electrode 22 is formed on the second base metal layer 30. Since the base metal layer 30 is mainly composed of Cu, Ti, etc., the electrical connection between the rewiring 19 and the columnar electrode 22 is performed. Has little effect on resistance.
Examples of the columnar electrode 22 include Cu, Al, and W.
The second base metal layer 30 is preferably laminated to such an extent that the columnar electrode can be formed by a plating method. That is, on the U Fine, cutting allowance for singulation (chip) is formed by being provided, the second underlying metal layer 30 is broken by the stepped portion of the outer periphery of each semiconductor device It is preferable that it is formed as a layer without. The columnar electrode 22 is formed by applying a voltage from the edge of the substrate by plating. However, if the layer is broken, the desired current does not flow as it is closer to the center of the substrate, causing a plating failure. Because. In order to suppress plating defects, the total thickness of the base metal adhesion layer 26 and the base metal antioxidant layer 27 is particularly preferably about 0.4 μm to 1 μm. This film thickness can be measured by observing the cross section of the semiconductor device.
〔露出した前記第２の下地金属層をエッチングする工程〕
次に、図２（Ｂ）に示すように、感光性樹脂層２１を除去溶剤等で除去した後、図２（Ｃ）に示すように、露出している第２の下地金属層３０を除去する。
まず、第２の下地金属酸化防止層２７を、ウエットエッチング法によって除去する。次に、第２の下地金属密着層２６を除去する。このとき、柱状電極２２が介在しているため、エッチング液の流れは、柱状電極２２の近傍において不均一となる。しかし、上記参考例によれば、第２の下地金属密着層２６の除去に用いられるエッチング液による場合には、下地金属密着層２６と再配線１９の選択比が非常に大きいことから、再配線１９が除去されることはない。したがって、第２の下地金属密着層２６除去の際にいくら過剰にエッチング液に晒そうとも、再配線１９が目減りすることはない。したがって、再配線１９は許容値を満たすことができる。
[Step of etching the exposed second base metal layer]
Next, as shown in FIG. 2B, after the photosensitive resin layer 21 is removed with a removal solvent or the like, the exposed second base metal layer 30 is removed as shown in FIG. 2C. To do.
First, the second base metal antioxidant layer 27 is removed by a wet etching method. Next, the second base metal adhesion layer 26 is removed. At this time, since the columnar electrode 22 is interposed, the flow of the etching liquid becomes uneven in the vicinity of the columnar electrode 22. However, according to the above reference example, in the case of using the etching solution used for removing the second base metal adhesion layer 26, the selection ratio between the base metal adhesion layer 26 and the rewiring 19 is very large. 19 is never removed. Therefore, the rewiring 19 will not be lost, no matter how much it is exposed to the etching solution when the second base metal adhesion layer 26 is removed. Therefore, the rewiring 19 can satisfy the allowable value.
最後に、図３に示すように、封止樹脂２３にて全面を被覆した後、切削加工やＣＭＰ等により柱状電極２２の表面を露出させ、当該表面に半田ボールなどで、半田電極２４をリフロー工程により接続する。その後、基板上の半導体装置１００をダイシングソーにて個片化し半導体装置を製造する。 Finally, as shown in FIG. 3, after covering the entire surface with a sealing resin 23, the surface of the columnar electrode 22 is exposed by cutting or CMP, and the solder electrode 24 is reflowed on the surface with a solder ball or the like. Connect by process. Thereafter, the semiconductor device 100 on the substrate is separated into pieces with a dicing saw to manufacture the semiconductor device.
＜第１の実施形態＞
本発明の第１の実施形態における半導体装置の製造方法は、基板を準備する工程と、前記基板上に絶縁層を積層する工程と、前記絶縁層上に下地金属密着層及び下地金属酸化防止層を順次積層する工程と、前記下地金属酸化防止層上に該下地金属酸化防止層を共通電極として電気メッキ法により再配線を形成する工程と、露出した前記下地金属酸化防止層をエッチング液により除去する工程と、前記再配線上に前記下地金属密着層を共通電極として電気メッキ法により柱状電極を形成する工程と、前記下地金属密着層を、該下地金属密着層と前記再配線とのエッチング選択比が大きいエッチング液により除去する工程と、を有する。
以下に、各工程を図４〜図６に沿って詳述する。
<First Embodiment>
A method for manufacturing a semiconductor device according to a first embodiment of the present invention includes a step of preparing a substrate, a step of laminating an insulating layer on the substrate, a base metal adhesion layer and a base metal antioxidant layer on the insulating layer. A step of sequentially stacking layers, a step of forming a rewiring by electroplating using the base metal antioxidant layer as a common electrode on the base metal antioxidant layer, and removing the exposed base metal antioxidant layer with an etching solution A step of forming a columnar electrode by electroplating using the base metal adhesion layer as a common electrode on the rewiring, and etching selection of the base metal adhesion layer and the rewiring. Removing with an etching solution having a large ratio .
Below, each process is explained in full detail along FIGS.
〔基板を準備する工程、前記基板上に絶縁層を積層する工程、前記絶縁層上に下地金属密着層及び下地金属酸化防止層を順次積層する工程、前記下地金属酸化防止層上に再配線を形成する工程〕
本発明の第１の実施形態における半導体装置の製造方法は、図４（Ａ）に示すような再配線４９を形成するにあたり、図７（Ａ）〜（Ｃ）と同様の工程を経る。
まず、図７（Ａ）と同様に、絶縁層４２が形成された半導体基板４０を準備する。そして、絶縁層４２上に、電極パッド４３を形成する。そして、表面保護膜４４及び絶縁層４５（層間絶縁膜）を形成した後、電極パッド４３上にスルーホールを開孔する。
次いで、図７（Ｂ）と同様に、電極パッド４３上及び絶縁層４５の表面に、スパッタ法等により、例えばＴｉからなる下地金属密着層４６と、例えばＣｕからなる下地金属酸化防止層４７を順次積層形成する。
その後、図７（Ｃ）と同様に、感光性樹脂層（不図示）を全面に被着し、パターンの露光及び感光性樹脂層のパターン開口のための現像処理を行い、感光性樹脂膜のパターンを形成する。次に、下地金属酸化防止層４７を一方の共通電極として、銅を電気メッキ法にて電着させ、電極パッド４３から後述する銅製の柱状電極を形成する部分へ引き回すための再配線４９を形成する。
そして、図４（Ａ）のように、感光性樹脂膜を除去して下地金属層５０を露出させる。
[Step of preparing a substrate, step of laminating an insulating layer on the substrate, step of sequentially laminating a base metal adhesion layer and a base metal antioxidant layer on the insulating layer, rewiring on the base metal antioxidant layer Step of forming]
The semiconductor device manufacturing method according to the first embodiment of the present invention undergoes the same steps as those shown in FIGS. 7A to 7C when forming the rewiring 49 as shown in FIG.
First, as in FIG. 7A, a semiconductor substrate 40 on which an insulating layer 42 is formed is prepared. Then, an electrode pad 43 is formed on the insulating layer 42. Then, after forming the surface protective film 44 and the insulating layer 45 (interlayer insulating film), a through hole is opened on the electrode pad 43.
Next, as in FIG. 7B, a base metal adhesion layer 46 made of, for example, Ti and a base metal antioxidant layer 47 made of, for example, Cu are formed on the electrode pad 43 and the surface of the insulating layer 45 by sputtering or the like. The layers are sequentially formed.
Then, as in FIG. 7 (C), the photosensitive resin layer (not shown) is deposited on the entire surface, followed by development for pattern opening of exposure and a photosensitive resin layer of the pattern, the photosensitive resin film Form a pattern. Next, with the base metal oxidation preventing layer 47 as one common electrode, copper is electrodeposited by electroplating to form a rewiring 49 for routing from the electrode pad 43 to a portion where a copper columnar electrode to be described later is formed. To do.
Then, as shown in FIG. 4A, the photosensitive resin film is removed to expose the base metal layer 50.
〔露出した前記下地金属酸化防止層を除去する工程〕
本発明の第１の実施形態における半導体装置の製造方法では、下地金属層５０を露出させた後、図４（Ｂ）のように、露出した下地金属酸化防止層４７を除去する。
このように、前記参考例と同様に、後述する柱状電極５２を形成する前に下地金属酸化防止層４７を除去する際にエッチング液を用いるため、エッチング液の流れが均一となり、下地金属酸化防止層４７の残部の発生を抑制することができる。
当該工程で、下地金属酸化防止層４７のみをエッチングするのは、下地金属密着層４６を共通電極として後述する柱状電極を形成するためである。従って、メッキ法により柱状電極を形成するための共通電極として機能するため、前述の下地金属密着層４６及び下地金属酸化防止層４７が、後述する柱状電極をメッキ法により形成することができることが好ましい。また、同様に、後述する柱状電極を形成する直前では、露出されている下地金属酸化防止層４７が除去されているため、下地金属密着層４６が柱状電極をメッキ法により形成することができる程度に積層されていることが好ましい。
[Step of removing the exposed base metal antioxidant layer]
In the method for manufacturing a semiconductor device according to the first embodiment of the present invention, after exposing the base metal layer 50, the exposed base metal antioxidant layer 47 is removed as shown in FIG. 4B.
Thus, the like the reference example, for using an etchant in removing the underlying metal antioxidant layer 47 before the formation of the columnar electrode 52 to be described later, the flow of the etching solution becomes uniform, preventing the underlying metal oxide Generation | occurrence | production of the remainder of the layer 47 can be suppressed.
The reason for etching only the base metal oxidation preventing layer 47 in this step is to form a columnar electrode described later using the base metal adhesion layer 46 as a common electrode. Therefore, since it functions as a common electrode for forming the columnar electrode by the plating method, it is preferable that the above-described base metal adhesion layer 46 and the base metal antioxidant layer 47 can form the columnar electrode described later by the plating method. . Similarly, since the exposed base metal oxidation preventing layer 47 is removed immediately before forming the columnar electrode described later, the base metal adhesion layer 46 can form the columnar electrode by a plating method. It is preferable to be laminated.
なお、「下地金属密着層４６は、柱状電極５２をメッキ法により形成することができる程度に積層されている」とは具体的には以下のことを表す。すなわち、ウエハ上に、個片化（チップ化）のための切りしろが設けられていることによって形成された、個々の半導体装置の外周の段差部によって下地金属密着層４６が破断されることなく層として形成されていることが好ましい。柱状電極５２は基板の端部から電圧を印加してメッキ処理により形成するが、層が破断していると基板の中心部に近い程所望の電流が流れず、メッキ不良の原因となってしまうからである。また、メッキ不良を抑制するためには、下地金属密着層４６の膜厚は０．４μｍ〜１μｍ程度であることが特に好ましい。０．４μｍ未満であると、半導体ウエハの端部近傍で下地金属密着層が断層してしまうおそれがある。一方、１．０μｍ以上であると、製造時間の短縮を阻害してしまう。また、下地金属密着層４６をエッチングによって除去するため時間も多く費やしてしまう。なお、この膜厚は、半導体装置の断面観察により計測することができる。 The “underlying metal adhesion layer 46 is laminated to such an extent that the columnar electrode 52 can be formed by a plating method” specifically means the following. That is, the underlying metal adhesion layer 46 is not broken by the step portion on the outer periphery of each semiconductor device, which is formed by providing a cutting margin for separation (chip formation) on the wafer. It is preferably formed as a layer. The columnar electrode 52 is formed by plating by applying a voltage from the edge of the substrate. However, if the layer is broken, the desired current does not flow as it is closer to the center of the substrate, causing a plating failure. Because. In order to suppress plating defects, the thickness of the base metal adhesion layer 46 is particularly preferably about 0.4 μm to 1 μm. If it is less than 0.4 μm, the underlying metal adhesion layer may be broken in the vicinity of the edge of the semiconductor wafer. On the other hand, when the thickness is 1.0 μm or more, shortening of the manufacturing time is hindered. Further, much time is spent for removing the base metal adhesion layer 46 by etching. This film thickness can be measured by observing the cross section of the semiconductor device.
また、第１の実施形態における半導体装置の製造方法では、下地金属密着層４６及び下地金属酸化防止層４７が必須の構成要素であり、それぞれ異なる材質である。材質としては、例えば前述のように、下地金属密着層４６としては、先に示したとおりＴｉを主成分とする金属であり、下地金属酸化防止層４７としては、先に例示したＣｕ以外では、Ａｕ、Ｐｔ、Ｐｄ等である。 In the method for manufacturing a semiconductor device according to the first embodiment, the base metal adhesion layer 46 and the base metal oxidation preventing layer 47 are indispensable components, and are different materials. As the material, for example, as described above, the base metal adhesion layer 46 is a metal containing Ti as a main component as described above, and the base metal antioxidant layer 47 is other than Cu exemplified above, Au, Pt, Pd and the like.
〔前記再配線上に前記柱状電極を形成する工程、前記下地金属密着層をエッチングする工程〕
図４（Ｃ）のように、図２（Ａ）と同様にして柱状電極を形成する。
その後、図５（Ａ）のように、感光性樹脂層５１を除去し、図５（Ｂ）のように、露出している下地金属密着層４６をウエットエッチング法により除去する。
このとき、柱状電極５２が介在しているため、エッチング液の流れは、柱状電極５２の近傍において不均一となる。しかし、本発明によれば、下地金属密着層４６の除去に用いられるエッチング液による場合には、下地金属密着層４６と再配線４９の選択比が非常に大きいことから、再配線４９が除去されることはない。したがって、下地金属密着層４６除去の際にいくら過剰にエッチング液に晒そうとも、再配線４９が目減りすることはない。したがって、再配線１９は許容地を満たすことができる。
[Step of forming the columnar electrode on the rewiring, step of etching the base metal adhesion layer]
As shown in FIG. 4C, columnar electrodes are formed in the same manner as in FIG.
Thereafter, the photosensitive resin layer 51 is removed as shown in FIG. 5A, and the exposed base metal adhesion layer 46 is removed by wet etching as shown in FIG. 5B.
At this time, since the columnar electrode 52 is interposed, the flow of the etching liquid becomes uneven in the vicinity of the columnar electrode 52. However, according to the present invention, in the case of using the etching solution used to remove the base metal adhesion layer 46, the rewiring 49 is removed because the selection ratio between the base metal adhesion layer 46 and the rewiring 49 is very large. Never happen. Therefore, the rewiring 49 is not lost even if the base metal adhesion layer 46 is removed, no matter how much it is exposed to the etching solution. Therefore, the rewiring 19 can satisfy the tolerance.
最後に、図６のように、図３と同様にして基板上の半導体装置２００をダイシングソーにて個片化し半導体装置を製造することができる。 Finally, as shown in FIG. 6, the semiconductor device 200 on the substrate can be separated into pieces by a dicing saw in the same manner as in FIG.
なお、本実施形態は、限定的に解釈されるものではなく、本発明の要件を満足する範囲内で実現可能であることは、言うまでもない。 Needless to say, the present embodiment is not construed in a limited manner and can be realized within a range that satisfies the requirements of the present invention.
１０、４０ 基板
１２、４２ 絶縁層
１３、４３ 電極パッド
１４、４４ 表面保護膜
１５、４５ 絶縁層（層間絶縁膜）
１６、４６ （第１の）下地金属密着層
１７、４７ （第１の）下地金属酸化防止層
１９、４９ 再配線
２０、５０ （第１の）下地金属層
２１、５１ 感光性樹脂層
２２、５２ 柱状電極
２３、５３ 封止樹脂
２４、５４ 半田電極
２６ 第２の下地金属密着層
２７ 第２の下地金属酸化防止層
３０ 第２の下地金属層
１００、２００ 半導体装置
10, 40 Substrate 12, 42 Insulating layer 13, 43 Electrode pad 14, 44 Surface protective film 15, 45 Insulating layer (interlayer insulating film)
16, 46 (first) base metal adhesion layers 17, 47 (first) base metal oxidation preventing layers 19, 49 rewiring 20, 50 (first) base metal layers 21, 51 photosensitive resin layer 22, 52 Columnar electrodes 23, 53 Sealing resin 24, 54 Solder electrode 26 Second base metal adhesion layer 27 Second base metal antioxidant layer 30 Second base metal layer 100, 200 Semiconductor device
Claims (3)
前記基板上に絶縁層を積層する工程と、
前記絶縁層上に下地金属密着層及び下地金属酸化防止層を順次積層する工程と、
前記下地金属酸化防止層上に該下地金属酸化防止層を共通電極として電気メッキ法により再配線を形成する工程と、
露出した前記下地金属酸化防止層をエッチング液により除去する工程と、
前記再配線上に前記下地金属密着層を共通電極として電気メッキ法により柱状電極を形成する工程と、
前記下地金属密着層を、該下地金属密着層と前記再配線とのエッチング選択比が大きいエッチング液により除去する工程と、
を有することを特徴とする半導体装置の製造方法。 Preparing a substrate;
Laminating an insulating layer on the substrate;
A step of sequentially laminating a base metal adhesion layer and a base metal antioxidant layer on the insulating layer;
Forming rewiring on the base metal antioxidant layer by electroplating using the base metal antioxidant layer as a common electrode;
Removing the exposed base metal antioxidant layer with an etchant;
Forming a columnar electrode by electroplating using the base metal adhesion layer as a common electrode on the rewiring;
Removing the base metal adhesion layer with an etchant having a high etching selectivity between the base metal adhesion layer and the rewiring ;
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