JP2012253189A - Method for manufacturing semiconductor device and semiconductor device - Google Patents

Method for manufacturing semiconductor device and semiconductor device Download PDF

Info

Publication number
JP2012253189A
JP2012253189A JP2011124444A JP2011124444A JP2012253189A JP 2012253189 A JP2012253189 A JP 2012253189A JP 2011124444 A JP2011124444 A JP 2011124444A JP 2011124444 A JP2011124444 A JP 2011124444A JP 2012253189 A JP2012253189 A JP 2012253189A
Authority
JP
Japan
Prior art keywords
photosensitive resin
resin layer
semiconductor device
layer
columnar electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2011124444A
Other languages
Japanese (ja)
Inventor
Taiichi Okumi
泰一 小汲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Lapis Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lapis Semiconductor Co Ltd filed Critical Lapis Semiconductor Co Ltd
Priority to JP2011124444A priority Critical patent/JP2012253189A/en
Publication of JP2012253189A publication Critical patent/JP2012253189A/en
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor device capable of improving adhesion between a columnar electrode and a resin layer which adheres tightly to a side surface of the columnar electrode, and a semiconductor device obtained thereby.SOLUTION: A semiconductor device 101 (and a method of manufacturing the same) according to the present embodiment is manufactured by the steps of: preparing a semiconductor chip 10; forming a columnar electrode 24, which is electrically connected to a pad electrode 12 and having a concavo-convex shape on a side surface, on the semiconductor chip 10; and forming a resin layer 25, which adheres tightly to the side surface of the columnar electrode 24, on the semiconductor chip 10.

Description

本発明は、半導体装置の製造方法及び半導体装置に関するものである。   The present invention relates to a semiconductor device manufacturing method and a semiconductor device.

従来、半導体集積回路等の半導体チップをパッケージングした半導体装置では、小型化及び薄型化に対する要求が高まってきており、近年、半導体チップの表面に、配線構造を形成し、その上に球状の外部接続端子を格子状に配置したＷＣＳＰ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）等と呼ばれる半導体装置が提唱されている（例えば特許文献１参照）。   2. Description of the Related Art Conventionally, in a semiconductor device in which a semiconductor chip such as a semiconductor integrated circuit is packaged, there is an increasing demand for downsizing and thinning. In recent years, a wiring structure is formed on the surface of a semiconductor chip, and a spherical external structure is formed on the surface. A semiconductor device called WCSP (Wafer Level Chip Size Package) or the like in which connection terminals are arranged in a lattice shape has been proposed (see, for example, Patent Document 1).

特開２００１−２４４２８７号公報JP 2001-244287 A

これら、ＷＣＳＰ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）等と呼ばれる半導体装置では、その配線構造として、柱状電極を形成し、その側面を樹脂層により密着する構造を取ることが多い。無論、本構造と取る半導体装置は、ＷＣＳＰ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）等に限られるわけではなく、半導体装置全般に、このような配線構造を取ることが多い。   These semiconductor devices called WCSP (Wafer Level Chip Size Package) or the like often have a structure in which columnar electrodes are formed and the side surfaces thereof are in close contact with a resin layer as the wiring structure. Of course, the semiconductor device having this structure is not limited to the WCSP (Wafer Level Chip Size Package) or the like, and the semiconductor device in general has such a wiring structure in many cases.

しかしながら、柱状電極の側面は平坦面であることから、樹脂層との密着性が十分でない場合が多い。柱状電極と樹脂層との密着性が悪い場合、柱状電極に対して応力が加わったりすると半導体装置の特性変動が生じてしまうことがある。
このため、半導体装置の信頼性の改善が望まれているのが現状である。 However, since the side surface of the columnar electrode is a flat surface, adhesion to the resin layer is often insufficient. When the adhesion between the columnar electrode and the resin layer is poor, if the stress is applied to the columnar electrode, the characteristic variation of the semiconductor device may occur.
For this reason, improvement of the reliability of semiconductor devices is desired at present.

そこで、本発明の課題は、柱状電極とその側面に密着する樹脂層との密着性を向上させる半導体装置の製造方法、及びそれにより得られる半導体装置を提供することである。   Therefore, an object of the present invention is to provide a method for manufacturing a semiconductor device that improves the adhesion between a columnar electrode and a resin layer that is in close contact with a side surface thereof, and a semiconductor device obtained thereby.

上記課題は、以下の手段により解決される。即ち、
本発明の半導体装置の製造方法は、
集積回路と前記集積回路と電気的に接続されて表面に形成されたパッド電極とを備えた半導体チップを準備する工程と、
前記半導体チップ上に、前記パッド電極と電気的に接続され、かつ側面に凹凸形状を備えた柱状電極を形成する工程と、
前記半導体チップ上に、前記柱状電極の側面に密着する樹脂層を形成する工程と、
を有することを特徴とする半導体装置の製造方法である。 The above problem is solved by the following means. That is,
A method for manufacturing a semiconductor device of the present invention includes:
Preparing a semiconductor chip comprising an integrated circuit and a pad electrode electrically connected to the integrated circuit and formed on the surface;
Forming a columnar electrode electrically connected to the pad electrode and having a concavo-convex shape on a side surface on the semiconductor chip;
Forming a resin layer in close contact with the side surface of the columnar electrode on the semiconductor chip;
A method for manufacturing a semiconductor device, comprising:

本発明の半導体装置は、
集積回路と前記集積回路と電気的に接続されて表面に形成されたパッド電極とを備えた半導体チップと、
前記半導体チップ上に、前記パッド電極と電気的に接続され、かつ側面に凹凸形状を備えて形成された柱状電極と、
前記半導体チップ上に、前記柱状電極の側面に密着して形成された樹脂層と、
を有することを特徴とする半導体装置である。 The semiconductor device of the present invention is
A semiconductor chip comprising an integrated circuit and a pad electrode electrically connected to the integrated circuit and formed on the surface;
Columnar electrodes that are electrically connected to the pad electrodes on the semiconductor chip and that are formed with uneven shapes on the side surfaces;
On the semiconductor chip, a resin layer formed in close contact with the side surface of the columnar electrode;
It is a semiconductor device characterized by having.

本発明によれば、柱状電極とその側面に密着する樹脂層との密着性を向上させる半導体装置の製造方法、及びそれにより得られる半導体装置を提供できる。   ADVANTAGE OF THE INVENTION According to this invention, the manufacturing method of the semiconductor device which improves the adhesiveness of the columnar electrode and the resin layer closely_contact | adhered to the side surface, and the semiconductor device obtained by it can be provided.

第１実施形態に係る半導体装置を示す概略断面図である。1 is a schematic cross-sectional view showing a semiconductor device according to a first embodiment. 第１本実施形態に係る半導体装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the semiconductor device which concerns on 1st this embodiment. 第１本実施形態に係る半導体装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the semiconductor device which concerns on 1st this embodiment. 第１本実施形態に係る半導体装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the semiconductor device which concerns on 1st this embodiment. 第１本実施形態に係る半導体装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the semiconductor device which concerns on 1st this embodiment. 第２実施形態に係る半導体装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment. 第２実施形態に係る半導体装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment. 第２実施形態に係る半導体装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment. 第２実施形態に係る半導体装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment.

以下、本発明の一例である実施形態について図面を参照しつつ説明する。   Hereinafter, an embodiment which is an example of the present invention will be described with reference to the drawings.

（第１実施形態）
図１は、第１実施形態に係る半導体装置の製造方法を示す工程図である。 (First embodiment)
FIG. 1 is a process diagram showing a method for manufacturing a semiconductor device according to the first embodiment.

本実施形態に係る半導体装置１０１は、例えば、図１に示すように、半導体チップ１０と、半導体チップ１０上にパッド電極１２を露出するコンタクトホール１８Ａを備えて形成された層間絶縁膜１８と、コンタクトホール１８Ａを介してパッド電極１２と電気的に接続されて層間絶縁膜１８上に形成された再配線２２と、再配線２２の一部を露出する開口部２５Ａを備えて層間絶縁膜１８上に形成された樹脂層２５と、開口部２５Ａを充填しかつ再配線２２と電気的に接続されて形成された柱状電極２４と、柱状電極２４と電気的に接続されて形成された外部接続端子２６と、を備えている。
半導体チップ１０は、内部に図示しない集積回路を備え、かつ該集積回路と電気的に接続されて表面に形成されたパッド電極１２を備えている。また、半導体チップ１０の表面上には、表面上にパッド電極１２を露出する保護膜１６が形成されていても良い。
なお、パッド電極１２と再配線２２とは、下地金属密着層２０、及び下地金属酸化防止膜２１を介して電気的に接続されていても良い。
なお、半導体チップ１０には、例えば、半導体チップ１０の主面には、例えば、パッド電極１２が露出するように、保護層１６が設けられている。 For example, as shown in FIG. 1, the semiconductor device 101 according to the present embodiment includes a semiconductor chip 10, an interlayer insulating film 18 formed with a contact hole 18 </ b> A exposing the pad electrode 12 on the semiconductor chip 10, A rewiring 22 electrically connected to the pad electrode 12 through the contact hole 18A and formed on the interlayer insulating film 18, and an opening 25A exposing a part of the rewiring 22 is provided on the interlayer insulating film 18. The resin layer 25 formed on the columnar electrode 24, the columnar electrode 24 filled with the opening 25 </ b> A and electrically connected to the rewiring 22, and the external connection terminal formed electrically connected to the columnar electrode 24 26.
The semiconductor chip 10 includes an integrated circuit (not shown) inside, and includes a pad electrode 12 that is electrically connected to the integrated circuit and formed on the surface. Further, a protective film 16 that exposes the pad electrode 12 may be formed on the surface of the semiconductor chip 10.
The pad electrode 12 and the rewiring 22 may be electrically connected via the base metal adhesion layer 20 and the base metal antioxidant film 21.
In the semiconductor chip 10, for example, a protective layer 16 is provided on the main surface of the semiconductor chip 10 so that, for example, the pad electrode 12 is exposed.

そして、柱状電極２４は、周方向に沿って形成された段差部（例えば凸部２４Ａの境界部）を側面に複数有した構造となっている。言い換えれば、柱状電極２４は、当該段差部で構成された凹凸形状を有している。
具体的には、柱状電極２４は、例えば、凸部２４Ａが柱状電極２４の高さ方向に向かって間隔をもって設けられ、凸部２４Ａ同士の間で、周方向に沿って形成された凹部２４Ｂが形成された側面構造となっている。つまり、柱状電極２４の側面は、高さ方向の一端部（底部）から他端部（上部）に向かって、異なる径の部位が高さ方向に沿って交互に有し、凹凸形状に構成されている。 The columnar electrode 24 has a structure having a plurality of step portions (for example, boundary portions of the convex portions 24A) formed along the circumferential direction on the side surface. In other words, the columnar electrode 24 has a concavo-convex shape constituted by the step portion.
Specifically, in the columnar electrode 24, for example, convex portions 24A are provided at intervals in the height direction of the columnar electrode 24, and concave portions 24B formed along the circumferential direction between the convex portions 24A. It has a formed side structure. That is, the side surface of the columnar electrode 24 is configured to have an uneven shape, with portions having different diameters alternately along the height direction from one end (bottom) to the other end (top) in the height direction. ing.

以下、本実施形態に係る半導体装置１０１の詳細と共に、本実施形態に係る半導体装置１０１の製造方法について説明する。
図２〜図５は、本実施形態に係る半導体装置の製造方法を示す工程図である。 Hereinafter, the manufacturing method of the semiconductor device 101 according to the present embodiment will be described together with the details of the semiconductor device 101 according to the present embodiment.
2 to 5 are process diagrams showing a method for manufacturing a semiconductor device according to the present embodiment.

本実施形態に係る半導体装置１０１の製造方法では、まず、例えば、図２（Ａ）に示すように、集積回路を備えた複数の半導体チップ領域を有する半導体ウエハ１１を準備する。
そして、半導体ウエハ１１の表面に、例えば、集積回路と電気的に接続するパッド電極１２を形成すると共に、パッド電極１２が露出するように、保護層１６を形成する。なお、保護層１６としては、例えば、シリコン酸化層や、シリコン窒化層を用いることができる。 In the method for manufacturing the semiconductor device 101 according to the present embodiment, first, for example, as shown in FIG. 2A, a semiconductor wafer 11 having a plurality of semiconductor chip regions provided with integrated circuits is prepared.
Then, for example, a pad electrode 12 electrically connected to the integrated circuit is formed on the surface of the semiconductor wafer 11, and a protective layer 16 is formed so that the pad electrode 12 is exposed. As the protective layer 16, for example, a silicon oxide layer or a silicon nitride layer can be used.

次に、図２（Ｂ）に示すように、半導体ウエハ上に層間絶縁層１８（例えば、感光性の樹脂層（例えばポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、ＢＣＢ樹脂、ＰＢＯ樹脂等））を形成する。
具体的には、例えば、スピンコート法、印刷法等を利用して、層間絶縁層１８を半導体ウエハ１１上に形成する。 Next, as shown in FIG. 2B, an interlayer insulating layer 18 (for example, a photosensitive resin layer (for example, a polyimide resin, a silicone-modified polyimide resin, an epoxy resin, a BCB resin, a PBO resin, etc.)) on a semiconductor wafer. Form.
Specifically, the interlayer insulating layer 18 is formed on the semiconductor wafer 11 by using, for example, a spin coating method, a printing method, or the like.

次に、図２（Ｃ）に示すように、例えば、フォリソグラフィー法等を利用して、半導体チップ１０のパッド電極１２と電気的な接続を図るためのコンタクトを取るコンタクトホール１８Ａを層間絶縁層１８に形成する。   Next, as shown in FIG. 2C, the contact hole 18A for making a contact for electrical connection with the pad electrode 12 of the semiconductor chip 10 is formed by using, for example, a photolithography method or the like. 18 to form.

次に、図３（Ｄ）に示すように、例えば、スパッタリング法等を利用して、層間絶縁層１８上と共に、コンタクトホール１８Ａの側壁及びこれから露出したパッド電極１２上に、下地金属密着層２０（例えばチタン（Ｔｉ）層）及び下地金属酸化防止層２１（例えば銅（Ｃｕ）層）を順次形成する。   Next, as shown in FIG. 3D, the underlying metal adhesion layer 20 is formed on the side wall of the contact hole 18A and the pad electrode 12 exposed from the interlayer insulating layer 18 by using, for example, sputtering. (For example, a titanium (Ti) layer) and a base metal antioxidant layer 21 (for example, a copper (Cu) layer) are sequentially formed.

次に、図３（Ｅ）に示すように、例えば、めっき法を利用して、コンタクトホール１８Ａを埋め込むようにして、下地金属密着層２０及び下地金属酸化防止層２１を介して半導体チップ１０のパッド電極１２と電気的な接続を図りつつ、層間絶縁層１８上に再配線２２（例えばタングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等の層）を形成する。   Next, as shown in FIG. 3E, the contact hole 18A is embedded using, for example, a plating method, and the semiconductor chip 10 is formed through the base metal adhesion layer 20 and the base metal oxidation prevention layer 21. A rewiring 22 (for example, a layer of tungsten (W), copper (Cu), aluminum (Al), or the like) is formed on the interlayer insulating layer 18 while being electrically connected to the pad electrode 12.

具体的には、例えば、層間絶縁層１８（下地金属酸化防止層２１）上に、感光性レジスト層（感光性樹脂層：図示せず）を形成した後、フォトリソグラフィー法を利用して、露光・現像を行い、再配線２２の形成領域となる開口部を感光性レジスト層に形成する。
そして、下地金属酸化防止層２１を共通電極とするめっき法により、感光性レジスト層の開口内に金属材料を電着する。その後、感光性レジスト層を除去する。 Specifically, for example, after forming a photosensitive resist layer (photosensitive resin layer: not shown) on the interlayer insulating layer 18 (underlying metal oxidation preventing layer 21), exposure is performed using a photolithography method. Development is performed to form openings in the photosensitive resist layer, which are regions for forming the rewiring 22.
Then, a metal material is electrodeposited in the opening of the photosensitive resist layer by a plating method using the base metal oxidation preventing layer 21 as a common electrode. Thereafter, the photosensitive resist layer is removed.

このようにして、例えば、半導体チップ１０のパッド電極１２から、柱状電極２４を形成する部分へ引き回すための所定パターンの再配線２２を形成する。
なお、再配線１８は、コンタクトホール１８を完全に埋め込む必要はなく、コンタクトホール１８Ａの底部でパッド電極１２との電気的接続が図れるように形成すればよい。 In this way, for example, the rewiring 22 having a predetermined pattern for routing from the pad electrode 12 of the semiconductor chip 10 to the portion where the columnar electrode 24 is formed is formed.
The rewiring 18 does not need to be completely embedded in the contact hole 18 and may be formed so as to be electrically connected to the pad electrode 12 at the bottom of the contact hole 18A.

次に、図３（Ｆ）に示すように、例えば、層間絶縁層１８（下地金属酸化防止層２１）上に、再配線２２を覆うようにして、解像度が異なる２種以上の感光性樹脂層の積層体２８（以下、感光性レジスト層２８と称する。）を形成する。
具体的には、例えば、第１感光性樹脂層２８Ａ（例えばｉ線に感度が高い感光性樹脂膜）と第１感光性樹脂層２８Ａよりも解像度が低い感光性樹脂層２８Ｂ（例えばｇ線に感度が高い感光性樹脂膜）とが交互に積層された感光性レジスト層２８を層間絶縁層１８（下地金属酸化防止層２１）上に形成する。
感光性レジスト層２８は、予め各感光性樹脂層が積層されたものを貼り合せて層間絶縁層１８（下地金属酸化防止層２１）上に形成してもよいし、各感光性樹脂層をスピンコート法等により層間絶縁層１８（下地金属酸化防止層２１）上に順次形成してもよい。 Next, as shown in FIG. 3F, for example, two or more types of photosensitive resin layers having different resolutions are formed so as to cover the rewiring 22 on the interlayer insulating layer 18 (underlying metal oxidation preventing layer 21). The laminate 28 (hereinafter referred to as the photosensitive resist layer 28) is formed.
Specifically, for example, the first photosensitive resin layer 28A (for example, a photosensitive resin film having high sensitivity to i-line) and the photosensitive resin layer 28B (for example, to g-line) having a resolution lower than that of the first photosensitive resin layer 28A. A photosensitive resist layer 28 in which photosensitive resin films having high sensitivity are alternately stacked is formed on the interlayer insulating layer 18 (underlying metal antioxidant layer 21).
The photosensitive resist layer 28 may be formed on the interlayer insulating layer 18 (underlying metal oxidation-preventing layer 21) by laminating layers in which the respective photosensitive resin layers are laminated in advance, or by spinning each photosensitive resin layer. You may form in order on the interlayer insulation layer 18 (underlying metal antioxidant layer 21) by the coating method etc.

感光性レジスト層２８において、２種以上の感光性樹脂層の解像度の差は、例えば、８０μｍ〜１２０μｍであることがよい。   In the photosensitive resist layer 28, the difference in resolution between the two or more types of photosensitive resin layers is preferably, for example, 80 μm to 120 μm.

なお、感光性レジスト層２８は、上記構成に限られず、２層の感光性樹脂層の間に当該２層の感光性樹脂層よりも解像度が高い感光性樹脂層を介在させた積層構造、又は、２層の感光性樹脂層の間に当該２層の感光性樹脂層よりも解像度が低い感光性樹脂層を介在させた積層構造を有していればよい。
また、感光性レジスト層２８は、解像度が異なる２種の感光性樹脂層の積層体に限られず、解像度が異なる３種以上の感光性樹脂層の積層体であってもよい。 The photosensitive resist layer 28 is not limited to the above configuration, and a laminated structure in which a photosensitive resin layer having a higher resolution than the two photosensitive resin layers is interposed between the two photosensitive resin layers, or It is only necessary to have a laminated structure in which a photosensitive resin layer having a resolution lower than that of the two photosensitive resin layers is interposed between the two photosensitive resin layers.
The photosensitive resist layer 28 is not limited to a laminate of two types of photosensitive resin layers having different resolutions, and may be a laminate of three or more types of photosensitive resin layers having different resolutions.

次に、図４（Ｇ）に示すように、例えば、柱状電極２４を形成するための開口部３０を感光性レジスト層２８に形成する。
具体的には、例えば、フォトリソグラフィー法を利用して、露光・現像を行い、下層の再配線２２の一部が露出するようにして、開口部３０（貫通孔）を感光性レジスト層２８に形成する。 Next, as shown in FIG. 4G, for example, an opening 30 for forming the columnar electrode 24 is formed in the photosensitive resist layer 28.
Specifically, for example, exposure and development are performed using a photolithography method so that a part of the lower rewiring 22 is exposed, and the opening 30 (through hole) is formed in the photosensitive resist layer 28. Form.

このとき、感光性レジスト層２８は、解像度の異なる２種以上の感光性樹脂層の積層体で構成されていることから、この解像度の違いにより、各感光性樹脂層毎に開口径が異なって開口部３０が形成される。つまり、例えば、感光性レジスト層２８の開口部３０は、これを構成する壁面に周方向に沿って形成された段差部を複数有するように形成される。   At this time, since the photosensitive resist layer 28 is composed of a laminate of two or more types of photosensitive resin layers having different resolutions, the opening diameter differs for each photosensitive resin layer due to the difference in resolution. An opening 30 is formed. That is, for example, the opening 30 of the photosensitive resist layer 28 is formed so as to have a plurality of step portions formed along the circumferential direction on the wall surface constituting the opening 30.

具体的には、例えば、第１感光性樹脂層２８Ａと第１感光性樹脂層２８Ａよりも解像度が低い感光性樹脂層２８Ｂとが交互に積層された感光性レジスト層２８では、第１感光性樹脂層２８Ａの開口径よりも、第２感光性樹脂層２８Ｂの開口径が大きくなる。
つまり、感光性レジスト層２８に形成される開口部３０は、開口径が増減して形成されることになる。言い換えれば、感光性レジスト層２８に形成される開口部３０を構成する壁面では、第１感光性樹脂層２８Ａの部分が周方向に沿って形成された凸部３０Ａとなり、第２感光性樹脂層２８Ｂの部分が周方向に沿って形成された凹部３０Ｂとなり、これが開口部３０の高さ方向（感光性レジスト層２８の厚み方向）に沿って交互に存在し、凹凸形状となる。 Specifically, for example, in the photosensitive resist layer 28 in which the first photosensitive resin layer 28A and the photosensitive resin layer 28B having a resolution lower than that of the first photosensitive resin layer 28A are alternately laminated, The opening diameter of the second photosensitive resin layer 28B is larger than the opening diameter of the resin layer 28A.
That is, the opening 30 formed in the photosensitive resist layer 28 is formed by increasing or decreasing the opening diameter. In other words, on the wall surface constituting the opening 30 formed in the photosensitive resist layer 28, the portion of the first photosensitive resin layer 28A becomes a convex portion 30A formed along the circumferential direction, and the second photosensitive resin layer is formed. The portions 28B become the concave portions 30B formed along the circumferential direction, which alternately exist along the height direction of the openings 30 (thickness direction of the photosensitive resist layer 28), resulting in an uneven shape.

次に、図４（Ｈ）に示すように、例えば、感光性レジスト層２８の開口部３０内に金属材料（例えばタングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等）を埋め込み、金属材料で構成された柱状電極２４を形成する。
具体的には、例えば、下地金属酸化防止層２１を共通電極とするめっき法により、感光性レジスト層２８の開口部３０内に金属材料を電着する。 Next, as shown in FIG. 4H, for example, a metal material (for example, tungsten (W), copper (Cu), aluminum (Al), etc.) is embedded in the opening 30 of the photosensitive resist layer 28, and the metal A columnar electrode 24 made of a material is formed.
Specifically, for example, a metal material is electrodeposited into the opening 30 of the photosensitive resist layer 28 by a plating method using the base metal antioxidant layer 21 as a common electrode.

そして、感光性レジスト層２８の開口部３０内に金属材料を埋め込んで形成される柱状電極２４は、開口部３０を構成する壁面に模られて形成される。
つまり、柱状電極２４は、例えば、その側面に、周方向に沿って形成された段差部（例えば凸部２４Ａの境界部）を複数有した構造となって形成される。
具体的には、例えば、第１感光性樹脂層２８Ａと第１感光性樹脂層２８Ａよりも解像度が低い感光性樹脂層２８Ｂとが交互に積層された感光性レジスト層２８に形成された開口部３０内に金属材料を埋め込んで形成される柱状電極２４は、例えば、凸部２４Ａが柱状電極２４の高さ方向に向かって間隔をもって設けられ、凸部２４Ａ同士の間で、周方向に沿って形成された凹部２４Ｂが形成された側面構造となって形成される。 The columnar electrode 24 formed by embedding a metal material in the opening 30 of the photosensitive resist layer 28 is formed by imitating the wall surface constituting the opening 30.
That is, the columnar electrode 24 is formed, for example, in a structure having a plurality of step portions (for example, boundary portions of the convex portions 24A) formed along the circumferential direction on the side surface thereof.
Specifically, for example, the opening formed in the photosensitive resist layer 28 in which the first photosensitive resin layer 28A and the photosensitive resin layer 28B having a lower resolution than the first photosensitive resin layer 28A are alternately stacked. In the columnar electrode 24 formed by embedding a metal material in 30, for example, convex portions 24 </ b> A are provided at intervals in the height direction of the columnar electrode 24, and between the convex portions 24 </ b> A along the circumferential direction. It is formed as a side structure in which the formed recess 24B is formed.

感光性レジスト層２８の開口部３０内に金属材料を埋め込む処理としては、めっき法に限られず、スパッタリング法等を利用して行ってもよい。   The process of embedding a metal material in the opening 30 of the photosensitive resist layer 28 is not limited to the plating method, and may be performed using a sputtering method or the like.

次に、図５（Ｉ）に示すように、例えば、溶剤等により、感光性レジスト層２８を除去した後、ウエットエッチング等により、再配線２２及び柱状電極２４が形成されていない領域の下地金属密着層２０及び下地金属酸化防止層２１を除去する。   Next, as shown in FIG. 5I, after removing the photosensitive resist layer 28 with, for example, a solvent, the underlying metal in the region where the rewiring 22 and the columnar electrode 24 are not formed by wet etching or the like. The adhesion layer 20 and the base metal antioxidant layer 21 are removed.

次に、図５（Ｊ）に示すように、柱状電極２４の側面に密着するようにして、再配線２２が形成された層間絶縁層１８上に樹脂層２５を形成する。
具体的には、例えば、スピンコート法等を利用して、再配線２２及び柱状電極２４が形成された層間絶縁層１８上に、再配線２２及び柱状電極２４を覆うようにして、樹脂層を形成し、これを柱状電極２４の頂面が露出するように、切削加工を施し、樹脂層２５を形成する。 Next, as shown in FIG. 5J, a resin layer 25 is formed on the interlayer insulating layer 18 on which the rewiring 22 is formed so as to be in close contact with the side surface of the columnar electrode 24.
Specifically, for example, by using a spin coating method or the like, a resin layer is formed on the interlayer insulating layer 18 on which the rewiring 22 and the columnar electrode 24 are formed so as to cover the rewiring 22 and the columnar electrode 24. The resin layer 25 is formed by cutting so that the top surface of the columnar electrode 24 is exposed.

次に、図５（Ｋ）に示すように、例えば、柱状電極２４の頂面上に外部接続端子２６を形成する。
具体的には、ハンダボール、ハンダペーストの半田付けにより、柱状電極２４の頂面（樹脂層２５から露出した面）に、外部接続端子２６を形成する。 Next, as shown in FIG. 5K, for example, the external connection terminal 26 is formed on the top surface of the columnar electrode 24.
Specifically, the external connection terminals 26 are formed on the top surface of the columnar electrode 24 (surface exposed from the resin layer 25) by soldering solder balls or solder paste.

その後、図示しないが、例えば、必要に応じて、バックグラインダーにより半導体ウエハの裏面を削り、薄層化した後、ダイシングにより個片化を行う。   Thereafter, although not shown, for example, if necessary, the back surface of the semiconductor wafer is shaved with a back grinder to make a thin layer, and then singulated by dicing.

以上の構成を経て、本実施形態に係る半導体装置１０１が製造される。   Through the above configuration, the semiconductor device 101 according to the present embodiment is manufactured.

以上説明した本実施形態では、半導体チップ１０を準備する工程と、半導体チップ１０上に、パッド電極１２と電気的に接続され、かつ側面に凹凸形状を備えた柱状電極２４を形成する工程と、半導体チップ１０上に、柱状電極２４の側面に密着する樹脂層２５を形成する工程と、を経て、半導体装置１０１を製造している。   In the present embodiment described above, a step of preparing the semiconductor chip 10, a step of forming the columnar electrode 24 electrically connected to the pad electrode 12 and having a concavo-convex shape on the side surface on the semiconductor chip 10, The semiconductor device 101 is manufactured through a process of forming a resin layer 25 in close contact with the side surface of the columnar electrode 24 on the semiconductor chip 10.

特に、本実施形態では、例えば、解像度が異なる２種以上の感光性樹脂層の積層体として感光性レジスト層２８を形成する工程と、露光・現象処理により、感光性レジスト層２８に開口部３０を形成する工程と、感光性レジスト層２８の開口部３０内に金属材料を埋め込む工程と、感光性レジスト層２８を除去する工程と、を経て、側面に凹凸形状を備えた柱状電極２４を形成している。   In particular, in the present embodiment, for example, the opening 30 is formed in the photosensitive resist layer 28 by a step of forming the photosensitive resist layer 28 as a laminate of two or more types of photosensitive resin layers having different resolutions, and exposure / phenomenon processing. The columnar electrode 24 having a concavo-convex shape on the side surface is formed through a step of forming a metal material, a step of embedding a metal material in the opening 30 of the photosensitive resist layer 28, and a step of removing the photosensitive resist layer 28. is doing.

解像度が異なる２種以上の感光性樹脂層が積層された感光性レジスト層２８に対して、露光・現像を行うことにより、感光性レジスト層２８に開口部３０は、これを構成する壁面が周方向に沿った段差部（例えば凸部３０Ａの境界部）を複数有するように形成される。
そして、感光性レジスト層２８に開口部３０に金属材料を埋め込んで形成される柱状電極２４の側面は、感光性レジスト層２８の開口部３０を構成する壁面に模られて形成されることから、周方向に沿って形成された段差部を複数有した構造となっている。
つまり、柱状電極２４の側面は、段差部による凹凸形状が備えた構成となっている。
柱状電極２４の側面は、段差部による凹凸形状を有することにより、平坦な側面に比べ、表面積が増すこととなる。 By exposing and developing the photosensitive resist layer 28 in which two or more types of photosensitive resin layers having different resolutions are laminated, the opening 30 is formed in the photosensitive resist layer 28 so that the wall surface constituting the opening 30 has a peripheral wall. It is formed so as to have a plurality of step portions along the direction (for example, the boundary portion of the convex portion 30A).
Since the side surface of the columnar electrode 24 formed by embedding a metal material in the opening 30 in the photosensitive resist layer 28 is formed by imitating the wall surface constituting the opening 30 of the photosensitive resist layer 28, The structure has a plurality of stepped portions formed along the circumferential direction.
That is, the side surface of the columnar electrode 24 is configured to have an uneven shape due to the step portion.
Since the side surface of the columnar electrode 24 has an uneven shape due to the stepped portion, the surface area is increased compared to the flat side surface.

したがって、本実施形態では、柱状電極２４とこの側面を密着する樹脂層２５との密着性を向上させることができる。
その結果、柱状電極２４に対して応力が加わったりしても、特性変動が生じ難い信頼性の高い半導体装置１０１となる。 Therefore, in this embodiment, the adhesiveness between the columnar electrode 24 and the resin layer 25 that closely contacts the side surface can be improved.
As a result, even if stress is applied to the columnar electrode 24, the semiconductor device 101 is highly reliable and hardly changes in characteristics.

また、本実施形態では、感光性レジスト層２８として、例えば、第１感光性樹脂層２８Ａと第１感光性樹脂層２８Ａよりも解像度が低い感光性樹脂層２８Ｂとが交互に積層された感光性レジスト層２８を適用している。
本構成の感光性レジスト層２８は、例えば、２層の感光性樹脂層の間に当該２層の感光性樹脂層よりも解像度が高い感光性樹脂層を介在させた積層構造、又は、２層の感光性樹脂層の間に当該２層の感光性樹脂層よりも解像度が低い感光性樹脂層を介在させた積層構造を有している。 In the present embodiment, as the photosensitive resist layer 28, for example, a photosensitive resin layer 28A and a photosensitive resin layer 28B having a resolution lower than that of the first photosensitive resin layer 28A are alternately laminated. A resist layer 28 is applied.
The photosensitive resist layer 28 of this configuration is, for example, a laminated structure in which a photosensitive resin layer having a higher resolution than the two photosensitive resin layers is interposed between two photosensitive resin layers, or two layers A photosensitive resin layer having a resolution lower than that of the two photosensitive resin layers is interposed between the photosensitive resin layers.

２層の感光性樹脂層の間に当該２層の感光性樹脂層よりも解像度が高い感光性樹脂層を介在させた積層構造を有する感光性レジスト層２８に対して、露光・現象処理を行うと、形成される開口部３０を構成する壁面は、当該解像度が高い感光性樹脂層の部分が凸部３０Ａとなる。
一方、２層の感光性樹脂層の間に当該２層の感光性樹脂層よりも解像度が低い感光性樹脂層を介在させた積層構造を有する感光性レジスト層２８に対して、露光・現象処理を行うと、形成される開口部３０を構成する壁面は、当該解像度が低い感光性樹脂層の部分が凹部３０Ｂとなる。 Exposure / phenomenon processing is performed on the photosensitive resist layer 28 having a laminated structure in which a photosensitive resin layer having a higher resolution than the two photosensitive resin layers is interposed between the two photosensitive resin layers. As for the wall surface constituting the opening 30 to be formed, the portion of the photosensitive resin layer having the high resolution becomes the convex portion 30A.
On the other hand, for the photosensitive resist layer 28 having a laminated structure in which a photosensitive resin layer having a resolution lower than that of the two photosensitive resin layers is interposed between the two photosensitive resin layers, exposure and phenomenon processing are performed. As a result, a portion of the photosensitive resin layer having a low resolution becomes a recess 30B on the wall surface forming the opening 30 to be formed.

このため、この２つの積層構造のいずれか、又は組み合わせることにより、感光性レジスト層２８の開口部を構成する壁面に、凸部３０Ａ、又は凹部３０Ｂを有する構造、そして、凹凸形状の構造を付与できる。
その結果、形成される柱状電極２４も、凸部２４Ａ、又は凹部２４Ｂを有する構造、そして、凹凸形状の側面構造を付与できる。
これにより、柱状電極２４の側面は、表面積が増すこととなり、柱状電極２４とこの側面を密着する樹脂層２５との密着性を向上させることができる。 For this reason, a structure having a convex portion 30A or a concave portion 30B and a concave-convex shape structure are provided on the wall surface constituting the opening of the photosensitive resist layer 28 by combining or combining these two laminated structures. it can.
As a result, the formed columnar electrode 24 can also be provided with a structure having the convex portions 24A or the concave portions 24B and a side surface structure having an uneven shape.
Thereby, the side surface of the columnar electrode 24 has an increased surface area, and the adhesion between the columnar electrode 24 and the resin layer 25 that closely contacts the side surface can be improved.

（第２実施形態）
図６〜図９は、第２実施形態に係る半導体装置の製造方法を示す工程図である。 (Second Embodiment)
6 to 9 are process diagrams showing a method for manufacturing a semiconductor device according to the second embodiment.

第２実施形態に係る半導体装置１０２の製造方法では、まず、例えば、図６（Ａ）に示すように、集積回路を備えた複数の半導体チップ領域を有する半導体ウエハ１１を準備する。
そして、半導体ウエハ１１の表面に、例えば、集積回路と電気的に接続するパッド電極１２を形成すると共に、パッド電極１２が露出するように、保護層１６を形成する。 In the method for manufacturing the semiconductor device 102 according to the second embodiment, first, for example, as shown in FIG. 6A, a semiconductor wafer 11 having a plurality of semiconductor chip regions provided with integrated circuits is prepared.
Then, for example, a pad electrode 12 electrically connected to the integrated circuit is formed on the surface of the semiconductor wafer 11, and a protective layer 16 is formed so that the pad electrode 12 is exposed.

次に、図６（Ｂ）に示すように、半導体ウエハ上に層間絶縁層１８（例えば、感光性の樹脂層（例えばポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、ＢＣＢ樹脂、ＰＢＯ樹脂等））を形成する。
具体的には、例えば、スピンコート法、印刷法等を利用して、層間絶縁層１８を半導体ウエハ１１上に形成する。 Next, as shown in FIG. 6B, an interlayer insulating layer 18 (for example, a photosensitive resin layer (for example, polyimide resin, silicone-modified polyimide resin, epoxy resin, BCB resin, PBO resin, etc.)) on the semiconductor wafer. Form.
Specifically, the interlayer insulating layer 18 is formed on the semiconductor wafer 11 by using, for example, a spin coating method, a printing method, or the like.

次に、図６（Ｃ）に示すように、例えば、フォリソグラフィー法等を利用して、半導体チップ１０のパッド電極１２と電気的な接続を図るためのコンタクトを取るコンタクトホール１８Ａを層間絶縁層１８に形成する。   Next, as shown in FIG. 6C, the contact hole 18A for making a contact for electrical connection with the pad electrode 12 of the semiconductor chip 10 is formed by using, for example, a photolithography method or the like. 18 to form.

次に、図７（Ｄ）に示すように、例えば、スパッタリング法等を利用して、層間絶縁層１８上と共に、コンタクトホール１８Ａの側壁及びこれから露出したパッド電極１２上に、下地金属密着層２０（例えばチタン（Ｔｉ）層）及び下地金属酸化防止層２１（例えば銅（Ｃｕ）層）を順次形成する。   Next, as shown in FIG. 7D, the base metal adhesion layer 20 is formed on the side wall of the contact hole 18A and the pad electrode 12 exposed from the interlayer insulating layer 18 by using, for example, a sputtering method. (For example, a titanium (Ti) layer) and a base metal antioxidant layer 21 (for example, a copper (Cu) layer) are sequentially formed.

次に、図７（Ｅ）に示すように、例えば、めっき法を利用して、コンタクトホール１８Ａを埋め込むようにして、下地金属密着層２０及び下地金属酸化防止層２１を介して半導体チップ１０のパッド電極１２と電気的な接続を図りつつ、層間絶縁層１８上に再配線２２（例えばタングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等の層）を形成する。   Next, as shown in FIG. 7E, for example, the contact hole 18A is embedded by using a plating method, and the semiconductor chip 10 is formed through the base metal adhesion layer 20 and the base metal antioxidant layer 21. A rewiring 22 (for example, a layer of tungsten (W), copper (Cu), aluminum (Al), or the like) is formed on the interlayer insulating layer 18 while being electrically connected to the pad electrode 12.

具体的には、例えば、層間絶縁層１８（下地金属酸化防止層２１）上に、感光性レジスト層（感光性樹脂層：図示せず）を形成した後、フォトリソグラフィー法を利用して、露光・現像を行い、再配線２２の形成領域となる開口部を感光性レジスト層に形成する。
そして、下地金属酸化防止層２１を共通電極とするめっき法により、感光性レジスト層の開口内に金属材料を電着する。その後、感光性レジスト層を除去する。 Specifically, for example, after forming a photosensitive resist layer (photosensitive resin layer: not shown) on the interlayer insulating layer 18 (underlying metal oxidation preventing layer 21), exposure is performed using a photolithography method. Development is performed to form openings in the photosensitive resist layer, which are regions for forming the rewiring 22.
Then, a metal material is electrodeposited in the opening of the photosensitive resist layer by a plating method using the base metal oxidation preventing layer 21 as a common electrode. Thereafter, the photosensitive resist layer is removed.

このようにして、例えば、半導体チップ１０のパッド電極１２から、柱状電極２４を形成する部分へ引き回すための所定パターンの再配線２２を形成する。   In this way, for example, the rewiring 22 having a predetermined pattern for routing from the pad electrode 12 of the semiconductor chip 10 to the portion where the columnar electrode 24 is formed is formed.

次に、図７（Ｆ）に示すように、例えば、層間絶縁層１８（下地金属酸化防止層２１）上に、再配線２２を覆うようにして、感光性レジスト層３２を形成する。なお、本感光性レジスト層３２は、第１実施形態で形成する感光性レジスト層３２とは異なり、解像度が一定の通常の感光性レジスト層を適用する。   Next, as shown in FIG. 7F, for example, a photosensitive resist layer 32 is formed on the interlayer insulating layer 18 (underlying metal oxidation preventing layer 21) so as to cover the rewiring 22. Note that, unlike the photosensitive resist layer 32 formed in the first embodiment, the photosensitive resist layer 32 is an ordinary photosensitive resist layer having a constant resolution.

次に、図８（Ｇ）に示すように、例えば、柱状電極２４を形成するための開口部３４感光性レジスト層３２に形成する。
具体的には、例えば、フォトリソグラフィー法を利用して、露光・現像を行い、下層の再配線２２の一部が露出するようにして、開口部３４（貫通孔）感光性レジスト層３２に形成する。 Next, as shown in FIG. 8G, for example, an opening 34 for forming the columnar electrode 24 is formed in the photosensitive resist layer 32.
Specifically, for example, exposure / development is performed using a photolithography method so that a part of the lower rewiring 22 is exposed and formed in the opening 34 (through hole) in the photosensitive resist layer 32. To do.

次に、図８（Ｈ）に示すように、例えば、感光性レジスト層３２の開口部３４内に順次形成される金属材料のグレインサイズ（結晶粒径）を段階的に変更しつつ、感光性レジスト層３２の開口部３４内に金属材料（例えばタングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等）を埋め込み、金属材料で構成された柱状電極２４を形成する。
具体的には、例えば、下地金属酸化防止層２１を共通電極とするめっき法により、当該めっき条件を段階的に変更して、電着する金属材料のグレインサイズを段階的に変更しつつ、感光性レジスト層３２の開口部３４内に金属材料を電着する。 Next, as shown in FIG. 8H, for example, while changing the grain size (crystal grain size) of the metal material sequentially formed in the opening 34 of the photosensitive resist layer 32 in a stepwise manner, A metal material (for example, tungsten (W), copper (Cu), aluminum (Al), etc.) is embedded in the opening 34 of the resist layer 32, and the columnar electrode 24 made of the metal material is formed.
Specifically, for example, by plating using the base metal antioxidant layer 21 as a common electrode, the plating conditions are changed stepwise, and the grain size of the metal material to be electrodeposited is changed stepwise. A metal material is electrodeposited in the opening 34 of the conductive resist layer 32.

特に、感光性レジスト層３２の開口部３４内に金属材料の埋め込みは、金属材料のグレインサイズの増加・減少を繰り返して行うことがよい。
具体的には、上記めっき法によって金属材料を電着させて開口部３４に埋め込む場合、例えば、めっき条件、例えば、第１めっき条件（例えばめっき液噴出流量３０Ｌ／ｍｉｎ、温度２０℃、電流密度４０Ａ／ｄｍ２）による金属材料の電着と、第１めっき条件よりも金属材料のグレインサイズが大きくなる第２めっき条件（例えばめっき液噴出流量４０Ｌ／ｍｉｎ、温度３０℃、電流密度１．０Ａ／ｄｍ２）による金属材料の電着と、を交互に行う。
これにより、金属材料のグレインサイズの増加・減少を繰り返して、感光性レジスト層３２の開口部３４内に金属材料を埋め込める。 In particular, the metal material is preferably embedded in the opening 34 of the photosensitive resist layer 32 by repeatedly increasing and decreasing the grain size of the metal material.
Specifically, when a metal material is electrodeposited by the above plating method and embedded in the opening 34, for example, plating conditions, for example, first plating conditions (for example, plating solution ejection flow rate 30 L / min, temperature 20 ° C., current density) 40A / dm 2 ) and the second plating condition in which the grain size of the metal material is larger than the first plating condition (for example, plating solution ejection flow rate 40 L / min, temperature 30 ° C., current density 1.0 A). / Dm 2 ) and metal electrodeposition are alternately performed.
Thus, the metal material is embedded in the opening 34 of the photosensitive resist layer 32 by repeatedly increasing and decreasing the grain size of the metal material.

次に、図９（Ｉ）に示すように、例えば、溶剤等により、感光性レジスト層３２を除去した後、ウエットエッチングにより、再配線２２及び柱状電極２４が形成されていない領域の下地金属密着層２０及び下地金属酸化防止層２１を除去する。
ウエットエッチングのエッチング液としては、例えば、無機酸塩、硫酸水素カリウム、ペルオキソニ硫酸カリウム、過酸化水素水、又はこれらの混合液が挙げられる。 Next, as shown in FIG. 9 (I), for example, after removing the photosensitive resist layer 32 with a solvent or the like, the underlying metal adhesion in a region where the rewiring 22 and the columnar electrode 24 are not formed by wet etching. The layer 20 and the base metal antioxidant layer 21 are removed.
Examples of the wet etching solution include inorganic acid salts, potassium hydrogen sulfate, potassium peroxodisulfate, hydrogen peroxide, or a mixture thereof.

ここで、ウエットエッチングのとき、形成した柱状電極２４の側面も、エッチング液に接触され、エッチングされることとなる。
金属材料のグレインサイズ（結晶粒径）を段階的に変更しつつ形成した柱状電極２４では、グレインサイズが異なる領域でエッチングレートが異なるため、エッチング液に接触され、エッチングされると、グレインサイズを変更した箇所を境とし、周方向に沿って形成された段差部（例えば凸部２４Ａの境界部）が側面に有した構造となって形成される。 Here, at the time of wet etching, the side surface of the formed columnar electrode 24 is also brought into contact with the etching solution and etched.
In the columnar electrode 24 formed while changing the grain size (crystal grain size) of the metal material stepwise, the etching rate is different in regions where the grain size is different. A step portion (for example, a boundary portion of the convex portion 24A) formed along the circumferential direction with the changed portion as a boundary is formed to have a structure on the side surface.

そして、金属材料のグレインサイズの増加・減少を繰り返して、感光性レジスト層３２の開口部３４内に金属材料を埋め込んで形成した柱状電極２４の側面では、グレインサイズの増加・減少した個所を境とし、上記段差部が柱状電極２４の高さ方向に向かって間隔をもって形成されることとなり、その結果、柱状電極２４は、例えば、凸部２４Ａが柱状電極２４の高さ方向に向かって間隔をもって設けられ、凸部２４Ａ同士の間で、周方向に沿って形成された凹部２４Ｂが形成された凹凸形状の側面構造となって形成される。   Then, the grain size of the metal material is repeatedly increased / decreased, and the side surface of the columnar electrode 24 formed by embedding the metal material in the opening 34 of the photosensitive resist layer 32 has a boundary where the grain size has increased / decreased. The stepped portions are formed with an interval in the height direction of the columnar electrode 24. As a result, the columnar electrode 24 has, for example, a convex portion 24A with an interval in the height direction of the columnar electrode 24. Provided and formed as a concave-convex side surface structure in which concave portions 24B formed along the circumferential direction are formed between the convex portions 24A.

なお、柱状電極２４の側面におけるエッチング液によるエッチングレートは、グレインサイズが小さい程、エッチングレートが高まる傾向となる。   Note that the etching rate of the etching solution on the side surface of the columnar electrode 24 tends to increase as the grain size decreases.

次に、図９（Ｊ）に示すように、柱状電極２４の側面に密着するようにして、再配線２２が形成された層間絶縁層１８上に樹脂層２５を形成する。
具体的には、例えば、スピンコート法等を利用して、再配線２２及び柱状電極２４が形成された層間絶縁層１８上に、再配線２２及び柱状電極２４を覆うようにして、樹脂層を形成し、これを柱状電極２４の頂面が露出するように、切削加工を施し、樹脂層２５を形成する。 Next, as shown in FIG. 9J, a resin layer 25 is formed on the interlayer insulating layer 18 on which the rewiring 22 is formed so as to be in close contact with the side surface of the columnar electrode 24.
Specifically, for example, by using a spin coating method or the like, a resin layer is formed on the interlayer insulating layer 18 on which the rewiring 22 and the columnar electrode 24 are formed so as to cover the rewiring 22 and the columnar electrode 24. The resin layer 25 is formed by cutting so that the top surface of the columnar electrode 24 is exposed.

次に、図９（Ｋ）に示すように、例えば、柱状電極２４の頂面上に外部接続端子２６を形成する。
具体的には、ハンダボール、ハンダペーストの半田付けにより、柱状電極２４の頂面（樹脂層２５から露出した面）に、外部接続端子２６を形成する。 Next, as illustrated in FIG. 9K, for example, the external connection terminal 26 is formed on the top surface of the columnar electrode 24.
Specifically, the external connection terminals 26 are formed on the top surface of the columnar electrode 24 (surface exposed from the resin layer 25) by soldering solder balls or solder paste.

その後、図示しないが、例えば、必要に応じて、バックグラインダーにより半導体ウエハの裏面を削り、薄層化した後、ダイシングにより個片化を行う。   Thereafter, although not shown, for example, if necessary, the back surface of the semiconductor wafer is shaved with a back grinder to make a thin layer, and then singulated by dicing.

以上の構成を経て、本実施形態に係る半導体装置１０２が製造される。   Through the above configuration, the semiconductor device 102 according to the present embodiment is manufactured.

以上説明した本実施形態でも、半導体チップ１０を準備する工程と、半導体チップ１０上に、パッド電極１２と電気的に接続され、かつ側面に凹凸形状を備えた柱状電極２４を形成する工程と、半導体チップ１０上に、柱状電極２４の側面に密着する樹脂層２５を形成する工程と、を経て、半導体装置１０２を製造している。   Also in the present embodiment described above, the step of preparing the semiconductor chip 10, the step of forming the columnar electrode 24 electrically connected to the pad electrode 12 and having a concavo-convex shape on the side surface on the semiconductor chip 10, The semiconductor device 102 is manufactured through a step of forming a resin layer 25 in close contact with the side surface of the columnar electrode 24 on the semiconductor chip 10.

特に、本実施形態では、例えば、感光性樹脂層として感光性レジスト層３２を形成する工程と、露光・現象処理により、感光性レジスト層３２に開口部３４を形成する工程と、
感光性レジスト層３２の開口部３４内に順次形成される金属材料のグレインサイズを段階的に変更して、感光性レジスト層３２の開口部３４内に金属材料を埋め込む工程と、感光性レジスト層３２を除去する工程と、エッチング液を埋め込まれた金属材料の側面に接触させる工程と、を経て、側面に凹凸形状を備えた柱状電極２４を形成している。 In particular, in the present embodiment, for example, a step of forming a photosensitive resist layer 32 as a photosensitive resin layer, a step of forming an opening 34 in the photosensitive resist layer 32 by exposure and phenomenon processing,
A step of gradually changing the grain size of the metal material sequentially formed in the opening 34 of the photosensitive resist layer 32 and embedding the metal material in the opening 34 of the photosensitive resist layer 32; The columnar electrode 24 having a concavo-convex shape on the side surface is formed through a step of removing 32 and a step of contacting the side surface of the metal material embedded with the etching solution.

金属材料のグレインサイズを段階的に変更して、感光性レジスト層３２の開口部３４内に金属材料を埋め込み、その埋め込んだ金属材料の側面にエッチング液と接触させエッチングを行って、柱状電極２４を形成していることから、柱状電極２４の側面は、周方向に沿って形成された段差部（例えば凸部２４Ａの境界部）を複数有した構造となっている。
つまり、柱状電極２４の側面は、段差部による凹凸形状が備えた構成となっている。
柱状電極２４の側面は、段差部による凹凸形状を有することにより、平坦な側面に比べ、表面積が増すこととなる。 By changing the grain size of the metal material stepwise, the metal material is embedded in the opening 34 of the photosensitive resist layer 32, and the side surface of the embedded metal material is contacted with an etching solution to perform etching. Therefore, the side surface of the columnar electrode 24 has a structure having a plurality of step portions (for example, boundary portions of the convex portions 24A) formed along the circumferential direction.
That is, the side surface of the columnar electrode 24 is configured to have an uneven shape due to the step portion.
Since the side surface of the columnar electrode 24 has an uneven shape due to the stepped portion, the surface area is increased compared to the flat side surface.

したがって、本実施形態でも、柱状電極２４とこの側面を密着する樹脂層２５との密着性を向上させることができる。
その結果、柱状電極２４に対して応力が加わったりしても、特性変動が生じ難い信頼性の高い半導体装置１０１となる。 Therefore, also in this embodiment, the adhesiveness between the columnar electrode 24 and the resin layer 25 that closely contacts the side surface can be improved.
As a result, even if stress is applied to the columnar electrode 24, the semiconductor device 101 is highly reliable and hardly changes in characteristics.

また、本実施形態では、金属材料のグレインサイズの増加・減少を繰り返して、感光性レジスト層３２の開口部３４内に金属材料を埋め込み、その埋め込んだ金属材料の側面にエッチング液と接触させエッチングを行って、柱状電極２４を形成すると、グレインサイズの増加・減少した個所を境とし、段差部が繰り返し形成され、その結果、柱状電極２４は、凸部２４Ａ、又は凹部２４Ｂを有する構造、そして、凹凸形状の側面構造を付与できる。
これにより、柱状電極２４の側面は、表面積が増すこととなり、柱状電極２４とこの側面を密着する樹脂層２５との密着性を向上させることができる。 In this embodiment, the grain size of the metal material is repeatedly increased / decreased, the metal material is embedded in the opening 34 of the photosensitive resist layer 32, and the side surface of the embedded metal material is brought into contact with an etching solution for etching. And forming the columnar electrode 24, the stepped portion is repeatedly formed at the point where the grain size has increased or decreased, and as a result, the columnar electrode 24 has a structure having the convex portion 24A or the concave portion 24B, and An uneven surface structure can be provided.
Thereby, the side surface of the columnar electrode 24 has an increased surface area, and the adhesion between the columnar electrode 24 and the resin layer 25 that closely contacts the side surface can be improved.

なお、本実施形態は、限定的に解釈されるものではなく、本発明の要件を満足する範囲内で実現可能であることは、言うまでもない。   Needless to say, the present embodiment is not construed in a limited manner and can be realized within a range that satisfies the requirements of the present invention.

１０ 半導体チップ
１１ 半導体ウエハ
１２ パッド電極
１６ 保護層
１８ 層間絶縁層
１８Ａ コンタクトホール
２０ 下地金属密着層
２１ 下地金属酸化防止層
２２ 再配線
２４ 柱状電極
２４Ａ 凸部
２４Ｂ 凹部
２５ 樹脂層
２６ 外部接続端子
２８ 感光性レジスト層（解像度が異なる２種以上の感光性樹脂層の積層体）
２８Ａ 第１感光性樹脂層
２８Ｂ 第２感光性樹脂層
３０ 開口部
３０Ａ 凸部
３０Ｂ 凹部
３２ 感光性レジスト層
３４ 開口部
１０１ 半導体装置
１０２ 半導体装置 DESCRIPTION OF SYMBOLS 10 Semiconductor chip 11 Semiconductor wafer 12 Pad electrode 16 Protective layer 18 Interlayer insulating layer 18A Contact hole 20 Base metal adhesion layer 21 Base metal oxidation prevention layer 22 Rewiring 24 Columnar electrode 24A Protrusion 24B Concavity 25 Resin layer 26 External connection terminal 28 Photosensitive Resist layer (a laminate of two or more photosensitive resin layers with different resolutions)
28A First photosensitive resin layer 28B Second photosensitive resin layer 30 Opening 30A Convex 30B Concave 32 Photosensitive resist layer 34 Opening 101 Semiconductor device 102 Semiconductor device

Claims (7)

集積回路と前記集積回路と電気的に接続されて表面に形成されたパッド電極とを備えた半導体チップを準備する工程と、
前記半導体チップ上に、前記パッド電極と電気的に接続され、かつ側面に凹凸形状を備えた柱状電極を形成する工程と、
前記半導体チップ上に、前記柱状電極の側面に密着する樹脂層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 Preparing a semiconductor chip comprising an integrated circuit and a pad electrode electrically connected to the integrated circuit and formed on the surface;
Forming a columnar electrode electrically connected to the pad electrode and having a concavo-convex shape on a side surface on the semiconductor chip;
Forming a resin layer in close contact with the side surface of the columnar electrode on the semiconductor chip;
A method for manufacturing a semiconductor device, comprising: 前記側面に凹凸形状を備えた柱状電極を形成する工程は、
前記半導体チップ上に、解像度が異なる２種以上の感光性樹脂層の積層体を形成する工程と、
露光・現象処理により、前記感光性樹脂層の積層体に開口部を形成する工程と、
前記開口部内に金属材料を埋め込む工程と、
前記感光性樹脂層の積層体を除去する工程と、
を有することを特徴とする請求項１に記載の半導体装置の製造方法。 The step of forming a columnar electrode having an uneven shape on the side surface,
Forming a laminate of two or more photosensitive resin layers having different resolutions on the semiconductor chip;
Forming an opening in the laminate of the photosensitive resin layer by exposure and phenomenon processing; and
Embedding a metal material in the opening,
Removing the laminate of the photosensitive resin layer;
The method of manufacturing a semiconductor device according to claim 1, wherein: 前記感光性樹脂層の積層体は、２層の感光性樹脂層の間に当該２層の感光性樹脂層よりも解像度が高い感光性樹脂層を介在させた積層構造、又は、２層の感光性樹脂層の間に当該２層の感光性樹脂層よりも解像度が低い感光性樹脂層を介在させた積層構造を有することを特徴とする請求項２に記載の半導体装置の製造方法。   The laminate of the photosensitive resin layers is a laminated structure in which a photosensitive resin layer having a higher resolution than the two photosensitive resin layers is interposed between the two photosensitive resin layers, or two photosensitive layers. 3. The method of manufacturing a semiconductor device according to claim 2, comprising a laminated structure in which a photosensitive resin layer having a resolution lower than that of the two photosensitive resin layers is interposed between the photosensitive resin layers. 前記感光性樹脂層の積層体は、第１の解像度を備えた感光性樹脂層と、前記第１の解像度を備えた感光性樹脂層よりも解像度の高い第２の解像度を備えた感光性樹脂層と、が交互に積層されて形成されていることを特徴とする請求項２に記載の半導体装置の製造方法。   The laminate of the photosensitive resin layer includes a photosensitive resin layer having a first resolution and a photosensitive resin having a second resolution higher than the photosensitive resin layer having the first resolution. The method for manufacturing a semiconductor device according to claim 2, wherein the layers are alternately stacked. 前記側面に凹凸形状を備えた柱状電極を形成する工程は、
前記半導体チップ上に、感光性樹脂層を形成する工程と、
露光・現象処理により、前記感光性樹脂層に開口部を形成する工程と、
前記開口部内に順次形成される金属材料のグレインサイズを段階的に変更して、前記開口部内に前記金属材料を埋め込む工程と、
前記感光性樹脂層を除去する工程と、
エッチング液を前記埋め込まれた金属材料の側面に接触させる工程と、
を有することを特徴とする請求項１に記載の半導体装置の製造方法。 The step of forming a columnar electrode having an uneven shape on the side surface,
Forming a photosensitive resin layer on the semiconductor chip;
Forming an opening in the photosensitive resin layer by exposure and phenomenon processing;
Step of gradually changing the grain size of the metal material sequentially formed in the opening, and embedding the metal material in the opening;
Removing the photosensitive resin layer;
Contacting an etchant with a side surface of the embedded metal material;
The method of manufacturing a semiconductor device according to claim 1, wherein: 前記開口部内に前記金属材料を埋め込む工程は、金属材料のグレインサイズの増加・減少を繰り返して行うことを特徴とする請求項５に記載の半導体装置の製造方法。   6. The method of manufacturing a semiconductor device according to claim 5, wherein the step of embedding the metal material in the opening is performed by repeatedly increasing or decreasing the grain size of the metal material. 集積回路と前記集積回路と電気的に接続されて表面に形成されたパッド電極とを備えた半導体チップと、
前記半導体チップ上に、前記パッド電極と電気的に接続され、かつ側面に凹凸形状を備えて形成された柱状電極と、
前記半導体チップ上に、前記柱状電極の側面に密着して形成された樹脂層と、
を有することを特徴とする半導体装置。 A semiconductor chip comprising an integrated circuit and a pad electrode electrically connected to the integrated circuit and formed on the surface;
Columnar electrodes that are electrically connected to the pad electrodes on the semiconductor chip and that are formed with uneven shapes on the side surfaces;
On the semiconductor chip, a resin layer formed in close contact with the side surface of the columnar electrode;
A semiconductor device comprising:
JP2011124444A 2011-06-02 2011-06-02 Method for manufacturing semiconductor device and semiconductor device Withdrawn JP2012253189A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011124444A JP2012253189A (en) 2011-06-02 2011-06-02 Method for manufacturing semiconductor device and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011124444A JP2012253189A (en) 2011-06-02 2011-06-02 Method for manufacturing semiconductor device and semiconductor device

Publications (1)

Publication Number Publication Date
JP2012253189A true JP2012253189A (en) 2012-12-20

Family

ID=47525739

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011124444A Withdrawn JP2012253189A (en) 2011-06-02 2011-06-02 Method for manufacturing semiconductor device and semiconductor device

Country Status (1)

Country Link
JP (1) JP2012253189A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014187247A (en) * 2013-03-25 2014-10-02 Fujitsu Ltd Process of manufacturing electronic device
CN113016067A (en) * 2018-11-15 2021-06-22 罗姆股份有限公司 Semiconductor device with a plurality of transistors

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014187247A (en) * 2013-03-25 2014-10-02 Fujitsu Ltd Process of manufacturing electronic device
CN113016067A (en) * 2018-11-15 2021-06-22 罗姆股份有限公司 Semiconductor device with a plurality of transistors
CN113016067B (en) * 2018-11-15 2024-02-02 罗姆股份有限公司 Semiconductor device with a semiconductor layer having a plurality of semiconductor layers

Similar Documents

Publication Publication Date Title
US20040094841A1 (en) Wiring structure on semiconductor substrate and method of fabricating the same
US20030102551A1 (en) Semiconductor device and method for manufacturing
JP2008141021A (en) Semiconductor device and manufacturing method of the semiconductor device
JP2012231096A (en) Semiconductor device and manufacturing method of the same
CN106898596A (en) Semiconductor structure and its manufacture method
US10049997B2 (en) Semiconductor device and method of fabricating the same
JP2008141170A (en) Semiconductor device and its manufacturing method
US20120211884A1 (en) Wafer chip scale package connection scheme
JP2012054359A (en) Semiconductor device and manufacturing method of semiconductor device
US10204876B2 (en) Pad defined contact for wafer level package
KR20200068958A (en) Connection structure and method of forming the same
JP3945380B2 (en) Semiconductor device and manufacturing method thereof
JP4533436B2 (en) Manufacturing method of semiconductor device
JP2004349610A (en) Semiconductor device and its manufacturing method
JP4506767B2 (en) Manufacturing method of semiconductor device
JP2006287094A (en) Semiconductor apparatus and manufacturing method therefor
JP2012253189A (en) Method for manufacturing semiconductor device and semiconductor device
JP2017191840A (en) Semiconductor device and method of manufacturing semiconductor device
JP4264823B2 (en) Manufacturing method of semiconductor device
JP6137454B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP2004140115A (en) Semiconductor device, its manufacturing method, circuit board, and electronic equipment
US10651374B2 (en) Semiconductor device, and method for manufacturing the same
JP3698160B2 (en) Manufacturing method of semiconductor device
JP4686962B2 (en) Manufacturing method of semiconductor device
JP2010182952A (en) Semiconductor device and method of manufacturing the same

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20140805