JP5362846B2 - Rf回路とベースバンド回路との間のデジタルインターフェースおよびこのようなインターフェースを制御するためのプロセス - Google Patents

Rf回路とベースバンド回路との間のデジタルインターフェースおよびこのようなインターフェースを制御するためのプロセス Download PDF

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Description

本発明は、デジタル通信に関し、特に、RF回路と集積されたベースバンド回路の間のデジタルインターフェースにおけるデータレートを制御するためのプロセスに関する。
移動体無線機器において、無線周波数(RF)トランシーバとベースバンド(BB)プロセッサは、多くの場合、別々の集積回路(IC)で実装される。このような場合、送信されるべき信号は、ベースバンドICから、トランシーバICに送信される。逆に、受信される信号は、トランシーバICからベースバンドプロセッサに転送される。トランシーバICは、通常、アナログ信号処理を含み、一方でベースバンドICは、大部分がデジタルとして示される。したがって、典型的には、アナログ−デジタルおよびデジタル−アナログ変換があり、これらは、受信経路および送信経路で、それぞれ行われる。
図1は、単一アンテナ受信経路におけるアナログIQインターフェースを有する従来のブロック区画の従来技術の例を示しており、アンテナ1と、フィルタリング回路2と、RFトランシーバ3と、ベースバンドシステム4と、RFアイソレータと、電力増幅器(PA)電源制御スキームと、PAバイアス制御スキームとを含む。RFアイソレータの使用は、ここでは単なる例として示しており、通常は、アプリケーションに特有のものである。アイソレータは、反射されたRF電力が、PA出力ポートに戻ることを防ぎ、他の信号が、PA出力ポートに入らないようにする。
一般的に言うと、トランシーバ3は、アナログ信号処理回路を含み、一方で、ベースバンドシステム4には、強力なデジタル処理回路が備えられる。典型的には、トランシーバ3によって処理されたアナログ信号は、アナログ−デジタル(A/D)およびデジタル−アナログ(D/A)コンバータの組のそれぞれによって、デジタル形式に、またはデジタル形式から変換される。コンバータは、図1の従来技術の例では、ベースバンドデバイス4内に位置し、アナログ信号のデジタル表現への適切な変換およびその逆を達成する。IQアナログ信号(それぞれ一般にワイヤの差動組に基づく)ならびにクロック、イネーブル信号、および増幅器制御信号を含む制御信号の交換は、2つのパッケージ間で使用されるワイヤの数を、著しく増加させる。2つ以上のアンテナを含むダイバーシティ受信経路の場合、ワイヤの数はさらに増加する。
図1の例において、アンテナダイバーシティの場合では、RF−BBインターフェースは、2つのチップの間で、20もの相互接続される信号を必要とする。この手法は、現在、拡張汎用パケット無線サービス(EGPRS:Enhanced General Packet Radio Service)、広帯域符号分割多重アクセス(W−CDMA:Wideband Code Division Multiple Access)(99年リリース)、高速ダウンリンクパケットアクセス(HSDPA:High Speed Downlink Packet Access)および高速アップリンクパケットアクセス(HSUPA:High Speed Uplink Packet Accessアプリケーション)について、様々な半導体ベンダにより、大量生産されている。
データレートを最大100Mbpsの量まで増加させる、最新の3GPPロングタームエボリューション(LTE:Long Term Evolution)機能の到来とともに、移動体デジタル通信の開発の最新および将来の必要性を考慮した場合、アナログインターフェースのワイヤの数は、さらに増やされる。このようなデータレートの値を達成するために、第2の無線レシーバを含むアンテナダイバーシティアーキテクチャが用いられ、RFトランシーバ3とベースバンド回路4との間で、相互接続されるワイヤおよびピンの数をさらに増加させる。
A/DおよびD/Aコンバータの正確な位置は、無線移動体通信システムの設計者にとって、重要な選択でありジレンマである。確かに、A/DおよびD/Aコンバータが、RFトランシーバ3内にある場合、個別の時間領域(デジタル)データが、インターフェースを介してベースバンドとトランシーバの間で転送され、逆に、コンバータがベースバンドデバイス4内に組み込まれる場合、インターフェースは、連続する時間領域(アナログ)信号を備えるであろう。
より一般的には、RF回路3とベースバンド回路4の間のI/Qアナログインターフェースは、以下の批判に直面している。
−多数の相互接続ピンが、パッケージングコストを増加させる。
−多数の相互接続信号が、プリント配線板(PCB)の設計および最終コストを、特にいくつかのワイヤでグランド遮蔽が必要な場合に、複雑化する。
−異なるベンダによって製造された異なる回路が連携する可能性を、減少させる。
−集積回路に割り当てられるアナログブロックの大きな領域のために、ベースバンドデジタル回路4の連続的なリリースの設計および再設計における努力を、より多く必要とする。確かに、純粋なデジタル集積回路の2つの連続的なリリースを設計する方が、デジタルおよびアナログブロックが混載された回路を設計するよりも少ない時間を要すると認められている。
アナログセルをRF回路に移動することは、デジタル設計をより迅速に新しいCMOSプロセスノードに移行させることによって、市場への時間を早める見込みがあることが認められており、一方で、アナログセルは、最も適切なCMOSデジタルプロセスへのデジタルブロックほどには縮小しないかもしれない。よって、RF設計に用いられるプロセスにおいて、より低コストで実装される。
上記の理由から、最新のトレンドは、A/DおよびD/Aコンバータをトランシーバ3内に組み込んで、アナログ回路のほとんどを、ベースバンド回路4内に抑制することによって、この回路の連続的なリリースの継続的開発を促進することにある。
さらに、残りのアナログ構成要素のほとんどを、RFトランシーバ内に組み込むことは、トランシーバ3とベースバンドデバイス4の両方の間で、完全にデジタルのインターフェースをもたらすため、標準化されたデジタルインターフェースを開発する機会が与えられ、異なる製造業者によって設計および製造された構成要素の間で、容易な通信を可能にする。
図2は、アンテナ11と、フィルタ12と、純粋にデジタルのインターフェース15を通してベースバンド14と通信するRFトランシーバ13と、を備えるダイバーシティ受信経路の実装例である。A/DおよびD/Aコンバータは、このとき、RFトランシーバ13内に位置することが分かる。
デジタルインターフェース15のレベルで実行される直列化/非直列化プロセスのために、このようなアーキテクチャは、2つのシステム間のワイヤの数を減少させるという、大きな利点を有し、また、製造業者からの強い関心を正当化する。
ワイヤの数のこのような減少は、明らかに、構成要素の設計を容易にし、製造コストを減少させる。
一般的に言うと、移動体無線電気通信製品の製造業者は、RFトランシーバとBBデバイスの間のデジタルインターフェースを標準化するための議論および集合的な作業を開始している。用語“デジタル”と“RF”が、互いに“DigRFSM”という名称に組み合わされ、このインターフェースは既に、表1に列記される、その第3の発展段階にある。
より最近のバージョンのDigRFSM v4は、MIPI(Mobile Industry Processor Interface)コンソーシアムのM−PHYワークグループからの、統一された物理レイヤを使用する。DigRFSMは、わずか6つの物理ワイヤに基づく改善されたデジタルインターフェースをもたらし、RFおよびBB ICのインターフェイシングを行い、高レベルのプログラミングの抽象化を可能にして、ベンダ間での相互運用性を改善する。
データと制御が異なるワイヤを通して伝達されたアナログインターフェースとは反対に、新しいDigRFデジタルインターフェースは、データおよび制御メッセージを搬送する。これらメッセージは、一意の直列化された一対の差動レーンを通して送信される。TXでは、一対の差動レーンのみを用いて、制御およびデータメッセージの両方を搬送する。同様に、次いでデータメッセージも、直列化されたデジタルシンボルである。
DigRFSMにおいて、現在、データを直列レーンにラッチするために検討されている、次の4つのインターフェース速度クロック周波数がある。
−2912Mbit/s転送レートをもたらし、High Speed 2(HS2)と呼ばれる、2912MHz
−High Speed 1(HS1)と呼ばれる、2496MHz
−Low Speed 2(LS2)と呼ばれる、1456MHz
−Low Speed 1(LS1)と呼ばれる、1248MHz
DigRFSMが、RFおよびBBデバイスの間のインターフェースの著しい改善を提供する一方で、なお考慮すべき重要な問題がある。
実際に、RFおよびBBシステムの両方の間でのデジタルインターフェースの使用は、特にその最も高感度な部分である低雑音増幅器(LNA:Low Noise Amplifier)において、アナログIC内のデジタル雑音の導入を必然的に伴い、よって、レシーバの感度を抑圧し得る付加的雑音を加える。
実際に、一対のDigRFSMラインは、数百MHzにわたる広帯域の白雑音を生成し、これは、長い結合ワイヤの電磁結合を介してLNA入力ピンに結合される雑音であり、長い結合ワイヤは、アンテナに酷似した動作をする放射送信ラインとしてモデル化できる。
LNAは、熱雑音上に、一般に雑音指数(NF:Noise Figure)と呼ばれるレシーバチェーン付加雑音を設定する。その非常に低い雑音のため、RFレシーバ固有の雑音フロアを劣化させるには、ごくわずかな付加雑音しか要さない。例えば、そのLNA入力ピン(すなわち、摂氏25度で−171dBm/Hzの、同等の雑音フロア)を基準とする、3dBの固有NFを有するRF ICを想定すると、固有のNFを0.5dBだけ劣化させる、許容可能な雑音の最大付加量は、−180.1dBm/Hzほども低く、それは、−180.1+171=−170.5dBm/Hz(3.5dB NFと同等)のためである。RFレシーバの固有NFが低いほど、所与の感度抑圧に対する最大許容雑音は低くなる。
この関係は、図3に要約されており、この図は、無線レシーバ感度抑圧に対する、所与の付加的白雑音源の電力スペクトル密度(dBm/HzでのPSD:power spectral density)を示しており、4つの異なる固有NFについて、NF=8dBは四角形、NF=6dBは菱形、NF=4dBは三角形、NF=2dBは円形で示している。
固有NF=2dBを有するGPSアプリケーションの場合、0.3dBの感度抑圧は、−184dBm/HzのLNA入力において、最大の付加的白雑音源PSDをもたらすことが分かる。
図4は、LNAに対する最大許容雑音を、異なる帯域に応じて要約した表である。
明らかに、LNA最も高感度のLNAは、信号が非常に低いため、GPSレシーバにある。
下の所見は、アナログ回路の最も高感度の部分、特にGPS受信経路の場合におけるデジタルインターフェースに起因する付加的雑音の導入が、どれほど重要となり得るかを示している。
このような付加的雑音の影響を制限するための、いくつかの解決策が既に知られている。
最初の解決策は、差動ワイヤを規則的に用いることによって、LNAを綿密に設計し、このような差動アーキテクチャのコモンモード除去の利益を得ることにある。
さらに、洗練されたパッケージ(例えば、いわゆるフリップチップパッケージ)を使用して、RFトランシーバの集積回路を実現することは、LNAの入力ワイヤとデジタルインターフェースの間の結合を減少させることができる。この結合は、一般的に、周波数と共に増加する。
これらの技術は全て、明らかにトランシーバICの設計および製造コストを増加させる傾向がある。
場合によっては、これらの技術は、状況次第でレシーバの感度抑圧の回避を可能にしない。
特に、DigRFSM v4インターフェースの1248MHzクロックレートは、GPSレシーバを感度抑圧し、1700MHzより上の帯域でLNAを動作させるためのマージンをほとんど与えないことが示されている。
問題は、高レートのデジタルインターフェースが高感度のアナログ回路およびこれに含まれるLNAに導入され、これが、低雑音増幅器を悪化させる著しい量のデジタル雑音を生成することに起因する。
これが、本発明により解決される問題である。
本発明の目的は、RF回路とBB回路の間の、強化されたデジタルインターフェースを提供することであり、これは、LNAなどの高感度のアナログ構成要素に、より良い電磁耐性(EMI:Electro Magnetic Immunity)を提供する。
さらなる目的は、アナログRF回路とBBシステムの間のデジタルインターフェースを制御するプロセスを提供することであり、これは、その中に配置されたLNAのより良い性能を可能にする。
本発明のさらなる目的は、デジタルインターフェースを制御するための、強化されたプロセスを提供することであり、これは、多重帯域通信の場合に、EMI要件に対して優れた性能を示す。
これらおよび他の目的は、無線周波数(RF)回路と、BB回路などのデジタル回路との間でデータおよび制御メッセージを交換するデジタルインターフェースにて、データレートの切り替えを制御するためのプロセスであって、
−デフォルトで、前記RF回路で考慮される周波数帯域よりも低い第1のローブ(lobe)を示す密度を有する低速(LS:low speed)レートにデータレートを設定し、前記デジタルインターフェースによって生成された雑音によるLNAの感度抑圧を防止するステップと、
−データおよび制御メッセージを、先入れ先出し(FIFO:First In First Out)に記憶させ、前記FIFOのレベルを監視するステップと、
−前記FIFOのレベルが、所定の閾値に達するたびに、前記FIFOを消去するために、前記インターフェースを制御して第2の高速(HS:レート)に切り替えさせるステップと、を含むプロセスによって達成される。
1つの実施形態において、プロセスは、前記インターフェースの雑音のスペクトルの第2およびその後のローブに対応する帯域の雑音の障害を最小化するために、前記デジタルインターフェースのHS周波数に適用されるスリューレート制御を含む。
1つの特定の実施形態において、第1のLS周波数は832MHzに設定され、これは、第1の帯域(GSM)および非常に高感度なGPS帯域に、プラスの効果を示し、一方で、第2のHS周波数は、スリューレート制御の適用により、2496MHzに設定される。
832MHzに設定されたLS周波数により、このように、FDD WCDMA、TDD WCDMA、TDS CDMA、LTEおよび無線LAN帯域レシーバの感度抑圧を除外する可能性が与えられる。
1つの特定の実施形態において、2つの特徴的な帯域が、同時に受信され、前記LSおよびHS速度の間の周波数のホッピングが、2つの帯域で受信される信号の強度に応じて制御される。
1つの実施形態において、プロセスは、第3の(MS)中間速度を含み、前記第1(LS)、前記第2(HS)および前記第3の中間速度(MS)の間の周波数ホッピングを可能にする。
プロセスは、RFブロックを含むBB回路と、ディスプレイまたはカメラのデジタル回路との間で、デジタルインターフェースを実行するように有利に構成することができる。
本発明は、また、RF回路とデジタル回路との間でデータおよび制御メッセージを交換するデジタルインターフェースにおいて、データレートの切り替えを制御するための回路であって、
−前記インターフェースで交換されるデータおよび制御メッセージを直列化および非直列化するためのシリアライザ/デシリアライザと、
−受信された前記直列化および非直列化されたデータならびに制御メッセージのためのFIFOバッファと、
−デフォルトで、前記RF回路で考慮される周波数帯域よりも低い第1のローブ(lobe)を示す密度を有する、LSレートにデータレートを設定し、前記デジタルインターフェースによって生成された雑音によるLNAの感度抑圧を防止するための手段(被害者RF帯域を、雑音のヌルの近くなるように、一方でクロック雑音の害を被るヌル自体にはしないように、LS周波数を設定する手段)と、
−データおよび制御メッセージを前記FIFOに記憶させ、前記FIFOのレベルを監視するための手段と、
−前記FIFOのレベルが所定の閾値に達するたびにアクティブ化し、前記FIFOをフラッシュするために、前記インターフェースを制御して第2の高速(HS:high speed)レートに切り替えさせるための手段と、を備える回路を達成する。
1つの実施形態において、回路は、第2のHSLSレートに、スリューレート制御を適用し、前記第2およびその後のローブに対応する周波数の帯域において、前記デジタルアダプタによって生成された雑音の障害を減らす。
本発明の1つまたは複数の実施形態の他の特徴が、以下の詳細な説明を参照することにより、添付の図面と関連して読んだ場合に、最良に理解されるであろう。
図1は、RF回路とベースバンドデバイスの間のアナログインターフェースを有する単一のアンテナ受信経路の典型的なアーキテクチャを示している。 図2は、ダイバーシティ多重アンテナの既知の受信経路における、RF回路とベースバンド回路の間のデジタルインターフェースを示している。 図3は、無線レシーバ感度抑圧に対する、所与の追加的白雑音源の電力スペクトル密度(dBm/HzでのPSD)を、4つの異なる固有NFについて示している。 図4は、異なる帯域で動作するLNAに対する最大許容雑音を、要約した表を示している。 図5は、1248Mbps速度で動作するDigRF v4で用いられる、8b10bコーディングスキームの差動モードスペクトル(上の軌跡)と、コモンモードスペクトル(下の軌跡)とを示している。各被害者の動作周波数帯域は、図5の上部に短い水平セグメントで示されており、楕円によってハイライトされている。 図6は、1248Mbpsデジタルインターフェースの場合の、プロトコルペイロード長(ビット)にしたがう、インターフェースデューティサイクル(DigRF)を示している。 図7は、2496Mbps速度で動作するDigRF v4で用いられている、8b10bコーディングスキームのスペクトルを示している。 図8は、2496Mbpsデジタルインターフェースの場合の、プロトコルペイロード長(ビット)にしたがうインターフェースデューティサイクル(DigRF)を示している。 図9は、デューティサイクル制御を有する832MHzデジタルインターフェースのスペクトルを示しており、第1の実施形態に係るコモンモード(CM)および差動モード(DM)を示している。 図10は、第1の実施形態のバスデューティサイクル(%)に対する電気通信規格を示している。 図11は、感度抑圧マージンについて提案された解決策の改善を示す表である。 図12は、LNA感度抑圧を減少させる周波数ホッピング機構を示す図を示している。 図13は、1248MHz EMIについてのCM除去に対する振幅、時間遅延不一致を示しており、左上がUMTS700MHz、右上がUMTS900MHz、左下がGPS、右下がUMTS2100MHzのアプリケーションである。 図14は、832MHz(LS)および1248MHz(HS)クロックレートホッピングに基づき、GPS感度抑圧の問題を解決する解決策の使用を示している。 図15は、GPS感度抑圧の問題を解決するための、832MHz〜2496MHzクロックレートホッピングの使用を示している。 図16は、デジタルインターフェースの速度を制御するためのプロセスの概略フローチャートを示している。
RFデバイスとBBデバイスの間の、改善されたデジタルインターフェースの1つの実施形態を、これより説明する。このインターフェースは、EMI使用を改善し、LNAに、デジタルインターフェースによって生成される雑音に対するより良い耐性を提供する。
DigRFSM v4の例を考察するが、当業者は、本発明の教示を、DigRFの将来のバージョン、または、高感度なアナログ回路に害を及ぼす可能性がある任意の他のデジタルインターフェースに対して、容易に適合させるであろう。
当業者によって知られるように、DigRFSM v4規格は、8b10bコーディングとして指定された、80年代初期にIBM社によって設計された特殊ビットコーディングスキームを利用する。このスキームは、DMスペクトルがDC(0Hz)でのエネルギーを示さず、1248MHzクロック周波数について図5(上の曲線)で示される、雑音PSDを表すことを保証する。図5は、DigRF送信ラインのPおよびNラインの間での、1%振幅および2%単位間隔(UI:Unit Interval)の時間不一致を考慮に入れていることに注意すべきである。コモンモード(CM)スペクトルが、図5の下部に示されている。
DigRFバスがクロックされる周波数でヌルが示されていることが分かる。この周波数は、考察される例では1248MHzである。図5に示される黒い水平の破線は、図4に示される表に要約されるように(−181および−183dBm/Hz)、最大許容雑音を表している。黒の実線は、それぞれのLNA帯域の感度抑圧を満たす最大許容雑音を示している。
図5において、LNAの帯域は、小さな四角形の箱を用いて、グラフの上部に示されており、GPS帯域は、縦の黒い矩形を用いて示されている。
黒い実線の下のCM雑音PSD(青い曲線)の量は、セルラーおよびGPSアプリケーションそれぞれでの、0.5および0.3dBのRFレシーバ感度抑圧を回避するマージンを図示している。CM雑音PSDは、適切な動作を可能にするために、この実線の下でなければならない。
図6は、1248Mbpsデジタルインターフェースの場合の、プロトコルペイロード長(ビット)にしたがう、インターフェースデューティサイクル(DigRF)を示している。
DigRFSM v4において、インターフェースクロックレートが高いほど、データおよび制御メッセージ転送の両方向けの帯域幅が高くなる。1248Mbit/sのレートでは、非常に要求が厳しいLTE20MHz(図6ではLTE30.72MHzと呼ぶ)を含む全ての規格に対応するために、バスビットレートは十分に大きい。ペイロードが増加するにつれて、より少ないプロトコルオーバーヘッドが適用されるため、デューティサイクルは減少する。1248MHzでは、必要とされるデューティサイクルが100%を超えるため、ダイバーシティ無線レシーバの解決策はLTE20MHzアプリケーションではサポートできないことが分かる。この例では、DigRFレーンの追加の対が必要とされるであろう。
1248MHzクロックレートはGPS LNAを感度抑圧し、さらに、1700MHzよりも上で動作する全てのセルラー帯域において、ほとんどマージンを与えないことが分かる。
DigRFアプリケーションでは、バス帯域幅とLNA感度抑圧の間で、難しいトレードオフを行わなければならない。ビットレートが高いほど、バス帯域幅が良くなり、よって、電力消費および所与の規格に対応するために必要となるレーンの数が少なくなるが、これは、より高い放射雑音という代償で得られるものであり、したがって、無線レシーバ感度抑圧がより高くなる。
このトレードオフは、1%振幅および2%UI時間不一致のそれぞれについて、図7および図8で示されるように、DigRF v4のより高い2496MHzクロックレートで、さらに示される。
GPSレシーバを考慮する限り、LNA感度抑圧は避けられないことが分かる。
LNA感度抑圧を防ぐために、RF回路とベースバンド回路の間のデジタルインターフェースを、少なくとも2つの異なる速度でクロックすることが提案される。
第1のデータレートはLSとして選択され、その値は、デジタルインターフェースを動作させるのに必要とされるデューティサイクルよりも下に設定され得るが、これは、EMI要件に関して最適な性能を提供する。
デジタルインターフェースのレベルで交換されるデータまたは制御メッセージの損失を、後者がLSで動作される場合に防ぐために、FIFOバッファ機構が配置される。
第1の速度に加えて、第2のHSがさらに提供され、第1のデータレートを補完して、制限された間隔で、デジタルインターフェース全体にわたってより高いデータの転送を可能にし、第1のデータレートにより提供される制限された転送を、必要に応じて補完する。
制御ユニットは、第1の低速のデータレートと、第2の高速のデータレートの間での切り替えの制御を提供することにより、まず、LNAの感度抑圧を防止し、次に、インターフェース全体にわたって、どのような損失を被ることもなく、データおよび制御メッセージの転送を達成する。
図16は、特に、1つの実施形態に係るデジタルインターフェースの速度レートを制御するためのプロセスを示している。
ステップ100において、プロセスは、デフォルトで、データレートを低速(LS)に設定する。これは、前記RF回路において考慮される周波数帯域よりも低い第1のローブ(lobe)を示すために選択される。これは、前記デジタルインターフェースによって生成される雑音による、LNAの感度抑圧を回避する。
次いで、ステップ200において、プロセスは、インターフェースのレベルで交換されるデータおよび制御メッセージを、先入れ先出し(First In First Out)バッファに記憶させる。
ステップ300において、プロセスは、FIFOのレベルを監視し、FIFOに記憶されたデータのレベルが、所定の閾値に達したかどうかを決定するためのテストに進み、達した場合、プロセスはステップ400に進む。
ステップ400において、プロセスは、データレートを第2の高速データレート(HS)に切り替える。次いで、ステップ410に進み、このステップで、LSに(できる限りHSにも)スリューレート(slew rate)が適用され、特定のプロファイルを、クロック遷移に供給して、純粋に垂直な立ち上がりおよび立ち下がりエッジを回避する。
次いで、プロセスはステップ200に戻り、さらなるデータの交換を開始する。
ステップ300のテストが、FIFOのレベルが所定の閾値に達していないことを示した場合、プロセスはステップ500に進み、そこでプロセスがステップ200に戻る前に、低速(LS)データレートが維持される。
第1および第2のデータレートの両方が、考慮される周波数の特定の帯域にしたがって特定の要件に一致するように選択可能であるため、本発明は広範囲のアプリケーションに特に適しており、かつ、非常に柔軟である。
提案される解決策の多目的の可能性を示すために、2つの例を引き続き考察する。
第1の実施形態
第1の実施形態では、第1の低いデータレートを、考慮される特定帯域への影響を最小化する周波数に設定することが提案される。
特に、既知のDigRFSMデータレート(1248〜2912MHz)よりも著しく低い、特に1GHzの速度のデフォルトのデータレートを提供することが提案され、デフォルトデータレートは、無線移動体通信の第1の帯域において減少する曲線を有する、第1のローブを示す。
1つの特定の実施形態において、832Mbpsのデータレートが、非常に有利な解決策として現れることが分かっている。
まず、感度抑圧に対するLNAの耐性の、著しい増加がある。確かに、(コモンモード(CM)および差動モード(DM)の両方を示す)8b10bを有する832MHzデジタルインターフェースのスペクトルを示す図9に示されるように、700MHzの近くに、ゼロが配置されており、これにより、この特定帯域での雑音を減少させている。
第2に、図9に示されるように、GPS LNAがデジタルインターフェースCM PSDスペクトルの第2のローブに入るため、832Mbpsの値は非常に有利に見える。このローブにおけるPSDは、インターフェースのスリューレート制御の使用によってさらに減少することができる。
第3に、従来の周波数分割技術によって、特に、マスター2496MHzクロックから、832MHzの値は容易に生成することができる。
第4に、832MHzの値は、終端なし(unterminated)モードで、インターフェースの使用を可能にするために十分に低いビットレートであり、これは、2つの50オーム抵抗器を通して電力がもはや散逸しないので、インターフェースの全体的な電力消費を節約する。終端なしモードでも各差動ラインにおいて流れる電流の量が減少するため、放射EMIの量も減少されるはずである。
図10に関して、異なる電気通信規格向けの832Mbpsの値に対応する、バスデューティサイクルが示される。少なくともLTEに対して、832MHzの周波数は、この規格に含まれるデータおよびメッセージの完全な転送を提供するには十分でないことが分かる。
この問題は、バーストを用いて必要に応じてデータ転送を加速させることを可能にするために、より高い周波数で動作する、第2のより高いデータレートによって解決される。
広範囲にわたる、第1の低いデータレートおよび第2の高いデータレートの間の組み合わせの数はオープンであり、これは、本発明の柔軟性を示すことに注意すべきである。
1つの特定の実施形態において、第2の高いデータレートの使用は、デジタルインターフェースにおいて、クロック遷移に適用されるスリューレート制御と組み合わされ、図9に示されるスペクトルの第2およびさらなるローブを再成形する。
スリューレート制御は、実際に、HSモードよりも、LSまたはMSモードで、より有効であることに注意すべきであり、その理由は、スリューレートが、主要なローブ以外のローブを減衰させるためにのみ、適用できるからである。HSモードでは、セルラー被害者(cellular victims)が商用に配置された動作帯域のほぼ全ての周波数と、主要なローブが重複する。よって、スリューレート制御は、2.5GHzより高い帯域で動作する非常に少ない電気通信規格のみを助けるものである。LSまたはMSモードのいずれかにある間、スリューレート制御は、それぞれが1つまたは複数の被害者の周波数帯域と直接重複する、第2、第3、第4等のローブの電力スペクトル密度を減少させるため、主要な関心事である。
図11に関して、“被害者(victim)”とみなされるLNAにおける感度抑圧マージンの著しい改善を示す表が示されており、これは、DigRF v4規格の1248MHzの標準インターフェースクロックレートに対するスリューレート制御による、提案される832MHzクロックレートに起因する。
各LNA(被害者)の帯域でのEMI減少が、はっきりと見られる。スリューレート制御の使用は、GPS被害者およびUMTS帯域Iに関する限り、非常に顕著な改善を提供し、このときマージンは、デフォルトの1248MHzのDigRF v4インターフェースクロックレートの場合の0dBとは対照的に、それぞれ44dBおよび20dBである。このマージンは大きいため、シングルエンドまたは差動LNAのいずれかの選択ならびにパッケージ技術のピン割り当ておよび選択において、設計者に著しい柔軟性を提供する。
バスデューティサイクルおよび利用可能な帯域幅の観点から、図10は、バスが、1024ビット/ペイロード未満のパケットペイロードについて、LTE20MHzをサポートできないことを示している。理想的には、システムは、最小の1024ビット長のペイロードを必要とする。この目的で、1024ビット長のペイロードの使用に関連した遅延に対応するために、特定のプロトコルを用いてもよい。
LTE RXダイバーシティを支持するために、ダウンリンク方向の差動ラインの追加的な対がさらに設けられるが、このことは、この要件がデフォルトの1248MHz DigRF v4クロックレートの場合でも課されるため、欠点ではない。
これより、前記第1の(低速LS)および第2の(高速)周波数またはレートの間のホッピングの制御を可能にする機構の、1つの特定の実現について述べる。
周波数ホーピングの制御機構は、デジタルインターフェースで交換されるデータおよびメッセージを受信する、先入れ先出し(FIFO)を監視することに基づく。
FIFOバッファが満たされ所定値に達するとすぐに、低コストパッケージおよびシングルエンドのLNA構造を使用していても、平均の感度抑圧が我々の目標感度抑圧量である0.5dBを満たすように、制御手段はデジタルインターフェースをHS速度に切り替えさせて、非常に短い期間でFIFOを消去(flush)する。
異なるアルゴリズムを用いて、このような速度制御機構を実現してもよいこと、および当業者は、考慮される要件およびアプリケーションにしたがって、1つの特定のアルゴリズムを容易に選択するであろうということに、注意すべきである。アルゴリズムは、一般的なものであり、特定の用途に合わせることができる。感度抑圧制御アルゴリズムは、以下の図12の、2つのDigRFインターフェースクロック速度の制限された組、LSおよびHSモードで述べられる。
いくつかの実施形態では、アルゴリズムは、3つ以上のクロック速度、例えば低速(LS)、中速(MS)および高速(HS)の組に、またはさらなる周波数の組み合わせに、拡張可能であることに注意すべきである。
本発明の柔軟性を示すために、以下、832MHzクロック速度(LS)および1248MHz(HS)を用いる、700MHzUMTS被害者の帯域での、LTE20MHz規格の受信に対応するために、より多くの詳細とともに例が説明される。
提案されたLS周波数は、LNA(被害者)レシーバ帯域の近辺にヌルを配置するか、まは、十分に低くヌルを配置するように選択され、これにより、被害者のレシーバ帯域が、少なくとも第2のローブまたはより高次のローブに位置し、これにより、スリューレート制御のおかげで、より低い雑音放射の利益を得る
明らかに、他の周波数の組を考慮してもよい。
図12の上側の図は、パーセントで表されたdigRFインターフェースシリアライザ/デシリアライザFIFOを示している。この図では、LSモードでのDigRFビットレートは十分に高くないこと、および選択された規格または用途について、デューティサイクル要件が100%を超えることが想定されている。
−FIFO“消去”閾値を用いて、図12において“消去閾値”と呼ばれるFIFOの飽和を避けるために、インターフェース速度の変化が必要とされ得ることを、DigRFプロトコルスタックに対して示す。
1つの実施形態において、アルゴリズムの振動を避けるために、“保持時間”と呼ばれる時間長さの時間カウンタをトリガすることに基づくヒステリシス機構を、有利に構成することができる。
−時刻Toでは、FIFOバッファサイズが、“消去閾値”の値およびヘッドルームマージンを超えると、100%に達することを防止するためにカウンタがトリガされる。以下のセクションに、例を挙げる。
−時刻T1では、カウンタの期限切れの後にFIFOバッファ状態がまだ“フラッシュ閾値”の値を超えている場合、プロトコルスタックにメッセージが送られ、インターフェースクロック周波数を“HS”モードに変更する。FIFOバッファが満たされるよりも速く、レート“x”で自身を空にする。xは、インターフェースクロック周波数の比率であり、x=HS周波数(MHz)/LS周波数(MHz)と定義される。
−時刻T2では、FIFOバッファサイズは“閾値フィル”と題された第2の閾値に達し、プロトコルスタックに対して、インターフェースクロック速度がLSモードにホップできることを示す。FIFOバッファは、1:1のレートで、それ自身を満たす。
−時刻T3およびT4で、ヒステリシス制御が示されている。時刻T3で、“消去閾値”制限値が超えられ、時間カウンタがトリガされる。時刻T4において、カウンタが停止する/期限切れとなる。時刻T4でFIFOバッファが“消去閾値”の値よりも下の状態にあるため、DigRF v4バスクロック速度はホップされる必要がない。バッファサイズが減少するT3とT4の間のイベントは、例えばLTE20MHzから、バス上でずっと少ない容量を必要とする規格(例えば、GSM規格での電力測定を行う)へ、無線レシーバが引き継ぎを行い、次いで、測定が完了した後に、LTE規格に戻る例である。“保持時間”期間は、LSおよびHSモードの間で、あまりに頻繁にホッピングすることを防止し、よって、プロトコルスタックによって処理されるべきメッセージの量を減少させる。
時刻T5、T6およびT7にわたって、期間T0、T1およびT2と同様のパターンが生じる。
図12の下側のグラフは、被害者を感度抑圧から保護するスキームの有効性を示している。水平の破線は、所与の感度抑圧量に対して、LNAによって受け入れ可能な、最大許容雑音を示している。実線は、アルゴリズムの雑音PSD対時間を示している。点線は、適合試験の実施またはボイスコールの実行のいずれかに必要とされる期間にわたる、長期間の平均雑音PSD値を示している。
−インターフェースは、時刻<T1、T2<時刻<T6等において、LSモードにある。長期間の平均の関連する放射雑音が所与のFIFOバッファサイズに対する感度抑圧雑音量よりも低いことが保証されるように、LSモードは設計されている。
−インターフェースは、T1<時刻<T2およびT6<時刻<T7では、HSモードにある。瞬間的に、放射雑音が最許容可能雑音を超えるが、例えばボイスコールの期間にわたって、このPSDは平均化され、観測可能な感度抑圧がないことを保証する。
アルゴリズムは、10*log[(T2−T1)/(T6−T1)]に等しい比率でHSモード雑音を減衰させる。この比率は、所与の規格について、最小のFIFOサイズを設定する。感度抑圧雑音量が所与のピン対ピンパッケージ分離および所与のLNAアーキテクチャ向けに満たされることを保証するために、LSおよびHSモードの適切な組み合わせを選択することが重要である。
本出願の教示を組み込むように、デジタルインターフェースクロックを実現するために用いられる従来のステートマシンを容易に構成可能であることに注意すべきであり、これは本発明の大きな利点であり、HS PLLが、ONおよびLOCKED状態に維持され、1つの周波数分周器から他へとトグルすることを可能にし、高速のインターフェースクロック速度変化を可能にする、特殊なストール状態がつくられることに基づく。
アルゴリズム実装の例
このセクションは、最も高いDigRFバススループットが必要とされ、一方で最も高感度の被害者(LNA)、すなわちGPSがアクティブ化される、最悪のシナリオを用いて、アルゴリズムを例示する。スキームを、次のような用途に適用したとする。
−チップセットは、LTE20MHz(100Mbit/sエアインターフェースレート)とGPSを同時に受信しなければならない。
−LTEは、UMTS700MHz帯域で受信される。この帯域は、周波数スペクトルの最も低い部分に位置しているため、システムにとって最悪の被害者であり、これは、DigRFインターフェースの雑音PSDが、標準のクロックレートに対して最大に達する部分である。1248MHzスペクトルについて図5を、2496MHzについて図7を参照されたい。
−我々は、2dBのGPS固有のNF、最大の“顧客”の許容可能な0.3dBの感度抑圧を想定する(図4の表を参照)。
これは、−184dBm/HzのLNA入力での最大許容雑音を設定する。図5を参照されたい。
−我々は、次のものを提供する低コストパッケージングを想定する。
700MHzでの−65dBの分離、
1575MHz(GPS帯域)での−53dB分離...
DigRF v4の1248MHzのデフォルトインターフェースクロック速度を検討し、振幅および時間遅延不一致などの様々な種類の実際の不一致の下で、システムがRF ICアーキテクトに提供する、利用可能なマージンを分析する。問題は、6つの変数を有する多次元である。
−インターフェースクロック速度、
−被害者(LNA)の帯域、
−感度抑圧量、
−固有の無線IC NF、
−差動ライン振幅不一致、
−差動ライン遅延不一致、
その結果は、感度抑圧を満たすために必要とされるCMRである。
問題は、図13に添付される4つのグラフに要約されている。
第1の水平の破線は、最大の許容感度抑圧量を満たすための必要最低限のCMRを表し、一方、菱形のマークは、理想のテスト機器および小さな時間不一致によって収集された実験的データを表す。第2の水平の破線は、6dBの安全マージンに達するために必要なものを示している。IC設計コミュニティからの予備的なフィードバックは、1248Mbit/sでの16ps未満の時間遅延不一致が、実際には実現可能でないということである。20psが現実的な数字であり、これは2.5%のUIを表す。設計者に、十分なヘッドルームを提供するために、3UIの時間遅延不一致量を想定する。これは、GPS帯域における−22dB CMRと同等のものを有するセットアップを提供する。図9の下部では、システムが、GPSについて必要とされる−21dBのCMRを、極端に小さなマージンで通すことが分かる。大量生産のためには、このマージンは十分でない。換言すれば、このグラフから、振幅と時間の両方において、差動ラインの理想的に整合された対が用いられる場合に限り、1248MHzクロックレートは、GPS帯域を感度抑圧しないことが分かる(0%UI時間遅延不一致および<10%振幅不一致)。同様に、CM EMI PSDがUMTS2100MHz LNAを感度抑圧しないことを保証するために、UMTS2100MHz帯域はDigRFドライバステージおよびPCBトラックの非常に慎重な整合および設計を必要とする。UMTS700MHz被害者は、感度抑圧が問題とならない大きなEMI量から、利益を得ることに留意すべきである。
この使用例について、提案されるアルゴリズムのアプリケーション、LSモードとして832MHzクロックレートを選択し、GPS被害者帯域を、放射EMIスペクトルの第2のローブに配置することから利益を得ることにある。
EMIの観点から、図9および図10において、832MHzクロックレートの選択がEMI問題を解決するとともに豊富なマージンを提供し、差動LNAの使用または複雑かつ高価なパッケージング技術のどちらも回避することが分かる。このとき、ほぼ−183dBm/Hzにより、システムは、GPS帯域において40dBのマージン、UMTS帯域Iにおいてほぼ30dBを提供する。
バスデューティサイクルおよび利用可能な帯域幅の観点から、図10は、1024ビット/ペイロード未満のパケットペイロードに関して、バスがLTE20MHzをサポートできないことを示している。理想的には、システムは最小の1024ビット長のペイロードを必要とする。これは、プロトコルスタックの観点から問題である。プロトコルスタックは、今日、512の最大数のビットの最大ペイロードに対応し、適度なFIFOサイズ下でのDigRF v4のプロトコルACK−NACK実施に固有の、時間制約スケジューリングタスクおよび往復時間を満たすように設計されている。512ビット長のペイロードにより、832MHzのクロッキングスキームは、102%のデューティサイクルバス負荷により、LTE20MHzをサポートできない。本特許出願のために提案されたアルゴリズムを適用することは、適度なFIFOサイズが許す限り、832MHzを用いること、そして短期間にわたり1248MHzにホップし、FIFOを消去することにある。
解決策は、図14に示されるように、−136.6dBm/Hzの平均して生成されたCM PSD雑音を有する、十分な5dBのマージンを提供する。これは、図13の点線で目標としたように、ほぼ6dBのマージンを表す。この改善は、システムを実現しやすいものにする。この解決策は、LTEモードでのRXダイバーシティを使用しないアプリケーションには十分である。RXダイバーシティが実施された場合、我々は、1284MHzと832MHzのどちらも、ダイバーシティRXをサポートするのに十分な帯域幅を提供しないことを、図6から知る。RXラインの追加の対が必要とされる。この追加の対により生成される雑音は、アップリンク送信に必要とされる差動ラインの対に加えて、既存の対に加算される。この場合、合計の加算雑音は、5dBまで高くなることがある。832/1248MHzスキームでは、結果としての全体マージンはほんの1dBである。832〜2496MHz周波数ホッピングスキームを用いてこの特定のスキームをサポートするための、代わりの解決策が提案される。
図14は、832MHz(LS)および1248MHz(HS)クロックレートホッピングに基づき、GPS感度抑圧の問題を解決する解決策の使用を示している。
この図では、以下の想定がなされている。
−GPS帯域で必要とされる最大雑音:−131dBm/Hz(−184dBm/Hz+53dBのピン対ピン分離)。
−2つのLTE時間スロット、すなわち1msにわたって、LSモードを保持するのに十分なFIFOサイズ。
−LSモードの時間は、FIFOサイズが、その最大サイズの90%に達するまで保持される。
−832および1248Mbit/sのうち、26Mbit/sが、制御およびACK/NACKメッセージを実施するために、予約されている。
−スリューレート制御が832Mbit/sで用いられ、図9に示されるように、すなわちGPS帯域での−184dBm/Hzにおいて、第2のローブのCM PSDを減少させる。
−図13から、PおよびNラインの間での5%の振幅不一致と、3%のUI時間遅延不一致との、現実的な差動不一致の下で、1248Mbit/s CM PSDは、−133dBm/Hzであるとみなされる。
−−184dBm/Hzの、目標GPS最大雑音。
−512ビット長のペイロード。
FIFOサイズは、LS、低雑音モードがアクティブである期間、および、FIFOが100%に達するのを防ぐために必要なヘッドルームに依存する。FIFOバッファサイズの10%の安全マージンを想定する。これは、ヒステリシスカウンタが期限切れした後、FIFOがその最大サイズの90%となることを意味する。832Mbit/sでは、制御メッセージ用の32Mbit/sのスペア帯域幅、およびACK/NACK機構を通した再送信オーバーヘッドのヘッドルームを想定すると、設計が、2つのLTEスロット、すなわち1msにわたり雑音を低く維持することを欲している場合、FIFOサイズは、少なくとも100kbyteでなければならない。このFIFOサイズにより、システムは、HSモードで0.65ms、LSモードでは1msを費やし、完全に空のFIFOサイクル全体は、1.65ms続く。
別の可能な実施は、次の間の周波数ホッピングである。
LSモード=832Mbit/s
HSモード=2496Mbit/s
インターフェースが2496Mbit/sモードにある、より少ない時間のために、雑音放射の改善は大きくなり、図15に示されるように、GPS帯域における平均雑音PSDが、システム要件からの−144.6dBm/Hz、13dBマージンに減少する。
図15は、GPS感度抑圧の問題を解決するための、832MHz〜2496MHzクロックレートホッピングの使用を示している。
この図では、以下の想定がなされている。
−GPS帯域で必要とされる最大雑音:−131dBm/Hz(−184dBm/Hz+53dBのピン対ピン分離)。
−2つのLTE時間スロット、すなわち1msにわたって、LSモードを保持するのに十分なFIFOサイズ。
−LSモードの時間は、FIFOサイズが、その最大サイズの90%に達するまで保持される。
−832および2496Mbit/sのうち、26Mbit/sが、制御およびACK/NACKメッセージを実施するために、予約されている。
−スリューレート制御が832Mbit/sで用いられ、図10に示されるように、すなわちGPS帯域での−184dBm/Hzにおいて、第2のローブのCM PSDを減少させる。
−図11から、PおよびNラインの間での5%の振幅不一致と、3%のUI時間遅延不一致との、現実的な差動不一致の下で、2496Mbit/s CM PSDは、−138dBm/Hzであるとみなされる。
−−184dBm/Hzの、目標GPS最大雑音。
−512ビット長のペイロード。
第2の実施形態
本発明は、周波数の1つの特定帯域が考察される場合に、デジタルインターフェースの制御によく適合することが上に説明されてきた。
理想的には、高感度のLNA(被害者)での雑音の影響を最小化する、1つの最適周波数に対応するように、LS速度は決定される。
しかし、我々はここで、2つの異なる帯域、例えばGSM帯域および同時にGPS帯域(1575MHz)での同時受信の状況を考察する。
この特定のケースでは、高感度のGPS帯域を妨害しすぎることを避けるために、より高いレートで動作する第2の周波数を決定する必要がある。
第2の実施形態では、2つの異なる組のLNAに対する雑音の影響を最小化するように、ホッピングプロセスは制御される。
異なる方法を検討してもよい。
1つの実施形態において、ホッピングプロセスは、基地局から受信された信号の電力を考慮するように決定される。より実践的には、GPSおよびRF帯域を同時に受信する間、信号が弱く見える場合に、RF通信におけるインパクトを減少するように周波数ホッピングは設定される。対照的に、ユーザが基地局に近づくにつれ、よって信号の強度が改善されるにつれて、周波数ホッピングは、GPSレシーバでの大きすぎる障害を避けるように制御される。
したがって、受信される実際の信号にしたがって文脈基準で制御される、2つの(およびそれ以上の)周波数の間での周波数ホッピング機構が提供される。
本発明は、移動体無線通信との関係で詳細に開示したが、デジタルインターフェースにおいて、データレートを制御するためのプロセスおよび装置が、このような適用に限定されないことが明らかである。
実際に、プロセスは、RFブロックを含む集積回路と、カメラインターフェース、ディスプレイインターフェース等の電子回路との間の他のインターフェースに用いてもよい。

Claims (20)

  1. 無線周波数(RF)受信回路とデジタル回路との間でデータを交換するデジタルインターフェースにて、データレートの切り替えを制御するための方法であって、
    前記RF受信回路は第1の既知の周波数帯域を占有する信号を処理し、
    当該方法は、
    低速レートを使用するときに、前記デジタルインターフェースにより生成されたノイズが、前記RF受信回路で処理される前記信号の前記第1の既知の周波数帯域内の最も低い周波数より低い周波数に位置するピークを有する第1のローブを有する電力スペクトルの密度を有するよう、デフォルトで前記データレートを前記低速レートに設定するステップと、
    前記データをFIFO(first-in-first-output)バッファに記憶させ、前記FIFOバッファの容量がどれほど使用されているかを監視するステップと、
    前記FIFOバッファの容量使用レベルが第1の所定の閾値に達するたびに、前記FIFOバッファの容量使用レベルを減らすために、前記デジタルインターフェースを制御して高速レートに切り替えさせるステップと、を備える方法。
  2. 容量使用レベルが所定の条件を満たすと、前記デジタルインターフェースを制御して前記低速レートに切り替えるステップを備える請求項1に記載の方法。
  3. 前記FIFOバッファの前記容量使用レベルが第2の所定の閾値に達するたびに、前記デジタルインターフェースを制御して前記低速レートに設定する請求項1に記載の方法。
  4. 前記デジタルインターフェースにスリューレート制御を適用するステップをさらに備える請求項1に記載の方法。
  5. 前記低速データレートは832Mbit/sに設定される請求項1に記載の方法。
  6. 前記高速データレートは2496Mbit/sに設定される請求項5に記載の方法。
  7. 前記デジタルインターフェースを制御して、前記低速レートでの動作と前記高速レートでの動作との間で切り替えるステップをさらに備え、
    前記RF受信回路は、少なくとも前記第1の既知の周波数帯域を占有する信号と、さらなる周波数帯域を占有する信号と、を同時に受信し、
    前記低速および高速データレートの間の切り替えは、さらに、前記周波数帯域のうちの1つの信号の強度の監視に応答して制御される請求項1に記載の方法。
  8. 前記デジタルインターフェースを制御して、前記低速レートでの動作、前記高速レートでの動作、および、中速レートでの動作の間で切り替えるステップをさらに備え、
    前記中速レートでの前記デジタルインターフェースの動作により、前記デジタルインターフェースにより生成されたノイズが、前記RF受信回路で処理される前記信号の第2の既知の周波数帯域内の最も低い周波数より低い第1のローブを有する電力スペクトルの密度を有する請求項1に記載の方法。
  9. 前記第1の既知の周波数帯域を占有する前記信号の強度を監視するステップをさらに備え、
    前記低速レートでの前記デジタルインターフェースの動作、前記高速レートでの前記デジタルインターフェースの動作、および、前記中速レートでの前記デジタルインターフェースの動作の間を切り替えるステップは、少なくとも部分的に、前記監視された前記第1の既知の周波数帯域を占有する信号の強度が、信号強度閾値と所定の関係を満たすか否か、に基づく請求項8に記載の方法。
  10. 前記低速レートで動作する前記デジタルインターフェースにより生成されたノイズの電力スペクトルの密度は、前記RF受信回路で処理される前記信号のさらなる既知の周波数帯域内の最も低い周波数より低い周波数に位置するピークを有する第2のローブを備える請求項1に記載の方法。
  11. 前記RF受信回路と、ディスプレイまたはカメラデジタル回路と、の間で前記デジタルインターフェースを使用するステップをさらに備える請求項1に記載の方法。
  12. 無線周波数(RF)受信回路とデジタル回路との間でデータを交換するデジタルインターフェースにて、データレートの切り替えを制御するための制御回路であって、
    前記RF受信回路は第1の既知の周波数帯域を占有する信号を処理し、
    当該制御回路は、
    データを受信するためのFIFOバッファと、
    前記デジタルインターフェースにより生成されたノイズが、前記RF受信回路で処理される前記信号の前記第1の既知の周波数帯域内の最も低い周波数より低い周波数に位置するピークを有する第1のローブを有する電力スペクトルの密度を有するよう、デフォルトで前記データレートを前記低速レートに設定する回路と、
    前記データを前記FIFOバッファに記憶させ、前記FIFOバッファの容量がどれほど使用されているかを監視する回路と、
    前記FIFOバッファの容量使用レベルが所定の閾値に達するたびに、前記FIFOバッファの容量使用レベルを減らすために、前記デジタルインターフェースを制御して高速レートに切り替えさせる回路と、を備える回路。
  13. 容量使用レベルが所定の条件を満たすと、前記デジタルインターフェースを制御して、前記低速レートに切り替える回路を備える請求項12に記載の制御回路。
  14. 前記FIFOバッファの前記容量使用レベルが第2の所定の閾値に達するたびに、前記デジタルインターフェースを制御して前記低速レートに設定する回路を備える請求項12に記載の制御回路。
  15. 前記デジタルインターフェースにスリューレート制御を適用する回路をさらに備える請求項12に記載の制御回路。
  16. 前記RF受信回路は、同時に受信される、少なくとも前記第1の既知の周波数帯域を占有する信号と、さらなる周波数帯域を占有する信号と、を処理し、
    当該制御回路は、
    前記周波数帯域のうちの1つの信号の強度を監視する回路と、
    前記監視された強度に応じて、前記低速レートでの動作および前記高速レートでの動作の間で前記デジタルインターフェースを切り替える回路と、をさらに備える請求項12に記載の制御回路。
  17. 前記低速レートでの動作、前記高速レートでの動作、および、中速レートでの動作の間で、前記デジタルインターフェースを切り替える回路をさらに備え、
    前記中速レートでの前記デジタルインターフェースの動作により、前記デジタルインターフェースにより生成されたノイズが、前記RF受信回路で処理される信号の第2の既知の周波数帯域内の最も低い周波数より低い第1のローブを有する電力スペクトルの密度を有する請求項12に記載の制御回路。
  18. 前記第1の既知の周波数帯域を占有する前記信号の強度を監視する信号強度監視回路をさらに備え、
    前記低速レートでの前記デジタルインターフェースの動作、前記高速レートでの前記デジタルインターフェースの動作、および、前記中速レートでの前記デジタルインターフェースの動作の間を切り替えるステップは、少なくとも部分的に、前記監視された前記第1の既知の周波数帯域を占有する信号の強度が、信号強度閾値と所定の関係を満たすか否か、に基づく請求項17に記載の制御回路。
  19. 前記低速レートで動作する前記デジタルインターフェースにより生成されたノイズの電力スペクトルの密度は、前記RF受信回路で処理される信号のさらなる既知の周波数帯域内の最も低い周波数より低い周波数に位置するピークを有する第2のローブを備える請求項12に記載の制御回路。
  20. 移動体通信電話の一部として組み込まれる請求項12に記載の制御回路。
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