JP5362846B2 - Ｒｆ回路とベースバンド回路との間のデジタルインターフェースおよびこのようなインターフェースを制御するためのプロセス - Google Patents

Description

本発明は、デジタル通信に関し、特に、ＲＦ回路と集積されたベースバンド回路の間のデジタルインターフェースにおけるデータレートを制御するためのプロセスに関する。

移動体無線機器において、無線周波数（ＲＦ）トランシーバとベースバンド（ＢＢ）プロセッサは、多くの場合、別々の集積回路（ＩＣ）で実装される。このような場合、送信されるべき信号は、ベースバンドＩＣから、トランシーバＩＣに送信される。逆に、受信される信号は、トランシーバＩＣからベースバンドプロセッサに転送される。トランシーバＩＣは、通常、アナログ信号処理を含み、一方でベースバンドＩＣは、大部分がデジタルとして示される。したがって、典型的には、アナログ−デジタルおよびデジタル−アナログ変換があり、これらは、受信経路および送信経路で、それぞれ行われる。

図１は、単一アンテナ受信経路におけるアナログＩＱインターフェースを有する従来のブロック区画の従来技術の例を示しており、アンテナ１と、フィルタリング回路２と、ＲＦトランシーバ３と、ベースバンドシステム４と、ＲＦアイソレータと、電力増幅器（ＰＡ）電源制御スキームと、ＰＡバイアス制御スキームとを含む。ＲＦアイソレータの使用は、ここでは単なる例として示しており、通常は、アプリケーションに特有のものである。アイソレータは、反射されたＲＦ電力が、ＰＡ出力ポートに戻ることを防ぎ、他の信号が、ＰＡ出力ポートに入らないようにする。

一般的に言うと、トランシーバ３は、アナログ信号処理回路を含み、一方で、ベースバンドシステム４には、強力なデジタル処理回路が備えられる。典型的には、トランシーバ３によって処理されたアナログ信号は、アナログ−デジタル（Ａ／Ｄ）およびデジタル−アナログ（Ｄ／Ａ）コンバータの組のそれぞれによって、デジタル形式に、またはデジタル形式から変換される。コンバータは、図１の従来技術の例では、ベースバンドデバイス４内に位置し、アナログ信号のデジタル表現への適切な変換およびその逆を達成する。ＩＱアナログ信号（それぞれ一般にワイヤの差動組に基づく）ならびにクロック、イネーブル信号、および増幅器制御信号を含む制御信号の交換は、２つのパッケージ間で使用されるワイヤの数を、著しく増加させる。２つ以上のアンテナを含むダイバーシティ受信経路の場合、ワイヤの数はさらに増加する。

図１の例において、アンテナダイバーシティの場合では、ＲＦ−ＢＢインターフェースは、２つのチップの間で、２０もの相互接続される信号を必要とする。この手法は、現在、拡張汎用パケット無線サービス（ＥＧＰＲＳ：Enhanced General Packet Radio Service）、広帯域符号分割多重アクセス（Ｗ−ＣＤＭＡ：Wideband Code Division Multiple Access）（９９年リリース）、高速ダウンリンクパケットアクセス（ＨＳＤＰＡ：High Speed Downlink Packet Access）および高速アップリンクパケットアクセス（ＨＳＵＰＡ：High Speed Uplink Packet Accessアプリケーション）について、様々な半導体ベンダにより、大量生産されている。

データレートを最大１００Ｍｂｐｓの量まで増加させる、最新の３ＧＰＰロングタームエボリューション（ＬＴＥ：Long Term Evolution）機能の到来とともに、移動体デジタル通信の開発の最新および将来の必要性を考慮した場合、アナログインターフェースのワイヤの数は、さらに増やされる。このようなデータレートの値を達成するために、第２の無線レシーバを含むアンテナダイバーシティアーキテクチャが用いられ、ＲＦトランシーバ３とベースバンド回路４との間で、相互接続されるワイヤおよびピンの数をさらに増加させる。

Ａ／ＤおよびＤ／Ａコンバータの正確な位置は、無線移動体通信システムの設計者にとって、重要な選択でありジレンマである。確かに、Ａ／ＤおよびＤ／Ａコンバータが、ＲＦトランシーバ３内にある場合、個別の時間領域（デジタル）データが、インターフェースを介してベースバンドとトランシーバの間で転送され、逆に、コンバータがベースバンドデバイス４内に組み込まれる場合、インターフェースは、連続する時間領域（アナログ）信号を備えるであろう。

より一般的には、ＲＦ回路３とベースバンド回路４の間のＩ／Ｑアナログインターフェースは、以下の批判に直面している。

−多数の相互接続ピンが、パッケージングコストを増加させる。

−多数の相互接続信号が、プリント配線板（ＰＣＢ）の設計および最終コストを、特にいくつかのワイヤでグランド遮蔽が必要な場合に、複雑化する。

−異なるベンダによって製造された異なる回路が連携する可能性を、減少させる。

−集積回路に割り当てられるアナログブロックの大きな領域のために、ベースバンドデジタル回路４の連続的なリリースの設計および再設計における努力を、より多く必要とする。確かに、純粋なデジタル集積回路の２つの連続的なリリースを設計する方が、デジタルおよびアナログブロックが混載された回路を設計するよりも少ない時間を要すると認められている。

アナログセルをＲＦ回路に移動することは、デジタル設計をより迅速に新しいＣＭＯＳプロセスノードに移行させることによって、市場への時間を早める見込みがあることが認められており、一方で、アナログセルは、最も適切なＣＭＯＳデジタルプロセスへのデジタルブロックほどには縮小しないかもしれない。よって、ＲＦ設計に用いられるプロセスにおいて、より低コストで実装される。

上記の理由から、最新のトレンドは、Ａ／ＤおよびＤ／Ａコンバータをトランシーバ３内に組み込んで、アナログ回路のほとんどを、ベースバンド回路４内に抑制することによって、この回路の連続的なリリースの継続的開発を促進することにある。

さらに、残りのアナログ構成要素のほとんどを、ＲＦトランシーバ内に組み込むことは、トランシーバ３とベースバンドデバイス４の両方の間で、完全にデジタルのインターフェースをもたらすため、標準化されたデジタルインターフェースを開発する機会が与えられ、異なる製造業者によって設計および製造された構成要素の間で、容易な通信を可能にする。

図２は、アンテナ１１と、フィルタ１２と、純粋にデジタルのインターフェース１５を通してベースバンド１４と通信するＲＦトランシーバ１３と、を備えるダイバーシティ受信経路の実装例である。Ａ／ＤおよびＤ／Ａコンバータは、このとき、ＲＦトランシーバ１３内に位置することが分かる。

デジタルインターフェース１５のレベルで実行される直列化／非直列化プロセスのために、このようなアーキテクチャは、２つのシステム間のワイヤの数を減少させるという、大きな利点を有し、また、製造業者からの強い関心を正当化する。

ワイヤの数のこのような減少は、明らかに、構成要素の設計を容易にし、製造コストを減少させる。

一般的に言うと、移動体無線電気通信製品の製造業者は、ＲＦトランシーバとＢＢデバイスの間のデジタルインターフェースを標準化するための議論および集合的な作業を開始している。用語“デジタル”と“ＲＦ”が、互いに“ＤｉｇＲＦ^ＳＭ”という名称に組み合わされ、このインターフェースは既に、表１に列記される、その第３の発展段階にある。

より最近のバージョンのＤｉｇＲＦ^ＳＭ ｖ４は、ＭＩＰＩ（Mobile Industry Processor Interface）コンソーシアムのＭ−ＰＨＹワークグループからの、統一された物理レイヤを使用する。ＤｉｇＲＦ^ＳＭは、わずか６つの物理ワイヤに基づく改善されたデジタルインターフェースをもたらし、ＲＦおよびＢＢ ＩＣのインターフェイシングを行い、高レベルのプログラミングの抽象化を可能にして、ベンダ間での相互運用性を改善する。

データと制御が異なるワイヤを通して伝達されたアナログインターフェースとは反対に、新しいＤｉｇＲＦデジタルインターフェースは、データおよび制御メッセージを搬送する。これらメッセージは、一意の直列化された一対の差動レーンを通して送信される。ＴＸでは、一対の差動レーンのみを用いて、制御およびデータメッセージの両方を搬送する。同様に、次いでデータメッセージも、直列化されたデジタルシンボルである。

ＤｉｇＲＦ^ＳＭにおいて、現在、データを直列レーンにラッチするために検討されている、次の４つのインターフェース速度クロック周波数がある。

−２９１２Ｍｂｉｔ／ｓ転送レートをもたらし、Ｈｉｇｈ Ｓｐｅｅｄ ２（ＨＳ２）と呼ばれる、２９１２ＭＨｚ
−Ｈｉｇｈ Ｓｐｅｅｄ １（ＨＳ１）と呼ばれる、２４９６ＭＨｚ
−Ｌｏｗ Ｓｐｅｅｄ ２（ＬＳ２）と呼ばれる、１４５６ＭＨｚ
−Ｌｏｗ Ｓｐｅｅｄ １（ＬＳ１）と呼ばれる、１２４８ＭＨｚ

ＤｉｇＲＦ^ＳＭが、ＲＦおよびＢＢデバイスの間のインターフェースの著しい改善を提供する一方で、なお考慮すべき重要な問題がある。

実際に、ＲＦおよびＢＢシステムの両方の間でのデジタルインターフェースの使用は、特にその最も高感度な部分である低雑音増幅器（ＬＮＡ：Low Noise Amplifier）において、アナログＩＣ内のデジタル雑音の導入を必然的に伴い、よって、レシーバの感度を抑圧し得る付加的雑音を加える。

実際に、一対のＤｉｇＲＦ^ＳＭラインは、数百ＭＨｚにわたる広帯域の白雑音を生成し、これは、長い結合ワイヤの電磁結合を介してＬＮＡ入力ピンに結合される雑音であり、長い結合ワイヤは、アンテナに酷似した動作をする放射送信ラインとしてモデル化できる。

ＬＮＡは、熱雑音上に、一般に雑音指数（ＮＦ：Noise Figure）と呼ばれるレシーバチェーン付加雑音を設定する。その非常に低い雑音のため、ＲＦレシーバ固有の雑音フロアを劣化させるには、ごくわずかな付加雑音しか要さない。例えば、そのＬＮＡ入力ピン（すなわち、摂氏２５度で−１７１ｄＢｍ／Ｈｚの、同等の雑音フロア）を基準とする、３ｄＢの固有ＮＦを有するＲＦ ＩＣを想定すると、固有のＮＦを０．５ｄＢだけ劣化させる、許容可能な雑音の最大付加量は、−１８０．１ｄＢｍ／Ｈｚほども低く、それは、−１８０．１＋１７１＝−１７０．５ｄＢｍ／Ｈｚ（３．５ｄＢ ＮＦと同等）のためである。ＲＦレシーバの固有ＮＦが低いほど、所与の感度抑圧に対する最大許容雑音は低くなる。

この関係は、図３に要約されており、この図は、無線レシーバ感度抑圧に対する、所与の付加的白雑音源の電力スペクトル密度（ｄＢｍ／ＨｚでのＰＳＤ：power spectral density）を示しており、４つの異なる固有ＮＦについて、ＮＦ＝８ｄＢは四角形、ＮＦ＝６ｄＢは菱形、ＮＦ＝４ｄＢは三角形、ＮＦ＝２ｄＢは円形で示している。

固有ＮＦ＝２ｄＢを有するＧＰＳアプリケーションの場合、０．３ｄＢの感度抑圧は、−１８４ｄＢｍ／ＨｚのＬＮＡ入力において、最大の付加的白雑音源ＰＳＤをもたらすことが分かる。

図４は、ＬＮＡに対する最大許容雑音を、異なる帯域に応じて要約した表である。

明らかに、ＬＮＡ最も高感度のＬＮＡは、信号が非常に低いため、ＧＰＳレシーバにある。

下の所見は、アナログ回路の最も高感度の部分、特にＧＰＳ受信経路の場合におけるデジタルインターフェースに起因する付加的雑音の導入が、どれほど重要となり得るかを示している。

このような付加的雑音の影響を制限するための、いくつかの解決策が既に知られている。

最初の解決策は、差動ワイヤを規則的に用いることによって、ＬＮＡを綿密に設計し、このような差動アーキテクチャのコモンモード除去の利益を得ることにある。

さらに、洗練されたパッケージ（例えば、いわゆるフリップチップパッケージ）を使用して、ＲＦトランシーバの集積回路を実現することは、ＬＮＡの入力ワイヤとデジタルインターフェースの間の結合を減少させることができる。この結合は、一般的に、周波数と共に増加する。

これらの技術は全て、明らかにトランシーバＩＣの設計および製造コストを増加させる傾向がある。

場合によっては、これらの技術は、状況次第でレシーバの感度抑圧の回避を可能にしない。

特に、ＤｉｇＲＦ^ＳＭ ｖ４インターフェースの１２４８ＭＨｚクロックレートは、ＧＰＳレシーバを感度抑圧し、１７００ＭＨｚより上の帯域でＬＮＡを動作させるためのマージンをほとんど与えないことが示されている。

問題は、高レートのデジタルインターフェースが高感度のアナログ回路およびこれに含まれるＬＮＡに導入され、これが、低雑音増幅器を悪化させる著しい量のデジタル雑音を生成することに起因する。

これが、本発明により解決される問題である。

本発明の目的は、ＲＦ回路とＢＢ回路の間の、強化されたデジタルインターフェースを提供することであり、これは、ＬＮＡなどの高感度のアナログ構成要素に、より良い電磁耐性（ＥＭＩ：Electro Magnetic Immunity）を提供する。

さらなる目的は、アナログＲＦ回路とＢＢシステムの間のデジタルインターフェースを制御するプロセスを提供することであり、これは、その中に配置されたＬＮＡのより良い性能を可能にする。

本発明のさらなる目的は、デジタルインターフェースを制御するための、強化されたプロセスを提供することであり、これは、多重帯域通信の場合に、ＥＭＩ要件に対して優れた性能を示す。

これらおよび他の目的は、無線周波数（ＲＦ）回路と、ＢＢ回路などのデジタル回路との間でデータおよび制御メッセージを交換するデジタルインターフェースにて、データレートの切り替えを制御するためのプロセスであって、
−デフォルトで、前記ＲＦ回路で考慮される周波数帯域よりも低い第１のローブ（lobe）を示す密度を有する低速（ＬＳ：low speed）レートにデータレートを設定し、前記デジタルインターフェースによって生成された雑音によるＬＮＡの感度抑圧を防止するステップと、
−データおよび制御メッセージを、先入れ先出し（ＦＩＦＯ：First In First Out）に記憶させ、前記ＦＩＦＯのレベルを監視するステップと、
−前記ＦＩＦＯのレベルが、所定の閾値に達するたびに、前記ＦＩＦＯを消去するために、前記インターフェースを制御して第２の高速（ＨＳ：レート）に切り替えさせるステップと、を含むプロセスによって達成される。

１つの実施形態において、プロセスは、前記インターフェースの雑音のスペクトルの第２およびその後のローブに対応する帯域の雑音の障害を最小化するために、前記デジタルインターフェースのＨＳ周波数に適用されるスリューレート制御を含む。

１つの特定の実施形態において、第１のＬＳ周波数は８３２ＭＨｚに設定され、これは、第１の帯域（ＧＳＭ）および非常に高感度なＧＰＳ帯域に、プラスの効果を示し、一方で、第２のＨＳ周波数は、スリューレート制御の適用により、２４９６ＭＨｚに設定される。

８３２ＭＨｚに設定されたＬＳ周波数により、このように、ＦＤＤ ＷＣＤＭＡ、ＴＤＤ ＷＣＤＭＡ、ＴＤＳ ＣＤＭＡ、ＬＴＥおよび無線ＬＡＮ帯域レシーバの感度抑圧を除外する可能性が与えられる。

１つの特定の実施形態において、２つの特徴的な帯域が、同時に受信され、前記ＬＳおよびＨＳ速度の間の周波数のホッピングが、２つの帯域で受信される信号の強度に応じて制御される。

１つの実施形態において、プロセスは、第３の（ＭＳ）中間速度を含み、前記第１（ＬＳ）、前記第２（ＨＳ）および前記第３の中間速度（ＭＳ）の間の周波数ホッピングを可能にする。

プロセスは、ＲＦブロックを含むＢＢ回路と、ディスプレイまたはカメラのデジタル回路との間で、デジタルインターフェースを実行するように有利に構成することができる。

本発明は、また、ＲＦ回路とデジタル回路との間でデータおよび制御メッセージを交換するデジタルインターフェースにおいて、データレートの切り替えを制御するための回路であって、
−前記インターフェースで交換されるデータおよび制御メッセージを直列化および非直列化するためのシリアライザ／デシリアライザと、
−受信された前記直列化および非直列化されたデータならびに制御メッセージのためのＦＩＦＯバッファと、
−デフォルトで、前記ＲＦ回路で考慮される周波数帯域よりも低い第１のローブ（lobe）を示す密度を有する、ＬＳレートにデータレートを設定し、前記デジタルインターフェースによって生成された雑音によるＬＮＡの感度抑圧を防止するための手段（被害者ＲＦ帯域を、雑音のヌルの近くなるように、一方でクロック雑音の害を被るヌル自体にはしないように、ＬＳ周波数を設定する手段）と、
−データおよび制御メッセージを前記ＦＩＦＯに記憶させ、前記ＦＩＦＯのレベルを監視するための手段と、
−前記ＦＩＦＯのレベルが所定の閾値に達するたびにアクティブ化し、前記ＦＩＦＯをフラッシュするために、前記インターフェースを制御して第２の高速（ＨＳ：high speed）レートに切り替えさせるための手段と、を備える回路を達成する。

１つの実施形態において、回路は、第２のＨＳＬＳレートに、スリューレート制御を適用し、前記第２およびその後のローブに対応する周波数の帯域において、前記デジタルアダプタによって生成された雑音の障害を減らす。

本発明の１つまたは複数の実施形態の他の特徴が、以下の詳細な説明を参照することにより、添付の図面と関連して読んだ場合に、最良に理解されるであろう。

図１は、ＲＦ回路とベースバンドデバイスの間のアナログインターフェースを有する単一のアンテナ受信経路の典型的なアーキテクチャを示している。 図２は、ダイバーシティ多重アンテナの既知の受信経路における、ＲＦ回路とベースバンド回路の間のデジタルインターフェースを示している。 図３は、無線レシーバ感度抑圧に対する、所与の追加的白雑音源の電力スペクトル密度（ｄＢｍ／ＨｚでのＰＳＤ）を、４つの異なる固有ＮＦについて示している。 図４は、異なる帯域で動作するＬＮＡに対する最大許容雑音を、要約した表を示している。 図５は、１２４８Ｍｂｐｓ速度で動作するＤｉｇＲＦ ｖ４で用いられる、８ｂ１０ｂコーディングスキームの差動モードスペクトル（上の軌跡）と、コモンモードスペクトル（下の軌跡）とを示している。各被害者の動作周波数帯域は、図５の上部に短い水平セグメントで示されており、楕円によってハイライトされている。 図６は、１２４８Ｍｂｐｓデジタルインターフェースの場合の、プロトコルペイロード長（ビット）にしたがう、インターフェースデューティサイクル（ＤｉｇＲＦ）を示している。 図７は、２４９６Ｍｂｐｓ速度で動作するＤｉｇＲＦ ｖ４で用いられている、８ｂ１０ｂコーディングスキームのスペクトルを示している。 図８は、２４９６Ｍｂｐｓデジタルインターフェースの場合の、プロトコルペイロード長（ビット）にしたがうインターフェースデューティサイクル（ＤｉｇＲＦ）を示している。 図９は、デューティサイクル制御を有する８３２ＭＨｚデジタルインターフェースのスペクトルを示しており、第１の実施形態に係るコモンモード（ＣＭ）および差動モード（ＤＭ）を示している。 図１０は、第１の実施形態のバスデューティサイクル（％）に対する電気通信規格を示している。 図１１は、感度抑圧マージンについて提案された解決策の改善を示す表である。 図１２は、ＬＮＡ感度抑圧を減少させる周波数ホッピング機構を示す図を示している。 図１３は、１２４８ＭＨｚ ＥＭＩについてのＣＭ除去に対する振幅、時間遅延不一致を示しており、左上がＵＭＴＳ７００ＭＨｚ、右上がＵＭＴＳ９００ＭＨｚ、左下がＧＰＳ、右下がＵＭＴＳ２１００ＭＨｚのアプリケーションである。 図１４は、８３２ＭＨｚ（ＬＳ）および１２４８ＭＨｚ（ＨＳ）クロックレートホッピングに基づき、ＧＰＳ感度抑圧の問題を解決する解決策の使用を示している。 図１５は、ＧＰＳ感度抑圧の問題を解決するための、８３２ＭＨｚ〜２４９６ＭＨｚクロックレートホッピングの使用を示している。 図１６は、デジタルインターフェースの速度を制御するためのプロセスの概略フローチャートを示している。

ＲＦデバイスとＢＢデバイスの間の、改善されたデジタルインターフェースの１つの実施形態を、これより説明する。このインターフェースは、ＥＭＩ使用を改善し、ＬＮＡに、デジタルインターフェースによって生成される雑音に対するより良い耐性を提供する。

ＤｉｇＲＦ^ＳＭ ｖ４の例を考察するが、当業者は、本発明の教示を、ＤｉｇＲＦの将来のバージョン、または、高感度なアナログ回路に害を及ぼす可能性がある任意の他のデジタルインターフェースに対して、容易に適合させるであろう。

当業者によって知られるように、ＤｉｇＲＦ^ＳＭ ｖ４規格は、８ｂ１０ｂコーディングとして指定された、８０年代初期にＩＢＭ社によって設計された特殊ビットコーディングスキームを利用する。このスキームは、ＤＭスペクトルがＤＣ（０Ｈｚ）でのエネルギーを示さず、１２４８ＭＨｚクロック周波数について図５（上の曲線）で示される、雑音ＰＳＤを表すことを保証する。図５は、ＤｉｇＲＦ送信ラインのＰおよびＮラインの間での、１％振幅および２％単位間隔（ＵＩ：Unit Interval）の時間不一致を考慮に入れていることに注意すべきである。コモンモード（ＣＭ）スペクトルが、図５の下部に示されている。

ＤｉｇＲＦバスがクロックされる周波数でヌルが示されていることが分かる。この周波数は、考察される例では１２４８ＭＨｚである。図５に示される黒い水平の破線は、図４に示される表に要約されるように（−１８１および−１８３ｄＢｍ／Ｈｚ）、最大許容雑音を表している。黒の実線は、それぞれのＬＮＡ帯域の感度抑圧を満たす最大許容雑音を示している。

図５において、ＬＮＡの帯域は、小さな四角形の箱を用いて、グラフの上部に示されており、ＧＰＳ帯域は、縦の黒い矩形を用いて示されている。

黒い実線の下のＣＭ雑音ＰＳＤ（青い曲線）の量は、セルラーおよびＧＰＳアプリケーションそれぞれでの、０．５および０．３ｄＢのＲＦレシーバ感度抑圧を回避するマージンを図示している。ＣＭ雑音ＰＳＤは、適切な動作を可能にするために、この実線の下でなければならない。

図６は、１２４８Ｍｂｐｓデジタルインターフェースの場合の、プロトコルペイロード長（ビット）にしたがう、インターフェースデューティサイクル（ＤｉｇＲＦ）を示している。

ＤｉｇＲＦ^ＳＭ ｖ４において、インターフェースクロックレートが高いほど、データおよび制御メッセージ転送の両方向けの帯域幅が高くなる。１２４８Ｍｂｉｔ／ｓのレートでは、非常に要求が厳しいＬＴＥ２０ＭＨｚ（図６ではＬＴＥ３０．７２ＭＨｚと呼ぶ）を含む全ての規格に対応するために、バスビットレートは十分に大きい。ペイロードが増加するにつれて、より少ないプロトコルオーバーヘッドが適用されるため、デューティサイクルは減少する。１２４８ＭＨｚでは、必要とされるデューティサイクルが１００％を超えるため、ダイバーシティ無線レシーバの解決策はＬＴＥ２０ＭＨｚアプリケーションではサポートできないことが分かる。この例では、ＤｉｇＲＦレーンの追加の対が必要とされるであろう。

１２４８ＭＨｚクロックレートはＧＰＳ ＬＮＡを感度抑圧し、さらに、１７００ＭＨｚよりも上で動作する全てのセルラー帯域において、ほとんどマージンを与えないことが分かる。

ＤｉｇＲＦアプリケーションでは、バス帯域幅とＬＮＡ感度抑圧の間で、難しいトレードオフを行わなければならない。ビットレートが高いほど、バス帯域幅が良くなり、よって、電力消費および所与の規格に対応するために必要となるレーンの数が少なくなるが、これは、より高い放射雑音という代償で得られるものであり、したがって、無線レシーバ感度抑圧がより高くなる。

このトレードオフは、１％振幅および２％ＵＩ時間不一致のそれぞれについて、図７および図８で示されるように、ＤｉｇＲＦ ｖ４のより高い２４９６ＭＨｚクロックレートで、さらに示される。

ＧＰＳレシーバを考慮する限り、ＬＮＡ感度抑圧は避けられないことが分かる。

ＬＮＡ感度抑圧を防ぐために、ＲＦ回路とベースバンド回路の間のデジタルインターフェースを、少なくとも２つの異なる速度でクロックすることが提案される。

第１のデータレートはＬＳとして選択され、その値は、デジタルインターフェースを動作させるのに必要とされるデューティサイクルよりも下に設定され得るが、これは、ＥＭＩ要件に関して最適な性能を提供する。

デジタルインターフェースのレベルで交換されるデータまたは制御メッセージの損失を、後者がＬＳで動作される場合に防ぐために、ＦＩＦＯバッファ機構が配置される。

第１の速度に加えて、第２のＨＳがさらに提供され、第１のデータレートを補完して、制限された間隔で、デジタルインターフェース全体にわたってより高いデータの転送を可能にし、第１のデータレートにより提供される制限された転送を、必要に応じて補完する。

制御ユニットは、第１の低速のデータレートと、第２の高速のデータレートの間での切り替えの制御を提供することにより、まず、ＬＮＡの感度抑圧を防止し、次に、インターフェース全体にわたって、どのような損失を被ることもなく、データおよび制御メッセージの転送を達成する。

図１６は、特に、１つの実施形態に係るデジタルインターフェースの速度レートを制御するためのプロセスを示している。

ステップ１００において、プロセスは、デフォルトで、データレートを低速（ＬＳ）に設定する。これは、前記ＲＦ回路において考慮される周波数帯域よりも低い第１のローブ（lobe）を示すために選択される。これは、前記デジタルインターフェースによって生成される雑音による、ＬＮＡの感度抑圧を回避する。

次いで、ステップ２００において、プロセスは、インターフェースのレベルで交換されるデータおよび制御メッセージを、先入れ先出し（First In First Out）バッファに記憶させる。

ステップ３００において、プロセスは、ＦＩＦＯのレベルを監視し、ＦＩＦＯに記憶されたデータのレベルが、所定の閾値に達したかどうかを決定するためのテストに進み、達した場合、プロセスはステップ４００に進む。

ステップ４００において、プロセスは、データレートを第２の高速データレート（ＨＳ）に切り替える。次いで、ステップ４１０に進み、このステップで、ＬＳに（できる限りＨＳにも）スリューレート（slew rate）が適用され、特定のプロファイルを、クロック遷移に供給して、純粋に垂直な立ち上がりおよび立ち下がりエッジを回避する。

次いで、プロセスはステップ２００に戻り、さらなるデータの交換を開始する。

ステップ３００のテストが、ＦＩＦＯのレベルが所定の閾値に達していないことを示した場合、プロセスはステップ５００に進み、そこでプロセスがステップ２００に戻る前に、低速（ＬＳ）データレートが維持される。

第１および第２のデータレートの両方が、考慮される周波数の特定の帯域にしたがって特定の要件に一致するように選択可能であるため、本発明は広範囲のアプリケーションに特に適しており、かつ、非常に柔軟である。

提案される解決策の多目的の可能性を示すために、２つの例を引き続き考察する。

第１の実施形態
第１の実施形態では、第１の低いデータレートを、考慮される特定帯域への影響を最小化する周波数に設定することが提案される。

特に、既知のＤｉｇＲＦ^ＳＭデータレート（１２４８〜２９１２ＭＨｚ）よりも著しく低い、特に１ＧＨｚの速度のデフォルトのデータレートを提供することが提案され、デフォルトデータレートは、無線移動体通信の第１の帯域において減少する曲線を有する、第１のローブを示す。

１つの特定の実施形態において、８３２Ｍｂｐｓのデータレートが、非常に有利な解決策として現れることが分かっている。

まず、感度抑圧に対するＬＮＡの耐性の、著しい増加がある。確かに、（コモンモード（ＣＭ）および差動モード（ＤＭ）の両方を示す）８ｂ１０ｂを有する８３２ＭＨｚデジタルインターフェースのスペクトルを示す図９に示されるように、７００ＭＨｚの近くに、ゼロが配置されており、これにより、この特定帯域での雑音を減少させている。

第２に、図９に示されるように、ＧＰＳ ＬＮＡがデジタルインターフェースＣＭ ＰＳＤスペクトルの第２のローブに入るため、８３２Ｍｂｐｓの値は非常に有利に見える。このローブにおけるＰＳＤは、インターフェースのスリューレート制御の使用によってさらに減少することができる。

第３に、従来の周波数分割技術によって、特に、マスター２４９６ＭＨｚクロックから、８３２ＭＨｚの値は容易に生成することができる。

第４に、８３２ＭＨｚの値は、終端なし（unterminated）モードで、インターフェースの使用を可能にするために十分に低いビットレートであり、これは、２つの５０オーム抵抗器を通して電力がもはや散逸しないので、インターフェースの全体的な電力消費を節約する。終端なしモードでも各差動ラインにおいて流れる電流の量が減少するため、放射ＥＭＩの量も減少されるはずである。

図１０に関して、異なる電気通信規格向けの８３２Ｍｂｐｓの値に対応する、バスデューティサイクルが示される。少なくともＬＴＥに対して、８３２ＭＨｚの周波数は、この規格に含まれるデータおよびメッセージの完全な転送を提供するには十分でないことが分かる。

この問題は、バーストを用いて必要に応じてデータ転送を加速させることを可能にするために、より高い周波数で動作する、第２のより高いデータレートによって解決される。

広範囲にわたる、第１の低いデータレートおよび第２の高いデータレートの間の組み合わせの数はオープンであり、これは、本発明の柔軟性を示すことに注意すべきである。

１つの特定の実施形態において、第２の高いデータレートの使用は、デジタルインターフェースにおいて、クロック遷移に適用されるスリューレート制御と組み合わされ、図９に示されるスペクトルの第２およびさらなるローブを再成形する。

スリューレート制御は、実際に、ＨＳモードよりも、ＬＳまたはＭＳモードで、より有効であることに注意すべきであり、その理由は、スリューレートが、主要なローブ以外のローブを減衰させるためにのみ、適用できるからである。ＨＳモードでは、セルラー被害者（cellular victims）が商用に配置された動作帯域のほぼ全ての周波数と、主要なローブが重複する。よって、スリューレート制御は、２．５ＧＨｚより高い帯域で動作する非常に少ない電気通信規格のみを助けるものである。ＬＳまたはＭＳモードのいずれかにある間、スリューレート制御は、それぞれが１つまたは複数の被害者の周波数帯域と直接重複する、第２、第３、第４等のローブの電力スペクトル密度を減少させるため、主要な関心事である。

図１１に関して、“被害者（victim）”とみなされるＬＮＡにおける感度抑圧マージンの著しい改善を示す表が示されており、これは、ＤｉｇＲＦ ｖ４規格の１２４８ＭＨｚの標準インターフェースクロックレートに対するスリューレート制御による、提案される８３２ＭＨｚクロックレートに起因する。

各ＬＮＡ（被害者）の帯域でのＥＭＩ減少が、はっきりと見られる。スリューレート制御の使用は、ＧＰＳ被害者およびＵＭＴＳ帯域Ｉに関する限り、非常に顕著な改善を提供し、このときマージンは、デフォルトの１２４８ＭＨｚのＤｉｇＲＦ ｖ４インターフェースクロックレートの場合の０ｄＢとは対照的に、それぞれ４４ｄＢおよび２０ｄＢである。このマージンは大きいため、シングルエンドまたは差動ＬＮＡのいずれかの選択ならびにパッケージ技術のピン割り当ておよび選択において、設計者に著しい柔軟性を提供する。

バスデューティサイクルおよび利用可能な帯域幅の観点から、図１０は、バスが、１０２４ビット／ペイロード未満のパケットペイロードについて、ＬＴＥ２０ＭＨｚをサポートできないことを示している。理想的には、システムは、最小の１０２４ビット長のペイロードを必要とする。この目的で、１０２４ビット長のペイロードの使用に関連した遅延に対応するために、特定のプロトコルを用いてもよい。

ＬＴＥ ＲＸダイバーシティを支持するために、ダウンリンク方向の差動ラインの追加的な対がさらに設けられるが、このことは、この要件がデフォルトの１２４８ＭＨｚ ＤｉｇＲＦ ｖ４クロックレートの場合でも課されるため、欠点ではない。

これより、前記第１の（低速ＬＳ）および第２の（高速）周波数またはレートの間のホッピングの制御を可能にする機構の、１つの特定の実現について述べる。

周波数ホーピングの制御機構は、デジタルインターフェースで交換されるデータおよびメッセージを受信する、先入れ先出し（ＦＩＦＯ）を監視することに基づく。

ＦＩＦＯバッファが満たされ所定値に達するとすぐに、低コストパッケージおよびシングルエンドのＬＮＡ構造を使用していても、平均の感度抑圧が我々の目標感度抑圧量である０．５ｄＢを満たすように、制御手段はデジタルインターフェースをＨＳ速度に切り替えさせて、非常に短い期間でＦＩＦＯを消去（flush）する。

異なるアルゴリズムを用いて、このような速度制御機構を実現してもよいこと、および当業者は、考慮される要件およびアプリケーションにしたがって、１つの特定のアルゴリズムを容易に選択するであろうということに、注意すべきである。アルゴリズムは、一般的なものであり、特定の用途に合わせることができる。感度抑圧制御アルゴリズムは、以下の図１２の、２つのＤｉｇＲＦインターフェースクロック速度の制限された組、ＬＳおよびＨＳモードで述べられる。

いくつかの実施形態では、アルゴリズムは、３つ以上のクロック速度、例えば低速（ＬＳ）、中速（ＭＳ）および高速（ＨＳ）の組に、またはさらなる周波数の組み合わせに、拡張可能であることに注意すべきである。

本発明の柔軟性を示すために、以下、８３２ＭＨｚクロック速度（ＬＳ）および１２４８ＭＨｚ（ＨＳ）を用いる、７００ＭＨｚＵＭＴＳ被害者の帯域での、ＬＴＥ２０ＭＨｚ規格の受信に対応するために、より多くの詳細とともに例が説明される。

提案されたＬＳ周波数は、ＬＮＡ（被害者）レシーバ帯域の近辺にヌルを配置するか、まは、十分に低くヌルを配置するように選択され、これにより、被害者のレシーバ帯域が、少なくとも第２のローブまたはより高次のローブに位置し、これにより、スリューレート制御のおかげで、より低い雑音放射の利益を得る
明らかに、他の周波数の組を考慮してもよい。

図１２の上側の図は、パーセントで表されたｄｉｇＲＦインターフェースシリアライザ／デシリアライザＦＩＦＯを示している。この図では、ＬＳモードでのＤｉｇＲＦビットレートは十分に高くないこと、および選択された規格または用途について、デューティサイクル要件が１００％を超えることが想定されている。

−ＦＩＦＯ“消去”閾値を用いて、図１２において“消去閾値”と呼ばれるＦＩＦＯの飽和を避けるために、インターフェース速度の変化が必要とされ得ることを、ＤｉｇＲＦプロトコルスタックに対して示す。

１つの実施形態において、アルゴリズムの振動を避けるために、“保持時間”と呼ばれる時間長さの時間カウンタをトリガすることに基づくヒステリシス機構を、有利に構成することができる。

−時刻Ｔｏでは、ＦＩＦＯバッファサイズが、“消去閾値”の値およびヘッドルームマージンを超えると、１００％に達することを防止するためにカウンタがトリガされる。以下のセクションに、例を挙げる。

−時刻Ｔ１では、カウンタの期限切れの後にＦＩＦＯバッファ状態がまだ“フラッシュ閾値”の値を超えている場合、プロトコルスタックにメッセージが送られ、インターフェースクロック周波数を“ＨＳ”モードに変更する。ＦＩＦＯバッファが満たされるよりも速く、レート“ｘ”で自身を空にする。ｘは、インターフェースクロック周波数の比率であり、ｘ＝ＨＳ周波数（ＭＨｚ）／ＬＳ周波数（ＭＨｚ）と定義される。

−時刻Ｔ２では、ＦＩＦＯバッファサイズは“閾値フィル”と題された第２の閾値に達し、プロトコルスタックに対して、インターフェースクロック速度がＬＳモードにホップできることを示す。ＦＩＦＯバッファは、１：１のレートで、それ自身を満たす。

−時刻Ｔ３およびＴ４で、ヒステリシス制御が示されている。時刻Ｔ３で、“消去閾値”制限値が超えられ、時間カウンタがトリガされる。時刻Ｔ４において、カウンタが停止する／期限切れとなる。時刻Ｔ４でＦＩＦＯバッファが“消去閾値”の値よりも下の状態にあるため、ＤｉｇＲＦ ｖ４バスクロック速度はホップされる必要がない。バッファサイズが減少するＴ３とＴ４の間のイベントは、例えばＬＴＥ２０ＭＨｚから、バス上でずっと少ない容量を必要とする規格（例えば、ＧＳＭ規格での電力測定を行う）へ、無線レシーバが引き継ぎを行い、次いで、測定が完了した後に、ＬＴＥ規格に戻る例である。“保持時間”期間は、ＬＳおよびＨＳモードの間で、あまりに頻繁にホッピングすることを防止し、よって、プロトコルスタックによって処理されるべきメッセージの量を減少させる。

時刻Ｔ５、Ｔ６およびＴ７にわたって、期間Ｔ０、Ｔ１およびＴ２と同様のパターンが生じる。

図１２の下側のグラフは、被害者を感度抑圧から保護するスキームの有効性を示している。水平の破線は、所与の感度抑圧量に対して、ＬＮＡによって受け入れ可能な、最大許容雑音を示している。実線は、アルゴリズムの雑音ＰＳＤ対時間を示している。点線は、適合試験の実施またはボイスコールの実行のいずれかに必要とされる期間にわたる、長期間の平均雑音ＰＳＤ値を示している。

−インターフェースは、時刻＜Ｔ１、Ｔ２＜時刻＜Ｔ６等において、ＬＳモードにある。長期間の平均の関連する放射雑音が所与のＦＩＦＯバッファサイズに対する感度抑圧雑音量よりも低いことが保証されるように、ＬＳモードは設計されている。

−インターフェースは、Ｔ１＜時刻＜Ｔ２およびＴ６＜時刻＜Ｔ７では、ＨＳモードにある。瞬間的に、放射雑音が最許容可能雑音を超えるが、例えばボイスコールの期間にわたって、このＰＳＤは平均化され、観測可能な感度抑圧がないことを保証する。

アルゴリズムは、１０＊ｌｏｇ［（Ｔ２−Ｔ１）／（Ｔ６−Ｔ１）］に等しい比率でＨＳモード雑音を減衰させる。この比率は、所与の規格について、最小のＦＩＦＯサイズを設定する。感度抑圧雑音量が所与のピン対ピンパッケージ分離および所与のＬＮＡアーキテクチャ向けに満たされることを保証するために、ＬＳおよびＨＳモードの適切な組み合わせを選択することが重要である。

本出願の教示を組み込むように、デジタルインターフェースクロックを実現するために用いられる従来のステートマシンを容易に構成可能であることに注意すべきであり、これは本発明の大きな利点であり、ＨＳ ＰＬＬが、ＯＮおよびＬＯＣＫＥＤ状態に維持され、１つの周波数分周器から他へとトグルすることを可能にし、高速のインターフェースクロック速度変化を可能にする、特殊なストール状態がつくられることに基づく。

アルゴリズム実装の例
このセクションは、最も高いＤｉｇＲＦバススループットが必要とされ、一方で最も高感度の被害者（ＬＮＡ）、すなわちＧＰＳがアクティブ化される、最悪のシナリオを用いて、アルゴリズムを例示する。スキームを、次のような用途に適用したとする。

−チップセットは、ＬＴＥ２０ＭＨｚ（１００Ｍｂｉｔ／ｓエアインターフェースレート）とＧＰＳを同時に受信しなければならない。

−ＬＴＥは、ＵＭＴＳ７００ＭＨｚ帯域で受信される。この帯域は、周波数スペクトルの最も低い部分に位置しているため、システムにとって最悪の被害者であり、これは、ＤｉｇＲＦインターフェースの雑音ＰＳＤが、標準のクロックレートに対して最大に達する部分である。１２４８ＭＨｚスペクトルについて図５を、２４９６ＭＨｚについて図７を参照されたい。

−我々は、２ｄＢのＧＰＳ固有のＮＦ、最大の“顧客”の許容可能な０．３ｄＢの感度抑圧を想定する（図４の表を参照）。

これは、−１８４ｄＢｍ／ＨｚのＬＮＡ入力での最大許容雑音を設定する。図５を参照されたい。

−我々は、次のものを提供する低コストパッケージングを想定する。

７００ＭＨｚでの−６５ｄＢの分離、
１５７５ＭＨｚ（ＧＰＳ帯域）での−５３ｄＢ分離．．．
ＤｉｇＲＦ ｖ４の１２４８ＭＨｚのデフォルトインターフェースクロック速度を検討し、振幅および時間遅延不一致などの様々な種類の実際の不一致の下で、システムがＲＦ ＩＣアーキテクトに提供する、利用可能なマージンを分析する。問題は、６つの変数を有する多次元である。

−インターフェースクロック速度、
−被害者（ＬＮＡ）の帯域、
−感度抑圧量、
−固有の無線ＩＣ ＮＦ、
−差動ライン振幅不一致、
−差動ライン遅延不一致、
その結果は、感度抑圧を満たすために必要とされるＣＭＲである。

問題は、図１３に添付される４つのグラフに要約されている。

第１の水平の破線は、最大の許容感度抑圧量を満たすための必要最低限のＣＭＲを表し、一方、菱形のマークは、理想のテスト機器および小さな時間不一致によって収集された実験的データを表す。第２の水平の破線は、６ｄＢの安全マージンに達するために必要なものを示している。ＩＣ設計コミュニティからの予備的なフィードバックは、１２４８Ｍｂｉｔ／ｓでの１６ｐｓ未満の時間遅延不一致が、実際には実現可能でないということである。２０ｐｓが現実的な数字であり、これは２．５％のＵＩを表す。設計者に、十分なヘッドルームを提供するために、３ＵＩの時間遅延不一致量を想定する。これは、ＧＰＳ帯域における−２２ｄＢ ＣＭＲと同等のものを有するセットアップを提供する。図９の下部では、システムが、ＧＰＳについて必要とされる−２１ｄＢのＣＭＲを、極端に小さなマージンで通すことが分かる。大量生産のためには、このマージンは十分でない。換言すれば、このグラフから、振幅と時間の両方において、差動ラインの理想的に整合された対が用いられる場合に限り、１２４８ＭＨｚクロックレートは、ＧＰＳ帯域を感度抑圧しないことが分かる（０％ＵＩ時間遅延不一致および＜１０％振幅不一致）。同様に、ＣＭ ＥＭＩ ＰＳＤがＵＭＴＳ２１００ＭＨｚ ＬＮＡを感度抑圧しないことを保証するために、ＵＭＴＳ２１００ＭＨｚ帯域はＤｉｇＲＦドライバステージおよびＰＣＢトラックの非常に慎重な整合および設計を必要とする。ＵＭＴＳ７００ＭＨｚ被害者は、感度抑圧が問題とならない大きなＥＭＩ量から、利益を得ることに留意すべきである。

この使用例について、提案されるアルゴリズムのアプリケーション、ＬＳモードとして８３２ＭＨｚクロックレートを選択し、ＧＰＳ被害者帯域を、放射ＥＭＩスペクトルの第２のローブに配置することから利益を得ることにある。

ＥＭＩの観点から、図９および図１０において、８３２ＭＨｚクロックレートの選択がＥＭＩ問題を解決するとともに豊富なマージンを提供し、差動ＬＮＡの使用または複雑かつ高価なパッケージング技術のどちらも回避することが分かる。このとき、ほぼ−１８３ｄＢｍ／Ｈｚにより、システムは、ＧＰＳ帯域において４０ｄＢのマージン、ＵＭＴＳ帯域Ｉにおいてほぼ３０ｄＢを提供する。

バスデューティサイクルおよび利用可能な帯域幅の観点から、図１０は、１０２４ビット／ペイロード未満のパケットペイロードに関して、バスがＬＴＥ２０ＭＨｚをサポートできないことを示している。理想的には、システムは最小の１０２４ビット長のペイロードを必要とする。これは、プロトコルスタックの観点から問題である。プロトコルスタックは、今日、５１２の最大数のビットの最大ペイロードに対応し、適度なＦＩＦＯサイズ下でのＤｉｇＲＦ ｖ４のプロトコルＡＣＫ−ＮＡＣＫ実施に固有の、時間制約スケジューリングタスクおよび往復時間を満たすように設計されている。５１２ビット長のペイロードにより、８３２ＭＨｚのクロッキングスキームは、１０２％のデューティサイクルバス負荷により、ＬＴＥ２０ＭＨｚをサポートできない。本特許出願のために提案されたアルゴリズムを適用することは、適度なＦＩＦＯサイズが許す限り、８３２ＭＨｚを用いること、そして短期間にわたり１２４８ＭＨｚにホップし、ＦＩＦＯを消去することにある。

解決策は、図１４に示されるように、−１３６．６ｄＢｍ／Ｈｚの平均して生成されたＣＭ ＰＳＤ雑音を有する、十分な５ｄＢのマージンを提供する。これは、図１３の点線で目標としたように、ほぼ６ｄＢのマージンを表す。この改善は、システムを実現しやすいものにする。この解決策は、ＬＴＥモードでのＲＸダイバーシティを使用しないアプリケーションには十分である。ＲＸダイバーシティが実施された場合、我々は、１２８４ＭＨｚと８３２ＭＨｚのどちらも、ダイバーシティＲＸをサポートするのに十分な帯域幅を提供しないことを、図６から知る。ＲＸラインの追加の対が必要とされる。この追加の対により生成される雑音は、アップリンク送信に必要とされる差動ラインの対に加えて、既存の対に加算される。この場合、合計の加算雑音は、５ｄＢまで高くなることがある。８３２／１２４８ＭＨｚスキームでは、結果としての全体マージンはほんの１ｄＢである。８３２〜２４９６ＭＨｚ周波数ホッピングスキームを用いてこの特定のスキームをサポートするための、代わりの解決策が提案される。

図１４は、８３２ＭＨｚ（ＬＳ）および１２４８ＭＨｚ（ＨＳ）クロックレートホッピングに基づき、ＧＰＳ感度抑圧の問題を解決する解決策の使用を示している。

この図では、以下の想定がなされている。

−ＧＰＳ帯域で必要とされる最大雑音：−１３１ｄＢｍ／Ｈｚ（−１８４ｄＢｍ／Ｈｚ＋５３ｄＢのピン対ピン分離）。

−２つのＬＴＥ時間スロット、すなわち１ｍｓにわたって、ＬＳモードを保持するのに十分なＦＩＦＯサイズ。

−ＬＳモードの時間は、ＦＩＦＯサイズが、その最大サイズの９０％に達するまで保持される。

−８３２および１２４８Ｍｂｉｔ／ｓのうち、２６Ｍｂｉｔ／ｓが、制御およびＡＣＫ／ＮＡＣＫメッセージを実施するために、予約されている。

−スリューレート制御が８３２Ｍｂｉｔ／ｓで用いられ、図９に示されるように、すなわちＧＰＳ帯域での−１８４ｄＢｍ／Ｈｚにおいて、第２のローブのＣＭ ＰＳＤを減少させる。

−図１３から、ＰおよびＮラインの間での５％の振幅不一致と、３％のＵＩ時間遅延不一致との、現実的な差動不一致の下で、１２４８Ｍｂｉｔ／ｓ ＣＭ ＰＳＤは、−１３３ｄＢｍ／Ｈｚであるとみなされる。

−−１８４ｄＢｍ／Ｈｚの、目標ＧＰＳ最大雑音。

−５１２ビット長のペイロード。

ＦＩＦＯサイズは、ＬＳ、低雑音モードがアクティブである期間、および、ＦＩＦＯが１００％に達するのを防ぐために必要なヘッドルームに依存する。ＦＩＦＯバッファサイズの１０％の安全マージンを想定する。これは、ヒステリシスカウンタが期限切れした後、ＦＩＦＯがその最大サイズの９０％となることを意味する。８３２Ｍｂｉｔ／ｓでは、制御メッセージ用の３２Ｍｂｉｔ／ｓのスペア帯域幅、およびＡＣＫ／ＮＡＣＫ機構を通した再送信オーバーヘッドのヘッドルームを想定すると、設計が、２つのＬＴＥスロット、すなわち１ｍｓにわたり雑音を低く維持することを欲している場合、ＦＩＦＯサイズは、少なくとも１００ｋｂｙｔｅでなければならない。このＦＩＦＯサイズにより、システムは、ＨＳモードで０．６５ｍｓ、ＬＳモードでは１ｍｓを費やし、完全に空のＦＩＦＯサイクル全体は、１．６５ｍｓ続く。

別の可能な実施は、次の間の周波数ホッピングである。

ＬＳモード＝８３２Ｍｂｉｔ／ｓ
ＨＳモード＝２４９６Ｍｂｉｔ／ｓ

インターフェースが２４９６Ｍｂｉｔ／ｓモードにある、より少ない時間のために、雑音放射の改善は大きくなり、図１５に示されるように、ＧＰＳ帯域における平均雑音ＰＳＤが、システム要件からの−１４４．６ｄＢｍ／Ｈｚ、１３ｄＢマージンに減少する。

図１５は、ＧＰＳ感度抑圧の問題を解決するための、８３２ＭＨｚ〜２４９６ＭＨｚクロックレートホッピングの使用を示している。

この図では、以下の想定がなされている。

−ＧＰＳ帯域で必要とされる最大雑音：−１３１ｄＢｍ／Ｈｚ（−１８４ｄＢｍ／Ｈｚ＋５３ｄＢのピン対ピン分離）。

−２つのＬＴＥ時間スロット、すなわち１ｍｓにわたって、ＬＳモードを保持するのに十分なＦＩＦＯサイズ。

−ＬＳモードの時間は、ＦＩＦＯサイズが、その最大サイズの９０％に達するまで保持される。

−８３２および２４９６Ｍｂｉｔ／ｓのうち、２６Ｍｂｉｔ／ｓが、制御およびＡＣＫ／ＮＡＣＫメッセージを実施するために、予約されている。

−スリューレート制御が８３２Ｍｂｉｔ／ｓで用いられ、図１０に示されるように、すなわちＧＰＳ帯域での−１８４ｄＢｍ／Ｈｚにおいて、第２のローブのＣＭ ＰＳＤを減少させる。

−図１１から、ＰおよびＮラインの間での５％の振幅不一致と、３％のＵＩ時間遅延不一致との、現実的な差動不一致の下で、２４９６Ｍｂｉｔ／ｓ ＣＭ ＰＳＤは、−１３８ｄＢｍ／Ｈｚであるとみなされる。

−−１８４ｄＢｍ／Ｈｚの、目標ＧＰＳ最大雑音。

−５１２ビット長のペイロード。

第２の実施形態
本発明は、周波数の１つの特定帯域が考察される場合に、デジタルインターフェースの制御によく適合することが上に説明されてきた。

理想的には、高感度のＬＮＡ（被害者）での雑音の影響を最小化する、１つの最適周波数に対応するように、ＬＳ速度は決定される。

しかし、我々はここで、２つの異なる帯域、例えばＧＳＭ帯域および同時にＧＰＳ帯域（１５７５ＭＨｚ）での同時受信の状況を考察する。

この特定のケースでは、高感度のＧＰＳ帯域を妨害しすぎることを避けるために、より高いレートで動作する第２の周波数を決定する必要がある。

第２の実施形態では、２つの異なる組のＬＮＡに対する雑音の影響を最小化するように、ホッピングプロセスは制御される。

異なる方法を検討してもよい。

１つの実施形態において、ホッピングプロセスは、基地局から受信された信号の電力を考慮するように決定される。より実践的には、ＧＰＳおよびＲＦ帯域を同時に受信する間、信号が弱く見える場合に、ＲＦ通信におけるインパクトを減少するように周波数ホッピングは設定される。対照的に、ユーザが基地局に近づくにつれ、よって信号の強度が改善されるにつれて、周波数ホッピングは、ＧＰＳレシーバでの大きすぎる障害を避けるように制御される。

したがって、受信される実際の信号にしたがって文脈基準で制御される、２つの（およびそれ以上の）周波数の間での周波数ホッピング機構が提供される。

本発明は、移動体無線通信との関係で詳細に開示したが、デジタルインターフェースにおいて、データレートを制御するためのプロセスおよび装置が、このような適用に限定されないことが明らかである。

実際に、プロセスは、ＲＦブロックを含む集積回路と、カメラインターフェース、ディスプレイインターフェース等の電子回路との間の他のインターフェースに用いてもよい。

Claims (20)

1. 無線周波数（ＲＦ）受信回路とデジタル回路との間でデータを交換するデジタルインターフェースにて、データレートの切り替えを制御するための方法であって、
   前記ＲＦ受信回路は第１の既知の周波数帯域を占有する信号を処理し、
   当該方法は、
   低速レートを使用するときに、前記デジタルインターフェースにより生成されたノイズが、前記ＲＦ受信回路で処理される前記信号の前記第１の既知の周波数帯域内の最も低い周波数より低い周波数に位置するピークを有する第１のローブを有する電力スペクトルの密度を有するよう、デフォルトで前記データレートを前記低速レートに設定するステップと、
   前記データをＦＩＦＯ（first-in-first-output）バッファに記憶させ、前記ＦＩＦＯバッファの容量がどれほど使用されているかを監視するステップと、
   前記ＦＩＦＯバッファの容量使用レベルが第１の所定の閾値に達するたびに、前記ＦＩＦＯバッファの容量使用レベルを減らすために、前記デジタルインターフェースを制御して高速レートに切り替えさせるステップと、を備える方法。
2. 容量使用レベルが所定の条件を満たすと、前記デジタルインターフェースを制御して前記低速レートに切り替えるステップを備える請求項１に記載の方法。
3. 前記ＦＩＦＯバッファの前記容量使用レベルが第２の所定の閾値に達するたびに、前記デジタルインターフェースを制御して前記低速レートに設定する請求項１に記載の方法。
4. 前記デジタルインターフェースにスリューレート制御を適用するステップをさらに備える請求項１に記載の方法。
5. 前記低速データレートは８３２Ｍｂｉｔ／ｓに設定される請求項１に記載の方法。
6. 前記高速データレートは２４９６Ｍｂｉｔ／ｓに設定される請求項５に記載の方法。
7. 前記デジタルインターフェースを制御して、前記低速レートでの動作と前記高速レートでの動作との間で切り替えるステップをさらに備え、
   前記ＲＦ受信回路は、少なくとも前記第１の既知の周波数帯域を占有する信号と、さらなる周波数帯域を占有する信号と、を同時に受信し、
   前記低速および高速データレートの間の切り替えは、さらに、前記周波数帯域のうちの１つの信号の強度の監視に応答して制御される請求項１に記載の方法。
8. 前記デジタルインターフェースを制御して、前記低速レートでの動作、前記高速レートでの動作、および、中速レートでの動作の間で切り替えるステップをさらに備え、
   前記中速レートでの前記デジタルインターフェースの動作により、前記デジタルインターフェースにより生成されたノイズが、前記ＲＦ受信回路で処理される前記信号の第２の既知の周波数帯域内の最も低い周波数より低い第１のローブを有する電力スペクトルの密度を有する請求項１に記載の方法。
9. 前記第１の既知の周波数帯域を占有する前記信号の強度を監視するステップをさらに備え、
   前記低速レートでの前記デジタルインターフェースの動作、前記高速レートでの前記デジタルインターフェースの動作、および、前記中速レートでの前記デジタルインターフェースの動作の間を切り替えるステップは、少なくとも部分的に、前記監視された前記第１の既知の周波数帯域を占有する信号の強度が、信号強度閾値と所定の関係を満たすか否か、に基づく請求項８に記載の方法。
10. 前記低速レートで動作する前記デジタルインターフェースにより生成されたノイズの電力スペクトルの密度は、前記ＲＦ受信回路で処理される前記信号のさらなる既知の周波数帯域内の最も低い周波数より低い周波数に位置するピークを有する第２のローブを備える請求項１に記載の方法。
11. 前記ＲＦ受信回路と、ディスプレイまたはカメラデジタル回路と、の間で前記デジタルインターフェースを使用するステップをさらに備える請求項１に記載の方法。
12. 無線周波数（ＲＦ）受信回路とデジタル回路との間でデータを交換するデジタルインターフェースにて、データレートの切り替えを制御するための制御回路であって、
    前記ＲＦ受信回路は第１の既知の周波数帯域を占有する信号を処理し、
    当該制御回路は、
    データを受信するためのＦＩＦＯバッファと、
    前記デジタルインターフェースにより生成されたノイズが、前記ＲＦ受信回路で処理される前記信号の前記第１の既知の周波数帯域内の最も低い周波数より低い周波数に位置するピークを有する第１のローブを有する電力スペクトルの密度を有するよう、デフォルトで前記データレートを前記低速レートに設定する回路と、
    前記データを前記ＦＩＦＯバッファに記憶させ、前記ＦＩＦＯバッファの容量がどれほど使用されているかを監視する回路と、
    前記ＦＩＦＯバッファの容量使用レベルが所定の閾値に達するたびに、前記ＦＩＦＯバッファの容量使用レベルを減らすために、前記デジタルインターフェースを制御して高速レートに切り替えさせる回路と、を備える回路。
13. 容量使用レベルが所定の条件を満たすと、前記デジタルインターフェースを制御して、前記低速レートに切り替える回路を備える請求項１２に記載の制御回路。
14. 前記ＦＩＦＯバッファの前記容量使用レベルが第２の所定の閾値に達するたびに、前記デジタルインターフェースを制御して前記低速レートに設定する回路を備える請求項１２に記載の制御回路。
15. 前記デジタルインターフェースにスリューレート制御を適用する回路をさらに備える請求項１２に記載の制御回路。
16. 前記ＲＦ受信回路は、同時に受信される、少なくとも前記第１の既知の周波数帯域を占有する信号と、さらなる周波数帯域を占有する信号と、を処理し、
    当該制御回路は、
    前記周波数帯域のうちの１つの信号の強度を監視する回路と、
    前記監視された強度に応じて、前記低速レートでの動作および前記高速レートでの動作の間で前記デジタルインターフェースを切り替える回路と、をさらに備える請求項１２に記載の制御回路。
17. 前記低速レートでの動作、前記高速レートでの動作、および、中速レートでの動作の間で、前記デジタルインターフェースを切り替える回路をさらに備え、
    前記中速レートでの前記デジタルインターフェースの動作により、前記デジタルインターフェースにより生成されたノイズが、前記ＲＦ受信回路で処理される信号の第２の既知の周波数帯域内の最も低い周波数より低い第１のローブを有する電力スペクトルの密度を有する請求項１２に記載の制御回路。
18. 前記第１の既知の周波数帯域を占有する前記信号の強度を監視する信号強度監視回路をさらに備え、
    前記低速レートでの前記デジタルインターフェースの動作、前記高速レートでの前記デジタルインターフェースの動作、および、前記中速レートでの前記デジタルインターフェースの動作の間を切り替えるステップは、少なくとも部分的に、前記監視された前記第１の既知の周波数帯域を占有する信号の強度が、信号強度閾値と所定の関係を満たすか否か、に基づく請求項１７に記載の制御回路。
19. 前記低速レートで動作する前記デジタルインターフェースにより生成されたノイズの電力スペクトルの密度は、前記ＲＦ受信回路で処理される信号のさらなる既知の周波数帯域内の最も低い周波数より低い周波数に位置するピークを有する第２のローブを備える請求項１２に記載の制御回路。
20. 移動体通信電話の一部として組み込まれる請求項１２に記載の制御回路。