JP5356133B2 - PWM pulse generator - Google Patents
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Abstract
Description
本発明は、スイッチング電源に使用されるパルス生成装置に係り、特に電源電圧変調方式の高周波電力増幅装置におけるスイッチング電源に好適なPWMパルス生成装置に関する。 The present invention relates to a pulse generator used for a switching power supply, and more particularly to a PWM pulse generator suitable for a switching power supply in a power supply voltage modulation type high frequency power amplifier.
アナログ無線通信用の送信機の場合、その終段高周波電力増幅部には、従来から電源電圧変調方式の高周波電力変調増幅装置が用いられている。
この電源電圧変調方式とは、増幅段の能動素子に供給される電源電圧を、例えば音声信号などの振幅変調信号により変化させて振幅変調が得られるようにしたもので、このとき増幅用の能動素子としてトランジスタが用いられていたことから、以前はコレクタ変調方式と呼ばれていた変調方式のことである。
In the case of a transmitter for analog wireless communication, a high-frequency power modulation amplification device of a power supply voltage modulation method has been conventionally used for the final-stage high-frequency power amplification unit.
In this power supply voltage modulation method, the power supply voltage supplied to the active element of the amplification stage is changed by an amplitude modulation signal such as an audio signal so that amplitude modulation can be obtained. Since a transistor is used as an element, this is a modulation method that was previously called a collector modulation method.
ところで、この電源電圧変調方式の高周波電力変調増幅装置には、振幅変調信号によって直流出力電圧が可変制御できるようにした電源装置が必要であるが、この電源装置には従来からPWM(パルス幅変調)スイッチング電源回路が多く使用されている。
そこで、このPWMスイッチング電源回路を用いた電源電圧変調方式の高周波電力変調増幅装置の一例について、図6により説明する。
この例は、交流電源により動作する無線送信装置における電源電圧変調方式の高周波電力変調増幅装置の一例で、このため、図示のように、例えば一般の配電系統などの100Vの交流電源ACから電力が供給されるようになっている。
By the way, this power supply voltage modulation type high frequency power modulation amplification apparatus requires a power supply apparatus in which the DC output voltage can be variably controlled by the amplitude modulation signal. Conventionally, this power supply apparatus has a PWM (pulse width modulation). ) Many switching power supply circuits are used.
An example of a power supply voltage modulation type high frequency power modulation amplifier using the PWM switching power supply circuit will be described with reference to FIG.
This example is an example of a power supply voltage modulation type high frequency power modulation amplifying apparatus in a wireless transmission device operating with an AC power supply. For this reason, as shown in the figure, for example, power is supplied from a 100 V AC power supply AC such as a general distribution system. It comes to be supplied.
そして、この交流電源ACから供給された交流は、トランスTにより所望の電圧に変換され、ダイオードDで整流して脈流となり、図示してない平滑回路により平滑化された結果、例えば50Vなどの所望の電圧Eの直流電源DCとして動作し、これにより電圧Eの直流が電界効果トランジスタFETのソース電極に供給される。
一方、音声信号などの振幅変調信号MはPWMパルス生成部PSに供給され、これにより、所望のスイッチング周期、例えば5μs周期(スイッチング周波数200kHz)のPWMパルス信号XがFETドライバDRを介して電界効果トランジスタFETのゲート電極に印加される。
The alternating current supplied from the alternating current power source AC is converted into a desired voltage by the transformer T, rectified by the diode D to become a pulsating current, and smoothed by a smoothing circuit (not shown). It operates as a direct current power source DC having a desired voltage E, whereby direct current of voltage E is supplied to the source electrode of the field effect transistor FET.
On the other hand, the amplitude modulation signal M such as an audio signal is supplied to the PWM pulse generation unit PS, whereby the PWM pulse signal X having a desired switching period, for example, 5 μs period (switching frequency 200 kHz) is applied to the field effect via the FET driver DR. Applied to the gate electrode of the transistor FET.
この結果、電界効果トランジスタFETはPWMパルス信号Xによりスイッチング制御され、電圧Eの直流が周期的に断続さるようになり、この結果、電圧EのON期間とOFF期間の比(デューティ比)で決まる平均値電圧をパルス電圧Yとしてドレイン電極から出力させるようになり、この結果、これらによりPWMスイッチング可変電圧回路としての機能が得られることになる。
この後、パルス電圧Yは所望の周波数特性、例えば遮断周波数が上記の200KHzよりも低く、音声信号周波数帯域の上限よりも高い周波数特性のローパスフィルタLFにより処理され、振幅変調信号Mに応じて電圧振幅が変化されている振幅変調電源電圧Zとして電力増幅部PAの電源端子に入力されるようになる。
As a result, the field effect transistor FET is switching-controlled by the PWM pulse signal X, and the direct current of the voltage E is periodically interrupted. As a result, it is determined by the ratio (duty ratio) between the ON period and the OFF period of the voltage E. The average value voltage is output from the drain electrode as the pulse voltage Y, and as a result, the function as a PWM switching variable voltage circuit is obtained.
Thereafter, the pulse voltage Y is processed by a low-pass filter LF having a desired frequency characteristic, for example, a cutoff frequency lower than the above-mentioned 200 KHz and higher than the upper limit of the audio signal frequency band. The amplitude-modulated power supply voltage Z whose amplitude is changed is input to the power supply terminal of the power amplifier PA.
このとき、電力増幅部PAは、この無線送信装置の終段高周波電力増幅部を構成し、その入力には所望の周波数の搬送波Cが供給されている。
そこで、電力増幅部PAは電源電圧変調方式により動作し、入力された搬送波Cを振幅変調し電力増幅して所望の電力の振幅変調波CPがアンテナに供給されるようにし、この結果、当該無線送信装置から振幅変調電波が送信されることになる。
At this time, the power amplifying unit PA constitutes a final-stage high-frequency power amplifying unit of the wireless transmission device, and a carrier wave C having a desired frequency is supplied to its input.
Therefore, the power amplifier PA operates according to the power supply voltage modulation method, and amplitude-modulates and power-amplifies the input carrier wave C so that an amplitude-modulated wave CP having a desired power is supplied to the antenna. An amplitude-modulated radio wave is transmitted from the transmission device.
ところで、このように、終段増幅器の電源電圧を可変させて振幅変調を得るようにした送信機の場合、その電源の電圧を、ほとんど0Vに近い電圧から、かなり高い電圧、例えば上記した50Vまで連続的に、しかも歪み無く可変させる必要があり、このためにはPWMパルス生成部PSに高い精度が要求されることになる。
このときPWMパルス生成部PSとしては、従来からアナログ回路によるものが使用されているが、近年は、ハードウエアとしてFPGA(Field Progeammable Gate Arrey)などのICを用いたディジタル回路による構成が可能になっている。
そこで、次に、このディジタル回路によるPWMパルス生成部PSについて、図7により説明する。
By the way, in the case of a transmitter in which the amplitude modulation is obtained by varying the power supply voltage of the final stage amplifier as described above, the power supply voltage is changed from a voltage almost close to 0 V to a considerably high voltage, for example, 50 V described above. It is necessary to vary continuously and without distortion. For this purpose, high accuracy is required for the PWM pulse generator PS.
At this time, an analog circuit is conventionally used as the PWM pulse generation unit PS, but in recent years, it has become possible to configure a digital circuit using an IC such as an FPGA (Field Progeammable Gate Arrey) as hardware. ing.
Next, the PWM pulse generation unit PS by this digital circuit will be described with reference to FIG.
図7に示すように、このディジタル回路によるPWMパルス生成部PSは、A/D(アナログ/ディジタル変調器)1と分周器2、それにパルス変換器3で構成されている。
そして、まず、A/D1は、サンプリング期間(変換期間)毎にアナログの振幅変調信号Mを10ビット(bit)のディジタル信号に変換する働きをする。
このときのサンプリング期間は200kHzのクロックにより与えられ、従って200kHzの逆数である5μs毎に10ビットのディジタル信号が得られることになる。
分周器2は、周波数が204.8MHzのクロックCLKを入力し、それを1024分周(1/1024)し、200kHzのクロックがA/D1に供給されるようにする。
As shown in FIG. 7, the PWM pulse generation unit PS by this digital circuit includes an A / D (analog / digital modulator) 1, a
First, the A /
The sampling period at this time is given by a 200 kHz clock, and therefore a 10-bit digital signal is obtained every 5 μs which is the inverse of 200 kHz.
The
そして、パルス変換器3は、204.8MHzのクロックCLKに同期して5μs期間の間に5ns間隔で1024回、パルスを発生する動作を行ない、このときA/D1から入力される10ビットのディジタル振幅変調信号MDの数値(ディジタル値)に対応して実際にパルスを発生させるか否かを決める。
つまり、ディジタル値が1のときは5μs期間の間、1024回に1回だけ、パルスを発生させ、ディジタル値が2のときは2回、……、ディジタル値が1023のときは1024回に1023回、という具合にパルスを発生させる。従って、ディジタル値が0ときは1024回中一度もパルスは発生させず、ディジタル値が1024なら1024回、全てパルスを発生することになる。
The
That is, when the digital value is 1, a pulse is generated only once every 1024 times for a period of 5 μs, twice when the digital value is 2,..., 1023 every 1024 times when the digital value is 1023. A pulse is generated such as times. Therefore, when the digital value is 0, no pulse is generated once in 1024 times, and when the digital value is 1024, all pulses are generated 1024 times.
この結果、200kHzのクロックによるA/D1のサンプリング期間毎に、つまり5μs毎にパルス変換器3から出力されるパルスの状態をみると、そこに含まれる204.8MHzのクロックCLKに同期したパルスの個数は常に振幅変調信号Mの振幅に対応したものとなり、従って、200kHzのクロックによる5μsの周期で、パルス変換器3からPWMパルス信号Xを得ることができ、ディジタル回路によりPWMパルス生成部PSが構成できることになる。
なお、このようなパルスデューティ比の制御によるPWMスイッチング電源回路に関する従来技術としては、例えば特許文献1の開示を挙げることができる。
As a result, when the state of the pulse output from the
In addition, as a prior art regarding the PWM switching power supply circuit by control of such a pulse duty ratio, the indication of
上記従来技術は、ディジタル回路として周波数の高いクロックで動作する回路を必要とする点に配慮がされておらず、装置コストと発熱量及び消費電力の増加に問題がある。
PWMパルス信号の生成をディジタル回路で行うと、パルス幅の変化が連続的から離散的になるが、このときの変化単位の最小値が振幅変換変化レベルの最小値で、分解能と呼ばれる。
そして、このディジタル回路における分解能がサンプリングノイズで、これが振幅変調の場合のノイズレベルが決まるが、このとき、一般的には−60dB以上が望ましい。
The above prior art does not take into consideration that a circuit that operates with a clock having a high frequency is required as a digital circuit, and there is a problem in an increase in device cost, heat generation amount, and power consumption.
When the PWM pulse signal is generated by a digital circuit, the pulse width changes from continuous to discrete. The minimum value of the change unit at this time is the minimum value of the amplitude conversion change level, which is called resolution.
The resolution in the digital circuit is sampling noise, and the noise level in the case of amplitude modulation is determined. In this case, generally, −60 dB or more is desirable.
上記従来技術の場合、PWMパルス信号Xは200kHzのクロックによる周期で、この場合、PWMパルス信号Xの周期は5μsであり、ここで振幅変調送信のS/Nを上記したように、60dB以上確保するためには、−60dB=1.0×10-3 なので、
5μs×1.0×10-3 =5ns
となり、5ns以下の分解能が必要になるので、上記したように、パルス変調器3として周波数204.8MHzのクロックCLKで動作するディジタル回路が用いられ、結果として、装置コストと発熱量及び消費電力の増加に問題が生じてしまうのである。
In the case of the above prior art, the PWM pulse signal X has a period of a 200 kHz clock. In this case, the period of the PWM pulse signal X is 5 μs, and the S / N of amplitude modulation transmission is secured at least 60 dB as described above. In order to do that, -60 dB = 1.0 × 10 −3 ,
5 μs × 1.0 × 10 −3 = 5 ns
Since a resolution of 5 ns or less is required, as described above, a digital circuit that operates with the clock CLK having a frequency of 204.8 MHz is used as the
本発明の目的は、低クロック周波数のディジタル回路により高S/Nが確保できるPWMパルス生成装置を提供することにある。 An object of the present invention is to provide a PWM pulse generation device capable of ensuring a high S / N ratio by a digital circuit having a low clock frequency.
上記目的は、ディジタル回路からなるパルス変換手段にディジタル振幅変調信号を入力し、当該パルス変換手段からパルス幅変調されたパルス信号を得るようにしたPWMパルス生成装置において、前記ディジタル振幅変調信号の中の一部のビットにより遅延時間が制御され、前記パルス幅変調されたパルス信号が入力されるアナログ遅延手段と、前記パルス変換手段から出力されるパルス信号と前記アナログ遅延手段から出力されるパルス信号の双方が入力される論理和回路手段とを設け、当該論理和回路手段から前記パルス幅変調されたパルス信号を得るようにして達成される。 An object of the present invention is to provide a PWM pulse generation apparatus in which a digital amplitude modulation signal is input to a pulse conversion means comprising a digital circuit, and a pulse width modulated pulse signal is obtained from the pulse conversion means. The delay time is controlled by some bits of the analog delay means, and the pulse signal modulated by the pulse width modulation, the pulse signal output from the pulse conversion means, and the pulse signal output from the analog delay means This is accomplished by providing an OR circuit means to which both of the signals are input, and obtaining the pulse width modulated pulse signal from the OR circuit means.
このとき、更に前記ディジタル振幅変調信号の中の一部のビットが入力される変換テーブルを設け、前記アナログ遅延手段に入力される前記ディジタル振幅変調信号の中の一部のビットのデータが前記変換テーブルによりテーブル処理されてから前記アナログ遅延手段に入力されるようにしても上記目的が達成され、ここで更に前記変換テーブルの入力にテスト信号を供給するテスト信号生成手段と、前記パルス幅変調されたパルス信号が入力されるアナログ−ディジタル変換手段と、前記テスト信号の各レベル値を横軸とし、前記テスト信号の各レベル値に対応して前記アナログ−ディジタル変換手段から得られるレベル値を縦軸としたテーブルを記憶する記録手段と、前記テーブルのデータを並び替え、補正用変換テーブルとして前記変換テーブルに設定する記録データの並び替え手段とを備え、前記アナログ遅延手段の回路素子特性のバラツキによる精度低下が抑えられるようにしてもよい。 At this time, a conversion table for inputting a part of the bits in the digital amplitude modulation signal is further provided, and the data of a part of the bits in the digital amplitude modulation signal input to the analog delay means is converted into the conversion table. The above-described object is achieved even when the analog delay means is input after being processed by a table, and further, a test signal generating means for supplying a test signal to the input of the conversion table, and the pulse width modulation. The analog-digital conversion means to which the pulse signal is inputted and the level values obtained from the analog-digital conversion means corresponding to the respective level values of the test signal are represented by the vertical axis. Recording means for storing a table as an axis and the data in the table are rearranged to obtain the conversion table as a correction conversion table. And a rearranging means for the recording data to be set in the table, it may be inaccuracy is suppressed due to variations of the circuit element characteristic of the analog delay means.
本発明によれば、クロック周波数が低いディジタル回路を用いてS/Nが高いPWMパルス生成装置が得られるので、発熱量と消費電力が少なくて済み、アナログ遅延手段による遅延時間のバラツキが抑えられるので、精度の高いPWMパルス生成装置を低コストで提供することができる。
また、このように分解能の高いパルスが低い周波数のクロックにより発生できる結果、本発明によれば、高S/Nの振幅変調送信装置を低コストで提供することができる。
According to the present invention, a PWM pulse generation device having a high S / N can be obtained using a digital circuit having a low clock frequency, so that heat generation and power consumption can be reduced, and variations in delay time due to analog delay means can be suppressed. Therefore, a highly accurate PWM pulse generation device can be provided at low cost.
In addition, as a result of such a high-resolution pulse being generated by a low-frequency clock, according to the present invention, a high S / N amplitude modulation transmitter can be provided at low cost.
本発明では、パルスを生成するディジタル回路に、更に分解能を高めるため、アナログの遅延手段を併用したもので、このため本発明の一実施の形態では、図1に示すように、PWMパルス生成部PSをディジタル回路10とアナログ遅延器20で構成する。
このときアナログ遅延器20は4ビット16段階で遅延時間の制御を行い、このためディジタル回路10によるパルス生成と同時にアナログ遅延器20に4ビットの情報を伝達し、ディジタルのパルスに更にディジタルの分解能の0/16〜15/16の遅延時間が付加されるようにする。
In the present invention, an analog delay means is used in combination with a digital circuit for generating a pulse to further increase the resolution. Therefore, in one embodiment of the present invention, as shown in FIG. PS is composed of a
At this time, the
この結果、パルスの分解能を16倍に細かくでき、1/16の周波数のクロックで同等の分解能が確保できることになる。
このとき、アナログ遅延器20の入力に変換テーブルを設け、アナログ遅延器20の時定数を決める抵抗やコンデンサなどの回路素子について、それらの特性に存在するバラツキが補正できるようにする。
As a result, the resolution of the pulse can be made 16 times finer, and an equivalent resolution can be secured with a clock of 1/16 frequency.
At this time, a conversion table is provided at the input of the
図1の実施形態において、まず、ディジタル回路10は、基本的には、図7で説明した従来技術におけるディジタル回路と同じで、A/D11と分周器12、それにパルス変換器13を備えている。
しかし、このとき、分周器12が12.8MHzの周波数のクロックCLKを入力し、それを64分周(1/64)し、200kHzのクロックがA/D11に供給されるようになっている点と、パルス変換器13が12.8MHzの周波数のクロックCLKで動作し、A/D11から出力される10ビットのディジタル信号の内の6ビットだけを入力し、残りの4ビットのディジタル信号はディジタル回路10から外部に出力され、アナログ遅延器20に供給されるようになっている点が、従来技術とは異なっている。
In the embodiment of FIG. 1, first, the
However, at this time, the
一方、アナログ遅延器20は、抵抗21と4個のコンデンサ22、23、24、25、4個のFET26、27、28、29、それに論理和回路30を備えている。
そして、まず、抵抗21とコンデンサ22、23、24、25はRC形の遅延手段を構成している。
次に、FET26、27、28、29は、ディジタル回路10のA/D11から供給される4ビットのディジタル信号に応じてON・OFF制御され、上記したRC形の遅延手段による遅延時間を16通りに切換え、当該遅延手段を可変遅延手段として機能させるためのスイッチング素子として動作し、ディジタル回路10のパルス変換器13から供給される6ビット分のディジタル信号によるパルス信号に順次、所望の遅延を与える働きをする。
On the other hand, the
First, the
Next, the
また、論理和回路30は、ディジタル回路10のパルス変換器13から供給される6ビット分のディジタル信号によるパルス信号と、上記した可変遅延手段により遅延されたパルス信号の双方を入力し、パルス信号Xとして出力する働きをする。
そこで、以下、この図1に示す本発明の実施形態に係るPWMパルス生成部PSの動作について説明する。
The OR
Therefore, the operation of the PWM pulse generator PS according to the embodiment of the present invention shown in FIG. 1 will be described below.
ディジタル回路10のパルス変換器13は、12.8MHzのクロックCLKに同期して5μs期間の間に64回、0.078125μs(5μs/64)間隔でパルスを発生する動作を行ない、このときA/D11から入力される6ビットのディジタル振幅変調信号MDの数値(ディジタル値)に対応して実際にパルスを発生させるか否かを決める。
つまり、この場合、6ビット分のディジタル値が1のときは5μs期間の間、64回に1回だけパルスを発生させ、ディジタル値が2のときは2回、……、ディジタル値が63のときは64回に63回、そして、ディジタル値が64のときは64回、全てパルスを発生することになる。
The
That is, in this case, when the digital value for 6 bits is 1, a pulse is generated only once in 64 times for a period of 5 μs, twice when the digital value is 2, and so on. In some cases, pulses are generated 63 times in 64 times, and 64 times when the digital value is 64.
この結果、200kHzのクロックによるA/D1のサンプリング期間毎に、つまり5μs毎に、パルス変換器13から出力されるパルスの状態をみると、そこに含まれる12.8MHzのクロックCLKに同期したパルスの個数は常に振幅変調信号Mの振幅に対応したものとなる。
こうしてパルス変換器13から、5μsの周期で6ビット分のディジタル値に対応したパルス信号が得られ、アナログ遅延器20の可変遅延手段に入力される。
As a result, when the state of the pulse output from the
In this way, a pulse signal corresponding to a 6-bit digital value is obtained from the
可変遅延手段のFET26〜29は、4ビットのディジタル値により、16通りの異なったパターンで5μs毎にON・OFFされている。
従って、コンデンサ22〜25も同じく16種類の異なった組み合わせで5μs毎に共通電位点(アース)に接続され、この結果、抵抗21に対して16種類の異なった静電容量が接続されるようになり、可変遅延手段は4ビットのディジタル値に応じて16種類の異なった遅延時間を付加することになる。
The
Accordingly, the capacitors 22 to 25 are also connected to the common potential point (ground) every 5 μs in 16 different combinations, and as a result, 16 different capacitances are connected to the
ここで、抵抗21の抵抗値と4個のコンデンサ22〜25の各々の静電容量値を、例えば図示の通り、適切な値に選択することにより、遅延時間が0μsから0.0732μs((5μs/64)×(15/16))までの間で等間隔になっている16通りの遅延時間にすることができる。
以下、説明のため、5μsの周期でパルス変換器13から供給されているパルス信号についてはパルス信号XAとし、抵抗21とコンデンサ22〜25で形成されている可変遅延手段によって遅延が与えられた後のパルス信号のことはパルス信号XBする。
Here, by selecting the resistance value of the
Hereinafter, for the sake of explanation, the pulse signal supplied from the
そうすると、パルス信号XBは、1個のパルス信号XAに対して0μs〜0.0732μsの遅延された信号となる。
そして、このパルス信号XBは論理和回路30に入力され、パルス信号XAと同じ線路に出力される。
この結果、論理和回路30からは、1個のパルス信号XAの後に16通り(0μs〜0.0732μs)のパルス遅延信号XBが続いた状態にされ、パルス信号Xとなる。
Then, the pulse signal XB becomes a delayed signal of 0 μs to 0.0732 μs with respect to one pulse signal XA.
The pulse signal XB is input to the
As a result, the
ここで、パルス信号XBについてみると、上記したように、その直前にあるパルス信号XAと、それを0μs〜0.0732μsの分解能で遅らせた信号になっている。
そこでパルス信号Xについてみると、5μsの周期で出力される64個のパルスの夫々毎に、更に16通りの遅延が付加された信号になっていて、これは5μsの間に1024(64×16)個のパルスが存在している状態と同じであり、この結果、約5ns(4.88ns)の分解能になっていることが判る。
Here, regarding the pulse signal XB, as described above, the pulse signal XA immediately before it and a signal obtained by delaying it with a resolution of 0 μs to 0.0732 μs are obtained.
Therefore, regarding the pulse signal X, each of the 64 pulses output at a period of 5 μs is a signal to which 16 delays are added, and this is 1024 (64 × 16) in 5 μs. It can be seen that the resolution is about 5 ns (4.88 ns) as a result.
このとき、パルス変換器13のクロックCLKは周波数が12.8MHzであるから、従来技術の場合よりもクロック周波数が低いディジタル回路を用いてPWMパルス生成部PSが構成されていることになる。
具体的に説明すると、図7の従来技術では、所望の分解能を得るために、パルス変換器3として、204.8MHzの周波数のクロックCLKを用いたディジタル回路が必要であったが、この実施形態では、パルス変換部13が、12.8MHzの周波数のクロックCLKにより動作するディジタル回路により構成できることが判る。
At this time, since the clock CLK of the
Specifically, in the prior art of FIG. 7, a digital circuit using a clock CLK having a frequency of 204.8 MHz is required as the
従って、この実施形態によれば、クロック周波数が高いディジタル回路を用いなくても分解能が高いパルス信号が生成可能なPWMパルス生成部が構成でき、この結果、発熱量と消費電力が少ないPWMパルス生成部を低コストで提供でき、更に省エネ化に寄与することができる。 Therefore, according to this embodiment, it is possible to configure a PWM pulse generator that can generate a pulse signal with high resolution without using a digital circuit with a high clock frequency. As a result, PWM pulse generation with low heat generation and low power consumption can be configured. Can be provided at low cost, and further contribute to energy saving.
ところで、この場合、アナログ遅延器20の可変遅延手段による遅延時間が、0μsから0.0732μs((5μs/64)×(15/16))までの16通りの遅延時間間で等間隔になっていることが分解能を精度良く維持するための要件となり、このためには、可変遅延手段を構成している回路素子、すなわち抵抗21とコンデンサ22〜25の各々について、それらが仕様どおりの抵抗値と静電容量値を持っている必要がある。
By the way, in this case, the delay time by the variable delay means of the
しかしながら、抵抗器やコンデンサなどの回路素子は、一般に仕様についての精度が低く、特に汎用品の場合、仕様値に対する許容誤差が数%から数10%にも達するのが実情である。
これは、このような回路素子の場合、製造工程で精度を維持するのが極めて難しいからであり、従って、高精度の素子は特注品とするか、選別品とするしかなく、何れにしても極めて高価な素子にならざるを得ない。
However, circuit elements such as resistors and capacitors generally have low accuracy with respect to specifications. In particular, in the case of general-purpose products, the actual error is that the tolerance for the specification values reaches several percent to several tens of percent.
This is because in the case of such a circuit element, it is extremely difficult to maintain the accuracy in the manufacturing process. Therefore, a high-precision element can only be a custom-made product or a selected product. It must be an extremely expensive element.
ここで、図2は、本発明の第2の実施形態を示したもので、図において、14は変換テーブルで、その他の構成は、図1の実施形態(第1の実施形態)と同じであり、従って、この第2の実施形態は、図1の第1の実施形態に変換テーブル14を追加したものに相当する。
この変換テーブル14には、予め補正用変換テーブルが設定してあり、これによりA/D11から入力した4ビットのデータについて所望のデータ並べ替え補正を施し、補正された4ビットのデータをアナログ遅延器20の4個のFET26〜29に供給し、遅延時間を16通りに切換えることにより、抵抗21とコンデンサ22〜25の各々の特性にバラツキがあっても、所望の遅延特性が得られるようにしたものであり、この結果、抵抗21及びコンデンサ22〜25として汎用品を用いても、所望の精度が容易に得られるようになる。
Here, FIG. 2 shows a second embodiment of the present invention. In the figure,
In this conversion table 14, a correction conversion table is set in advance, whereby the desired data rearrangement correction is performed on the 4-bit data input from the A /
ところで、このためには、上記したように、補正用変換テーブルを予め変換テーブル14に設定しておく必要があるが、この補正用変換テーブルは、アナログ遅延器20に設けた抵抗21とコンデンサ22〜25の各々により得られる遅延時間特性に応じて設定しなければならない。
そこで、次に、この補正用変換テーブルの設定手順について、図3により説明する。
この場合、まず、図示のように、所望のテスト信号、すなわちディジタル値で0から15までの各レベルを表わす16通りの4ビットのテスト信号Tを順次生成してパルス変換器13と変換テーブル14に供給する。
このとき、変換テーブル14には、例えば入力と出力が等しくなるようにしたテーブルを補正用変換テーブルの初期値として設定しておく。
For this purpose, as described above, it is necessary to set the correction conversion table in the conversion table 14 in advance. This correction conversion table is composed of the
Next, the procedure for setting the correction conversion table will be described with reference to FIG.
In this case, first, as shown in the figure, a desired test signal, that is, 16 4-bit test signals T each representing a digital value from 0 to 15 are sequentially generated to generate a
At this time, in the conversion table 14, for example, a table in which the input and the output are equal is set as the initial value of the correction conversion table.
そして、このとき論理和回路30から出力されるパルス信号Xを、不要分除去用のLPF31を介してA/D32に供給し、得られたディジタル値を記録処理33によりテーブルとしえ記録する。
このとき記録されるテーブルは、テスト信号Tの各レベル値を入力として横軸に示し、テスト信号Tの各レベル値に対応してA/D32から得られるレベル値を出力として縦軸に示したものであり、従って、アナログ遅延器20の抵抗21とコンデンサ22〜25が仕様通りの抵抗値と静電容量値を持っていた場合には、テーブルの入力と出力の関係は傾斜が一定の直線特性となる。
At this time, the pulse signal X output from the
In the table recorded at this time, each level value of the test signal T is shown as an input on the horizontal axis, and a level value obtained from the A /
例えば、この場合は、補正用変換テーブルが上記した初期値に設定されているので、テーブルの横軸と縦軸の関係は、図4に“理想”として示した通り、入力と出力のレベルが1対1になっている特性となる。
しかしながら、抵抗21とコンデンサ22〜25が仕様通りの抵抗値と静電容量値を持っていなかった場合には、例えば図4に“改善前”として示した特性になってしまい、この場合、“理想”からかけ離れた特性になってしまうので、所望の精度は望めない。
For example, in this case, since the correction conversion table is set to the above-described initial value, the relationship between the horizontal axis and the vertical axis of the table is as shown in FIG. The characteristic becomes one-to-one.
However, when the
そこで、この場合は、記録データの並び替え処理34を実行し、“改善前”の特性が“理想”として示した特性に近づくよう、図4に“改善後”として示した特性になるように入力と出力のデータを入替えたテーブルとし、これを補正用変換テーブルとして変換テーブル14に設定する。
この結果、“理想”特性に対して、かなりの精度で近似した遅延時間が得られることになり、従って、抵抗21及びコンデンサ22〜25として汎用品を用いても、所望の精度が容易に得られるようにすることができる。
Therefore, in this case, the recording
As a result, a delay time approximated with considerable accuracy can be obtained with respect to the “ideal” characteristic. Therefore, even if general-purpose products are used as the
このときの記録データの並び替え処理34の具体例について、図5により説明する。
この図5は、横軸に4ビットのディジタル信号で表わされるデータのアドレス値をとり、縦軸には、このアドレス値に対応して、図示の抵抗値の抵抗21と同じく図示の静電容量値のコンデンサ22〜25により与えられる遅延時間をとってテーブルとしたものであり、従って“理想”特性は、図示のように直線となる。
しかし、ここでいま、部品に特性のバラツキがあり、例えばコンデンサ22の静電容量値が、図示の100pFから130pFと30%増加し、この結果、図示の“理想”特性から“補正前”特性、つまり記録データの並び替え処理34を実行する前の特性に変わってしまったとする。
A specific example of the recording
In FIG. 5, the horizontal axis represents the address value of the data represented by a 4-bit digital signal, and the vertical axis represents the electrostatic capacitance shown in the same manner as the
However, here, there is a variation in the characteristics of the components. For example, the capacitance value of the capacitor 22 is increased by 30% from 100 pF to 130 pF as shown in the figure. That is, it is assumed that the recording
そこで、この場合、記録データの並び替え処理34により、補正後のアドレス値として示されているように、データの並び替えを行ない、“補正後”特性が得られるようにすれば、抵抗21及びコンデンサ22〜25として汎用品を用いても、所望の精度が容易に得られることになる。
このときのPWMパルス生成部PSの変換テーブル14に対する補正用変換テーブルの設定は、通常、このPWMパルス生成部PSが適用されている高周波電力変調増幅装置の使用を開始するまでに実行しておけば良いが、しかし、必要に応じて随時、実行しても良いことはいうまでもない。
Therefore, in this case, if the data is rearranged by the recording
The setting of the correction conversion table for the conversion table 14 of the PWM pulse generation unit PS at this time should normally be executed before the use of the high-frequency power modulation amplification apparatus to which the PWM pulse generation unit PS is applied. However, it goes without saying that it may be executed as needed.
ここで、上記実施形態は説明のための一例として記載したものであり、従って、本発明は、上記実施形態におけるクロック周波数や回路素子の数値に限定されることなく実施可能なことはいうまでもない。 Here, the above embodiment is described as an example for explanation, and therefore it is needless to say that the present invention can be implemented without being limited to the clock frequency and the numerical value of the circuit element in the above embodiment. Absent.
11:A/D(アナログ・ディジタル変換器)
12:分周器(1/64)
13:パルス変換器
14:変換テーブル
21:抵抗(遅延手段を構成する抵抗)
22〜25:コンデンサ(遅延手段を構成するコンデンサ)
26〜29:FET(遅延手段を可変遅延手段とするためのスイッチング素子)
30:論理和回路
31:LPF(ローパスフィルタ)
32:A/D(アナログ・ディジタル変換器)
11: A / D (analog / digital converter)
12: Divider (1/64)
13: Pulse converter 14: Conversion table 21: Resistance (resistance constituting delay means)
22-25: Capacitor (capacitor constituting delay means)
26-29: FET (switching element for making delay means variable delay means)
30: OR circuit 31: LPF (low pass filter)
32: A / D (analog / digital converter)
Claims (3)
前記ディジタル振幅変調信号の中の一部のビットにより遅延時間が制御され、前記パルス幅変調されたパルス信号が入力されるアナログ遅延手段と、
前記パルス変換手段から出力されるパルス信号と前記アナログ遅延手段から出力されるパルス信号の双方が入力される論理和回路手段とを設け、
当該論理和回路手段から前記パルス幅変調されたパルス信号を得るように構成したことを特徴とするPWMパルス生成装置。 In a PWM pulse generation device in which a digital amplitude modulation signal is input to pulse conversion means composed of a digital circuit, and a pulse signal subjected to pulse width modulation is obtained from the pulse conversion means.
An analog delay means in which a delay time is controlled by some bits in the digital amplitude modulation signal, and the pulse signal modulated by the pulse width is input;
An OR circuit means for inputting both a pulse signal output from the pulse conversion means and a pulse signal output from the analog delay means;
A PWM pulse generation device characterized in that the pulse width modulated pulse signal is obtained from the OR circuit means.
前記ディジタル振幅変調信号の中の一部のビットが入力される変換テーブルを設け、
前記アナログ遅延手段に入力される前記ディジタル振幅変調信号の中の一部のビットのデータが前記変換テーブルによりテーブル処理されてから前記アナログ遅延手段に入力されるように構成したことを特徴とするPWMパルス生成装置。 The PWM pulse generation device according to claim 1,
Providing a conversion table into which some of the bits in the digital amplitude modulation signal are input;
The PWM is characterized in that data of a part of the bits in the digital amplitude modulation signal input to the analog delay means is processed by the conversion table and then input to the analog delay means. Pulse generator.
前記変換テーブルの入力にテスト信号を供給するテスト信号生成手段と、
前記パルス幅変調されたパルス信号が入力されるアナログ−ディジタル変換手段と、
前記テスト信号の各レベル値を横軸とし、前記テスト信号の各レベル値に対応して前記アナログ−ディジタル変換手段から得られるレベル値を縦軸としたテーブルを記憶する記録手段と、
前記テーブルのデータを並び替え、補正用変換テーブルとして前記変換テーブルに設定する記録データの並び替え手段とを備え、
前記アナログ遅延手段の回路素子特性のバラツキによる精度低下が抑えられるように構成されていることを特徴とするPWMパルス生成装置。 The PWM pulse generation device according to claim 2,
Test signal generating means for supplying a test signal to the input of the conversion table;
Analog-to-digital conversion means to which the pulse width modulated pulse signal is input;
Recording means for storing a table with each level value of the test signal as a horizontal axis and a level value obtained from the analog-digital conversion means corresponding to each level value of the test signal as a vertical axis;
Reordering the data of the table, and comprising a reordering means for recording data set in the conversion table as a correction conversion table,
A PWM pulse generation device configured to suppress a decrease in accuracy due to variations in circuit element characteristics of the analog delay means.
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