JP5350878B2 - Trench gate power semiconductor device and manufacturing method thereof - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a trench gate power semiconductor device that is higher in reliability than a conventional trench gate power semiconductor device and has high ESD resistance. <P>SOLUTION: The trench gate power semiconductor device 100 includes a plurality of trenches 120, 122 arrayed in stripes at a predetermined first pitch (a) in plan view, and outermost trenches 122 between the plurality of trenches 120, 122 include a plurality of auxiliary trenches 124, protruding outward from the trenches 122 in a second direction (x direction) perpendicular to a first direction (y direction) where the trenches 122 extend, formed at a prescribed second pitch (b) set to 0.5 to 1.5 times as large as the first pitch (a) in the first direction (y direction). <P>COPYRIGHT: (C)2011,JPO&amp;INPIT

Description

本発明は、トレンチゲートパワー半導体装置及びその製造方法に関する。   The present invention relates to a trench gate power semiconductor device and a manufacturing method thereof.

従来、溝の中に埋め込まれたゲート電極（トレンチゲート）によって半導体基板の縦方向に流れる電流のスイッチングを行うトレンチゲートパワーＭＯＳＦＥＴが知られている（例えば、特許文献１参照。）。   Conventionally, a trench gate power MOSFET is known that performs switching of a current flowing in a vertical direction of a semiconductor substrate by a gate electrode (trench gate) embedded in a trench (see, for example, Patent Document 1).

図１０は、従来のトレンチゲートパワーＭＯＳＦＥＴ９００を説明するために示す図である。図１０（ａ）は従来のトレンチゲートパワーＭＯＳＦＥＴ９００の断面図であり、図１０（ｂ）は従来のトレンチゲートパワーＭＯＳＦＥＴ９００の平面図である。   FIG. 10 is a diagram for explaining a conventional trench gate power MOSFET 900. FIG. 10A is a cross-sectional view of a conventional trench gate power MOSFET 900, and FIG. 10B is a plan view of the conventional trench gate power MOSFET 900.

従来のトレンチゲートパワーＭＯＳＦＥＴ９００は、図１０（ａ）に示すように、ｎ−型ドリフト層９１４及びｎ−型ドリフト層９１４の第１主面側に位置するｐ型ボディ層９１６を有する半導体基板９１０と、半導体基板９１０の第１主面側の表面からｎ−型ドリフト層９１４に達するように形成された溝９２０，９２２と、溝９２０，９２２の内周面に形成されたゲート絶縁膜９３０と、溝９２０，９２２の内部にゲート絶縁膜９３０を介して形成されたゲート電極９４０と、ｐ型ボディ層９１６の表面に溝９２０，９２２の側面と接するように形成されたｎ＋型ソース領域９５０と、半導体基板９１０の第１主面側の表面にゲート電極９４０と絶縁された状態で形成されたソース電極９６０と、半導体基板９１０の第２主面側の表面に形成されたドレイン電極９７０とを備える。そして、従来のトレンチゲートパワーＭＯＳＦＥＴ９００においては、図１０（ｂ）に示すように、溝９２０，９２２として、平面的にみて所定の第１ピッチａでストライプ状に配列された複数本の溝を備える。なお、符号９２２は溝９２０，９２２のうち最も外側の溝を示し、符号９２０は溝９２０，９２２のうち他の溝（２本の溝９２２に挟まれた溝）を示す。また、符号９１２は、ｎ−型ドリフト層９１４の第２主面側に位置するｎ＋型半導体層を示す。半導体基板９１０は、シリコンからなる。 As shown in FIG. 10A, a conventional trench gate power MOSFET 900 includes a semiconductor substrate 910 having an n − type drift layer 914 and a p type body layer 916 located on the first main surface side of the n − type drift layer 914. And grooves 920 and 922 formed so as to reach the n − type drift layer 914 from the surface on the first main surface side of the semiconductor substrate 910, and a gate insulating film 930 formed on the inner peripheral surface of the grooves 920 and 922, The gate electrode 940 formed in the trenches 920 and 922 through the gate insulating film 930, and the n + -type source region 950 formed on the surface of the p-type body layer 916 so as to be in contact with the side surfaces of the trenches 920 and 922. A source electrode 960 formed on the surface of the semiconductor substrate 910 on the first main surface side in a state of being insulated from the gate electrode 940, and a surface of the semiconductor substrate 910 on the second main surface side And a drain electrode 970 formed on the substrate. In the conventional trench gate power MOSFET 900, as shown in FIG. 10B, the grooves 920 and 922 are provided with a plurality of grooves arranged in stripes at a predetermined first pitch a in plan view. . Reference numeral 922 indicates the outermost groove of the grooves 920 and 922, and reference numeral 920 indicates the other groove (the groove sandwiched between the two grooves 922) of the grooves 920 and 922. Reference numeral 912 denotes an n + type semiconductor layer located on the second main surface side of the n − type drift layer 914. The semiconductor substrate 910 is made of silicon.

従来のトレンチゲートパワーＭＯＳＦＥＴ９００によれば、溝９２０，９２２の中に埋め込まれたゲート電極９４０によって半導体基板９１０の縦方向に流れる電流のスイッチングを行うことができるため、プレーナ型のパワーＭＯＳＦＥＴに比べてセルの集積度を大幅に高くすることができ、オン抵抗を大幅に低減することができる。   According to the conventional trench gate power MOSFET 900, since the current flowing in the vertical direction of the semiconductor substrate 910 can be switched by the gate electrode 940 embedded in the grooves 920 and 922, compared to the planar type power MOSFET. The degree of cell integration can be greatly increased, and the on-resistance can be greatly reduced.

特開２００２−２９９６１９号公報JP 2002-299619 A

しかしながら、本発明者らの実験によれば、従来のトレンチゲートパワーＭＯＳＦＥＴ９００においては、溝９２０，９２２を形成するための写真工程を実施する過程で、最も外側の溝９２２の部分（特に外側長辺の部分）におけるフォトレジストが、他の溝９２０の部分におけるフォトレジストよりも強く現像される結果、最も外側の溝９２２の部分でフォトレジストの開口幅が所定値よりも広くなったり、最も外側の溝９２２の部分でフォトレジストの開口の形状が所定形状から変形したりするという問題があることがわかった。このような問題があると、最も外側の溝９２２の底面及び側面に形成されるゲート絶縁膜９３０の表面積、膜厚、表面状態などが不均一になるため、これらに起因して、トレンチゲートパワー半導体装置の信頼性が低下し、さらにはＥＳＤ耐量も低下する。なお、このような問題は、トレンチゲートパワーＭＯＳＦＥＴを微細化すればするほど、顕著な問題となる。   However, according to experiments by the present inventors, in the conventional trench gate power MOSFET 900, in the process of performing the photographic process for forming the grooves 920 and 922, the outermost groove 922 portion (especially the outer long side) As a result, the photoresist width in the outermost groove 922 becomes wider than a predetermined value, or the photoresist on the outermost It has been found that there is a problem that the shape of the opening of the photoresist is deformed from a predetermined shape at the groove 922 portion. If there is such a problem, the surface area, film thickness, surface state, and the like of the gate insulating film 930 formed on the bottom and side surfaces of the outermost trench 922 become non-uniform. The reliability of the semiconductor device is lowered, and the ESD tolerance is also lowered. Such a problem becomes more prominent as the trench gate power MOSFET is miniaturized.

図１１及び図１２は、従来のトレンチゲートパワーＭＯＳＦＥＴ９００における問題点を説明するために示す図である。図１１（ａ）は上記写真工程を実施する際に用いるフォトマスクＭ９０の平面図であり、図１１（ｂ）は上記写真工程を実施する過程で形成されるフォトレジストＲ９０の平面図である。図１２（ａ）〜図１２（ｄ）は上記写真工程における各工程図である。なお、図１１（ａ）において斜線部はフォトマスクＭ９０において光が通過しない領域を示し、白抜き部はフォトマスクＭ９０において光が通過する領域を示す。また、図１１（ｂ）において斜線部はフォトレジストＲ９０が残存している領域を示し、白抜き部はフォトレジストＲ９０が現像により除去された領域を示す。フォトレジストＲ９０はポジ型レジストである。また、図１２において、符号９１８は、シリコン酸化膜を示し、符号Ｌは露光光を示し、符号Ａ１はフォトレジストＲ９０が現像により所定量を超えて除去された領域を示し、符号Ａ２はシリコン酸化膜９１８がドライエッチングにより所定量を超えて除去された領域を示し、符号Ａ３は半導体基板９１０ドライエッチングにより所定量を超えて除去された領域を示す。 FIGS. 11 and 12 are diagrams for explaining problems in the conventional trench gate power MOSFET 900. FIG. FIG. 11A is a plan view of a photomask M90 used when performing the photographic process, and FIG. 11B is a plan view of a photoresist R90 formed in the process of performing the photographic process. FIGS. 12A to 12D are process diagrams in the photographic process. In FIG. 11A, the hatched portion indicates a region where light does not pass through the photomask M90, and the white portion indicates a region where light passes through the photomask M90. In FIG. 11B, the hatched portion indicates a region where the photoresist R90 remains, and the white portion indicates a region where the photoresist R90 is removed by development. The photoresist R90 is a positive resist. Further, in FIG. 12, reference numeral 918 denotes a silicon oxide film, reference numeral L represents exposure light, reference numeral A 1 is a region where the photoresist R90 is removed beyond a predetermined amount by development code A 2 is silicon oxide film 918 indicates the areas removed beyond a predetermined amount by dry etching, code a 3 denotes a region which is removed beyond a predetermined amount by the semiconductor substrate 910 dry etching.

従来のトレンチゲートパワーＭＯＳＦＥＴ９００においては、図１２（ａ）〜図１２（ｂ）に示すように、溝９２０，９２２を形成するための写真工程を実施する過程で、最も外側の溝９２２の部分（特に外側長辺の部分）におけるフォトレジストＲ９０が、他の溝９２０の部分におけるフォトレジストＲ９０よりも強く露光される結果、最も外側の溝９２２の部分でフォトレジストＲ９０の開口幅が所定値よりも広くなったり、最も外側の溝９２２の部分でフォトレジストＲ９０の開口の形状が所定形状から変形したりする（図１２（ｂ）の符号Ａ１部分参照。）。また、これに起因して、最も外側の溝９２２の部分でシリコン酸化膜９１８の開口幅が所定値よりも広くなったり、最も外側の溝９２２の部分でシリコン酸化膜９１８の開口の形状が所定形状から変形したりする（図１２（ｃ）の符号Ａ２部分参照。）。さらにまた、これに起因して、最も外側の溝９２２の幅が所定値よりも広くなったり、最も外側の溝９２２の形状が所定形状から変形したりするのである（図１２（ｄ）の符号Ａ３部分参照。）。 In the conventional trench gate power MOSFET 900, as shown in FIGS. 12A to 12B, in the process of performing the photographic process for forming the grooves 920 and 922, the outermost groove 922 portion ( In particular, the photoresist R90 in the outer long side portion) is exposed more strongly than the photoresist R90 in the other groove 920 portion. As a result, the opening width of the photoresist R90 in the outermost groove 922 portion is smaller than a predetermined value. or wider, most portion of the outer groove 922 is the shape of the opening of the photoresist R90 or deformed from a predetermined shape (reference symbol a 1 portion of FIG. 12 (b).). Further, due to this, the opening width of the silicon oxide film 918 is wider than a predetermined value in the outermost groove 922 portion, or the opening shape of the silicon oxide film 918 is predetermined in the outermost groove 922 portion. or deformed from a shape (reference symbol a 2 portion of FIG. 12 (c).). Furthermore, due to this, the width of the outermost groove 922 becomes wider than a predetermined value, or the shape of the outermost groove 922 is deformed from the predetermined shape (reference numeral in FIG. 12D). A See part 3 ).

その結果、従来のトレンチゲートパワーＭＯＳＦＥＴ９００においては、複数本の溝９２０，９２２のうち最も外側の溝９２２の底面及び側面に形成されるゲート絶縁膜９３０の表面積、膜厚、表面状態などが不均一になるため、これらに起因して、トレンチゲートパワー半導体装置の信頼性が低下し、さらにはＥＳＤ耐量も低下する。   As a result, in the conventional trench gate power MOSFET 900, the surface area, film thickness, surface state, etc. of the gate insulating film 930 formed on the bottom and side surfaces of the outermost groove 922 among the plurality of grooves 920, 922 are non-uniform. Therefore, due to these, the reliability of the trench gate power semiconductor device is lowered, and the ESD tolerance is also lowered.

そこで、このような問題を解決するために、複数本の溝９２０，９２２のうち最も外側の溝９２２のさらに外側にダミーの溝（溝の内部の金属層はゲート電極として機能させない。）を形成することが考えられる。このようにすれば、溝９２０，９２２を形成するための写真工程を実施する過程で、最も外側の溝９２２の部分と他の溝９２０の部分との間でフォトレジストＲ９０を同等の条件で露光させることができ、その結果、最も外側の溝９２２の底面及び側面に形成されるゲート絶縁膜９３０の表面積、膜厚、表面状態などを均一にすることができると考えられる。しかしながら、この方法の場合は、トレンチゲートパワーＭＯＳＦＥＴにおける無効領域が大きくなってしまうため、好ましい方法とは言えない。   Therefore, in order to solve such a problem, a dummy groove (a metal layer inside the groove is not allowed to function as a gate electrode) further outside the outermost groove 922 of the plurality of grooves 920 and 922. It is possible to do. In this way, in the process of performing the photographic process for forming the grooves 920 and 922, the photoresist R90 is exposed under the same condition between the outermost groove 922 and the other groove 920. As a result, it is considered that the surface area, film thickness, surface state, and the like of the gate insulating film 930 formed on the bottom and side surfaces of the outermost trench 922 can be made uniform. However, this method is not a preferable method because the ineffective region in the trench gate power MOSFET becomes large.

なお、このような問題は、溝９２０，９２２が微細化（溝９２０，９２２の幅が例えば０．５μｍ。溝９２０，９２２のピッチが例えば３μｍ。）すればするほど大きな問題となる。また、このような問題は、トレンチゲートパワーＭＯＳＦＥＴの場合だけに見られる問題ではなく、トレントゲートを有するＩＧＢＴその他のパワー半導体装置全般に見られる問題である。   Such a problem becomes more serious as the grooves 920 and 922 are miniaturized (the width of the grooves 920 and 922 is 0.5 μm, for example, and the pitch of the grooves 920 and 922 is 3 μm, for example). Further, such a problem is not a problem seen only in the case of a trench gate power MOSFET, but a problem found in IGBTs and other power semiconductor devices having a torrent gate in general.

そこで、本発明は、このような問題を解決するためになされたもので、従来のトレンチゲートパワー半導体装置よりも信頼性が高く、かつ、ＥＳＤ耐量も高いトレンチゲートパワー半導体装置を提供することを目的とする。また、そのようなトレンチゲートパワー半導体装置を製造することができるトレンチゲートパワー半導体装置の製造方法を提供することを目的とする。   Accordingly, the present invention has been made to solve such a problem, and provides a trench gate power semiconductor device having higher reliability and higher ESD tolerance than conventional trench gate power semiconductor devices. Objective. Moreover, it aims at providing the manufacturing method of the trench gate power semiconductor device which can manufacture such a trench gate power semiconductor device.

［１］本発明のトレンチゲートパワー半導体装置は、第１導電型のドリフト層及び前記ドリフト層の第１主面側に位置する第２導電型のボディ層を有する半導体基板と、前記半導体基板の第１主面側の表面から前記ドリフト層に達するように形成された溝と、前記溝の内周面に形成されたゲート絶縁膜と、前記溝の内部に前記ゲート絶縁膜を介して形成されたゲート電極と、前記ボディ層の表面に前記溝の側面と接するように形成された第１導電型のソース領域と、前記半導体基板の第１主面側の表面に前記ゲート電極と絶縁された状態で形成された第１電極と、前記半導体基板の第２主面側の表面に形成された第２電極とを備え、前記溝として、平面的にみて所定の第１ピッチでストライプ状に配列された複数本の溝を備えるトレンチゲートパワー半導体装置であって、前記複数本の溝のうち最も外側の溝においては、当該溝が延在する第１方向に垂直な第２方向に沿ってかつ当該溝の外側に向かって突出する複数本の補助溝が、前記第１ピッチの０．５倍以上、１．５倍以下の値に設定された所定の第２ピッチで前記第１方向に沿って形成されていることを特徴とする。 [1] A trench gate power semiconductor device according to the present invention includes a semiconductor substrate having a first conductivity type drift layer and a second conductivity type body layer located on the first main surface side of the drift layer; A groove formed so as to reach the drift layer from the surface on the first main surface side, a gate insulating film formed on an inner peripheral surface of the groove, and formed inside the groove via the gate insulating film A gate electrode; a source region of a first conductivity type formed on the surface of the body layer so as to be in contact with a side surface of the groove; and a surface of the semiconductor substrate on a first main surface side insulated from the gate electrode. A first electrode formed in a state and a second electrode formed on a surface on the second main surface side of the semiconductor substrate, and the grooves are arranged in stripes at a predetermined first pitch in plan view Trench gate with a plurality of grooves formed In the power semiconductor device, in the outermost groove among the plurality of grooves, a plurality of protrusions project along the second direction perpendicular to the first direction in which the groove extends and toward the outside of the groove. The auxiliary grooves are formed along the first direction at a predetermined second pitch set to a value not less than 0.5 times and not more than 1.5 times the first pitch. .

なお、第１ピッチの０．５倍以上、１．５倍以下の値に設定された所定の第２ピッチで補助溝を形成することとしたのは、第２ピッチが第１ピッチの１．５倍を超える場合には、最も外側の溝の部分と他の溝の部分との間で写真工程を同等の条件で実施することが困難となり好ましくないからであり、また、第２ピッチが第１ピッチの０．５倍未満の場合には、能働領域の面積が狭くなり駆動能力が低下するため好ましくないからである。   The reason why the auxiliary grooves are formed at a predetermined second pitch that is set to a value not less than 0.5 times and not more than 1.5 times the first pitch is that the second pitch is 1. If it exceeds 5 times, it is difficult to carry out the photographic process under the same conditions between the outermost groove portion and the other groove portions, and the second pitch is not preferable. This is because when the pitch is less than 0.5 times, the area of the active region becomes narrow and the driving ability is lowered, which is not preferable.

［２］本発明のトレンチゲートパワー半導体装置においては、前記複数本の溝のうち最も外側の溝からの前記補助溝の突出量は、前記第１ピッチの０．５倍以上、１．５倍以下の値に設定されていることが好ましい。 [2] In the trench gate power semiconductor device of the present invention, the amount of protrusion of the auxiliary groove from the outermost groove among the plurality of grooves is 0.5 times or more and 1.5 times the first pitch. The following values are preferably set.

なお、最も外側の溝からの補助溝の突出量を第１ピッチの０．５倍以上、１．５倍以下の値に設定することとしたのは、最も外側の溝からの補助溝の突出量が第１ピッチの０．５倍未満の場合には、最も外側の溝の部分と他の溝の部分との間で写真工程を同等の条件で実施することが困難となり好ましくないからであり、また、最も外側の溝からの補助溝の突出量が第１ピッチの１．５倍を超える場合には、補助溝の先端部で写真工程を他の部分と同等の条件で実施することが困難となり好ましくないからである。   Note that the amount of protrusion of the auxiliary groove from the outermost groove is set to a value not less than 0.5 times and not more than 1.5 times the first pitch. This is because if the amount is less than 0.5 times the first pitch, it is difficult to carry out the photographic process under the same conditions between the outermost groove portion and other groove portions, which is not preferable. In addition, when the amount of protrusion of the auxiliary groove from the outermost groove exceeds 1.5 times the first pitch, the photographic process may be performed at the tip of the auxiliary groove under the same conditions as other parts. This is because it becomes difficult and undesirable.

［３］本発明のトレンチゲートパワー半導体装置においては、前記複数本の溝のうち最も外側の溝の先端から前記補助溝までの距離は、前記第１ピッチの１．５倍以下の値に設定されていることが好ましい。 [3] In the trench gate power semiconductor device of the present invention, the distance from the tip of the outermost groove of the plurality of grooves to the auxiliary groove is set to a value not more than 1.5 times the first pitch. It is preferable that

なお、最も外側の溝の先端から補助溝までの距離を第１ピッチの１．５倍以下の値に設定することとしたのは、最も外側の溝の先端から補助溝までの距離が第１ピッチの１．５倍を超える場合には、最も外側の溝の先端部で写真工程を他の部分と同等の条件で実施することが困難となり好ましくないからである。   The distance from the tip of the outermost groove to the auxiliary groove is set to a value not more than 1.5 times the first pitch because the distance from the tip of the outermost groove to the auxiliary groove is the first. If the pitch exceeds 1.5 times, it is difficult to carry out the photographic process at the tip of the outermost groove under the same conditions as other parts, which is not preferable.

［４］本発明のトレンチゲートパワー半導体装置においては、前記補助溝の内周面には、前記ゲート絶縁膜と連続して第２ゲート絶縁膜が形成され、前記補助溝の内部には、前記第２ゲート絶縁膜を介して、前記ゲート電極と連続する第２ゲート電極が形成されていることが好ましい。 [4] In the trench gate power semiconductor device of the present invention, a second gate insulating film is formed on the inner peripheral surface of the auxiliary groove continuously with the gate insulating film. It is preferable that a second gate electrode continuous with the gate electrode is formed via a second gate insulating film.

このように構成したのは、マスクパターンを変更すること以外は従来のトレンチゲートパワー半導体装置の製造方法と全く同様の製造方法でトレンチゲートパワー半導体装置を製造することができるようにするためである。   This is because the trench gate power semiconductor device can be manufactured by the same manufacturing method as the conventional trench gate power semiconductor device except that the mask pattern is changed. .

［５］本発明のトレンチゲートパワー半導体装置においては、前記補助溝は、前記溝と同じ深さを有することが好ましい。 [5] In the trench gate power semiconductor device of the present invention, it is preferable that the auxiliary groove has the same depth as the groove.

このように構成したのは、マスクパターンを変更すること以外は従来のトレンチゲートパワー半導体装置の製造方法と全く同様の製造方法でトレンチゲートパワー半導体装置を製造することができるようにするためである。   This is because the trench gate power semiconductor device can be manufactured by the same manufacturing method as the conventional trench gate power semiconductor device except that the mask pattern is changed. .

［６］本発明のトレンチゲートパワー半導体装置においては、前記補助溝は、前記溝と同じ幅を有することが好ましい。 [6] In the trench gate power semiconductor device of the present invention, the auxiliary groove preferably has the same width as the groove.

このように構成したのは、マスクパターンを変更すること以外は従来のトレンチゲートパワー半導体装置の製造方法と全く同様の製造方法でトレンチゲートパワー半導体装置を製造することができるようにするためである。   This is because the trench gate power semiconductor device can be manufactured by the same manufacturing method as the conventional trench gate power semiconductor device except that the mask pattern is changed. .

［７］本発明のトレンチゲートパワー半導体装置においては、前記トレンチゲートパワー半導体装置は、パワーＭＯＳＦＥＴ又はＩＧＢＴであってもよい。 [7] In the trench gate power semiconductor device of the present invention, the trench gate power semiconductor device may be a power MOSFET or an IGBT.

［８］本発明のトレンチゲートパワー半導体装置の製造方法は、第１導電型のドリフト層を有する半導体基板を準備する半導体基板準備工程と、前記半導体基板の第１主面側の表面から前記ドリフト層に達するように形成された溝を形成する溝形成工程と、前記溝の内周面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記溝の内部に前記ゲート絶縁膜を介してゲート電極を形成するゲート電極形成工程と、前記半導体基板の第１主面側の表面に前記ゲート電極と絶縁された状態で第１電極を形成する第１電極形成工程と、前記半導体基板の第２主面側の表面に第２電極を形成する第２電極形成工程とを含み、前記溝として、平面的にみて所定の第１ピッチでストライプ状に配列された複数本の溝を備えるトレンチゲートパワー半導体装置を製造するためのトレンチゲートパワー半導体装置の製造方法であって、前記溝形成工程においては、前記複数本の溝のうち最も外側の溝から、当該溝が延在する第１方向に垂直な第２方向に沿ってかつ当該溝の外側に向かって突出する複数本の補助溝を、前記第１ピッチの０．５倍以上、１．５倍以下の値に設定された所定の第２ピッチで前記第１方向に沿って形成することを特徴とする。 [8] A method of manufacturing a trench gate power semiconductor device according to the present invention includes a semiconductor substrate preparation step of preparing a semiconductor substrate having a drift layer of a first conductivity type, and the drift from the surface on the first main surface side of the semiconductor substrate. A groove forming step of forming a groove formed to reach the layer; a gate insulating film forming step of forming a gate insulating film on the inner peripheral surface of the groove; and a gate through the gate insulating film inside the groove A gate electrode forming step of forming an electrode; a first electrode forming step of forming a first electrode in a state insulated from the gate electrode on a surface on the first main surface side of the semiconductor substrate; and a second of the semiconductor substrate. A second electrode forming step of forming a second electrode on the surface on the main surface side, and a trench gate power comprising a plurality of grooves arranged in stripes at a predetermined first pitch in plan view as the grooves semiconductor A method of manufacturing a trench gate power semiconductor device for manufacturing a device, wherein in the groove forming step, the groove extends from an outermost groove among the plurality of grooves and is perpendicular to a first direction in which the groove extends. A plurality of auxiliary grooves projecting toward the outside of the groove along the second direction, the predetermined second pitch set to a value not less than 0.5 times and not more than 1.5 times the first pitch And forming along the first direction.

なお、本発明のトレンチゲートパワー半導体装置の製造方法においては、第１導電型のドリフト層及びドリフト層の第１主面側に位置する第２導電型のボディ層を有する半導体基板を準備しておき、当該半導体基板における第１主面側の表面からドリフト層に達するように溝を形成することとしてもよいし、第１導電型のドリフト層を有する半導体基板を準備しておき、当該半導体基板における第１主面側の表面から溝を形成し、当該溝の内部にゲート絶縁膜及びゲート電極をさらに形成した後、第１導電型のドリフト層の第１主面側の表面に第２導電型のボディ層を形成することとしてもよい。   In the method of manufacturing a trench gate power semiconductor device according to the present invention, a semiconductor substrate having a first conductivity type drift layer and a second conductivity type body layer located on the first main surface side of the drift layer is prepared. Alternatively, the groove may be formed so as to reach the drift layer from the surface on the first main surface side of the semiconductor substrate, or a semiconductor substrate having a drift layer of the first conductivity type is prepared, and the semiconductor substrate is prepared. A groove is formed from the surface on the first main surface side of the substrate, a gate insulating film and a gate electrode are further formed in the groove, and then a second conductive material is formed on the surface of the first conductivity type drift layer on the first main surface side. A mold body layer may be formed.

［９］本発明のトレンチゲートパワー半導体装置の製造方法においては、前記複数本の溝のうち最も外側の溝からの前記補助溝の突出量は、前記第１ピッチの０．５倍以上、１．５倍以下の値に設定されていることが好ましい。 [9] In the method of manufacturing a trench gate power semiconductor device according to the present invention, the amount of protrusion of the auxiliary groove from the outermost groove among the plurality of grooves is 0.5 times or more the first pitch. It is preferable that the value is set to 5 times or less.

［１０］本発明のトレンチゲートパワー半導体装置の製造方法においては、前記複数本の溝のうち最も外側の溝の先端から前記補助溝までの距離は、前記第１ピッチの１．５倍以下の値に設定されていることが好ましい。 [10] In the method of manufacturing a trench gate power semiconductor device according to the present invention, a distance from the tip of the outermost groove to the auxiliary groove among the plurality of grooves is 1.5 times or less of the first pitch. It is preferable that the value is set.

［１１］本発明のトレンチゲートパワー半導体装置の製造方法においては、前記ゲート絶縁膜形成工程においては、前記補助溝の内周面にも、前記ゲート絶縁膜と連続して第２ゲート絶縁膜を形成し、前記ゲート電極形成工程においては、前記補助溝の内部にも、前記第２ゲート絶縁膜を介して、前記ゲート電極と連続する第２ゲート電極を形成することが好ましい。 [11] In the method of manufacturing a trench gate power semiconductor device according to the present invention, in the gate insulating film forming step, a second gate insulating film is continuously formed on the inner peripheral surface of the auxiliary groove continuously with the gate insulating film. In the step of forming and forming the gate electrode, it is preferable that a second gate electrode continuous with the gate electrode is also formed inside the auxiliary groove via the second gate insulating film.

［１２］本発明のトレンチゲートパワー半導体装置の製造方法においては、前記補助溝は、前記溝と同じ深さを有することが好ましい。 [12] In the method of manufacturing a trench gate power semiconductor device according to the present invention, the auxiliary groove preferably has the same depth as the groove.

［１３］本発明のトレンチゲートパワー半導体装置の製造方法においては、前記補助溝は、前記溝と同じ幅を有することが好ましい。 [13] In the method of manufacturing a trench gate power semiconductor device according to the present invention, the auxiliary groove preferably has the same width as the groove.

［１４］本発明のトレンチゲートパワー半導体装置の製造方法においては、前記トレンチゲートパワー半導体装置は、パワーＭＯＳＦＥＴ又はＩＧＢＴであってもよい。 [14] In the method of manufacturing a trench gate power semiconductor device according to the present invention, the trench gate power semiconductor device may be a power MOSFET or an IGBT.

なお、本発明において、第１主面とは、半導体基板における第１電極を形成する側の主面をいい、第２主面とは、半導体基板における第２電極を形成する側の主面をいう。   In the present invention, the first main surface refers to the main surface on the side of the semiconductor substrate where the first electrode is formed, and the second main surface refers to the main surface on the side of the semiconductor substrate where the second electrode is formed. Say.

本発明のトレンチゲートパワー半導体装置によれば、複数本の溝のうち最も外側の溝においては、当該溝が延在する第１方向に垂直な第２方向に沿ってかつ当該溝の外側に向かって突出する複数本の補助溝が、第１ピッチの０．５倍以上、１．５倍以下の値に設定された所定の第２ピッチで第１方向に沿って形成されているため、複数本の溝のうち最も外側の溝の部分と他の溝の部分との間で写真工程を同等の条件で実施することが可能となる。その結果、溝を形成するための写真工程を実施する過程で、複数本の溝のうち最も外側の溝の部分でフォトレジストの開口幅が所定値よりも広くなったり、最も外側の溝の部分でフォトレジストの開口の形状が所定形状から変形したりすることがなくなる。このため、複数本の溝のうち最も外側の溝の底面及び側面に形成されるゲート絶縁膜の表面積、膜厚、表面状態などが不均一になることがなくなり、これらに起因して、トレンチゲートパワー半導体装置の信頼性が低下したり、ＥＳＤ耐量が低下したりすることがなくなる。その結果、本発明のトレンチゲートパワー半導体装置は、従来のトレンチゲートパワー半導体装置よりも信頼性が高く、かつ、ＥＳＤ耐量も高いトレンチゲートパワー半導体装置となる。   According to the trench gate power semiconductor device of the present invention, the outermost groove of the plurality of grooves is along the second direction perpendicular to the first direction in which the groove extends and toward the outside of the groove. The plurality of auxiliary grooves protruding in the first direction are formed along the first direction at a predetermined second pitch set to a value not less than 0.5 times and not more than 1.5 times the first pitch. It is possible to carry out the photographic process under the same conditions between the outermost groove portion of the book grooves and the other groove portions. As a result, in the process of carrying out the photographic process for forming the groove, the opening width of the photoresist becomes wider than a predetermined value in the outermost groove portion of the plurality of grooves, or the outermost groove portion. Thus, the shape of the opening of the photoresist is not changed from the predetermined shape. For this reason, the surface area, film thickness, surface state, etc. of the gate insulating film formed on the bottom and side surfaces of the outermost groove among the plurality of grooves will not be non-uniform. The reliability of the power semiconductor device does not decrease and the ESD tolerance does not decrease. As a result, the trench gate power semiconductor device of the present invention is a trench gate power semiconductor device having higher reliability and higher ESD tolerance than the conventional trench gate power semiconductor device.

また、本発明のトレンチゲートパワー半導体装置の製造方法によれば、溝形成工程においては、複数本の溝のうち最も外側の溝から、当該溝が延在する第１方向に垂直な第２方向に沿ってかつ当該溝の外側に向かって突出する複数本の補助溝を、第１ピッチの０．５倍以上、１．５倍以下の値に設定された所定の第２ピッチで第１方向に沿って形成することとしているため、上記したように従来のトレンチゲートパワー半導体装置よりも信頼性が高く、かつ、ＥＳＤ耐量も高いトレンチゲートパワー半導体装置を製造することが可能となる。   According to the method for manufacturing a trench gate power semiconductor device of the present invention, in the groove forming step, the second direction perpendicular to the first direction in which the groove extends from the outermost groove among the plurality of grooves. A plurality of auxiliary grooves projecting toward the outside of the groove along the first direction at a predetermined second pitch set to a value not less than 0.5 times and not more than 1.5 times the first pitch. Therefore, as described above, it is possible to manufacture a trench gate power semiconductor device having higher reliability and higher ESD tolerance than the conventional trench gate power semiconductor device.

実施例１に係るトレンチゲートパワーＭＯＳＦＥＴ１００を説明するために示す図である。FIG. 3 is a diagram for explaining the trench gate power MOSFET 100 according to the first embodiment. 実施例１に係るトレンチゲートパワーＭＯＳＦＥＴ１００を説明するために示す図である。FIG. 3 is a diagram for explaining the trench gate power MOSFET 100 according to the first embodiment. 実施例１に係るトレンチゲートパワーＭＯＳＦＥＴ１００の効果を説明するために示す図である。FIG. 6 is a diagram for explaining the effect of the trench gate power MOSFET 100 according to the first embodiment. 実施例１に係るトレンチゲートパワーＭＯＳＦＥＴ１００の効果を説明するために示す図である。FIG. 6 is a diagram for explaining the effect of the trench gate power MOSFET 100 according to the first embodiment. 実施例１に係るトレンチゲートパワーＭＯＳＦＥＴの製造方法を説明するために示す図である。FIG. 3 is a diagram for explaining the method of manufacturing the trench gate power MOSFET according to the first embodiment. 実施例１に係るトレンチゲートパワーＭＯＳＦＥＴの製造方法を説明するために示す図である。FIG. 3 is a diagram for explaining the method of manufacturing the trench gate power MOSFET according to the first embodiment. 実施例１に係るトレンチゲートパワーＭＯＳＦＥＴの製造方法を説明するために示す図である。FIG. 3 is a diagram for explaining the method of manufacturing the trench gate power MOSFET according to the first embodiment. 比較例１に係るトレンチゲートパワーＭＯＳＦＥＴ２００を説明するために示す図である。FIG. 6 is a view for explaining a trench gate power MOSFET 200 according to Comparative Example 1; 比較例２に係るトレンチゲートパワーＭＯＳＦＥＴ３００を説明するために示す図である。FIG. 10 is a diagram for explaining a trench gate power MOSFET 300 according to Comparative Example 2. 従来のトレンチゲートパワーＭＯＳＦＥＴ９００を説明するために示す図である。It is a figure shown in order to demonstrate the conventional trench gate power MOSFET900. 従来のトレンチゲートパワーＭＯＳＦＥＴ９００における問題点を説明するために示す図である。It is a figure shown in order to demonstrate the problem in the conventional trench gate power MOSFET900. 従来のトレンチゲートパワーＭＯＳＦＥＴ９００における問題点を説明するために示す図である。It is a figure shown in order to demonstrate the problem in the conventional trench gate power MOSFET900.

以下、本発明のトレンチゲートパワー半導体装置及びその製造方法を、図に示す実施形態に基づいてさらに詳細に説明する。   Hereinafter, the trench gate power semiconductor device and the manufacturing method thereof according to the present invention will be described in more detail based on the embodiments shown in the drawings.

［実施形態］
本実施形態においては、トレンチゲートパワーＭＯＳＦＥＴを例にとって本発明のトレンチゲートパワー半導体装置を説明する。 [Embodiment]
In the present embodiment, a trench gate power semiconductor device of the present invention will be described by taking a trench gate power MOSFET as an example.

１．実施形態に係るトレンチゲートパワーＭＯＳＦＥＴ１００の構成
図１及び図２は、実施形態に係るトレンチゲートパワーＭＯＳＦＥＴ１００を説明するために示す図である。図１（ａ）はトレンチゲートパワーＭＯＳＦＥＴ１００の平面図であり、図１（ｂ）は図１（ａ）のＡ−Ａ断面図であり、図２（ａ）は図１（ａ）のＢ−Ｂ断面図であり、図２（ｂ）は図１（ａ）のＣ−Ｃ断面図である。 1. Configuration of Trench Gate Power MOSFET 100 According to the Embodiment FIGS. 1 and 2 are views for explaining the trench gate power MOSFET 100 according to the embodiment. 1A is a plan view of the trench gate power MOSFET 100, FIG. 1B is a cross-sectional view taken along the line AA in FIG. 1A, and FIG. 2A is a cross-sectional view taken along the line B- in FIG. It is B sectional drawing, FIG.2 (b) is CC sectional drawing of Fig.1 (a).

実施形態に係るトレンチゲートパワーＭＯＳＦＥＴ１００は、図１（ｂ）に示すように、ｎ−型ドリフト層（第１導電型のドリフト層）１１４及びｎ−型ドリフト層１１４の第１主面側に位置するｐ型ボディ層（第２導電型のボディ層）１１６を有する半導体基板１１０と、半導体基板１１０の第１主面側の表面からｎ−型ドリフト層１１４に達するように形成された溝１２０，１２２と、溝１２０，１２２の内周面に形成されたゲート絶縁膜１３０と、溝１２０，１２２の内部にゲート絶縁膜１３０を介して形成されたゲート電極１４０と、ｐ型ボディ層１１６の表面に溝１２０，１２２の側面と接するように形成されたｎ＋型ソース領域（第１導電型のソース領域）１５０と、半導体基板１１０の第１主面側の表面にゲート電極１４０と絶縁された状態で形成されたソース電極（第１電極）１６０と、半導体基板１１０の第２主面側の表面に形成されたドレイン電極（第２電極）１７０とを備える。そして、図１（ａ）に示すように、溝１２０，１２２として、平面的にみて所定の第１ピッチａでストライプ状に配列された複数本の溝１２０，１２２を備える。第１ピッチａは、例えば３μｍである。 The trench gate power MOSFET 100 according to the embodiment is located on the first main surface side of the n − type drift layer (first conductivity type drift layer) 114 and the n − type drift layer 114 as shown in FIG. A semiconductor substrate 110 having a p-type body layer (second-conductivity-type body layer) 116 and a groove 120 formed so as to reach the n − -type drift layer 114 from the surface of the semiconductor substrate 110 on the first main surface side, 122, a gate insulating film 130 formed on the inner peripheral surface of the grooves 120 and 122, a gate electrode 140 formed inside the grooves 120 and 122 via the gate insulating film 130, and the surface of the p-type body layer 116 The n + -type source region (first conductivity type source region) 150 formed so as to be in contact with the side surfaces of the trenches 120 and 122, and the gate electrode 140 on the surface of the semiconductor substrate 110 on the first main surface side. A source electrode (first electrode) 160 formed in an insulated state, and a drain electrode (second electrode) 170 formed on the surface of the semiconductor substrate 110 on the second main surface side. As shown in FIG. 1A, the grooves 120 and 122 include a plurality of grooves 120 and 122 arranged in stripes at a predetermined first pitch a as viewed in a plan view. The first pitch a is, for example, 3 μm.

そして、実施形態に係るトレンチゲートパワーＭＯＳＦＥＴ１００においては、図１（ａ）に示すように、複数本の溝１２０，１２２のうち最も外側の溝１２２においては、当該溝１２２が延在する第１方向（ｙ方向）に垂直な第２方向（ｘ方向）に沿ってかつ当該溝１２２の外側に向かって突出する複数本の補助溝１２４が、第１ピッチａ以下の値に設定された所定の第２ピッチｂで第１方向（ｙ方向）に沿って形成されている。第２ピッチｂは、第１ピッチａの０．５倍以上、１．５倍以下の値（例えば２．２μｍ）に設定されている。   In the trench gate power MOSFET 100 according to the embodiment, as shown in FIG. 1A, in the outermost groove 122 of the plurality of grooves 120 and 122, the first direction in which the groove 122 extends. The plurality of auxiliary grooves 124 protruding toward the outside of the groove 122 along the second direction (x direction) perpendicular to the (y direction) is a predetermined first value set to a value equal to or less than the first pitch a. It is formed along the first direction (y direction) at 2 pitches b. The second pitch b is set to a value (for example, 2.2 μm) that is not less than 0.5 times and not more than 1.5 times the first pitch a.

実施形態に係るトレンチゲートパワーＭＯＳＦＥＴ１００においては、複数本の溝１２０，１２２のうち最も外側の溝１２２からの補助溝１２４の突出量ｃは、第１ピッチａの０．５倍以上、１．５倍以下の値（例えば２．２μｍ）に設定されている。また、実施形態に係るトレンチゲートパワーＭＯＳＦＥＴ１００においては、複数本の溝１２０，１２２のうち最も外側の溝１２２の先端から補助溝１２４までの距離ｄは、第１ピッチａの０．５倍以上、１．５倍以下の値（例えば２．２μｍ）に設定されている。   In the trench gate power MOSFET 100 according to the embodiment, the protruding amount c of the auxiliary groove 124 from the outermost groove 122 among the plurality of grooves 120 and 122 is 0.5 times the first pitch a or 1.5 times. It is set to a value less than double (for example, 2.2 μm). In the trench gate power MOSFET 100 according to the embodiment, the distance d from the tip of the outermost groove 122 to the auxiliary groove 124 among the plurality of grooves 120 and 122 is 0.5 times or more of the first pitch a. The value is set to 1.5 times or less (for example, 2.2 μm).

実施形態に係るトレンチゲートパワーＭＯＳＦＥＴ１００においては、図２に示すように、補助溝１２４の内周面には、ゲート絶縁膜１３０と連続して第２ゲート絶縁膜１３２が形成され、補助溝１２４の内部には、第２ゲート絶縁膜１３２を介して、ゲート電極１４０と連続する第２ゲート電極１４２が形成されている。   In the trench gate power MOSFET 100 according to the embodiment, as shown in FIG. 2, the second gate insulating film 132 is formed on the inner peripheral surface of the auxiliary groove 124 continuously with the gate insulating film 130. A second gate electrode 142 that is continuous with the gate electrode 140 is formed inside through the second gate insulating film 132.

実施形態に係るトレンチゲートパワーＭＯＳＦＥＴ１００においては、図２に示すように、補助溝１２４は、溝１２０，１２２と同じ深さを有する。また実施形態に係るトレンチゲートパワーＭＯＳＦＥＴ１００においては、補助溝１２４は、溝１２０，１２２と同じ幅を有する。   In the trench gate power MOSFET 100 according to the embodiment, as shown in FIG. 2, the auxiliary groove 124 has the same depth as the grooves 120 and 122. In the trench gate power MOSFET 100 according to the embodiment, the auxiliary groove 124 has the same width as the grooves 120 and 122.

図３及び図４は、実施形態に係るトレンチゲートパワーＭＯＳＦＥＴ１００の効果を説明するために示す図である。図３（ａ）は写真工程を実施する際に用いるフォトマスクＭ１０の平面図であり、図３（ｂ）は写真工程を実施する過程で形成されるフォトレジストＲ１０の平面図である。図４（ａ）〜図４（ｄ）は写真工程における各工程図である。図３（ａ）において斜線部はフォトマスクＭ１０において光が通過しない領域を示し、白抜き部はフォトマスクＭ１０において光が通過する領域を示す。また、図３（ｂ）において斜線部はフォトレジストＲ１０が残存している領域を示し、白抜き部はフォトレジストＲ１０が現像により除去された領域を示す。フォトレジストＲ１０はポジ型レジストである。また、図４において、符号１１８は、シリコン酸化膜を示し、符号Ｌは露光光を示す。   3 and 4 are diagrams for explaining the effect of the trench gate power MOSFET 100 according to the embodiment. FIG. 3A is a plan view of the photomask M10 used when performing the photographic process, and FIG. 3B is a plan view of the photoresist R10 formed in the process of performing the photographic process. 4A to 4D are process diagrams in the photographic process. In FIG. 3A, the hatched portion indicates a region where light does not pass through the photomask M10, and the white portion indicates a region where light passes through the photomask M10. In FIG. 3B, the hatched portion indicates the region where the photoresist R10 remains, and the white portion indicates the region where the photoresist R10 is removed by development. The photoresist R10 is a positive resist. In FIG. 4, reference numeral 118 denotes a silicon oxide film, and reference numeral L denotes exposure light.

実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１００においては、図４（ａ）〜図４（ｂ）に示すように、溝１２０，１２２を形成するための写真工程を実施する過程で、最も外側の溝１２２の部分と他の溝１２０の部分との間で写真工程を同等の条件で実施することが可能となる。その結果、最も外側の溝１２２の部分でフォトレジストＲ１０の開口幅が所定値よりも広くなったり、最も外側の溝１２２の部分でフォトレジストＲ１０の開口の形状が所定形状から変形したりすることがなくなる（図４（ｂ）参照。）。また、これに起因して、最も外側の溝１２２の部分でシリコン酸化膜１１８の開口幅が所定値よりも広くなったり、最も外側の溝１２２の部分でシリコン酸化膜１１８の開口の形状が所定形状から変形したりすることがなくなる（図４（ｃ）参照。）。さらにまた、これに起因して、最も外側の溝１２２の幅が所定値よりも広くなったり、最も外側の溝１２２の形状が所定形状から変形したりすることがなくなる（図４（ｄ）参照。）。   In the trench gate power MOSFET 100 according to the first embodiment, as shown in FIGS. 4A to 4B, the outermost groove 122 is formed in the process of performing the photographic process for forming the grooves 120 and 122. It is possible to carry out the photographic process under the same conditions between this part and the other groove 120 part. As a result, the opening width of the photoresist R10 is wider than a predetermined value in the outermost groove 122 portion, or the opening shape of the photoresist R10 is deformed from the predetermined shape in the outermost groove 122 portion. (See FIG. 4B). Further, due to this, the opening width of the silicon oxide film 118 is wider than a predetermined value in the outermost groove 122 portion, or the opening shape of the silicon oxide film 118 is predetermined in the outermost groove 122 portion. No deformation from the shape (see FIG. 4C). Furthermore, due to this, the width of the outermost groove 122 does not become wider than a predetermined value, and the shape of the outermost groove 122 is not deformed from the predetermined shape (see FIG. 4D). .)

２．実施形態に係るトレンチゲートパワーＭＯＳＦＥＴの製造方法
図５〜図７は、実施形態に係るトレンチゲートパワーＭＯＳＦＥＴ１００の製造方法を説明するために示す図である。図５（ａ）〜図５（ｅ）、図６（ａ）〜図６（ｄ）及び図７（ａ）〜図７（ｄ）は各工程図である。なお、図５〜図７においては、図１（ａ）のＡ−Ａ断面に相当する部分を示している。実施形態に係るトレンチゲートパワーＭＯＳＦＥＴ１００は、以下に示す工程を実施することによって製造することができる。実施形態に係るトレンチゲートパワー半導体装置の製造方法を、以下に示す各工程に沿って説明する。 2. Manufacturing Method of Trench Gate Power MOSFET According to Embodiment FIGS. 5 to 7 are views for explaining the manufacturing method of the trench gate power MOSFET 100 according to the embodiment. FIG. 5A to FIG. 5E, FIG. 6A to FIG. 6D, and FIG. 7A to FIG. 7D are process diagrams. 5-7, the part corresponded to the AA cross section of Fig.1 (a) is shown. The trench gate power MOSFET 100 according to the embodiment can be manufactured by performing the following steps. The manufacturing method of the trench gate power semiconductor device according to the embodiment will be described along the following steps.

（１）半導体基板準備工程
まず、ｎ−型ドリフト層１１４、ｎ−型ドリフト層１１４の第１主面側に位置するｐ型ボディ層１１６及びｎ−型ドリフト層１１４の第２主面側に位置するｎ＋型半導体層１１２を有する半導体基板１１０を準備する（図５（ａ）参照。）。半導体基板１１０としては、シリコン基板を用いる。 (1) a semiconductor substrate preparation step First, n - -type drift layer 114, n - p-type body layer 116 and the n located on the first major surface side of the type drift layer 114 - the second main surface side of the type drift layer 114 A semiconductor substrate 110 having an n + type semiconductor layer 112 positioned is prepared (see FIG. 5A). A silicon substrate is used as the semiconductor substrate 110.

（２）溝形成工程
次に、半導体基板１１０の第１主面側の表面からｎ−型ドリフト層１１４に達するように溝１２０，１２２を形成する（図５（ｂ）〜図５（ｅ）参照。）。具体的には、図４（ｂ）に示すように、ｐ型ボディ層１１６の表面に熱酸化法及びＣＶＤ法によりシリコン酸化膜１１８（厚さ：例えば０．２μｍ。）を形成した後、フォトレジストＲ１０（厚さ：例えば０．８μｍ。）を形成し、さらにその後、図５（ｃ）に示すように、写真工程を実施することにより、溝形成部分のみを開口させる（図４（ｂ）参照。）を形成する。写真工程を実施するに当たっては、図３（ａ）に示すフォトマスクＭ１０を用いる。その後、図５（ｄ）に示すように、フォトレジストＲ１０の開口部から露出する部分におけるシリコン酸化膜１１８をドライエッチングにより除去するとともにフォトレジストＲ１０を除去し、さらにその後、図５（ｅ）に示すように、シリコン酸化膜１１８をマスクとして半導体基板１１０をドライエッチングすることにより、半導体基板１１０の第１主面側の表面からｎ−型ドリフト層１１４に達するように溝１２０，１２２を形成する。 (2) Groove Formation Step Next, grooves 120 and 122 are formed so as to reach the n − type drift layer 114 from the surface on the first main surface side of the semiconductor substrate 110 (FIGS. 5B to 5E). reference.). Specifically, as shown in FIG. 4B, a silicon oxide film 118 (thickness: 0.2 μm, for example) is formed on the surface of the p-type body layer 116 by a thermal oxidation method and a CVD method. A resist R10 (thickness: 0.8 μm, for example) is formed, and then, as shown in FIG. 5C, a photographic process is performed to open only the groove forming portion (FIG. 4B). See). In carrying out the photographic process, a photomask M10 shown in FIG. 3A is used. After that, as shown in FIG. 5D, the silicon oxide film 118 in the portion exposed from the opening of the photoresist R10 is removed by dry etching and the photoresist R10 is removed. As shown in the figure, the semiconductor substrate 110 is dry-etched using the silicon oxide film 118 as a mask to form grooves 120 and 122 so as to reach the n − type drift layer 114 from the surface on the first main surface side of the semiconductor substrate 110. .

このとき、フォトマスクとして、補助溝１２４に対応する部分に開口を有するフォトマククＭ１０（図３（ａ）参照。）を用いているため、溝形成工程を終了した半導体基板１１０には、ｎ−型ドリフト層１１４に達するように補助溝１２４も形成されることとなる（図２（ａ）及び図２（ｂ）参照。）。 At this time, since the photomask M10 (see FIG. 3A) having an opening in a portion corresponding to the auxiliary groove 124 is used as a photomask, the n − type semiconductor substrate 110 that has completed the groove formation step is used. An auxiliary groove 124 is also formed so as to reach the drift layer 114 (see FIGS. 2A and 2B).

（３）ゲート絶縁膜形成工程
次に、半導体基板１１０を熱酸化することにより、溝１２０，１２２の内周面にゲート絶縁膜１３０を形成する（図６（ａ）参照。）。 (3) Gate Insulating Film Formation Step Next, the semiconductor substrate 110 is thermally oxidized to form the gate insulating film 130 on the inner peripheral surfaces of the grooves 120 and 122 (see FIG. 6A).

このとき、補助溝１２４の内周面にも、ゲート絶縁膜１３０と連続して第２ゲート絶縁膜１３２が形成されることとなる（図２（ａ）及び図２（ｂ）参照。）。   At this time, the second gate insulating film 132 is formed on the inner peripheral surface of the auxiliary groove 124 continuously with the gate insulating film 130 (see FIGS. 2A and 2B).

（４）ゲート電極形成工程
次に、溝１２０，１２２の内部にゲート絶縁膜１３０を介してゲート電極１４０を形成する（図６（ｂ）〜図６（ｄ）参照。）。具体的には、図６（ｂ）に示すように、半導体基板１１０の第１主面側から、高濃度の不純物を含有するポリシリコン１４４を堆積させた後、図６（ｃ）に示すように、ｐ型ボディ層１１６の表面にあるポリシリコン１４４をエッチングにより除去し、その後、図６（ｄ）に示すように、ｐ型ボディ層１１６の表面にあるシリコン酸化膜１１８をエッチングにより除去する。 (4) Gate Electrode Formation Step Next, the gate electrode 140 is formed in the trenches 120 and 122 via the gate insulating film 130 (see FIGS. 6B to 6D). Specifically, as shown in FIG. 6B, after depositing polysilicon 144 containing impurities at a high concentration from the first main surface side of the semiconductor substrate 110, as shown in FIG. 6C. Then, the polysilicon 144 on the surface of the p-type body layer 116 is removed by etching, and then the silicon oxide film 118 on the surface of the p-type body layer 116 is removed by etching as shown in FIG. .

このとき、補助溝１２４の内部にも、第２ゲート絶縁膜１３２を介して、ゲート電極１４０と連続する第２ゲート電極１４２が形成されることとなる（図２（ａ）及び図２（ｂ）参照。）。   At this time, a second gate electrode 142 continuous with the gate electrode 140 is also formed in the auxiliary groove 124 via the second gate insulating film 132 (FIGS. 2A and 2B). )reference.).

（５）ｎ＋型ソース領域形成工程
次に、ｐ型ボディ層１１６の表面に溝１２０，１２２の側面と接するようにｎ＋型ソース領域（第１導電型のソース領域）１５０を形成する（図７（ａ）及び図７（ｂ）参照。）。具体的には、図７（ａ）に示すように、半導体基板１１０の第１主面側にシリコン酸化膜１４６を形成した後、図７（ｂ）に示すように、ｎ＋型ソース領域１５０に対応する領域に開口を有するマスクＭ１２を形成し、当該マスクＭ１２を介してｎ型不純物イオン（例えばリンイオン）を打ち込み活性化することによって、ｐ型ボディ層１１６の表面に溝１２０，１２２の側面と接するようにｎ＋型ソース領域１５０を形成する。 (5) Step of forming n + -type source region Next, an n + -type source region (first conductivity type source region) 150 is formed on the surface of the p-type body layer 116 so as to be in contact with the side surfaces of the grooves 120 and 122 ( (See FIG. 7A and FIG. 7B.) Specifically, as shown in FIG. 7A, after a silicon oxide film 146 is formed on the first main surface side of the semiconductor substrate 110, an n + -type source region 150 is formed as shown in FIG. 7B. A mask M12 having an opening in a region corresponding to is formed, and n-type impurity ions (for example, phosphorus ions) are implanted and activated through the mask M12 to activate the side surfaces of the grooves 120 and 122 on the surface of the p-type body layer 116. An n + type source region 150 is formed so as to be in contact with.

このとき、図２（ａ）及び図２（ｂ）に示すように、補助溝１２４においても、補助溝１２４の側面と接するようにｎ＋型ソース領域１５０を形成する。 At this time, as shown in FIGS. 2A and 2B, the n + -type source region 150 is also formed in the auxiliary groove 124 so as to be in contact with the side surface of the auxiliary groove 124.

なお、ｐ型ボディ層１１６の表面には、ｎ＋型ソース領域１５０に加えて、ｐ＋型コンタクト領域を別途形成してもよい。また、ｎ＋型ソース領域形成工程は、溝形成工程の前に実施してもよい。 In addition to the n + type source region 150, a p + type contact region may be separately formed on the surface of the p type body layer 116. Further, the n + type source region forming step may be performed before the groove forming step.

（６）ソース電極及びドレイン電極形成工程
次に、半導体基板１１０の第１主面側の表面にゲート電極１４０と絶縁された状態でソース電極（第１電極）１６０を形成し、半導体基板１１０の第２主面側の表面にドレイン電極（第２電極）１７０を形成する（図７（ｃ）及び図７（ｄ）参照。）。具体的には、マスクＭ１２を除去した後、図７（ｃ）に示すように、ｎ＋型ソース領域１５０の一部及びｐ型ボディ層１１６の部分が開口するマスクＭ１４を用いてシリコン酸化膜１４６をエッチング除去することにより、ゲート電極１４０を覆うようにシリコン酸化膜１４６からなる絶縁膜１４８を形成する。その後マスクＭ１４を除去した後、図７（ｄ）に示すように、半導体基板１１０の第１主面側にソース電極（第１電極）１６０を形成し、半導体基板１１０の第２主面側の表面にドレイン電極（第２電極）１７０を形成する。 (6) Source and Drain Electrode Formation Step Next, a source electrode (first electrode) 160 is formed on the surface of the semiconductor substrate 110 on the first main surface side so as to be insulated from the gate electrode 140. A drain electrode (second electrode) 170 is formed on the surface on the second main surface side (see FIGS. 7C and 7D). Specifically, after removing the mask M12, as shown in FIG. 7C, a silicon oxide film is formed using a mask M14 in which a part of the n + type source region 150 and a part of the p type body layer 116 are opened. By etching away 146, an insulating film 148 made of a silicon oxide film 146 is formed so as to cover the gate electrode 140. Then, after removing the mask M14, as shown in FIG. 7D, a source electrode (first electrode) 160 is formed on the first main surface side of the semiconductor substrate 110, and the second main surface side of the semiconductor substrate 110 is formed. A drain electrode (second electrode) 170 is formed on the surface.

上記の工程を順次実施することにより、実施形態に係るトレンチゲートパワーＭＯＳＦＥＴ１００を製造することができる。   By sequentially performing the above steps, the trench gate power MOSFET 100 according to the embodiment can be manufactured.

３．実施形態に係るトレンチゲートパワーＭＯＳＦＥＴ１００及び実施形態に係るトレンチゲートパワーＭＯＳＦＥＴの製造方法の効果
実施形態に係るトレンチゲートパワーＭＯＳＦＥＴ１００によれば、複数本の溝１２０，１２２のうち最も外側の溝１２２においては、当該溝１２２が延在する第１方向（ｙ方向）に垂直な第２方向（ｘ方向）に沿ってかつ当該溝１２２の外側に向かって突出する複数本の補助溝１２４が、第１ピッチａの０．５倍以上、１．５倍以下の値に設定された所定の第２ピッチｂで第１方向（ｙ方向）に沿って形成されているため、複数本の溝１２０，１２２のうち最も外側の溝１２２の部分と他の溝１２０の部分との間で写真工程を同等の条件で実施することが可能となる。その結果、溝を形成するための写真工程を実施する過程で、複数本の溝１２０，１２２のうち最も外側の溝１２２の部分でフォトレジストＲ１０の開口幅が所定値よりも広くなったり、最も外側の溝１２２の部分でフォトレジストＲ１０の開口の形状が所定形状から変形したりすることがなくなる。このため、複数本の溝１２０，１２２のうち最も外側の溝１２２の底面及び側面に形成されるゲート絶縁膜１３０の表面積、膜厚、表面状態などが不均一になることがなくなり、これらに起因して、トレンチゲートパワー半導体装置の信頼性が低下したり、ＥＳＤ耐量が低下したりすることがなくなる。その結果、実施形態に係るトレンチゲートパワーＭＯＳＦＥＴ１００は、従来のトレンチゲートパワーＭＯＳＦＥＴ９００よりも信頼性が高く、かつ、ＥＳＤ耐量も高いトレンチゲートパワーＭＯＳＦＥＴとなる。 3. Effect of Trench Gate Power MOSFET 100 According to Embodiment and Trench Gate Power MOSFET Manufacturing Method According to Embodiment According to the trench gate power MOSFET 100 according to the embodiment, in the outermost groove 122 among the plurality of grooves 120 and 122, A plurality of auxiliary grooves 124 projecting along the second direction (x direction) perpendicular to the first direction (y direction) in which the groove 122 extends and toward the outside of the groove 122 are the first pitch. Since it is formed along the first direction (y direction) at a predetermined second pitch b set to a value not less than 0.5 times and not more than 1.5 times a, a plurality of grooves 120 and 122 are formed. Among these, the photographic process can be performed under the same conditions between the outermost groove 122 and the other groove 120. As a result, the opening width of the photoresist R10 becomes wider than a predetermined value in the outermost groove 122 portion of the plurality of grooves 120 and 122 in the course of performing the photographic process for forming the groove, The shape of the opening of the photoresist R10 does not change from a predetermined shape at the outer groove 122. For this reason, the surface area, the film thickness, the surface state, and the like of the gate insulating film 130 formed on the bottom surface and the side surface of the outermost groove 122 among the plurality of grooves 120 and 122 do not become nonuniform. As a result, the reliability of the trench gate power semiconductor device does not decrease and the ESD tolerance does not decrease. As a result, the trench gate power MOSFET 100 according to the embodiment is a trench gate power MOSFET having higher reliability and higher ESD tolerance than the conventional trench gate power MOSFET 900.

また、実施形態に係るトレンチゲートパワーＭＯＳＦＥＴ１００によれば、補助溝１２４の内周面には、ゲート絶縁膜１３０と連続して第２ゲート絶縁膜１３２が形成され、補助溝１２４の内部には、第２ゲート絶縁膜１３２を介して、ゲート電極１４０と連続する第２ゲート電極１４２が形成されているため、また、補助溝１２４は、溝１２０，１２２と同じ深さを有し、溝１２０，１２４と同じ幅を有するため、マスクパターンを変更すること以外は従来のトレンチゲートパワーＭＯＳＦＥＴ９００の製造方法と全く同様の製造方法でトレンチゲートパワーＭＯＳＦＥＴを製造することができる。   In addition, according to the trench gate power MOSFET 100 according to the embodiment, the second gate insulating film 132 is formed on the inner peripheral surface of the auxiliary groove 124 continuously with the gate insulating film 130, Since the second gate electrode 142 continuous with the gate electrode 140 is formed via the second gate insulating film 132, the auxiliary groove 124 has the same depth as the grooves 120 and 122. Since it has the same width as 124, the trench gate power MOSFET can be manufactured by the same manufacturing method as that of the conventional trench gate power MOSFET 900 except that the mask pattern is changed.

また、実施形態に係るトレンチゲートパワーＭＯＳＦＥＴの製造方法によれば、溝形成工程においては、複数本の溝１２０，１２２のうち最も外側の溝１２２から、当該溝１２２が延在する第１方向に垂直な第２方向に沿ってかつ当該溝１２２の外側に向かって突出する複数本の補助溝１２４を、第１ピッチａの０．５倍以上、１．５倍以下の値に設定された所定の第２ピッチｂで第１方向に沿って形成することとしているため、上記したように従来のトレンチゲートパワーＭＯＳＦＥＴ９００よりも信頼性が高く、かつ、ＥＳＤ耐量も高いトレンチゲートパワーＭＯＳＦＥＴを製造することが可能となる。   Further, according to the method of manufacturing the trench gate power MOSFET according to the embodiment, in the groove forming step, the outermost groove 122 of the plurality of grooves 120 and 122 extends in the first direction in which the groove 122 extends. A plurality of auxiliary grooves 124 that protrude along the second vertical direction and toward the outside of the groove 122 are set to a value that is not less than 0.5 times and not more than 1.5 times the first pitch a. Therefore, a trench gate power MOSFET having higher reliability and higher ESD tolerance than the conventional trench gate power MOSFET 900 is manufactured as described above, because the second pitch b is formed along the first direction. Is possible.

［実施例］
以下の実施例は、本発明のトレンチゲートパワー半導体装置が従来のトレンチゲートパワー半導体装置よりも信頼性の高いトレンチゲートパワー半導体装置であることを示すための実施例である。 [Example]
The following embodiments are examples for showing that the trench gate power semiconductor device of the present invention is a trench gate power semiconductor device having higher reliability than the conventional trench gate power semiconductor device.

１．実施例及び各比較例に係るトレンチゲートパワーＭＯＳＦＥＴの説明
（１）実施例に係るトレンチゲートパワーＭＯＳＦＥＴ
実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１００をそのまま実施例１に係るトレンチゲートパワーＭＯＳＦＥＴ１００とした。 1. Description of trench gate power MOSFETs according to examples and comparative examples (1) Trench gate power MOSFETs according to examples
The trench gate power MOSFET 100 according to the first embodiment is directly used as the trench gate power MOSFET 100 according to the first embodiment.

（２）比較例１に係るトレンチゲートパワーＭＯＳＦＥＴ２００（図示せず。）
図８は、比較例１に係るトレンチゲートパワーＭＯＳＦＥＴ２００を説明するために示す図である。図８（ａ）は溝を形成するための写真工程を実施する際に用いるフォトマスクＭ２０の平面図であり、図８（ｂ）は溝を形成するための写真工程を実施する過程で形成されるフォトレジストＲ２０の平面図である。なお、図８（ａ）において斜線部はフォトマスクＭ２０において光が通過しない領域を示し、白抜き部はフォトマスクＭ２０において光が通過する領域を示す。また、図８（ｂ）において斜線部はフォトレジストＲ２０が残存している領域を示し、白抜き部はフォトレジストＲ２０が現像により除去された領域を示す。フォトレジストＲ２０は、実施例１におけるフォトレジストＲ１０の場合と同様に、ポジ型レジストである。 (2) Trench gate power MOSFET 200 (not shown) according to Comparative Example 1.
FIG. 8 is a diagram for explaining the trench gate power MOSFET 200 according to the first comparative example. FIG. 8A is a plan view of a photomask M20 used when performing a photographic process for forming a groove, and FIG. 8B is formed in the process of performing a photographic process for forming a groove. It is a top view of photoresist R20. In FIG. 8A, the hatched portion indicates a region where light does not pass through the photomask M20, and the white portion indicates a region where light passes through the photomask M20. In FIG. 8B, the hatched portion indicates the region where the photoresist R20 remains, and the white portion indicates the region where the photoresist R20 is removed by development. Photoresist R20 is a positive resist as in the case of photoresist R10 in the first embodiment.

比較例１に係るトレンチゲートパワーＭＯＳＦＥＴ２００は、図８（ａ）からも分かるように、補助溝１２４が形成されていない点で実施例に係るトレンチゲートパワーＭＯＳＦＥＴ１００の場合と異なる。比較例１に係るトレンチゲートパワーＭＯＳＦＥＴ２００は、従来のトレンチゲートパワーＭＯＳＦＥＴ９００に対応するものである。   As can be seen from FIG. 8A, the trench gate power MOSFET 200 according to the comparative example 1 is different from the trench gate power MOSFET 100 according to the embodiment in that the auxiliary groove 124 is not formed. The trench gate power MOSFET 200 according to Comparative Example 1 corresponds to the conventional trench gate power MOSFET 900.

（３）比較例２に係るトレンチゲートパワーＭＯＳＦＥＴ３００（図示せず。）
図９は、比較例２に係るトレンチゲートパワーＭＯＳＦＥＴ３００を説明するために示す図である。図９（ａ）は溝を形成するための写真工程を実施する際に用いるフォトマスクＭ３０の平面図であり、図９（ｂ）は溝を形成するための写真工程を実施する過程で形成されるフォトレジストＲ３０の平面図である。なお、図９（ａ）において斜線部はフォトマスクＭ３０において光が通過しない領域を示し、白抜き部はフォトマスクＭ３０において光が通過する領域を示す。また、図９（ｂ）において斜線部はフォトレジストＲ３０が残存している領域を示し、白抜き部はフォトレジストＲ３０が現像により除去された領域を示す。フォトレジストＲ３０は、実施例１におけるフォトレジストＲ１０の場合と同様に、ポジ型レジストである。 (3) Trench gate power MOSFET 300 (not shown) according to Comparative Example 2.
FIG. 9 is a diagram for explaining the trench gate power MOSFET 300 according to the comparative example 2. FIG. 9A is a plan view of a photomask M30 used when performing a photographic process for forming a groove, and FIG. 9B is formed in the process of performing a photographic process for forming a groove. It is a top view of photoresist R30. In FIG. 9A, the hatched portion indicates a region where light does not pass through the photomask M30, and the white portion indicates a region where light passes through the photomask M30. In FIG. 9B, the hatched portion indicates the region where the photoresist R30 remains, and the white portion indicates the region where the photoresist R30 has been removed by development. The photoresist R30 is a positive resist as in the case of the photoresist R10 in the first embodiment.

比較例２に係るトレンチゲートパワーＭＯＳＦＥＴ３００は、図９（ａ）からも分かるように、補助溝１２４が第１ピッチａの１．５倍以上の値（６μｍ）に設定された所定の第２ピッチｂ２で第１方向（ｙ方向）に沿って形成されている点で実施例１に係るトレンチゲートパワーＭＯＳＦＥＴ１００の場合と異なる。 As can be seen from FIG. 9A, the trench gate power MOSFET 300 according to Comparative Example 2 has a predetermined second pitch in which the auxiliary groove 124 is set to a value (6 μm) that is 1.5 times or more the first pitch a. This is different from the trench gate power MOSFET 100 according to the first embodiment in that it is formed along the first direction (y direction) at b 2 .

２．結果
表１は、実施例の結果をまとめた表である。 2. Results Table 1 summarizes the results of the examples.

Figure 0005350878
Figure 0005350878

（１）実施例に係るトレンチゲートパワーＭＯＳＦＥＴ１００の場合
実施例に係るトレンチゲートパワーＭＯＳＦＥＴ１００においては、図３（ｂ）及び表１に示すように、溝を形成するための写真工程を実施する過程で、複数本の溝１２０，１２２のうち最も外側の溝１２２の部分でフォトレジストＲ１０の開口幅が所定値よりも広くなったり、最も外側の溝１２２の部分でフォトレジストＲ１０の開口の形状が所定形状から変形したりすることがなかった。 (1) In the case of the trench gate power MOSFET 100 according to the embodiment In the trench gate power MOSFET 100 according to the embodiment, as shown in FIG. 3B and Table 1, in the process of performing the photographic process for forming the groove. The opening width of the photoresist R10 is wider than a predetermined value in the outermost groove 122 portion of the plurality of grooves 120 and 122, or the opening shape of the photoresist R10 is predetermined in the outermost groove 122 portion. There was no deformation from the shape.

（２）比較例１に係るトレンチゲートパワーＭＯＳＦＥＴ２００の場合
比較例１に係るトレンチゲートパワーＭＯＳＦＥＴ２００においては、図８（ｂ）及び表１に示すように、溝を形成するための写真工程を実施する過程で、複数本の溝のうち最も外側の溝の部分でフォトレジストＲ２０の開口幅が所定値よりもかなり広くなった。また、複数本の溝うち最も外側の溝の部分でフォトレジストＲ２０の開口の形状が所定形状からかなり変形した。 (2) Case of Trench Gate Power MOSFET 200 According to Comparative Example 1 In the trench gate power MOSFET 200 according to Comparative Example 1, as shown in FIG. 8B and Table 1, a photographic process for forming a groove is performed. In the process, the opening width of the photoresist R20 became considerably wider than a predetermined value in the outermost groove portion of the plurality of grooves. Further, the shape of the opening of the photoresist R20 is considerably deformed from the predetermined shape at the outermost groove portion among the plurality of grooves.

（３）比較例２に係るトレンチゲートパワーＭＯＳＦＥＴ３００の場合
比較例２に係るトレンチゲートパワーＭＯＳＦＥＴ３００においては、図９（ｂ）及び表１に示すように、溝を形成するための写真工程を実施する過程で、複数本の溝のうち最も外側の溝の部分でフォトレジストＲ３０の開口幅が所定値よりも少し広くなった。また、複数本の溝のうち最も外側の溝の部分でフォトレジストＲ３０の開口の形状が所定形状から少し変形した。 (3) Case of Trench Gate Power MOSFET 300 According to Comparative Example 2 In the trench gate power MOSFET 300 according to Comparative Example 2, as shown in FIG. 9B and Table 1, a photographic process for forming a groove is performed. In the process, the opening width of the photoresist R30 is slightly wider than a predetermined value in the outermost groove portion of the plurality of grooves. Further, the shape of the opening of the photoresist R30 is slightly deformed from the predetermined shape at the outermost groove portion of the plurality of grooves.

以上の結果から、実施例に係るトレンチゲートパワーＭＯＳＦＥＴ１００は、比較例１に係るトレンチゲートパワーＭＯＳＦＥＴ２００及び比較例２に係るトレンチゲートパワーＭＯＳＦＥＴ３００のいずれと比較しても、複数本の溝のうち最も外側の溝の部分でフォトレジストの開口幅の変形の程度が極めて小さいことがわかった。このため、実施例に係るトレンチゲートパワーＭＯＳＦＥＴ１００によれば、複数本の溝１２０，１２２のうち最も外側の溝１２２の底面及び側面に形成されるゲート絶縁膜１３０の表面積、膜厚、表面状態などが不均一になることがなくなり、これらに起因して、トレンチゲートパワー半導体装置の信頼性が低下したり、ＥＳＤ耐量が低下したりすることがなくなる。その結果、実施例に係るトレンチゲートパワーＭＯＳＦＥＴ１００は、比較例１又は比較例２に係るトレンチゲートパワーＭＯＳＦＥＴ２００，３００よりも信頼性の高いトレンチゲートパワーＭＯＳＦＥＴとなる。   From the above results, the trench gate power MOSFET 100 according to the example is the outermost of the plurality of grooves as compared with any of the trench gate power MOSFET 200 according to the comparative example 1 and the trench gate power MOSFET 300 according to the comparative example 2. It was found that the degree of deformation of the opening width of the photoresist was extremely small at the groove portion. Therefore, according to the trench gate power MOSFET 100 according to the embodiment, the surface area, the film thickness, the surface state, etc. of the gate insulating film 130 formed on the bottom surface and the side surface of the outermost groove 122 among the plurality of grooves 120, 122. Will not become non-uniform, and due to these, the reliability of the trench gate power semiconductor device will not be reduced, and the ESD tolerance will not be reduced. As a result, the trench gate power MOSFET 100 according to the embodiment becomes a trench gate power MOSFET having higher reliability than the trench gate power MOSFETs 200 and 300 according to the comparative example 1 or the comparative example 2.

以上、本発明のトレンチゲートパワー半導体装置を上記の各実施形態に基づいて説明したが、本発明は上記の各実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。   As described above, the trench gate power semiconductor device of the present invention has been described based on the above embodiments, but the present invention is not limited to the above embodiments, and in various aspects within the scope not departing from the gist thereof. For example, the following modifications are possible.

（１）上記した実施形態においては、ｎ−型ドリフト層１１４及びｐ型ボディ層１１６を有する半導体基板１１０を準備しておき、当該半導体基板１１０における第１主面側の表面からｎ−型ドリフト層１１４に達するように溝１２０，１２２を形成することとしているが、本発明はこれに限定されるものではない。例えば、ｎ−型ドリフト層を有する半導体基板を準備しておき、当該半導体基板における第１主面側の表面から溝を形成し、当該溝の内部にゲート絶縁膜及びゲート電極をさらに形成した後、ｎ−型ドリフト層の第１主面側の表面にｐ型ボディ層を形成することとしてもよい。 (1) In the above-described embodiment, the semiconductor substrate 110 having the n − type drift layer 114 and the p type body layer 116 is prepared, and the n − type drift from the surface of the semiconductor substrate 110 on the first main surface side. Although the grooves 120 and 122 are formed so as to reach the layer 114, the present invention is not limited to this. For example, after preparing a semiconductor substrate having an n − -type drift layer, forming a groove from the surface on the first main surface side of the semiconductor substrate, and further forming a gate insulating film and a gate electrode inside the groove The p-type body layer may be formed on the surface of the n − type drift layer on the first main surface side.

（２）上記した実施形態においては、フォトレジストとしてポジ型レジストを用いた場合を例にとって本発明を説明したが、本発明はこれに限定されるものではない。例えば、フォトレジストとしてネガ型レジストを用いた場合にも本発明を適用可能である。 (2) In the above-described embodiment, the present invention has been described by taking a case where a positive resist is used as a photoresist. However, the present invention is not limited to this. For example, the present invention can be applied even when a negative resist is used as a photoresist.

（３）上記した実施形態においては、第１導電型をｎ型とし、第２導電型をｐ型とした場合を例にとって本発明を説明したが、本発明はこれに限定されるものではない。例えば、第１導電型をｐ型とし、第２導電型をｎ型とした場合にも本発明を適用可能である。 (3) In the above-described embodiment, the present invention has been described taking the case where the first conductivity type is n-type and the second conductivity type is p-type as an example. However, the present invention is not limited to this. . For example, the present invention can be applied to the case where the first conductivity type is p-type and the second conductivity type is n-type.

（４）上記した実施形態においては、トレンチゲートパワーＭＯＳＦＥＴを例にとって本発明を説明したが、本発明はこれに限定されるものではない。例えば、トレンチゲートを有するＩＧＢＴその他のトレンチゲートパワー半導体装置にも本発明を適用可能である。 (4) In the above-described embodiment, the present invention has been described by taking the trench gate power MOSFET as an example, but the present invention is not limited to this. For example, the present invention can be applied to an IGBT having a trench gate and other trench gate power semiconductor devices.

１００，２００，３００，９００…トレンチゲートパワーＭＯＳＦＥＴ、１１０，９１０…半導体基板、１１２，９１２…ｎ＋型半導体層、１１４，９１４…ｎ−型ドリフト層、１１６，９１６…ｐ型ボディ層、１１８，９１８…シリコン酸化膜、１２０，１２２，９２０，９２２…溝、１２４，…補助溝、１３０，９３０…ゲート絶縁膜、１３２…第２ゲート絶縁膜、１４０，９４０…ゲート電極、１４２…第２ゲート電極、１５０，９５０…ソース領域、１６０，９６０…ソース電極、１７０，９７０…ドレイン電極、ａ…第１ピッチ、ｂ，ｂ２…第２ピッチ、Ｌ…露光光、Ｍ１０，Ｍ２０，Ｍ３０，Ｍ９０…フォトマスク、Ｍ１２，Ｍ１４…マスク、Ｒ１０，Ｒ２０，Ｒ３０，Ｒ９０…フォトレジスト 100,200,300,900 ... trench gate power MOSFET, 110,910 ... semiconductor substrate, 112,912 ... n + -type semiconductor layer, 114,914 ... n - -type drift layer, 116,916 ... p-type body layer, 118 , 918 ... Silicon oxide film, 120, 122, 920, 922 ... groove, 124, ... auxiliary groove, 130, 930 ... gate insulating film, 132 ... second gate insulating film, 140, 940 ... gate electrode, 142 ... second gate electrode, 150,950 ... source region, 160,960 ... source electrode, 170,970 ... drain electrode, a ... first pitch, b, b 2 ... second pitch, L ... exposure light, M10, M20, M30, M90 ... Photomask, M12, M14 ... Mask, R10, R20, R30, R90 ... Photoresist

Claims (14)

第１導電型のドリフト層及び前記ドリフト層の第１主面側に位置する第２導電型のボディ層を有する半導体基板と、
前記半導体基板の第１主面側の表面から前記ドリフト層に達するように形成された溝と、
前記溝の内周面に形成されたゲート絶縁膜と、
前記溝の内部に前記ゲート絶縁膜を介して形成されたゲート電極と、
前記ボディ層の表面に前記溝の側面と接するように形成された第１導電型のソース領域と、
前記半導体基板の第１主面側の表面に前記ゲート電極と絶縁された状態で形成された第１電極と、
前記半導体基板の第２主面側の表面に形成された第２電極とを備え、
前記溝として、平面的にみて所定の第１ピッチでストライプ状に配列された複数本の溝を備えるトレンチゲートパワー半導体装置であって、
前記複数本の溝のうち最も外側の溝においては、当該溝が延在する第１方向に垂直な第２方向に沿ってかつ当該溝の外側に向かって突出する複数本の補助溝が、前記第１ピッチの０．５倍以上、１．５倍以下の値に設定された所定の第２ピッチで前記第１方向に沿って形成されていることを特徴とするトレンチゲートパワー半導体装置。 A semiconductor substrate having a first conductivity type drift layer and a second conductivity type body layer located on the first main surface side of the drift layer;
A groove formed to reach the drift layer from the surface on the first main surface side of the semiconductor substrate;
A gate insulating film formed on the inner peripheral surface of the groove;
A gate electrode formed inside the trench through the gate insulating film;
A source region of a first conductivity type formed on the surface of the body layer so as to be in contact with a side surface of the groove;
A first electrode formed on a surface on the first main surface side of the semiconductor substrate in a state insulated from the gate electrode;
A second electrode formed on a surface on the second main surface side of the semiconductor substrate,
A trench gate power semiconductor device comprising a plurality of grooves arranged in stripes at a predetermined first pitch in plan view as the grooves,
In the outermost groove among the plurality of grooves, the plurality of auxiliary grooves projecting toward the outside of the groove along the second direction perpendicular to the first direction in which the groove extends, A trench gate power semiconductor device, wherein the trench gate power semiconductor device is formed along the first direction at a predetermined second pitch set to a value not less than 0.5 times and not more than 1.5 times the first pitch. 請求項１に記載のトレンチゲートパワー半導体装置において、
前記複数本の溝のうち最も外側の溝からの前記補助溝の突出量は、前記第１ピッチの０．５倍以上、１．５倍以下の値に設定されていることを特徴とするトレンチゲートパワー半導体装置。 The trench gate power semiconductor device according to claim 1,
The amount of protrusion of the auxiliary groove from the outermost groove among the plurality of grooves is set to a value not less than 0.5 times and not more than 1.5 times the first pitch. Gate power semiconductor device. 請求項１又は２に記載のトレンチゲートパワー半導体装置において、
前記複数本の溝のうち最も外側の溝の先端から前記補助溝までの距離は、前記第１ピッチの１．５倍以下の値に設定されていることを特徴とするトレンチゲートパワー半導体装置。 In the trench gate power semiconductor device according to claim 1 or 2,
The distance from the tip of the outermost groove to the auxiliary groove among the plurality of grooves is set to a value not more than 1.5 times the first pitch. 請求項１〜３のいずれかに記載のトレンチゲートパワー半導体装置において、
前記補助溝の内周面には、前記ゲート絶縁膜と連続して第２ゲート絶縁膜が形成され、
前記補助溝の内部には、前記第２ゲート絶縁膜を介して、前記ゲート電極と連続する第２ゲート電極が形成されていることを特徴とするトレンチゲートパワー半導体装置。 In the trench gate power semiconductor device according to any one of claims 1 to 3,
On the inner peripheral surface of the auxiliary groove, a second gate insulating film is formed continuously with the gate insulating film,
A trench gate power semiconductor device, wherein a second gate electrode continuous with the gate electrode is formed in the auxiliary groove through the second gate insulating film. 請求項４に記載のトレンチゲートパワー半導体装置において、
前記補助溝は、前記溝と同じ深さを有することを特徴とするトレンチゲートパワー半導体装置。 The trench gate power semiconductor device according to claim 4,
The trench gate power semiconductor device, wherein the auxiliary groove has the same depth as the groove. 請求項４又は５に記載のトレンチゲートパワー半導体装置において、
前記補助溝は、前記溝と同じ幅を有することを特徴とするトレンチゲートパワー半導体装置。 The trench gate power semiconductor device according to claim 4 or 5,
The trench gate power semiconductor device, wherein the auxiliary groove has the same width as the groove. 請求項１〜６のいずれかに記載のトレンチゲートパワー半導体装置において、
前記トレンチゲートパワー半導体装置は、パワーＭＯＳＦＥＴ又はＩＧＢＴであることを特徴とするトレンチゲートパワー半導体装置。 In the trench gate power semiconductor device according to any one of claims 1 to 6,
The trench gate power semiconductor device is a power MOSFET or IGBT. 第１導電型のドリフト層を有する半導体基板を準備する半導体基板準備工程と、
前記半導体基板の第１主面側の表面から前記ドリフト層に達するように形成された溝を形成する溝形成工程と、
前記溝の内周面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記溝の内部に前記ゲート絶縁膜を介してゲート電極を形成するゲート電極形成工程と、
前記半導体基板の第１主面側の表面に前記ゲート電極と絶縁された状態で第１電極を形成する第１電極形成工程と、
前記半導体基板の第２主面側の表面に第２電極を形成する第２電極形成工程とを含み、
前記溝として、平面的にみて所定の第１ピッチでストライプ状に配列された複数本の溝を備えるトレンチゲートパワー半導体装置を製造するためのトレンチゲートパワー半導体装置の製造方法であって、
前記溝形成工程においては、前記複数本の溝のうち最も外側の溝から、当該溝が延在する第１方向に垂直な第２方向に沿ってかつ当該溝の外側に向かって突出する複数本の補助溝を、前記第１ピッチの０．５倍以上、１．５倍以下の値に設定された所定の第２ピッチで前記第１方向に沿って形成することを特徴とするトレンチゲートパワー半導体装置の製造方法。 A semiconductor substrate preparation step of preparing a semiconductor substrate having a drift layer of a first conductivity type;
A groove forming step of forming a groove formed so as to reach the drift layer from the surface on the first main surface side of the semiconductor substrate;
Forming a gate insulating film on the inner peripheral surface of the groove; and
Forming a gate electrode inside the trench through the gate insulating film; and
Forming a first electrode on the surface of the semiconductor substrate on the first main surface side in a state of being insulated from the gate electrode;
A second electrode forming step of forming a second electrode on a surface on the second main surface side of the semiconductor substrate,
A trench gate power semiconductor device manufacturing method for manufacturing a trench gate power semiconductor device comprising a plurality of grooves arranged in stripes at a predetermined first pitch in plan view as the groove,
In the groove forming step, a plurality of the plurality of grooves protruding from the outermost groove along the second direction perpendicular to the first direction in which the groove extends and toward the outside of the groove. The trench gate power is formed along the first direction at a predetermined second pitch set to a value not less than 0.5 times and not more than 1.5 times the first pitch. A method for manufacturing a semiconductor device. 請求項８に記載のトレンチゲートパワー半導体装置の製造方法において、
前記複数本の溝のうち最も外側の溝からの前記補助溝の突出量は、前記第１ピッチの０．５倍以上、１．５倍以下の値に設定されていることを特徴とするトレンチゲートパワー半導体装置の製造方法。 In the manufacturing method of the trench gate power semiconductor device according to claim 8,
The amount of protrusion of the auxiliary groove from the outermost groove among the plurality of grooves is set to a value not less than 0.5 times and not more than 1.5 times the first pitch. A method for manufacturing a gate power semiconductor device. 請求項８又は９に記載のトレンチゲートパワー半導体装置の製造方法において、
前記複数本の溝のうち最も外側の溝の先端から前記補助溝までの距離は、前記第１ピッチの１．５倍以下の値に設定されていることを特徴とするトレンチゲートパワー半導体装置の製造方法。 In the manufacturing method of the trench gate power semiconductor device according to claim 8 or 9,
A distance from the tip of the outermost groove to the auxiliary groove among the plurality of grooves is set to a value not more than 1.5 times the first pitch. Production method. 請求項８〜１０のいずれかに記載のトレンチゲートパワー半導体装置の製造方法において、
前記ゲート絶縁膜形成工程においては、前記補助溝の内周面にも、前記ゲート絶縁膜と連続して第２ゲート絶縁膜を形成し、
前記ゲート電極形成工程においては、前記補助溝の内部にも、前記第２ゲート絶縁膜を介して、前記ゲート電極と連続する第２ゲート電極を形成することを特徴とするトレンチゲートパワー半導体装置の製造方法。 In the manufacturing method of the trench gate power semiconductor device according to any one of claims 8 to 10,
In the gate insulating film forming step, a second gate insulating film is formed on the inner peripheral surface of the auxiliary groove continuously with the gate insulating film,
In the gate electrode forming step, a second gate electrode that is continuous with the gate electrode is also formed inside the auxiliary groove via the second gate insulating film. Production method. 請求項１１に記載のトレンチゲートパワー半導体装置の製造方法において、
前記補助溝は、前記溝と同じ深さを有することを特徴とするトレンチゲートパワー半導体装置の製造方法。 In the manufacturing method of the trench gate power semiconductor device according to claim 11,
The method of manufacturing a trench gate power semiconductor device, wherein the auxiliary groove has the same depth as the groove. 請求項１１又は１２に記載のトレンチゲートパワー半導体装置の製造方法において、
前記補助溝は、前記溝と同じ幅を有することを特徴とするトレンチゲートパワー半導体装置の製造方法。 In the manufacturing method of the trench gate power semiconductor device according to claim 11 or 12,
The method of manufacturing a trench gate power semiconductor device, wherein the auxiliary groove has the same width as the groove. 請求項８〜１３のいずれかに記載のトレンチゲートパワー半導体装置の製造方法において、
前記トレンチゲートパワー半導体装置は、パワーＭＯＳＦＥＴ又はＩＧＢＴであることを特徴とするトレンチゲートパワー半導体装置の製造方法。 In the manufacturing method of the trench gate power semiconductor device according to any one of claims 8 to 13,
The method for manufacturing a trench gate power semiconductor device, wherein the trench gate power semiconductor device is a power MOSFET or an IGBT.
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JP5713116B2 (en) * 2011-11-22 2015-05-07 トヨタ自動車株式会社 Semiconductor device
CN102610643B (en) * 2011-12-20 2015-01-28 成都芯源系统有限公司 Trench MOSFET device
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JP6460016B2 (en) * 2016-03-09 2019-01-30 トヨタ自動車株式会社 Switching element
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3904648B2 (en) * 1997-01-31 2007-04-11 株式会社ルネサステクノロジ Semiconductor device
JP4073176B2 (en) * 2001-04-02 2008-04-09 新電元工業株式会社 Semiconductor device and manufacturing method thereof
JP2006196545A (en) * 2005-01-11 2006-07-27 Toshiba Corp Method of manufacturing semiconductor device
JP4825424B2 (en) * 2005-01-18 2011-11-30 株式会社東芝 Power semiconductor device

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