JP5344577B2 - Memory control apparatus and control method - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a memory controller and a memory control method, capable of reducing electric power consumption, and capable of maintaining signal quality. <P>SOLUTION: This memory controller is a memory controller connectable to a plurality of memory elements having an ODT (On Die Termination) function, and includes a diagnostic device 2, a memory end terminal resistance control part 7, and an ECC circuit 8. The memory end terminal resistance control part 7 outputs an ODT control signal for controlling use of an ODT or nonuse thereof in each of the plurality of memory elements, and the ECC circuit 8 detects an error of a data output from the plurality of memory elements. The diagnostic device 2 switches the setting of use of the ODT in each of the plurality of memory elements, based on information of an ODT use situation and the error, during system operation. <P>COPYRIGHT: (C)2010,JPO&amp;INPIT

Description

本発明はメモリ制御装置及び制御方法に関し、特に、On Die Termination（ＯＤＴ）機能を有する複数のメモリ素子の制御装置及び制御方法に関する。   The present invention relates to a memory control device and a control method, and more particularly, to a control device and a control method for a plurality of memory elements having an on die termination (ODT) function.

メモリインタフェースのデータ転送速度は年々向上しており、今まで気にされていなかったインピーダンス不整合によって発生する電気（反射）ノイズが問題視されている。このノイズを抑えるために伝送線路の末端に終端抵抗を付け、電気ノイズを抑え信号品質を向上させている。   The data transfer speed of the memory interface has been improved year by year, and electrical (reflection) noise generated by impedance mismatch that has not been considered so far has been regarded as a problem. In order to suppress this noise, a terminating resistor is attached to the end of the transmission line to suppress electrical noise and improve signal quality.

汎用ＳＤＲＡＭのＤＤＲ２以降、メモリ素子に終端抵抗が内蔵されている。内蔵の終端抵抗は外付けの終端抵抗に比べ「オン／オフ」制御が簡単にでき、かつ実装密度も高く出来るという利点を有している。一般的に、ＯＤＴ機能を有するメモリ素子が広く使用されている。   Since DDR2 of the general-purpose SDRAM, a termination resistor is built in the memory element. The built-in termination resistor has an advantage that “on / off” control can be easily performed and mounting density can be increased as compared with an external termination resistor. In general, memory devices having an ODT function are widely used.

しかしながら、メモリ素子のＯＤＴをオンにすることにより信号品質を向上できるという利点がある反面、多くのメモリ素子のＯＤＴをオンにすることによってメモリ素子の消費電力を増大させるという欠点がある。   However, there is an advantage that the signal quality can be improved by turning on the ODT of the memory element, but there is a disadvantage that the power consumption of the memory element is increased by turning on the ODT of many memory elements.

上記の問題点を解消するため、特許文献１に記載の半導体記憶装置では、メモリ素子単位でＯＤＴ制御信号を有し、きめ細かなＯＤＴ制御を実現している。これにより、データ転送に影響を及ぼさない範囲で不要なＯＤＴ制御を抑止させ、消費電力を低減させることを可能としている。   In order to solve the above problems, the semiconductor memory device described in Patent Document 1 has an ODT control signal for each memory element and realizes fine ODT control. As a result, unnecessary ODT control can be suppressed within a range that does not affect data transfer, and power consumption can be reduced.

しかし、初期化段階でプログラマブルにＯＤＴの未使用を決定したとしても、データ転送の信号品質は転送データのパタンや温度条件等に依存するため、信号品質が初期化時に比べシステム運用状態の方が低下するという欠点がある。   However, even if the ODT is determined not to be used programmatically at the initialization stage, the signal quality of the data transfer depends on the pattern and temperature conditions of the transfer data, so the signal quality is better in the system operating state than at the time of initialization. There is a drawback of lowering.

特開２００８−１０２７０６号公報JP 2008-102706 A

特許文献１では、信号品質が初期化時に比べて、システム運用状態のほうが低下してしまうという問題点がある。   In Patent Document 1, there is a problem that the system operation state is deteriorated compared with the signal quality at the time of initialization.

本発明は、このような事情を背景としてなされたものであり、本発明の目的は、消費電力を低減させるとともに、信号品質を維持することが可能なメモリ制御装置及び制御方法を提供することを目的とする。   The present invention has been made in view of such circumstances, and an object of the present invention is to provide a memory control device and a control method capable of reducing power consumption and maintaining signal quality. Objective.

本発明の一態様に係るメモリ制御装置は、ＯＤＴ（On Die Termination）機能を有する複数のメモリ素子に接続可能なメモリ制御装置であって、前記複数のメモリ素子毎にＯＤＴを使用とするか未使用とするかを制御するためのＯＤＴ制御信号を出力するメモリ終端抵抗制御部と、前記複数のメモリ素子から送出されるデータのエラーを検出するエラー検出部と、前記複数のメモリのシステム運用中において、前記複数のメモリ素子のＯＤＴ使用状況及び前記エラーの情報に基づいて、前記複数のメモリ素子のＯＤＴ使用設定を切り換える診断装置とを備えるものである。   A memory control device according to an aspect of the present invention is a memory control device that can be connected to a plurality of memory elements having an ODT (On Die Termination) function, and uses an ODT for each of the plurality of memory elements. A memory termination resistance control unit that outputs an ODT control signal for controlling whether to use, an error detection unit that detects an error in data transmitted from the plurality of memory elements, and a system operation of the plurality of memories And a diagnostic device for switching the ODT usage setting of the plurality of memory elements based on the ODT usage status of the plurality of memory elements and the error information.

本発明の他の態様に係る制御方法は、ＯＤＴ（On Die Termination）機能を有する複数のメモリ素子の制御方法であって、前記複数のメモリ素子から送出されるデータのエラーを検出し、前記複数のメモリのシステム運用中において、前記複数のメモリ素子のＯＤＴ使用状況及び前記エラーの情報に基づいて、前記複数のメモリ素子のＯＤＴ使用設定を切り換える。   A control method according to another aspect of the present invention is a method for controlling a plurality of memory elements having an ODT (On Die Termination) function, detecting errors in data transmitted from the plurality of memory elements, and During the operation of the memory system, the ODT usage setting of the plurality of memory elements is switched based on the ODT usage status of the plurality of memory elements and the error information.

本発明によれば、消費電力を低減させるとともに、信号品質を維持することが可能なメモリ制御装置及び制御方法を提供することができる。   According to the present invention, it is possible to provide a memory control device and a control method capable of reducing power consumption and maintaining signal quality.

実施の形態１に係るメモリ制御装置を搭載した半導体記憶装置の構成の一例を示す図である。1 is a diagram illustrating an example of a configuration of a semiconductor memory device on which a memory control device according to a first embodiment is mounted. 実施の形態１に係るメモリ制御装置のメモリコントローラの構成の一例を示す図である。3 is a diagram illustrating an example of a configuration of a memory controller of the memory control device according to the first embodiment. FIG. 実施の形態１に係るメモリ制御装置のメモリ終端抵抗制御部の構成の一例を示す図である。3 is a diagram illustrating an example of a configuration of a memory termination resistance control unit of the memory control device according to the first embodiment. FIG. 各メモリ素子のＯＤＴ使用／未使用設定の例を示す図である。It is a figure which shows the example of ODT use / non-use setting of each memory element. 診断装置に格納されるエラー情報の一例を示す図である。It is a figure which shows an example of the error information stored in a diagnostic apparatus. ＯＤＴ設定動作を説明するためのタイミングチャートである。It is a timing chart for demonstrating ODT setting operation | movement. ＯＤＴ設定動作を説明するためのタイミングチャートである。It is a timing chart for demonstrating ODT setting operation | movement.

本発明の実施の形態に係るメモリ制御装置について、図１〜図３を参照して説明する。図１は、本実施の形態に係るメモリ制御装置を搭載した半導体記憶装置の構成の一例を示す図である。図２は、図１に示すメモリコントローラ１の構成の一例を詳細に示す図である。図１に示すように、本実施の形態に係る半導体記憶装置は、メモリコントローラ１、診断装置２、メモリ素子３を備えている。   A memory control device according to an embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a diagram showing an example of a configuration of a semiconductor memory device equipped with a memory control device according to the present embodiment. FIG. 2 is a diagram showing in detail an example of the configuration of the memory controller 1 shown in FIG. As shown in FIG. 1, the semiconductor memory device according to the present embodiment includes a memory controller 1, a diagnostic device 2, and a memory element 3.

メモリ素子３は、ＯＤＴ（On Die Termination）機能を有する。本発明は、このＯＤＴ機能を有する複数のメモリ素子３に接続可能なメモリ制御装置に関するものである。メモリコントローラ１は、メモリ終端抵抗制御部７、ＥＣＣ回路８を備える。メモリ制御装置は、診断装置２、メモリ終端抵抗制御部７、ＥＣＣ回路８を含む。   The memory element 3 has an ODT (On Die Termination) function. The present invention relates to a memory control device that can be connected to a plurality of memory elements 3 having the ODT function. The memory controller 1 includes a memory termination resistance control unit 7 and an ECC circuit 8. The memory control device includes a diagnostic device 2, a memory termination resistance control unit 7, and an ECC circuit 8.

本実施の形態では、メモリ素子３１、・・・、３ｎのｎ個のメモリ素子３が設けられているものとする。メモリコントローラ１とｎ個のメモリ素子３は、それぞれ配線を介して接続されている。メモリコントローラ１とｎ個のメモリ素子３の配線長は、それぞれ異なる。   In the present embodiment, it is assumed that n memory elements 3 of memory elements 31 to 3n are provided. The memory controller 1 and the n memory elements 3 are connected to each other via wiring. The wiring lengths of the memory controller 1 and the n memory elements 3 are different from each other.

メモリ終端抵抗制御部７は、ｎ個のメモリ素子３それぞれに対し、ＯＤＴを使用又は未使用とするＯＤＴ信号を送出する。ＥＣＣ回路８は、複数のメモリ素子３から送出されるデータのエラーを検出するエラー検出部である。   The memory termination resistance control unit 7 sends an ODT signal for using or not using the ODT to each of the n memory elements 3. The ECC circuit 8 is an error detection unit that detects an error in data transmitted from the plurality of memory elements 3.

診断装置２は、メモリコントローラ１に接続されるｎ個のメモリ素子のＯＤＴ使用状況を管理する。また、診断装置２は、システム運用中に検出された訂正可能エラーの履歴管理を行う。診断装置２は、メモリ素子のＯＤＴ使用状況及び訂正可能エラーの履歴に基づいて、メモリ素子のＯＤＴ使用状態設定値を動的に切り換える。メモリ制御装置の動作については、後に詳述する。   The diagnostic device 2 manages the ODT usage status of n memory elements connected to the memory controller 1. Further, the diagnostic device 2 performs history management of correctable errors detected during system operation. The diagnostic device 2 dynamically switches the ODT usage state setting value of the memory element based on the ODT usage status of the memory element and the history of correctable errors. The operation of the memory control device will be described in detail later.

図２に示すように、メモリコントローラ１は、診断インタフェース制御部４、ＣＰＵ（Central Processing Unit）インタフェース制御部５、メモリコマンド制御部６、メモリ終端抵抗制御部７、ＥＣＣ（Error Correcting Code）回路８、メモリデータ制御部９を有している。   As shown in FIG. 2, the memory controller 1 includes a diagnostic interface control unit 4, a CPU (Central Processing Unit) interface control unit 5, a memory command control unit 6, a memory termination resistance control unit 7, and an ECC (Error Correcting Code) circuit 8. The memory data control unit 9 is included.

診断インタフェース制御部４は、診断装置２からの動作要求を制御する。ＣＰＵインタフェース制御部５は、ＣＰＵからのライト、リードリクエストを受け付ける。メモリコマンド制御部６は、ｎ個のメモリ素子３に対しライト、リードするためのイトデコマンド及びアドレスを送出する。   The diagnostic interface control unit 4 controls an operation request from the diagnostic device 2. The CPU interface control unit 5 accepts write and read requests from the CPU. The memory command control unit 6 sends a data command and an address for writing and reading to the n memory elements 3.

メモリ終端抵抗制御部７は、メモリ素子３の単位でＯＤＴ信号を有しており、ｎ個のメモリ素子３それぞれのＯＤＴ使用／未使用を制御することができる。これにより、不要なＯＤＴ制御を抑止することができ、消費電力を低減させることができる。   The memory termination resistance control unit 7 has an ODT signal in units of the memory elements 3 and can control the use / unuse of the ODT of each of the n memory elements 3. Thereby, unnecessary ODT control can be suppressed and power consumption can be reduced.

ＥＣＣ回路８は、複数のメモリ素子３から送出されるデータのエラーを検出するエラー検出部である。具体的には、ＥＣＣ回路８は、ライトデータに対しチェックビット生成を行う。また、ＥＣＣ回路８は、リードデータに対しデータ訂正、訂正可能エラー検出、訂正不可能エラー検出、エラー情報保持を行う。   The ECC circuit 8 is an error detection unit that detects an error in data transmitted from the plurality of memory elements 3. Specifically, the ECC circuit 8 generates check bits for the write data. The ECC circuit 8 performs data correction, correctable error detection, uncorrectable error detection, and error information holding on the read data.

例えば、データをメモリから読み出す際に読み出されたデータから生成されたチェックビットとライトデータに対し生成したチェックビットとを比較する。ＥＣＣ回路８が１ビットのエラーを検出した場合、そのビット位置を特定して、そのエラーを訂正することができる。同時に２ビット以上のエラーが発生した場合は、訂正はできないが、２ビット以上のエラー（訂正不可能エラー）の存在を検出することができる。   For example, the check bit generated from the read data when the data is read from the memory is compared with the check bit generated for the write data. When the ECC circuit 8 detects a 1-bit error, the bit position can be specified and the error can be corrected. If errors of 2 bits or more occur at the same time, they cannot be corrected, but the presence of errors of 2 bits or more (uncorrectable errors) can be detected.

メモリデータ制御部９は、ｎ個のメモリ素子３に対しライトデータ送出、及びｎ個のメモリ素子３からのリードデータ受信を行う。図３は、メモリ終端抵抗制御部７の構成の一例を示す図である。図３に示すように、メモリ終端抵抗制御部７は、ＯＤＴ信号生成回路７１及び複数のフリップフロップ（Ｆ／Ｆ）ＲＥＧ１−１、・・・を備えている。   The memory data control unit 9 transmits write data to the n memory elements 3 and receives read data from the n memory elements 3. FIG. 3 is a diagram illustrating an example of the configuration of the memory termination resistance control unit 7. As shown in FIG. 3, the memory termination resistance control unit 7 includes an ODT signal generation circuit 71 and a plurality of flip-flops (F / F) REG 1-1.

フリップフロップＲＥＧ１−１、ＲＥＧ２−１、・・・、ＲＥＧｎ−１には、診断インタフェース制御部４からの１クロックサイクル分の設定値セット信号が入力される。また、フリップフロップＲＥＧ１−１にはメモリ素子３１設定値が入力され、以降のフリップフロップＲＥＧ２−１、・・・、ＲＥＧｎ−１にはそれぞれのメモリ素子設定値が入力される。   A set value set signal for one clock cycle from the diagnostic interface control unit 4 is input to the flip-flops REG1-1, REG2-1, ..., REGn-1. Also, the memory element 31 set value is input to the flip-flop REG1-1, and the respective memory element set values are input to the subsequent flip-flops REG2-1,... REGn-1.

フリップフロップＲＥＧ１−１、ＲＥＧ２−１、・・・、ＲＥＧｎ−１の後段には、それぞれフリップフロップＲＥＧ１−２、ＲＥＧ２−２、・・・、ＲＥＧｎ−２が設けられている。フリップフロップＲＥＧ１−２、ＲＥＧ２−２、・・・、ＲＥＧｎ−２には、ＯＤＴ信号生成回路７１からＮＯＴ回路を介してＯＤＴ信号が入力される。   Flip-flops REG1-2, REG2-2,..., REGn-2 are provided at the subsequent stages of the flip-flops REG1-1, REG2-1,. The ODT signal is input from the ODT signal generation circuit 71 via the NOT circuit to the flip-flops REG1-2, REG2-2, ..., REGn-2.

また、ＯＤＴ信号は、フリップフロップＲＥＧ−ＯＤＴにも入力される。フリップフロップＲＥＧ１−２、ＲＥＧ２−２、・・・、ＲＥＧｎ−２の後段には、それぞれアンド回路を介して、フリップフロップＲＥＧ１−３、ＲＥＧ２−３、・・・、ＲＥＧｎ−３が設けられている。フリップフロップＲＥＧ−ＯＤＴからの出力と、フリップフロップＲＥＧ１−２、・・・、ＲＥＧｎ−２からの出力は、ＡＮＤ回路に入力される。そして、フリップフロップＲＥＧ１−３、・・・、ＲＥＧｎ−３からそれぞれのメモリ素子ＯＤＴ信号が出力される。   The ODT signal is also input to the flip-flop REG-ODT. Flip-flops REG1-2, REG2-2, ..., REGn-2 are respectively provided with flip-flops REG1-3, REG2-3, ..., REGn-3 via AND circuits. Yes. The outputs from the flip-flops REG-ODT and the outputs from the flip-flops REG1-2, ..., REGn-2 are input to the AND circuit. Then, the respective memory element ODT signals are output from the flip-flops REG1-3,... REGn-3.

ここで、図１に示す半導体記憶装置の動作について説明する。システム初期化時において、ＯＤＴ使用／未使用設定を決定するキャリブレーションが行われる。まず、診断装置２は、診断インタフェース制御部４を介して、メモリコントローラ１とｎ個全てのメモリ素子３との間において、ＯＤＴ未使用の設定をメモリ終端抵抗制御部７に対して行う。なお、メモリコントローラ１とｎ個全てのメモリ素子３との間においてＯＤＴ使用の設定を行って、キャリブレーションを行ってもよい。   Here, the operation of the semiconductor memory device shown in FIG. 1 will be described. At the time of system initialization, calibration for determining whether ODT is used or not is performed. First, the diagnostic device 2 performs ODT unused setting for the memory termination resistance control unit 7 between the memory controller 1 and all n memory elements 3 via the diagnostic interface control unit 4. Note that calibration may be performed by setting use of ODT between the memory controller 1 and all n memory elements 3.

次に、診断インタフェース制御部４を介し、メモリコマンド制御部６に対してライトコマンドを実行し、その後リードコマンドを同一アドレス番地に対して実行する。メモリデータ制御部９は、各メモリ素子３からのリードデータと期待値との比較を行い、メモリ素子３毎のキャリブレーション結果を、診断インタフェース制御部４を介して診断装置２へ報告する。   Next, a write command is executed to the memory command control unit 6 via the diagnostic interface control unit 4, and then a read command is executed to the same address address. The memory data control unit 9 compares the read data from each memory element 3 with the expected value, and reports the calibration result for each memory element 3 to the diagnostic device 2 via the diagnostic interface control unit 4.

診断装置２は、その報告結果からメモリ終端抵抗制御部７に対しＯＤＴ使用／未使用の設定を行う。本実施の形態においては、設定値がＯＤＴ未使用の場合０、ＯＤＴ使用の場合１とする。図４に、各メモリ素子３のＯＤＴ使用／未使用設定の例を示す。   Based on the report result, the diagnostic device 2 sets whether or not the ODT is used for the memory termination resistance control unit 7. In the present embodiment, the setting value is 0 when ODT is not used and 1 when ODT is used. FIG. 4 shows an example of the ODT use / unuse setting of each memory element 3.

図４に示す例では、１番目、２番目・・・のメモリ素子はＯＤＴ未使用でインピーダンスをマッチングすることができＯＫであるため、０が設定される。また、ｎ番目のメモリ素子はＯＤＴ未使用でインピーダンスをマッチングすることができずＮＧであるため、ＯＤＴ使用設定とする１が設定される。診断装置２は、この各メモリ素子３のＯＤＴ使用／未使用の設定値を診断プログラムエリアに格納する。   In the example shown in FIG. 4, the first, second,... Memory elements are not used in ODT and can be matched in impedance and are OK. In addition, since the nth memory element is not used for ODT and cannot be matched in impedance and is NG, 1 is set as the ODT use setting. The diagnostic device 2 stores the set values of the ODT used / unused of each memory element 3 in the diagnostic program area.

その後、システム運用状態に入る。メモリコントローラ１では、ＣＰＵからのリクエストをＣＰＵインタフェース制御部５にて受け付ける。ライトリクエスト時では、メモリコマンド制御部６は、１対ｎ接続されたｎ個のメモリ素子３に対し、ライトコマンド及びアドレスを送出する。ライトデータは、ＥＣＣ回路８からメモリデータ制御部９を介して、ｎ個のメモリ素子３に送出される。また、メモリ終端抵抗制御部７からは、キャリブレーション時にＯＤＴ使用設定対象（設定値＝１）となったメモリ素子３のみにＯＤＴ信号が送出される。   Thereafter, the system enters an operating state. In the memory controller 1, the CPU interface control unit 5 receives a request from the CPU. At the time of a write request, the memory command control unit 6 sends a write command and an address to n memory elements 3 connected in a one-to-n manner. The write data is sent from the ECC circuit 8 to the n memory elements 3 via the memory data control unit 9. In addition, the memory termination resistance control unit 7 sends an ODT signal only to the memory element 3 that is an ODT use setting target (setting value = 1) at the time of calibration.

リードリクエスト時には、メモリコマンド制御部６は、１対ｎ接続されたｎ個のメモリ素子３に対し、リードコマンド及びアドレスを送出する。ｎ個のメモリ素子３からのリードデータはメモリデータ制御部９で受付けられ、ＥＣＣ回路８を通りＣＰＵインタフェース制御部５からＣＰＵへ送出される。   At the time of a read request, the memory command control unit 6 sends a read command and an address to n memory elements 3 connected in a 1: n manner. Read data from the n memory elements 3 is received by the memory data control unit 9 and sent from the CPU interface control unit 5 to the CPU through the ECC circuit 8.

リード動作時において、ＥＣＣ回路８で訂正可能エラーを検出した場合には、診断インタフェース制御部４を介して診断装置２に報告が行われる。報告を受付けた診断装置２は、ＥＣＣ回路８に保持されたエラー情報（エラーブロック、シンドローム、エラーアドレス）の採取を行う。   If a correctable error is detected by the ECC circuit 8 during the read operation, a report is made to the diagnostic device 2 via the diagnostic interface control unit 4. The diagnostic device 2 that has received the report collects error information (error block, syndrome, error address) held in the ECC circuit 8.

診断装置２は、エラー情報のエラーブロックから、どこのメモリ素子３で訂正可能エラーが発生したかを判断することができる。そして、診断装置２は、メモリ素子３の単位でエラー情報を診断プログラムエリアに格納する。この一連の動作は、その後訂正可能エラーが発生するたびに繰返し行われ、メモリ素子３の単位でエラー情報の履歴管理が行われる。   The diagnostic device 2 can determine in which memory element 3 a correctable error has occurred from the error block of the error information. The diagnostic device 2 stores the error information in the diagnostic program area in units of the memory element 3. This series of operations is repeated each time a correctable error occurs thereafter, and history management of error information is performed in units of the memory element 3.

図５に、診断装置２に格納されるエラー情報の一例を示す。図５に示すように、診断装置２では、例えば、メモリ素子３の単位にＯＤＴ使用状態（ＯＤＴ）、回数、シンドローム、エラーアドレス情報の履歴管理が行われる。図５に示す例では、メモリ素子３１はＯＤＴ未使用状態であるが、同一シンドローム、同一エラーアドレスで２回のエラーが発生している。このため、メモリ素子３１のエラーは、訂正可能エラーであり、メモリセル故障による障害と判断できる。   FIG. 5 shows an example of error information stored in the diagnostic device 2. As shown in FIG. 5, in the diagnostic device 2, for example, history management of ODT usage status (ODT), number of times, syndrome, and error address information is performed in units of the memory element 3. In the example shown in FIG. 5, the memory element 31 is in an ODT unused state, but two errors have occurred with the same syndrome and the same error address. For this reason, the error of the memory element 31 is a correctable error and can be determined as a failure due to a memory cell failure.

これに対し、メモリ素子３２はＯＤＴ未使用状態であり、シンドローム、エラーアドレスともに異なるエラーが発生している。このため、メモリ素子３２のエラーは、伝送線路起因の障害と判断できる。   On the other hand, the memory element 32 is in an ODT unused state, and different errors occur in both the syndrome and the error address. For this reason, the error of the memory element 32 can be determined as a failure caused by the transmission line.

システム運用中に診断プログラムにて、特定のメモリ素子３がＯＤＴ未使用状態で、伝送線路起因の障害と判断した場合は、診断装置２からメモリ終端抵抗制御部７に対して、動的にＯＤＴ未使用からＯＤＴ使用設定に切り替えを行う。図５に示した例では、メモリ素子３２が切り替えとなる。   When it is determined by the diagnostic program that the specific memory element 3 is not used in the ODT and the failure is caused by the transmission line during the system operation, the diagnostic device 2 dynamically changes the ODT to the memory termination resistance control unit 7. Switch from unused to ODT usage setting. In the example shown in FIG. 5, the memory element 32 is switched.

ここで、図３及び図６を参照してＯＤＴ設定の動作について説明する。図６は、ＯＤＴ設定動作を説明するためのタイミングチャートである。図６に示すように、タイミングＴ１において、メモリ終端抵抗制御部７は、診断インタフェース制御部４から１クロックサイクル分の設定値セット信号と、これと同じタイミングでメモリ素子３２設定値（＝１）を受信する。   Here, the ODT setting operation will be described with reference to FIGS. FIG. 6 is a timing chart for explaining the ODT setting operation. As shown in FIG. 6, at the timing T1, the memory termination resistance control unit 7 sets the set value set signal for one clock cycle from the diagnostic interface control unit 4 and the set value (= 1) of the memory element 32 at the same timing. Receive.

このとき、その他のメモリ素子の設定値は現状の設定値と変わらず、診断インタフェース制御部４から送出される。フリップフロップＲＥＧ２−１は、タイミングＴ２でメモリ素子３２の設定値「１」を取り込み、次のタイミングＴ３でフリップフロップＲＥＧ２−２に対し送出する。   At this time, the setting values of the other memory elements are not changed from the current setting values and are sent from the diagnosis interface control unit 4. The flip-flop REG2-1 takes in the set value “1” of the memory element 32 at the timing T2, and sends it to the flip-flop REG2-2 at the next timing T3.

フリップフロップＲＥＧ２−２は、ＯＤＴ信号生成回路７１から出力されるＯＤＴ信号が「０」のときのみ取り込みを行い、以降ホールド状態となる。従って、タイミングＴ３にてフリップフロップＲＥＧ２−２は、「１」を取り込み、タイミングＴ４以降ホールド状態となる。   The flip-flop REG2-2 takes in only when the ODT signal output from the ODT signal generation circuit 71 is “0”, and thereafter enters the hold state. Accordingly, the flip-flop REG2-2 fetches “1” at the timing T3 and enters the hold state after the timing T4.

そして、タイミングＴ５でフリップフロップＲＥＧ−ＯＤＴが「１」となると、その後のタイミングＴ６でメモリ素子３２ＯＤＴ信号が「１」となる。これにより、メモリ素子３２に対するＯＤＴ信号はイネーブル状態となり、メモリ素子３２のＯＤＴが使用可能状態となる。   When the flip-flop REG-ODT becomes “1” at the timing T5, the memory element 32 ODT signal becomes “1” at the subsequent timing T6. As a result, the ODT signal for the memory element 32 is enabled, and the ODT of the memory element 32 is enabled.

また、図７に、ＯＤＴ信号が「１」の状態のタイミングで、メモリ終端抵抗制御部７が設定値セット信号とメモリ素子３２設定値を受信した例を示す。この場合、ＯＤＴ信号が「１」であるため、フリップフロップＲＥＧ２−２には取り込まれない。   FIG. 7 shows an example in which the memory termination resistance control unit 7 receives the set value set signal and the set value of the memory element 32 at the timing when the ODT signal is “1”. In this case, since the ODT signal is “1”, it is not taken into the flip-flop REG2-2.

タイミングＴ５でＯＤＴ信号が「０」に切り替わった後、タイミングＴ６でフリップフロップＲＥＧ２−２に取り込まれる。このため、メモリ素子３２に対するＯＤＴ信号が中途半端な出力になることを防ぐことができる。   After the ODT signal is switched to “0” at timing T5, it is taken into the flip-flop REG2-2 at timing T6. For this reason, it is possible to prevent the ODT signal for the memory element 32 from being halfway.

なお、上述の説明では、ライト時のＯＤＴ制御について説明しているが、これに限られるものではない。リード時のメモリコントローラ１内のＯＤＴ制御についてもメモリ終端抵抗制御部７と同様な回路を持つことにより動的にＯＤＴの切り替えが可能となる。   In the above description, the ODT control at the time of writing is described, but the present invention is not limited to this. ODT control in the memory controller 1 at the time of reading can be dynamically switched by providing a circuit similar to the memory termination resistance control unit 7.

以上説明したように、本発明によれば、メモリコントローラ１がメモリ素子３の単位にＯＤＴ信号を有しているので、メモリ素子単位のＯＤＴ制御ができることである。また、診断装置２の診断プログラムエリア内にメモリ素子単位のＯＤＴキャリブレーション結果及びメモリ素子単位との訂正可能エラー情報を保持している。このため、診断装置２が、当該訂正可能エラーが、伝送線起因の障害であると判断することができる。   As described above, according to the present invention, since the memory controller 1 has an ODT signal in units of memory elements 3, ODT control can be performed in units of memory elements. Further, the ODT calibration result for each memory element and the correctable error information for each memory element are held in the diagnostic program area of the diagnostic apparatus 2. Therefore, the diagnostic device 2 can determine that the correctable error is a failure caused by the transmission line.

従って、システム運用中にＯＤＴ未使用のメモリ素子で訂正可能エラーが発生し、診断プログラムにて伝送線路起因のエラーと判断した場合には、診断装置からメモリコントローラに対し、対象となるメモリ素子のＯＤＴを使用する設定に動的に切り替えることが可能となる。これにより、転送信号の品質を向上させ、以降の訂正可能エラーの発生を防ぎ、品質を向上させることが可能となる。   Therefore, when a correctable error occurs in a memory element not using ODT during system operation, and the diagnosis program determines that the error is caused by a transmission line, the diagnosis device sends a memory controller to the memory controller. It is possible to dynamically switch to a setting that uses ODT. As a result, the quality of the transfer signal can be improved, the subsequent correctable error can be prevented, and the quality can be improved.

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。   Note that the present invention is not limited to the above-described embodiment, and can be changed as appropriate without departing from the spirit of the present invention.

１ メモリコントローラ
２ 診断装置
３ メモリ素子
４ 診断インタフェース制御部
５ ＣＰＵインタフェース制御部
６ メモリコマンド制御部
７ メモリ終端抵抗制御部
８ ＥＣＣ回路
９ メモリデータ制御部
３１、・・・、３ｎ メモリ素子
７１ ＯＤＴ信号生成回路
ＲＥＧ１−１、・・・、ＲＥＧｎ−１ フリップフロップ（Ｆ／Ｆ）
ＲＥＧ フリップフロップ DESCRIPTION OF SYMBOLS 1 Memory controller 2 Diagnostic apparatus 3 Memory element 4 Diagnostic interface control part 5 CPU interface control part 6 Memory command control part 7 Memory termination resistance control part 8 ECC circuit 9 Memory data control part 31, ..., 3n Memory element 71 ODT signal Generation circuit REG1-1, ..., REGn-1 Flip-flop (F / F)
REG flip-flop

Claims (5)

ＯＤＴ（On Die Termination）機能を有する複数のメモリ素子に接続可能なメモリ制御装置であって、
前記複数のメモリ素子毎にＯＤＴを使用とするか未使用とするかを制御するためのＯＤＴ制御信号を出力するメモリ終端抵抗制御部と、
前記複数のメモリ素子から送出されるデータのエラーを検出するエラー検出部と、
前記複数のメモリのシステム運用中において、前記複数のメモリ素子のＯＤＴ使用状況及び前記エラーの情報に基づいて、前記複数のメモリ素子のＯＤＴ使用設定を切り換える診断装置と、
を備えるメモリ制御装置。 A memory control device connectable to a plurality of memory elements having an ODT (On Die Termination) function,
A memory termination resistance controller that outputs an ODT control signal for controlling whether to use or not use ODT for each of the plurality of memory elements;
An error detection unit for detecting an error in data transmitted from the plurality of memory elements;
A diagnostic device that switches the ODT usage setting of the plurality of memory elements based on the ODT usage status of the plurality of memory elements and the error information during the system operation of the plurality of memories;
A memory control device comprising: 前記診断装置は、ＯＤＴ未使用のメモリ素子で訂正可能エラーが発生した場合、当該訂正可能エラーが伝送線路起因のエラーであるか否かを診断し、
前記訂正可能エラーが伝送線路起因のエラーであると判断された場合に、前記メモリ終端抵抗制御部に対し、当該訂正可能エラーが発生したメモリ素子のＯＤＴを使用する設定に切り換えることを特徴とする請求項１に記載のメモリ制御装置。 The diagnostic device diagnoses whether or not the correctable error is an error caused by a transmission line when a correctable error occurs in a memory element not using ODT,
When it is determined that the correctable error is an error caused by a transmission line, the memory termination resistance control unit is switched to a setting that uses the ODT of the memory element in which the correctable error has occurred. The memory control device according to claim 1. 前記複数のメモリ素子のそれぞれと接続される複数の配線をさらに備え、
前記複数の配線の長さはそれぞれ物理的に異なることを特徴とする請求項１又は２に記載のメモリ制御装置。 A plurality of wirings connected to each of the plurality of memory elements;
The memory control device according to claim 1, wherein lengths of the plurality of wirings are physically different from each other. ＯＤＴ（On Die Termination）機能を有する複数のメモリ素子の制御方法であって、
前記複数のメモリ素子から送出されるデータのエラーを検出し、
前記複数のメモリのシステム運用中において、前記複数のメモリ素子のＯＤＴ使用状況及び前記エラーの情報に基づいて、前記複数のメモリ素子のＯＤＴ使用設定を切り換える
制御方法。 A method of controlling a plurality of memory devices having an ODT (On Die Termination) function,
Detecting an error in data transmitted from the plurality of memory elements;
A control method for switching an ODT use setting of the plurality of memory elements based on an ODT use status of the plurality of memory elements and the error information during the system operation of the plurality of memories. 前記ＯＤＴ使用状況が未使用のメモリ素子で訂正可能エラーが発生した場合、当該訂正可能エラーが伝送線路起因のエラーであるか否かを診断し、
前記訂正可能エラーが伝送線路起因のエラーであると判断された場合に、当該訂正可能エラーが発生したメモリ素子のＯＤＴを使用する設定に切り換えることを特徴とする請求項４に記載の制御方法。 When a correctable error occurs in an unused memory device having the ODT usage status, it is diagnosed whether the correctable error is an error caused by a transmission line,
5. The control method according to claim 4, wherein when it is determined that the correctable error is an error caused by a transmission line, the control is switched to a setting that uses the ODT of the memory element in which the correctable error has occurred.
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