JP5338236B2 - NONVOLATILE MEMORY ELEMENT AND METHOD FOR MANUFACTURING SAME, NONVOLATILE MEMORY DEVICE USING THE NONVOLATILE MEMORY ELEMENT AND METHOD FOR MANUFACTURING SAME - Google Patents

NONVOLATILE MEMORY ELEMENT AND METHOD FOR MANUFACTURING SAME, NONVOLATILE MEMORY DEVICE USING THE NONVOLATILE MEMORY ELEMENT AND METHOD FOR MANUFACTURING SAME Download PDF

Info

Publication number
JP5338236B2
JP5338236B2 JP2008256026A JP2008256026A JP5338236B2 JP 5338236 B2 JP5338236 B2 JP 5338236B2 JP 2008256026 A JP2008256026 A JP 2008256026A JP 2008256026 A JP2008256026 A JP 2008256026A JP 5338236 B2 JP5338236 B2 JP 5338236B2
Authority
JP
Japan
Prior art keywords
electrode
layer
nonvolatile memory
resistance change
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2008256026A
Other languages
Japanese (ja)
Other versions
JP2010087329A (en
Inventor
良男 川島
巧 三河
剛 高木
浩二 有田
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Priority to JP2008256026A priority Critical patent/JP5338236B2/en
Publication of JP2010087329A publication Critical patent/JP2010087329A/en
Application granted granted Critical
Publication of JP5338236B2 publication Critical patent/JP5338236B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Abstract

<P>PROBLEM TO BE SOLVED: To provide: a nonvolatile memory element, wherein the shape shift of upper and lower electrodes is made small; a nonvolatile memory device provided with the nonvolatile memory element; and methods for manufacturing them. <P>SOLUTION: The method for manufacturing a nonvolatile memory element includes: a step of stacking a lower electrode layer 3, a resistance change layer 2, an upper electrode layer 1, and a mask layer in sequence; a step of forming the mask layer into a specified shape; and an etching step of forming the upper electrode layer 1, the resistance change layer 2 and the lower electrode layer 3 into the specified shape by the same mask while the mask layer with the specified shape is used as a mask. In the method, the etching rate of the lower electrode layer is larger than that of the upper electrode layer 1 when etching the lower electrode layer 3. <P>COPYRIGHT: (C)2010,JPO&amp;INPIT

Description

本発明は、電気的パルスの印加によって抵抗値が可逆的に変化する材料を用いてデータを記憶する不揮発性記憶素子、不揮発性記憶装置、及びそれらの製造方法に関する。   The present invention relates to a nonvolatile memory element that stores data using a material whose resistance value reversibly changes when an electric pulse is applied, a nonvolatile memory device, and a method for manufacturing the same.
近年、電子機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデータを保存するために、さらに大容量で、かつ不揮発性の記憶素子の要求が高まってきている。こうした要求に応えるための1つの方策として、与えられた電気的パルスによって抵抗値が変化し、その状態を保持し続ける材料を用いた記憶素子が注目されている。   In recent years, with the advancement of digital technology in electronic devices, there has been an increasing demand for even larger capacity and non-volatile storage elements in order to store data such as music, images and information. As one measure for meeting these demands, attention has been focused on a memory element using a material whose resistance value is changed by a given electric pulse and keeps the state.
図5は、このような不揮発性記憶素子の従来例の構成を示す要部断面図である(特許文献1参照)。この不揮発性記憶素子は、図5に示すように、1つの抵抗体232および1つのスイッチング構造体(トランジスタ)を備えたメモリ素子(不揮発性記憶素子)であり、半導体基板220上にソース221aおよびドレイン221bが形成され、ソース221aとドレイン221bと接触する半導体基板220上にゲート絶縁層222とゲート電極223が形成され、層間絶縁膜224にコンタクトプラグ225が形成され、コンタクトプラグ225は下部電極231と電気的に接続され、下部電極231上には抵抗体232および上部電極233が順次形成されている。   FIG. 5 is a cross-sectional view of an essential part showing the configuration of a conventional example of such a nonvolatile memory element (see Patent Document 1). As shown in FIG. 5, this nonvolatile memory element is a memory element (nonvolatile memory element) including one resistor 232 and one switching structure (transistor). A drain 221 b is formed, a gate insulating layer 222 and a gate electrode 223 are formed on the semiconductor substrate 220 in contact with the source 221 a and the drain 221 b, a contact plug 225 is formed in the interlayer insulating film 224, and the contact plug 225 is a lower electrode 231. A resistor 232 and an upper electrode 233 are sequentially formed on the lower electrode 231.
抵抗体232を構成する物質としては、ニッケル酸化物(NiO)、チタン酸化物(TiO)、ハフニウム酸化物(HfO)、ニオブ酸化物(NbO)、亜鉛酸化物(ZnO)、ジルコニウム酸化物(ZrO)、タングステン酸化物(WO)、コバルト酸化物(CoO)、GST(GeSbTe)およびPCMO(PrCa1−xMnO)等が用いられている。このような遷移金属酸化物は、ある特定の電圧を印加されたときまたはある特定の電圧をある特定の印加方法により印加することで特定の抵抗値を示し、その抵抗値は新たに電圧又は電流が印加されるまで、その抵抗値を維持し続けることが知られている。
特開2006−135335号公報
Examples of substances constituting the resistor 232 include nickel oxide (NiO), titanium oxide (TiO 2 ), hafnium oxide (HfO), niobium oxide (NbO 2 ), zinc oxide (ZnO), and zirconium oxide. (ZrO 2 ), tungsten oxide (WO 3 ), cobalt oxide (CoO), GST (Ge 2 Sb 2 Te 5 ), PCMO (Pr x Ca 1-x MnO 3 ) and the like are used. Such a transition metal oxide exhibits a specific resistance value when a specific voltage is applied or by applying a specific voltage by a specific application method, and the resistance value is newly applied to a voltage or current. It is known to maintain its resistance value until is applied.
JP 2006-135335 A
上記従来例の不揮発性記憶素子には、下部電極または上部電極として使用される電極材料が特に記載されていないが、抵抗体を可逆的に変化させる電極としてはある特定の制限があり、特定の材料に限られる。可逆的に変化させる電極として例えば白金(Pt)が好ましい。Pt等を下部電極および上部電極に使用し、上記従来例のような不揮発性記憶素子を作製すると、Ptは一般的に難エッチング材料のため、上部電極と下部電極とではエッチング後の形状に差が生じる。すなわち、従来のレジストをマスクとし、上部電極および下部電極にPtを用いると、Ptは難エッチング材であるため、図に示すように、上部電極301および下部電極303をエッチング時間が長く、エッチングしている間に、マスク304自身も大幅にエッチングされて幅方向の寸法が減少し、上部電極301および下部電極303はテーパー形状となる。したがって、抵抗変化層302と接する上部電極領域の寸法と下部電極領域の寸法差が大きくなり、不揮発性記憶素子の形状シフトが大きくなって、特性のバラツキが大きくなる傾向がある。 Although the electrode material used as the lower electrode or the upper electrode is not specifically described in the nonvolatile memory element of the above-described conventional example, there is a certain limitation as an electrode that reversibly changes the resistor. Limited to materials. For example, platinum (Pt) is preferable as the electrode to be reversibly changed. When Pt or the like is used for the lower electrode and the upper electrode and a nonvolatile memory element as in the above-mentioned conventional example is manufactured, Pt is generally a difficult-to-etch material, so the upper electrode and the lower electrode have different shapes after etching. Occurs. That is, a conventional resist as a mask, the use of Pt to the upper and lower electrodes, since Pt is hardly etched material, as shown in FIG. 7, the upper electrode 301 and lower electrode 303 longer etching time, etching In the meantime, the mask 304 itself is also significantly etched to reduce the dimension in the width direction, and the upper electrode 301 and the lower electrode 303 are tapered. Therefore, the size difference between the upper electrode region and the lower electrode region in contact with the resistance change layer 302 is increased, the shape shift of the nonvolatile memory element is increased, and the variation in characteristics tends to increase.
不揮発性記憶素子には、抵抗体を可逆的に変化させる上下電極が不可欠であり、その電極が例えば難エッチング材料として代表的なPt等であった場合、形状シフトを小さくし
なければ不揮発性記憶素子の特性バラツキが生じてしまうという課題があった。
For the nonvolatile memory element, upper and lower electrodes for reversibly changing the resistor are indispensable. When the electrodes are, for example, Pt which is representative of a difficult-to-etch material, the nonvolatile memory is required unless the shape shift is reduced. There was a problem that the characteristic variation of the element would occur.
本発明は上記の従来の課題を解決するものであり、難エッチング材料を電極として用いても、下部電極と上部電極で形状差を小さくする不揮発性記憶素子および、その不揮発性記憶素子を備える不揮発性記憶装置、およびそれらの製造方法を提供することを目的とする。   The present invention solves the above-described conventional problems, and a nonvolatile memory element that reduces a shape difference between a lower electrode and an upper electrode even when a difficult-to-etch material is used as an electrode, and a nonvolatile memory including the nonvolatile memory element It is an object of the present invention to provide a sexual memory device and a manufacturing method thereof.
上述した課題を解決するために、本発明の不揮発性記憶素子の製造方法は、下部電極と、前記下部電極より上方に形成された上部電極と、前記下部電極と前記上部電極との間に介在させ、前記下部電極および前記上部電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備えた不揮発性記憶素子の製造方法において、下部電極層、抵抗変化層、上部電極層、マスク層をこの順に堆積させる工程と、前記マスク層を所定の形状に形成する工程と、前記所定の形状に形成された前記マスク層をマスクとして前記上部電極層、前記抵抗変化層、前記下部電極層をエッチングし、所定の形状を有した上部電極と抵抗変化層と下部電極からなる不揮発性記憶素子を形成するエッチング工程とを有し、前記下部電極層をエッチングする際の前記下部電極層のエッチングレートが前記上部電極層に対するエッチングレートより大きいことを有する。   In order to solve the above-described problems, a method of manufacturing a nonvolatile memory element according to the present invention includes a lower electrode, an upper electrode formed above the lower electrode, and an intervening between the lower electrode and the upper electrode. And a resistance change layer whose resistance value reversibly changes based on an electrical signal applied between the lower electrode and the upper electrode. A step of depositing the upper electrode layer and the mask layer in this order; a step of forming the mask layer in a predetermined shape; and the upper electrode layer and the resistance change using the mask layer formed in the predetermined shape as a mask. And etching the lower electrode layer to form a nonvolatile memory element comprising an upper electrode having a predetermined shape, a resistance change layer, and a lower electrode, and the lower electrode layer is etched. The etching rate of the lower electrode layer at the time of packaging has a greater than the etching rate for the upper electrode layer.
さらに、前記下部電極層と前記上部電極層は異なる材料を用い、かつ前記下部電極層の材料が前記上部電極層の材料よりもエッチングレートが大きいことが好ましく、前記上部電極が白金またはイリジウムであることをが好ましい。さらに、前記下部電極が窒化タンタル、タンタル、窒化チタン、窒化チタンアルミニウムのいずれかであることが好ましい。   Furthermore, it is preferable that the lower electrode layer and the upper electrode layer use different materials, and the material of the lower electrode layer has a higher etching rate than the material of the upper electrode layer, and the upper electrode is platinum or iridium. It is preferable. Furthermore, it is preferable that the lower electrode is any one of tantalum nitride, tantalum, titanium nitride, and titanium aluminum nitride.
このような製造方法を用いることにより、下部電極層をエッチングする際の下部電極層のエッチングレートは上部電極層のエッチングレートより大きいため、下部電極層をエッチングする際には、マスク層だけでなく上部電極もマスクとして機能し、下部電極層をエッチングすることが可能である。そのため、下部電極の形状は抵抗変化層の形状とほぼ同形状に形成することが可能であり、抵抗変化層に接する上部電極接続面と、抵抗変化層に接する下部電極接続面の寸法差を小さくすることができる。これにより、例えば難エッチング材料である白金またはイリジウムを抵抗変化層を可逆的に変化させる電極として使用しても、特性バラツキの小さい安定した特性を得ることができる。   By using such a manufacturing method, the etching rate of the lower electrode layer when etching the lower electrode layer is larger than the etching rate of the upper electrode layer. Therefore, when etching the lower electrode layer, not only the mask layer The upper electrode also functions as a mask, and the lower electrode layer can be etched. Therefore, the shape of the lower electrode can be formed substantially the same as the shape of the resistance change layer, and the dimensional difference between the upper electrode connection surface in contact with the resistance change layer and the lower electrode connection surface in contact with the resistance change layer is reduced. can do. Thereby, for example, even when platinum or iridium, which is a difficult-to-etch material, is used as an electrode that reversibly changes the resistance change layer, stable characteristics with small characteristic variations can be obtained.
本発明の不揮発性記憶装置の製造方法は、半導体基板と、前記半導体基板上に形成された、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の不揮発性記憶素子とを備えた不揮発性記憶装置の製造方法において、前記不揮発性記憶素子のそれぞれは、下部電極と、前記下部電極より上方に形成された上部電極と、前記下部電極と前記上部電極との間に介在させ、前記下部電極および前記上部電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記基板上にトランジスタおよび半導体回路を形成する工程と、前記基板上および前記トランジスタを覆うように第1の絶縁層を形成する工程と、前記基板上に形成された前記第1の絶縁層に第1のコンタクトを形成する工程と、前記第1のコンタクトを覆い、前記下部電極層、前記抵抗変化層、前記上部電極層、マスク層をこの順に堆積させる工程と、前記マスク層を所定の形状に形成する工程と、前記所定の形状に形成された前記マスク層をマスクとして前記上部電極層、前記抵抗変化層、前記下部電極をエッチングし、所定の形状からなる上部電極と抵抗変化層と下部電極からなる不揮発性記憶素子を形成するエッチング工程とを有し、前記下部電極層をエッチングする際の前記下部電極層のエッチングレートが前記上部電極層に対するエッ
チングレートより大きいことを有し、前記不揮発性記憶素子覆うように、前記第1の層間絶縁層上に第2の絶縁層を形成する工程と、前記上部電極層に接続される第2のコンタクトと、前記トランジスタまたは前記半導体回路に接続される第3のコンタクトを同時に形成する工程とを有する。
A method for manufacturing a nonvolatile memory device according to the present invention includes a semiconductor substrate, a plurality of word lines and a plurality of bit lines formed on the semiconductor substrate and arranged to cross each other, the plurality of word lines, and the plurality of word lines. And a plurality of transistors provided corresponding to the intersections of the bit lines, and a plurality of nonvolatile memory elements provided in a one-to-one correspondence with the plurality of transistors. Each of the nonvolatile memory elements is interposed between a lower electrode, an upper electrode formed above the lower electrode, and the lower electrode and the upper electrode, and between the lower electrode and the upper electrode. A step of forming a transistor and a semiconductor circuit on the substrate, the resistance change layer having a resistance value that reversibly changes based on an applied electrical signal, Forming a first insulating layer on the substrate and covering the transistor; forming a first contact on the first insulating layer formed on the substrate; and Covering, depositing the lower electrode layer, the variable resistance layer, the upper electrode layer, and the mask layer in this order; forming the mask layer in a predetermined shape; and the mask formed in the predetermined shape Etching the upper electrode layer, the resistance change layer, and the lower electrode using a layer as a mask to form an upper electrode having a predetermined shape, and a nonvolatile memory element including the resistance change layer and the lower electrode. The non-volatile memory element has an etching rate of the lower electrode layer when etching the lower electrode layer larger than an etching rate with respect to the upper electrode layer. As described above, a step of forming a second insulating layer on the first interlayer insulating layer, a second contact connected to the upper electrode layer, and a third connected to the transistor or the semiconductor circuit Forming the contacts at the same time.
さらに、前記下部電極層と前記上部電極層は異なる材料を用い、かつ前記下部電極層の材料が前記上部電極層の材料よりもエッチングレートが大きいことが好ましく、前記上部電極層が白金またはイリジウムであることが好ましい。さらに、前記下部電極層が窒化タンタル、タンタル、窒化チタン、窒化チタンアルミニウムのいずれかであることが好ましい。   Furthermore, it is preferable that the lower electrode layer and the upper electrode layer use different materials, and the material of the lower electrode layer has a higher etching rate than the material of the upper electrode layer, and the upper electrode layer is made of platinum or iridium. Preferably there is. Furthermore, it is preferable that the lower electrode layer is any one of tantalum nitride, tantalum, titanium nitride, and titanium aluminum nitride.
このような製造方法を用いることにより、下部電極層をエッチングする際の下部電極層のエッチングレートは上部電極層のエッチングレートより大きいため、下部電極層をエッチングする際には、マスク層だけでなく上部電極もマスクとして機能し、下部電極層をエッチングすることが可能である。そのため、下部電極の形状は抵抗変化層の形状とほぼ同形状に形成することが可能であり、抵抗変化層に接する上部電極接続面と、抵抗変化層に接する下部電極接続面の寸法差を小さくすることができる。これにより、例えば難エッチング材料である白金またはイリジウムを抵抗変化層を可逆的に変化させる電極として使用しても、特性バラツキの小さい安定した特性を得ることができる。   By using such a manufacturing method, the etching rate of the lower electrode layer when etching the lower electrode layer is larger than the etching rate of the upper electrode layer. Therefore, when etching the lower electrode layer, not only the mask layer The upper electrode also functions as a mask, and the lower electrode layer can be etched. Therefore, the shape of the lower electrode can be formed substantially the same as the shape of the resistance change layer, and the dimensional difference between the upper electrode connection surface in contact with the resistance change layer and the lower electrode connection surface in contact with the resistance change layer is reduced. can do. Thereby, for example, even when platinum or iridium, which is a difficult-to-etch material, is used as an electrode that reversibly changes the resistance change layer, stable characteristics with small characteristic variations can be obtained.
さらに、上部電極が難エッチング材料であるため、第2のコンタクトおよび第3のコンタクトを形成する際の絶縁層のエッチングレートより上部電極のエッチングレートが小さく、配線層と上部電極を接続する第2のコンタクトと、第2のコンタクトより深い配線層とトランジスタを接続する第3のコンタクトを同時に形成しても上部電極のエッチング量は非常に少ない。そのため、第2のコンタクトと第3のコンタクトを同時に形成することが可能であり、工程を簡略化することが可能である。   Furthermore, since the upper electrode is made of a difficult-to-etch material, the etching rate of the upper electrode is lower than the etching rate of the insulating layer when forming the second contact and the third contact, and the second electrode that connects the wiring layer and the upper electrode Even if the third contact and the third contact connecting the transistor and the wiring layer deeper than the second contact are formed simultaneously, the etching amount of the upper electrode is very small. Therefore, the second contact and the third contact can be formed at the same time, and the process can be simplified.
本発明の不揮発性記憶素子は、下部電極と、前記下部電極より上方に形成された上部電極と、前記下部電極と前記上部電極との間に介在させ、前記下部電極および前記上部電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記上部電極と前記下部電極は異なる材料からなり、かつ、前記下部電極のエッチングレートが前記上部電極のエッチングレートより大きい材料からなることを有する。   The nonvolatile memory element according to the present invention includes a lower electrode, an upper electrode formed above the lower electrode, and interposed between the lower electrode and the upper electrode, and is provided between the lower electrode and the upper electrode. A resistance change layer whose resistance value reversibly changes based on an electrical signal generated, the upper electrode and the lower electrode are made of different materials, and the etching rate of the lower electrode is the etching rate of the upper electrode. Having a larger material.
さらに、前記上部電極が白金またはイリジウムからなることが好ましく、さらに、前記下部電極が窒化タンタル、タンタル、窒化チタン、窒化チタンアルミニウムのいずれかであることが好ましい。   Furthermore, the upper electrode is preferably made of platinum or iridium, and the lower electrode is preferably any one of tantalum nitride, tantalum, titanium nitride, and titanium aluminum nitride.
このような構成にすることにより、抵抗変化層に接する上部電極接続面と抵抗変化層に接する下部電極接続面の寸法差は小さく、抵抗変化層の形状シフトが小さい安定した形状を確実に得ることができる。さらに、例えば難エッチング材料である白金またはイリジウムを電極に用いた安定した特性を有する不揮発性記憶素子を得ることができる。   With such a configuration, the dimensional difference between the upper electrode connection surface in contact with the resistance change layer and the lower electrode connection surface in contact with the resistance change layer is small, and a stable shape with a small shape shift of the resistance change layer can be reliably obtained. Can do. Furthermore, a nonvolatile memory element having stable characteristics using, for example, platinum or iridium which is a difficult-to-etch material as an electrode can be obtained.
本発明の不揮発性記憶装置は、半導体基板と、前記半導体基板上に形成された、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の不揮発性記憶素子とを備え、前記不揮発性記憶素子のそれぞれは、下部電極と、前記下部電極より上方に形成された上部電極と、前記下部電極と前記上部電極との間に介在させ、前記下部電極および前記上部電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記上部電極層と前記下部電極層は異なる材料からなり、かつ、前記下部電極のエッチ
ングレートが前記上部電極のエッチングレートより大きい材料からなり、前記下部電極層および前記上部電極層と電気的に接続される前記トランジスタおよび半導体集積回路を前記基板に備えることを有する。
A non-volatile memory device according to the present invention includes a semiconductor substrate, a plurality of word lines and a plurality of bit lines formed on the semiconductor substrate and arranged to cross each other, the plurality of word lines and the plurality of bit lines. And a plurality of non-volatile memory elements provided in one-to-one correspondence with the plurality of transistors, and each of the non-volatile memory elements includes a lower electrode. And an upper electrode formed above the lower electrode, and interposed between the lower electrode and the upper electrode, and reversibly resistance based on an electrical signal applied between the lower electrode and the upper electrode A resistance change layer whose value changes, wherein the upper electrode layer and the lower electrode layer are made of different materials, and the etching rate of the lower electrode is an etching rate of the upper electrode. Made larger material than Chin Great, the transistors and semiconductor integrated circuits are connected the lower electrode layer and the upper electrode layer and the electrically have to be provided on the substrate.
さらに、前記上部電極が白金またはイリジウムからなることが好ましく、前記下部電極が窒化タンタル、タンタル、窒化チタン、窒化チタンアルミニウムのいずれかであることが好ましい。   Further, the upper electrode is preferably made of platinum or iridium, and the lower electrode is preferably any one of tantalum nitride, tantalum, titanium nitride, and titanium aluminum nitride.
本発明の不揮発性記憶素子、不揮発性記憶装置およびそれらの製造方法によれば、工程を簡略化することが可能であり、難エッチング材料を電極として用いても、上部電極と下部電極の寸法差を小さくすることが可能であり、形状シフトが小さく安定した形状を確実に得ることができ、安定した特性を得ることができる。   According to the nonvolatile memory element, the nonvolatile memory device, and the manufacturing method thereof of the present invention, it is possible to simplify the process, and even if a difficult-to-etch material is used as an electrode, the dimensional difference between the upper electrode and the lower electrode And a stable shape with a small shape shift can be obtained with certainty and stable characteristics can be obtained.
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ構成要素には同じ符号を付し、説明を省略する場合がある。また、便宜上、一部が拡大されて図示される場合がある。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In addition, the same code | symbol is attached | subjected to the same component and description may be abbreviate | omitted. In addition, for the sake of convenience, a part thereof may be enlarged and illustrated.
図1(a)は本発明の実施の形態に係る不揮発性記憶素子1Aの記憶部の要部の構成を模式的に示す斜視図であり、図1(b)は図1(a)のI−I´線に沿った断面を矢印方向に見た断面図である。   FIG. 1A is a perspective view schematically showing a configuration of a main part of the storage unit of the nonvolatile memory element 1A according to the embodiment of the present invention, and FIG. It is sectional drawing which looked at the cross section along the -I 'line in the arrow direction.
図1(a)および図1(b)に示すように、本発明の不揮発性記憶素子1Aは、下部電極3と、下部電極3の上に形成された抵抗変化層2と、抵抗変化層2の上に形成された上部電極1を備えている。抵抗変化層2としては上部電極と下部電極間に電気的パルスを印加した際に、加えるパルスを異ならせる(例えば、電圧値、電流値、パルス長など)ことで可逆的に抵抗値の変化を示すようにするため、遷移金属酸化物を用いる。例えばハフニウム酸化物、ジルコン酸化物、タンタル酸化物などを用いることができる。また、下部電極層3は窒化タンタル(TaN)、タンタル(Ta)、窒化チタン(TiN)、窒化チタンアルミニウム(TiAlN)などのエッチングレートが大きな材料を用い、一方、上部電極層1は白金(Pt)、イリジウム(Ir)などのエッチングレートが小さな材料を用いる。   As shown in FIGS. 1A and 1B, the nonvolatile memory element 1A of the present invention includes a lower electrode 3, a resistance change layer 2 formed on the lower electrode 3, and a resistance change layer 2. The upper electrode 1 formed on the upper side is provided. As the resistance change layer 2, when an electrical pulse is applied between the upper electrode and the lower electrode, the applied pulse is made different (for example, voltage value, current value, pulse length, etc.) to change the resistance value reversibly. In order to show, a transition metal oxide is used. For example, hafnium oxide, zircon oxide, tantalum oxide, or the like can be used. The lower electrode layer 3 is made of a material having a high etching rate such as tantalum nitride (TaN), tantalum (Ta), titanium nitride (TiN), or titanium aluminum nitride (TiAlN), while the upper electrode layer 1 is made of platinum (Pt ), Iridium (Ir), or the like is used.
図2は、本発明の実施の形態に係る不揮発性記憶素子1Aを搭載した不揮発性記憶装置10Aの断面図である。なお、通常の場合、基板上には多数の記憶素子が形成されるが、図面の簡略化のため、ここでは1個の記憶素子のみが図示されている。また、理解を容易にするために、一部を拡大して示している。   FIG. 2 is a cross-sectional view of a nonvolatile memory device 10A equipped with the nonvolatile memory element 1A according to the embodiment of the present invention. In a normal case, a large number of memory elements are formed on the substrate, but only one memory element is shown here for the sake of simplification of the drawing. In addition, in order to facilitate understanding, a part is enlarged.
図2に示すように、本実施の形態の不揮発性記憶装置10Aは、基板11上にワード線と接続されるゲート層(ゲート電極)13と、ソース層またはドレイン層12が形成されており、そのソース層またはドレイン層12と接続する第1のコンタクト15が第1の絶縁層14を貫通するように形成されている。その第1のコンタクト15には不揮発性記憶素子1Aの下部電極3が接続するように形成されている。すなわち、第1のコンタクト15上に下部電極3、抵抗変化層2、上部電極1が形成された不揮発性記憶素子1Aが形成されている。そして、不揮発性記憶素子1Aを覆うように第2の絶縁層19が形成されている。   As shown in FIG. 2, in the nonvolatile memory device 10A of the present embodiment, a gate layer (gate electrode) 13 connected to a word line and a source layer or drain layer 12 are formed on a substrate 11, A first contact 15 connected to the source or drain layer 12 is formed so as to penetrate the first insulating layer 14. The first contact 15 is formed so as to be connected to the lower electrode 3 of the nonvolatile memory element 1A. That is, the nonvolatile memory element 1A in which the lower electrode 3, the resistance change layer 2, and the upper electrode 1 are formed on the first contact 15 is formed. A second insulating layer 19 is formed so as to cover the nonvolatile memory element 1A.
また、第2の絶縁層19の上面には配線パターン18、20が形成されている。そして、第2の絶縁層19を貫通するように第2のコンタクト16が形成され、第2の絶縁層1
9および第1の絶縁層14を貫通するように第3のコンタクト17が形成されている。この第2のコンタクト16によって不揮発性記憶素子1Aの上部電極1が配線パターン18に接続され、第3のコンタクト17によってソース層またはドレイン層12が配線パターン20に接続されている。配線パターン18、20を覆うように第2の絶縁層19上に第3の絶縁層21が形成され、第3の絶縁層21を貫通するように配線パターン20に接続する第4のコンタクト22が形成されている。この第4のコンタクト22に接続すように第3の絶縁層21上にビット線となる配線パターン23が形成されている。
In addition, wiring patterns 18 and 20 are formed on the upper surface of the second insulating layer 19. Then, a second contact 16 is formed so as to penetrate the second insulating layer 19, and the second insulating layer 1
A third contact 17 is formed so as to penetrate 9 and the first insulating layer 14. The upper electrode 1 of the nonvolatile memory element 1 A is connected to the wiring pattern 18 by the second contact 16, and the source layer or the drain layer 12 is connected to the wiring pattern 20 by the third contact 17. A third insulating layer 21 is formed on the second insulating layer 19 so as to cover the wiring patterns 18 and 20, and a fourth contact 22 connected to the wiring pattern 20 so as to penetrate the third insulating layer 21 is provided. Is formed. A wiring pattern 23 serving as a bit line is formed on the third insulating layer 21 so as to be connected to the fourth contact 22.
以上のように構成された不揮発性記憶素子1Aおよび不揮発性記憶装置10Aの動作を以下に説明する。   Operations of the nonvolatile memory element 1A and the nonvolatile memory device 10A configured as described above will be described below.
この不揮発性記憶素子1Aにおいては、下部電極3と上部電極1との間に第1の所定の電気的パルス(電流パルス又は電圧パルス)を印加する。この場合、下部電極3と上部電極1との間に配されている抵抗変化層2にこの電気的パルスが印加されることになる。これにより、この抵抗変化層2が第1の所定の抵抗値となり、その状態を維持する。そして、この状態において、下部電極3と上部電極1との間に第2の所定の電気的パルスを印加すると、抵抗変化層2の抵抗値が第2の所定の抵抗値となり、その状態を維持する。   In the nonvolatile memory element 1 </ b> A, a first predetermined electrical pulse (current pulse or voltage pulse) is applied between the lower electrode 3 and the upper electrode 1. In this case, this electric pulse is applied to the resistance change layer 2 disposed between the lower electrode 3 and the upper electrode 1. As a result, the resistance change layer 2 has the first predetermined resistance value and maintains that state. In this state, when a second predetermined electric pulse is applied between the lower electrode 3 and the upper electrode 1, the resistance value of the resistance change layer 2 becomes the second predetermined resistance value, and this state is maintained. To do.
ここで、第1の所定の抵抗値と第2の所定の抵抗値とを、例えば2値データの2つの値にそれぞれ対応させる。その結果、第1又は第2の所定の電気的パルスを抵抗変化層2に印加することにより、不揮発性記憶素子1Aに2値データを書き込むことができる。また、不揮発性記憶素子1Aに対し、抵抗変化層2の抵抗値が変化しないような電圧又は電流を供給して、その抵抗値を検出することにより、不揮発性記憶素子1Aに書き込まれた2値データを読み出すことができる。   Here, the first predetermined resistance value and the second predetermined resistance value are associated with two values of binary data, for example. As a result, binary data can be written to the nonvolatile memory element 1A by applying the first or second predetermined electrical pulse to the resistance change layer 2. Also, by supplying a voltage or current that does not change the resistance value of the resistance change layer 2 to the nonvolatile memory element 1A and detecting the resistance value, the binary value written in the nonvolatile memory element 1A is detected. Data can be read out.
このように下部電極3と上部電極1との間に配されている抵抗変化層2が、記憶部として機能することになる。   Thus, the resistance change layer 2 disposed between the lower electrode 3 and the upper electrode 1 functions as a storage unit.
この不揮発性記憶装置10Aにおいては、ゲート層13、ソース層またはドレイン層12からなるトランジスタ(電圧または電流供給スイッチ)に不揮発性記憶素子1Aが接続されている。このトランジスタにより制御された電圧または電流を不揮発性記憶素子1Aに印加することで、上述したような不揮発性記憶素子1Aに2値のデータを書き込むことができる。さらに不揮発性記憶素子1Aに所定の電圧または電流を印加することで、書き込まれた2値のデータを読み出すことができる。 以下、上述した本発明の実施の形態に係る不揮発性記憶素子1Aおよび不揮発性記憶装置10Aの製造方法について説明する。   In the nonvolatile memory device 10A, a nonvolatile memory element 1A is connected to a transistor (voltage or current supply switch) including a gate layer 13, a source layer, or a drain layer 12. By applying a voltage or current controlled by this transistor to the nonvolatile memory element 1A, binary data can be written to the nonvolatile memory element 1A as described above. Further, the written binary data can be read by applying a predetermined voltage or current to the nonvolatile memory element 1A. Hereinafter, a method for manufacturing the nonvolatile memory element 1A and the nonvolatile memory device 10A according to the above-described embodiment of the present invention will be described.
図3(a)から(c)、および図4(a)(b)は本発明の実施の形態に係る不揮発性記憶素子1Aおよび不揮発性記憶装置10Aの製造方法の工程を示す断面図である。   3 (a) to 3 (c) and FIGS. 4 (a) and 4 (b) are cross-sectional views showing the steps of the method for manufacturing the nonvolatile memory element 1A and the nonvolatile memory device 10A according to the embodiment of the present invention. .
まず、図3(a)に示す工程において、従来の半導体プロセスを用いて基板11上にゲート層13、ソース層およびドレイン層12を形成後、これらの上に第1の絶縁層14を形成する。そして、第1の絶縁層14を貫通してソース層またはドレイン層12と接続する第1のコンタクト15を形成する。   First, in the step shown in FIG. 3A, a gate layer 13, a source layer, and a drain layer 12 are formed on a substrate 11 using a conventional semiconductor process, and then a first insulating layer 14 is formed thereon. . Then, a first contact 15 that penetrates through the first insulating layer 14 and is connected to the source or drain layer 12 is formed.
次に、図3(b)に示す工程において、第1のコンタクト15を覆うように第1の絶縁層14上に、不揮発性記憶素子1Aを構成する下部電極層3、抵抗変化層2、上部電極層1をこの順に形成する。なお、ここでは、所定のパターン形状にエッチングされた状態だけではなく、成膜した状態をも含めて、下部電極層3、抵抗変化層2および上部電極層1と呼んでいる。抵抗変化層2としては上部電極と下部電極間に電気的パルスを印加した際に、加えるパルスを異ならせる(例えば、電圧値、電流値、パルス長など)ことで可逆的
に抵抗値の変化を示すようにするため、遷移金属酸化物を用いる。例えばハフニウム酸化物、ジルコン酸化物、タンタル酸化物などを用いることができる。また、下部電極層3はTaN、Ta、TiN、TiAlNなどのエッチングレートが大きな材料を用い、一方、上部電極層1はPt、Irなどのエッチングレートが小さな材料を用いる。具体的には、下部電極層3としてTaNを50nm堆積し、抵抗変化層2としてTaO(0.8≦x≦1.9)を30nm堆積し、上部電極層1としてPtを80nm堆積させる。
Next, in the step shown in FIG. 3B, the lower electrode layer 3, the resistance change layer 2, and the upper portion constituting the nonvolatile memory element 1 </ b> A are formed on the first insulating layer 14 so as to cover the first contact 15. The electrode layer 1 is formed in this order. Here, not only the state of being etched into a predetermined pattern shape but also the state of film formation is referred to as the lower electrode layer 3, the resistance change layer 2, and the upper electrode layer 1. As the resistance change layer 2, when an electrical pulse is applied between the upper electrode and the lower electrode, the applied pulse is made different (for example, voltage value, current value, pulse length, etc.) to change the resistance value reversibly. In order to show, a transition metal oxide is used. For example, hafnium oxide, zircon oxide, tantalum oxide, or the like can be used. The lower electrode layer 3 uses a material with a high etching rate such as TaN, Ta, TiN, TiAlN, while the upper electrode layer 1 uses a material with a low etching rate such as Pt or Ir. Specifically, TaN is deposited to 50 nm as the lower electrode layer 3, TaO x (0.8 ≦ x ≦ 1.9) is deposited to 30 nm as the resistance change layer 2, and Pt is deposited as 80 nm as the upper electrode layer 1.
次に、図3(c)に示す工程において、通常の露光プロセス及び現像プロセスによって、第1のコンタクト15の上方に、所定の形状パターンにレジスト膜24を形成する。   Next, in the step shown in FIG. 3C, a resist film 24 is formed in a predetermined shape pattern above the first contact 15 by a normal exposure process and development process.
次に、図4(a)に示す工程において、ドライエッチングプロセスにより上部電極層1、抵抗変化層2および下部電極層3をエッチングにより所定の形状パターンに形成する。このとき、図3(b)の工程で説明したように、下部電極層3はTaN、Ta、TiN、TiAlNなどのエッチングレートが大きな材料を用い、上部電極層1はPt、Irなどのエッチングレートが小さな材料を用いているので、下部電極層3および抵抗変化層2はほぼ垂直にエッチングされるが、上部電極層1はエッチングされにくいため、テーパー形状にエッチングされが、エッチングされた上部電極1がマスクとなるため、抵抗変化層2の上面側で接している上部電極1の接触面積と、抵抗変化層2の下面側で接している下部電極3の接触面積はほぼ同じとなる。このように、上部電極層1と下部電極層3とで電極材料を異ならせて、下部電極層のエッチングレートを大きな材料とし、上部電極層のエッチングレートを小さな材料として、1つのマスクでこれらの上下電極層および抵抗変化層をエッチングすることが本発明の特徴である。本工程での具体例を示すと、ArとClとOの混合ガスを用いて上部電極層1のPtおよび抵抗変化層2のTaOをエッチングし、さらにArとClとCHFの混合ガスを用いて下部電極層3のTaNをエッチングする。この際、TaNのエッチングレートはPtのエッチングレートの約6倍以上である。このため、上部電極層1のPtは、上部電極層1のPtおよび抵抗変化層2のTaOをエッチングする工程で、図4(a)に示すように上部電極1のPtが若干の台形(テーパ)形状となるが、下部電極層3のTaNについてはほとんど垂直にエッチングすることができ、上部電極1のPtと抵抗変化層2のTaOが接する接触領域の寸法と下部電極3のTaNと抵抗変化層2のTaOが接する接触領域の寸法差を小さくすることができる。 Next, in the step shown in FIG. 4A, the upper electrode layer 1, the resistance change layer 2 and the lower electrode layer 3 are formed into a predetermined shape pattern by etching by a dry etching process. At this time, as described in the process of FIG. 3B, the lower electrode layer 3 uses a material having a high etching rate such as TaN, Ta, TiN, TiAlN, and the upper electrode layer 1 has an etching rate such as Pt, Ir. However, since the lower electrode layer 3 and the resistance change layer 2 are etched almost perpendicularly, the upper electrode layer 1 is difficult to be etched, so that the upper electrode 1 is etched into a tapered shape. Therefore, the contact area of the upper electrode 1 in contact with the upper surface side of the resistance change layer 2 and the contact area of the lower electrode 3 in contact with the lower surface side of the resistance change layer 2 are substantially the same. In this way, the upper electrode layer 1 and the lower electrode layer 3 are made of different electrode materials so that the etching rate of the lower electrode layer is made larger and the etching rate of the upper electrode layer is made smaller. It is a feature of the present invention that the upper and lower electrode layers and the resistance change layer are etched. As a specific example in this step, Pt of the upper electrode layer 1 and TaO x of the resistance change layer 2 are etched using a mixed gas of Ar, Cl, and O 2 , and further a mixed gas of Ar, Cl, and CHF 3 Is used to etch TaN of the lower electrode layer 3. At this time, the etching rate of TaN is about 6 times or more of the etching rate of Pt. For this reason, Pt of the upper electrode layer 1 is a step of etching Pt of the upper electrode layer 1 and TaO x of the resistance change layer 2, and Pt of the upper electrode 1 is slightly trapezoidal as shown in FIG. However, TaN of the lower electrode layer 3 can be etched almost vertically, and the size of the contact region where Pt of the upper electrode 1 and TaO x of the resistance change layer 2 are in contact with the TaN of the lower electrode 3 It is possible to reduce the dimensional difference in the contact region where the TaO x of the resistance change layer 2 is in contact.
次に、図4(b)に示す工程において、不揮発性記憶素子1Aを覆うように第2の絶縁層19を形成する。そして、第2の絶縁層19を貫通し、不揮発性記憶素子1Aの上部電極層1と接続する第2のコンタクト16、および第2の絶縁層19および第1の絶縁層14を貫通し、ソース層またはドレイン層12と接続する第3のコンタクト17を同時に形成する。次に、第2の絶縁層19の上面に第2のコンタクト16および第3のコンタクト17にそれぞれ接続される配線パターン18および配線パターン20を形成する。本工程での具体例としては、高さ600nmの第2のコンタクト16と高さ1080nmの第3のコンタクト17を同時に形成しても、第2のコンタクト16が接続する上部電極層1のPtのエッチング量は10nm以下であるため、第2のコンタクト16と第3のコンタクト17を同時に形成することができる。   Next, in the step shown in FIG. 4B, the second insulating layer 19 is formed so as to cover the nonvolatile memory element 1A. The second insulating layer 19 passes through the second contact 16 connected to the upper electrode layer 1 of the nonvolatile memory element 1A, the second insulating layer 19 and the first insulating layer 14, and the source. A third contact 17 connected to the layer or drain layer 12 is formed at the same time. Next, a wiring pattern 18 and a wiring pattern 20 connected to the second contact 16 and the third contact 17 are formed on the upper surface of the second insulating layer 19. As a specific example in this step, even if the second contact 16 having a height of 600 nm and the third contact 17 having a height of 1080 nm are simultaneously formed, the Pt of the upper electrode layer 1 to which the second contact 16 is connected is formed. Since the etching amount is 10 nm or less, the second contact 16 and the third contact 17 can be formed simultaneously.
次に、図5に示す工程において、配線パターン18、20を覆うように第3の絶縁層21を形成する。そして、第3の絶縁層21を貫通して配線パターン20に接続するように第4のコンタクト22を形成し、第3の絶縁層21上に第4のコンタクト22と接続するように配線パターン23が形成される。   Next, in the step shown in FIG. 5, a third insulating layer 21 is formed so as to cover the wiring patterns 18 and 20. Then, a fourth contact 22 is formed so as to penetrate the third insulating layer 21 and connect to the wiring pattern 20, and the wiring pattern 23 is connected to the fourth contact 22 on the third insulating layer 21. Is formed.
このようにして、不揮発性記憶素子1Aが搭載された不揮発性記憶装置10Aが製造される。この不揮発性記憶素子1Aを用いて、例えば1トランジスタ/1不揮発性記憶素子
の構成からなる不揮発性記憶装置を作製することができる。
In this way, the nonvolatile memory device 10A on which the nonvolatile memory element 1A is mounted is manufactured. Using this nonvolatile memory element 1A, a nonvolatile memory device having a configuration of, for example, one transistor / 1 nonvolatile memory element can be manufactured.
このような製造方法にて本実施形態の不揮発性記憶素子を作製することにより、抵抗変化層2と接する上部電極1の接触領域(接触面積)の寸法と抵抗変化層2と接する下部電極3の接触領域(接触面積)の寸法差が小さいため、抵抗変化に必要な電圧および電流を安定して印加することが可能な不揮発性記憶素子1Aを得ることができる。そのため、抵抗変化について安定的な特性を有する不揮発性記憶装置10Aが得られる。   By manufacturing the nonvolatile memory element of this embodiment by such a manufacturing method, the size of the contact region (contact area) of the upper electrode 1 in contact with the resistance change layer 2 and the lower electrode 3 in contact with the resistance change layer 2 are obtained. Since the dimensional difference of the contact region (contact area) is small, it is possible to obtain the nonvolatile memory element 1A that can stably apply the voltage and current necessary for resistance change. Therefore, the nonvolatile memory device 10A having stable characteristics with respect to resistance change can be obtained.
なお、本実施の形態の場合には、従来の不揮発性記憶素子の記憶部を製造する場合のプロセスをほとんど変更せずに適用することができるため、より高性能で、安価な不揮発性記憶素子および不揮発性記憶装置を安定して得ることができる。   In the case of the present embodiment, it is possible to apply a process for manufacturing a memory portion of a conventional nonvolatile memory element with almost no change, so that the nonvolatile memory element has higher performance and is less expensive. In addition, a nonvolatile memory device can be obtained stably.
なお、下部電極層3にTaを用いた場合は、下部電極層3をエッチングする際のTaのエッチングレートは、下部電極層3にTaNを用いた場合のエッチングレートとほぼ同等である。さらに下部電極層3にTiNまたはTiAlNを用いた場合は、下部電極層3をエッチングする際のTiNまたはTiAlNのエッチングレートは、Ptのエッチングレートの約3倍以上である。   When Ta is used for the lower electrode layer 3, the etching rate of Ta when the lower electrode layer 3 is etched is substantially equal to the etching rate when TaN is used for the lower electrode layer 3. Further, when TiN or TiAlN is used for the lower electrode layer 3, the etching rate of TiN or TiAlN when etching the lower electrode layer 3 is about three times or more of the etching rate of Pt.
また、上部電極層1にIrを用いた場合でも、上述のような下部電極層3に対して上部電極層1にPtを用いた場合とほぼ同様のエッチングレートを得ることができる。このため、上部電極層1にIrを用いても同様の効果を得ることができ、さらに下部電極層3にTa、TiN、TiAlNを用いても同様の効果を得ることができる。   Further, even when Ir is used for the upper electrode layer 1, an etching rate substantially the same as that when Pt is used for the upper electrode layer 1 can be obtained with respect to the lower electrode layer 3 as described above. Therefore, the same effect can be obtained even if Ir is used for the upper electrode layer 1, and the same effect can be obtained even if Ta, TiN, TiAlN is used for the lower electrode layer 3.
本発明の不揮発性記憶素子および不揮発性記憶装置は、高速動作が可能で、しかも安定した書き換え特性を有しており、デジタル家電、メモリーカード、携帯型電話機、およびパーソナルコンピュータなどの種々の電子機器に用いられる不揮発性記憶素子および不揮発性記憶装置等として有用である。   The nonvolatile memory element and the nonvolatile memory device of the present invention are capable of high-speed operation and have stable rewriting characteristics, and various electronic devices such as digital home appliances, memory cards, portable telephones, and personal computers. It is useful as a nonvolatile memory element and a nonvolatile memory device used in
(a)は本発明の実施の形態に係る不揮発性記憶素子の記憶部の要部の構成を模式的に示す斜視図、(b)は同図(a)のI−I´線に沿った断面を矢印方向に見た断面図(A) is a perspective view which shows typically the structure of the principal part of the memory | storage part of the non-volatile memory element which concerns on embodiment of this invention, (b) followed the II 'line of the same figure (a). Sectional view of the section viewed in the direction of the arrow 本発明の実施の形態に係る不揮発性記憶素子を搭載した不揮発性記憶装置の具体的な構成を示す断面図Sectional drawing which shows the specific structure of the non-volatile memory device carrying the non-volatile memory element which concerns on embodiment of this invention (a)から(c)は本発明の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す断面図FIGS. 3A to 3C are cross-sectional views illustrating steps of a method for manufacturing a nonvolatile memory device according to an embodiment of the present invention. FIGS. (a)、(b)は本発明の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す断面図(A), (b) is sectional drawing which shows the process of the manufacturing method of the non-volatile memory device which concerns on embodiment of this invention は本発明の実施の形態に係る不揮発性記憶装置の製造方法の工程を示す断面図FIG. 4 is a cross-sectional view showing a process of a method for manufacturing a nonvolatile memory device according to an embodiment of the present invention. 従来例における不揮発性記憶素子の構成を示す要部断面図Sectional drawing of the principal part showing the configuration of the nonvolatile memory element in the conventional example 従来例の製造方法における不揮発性記憶素子の構成を示す要部断面図Sectional drawing which shows the structure of the non-volatile memory element in the manufacturing method of a prior art example
符号の説明Explanation of symbols
1A 不揮発性記憶素子
1 上部電極層
2 抵抗変化層
3 下部電極層
10A 不揮発性記憶装置
11 基板
12 ソースおよびドレイン層
13 ゲート層
14 第1の絶縁層
15 第1のコンタクト
16 第2のコンタクト
17 第3のコンタクト
18 配線パターン
19 第2の絶縁層
20 配線パターン
21 第3の絶縁層
22 第4のコンタクト
23 配線パターン
24 レジストマスク
DESCRIPTION OF SYMBOLS 1A Nonvolatile memory element 1 Upper electrode layer 2 Resistance change layer 3 Lower electrode layer 10A Nonvolatile memory device 11 Substrate 12 Source and drain layer 13 Gate layer 14 First insulating layer 15 First contact 16 Second contact 17 Second contact 3 contacts 18 wiring pattern 19 second insulating layer 20 wiring pattern 21 third insulating layer 22 fourth contact 23 wiring pattern 24 resist mask

Claims (8)

  1. 下部電極と、前記下部電極より上方に形成された上部電極と、前記下部電極と前記上部電極との間に介在させ、前記下部電極および前記上部電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備えた不揮発性記憶素子の製造方法において、
    下部電極層、抵抗変化層、上部電極層、マスク層をこの順に堆積させる工程と、
    前記マスク層を所定の形状に形成する工程と、
    前記所定の形状に形成された前記マスク層をマスクとして前記上部電極層、前記抵抗変化層、前記下部電極層をエッチングし、所定の形状を有した上部電極と抵抗変化層と下部電極からなる不揮発性記憶素子を形成するエッチング工程とを有し、
    前記下部電極層をエッチングする際の前記下部電極層のエッチングレートが前記上部電極層に対するエッチングレートより大きく、
    前記上部電極は難エッチング材料であり、
    前記下部電極が窒化タンタル、窒化チタン、窒化チタンアルミニウムのいずれかである不揮発性記憶素子の製造方法。
    A lower electrode, an upper electrode formed above the lower electrode, and interposed between the lower electrode and the upper electrode, and reversibly based on an electrical signal applied between the lower electrode and the upper electrode In a method of manufacturing a nonvolatile memory element including a resistance change layer whose resistance value changes in
    Depositing a lower electrode layer, a resistance change layer, an upper electrode layer, and a mask layer in this order;
    Forming the mask layer in a predetermined shape;
    The upper electrode layer, the resistance change layer, and the lower electrode layer are etched using the mask layer formed in the predetermined shape as a mask, and a nonvolatile memory composed of the upper electrode, the resistance change layer, and the lower electrode having a predetermined shape. And an etching process for forming a volatile memory element,
    The etching rate of the lower electrode layer when etching the lower electrode layer is greater than the etching rate for the upper electrode layer ,
    The upper electrode is a difficult-to-etch material,
    A method for manufacturing a nonvolatile memory element, wherein the lower electrode is any one of tantalum nitride, titanium nitride, and titanium aluminum nitride .
  2. 前記上部電極が白金またはイリジウムである請求項に記載に不揮発性記憶素子の製造方法。 Method of manufacturing a nonvolatile memory element according to claim 1 wherein the upper electrode is platinum or iridium.
  3. 半導体基板と、前記半導体基板上に形成された、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の不揮発性記憶素子とを備えた不揮発性記憶装置の製造方法において、
    前記不揮発性記憶素子のそれぞれは、下部電極と、前記下部電極より上方に形成された上部電極と、前記下部電極と前記上部電極との間に介在させ、前記下部電極および前記上部電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
    前記基板上にトランジスタおよび半導体回路を形成する工程と、
    前記基板上および前記トランジスタを覆うように第1の絶縁層を形成する工程と、
    前記基板上に形成された前記第1の絶縁層に第1のコンタクトを形成する工程と、
    前記第1のコンタクトを覆い、前記下部電極層、前記抵抗変化層、前記上部電極層、マスク層をこの順に堆積させる工程と、
    前記マスク層を所定の形状に形成する工程と、
    前記所定の形状に形成された前記マスク層をマスクとして前記上部電極層、前記抵抗変化層、前記下部電極をエッチングし、所定の形状からなる上部電極と抵抗変化層と下部電極からなる不揮発性記憶素子を形成するエッチング工程
    前記不揮発性記憶素子覆うように、前記第1の絶縁層上に第2の絶縁層を形成する工程と、
    前記上部電極層に接続される第2のコンタクトと、前記トランジスタまたは前記半導体回路に接続される第3のコンタクトを同時に形成する工程とを有し、
    前記下部電極層をエッチングする際の前記下部電極層のエッチングレートが前記上部電極層に対するエッチングレートより大きく、
    前記上部電極は難エッチング材料であり、
    前記下部電極が窒化タンタル、窒化チタン、窒化チタンアルミニウムのいずれかである不揮発性記憶装置の製造方法。
    A semiconductor substrate, a plurality of word lines and a plurality of bit lines arranged on the semiconductor substrate and arranged so as to intersect with each other, are provided corresponding to intersections of the plurality of word lines and the plurality of bit lines, respectively. A plurality of transistors, and a plurality of nonvolatile memory elements provided in one-to-one correspondence with the plurality of transistors, and a method for manufacturing a nonvolatile memory device,
    Each of the nonvolatile memory elements includes a lower electrode, an upper electrode formed above the lower electrode, and interposed between the lower electrode and the upper electrode, and is provided between the lower electrode and the upper electrode. A resistance change layer whose resistance value reversibly changes based on an electrical signal generated,
    Forming a transistor and a semiconductor circuit on the substrate;
    Forming a first insulating layer on the substrate and covering the transistor;
    Forming a first contact on the first insulating layer formed on the substrate;
    Covering the first contact and depositing the lower electrode layer, the resistance change layer, the upper electrode layer, and a mask layer in this order;
    Forming the mask layer in a predetermined shape;
    Using the mask layer formed in the predetermined shape as a mask, the upper electrode layer, the resistance change layer, and the lower electrode are etched, and a nonvolatile memory including the upper electrode, the resistance change layer, and the lower electrode having a predetermined shape is etched. an etching step of forming an element,
    So as to cover the non-volatile memory element, forming a second insulating layer on the first insulation layer,
    Simultaneously forming a second contact connected to the upper electrode layer and a third contact connected to the transistor or the semiconductor circuit ;
    The etching rate of the lower electrode layer when etching the lower electrode layer is greater than the etching rate for the upper electrode layer ,
    The upper electrode is a difficult-to-etch material,
    A method for manufacturing a nonvolatile memory device, wherein the lower electrode is any one of tantalum nitride, titanium nitride, and titanium aluminum nitride .
  4. 前記上部電極層が白金またはイリジウムである請求項に記載に不揮発性記憶装置の製造方法。 Method for manufacturing a nonvolatile memory device according to claim 3 wherein the upper electrode layer is platinum or iridium.
  5. 下部電極と、
    前記下部電極より上方に形成された上部電極と、
    前記下部電極と前記上部電極との間に介在させ、前記下部電極および前記上部電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
    前記下部電極のエッチングレートが前記上部電極のエッチングレートより大きい材料からなり、
    前記上部電極は難エッチング材料であり、
    前記下部電極が窒化タンタル、窒化チタン、窒化チタンアルミニウムのいずれかである不揮発性記憶素子。
    A lower electrode;
    An upper electrode formed above the lower electrode;
    A resistance change layer that is interposed between the lower electrode and the upper electrode and reversibly changes its resistance value based on an electrical signal applied between the lower electrode and the upper electrode;
    Wherein Ri etching rate of the lower electrode Do from larger material than the etching rate of the upper electrode,
    The upper electrode is a difficult-to-etch material,
    A nonvolatile memory element in which the lower electrode is any one of tantalum nitride, titanium nitride, and titanium aluminum nitride .
  6. 前記上部電極が白金またはイリジウムからなる請求項に記載の不揮発性記憶素子。 The nonvolatile memory element according to claim 5, wherein the upper electrode is made of platinum or iridium.
  7. 半導体基板と、前記半導体基板上に形成された、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の不揮発性記憶素子とを備え、
    前記不揮発性記憶素子のそれぞれは、下部電極と、前記下部電極より上方に形成された上部電極と、前記下部電極と前記上部電極との間に介在させ、前記下部電極および前記上部電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
    前記下部電極のエッチングレートが前記上部電極のエッチングレートより大きい材料からなり、
    前記上部電極は難エッチング材料であり、
    前記下部電極が窒化タンタル、窒化チタン、窒化チタンアルミニウムのいずれかであり、
    前記下部電極層および前記上部電極層と電気的に接続される前記トランジスタおよび半導体集積回路を前記基板に備え不揮発性記憶装置。
    A semiconductor substrate, a plurality of word lines and a plurality of bit lines arranged on the semiconductor substrate and arranged so as to intersect with each other, are provided corresponding to intersections of the plurality of word lines and the plurality of bit lines, respectively. A plurality of transistors, and a plurality of nonvolatile memory elements provided in one-to-one correspondence with the plurality of transistors,
    Each of the nonvolatile memory elements includes a lower electrode, an upper electrode formed above the lower electrode, and interposed between the lower electrode and the upper electrode, and is provided between the lower electrode and the upper electrode. A resistance change layer whose resistance value reversibly changes based on an electrical signal generated,
    The etching rate of the lower electrode is made of material having a large than the etching rate of the upper electrode,
    The upper electrode is a difficult-to-etch material,
    The lower electrode is one of tantalum nitride, titanium nitride, titanium aluminum nitride,
    A nonvolatile memory device comprising the substrate and the transistor and a semiconductor integrated circuit electrically connected to the lower electrode layer and the upper electrode layer.
  8. 前記上部電極が白金またはイリジウムからなる請求項に記載の不揮発性記憶装置。 Non-volatile memory device according to claim 7, wherein the upper electrode is made of platinum or iridium.
JP2008256026A 2008-10-01 2008-10-01 NONVOLATILE MEMORY ELEMENT AND METHOD FOR MANUFACTURING SAME, NONVOLATILE MEMORY DEVICE USING THE NONVOLATILE MEMORY ELEMENT AND METHOD FOR MANUFACTURING SAME Active JP5338236B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008256026A JP5338236B2 (en) 2008-10-01 2008-10-01 NONVOLATILE MEMORY ELEMENT AND METHOD FOR MANUFACTURING SAME, NONVOLATILE MEMORY DEVICE USING THE NONVOLATILE MEMORY ELEMENT AND METHOD FOR MANUFACTURING SAME

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008256026A JP5338236B2 (en) 2008-10-01 2008-10-01 NONVOLATILE MEMORY ELEMENT AND METHOD FOR MANUFACTURING SAME, NONVOLATILE MEMORY DEVICE USING THE NONVOLATILE MEMORY ELEMENT AND METHOD FOR MANUFACTURING SAME

Publications (2)

Publication Number Publication Date
JP2010087329A JP2010087329A (en) 2010-04-15
JP5338236B2 true JP5338236B2 (en) 2013-11-13

Family

ID=42250979

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008256026A Active JP5338236B2 (en) 2008-10-01 2008-10-01 NONVOLATILE MEMORY ELEMENT AND METHOD FOR MANUFACTURING SAME, NONVOLATILE MEMORY DEVICE USING THE NONVOLATILE MEMORY ELEMENT AND METHOD FOR MANUFACTURING SAME

Country Status (1)

Country Link
JP (1) JP5338236B2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8779433B2 (en) 2010-06-04 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1117124A (en) * 1997-06-24 1999-01-22 Toshiba Corp Semiconductor device and manufacture thereof
US6368517B1 (en) * 1999-02-17 2002-04-09 Applied Materials, Inc. Method for preventing corrosion of a dielectric material
JP4376164B2 (en) * 2004-05-21 2009-12-02 アルプス電気株式会社 Manufacturing method of surface acoustic wave device
JP4857014B2 (en) * 2006-04-19 2012-01-18 パナソニック株式会社 Resistance change element and resistance change type memory using the same
KR101206034B1 (en) * 2006-05-19 2012-11-28 삼성전자주식회사 Nonvolatile memory device using oxygen-deficient metal oxide layer and the fabrication method
WO2008075412A1 (en) * 2006-12-19 2008-06-26 Fujitsu Limited Resistance change device and process for producing the same
JP2008205191A (en) * 2007-02-20 2008-09-04 Toshiba Corp Nonvolatile semiconductor memory element and nonvolatile semiconductor memory device

Also Published As

Publication number Publication date
JP2010087329A (en) 2010-04-15

Similar Documents

Publication Publication Date Title
KR20150133658A (en) Resistive memory architecture and devices
US8274065B2 (en) Memory and method of fabricating the same
JP5996324B2 (en) Nonvolatile semiconductor memory device and manufacturing method thereof
TW589753B (en) Resistance random access memory and method for fabricating the same
JP4948688B2 (en) Resistance variable nonvolatile memory element, variable resistance nonvolatile memory device, and method of manufacturing variable resistance nonvolatile memory element
JP4953697B2 (en) Phase change memory element and manufacturing method thereof
JP5074583B2 (en) Nonvolatile memory element manufacturing method and nonvolatile memory device manufacturing method
JP2006279042A (en) Resistive memory cell, method of forming the same, and resistive memory arrangement using the method
JP4795485B2 (en) Nonvolatile memory element and manufacturing method thereof
TW201314982A (en) Resistance change nonvolatile memory device, semiconductor device, and method of operating resistance change nonvolatile memory device
JP2009071304A (en) Resistance change memory element, and method of forming resistance change memory element
KR101925449B1 (en) Variable resistance memory device and method for fabricating the same
JPWO2013145741A1 (en) Method for manufacturing nonvolatile memory device
US8339835B2 (en) Nonvolatile memory element and semiconductor memory device including nonvolatile memory element
TWI644421B (en) Semiconductor memory device
JP2010212541A (en) Nonvolatile memory device and method of manufacturing the same
KR101009334B1 (en) Resistive memory device and method for manufacturing the same
JP4971522B2 (en) Nonvolatile memory device and manufacturing method thereof
TW201411814A (en) Resistance memory cell, resistance memory array and method of forming the same
JP2008218855A (en) Nonvolatile storage element and manufacturing method thereof
JP5338236B2 (en) NONVOLATILE MEMORY ELEMENT AND METHOD FOR MANUFACTURING SAME, NONVOLATILE MEMORY DEVICE USING THE NONVOLATILE MEMORY ELEMENT AND METHOD FOR MANUFACTURING SAME
JP5374865B2 (en) Resistance change element, memory device using the same, and manufacturing method thereof
JP2015146343A (en) Nonvolatile storage device and manufacturing method of the same
US20210020834A1 (en) Memory device and a method for forming the memory device
KR100728984B1 (en) Phase change ram device and method of manufacturing the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110830

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20110913

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20121214

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130409

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130410

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130527

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130709

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130722

R151 Written notification of patent or utility model registration

Ref document number: 5338236

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250