JP5337890B2 - 画像形成装置 - Google Patents

Description

本発明は、画像形成装置に関するものである。

近年、ＰＣＩｅ（Peripheral Component Interconnect Express）などの高速なシリアルバスが開発されており（例えば特許文献１参照）、画像形成装置において、複数のＩＣ（Integrated Circuit）チップに機能を分散し、それらのＩＣチップをそのような高速なインターフェイスで接続するシステムが導入されつつある（例えば特許文献２参照）。

このように、複数のＩＣチップをシリアルバスで接続してシステムを構成することにより、各ＩＣチップの拡張性や汎用性が向上し、結果的に、ＩＣチップに対する設計変更が少なくなり、ひいてはシステム開発のコストが低減される。

特開２００８−３１０７９８号公報 特開２００５−３５４６５８号公報

図４は、シリアルバスで互いに接続された複数のＩＣチップを有する画像形成装置の一例を示すブロック図である。図５は、図４における内部バスについての処理回路の調停優先度の設定例を示すブロック図である。

図４に示す画像形成装置では、ＩＣチップ１０１とＩＣチップ１０２とがシリアルバスで接続されており、ＩＣチップ１０１には、ＲＡＭ（Random Access Memory）などのメモリー１０３が接続されている。

ＩＣチップ１０１では、内部バス１１１に、メモリーコントローラー１１２、シリアルバスインターフェイス１１３、画像処理回路１１４、セキュリティモジュール１１５、シリアルインターフェイス１１６などの処理回路が接続されている。

一方、ＩＣチップ１０２では、内部バス１２１に、シリアルバスインターフェイス１２２、スキャン処理回路１２３、圧縮伸張回路１２４、ネットワークインターフェイス１２５、ＵＳＢ（Universal Serial Bus）回路１２６、パラレルインターフェイス１２７などの処理回路が接続されている。

画像処理回路１１４、セキュリティモジュール１１５、シリアルインターフェイス１１６、スキャン処理回路１２３、圧縮伸張回路１２４、ネットワークインターフェイス１２５、ＵＳＢ回路１２６、パラレルインターフェイス１２７などの処理回路のそれぞれに対して、メモリー１０３内の所定の記憶領域が割り当てられており、各処理回路は、その処理回路に割り当てられている記憶領域をバッファー領域などとして使用しつつ、データ処理を行う。

内部バス１１１，１２１では、内部バス１１１，１２１に接続される各処理回路の調停優先度に応じた調停が行われる。調停優先度は、複数レベル（ここでは、高、中、低の３レベル）のいずれかとされる。

これらの処理回路のうち、画像処理回路１１４およびスキャン処理回路１２３については、コピージョブなどにおいてリアルタイム性を要求されるため、調停優先度が「高」とされ、シリアルインターフェイス１１６、ＵＳＢ回路１２６、およびパラレルインターフェイス１２７については、比較的低速で動作するため、調停優先度が「低」とされ、それ以外の、圧縮伸張回路１２４、ネットワークインターフェイス１２５、およびセキュリティモジュール１１５については、調停優先度が「中」とされる。

図５に示すように、各ＩＣチップ１０１，１０２内の内部バス１１１，１２１では、この調停優先度に基づき、図示せぬアービターが、マルチプレクサー１３１〜１３３，１４１〜１４４を動作させる。具体的には、ＩＣチップ１０２の内部バス１２１では、ＩＣチップ１０２内の処理回路（スキャン処理回路１２３〜パラレルインターフェイス１２７）についての調停がマルチプレクサー１４１〜１４４で実施され、その調停により選択された処理回路からの、メモリー１０３へのアクセス要求（リード要求またはライト要求）が、シリアルバスでＩＣチップ１０１へ転送される。

そして、ＩＣチップ１０１の内部バス１１１では、ＩＣチップ１０１内の処理回路（シリアルバスインターフェイス１１３〜シリアルインターフェイス１１６）についての調停がマルチプレクサー１３１〜１３３で実施され、その調停により選択された処理回路からの、メモリー１０３へのアクセス要求が、メモリーコントローラー１１２に供給され、そのアクセス要求により指定されたメモリーアクセス（リードまたはライト）が実行される。

このようなシステム構成では、メモリー１０３が接続されているＩＣチップ１０１の内部バス１１１において、シリアルバスインターフェイス１１３についての調停優先度が一定（高、中および低のいずれか１つ）とされるため、シリアルバスで接続されているＩＣチップ１０２内の処理回路（スキャン処理回路１２３〜パラレルインターフェイス１２７）について、ＩＣチップ１０１の内部バス１１１における調停優先度を個別的に設定できない。

したがって、このようなシステム構成では、ＩＣチップ１０２内の処理回路（スキャン処理回路１２３〜パラレルインターフェイス１２７）からのメモリー１０３へのアクセス要求が、本来の調停優先度どおりに適切に処理されないことがあるという問題がある。

なお、ＰＣＩｅにおけるバーチャルチャネルなどの複数チャネルでＩＣチップ１０１とＩＣチップ１０２とを接続し、複数の調停優先度に対して複数チャネルをそれぞれ割り当てることで、この問題を解消することができるが、その場合、ＩＣチップ１０１，１０２の双方が、バーチャルチャネルなどの複数チャネルに対応していなければならず、ＩＣチップ１０１，１０２（特に、シリアルバスインターフェイス１１３，１２２）双方の回路規模が大きくなり装置のコストが増大してしまう。

本発明は、上記の問題に鑑みてなされたものであり、メモリーが接続または内蔵されているＩＣチップにシリアルバスで接続されたＩＣチップ内の処理回路からのそのメモリーへのアクセス要求が、本来の調停優先度どおりに適切に処理される画像形成装置を得ることを目的とする。

上記の課題を解決するために、本発明では以下のようにした。

本発明に係る画像形成装置は、第１ＩＣチップと、シリアルバスで第１ＩＣチップに接続された第２ＩＣチップと、第１ＩＣチップに接続または内蔵されたメモリーとを備える。第１ＩＣチップは、第１内部バスと、第１内部バスに接続されメモリーに対するアクセスを行うメモリーコントローラーと、第１内部バスに接続されメモリーへのアクセス要求を出力する１または複数の第１処理回路と、シリアルバスの第１シリアルバスインターフェイスと、第１内部バスに接続された複数のバッファーと、要求振分回路とを有する。複数のバッファーは、第１内部バスについての複数の調停優先度のそれぞれに対応する。そして、要求振分回路は、第１シリアルバスインターフェイスにより第２ＩＣチップから受信されたメモリーへのアクセス要求の要求元の調停優先度を特定し、複数のバッファーのうち、特定した調停優先度に対応するバッファーに、アクセス要求をバッファリングさせる。また、第１内部バスは、１または複数の第１処理回路および複数のバッファーの調停優先度に従って、１または複数の第１処理回路および複数のバッファーからのメモリーへのアクセス要求を調停し、メモリーコントローラーへ出力する。

これにより、第２ＩＣチップからのメモリーへのアクセス要求が、調停優先度ごとに設けられたバッファーに振り分けられるため、メモリーが接続または内蔵されている第１ＩＣチップにシリアルバスで接続された第２ＩＣチップ内の処理回路からのそのメモリーへのアクセス要求が、本来の調停優先度どおりに適切に処理される。

また、本発明に係る画像形成装置は、上記の画像形成装置に加え、次のようにしてもよい。この場合、第２ＩＣチップは、第２内部バスと、第２内部バスに接続されメモリーへのアクセス要求を出力する複数の第２処理回路と、第２内部バスおよびシリアルバスに接続され、第２処理回路からのメモリーへのアクセス要求をシリアルバスで第１ＩＣチップへ転送する第２シリアルバスインターフェイスとを有する。そして、複数の第２処理回路は、互いに異なる調停優先度の複数の処理回路を含む。

これにより、第２ＩＣチップ内の複数の第２処理回路の調停優先度が互いに異なっていても、第２ＩＣチップ内の複数の第２処理回路からのメモリーへのアクセス要求が、本来の調停優先度どおりに適切に処理される。

また、本発明に係る画像形成装置は、上記の画像形成装置に加え、次のようにしてもよい。この場合、メモリーは、複数の第２処理回路のそれぞれのために確保された複数の記憶領域を有する。そして、第２処理回路は、その第２処理回路に対応する記憶領域に対するアクセス要求を出力し、要求振分回路は、複数の記憶領域のそれぞれに関連付けられた調停優先度の情報を有し、その情報に基づいて、アクセス要求の対象となっているアドレスの属する記憶領域から、アクセス要求の要求元の調停優先度を特定する。

これにより、アクセス要求の対象となっているアドレス（つまり、データをリードまたはライトするアドレス）から要求元の調停優先度が特定されるため、調停優先度を指定するための制御信号などを第２ＩＣチップから第１ＩＣチップへ別途送信することなく、要求元の調停優先度が特定される。

また、本発明に係る画像形成装置は、上記の画像形成装置に加え、次のようにしてもよい。この場合、上述の複数の第２処理回路のうちの１つは、上述の１または複数の第１処理回路のいずれかより調停優先度が高く、上述の複数の第２処理回路のうちの別の１つは、上述の１または複数の第１処理回路のいずれかより調停優先度が低い。

これにより、第２ＩＣチップ内の複数の第２処理回路の調停優先度が、第１ＩＣチップ内の１または複数の第１処理回路の調停優先度より一律に高い、あるいは一律に低い場合以外の場合でも、第２ＩＣチップ内の複数の第２処理回路からのメモリーへのアクセス要求が、本来の調停優先度どおりに適切に処理される。

また、本発明に係る画像形成装置は、上記の画像形成装置に加え、次のようにしてもよい。この場合、上述の１または複数の第１処理回路は、印刷用画像データを生成する画像処理回路を含み、上述の複数の第２処理回路は、原稿画像の読み取りを行うスキャン処理回路を含む。

これにより、画像処理回路およびスキャン処理回路という、画像処理装置内で調停優先度が高い処理回路が、第１および第２ＩＣチップにおいて別々に実装されていても、それらの処理回路からのメモリーへのアクセス要求が、本来の調停優先度どおりに適切に処理される。

また、本発明に係る画像形成装置は、上記の画像形成装置に加え、次のようにしてもよい。この場合、第１内部バスは、１または複数の第１処理回路のいずれかと、第１処理回路の調停優先度と同一の調停優先度を有する複数のバッファーのいずれかとを調停するマルチプレクサーを有する。

また、本発明に係る画像形成装置は、上記の画像形成装置に加え、次のようにしてもよい。この場合、上述のシリアルバスは、上述のメモリーへのアクセス要求を単一チャネルで転送する。

これにより、複数チャネルのシリアルバスを使用する必要がなく、装置のコストが低くなる。

また、本発明に係る画像形成装置は、上記の画像形成装置に加え、次のようにしてもよい。この場合、上述のシリアルバスは、ＰＣＩｅに準拠するものである。

本発明によれば、画像形成装置において、メモリーが接続または内蔵されているＩＣチップにシリアルバスで接続されたＩＣチップ内の処理回路からのそのメモリーへのアクセス要求が、本来の調停優先度どおりに適切に処理される。

図１は、本発明の実施の形態に係る画像形成装置の構成を示すブロック図である。 図２は、図１に示す画像形成装置における内部バスについての処理回路の調停優先度の設定例を示すブロック図である。 図３は、図１および図２におけるＩＣチップ２内の処理回路とメモリー内の記憶領域との対応関係の一例、およびその対応関係に基づく、メモリー内の記憶領域と調停優先度との対応関係の一例を示す図である。 図４は、シリアルバスで互いに接続された複数のＩＣチップを有する画像形成装置の一例を示すブロック図である。 図５は、図４における内部バスについての処理回路の調停優先度の設定例を示すブロック図である。

以下、図に基づいて本発明の実施の形態を説明する。

図１は、本発明の実施の形態に係る画像形成装置の構成を示すブロック図である。図２は、図１に示す画像形成装置における内部バスについての処理回路の調停優先度の設定例を示すブロック図である。

図１に示す画像形成装置では、ＩＣチップ１とＩＣチップ２とがシリアルバスで接続されており、ＩＣチップ１には、ＲＡＭなどのメモリー３が接続されている。例えば、ＩＣチップ１，２は、それぞれ、ＡＳＩＣ（Application Specific IC）であり、単一チャネルのＰＣＩｅで接続されている。

ＩＣチップ１，２は、それぞれ内部バス１１，２１を有している。内部バス１１，２１では、内部バス１１，２１に接続される回路の調停優先度に応じた調停が行われる。調停優先度は、複数レベル（ここでは、高、中、低の３レベル）のいずれかとされる。

ＩＣチップ１では、内部バス１１に、メモリー３のメモリーコントローラー１２が接続されている。また、ＩＣチップ１は、ＩＣチップ２に接続されるシリアルバスのシリアルバスインターフェイス１３を有している。さらに、ＩＣチップ１では、内部バス１１に、画像処理回路１４、セキュリティモジュール１５、シリアルインターフェイス１６などの処理回路が接続されている。メモリーコントローラー１２は、スレーブブロックであり、画像処理回路１４、セキュリティモジュール１５およびシリアルインターフェイス１６は、メモリーコントローラー１２に対するマスターブロックである。

また、シリアルバスインターフェイス１３には、要求振分回路１７が接続されており、要求振分回路１７には、複数の調停優先度（ここでは、高、中、低の３レベル）に対応する複数のバッファー１８〜２０が接続されており、これらのバッファー１８〜２０も内部バス１１に接続されている。

画像処理回路１４は、メモリー３において画像処理回路１４に割り当てられた記憶領域を使用して、印刷用画像データの生成に必要な解像度変換、色変換などの画像処理を行う回路である。

セキュリティモジュール１５は、メモリー３においてセキュリティモジュール１５に割り当てられた記憶領域を使用して、画像データの暗号化および復号に使用される暗号化鍵を生成する回路である。暗号化後の画像データは、例えば、図示せぬデータ記憶装置（ハードディスクドライブ、ＳＳＤ（Solid State Drive）など）に保存される。

シリアルインターフェイス１６は、メモリー３においてシリアルインターフェイス１６に割り当てられた記憶領域を使用して、ＲＳ−２３２Ｃなどのシリアルインターフェイス規格に従ったデータ通信を行う回路である。

要求振分回路１７は、シリアルバスインターフェイス１３によりＩＣチップ２から受信されたメモリー３へのアクセス要求の要求元の調停優先度を特定し、複数のバッファー１８〜２０のうち、特定した調停優先度に対応するバッファーに、そのアクセス要求をバッファリングさせる。

バッファー１８は、内部バス１１に接続された調停優先度「高」のバッファーであり、要求振分回路１７により供給されたアクセス要求をバッファリングしＦＩＦＯ（First-In First-Out）の順番で内部バス１１へ出力する。

バッファー１９は、内部バス１１に接続された調停優先度「中」のバッファーであり、要求振分回路１７により供給されたアクセス要求をバッファリングしＦＩＦＯの順番で内部バス１１へ出力する。

バッファー２０は、内部バス１１に接続された調停優先度「低」のバッファーであり、要求振分回路１７により供給されたアクセス要求をバッファリングしＦＩＦＯの順番で内部バス１１へ出力する。

内部バス１１は、画像処理回路１４、セキュリティモジュール１５、シリアルインターフェイス１６、およびバッファー１８〜２０の調停優先度に従って、それらからのメモリー３へのアクセス要求を調停し、メモリーコントローラー１２へ出力する。

他方、ＩＣチップ２では、内部バス２１に、シリアルバスインターフェイス２２、スキャン処理回路２３、圧縮伸張回路２４、ネットワークインターフェイス２５、ＵＳＢ回路２６、パラレルインターフェイス２７などの処理回路が接続されている。スキャン処理回路２３、圧縮伸張回路２４、ネットワークインターフェイス２５、ＵＳＢ回路２６、およびパラレルインターフェイス２７は、メモリーコントローラー１２に対するマスターブロックである。このように、メモリーコントローラー１２に対するマスターブロックが、ＩＣチップ１，２に分散している。

シリアルバスインターフェイス２２は、ＩＣチップ１に接続されるシリアルバスのシリアルバスインターフェイスである。なお、この実施の形態では、このシリアルバスはＰＣＩｅ準拠のシリアルバスであり、シリアルバスインターフェイス１３，２２の一方はルートコンプレックスであり、他方はエンドポイントである。

スキャン処理回路２３は、メモリー３においてスキャン処理回路２３に割り当てられた記憶領域を使用して、図示せぬ画像読取機構（発光素子、受光素子、走査駆動系など）を制御して原稿画像の読み取りを行い、画像データを生成する回路である。例えば、スキャン処理回路２３は、その記憶領域へ、生成した画像データを書き込む。

圧縮伸張回路２４は、メモリー３において圧縮伸張回路２４に割り当てられた記憶領域を使用して、画像データの圧縮および伸張を行う回路である。例えば、圧縮伸張回路２４は、その記憶領域から画像データを読み出して、圧縮処理後の画像データをその記憶領域に書き込む。

ネットワークインターフェイス２５は、メモリー３においてネットワークインターフェイス２５に割り当てられた記憶領域を使用して、ＬＡＮ（Local Area Network）を介してデータ通信を行う回路である。

ＵＳＢ回路２６は、メモリー３においてＵＳＢ回路２６に割り当てられた記憶領域を使用して、ＵＳＢケーブルで接続された他の機器とデータ通信を行う回路である。

パラレルインターフェイス２７は、メモリー３においてパラレルインターフェイス２７に割り当てられた記憶領域を使用して、ＩＥＥＥ１２８４などのパラレルインターフェイス規格に従ったデータ通信を行う回路である。

内部バス２１は、スキャン処理回路２３、圧縮伸張回路２４、ネットワークインターフェイス２５、ＵＳＢ回路２６、およびパラレルインターフェイス２７の調停優先度に従って、それらからのメモリー３へのアクセス要求を調停し、シリアルバスインターフェイス２２へ出力する。シリアルバスインターフェイス２２は、そのアクセス要求を、シリアルバスでＩＣチップ１のシリアルバスインターフェイス１３へ転送する。

ＩＣチップ１，２における処理回路のうち、画像処理回路１４およびスキャン処理回路２３については、コピージョブなどにおいてリアルタイム性を要求されるため、調停優先度が「高」とされ、シリアルインターフェイス１６、ＵＳＢ回路２６、およびパラレルインターフェイス２７については、比較的低速で動作するため、調停優先度が「低」とされ、それ以外の、圧縮伸張回路２４、ネットワークインターフェイス２５、およびセキュリティモジュール１５については、調停優先度が「中」とされる。

このように、ＩＣチップ２内の処理回路（スキャン処理回路２３〜パラレルインターフェイス２７）は、互いに異なる調停優先度の複数の処理回路を含む。また、ＩＣチップ２内の処理回路（スキャン処理回路２３〜パラレルインターフェイス２７）のうちの少なくとも１つは、ＩＣチップ１内の処理回路（画像処理回路１４，セキュリティモジュール１５，シリアルインターフェイス１６）のいずれかより調停優先度が高く、ＩＣチップ２内の処理回路のうちの少なくとも別の１つは、ＩＣチップ１内の処理回路のいずれかより調停優先度が低い。

図２に示すように、各ＩＣチップ１，２内の内部バス１１，２１において、この調停優先度に基づき、図示せぬアービターが、マルチプレクサー３１〜３５，４１〜４４を動作させる。具体的には、ＩＣチップ２の内部バス２１では、ＩＣチップ２内の処理回路（スキャン処理回路２３〜パラレルインターフェイス２７）についての調停がマルチプレクサー４１〜４４で実施され、その調停により選択された処理回路からの、メモリー３へのアクセス要求（リード要求またはライト要求）が、シリアルバスでＩＣチップ１へ転送される。

この実施の形態では、ＩＣチップ２内の処理回路の調停優先度に従って、マルチプレクサー４１では、圧縮伸張回路２４とネットワークインターフェイス２５とが均等に調停され、マルチプレクサー４２では、ＵＳＢ回路２６とパラレルインターフェイス２７とが均等に調停され、マルチプレクサー４３では、マルチプレクサー４２よりマルチプレクサー４１の優先度を高くして調停が行われる。

そして、ＩＣチップ１の内部バス１１では、ＩＣチップ１内の処理回路（画像処理回路１４、セキュリティモジュール１５、およびシリアルインターフェイス１６）並びにバッファー１８〜２０についての調停がマルチプレクサー３１〜３５で実施され、その調停により選択された処理回路またはバッファーからの、メモリー３へのアクセス要求（リード要求またはライト要求）が、メモリーコントローラー１２に供給され、そのアクセス要求により指定されたメモリーアクセス（リードまたはライト）が実行される。

この実施の形態では、ＩＣチップ１内の処理回路およびバッファー１８〜２０の調停優先度に従って、まず初段のマルチプレクサー３１〜３３について、マルチプレクサー３１では、調停優先度がいずれも「高」である画像処理回路１４とバッファー１８とが均等に調停され、調停優先度がいずれも「中」であるセキュリティモジュール１５とバッファー１９とが均等に調停され、調停優先度がいずれも「低」であるシリアルインターフェイス１６とバッファー２０とが均等に調停される。そして、その後段のマルチプレクサー３４では、マルチプレクサー３３よりマルチプレクサー３２の優先度を高くして調停が行われ、マルチプレクサー３５では、マルチプレクサー３４よりマルチプレクサー３１の優先度を高くして調停が行われる。

このように、内部バス１１では、初段のマルチプレクサー３１〜３３が、ＩＣチップ１内の処理回路（画像処理回路１４，セキュリティモジュール１５，シリアルインターフェイス１６）のいずれかと、その処理回路の調停優先度と同一の調停優先度を有するバッファー（バッファー１８〜２０のいずれか）とを調停する。

ここで、要求振分回路１７によるアクセス要求の振り分けについて説明する。

図３は、図１および図２におけるＩＣチップ２内の処理回路とメモリー３内の記憶領域との対応関係の一例、およびその対応関係に基づく、メモリー３内の記憶領域と調停優先度との対応関係の一例を示す図である。図３（Ａ）は、ＩＣチップ２内の処理回路とメモリー３内の記憶領域との対応関係の一例を示しており、図３（Ｂ）は、図３（Ａ）に示す対応関係に基づく、メモリー３内の記憶領域と調停優先度との対応関係の一例を示している。

メモリー３は、ＩＣチップ１，２内の処理回路のそれぞれのために確保された複数の記憶領域を有する。図３（Ａ）では、ＩＣチップ２内の処理回路のそれぞれのために確保された複数の記憶領域６１〜６５のみを示している。

スキャン処理回路２３は、記憶領域６１を使用してそのスキャン処理を行う。つまり、スキャン処理回路２３は、記憶領域６１に対するアクセス要求を出力する。

圧縮伸張回路２４は、記憶領域６２を使用してその圧縮伸張処理を行う。つまり、圧縮伸張回路２４は、記憶領域６２に対するアクセス要求を出力する。

ネットワークインターフェイス２５は、記憶領域６３を使用して通信処理を行う。つまり、ネットワークインターフェイス２５は、記憶領域６３に対するアクセス要求を出力する。

ＵＳＢ回路２６は、記憶領域６４を使用して通信処理を行う。つまり、ＵＳＢ回路２６は、記憶領域６４に対するアクセス要求を出力する。

パラレルインターフェイス２７は、記憶領域６５を使用して通信処理を行う。つまり、パラレルインターフェイス２７は、記憶領域６５に対するアクセス要求を出力する。

要求振分回路１７は、図３（Ｂ）に示すような、複数の記憶領域６１〜６５のそれぞれに関連付けられた調停優先度のテーブルを有し、そのテーブルに基づいて、アクセス要求の対象となっているアドレスの属する記憶領域から、アクセス要求の要求元の調停優先度を特定する。

例えば、図３（Ｂ）に示すように、各記憶領域６１〜６５の先頭アドレスおよび終端アドレスと、その記憶領域にアクセスする処理回路の調停優先度との対応関係のテーブルが予め要求振分回路１７に設定される。そして、要求振分回路１７は、まず、アクセス要求からアクセス先のアドレスを特定し、次に、記憶領域ごとに、特定したアドレスが、その記憶領域の先頭アドレスから終端アドレスまでの範囲に属するか否かを判定していくことで、特定したアドレスの属する記憶領域を特定し、そして、その記憶領域に対応する調停優先度を特定する。

次に、上記画像形成装置の動作について説明する。

ＩＣチップ１では、画像処理回路１４、セキュリティモジュール１５、およびシリアルインターフェイス１６がそれぞれ独立に動作しており、ＩＣチップ２では、スキャン処理回路２３、圧縮伸張回路２４、ネットワークインターフェイス２５、ＵＳＢ回路２６、およびパラレルインターフェイス２７がそれぞれ独立に動作している。

そして、それらの処理回路は、必要に応じて、メモリー３へのアクセス要求を出力する。

ＩＣチップ２の内部バス２１は、ＩＣチップ２内の処理回路からのアクセス要求に対して、調停優先度に応じた調停を行い、そのアクセス要求をシリアルバスインターフェイス２２へ出力する。シリアルバスインターフェイス２２は、そのアクセス要求をＩＣチップ１へ転送する。

ＩＣチップ１では、シリアルバスインターフェイス１３が、そのアクセス要求を受信すると、要求振分回路１７に出力する。要求振分回路１７は、そのアクセス要求から、そのアクセス要求の要求元の調停優先度を特定し、その調停優先度に対応するバッファー（バッファー１８〜２０のいずれか）へそのアクセス要求を入力する。

この実施の形態では、図３に示すように、要求振分回路１７は、そのアクセス要求により指定されるアドレスに基づいて、そのアクセス要求を入力するバッファーを選択する。

したがって、スキャン処理回路２３からのアクセス要求は、バッファー１８に入力され、圧縮伸張回路２４およびネットワークインターフェイス２５からのアクセス要求は、バッファー１９に入力され、ＵＳＢ回路２６およびパラレルインターフェイス２７からのアクセス要求は、バッファー２０に入力される。

そして、ＩＣチップ１の内部バス１１は、ＩＣチップ１内の処理回路およびバッファー１８〜２０からのアクセス要求に対して、調停優先度に応じた調停を行い、そのアクセス要求をメモリーコントローラー１２へ出力する。メモリーコントローラー１２は、入力されたアクセス要求に従って、メモリー３へのアクセスを実行する。

以上のように、上記実施の形態によれば、メモリー３を接続されたＩＣチップ１に、ＩＣチップ２がシリアルバスで接続されている。そして、ＩＣチップ１は、内部バス１１に接続された複数のバッファー１８〜２０と、要求振分回路１７とを有する。それらのバッファー１８〜２０は、内部バス１１についての複数の調停優先度のそれぞれに対応する。そして、要求振分回路１７は、シリアルバスインターフェイス１３によりＩＣチップ２から受信されたメモリー３へのアクセス要求の要求元の調停優先度を特定し、バッファー１８〜２０のうち、特定した調停優先度に対応するバッファーに、そのアクセス要求をバッファリングさせる。そして、内部バス１１は、ＩＣチップ１内の処理回路およびバッファー１８〜２０の調停優先度に従って、ＩＣチップ１内の処理回路およびバッファー１８〜２０からのメモリー３へのアクセス要求を調停し、メモリーコントローラー１２へ出力する。

これにより、ＩＣチップ２からのメモリー３へのアクセス要求が、調停優先度ごとに設けられたバッファー１８〜２０に振り分けられるため、メモリー３が接続されているＩＣチップ１にシリアルバスで接続されたＩＣチップ２内の処理回路からのそのメモリー３へのアクセス要求が、本来の調停優先度どおりに適切に処理される。

なお、上述の実施の形態は、本発明の好適な例であるが、本発明は、これらに限定されるものではなく、本発明の要旨を逸脱しない範囲において、種々の変形、変更が可能である。

例えば、上記実施の形態において、メモリー３は、ＩＣチップ１に内蔵されていてもよい。

また、上記実施の形態において、ＩＣチップ２内の１つの処理回路からのライトアクセスとリードアクセスとが異なる記憶領域に対して行われる場合、図３（Ｂ）に示すような対応関係のテーブルを、ライトアクセスとリードアクセスとで別々に設定しておき、要求振分回路１７は、アクセス要求の種別（ライトおよびリードのいずれか）に対応するテーブルを参照して、そのアクセス要求を入力するバッファーを選択するようにしてもよい。このようにすることで、処理回路がライトする領域とリードする領域とが異なる場合でも、要求振分回路１７において調停優先度が正しく特定される。

また、上記実施の形態において、処理回路のライトアクセスとリードアクセスで異なる調停優先度を設定するようにしてもよい。

また、上記実施の形態において、調停優先度が同一の、ＩＣチップ２における複数の処理回路が、メモリー３内の記憶領域の一部または全部を共用してもよい。

また、上記実施の形態において、カスケード接続、および／または並列接続された複数のＩＣチップが、ＩＣチップ２と同様に、ＰＣＩｅなどのシリアルバスでＩＣチップ１に接続されるようにしてもよい。その場合、それらのＩＣチップ内の処理回路からのアクセス要求もＩＣチップ２内の処理回路からのアクセス要求と同様に調停される。

本発明は、例えば、プリンター、複合機などの画像形成装置に適用可能である。

１ ＩＣチップ（第１ＩＣチップの一例）
２ ＩＣチップ（第２ＩＣチップの一例）
３ メモリー
１１ 内部バス（第１内部バスの一例）
１２ メモリーコントローラー
１３ シリアルバスインターフェイス（第１シリアルバスインターフェイスの一例）
１４ 画像処理回路（第１処理回路の一例）
１５ セキュリティモジュール（第１処理回路の一例）
１６ シリアルインターフェイス（第１処理回路の一例）
１７ 要求振分回路
１８〜２０ バッファー
２１ 内部バス（第２内部バスの一例）
２２ シリアルバスインターフェイス（第２シリアルバスインターフェイスの一例）
２３ スキャン処理回路（第２処理回路の一例）
２４ 圧縮伸張回路（第２処理回路の一例）
２５ ネットワークインターフェイス（第２処理回路の一例）
２６ ＵＳＢ回路（第２処理回路の一例）
２７ パラレルインターフェイス（第２処理回路の一例）
３１〜３５，４１〜４４ マルチプレクサー
６１〜６５ 記憶領域

Claims (8)

1. 第１ＩＣチップと、
   シリアルバスで前記第１ＩＣチップに接続された第２ＩＣチップと、
   前記第１ＩＣチップに接続または内蔵されたメモリーとを備え、
   前記第１ＩＣチップは、
   第１内部バスと、
   前記第１内部バスに接続され前記メモリーに対するアクセスを行うメモリーコントローラーと、
   前記第１内部バスに接続され前記メモリーへのアクセス要求を出力する１または複数の第１処理回路と、
   前記シリアルバスの第１シリアルバスインターフェイスと、
   前記第１内部バスについての複数の調停優先度のそれぞれに対応し前記第１内部バスに接続された複数のバッファーと、
   前記第１シリアルバスインターフェイスにより前記第２ＩＣチップから受信された前記メモリーへのアクセス要求の要求元の調停優先度を特定し、前記複数のバッファーのうち、特定した前記調停優先度に対応するバッファーに、前記アクセス要求をバッファリングさせる要求振分回路とを有し、
   前記第１内部バスは、前記１または複数の第１処理回路および前記複数のバッファーの調停優先度に従って、前記１または複数の第１処理回路および前記複数のバッファーからの前記メモリーへのアクセス要求を調停し、前記メモリーコントローラーへ出力すること、
   を特徴とする画像形成装置。
2. 前記第２ＩＣチップは、
   第２内部バスと、
   前記第２内部バスに接続され前記メモリーへのアクセス要求を出力する複数の第２処理回路と、
   前記第２内部バスおよび前記シリアルバスに接続され、前記第２処理回路からの前記メモリーへのアクセス要求を前記シリアルバスで前記第１ＩＣチップへ転送する第２シリアルバスインターフェイスとを有し、
   前記複数の第２処理回路は、互いに異なる調停優先度の複数の処理回路を含むこと、
   を特徴とする請求項１記載の画像形成装置。
3. 前記メモリーは、前記複数の第２処理回路のそれぞれのために確保された複数の記憶領域を有し、
   前記第２処理回路は、その第２処理回路に対応する前記記憶領域に対する前記アクセス要求を出力し、
   前記要求振分回路は、前記複数の記憶領域のそれぞれに関連付けられた前記調停優先度の情報を有し、その情報に基づいて、前記アクセス要求の対象となっているアドレスの属する前記記憶領域から、前記アクセス要求の要求元の調停優先度を特定すること、
   を特徴とする請求項２記載の画像形成装置。
4. 前記複数の第２処理回路のうちの１つは、前記１または複数の第１処理回路のいずれかより前記調停優先度が高く、前記複数の第２処理回路のうちの別の１つは、前記１または複数の第１処理回路のいずれかより前記調停優先度が低いことを特徴とする請求項２または請求項３記載の画像形成装置。
5. 前記１または複数の第１処理回路は、印刷用画像データを生成する画像処理回路を含み、
   前記複数の第２処理回路は、原稿画像の読み取りを行うスキャン処理回路を含むこと、
   を特徴とする請求項２から請求項４のうちのいずれか１項記載の画像形成装置。
6. 前記第１内部バスは、前記１または複数の第１処理回路のいずれかと、前記第１処理回路の前記調停優先度と同一の調停優先度を有する前記複数のバッファーのいずれかとを調停するマルチプレクサーを有することを特徴とする請求項１から請求項５のうちのいずれか１項記載の画像形成装置。
7. 前記シリアルバスは、前記メモリーへのアクセス要求を単一のチャネルで転送することを特徴とする請求項１から請求項６のうちのいずれか１項記載の画像形成装置。
8. 前記シリアルバスは、ＰＣＩｅに準拠するものであることを特徴とする請求項１から請求項７のうちのいずれか１項記載の画像形成装置。

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