JP5306243B2 - Semiconductor device - Google Patents
Semiconductor device Download PDFInfo
- Publication number
- JP5306243B2 JP5306243B2 JP2010009882A JP2010009882A JP5306243B2 JP 5306243 B2 JP5306243 B2 JP 5306243B2 JP 2010009882 A JP2010009882 A JP 2010009882A JP 2010009882 A JP2010009882 A JP 2010009882A JP 5306243 B2 JP5306243 B2 JP 5306243B2
- Authority
- JP
- Japan
- Prior art keywords
- socket
- semiconductor device
- insulating substrate
- metal
- circuit pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 69
- 239000000758 substrate Substances 0.000 claims description 30
- 229920005989 resin Polymers 0.000 claims description 27
- 239000011347 resin Substances 0.000 claims description 27
- 230000002093 peripheral effect Effects 0.000 claims description 12
- 239000007769 metal material Substances 0.000 claims description 8
- 238000007789 sealing Methods 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 description 23
- 239000002184 metal Substances 0.000 description 23
- 239000000463 material Substances 0.000 description 14
- 229920001187 thermosetting polymer Polymers 0.000 description 12
- 230000000694 effects Effects 0.000 description 9
- 238000000034 method Methods 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 8
- 238000001721 transfer moulding Methods 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000000465 moulding Methods 0.000 description 4
- 238000007747 plating Methods 0.000 description 4
- 229910000679 solder Inorganic materials 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 229920005992 thermoplastic resin Polymers 0.000 description 2
- 238000005530 etching Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000013011 mating Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/45124—Aluminium (Al) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01028—Nickel [Ni]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0105—Tin [Sn]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01068—Erbium [Er]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Description
この発明は、絶縁基板を有し、トランスファーモールド成形により電極をパッケージ上面から取り出す構造をもつ半導体装置に関する。 The present invention relates to a semiconductor device having an insulating substrate and having a structure in which an electrode is taken out from an upper surface of a package by transfer molding.
半導体装置は、銅やアルミ等の金属をベースとし、絶縁層を介してその上層に銅・アルミ等で回路パターンを形成した絶縁基板を備える。絶縁基板の回路パターン上にはIGBTなどの半導体素子が実装される。半導体素子はアルミワイヤが超音波接続等にて接続されることにより、絶縁基板の回路パターンと接続される。 2. Description of the Related Art A semiconductor device includes an insulating substrate that is based on a metal such as copper or aluminum and has a circuit pattern formed of copper, aluminum, or the like on an upper layer through an insulating layer. A semiconductor element such as IGBT is mounted on the circuit pattern of the insulating substrate. The semiconductor element is connected to the circuit pattern of the insulating substrate by connecting aluminum wires by ultrasonic connection or the like.
そして、熱硬化性樹脂を用いてトランスファーモールド成形を行うことにより、半導体素子の封止が行われる。 Then, the semiconductor element is sealed by performing transfer molding using a thermosetting resin.
近年、トランスファーモールド成形において電極間の沿面距離を所定距離以上確保するために、パッケージ上面から電極を取り出す構造が用いられつつある(例えば特許文献1参照)。このような構造では、電極は回路パターン上に設けられた金属ソケットによって固定されるが、製造工程において樹脂が金属ソケットの中へ流入しないように熱可塑性樹脂のスリーブを用いて樹脂の堰止めを行っている。あるいは、ゴム状のキャップを金属ソケットの上面に蓋をするようにしてセットした後に樹脂の注入を行い、樹脂が金属ソケット内に流入することを防いでいる。 In recent years, a structure in which electrodes are taken out from the upper surface of a package is being used in order to secure a creepage distance between the electrodes in a transfer mold, which is a predetermined distance or more (see, for example, Patent Document 1). In such a structure, the electrode is fixed by a metal socket provided on the circuit pattern, but the resin is blocked using a thermoplastic resin sleeve so that the resin does not flow into the metal socket in the manufacturing process. Is going. Alternatively, the resin is injected after setting the rubber cap so as to cover the upper surface of the metal socket, thereby preventing the resin from flowing into the metal socket.
樹脂系のスリーブを用いて樹脂が金属ソケット内に入らないようにする場合、スリーブを金属ソケットの周りに挿入するが、両部品の寸法精度が悪く嵌合が甘くなったり、モールド成型時の成型温度によって部品が変形してしまうと、スリーブの位置が固定されない。その結果スリーブが完全に陥落してしまうと、モールド成形工程で金型が締まったときに直接金属ソケットが押さえられ、金属ソケットを経由して金型の型締め圧力とほぼ同じ圧力が絶縁基板に加わることになり、絶縁基板の絶縁層がダメージを受ける可能性がある。そのため、絶縁基板へのダメージが緩和するべく、金型から加わる応力を緩和するように金属ソケットの材料を選定する必要がある。 When using a resin sleeve to prevent the resin from entering the metal socket, the sleeve is inserted around the metal socket. However, the dimensional accuracy of both parts is poor and the mating is poor, and molding is performed during molding. If the part is deformed by temperature, the position of the sleeve is not fixed. As a result, if the sleeve falls completely, the metal socket is pressed directly when the mold is clamped in the molding process, and a pressure almost equal to the mold clamping pressure is applied to the insulating substrate via the metal socket. As a result, the insulating layer of the insulating substrate may be damaged. Therefore, it is necessary to select a metal socket material so as to reduce the stress applied from the mold in order to reduce damage to the insulating substrate.
一方、金属ソケットは絶縁基板の回路パターンと、半導体装置外部と接続する電極とを電気回路上接続する機能も担っている。そのため、電気抵抗を少なくするためなるべく電気伝導度の高い材料を使用し、電気抵抗による損失を低減する必要がある。 On the other hand, the metal socket also has a function of connecting the circuit pattern of the insulating substrate and the electrode connected to the outside of the semiconductor device on an electric circuit. Therefore, it is necessary to use a material having high electrical conductivity as much as possible in order to reduce electrical resistance, and to reduce loss due to electrical resistance.
また、各部品間の接触抵抗を下げる必要もあり、接触点の接合信頼性を向上させるためにNiメッキやAu・Snメッキなどを施すことも考えられるが、コストが上昇するという問題がある。 In addition, it is necessary to reduce the contact resistance between the components, and Ni plating or Au / Sn plating may be applied to improve the bonding reliability of the contact point, but there is a problem that the cost increases.
上記のような課題が存在するが、高い電気伝導度を満足する材料と型締めの応力を緩和する材料は相反するものであり、上記2つの条件を完全に満足する材料の選定は困難である。 Although the above-mentioned problems exist, a material that satisfies high electrical conductivity and a material that relieves stress of clamping are in conflict, and it is difficult to select a material that completely satisfies the above two conditions. .
さらに、ソケットやスリーブが樹脂と接触する箇所において酸化などの接着を阻害する要因がある場合、トランスファーモールド工程で樹脂との界面ができ、半導体装置の信頼性低下につながる。 Further, when there is a factor that hinders adhesion such as oxidation at a location where the socket or sleeve contacts the resin, an interface with the resin is formed in the transfer molding process, leading to a decrease in reliability of the semiconductor device.
そこで、本発明は上述の問題点に鑑みてなされたものであり、高い電気伝導度をもち金型からの応力を緩和することのできるソケット構造をもつ半導体装置の提供を目的とする。 Accordingly, the present invention has been made in view of the above-described problems, and an object thereof is to provide a semiconductor device having a socket structure having high electrical conductivity and capable of relieving stress from a mold.
本発明の半導体装置は電極差込用のソケットを備えた半導体装置であって、ソケットは、金属材で形成された内側ソケットと、内周面が内側ソケットの外周面と接するように内側ソケットと嵌合する金属材で形成された外側ソケットと、を備え、外側ソケットは内側ソケットより嵌合時に頭部高さが高いことを特徴とする。 The semiconductor device of the present invention is a semiconductor device provided with a socket for inserting an electrode, and the socket includes an inner socket formed of a metal material, and an inner socket such that an inner peripheral surface is in contact with an outer peripheral surface of the inner socket. And an outer socket formed of a metal material to be fitted, wherein the outer socket has a higher head height when fitted than the inner socket.
本発明の半導体装置は電極差込用のソケットを備えた半導体装置であって、ソケットは、金属材で形成された内側ソケットと、内周面が内側ソケットの外周面と接するように内側ソケットと嵌合する金属材で形成された外側ソケットと、を備え、外側ソケットは内側ソケットより嵌合時に頭部高さが高いことを特徴とする。これにより、高い電気伝導度をもち金型からの応力を緩和することのできるソケット構造をもつ半導体装置となる。 The semiconductor device of the present invention is a semiconductor device provided with a socket for inserting an electrode, and the socket includes an inner socket formed of a metal material, and an inner socket such that an inner peripheral surface is in contact with an outer peripheral surface of the inner socket. And an outer socket formed of a metal material to be fitted, wherein the outer socket has a higher head height when fitted than the inner socket. As a result, the semiconductor device has a socket structure that has high electrical conductivity and can relieve stress from the mold.
<前提技術>
図7、8に本発明の前提技術となる半導体装置の断面図を示す。図7に示す半導体装置では、絶縁基板1の回路パターン上にMOSFETやIGBT等の半導体素子2が実装され、半導体素子2はアルミワイヤ3により回路パターンと接続されている。熱硬化性の樹脂7を用いてトランスファーモールド成形が行われ、半導体素子2や絶縁基板1は封止されている。しかし、電極6は絶縁基板1に対して垂直な方向に、封止樹脂7の上面から外部へ露出する。電極6を回路パターンと電気的に接続するため、金属ソケット10が回路パターン上に固定され、電極6は金属ソケット10にプレスフィット等で嵌合される。
<Prerequisite technology>
7 and 8 are sectional views of a semiconductor device which is a prerequisite technology of the present invention. In the semiconductor device shown in FIG. 7, a
電極6はパッケージの上面から取り出すべく、樹脂7が金属ソケット10の中へ流入することを防ぐために、熱可塑性樹脂のスリーブ11により樹脂7の堰止めを行っている。
In order to take out the electrode 6 from the upper surface of the package, the
あるいは、図8に示すように、ゴム状のキャップ12を金属ソケット10の上面に蓋をするようにセットし、その後成形を行うことによって樹脂が金属ソケット10の中へ流入することを防ぐことも考えられる。
Alternatively, as shown in FIG. 8, it is possible to prevent the resin from flowing into the
ここで、金属ソケット10は電極6と絶縁基板1の回路パターンとを電気的に接続する手段として高い電気伝導度であることが求められ、さらに金型の型締め圧力が加わった際にそれを緩和する材料であることが求められる。ところが、この両方の要請を満たす材料を選定することは困難であるため、以下に示す実施の形態1のソケット構造によって信頼性のある半導体装置を実現する。
Here, the
(実施の形態1)
<構成>
本実施の形態の半導体装置では、金属性の2重ソケット構造とすることにより、電気抵抗特性が必要な箇所では高電気伝導度の材料を選定し、機械的強度が必要な箇所では低応力の材料を選定し、信頼性の高い半導体装置を得ることを可能にする。
(Embodiment 1)
<Configuration>
In the semiconductor device according to the present embodiment, a metal double socket structure is used, so that a material having high electrical conductivity is selected at a place where electrical resistance characteristics are required, and a low stress is provided at a place where mechanical strength is required. It is possible to select a material and obtain a highly reliable semiconductor device.
図1は、実施の形態1の半導体装置100の内部構造を示す断面図である。半導体装置100は、絶縁基板1と、この上に実装された炭化珪素(SiC)を材料としたIGBTなどの半導体素子2と、を備えている。絶縁基板1は銅やアルミ等の金属からなり半導体素子2を放熱するためのベース板と、その上層の絶縁層、さらにその上層の銅・アルミ等をエッチングして形成された回路パターンとを含んでいる。半導体素子2と回路パターンとは、アルミワイヤ3にて接続されている。
FIG. 1 is a cross-sectional view showing the internal structure of the
さらに半導体装置100は、絶縁基板1の回路パターンに半田で接合された金属性の内側ソケット4と、内側ソケット4の周囲を覆う金属性の外側ソケット5と、内側ソケット4の内部にプレスフィット等で嵌合し半導体装置100の外部と接続する電極6と、上述した半導体装置100の構成要素を封止する熱硬化性樹脂7と、を備える。内側ソケット4と外側ソケット5は、嵌合することによる金属間結合で接合される。
Further, the
外側ソケット5と絶縁基板1の回路パターンは特別に接続する必要はないが、内側ソケット4と絶縁基板1の回路パターンとを接続する際に、同時に接続しても良い。
The circuit pattern of the
図2は、半導体装置100の製造工程の一部であるトランスファーモールド工程を示す図である。絶縁基板1の回路パターン上に半導体素子2、内側ソケット4を固定し、内側ソケット4に外側ソケット5を嵌合した段階で、図2に示すように上金型8と下金型9で型締めを行う。その状態で熱硬化性樹脂7を金型内に注入し、熱処理を行って熱硬化性樹脂7を硬化させ半導体素子2を封止する。型締め工程において、外側ソケット5が上金型8と隙間なく接触すれば、外側ソケット5の内部へ熱硬化性樹脂7が侵入することはない。そのため、内側ソケット4は上金型8と接触しない方が良く、図3に示すように、外側ソケット5の高さH2は内側ソケット4の高さH1以上であることが望ましい。
FIG. 2 is a diagram illustrating a transfer molding process that is a part of the manufacturing process of the
また、型締め工程において外側ソケット5が上金型8と接触するため、型締め時の応力が外側ソケット5を介して絶縁基板1へと伝わり、絶縁層にダメージが加わることになる。その応力を緩和する観点から、外側ソケット5の厚みt2は、極力薄い方が望ましい。これに対して内側ソケット4は、電極6を介して半導体装置100の外部へ接続されるものであるから、電気抵抗は極力小さいほうが望ましい。よって、内側ソケット4と外側ソケット5を同一材料で形成する場合、外側ソケット5の肉厚t2は内側ソケット4の肉厚t1以下であることが望ましい。
Further, since the
好ましくは夫々のソケットの材料は、内側ソケット4は電気伝導度の良い材質、例えば導電率60IACS%以上とし、外側ソケット5は応力が小さくなるような硬度の低い材質、例えばビッカース硬さ100以下とする。このように、内外でソケットの材質が異なるものを選定することが望ましい。
Preferably, the material of each socket is such that the
また、内側ソケット4の少なくとも内側にNi,Ag,Au,Sn等の金属メッキを施すことによって、電極6との嵌合において接触抵抗を低減することが可能になる。
Further, by applying metal plating such as Ni, Ag, Au, Sn or the like on at least the inner side of the
<効果>
本実施の形態の半導体装置によれば、以下の効果を奏する。すなわち、本実施の形態の半導体装置は、電極差込用のソケットを備え、当該ソケットは、金属材で形成された内側ソケット4と、内周面が内側ソケット4の外周面と接するように内側ソケット4と嵌合する金属材で形成された外側ソケット5と、を備え、内側ソケット4は外側ソケット5より電気伝導度が高く、外側ソケット5は内側ソケット4より硬度が低く、嵌合時に頭部高さが高いことを特徴とする。電極のソケットに求められる電気特性を内側ソケット4に担わせ、金型から加わる型締め応力を外側ソケット5が緩和することにより、高い電気伝導度をもち金型からの応力を緩和することのできるソケット構造となる。
<Effect>
The semiconductor device according to the present embodiment has the following effects. That is, the semiconductor device according to the present embodiment includes a socket for inserting an electrode, and the socket includes an
また、本実施の形態の半導体装置は、回路パターンが形成された絶縁基板1をさらに備え、ソケットは絶縁基板1の回路パターン上に垂直に設けられ、絶縁基板1およびソケット4,5を封止する熱硬化性樹脂7(封止樹脂)をさらに備える。よって、電極をパッケージ上面から取り出す構造の半導体装置において、高い電気伝導度をもち金型からの応力を緩和することのできるソケット構造となる。
The semiconductor device of the present embodiment further includes an insulating
また、内側ソケット4は外側ソケット5より電気伝導度が高いものとすれば、電気抵抗を低減することが出来る。
Further, if the
さらに、内側ソケット4は少なくとも内側に金属メッキが施されていることを特徴とする。これにより、電極6との嵌合において接触抵抗を低減することが可能になる。
Further, the
また、外側ソケット5は内側ソケット4より硬度が低いことを特徴とする。これにより、型締め工程における金型からの応力を緩和し、絶縁基板1が損傷することを防ぐことが出来る。
Further, the
さらに、外側ソケット5は、内側ソケット4よりも肉厚が薄いものとする。極力外側ソケット5を薄くすることによって、型締め工程における金型からの応力を緩和し、絶縁基板1が損傷することを防ぐことが出来る。
Further, the
(実施の形態2)
図4は、実施の形態2の半導体装置における内側ソケット4と外側ソケット5をパッケージ上面から見た図である。外側ソケット5は図示されるように、外周面に凹凸加工を施されている。これにより、熱硬化性樹脂7との接触面積が増え、アンカー効果によって熱硬化性樹脂7との接着性が向上する。
(Embodiment 2)
FIG. 4 is a view of the
その他の構造については実施の形態1の半導体装置と同様であるため、説明を省略する。 Since other structures are the same as those of the semiconductor device of the first embodiment, description thereof is omitted.
<効果>
本実施の形態の半導体装置によれば、既に述べたとおり以下の効果を奏する。すなわち、実施の形態2の半導体装置において外側ソケット5は、その外周面に凹凸加工が施されている。これにより、熱硬化性樹脂7との接触面積が増え、アンカー効果によって熱硬化性樹脂7との接着性が向上する。
<Effect>
According to the semiconductor device of the present embodiment, the following effects can be obtained as already described. That is, in the semiconductor device of the second embodiment, the
(実施の形態3)
図5は、実施の形態3の半導体装置における内側ソケット4と外側ソケット5の断面図である。内側ソケット4と外側ソケット5は円筒形状であり、外側ソケット5は上面の口が広がった形状とする。すなわち、外側ソケット5の上部内径をD2(top)、底部内径をD2(bottom)とした場合に、図に示すようにD2(top)>D2(bottom)とする。このような形状にすることによって、トランスファーモールド工程で金型型締め時の応力を緩和することができる。さらに、内側ソケット4と接合する箇所では内側へと力が加わるため、外側ソケット5と内側ソケット4の接合強度が向上する。
(Embodiment 3)
FIG. 5 is a cross-sectional view of the
その他の構造については実施の形態1の半導体装置と同様であるため、説明を省略する。 Since other structures are the same as those of the semiconductor device of the first embodiment, description thereof is omitted.
<効果>
本実施の形態の半導体装置によれば、既に述べたとおり以下の効果を奏する。すなわち、実施の形態3の半導体装置において、内側ソケット4及び外側ソケット5は円筒形状であり、外側ソケット5の上部の内径は下部の内径よりも大きいことを特徴とする。これにより、金型からの応力を緩和すると共に、内側ソケット4と外側ソケット5の接合強度を緩和することができる。
<Effect>
According to the semiconductor device of the present embodiment, the following effects can be obtained as already described. That is, in the semiconductor device of the third embodiment, the
(実施の形態4)
図6は、実施の形態4の半導体装置の内側ソケット4及び外側ソケット5の断面図である。図に示すように、内側ソケット4の底面は、外側ソケット5の底面より高くする。内側ソケット4は絶縁基板1の回路パターンに半田で接合されるが、内側ソケット4と外側ソケット5の底面を図3のような位置関係にすることによって、内側ソケット4の底面の半田が外側ソケット5からはみ出さないようにすることが出来る。さらに、底面高さのずれを調整すれば、半田の量をコントロールすることが出来る。
(Embodiment 4)
FIG. 6 is a cross-sectional view of the
その他の構造については実施の形態1の半導体装置と同様であるため、説明を省略する。 Since other structures are the same as those of the semiconductor device of the first embodiment, description thereof is omitted.
<効果>
本実施の形態の半導体装置によれば、内側ソケット4の底面を外側ソケット5の底面よりも高くする。これにより、内側ソケット4と絶縁基板1の回路パターンとの接合に用いられる半田を、外側ソケット5の外側にはみ出さないようにすることが出来る。
<Effect>
According to the semiconductor device of the present embodiment, the bottom surface of the
1 絶縁基板、2 半導体素子、3 アルミワイヤ、4 内側ソケット、5 外側ソケット、6 電極、7 熱硬化性樹脂、8 上金型、9 下金型、10 金属ソケット、11 樹脂スリーブ、12 キャップ、100 半導体装置。
DESCRIPTION OF
Claims (9)
前記ソケットは、金属材で形成された内側ソケットと、
内周面が前記内側ソケットの外周面と接するように前記内側ソケットと嵌合する金属材で形成された外側ソケットと、を備え、
前記外側ソケットは前記内側ソケットより嵌合時に頭部高さが高いことを特徴とする、半導体装置。 A semiconductor device having a socket for inserting an electrode,
The socket includes an inner socket formed of a metal material;
An outer socket formed of a metal material that fits with the inner socket such that an inner peripheral surface is in contact with an outer peripheral surface of the inner socket;
The semiconductor device according to claim 1, wherein the outer socket has a higher head height when fitted than the inner socket.
前記ソケットは前記絶縁基板の回路パターン上に垂直に設けられ、
前記絶縁基板および前記ソケットを封止する封止樹脂をさらに備えることを特徴とする、請求項1に記載の半導体装置。 Further comprising an insulating substrate on which a circuit pattern is formed,
The socket is provided vertically on the circuit pattern of the insulating substrate;
The semiconductor device according to claim 1, further comprising a sealing resin for sealing the insulating substrate and the socket.
前記外側ソケットの上部の内径は下部の内径よりも大きいことを特徴とする、請求項2〜7のいずれかに記載の半導体装置。 The inner socket and the outer socket are cylindrical.
The semiconductor device according to claim 2, wherein an inner diameter of an upper portion of the outer socket is larger than an inner diameter of a lower portion.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010009882A JP5306243B2 (en) | 2010-01-20 | 2010-01-20 | Semiconductor device |
DE102010043839.1A DE102010043839B4 (en) | 2010-01-20 | 2010-11-12 | Semiconductor device with an insulating substrate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010009882A JP5306243B2 (en) | 2010-01-20 | 2010-01-20 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011150833A JP2011150833A (en) | 2011-08-04 |
JP5306243B2 true JP5306243B2 (en) | 2013-10-02 |
Family
ID=44314044
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010009882A Active JP5306243B2 (en) | 2010-01-20 | 2010-01-20 | Semiconductor device |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP5306243B2 (en) |
DE (1) | DE102010043839B4 (en) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5664625B2 (en) * | 2012-10-09 | 2015-02-04 | 三菱マテリアル株式会社 | Semiconductor device, ceramic circuit board, and semiconductor device manufacturing method |
CN108028479B (en) * | 2016-03-18 | 2020-02-11 | 富士电机株式会社 | Semiconductor device, metal electrode member, and method for manufacturing semiconductor device |
CN107564883A (en) * | 2017-09-27 | 2018-01-09 | 江苏长电科技股份有限公司 | A kind of DIP encapsulating structures and its process with embedded PIN needle |
JP7107120B2 (en) * | 2018-09-14 | 2022-07-27 | 富士電機株式会社 | Semiconductor device, method for manufacturing semiconductor device |
WO2020225897A1 (en) * | 2019-05-09 | 2020-11-12 | 三菱電機株式会社 | Semiconductor device, semiconductor device deterioration diagnosis device, and semiconductor device deterioration diagnosis method |
JP6680391B2 (en) * | 2019-05-13 | 2020-04-15 | 富士電機株式会社 | Semiconductor device, metal member, and method for manufacturing semiconductor device |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3971568B2 (en) * | 1999-11-29 | 2007-09-05 | 松下電器産業株式会社 | Semiconductor package and semiconductor package manufacturing method |
EP1494279A1 (en) * | 2003-07-03 | 2005-01-05 | Siemens Aktiengesellschaft | Cooling resilient contact device for a semiconductor chip |
DE102005017849B4 (en) * | 2005-04-18 | 2012-11-08 | Siemens Ag | Electronic component |
JP4569473B2 (en) * | 2006-01-04 | 2010-10-27 | 株式会社日立製作所 | Resin-encapsulated power semiconductor module |
JP5350804B2 (en) * | 2007-01-22 | 2013-11-27 | 三菱電機株式会社 | Power semiconductor device |
-
2010
- 2010-01-20 JP JP2010009882A patent/JP5306243B2/en active Active
- 2010-11-12 DE DE102010043839.1A patent/DE102010043839B4/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2011150833A (en) | 2011-08-04 |
DE102010043839A1 (en) | 2011-07-21 |
DE102010043839B4 (en) | 2015-06-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5171777B2 (en) | Power semiconductor device | |
JP5383621B2 (en) | Power semiconductor device | |
JP5656907B2 (en) | Power module | |
JP6210818B2 (en) | Semiconductor device and manufacturing method thereof | |
JP5306243B2 (en) | Semiconductor device | |
JP6309112B2 (en) | Power module | |
JP4658268B2 (en) | Power semiconductor module | |
US8575745B2 (en) | Power semiconductor device, printed wiring board, and mechanism for connecting the power semiconductor device and the printed wiring board | |
JP5272768B2 (en) | Power semiconductor device and manufacturing method thereof | |
JP5071405B2 (en) | Power semiconductor device | |
US9578754B2 (en) | Metal base substrate, power module, and method for manufacturing metal base substrate | |
JP2010129868A (en) | Semiconductor module for power and method of manufacturing the same | |
JP4967701B2 (en) | Power semiconductor device | |
JP6057927B2 (en) | Semiconductor device | |
JP5101467B2 (en) | Power semiconductor module | |
US20200335474A1 (en) | Chip Packaging Structure and Related Inner Lead Bonding Method | |
US20150262917A1 (en) | Semiconductor device and method of manufacturing the same | |
US10453780B2 (en) | Electronic circuit, production method thereof, and electronic component | |
CN104600038B (en) | Semiconductor device | |
JP2009164240A (en) | Semiconductor device | |
JP7117960B2 (en) | Substrates for power modules and power modules | |
JP2017050441A (en) | Semiconductor device | |
JP6064845B2 (en) | Semiconductor device | |
JP6346717B1 (en) | Electronic device and connector | |
JP5124329B2 (en) | Semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120606 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130516 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130528 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130625 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 5306243 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |