JP5293707B2 - Multilayer capacitor and multilayer capacitor mounting structure - Google Patents
Multilayer capacitor and multilayer capacitor mounting structure Download PDFInfo
- Publication number
- JP5293707B2 JP5293707B2 JP2010195920A JP2010195920A JP5293707B2 JP 5293707 B2 JP5293707 B2 JP 5293707B2 JP 2010195920 A JP2010195920 A JP 2010195920A JP 2010195920 A JP2010195920 A JP 2010195920A JP 5293707 B2 JP5293707 B2 JP 5293707B2
- Authority
- JP
- Japan
- Prior art keywords
- connection conductor
- terminal electrode
- multilayer capacitor
- electrode
- conductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Abstract
Description
本発明は、積層コンデンサ、及び積層コンデンサの実装構造に関する。 The present invention relates to a multilayer capacitor and a multilayer capacitor mounting structure.
従来の積層コンデンサとして、静電容量部とESR制御部とを有することで、ESR(等価直列抵抗)を制御するものが知られている(例えば、特許文献1参照)。具体的には、積層コンデンサの積層体は、側面に実装用の端子電極、及び内部電極同士を接続するための接続導体を備えており、ESR制御部に係る内部電極は端子電極に接続されると共に接続導体に接続されており、静電容量部に係る内部電極は接続導体のみに接続されている。すなわち、静電容量部に係る内部電極は、接続導体を介してESR制御部に係る内部電極と接続されている。このような構成によって、ESRを高くしている。この積層コンデンサでは、外部電極のうち、端子電極は回路基板などに実装される一方、接続導体は回路基板などには実装されない。 As a conventional multilayer capacitor, one having an electrostatic capacity unit and an ESR control unit to control ESR (equivalent series resistance) is known (for example, see Patent Document 1). Specifically, the multilayer body of the multilayer capacitor includes a terminal electrode for mounting on the side surface and a connection conductor for connecting the internal electrodes to each other, and the internal electrode according to the ESR control unit is connected to the terminal electrode. In addition, the internal electrode according to the capacitance portion is connected only to the connection conductor. In other words, the internal electrode related to the capacitance part is connected to the internal electrode related to the ESR control part via the connection conductor. With such a configuration, ESR is increased. In this multilayer capacitor, among the external electrodes, the terminal electrode is mounted on a circuit board or the like, while the connection conductor is not mounted on the circuit board or the like.
ここで、従来の積層コンデンサにあっては、回路基板に実装される端子電極と実装されない接続導体との識別が困難であり、積層コンデンサを回路基板に実装する時において、誤って接続導体を回路基板にはんだ付けをしてしまう場合があった。更に、接続導体と端子電極とは互いに近接した位置に配置されているため、端子電極のはんだ付けの際に、はんだが接続導体まで及んでしまい、はんだブリッジ不良が発生する場合もある。このように、静電容量部とESR制御部とを有する積層コンデンサにおいて、従来より実装ミスの防止が求められていた。 Here, in the conventional multilayer capacitor, it is difficult to discriminate between the terminal electrode mounted on the circuit board and the connection conductor not mounted. When mounting the multilayer capacitor on the circuit board, the connection conductor is mistakenly connected to the circuit. In some cases, soldering was performed on the board. Furthermore, since the connection conductor and the terminal electrode are disposed at positions close to each other, when the terminal electrode is soldered, the solder reaches the connection conductor and a solder bridge defect may occur. As described above, in the multilayer capacitor having the capacitance portion and the ESR control portion, it has been conventionally required to prevent mounting errors.
本発明は、上記課題の解決のためになされたものであり、実装ミスを防止することのできる積層コンデンサ、及び積層コンデンサの実装構造を提供することを目的とする。 SUMMARY An advantage of some aspects of the invention is to provide a multilayer capacitor capable of preventing a mounting error and a multilayer capacitor mounting structure.
上記課題の解決のため、本発明に係る積層コンデンサは、誘電体層を介在させて複数の内部電極が積層された積層体と、積層体における何れかの側面に形成された第一端子電極及び第二端子電極と、積層体における何れかの側面に形成された第一接続導体及び第二接続導体と、を備え、積層体は、第一の極性に接続される第一内部電極、及び第二の極性に接続される第二内部電極を有する静電容量部と、第一の極性に接続される第三内部電極、及び第二の極性に接続される第四内部電極を有するESR制御部と、を有し、静電容量部において、第一内部電極は、第一接続導体にのみ接続され、第二内部電極は、第二接続導体にのみ接続され、ESR制御部において、第三内部電極は、第一接続導体に接続されていると共に、第一端子電極に接続され、第四内部電極は、第二接続導体に接続されていると共に、第二端子電極に接続され、第一接続導体及び第二接続導体は、外表面側に、第一端子電極及び第二端子電極よりもはんだ濡れ性の低い膜によって形成される最外層を有することを特徴とする。 In order to solve the above problems, a multilayer capacitor according to the present invention includes a multilayer body in which a plurality of internal electrodes are laminated with a dielectric layer interposed therebetween, a first terminal electrode formed on any side surface of the multilayer body, and A second terminal electrode; a first connection conductor and a second connection conductor formed on any side surface of the multilayer body; the multilayer body includes a first internal electrode connected to the first polarity; An ESR controller having a second internal electrode connected to the second polarity, a third internal electrode connected to the first polarity, and a fourth internal electrode connected to the second polarity In the capacitance part, the first internal electrode is connected only to the first connection conductor, the second internal electrode is connected only to the second connection conductor, and in the ESR control part, the third internal electrode The electrode is connected to the first connection conductor and connected to the first terminal electrode. The fourth internal electrode is connected to the second connection conductor and connected to the second terminal electrode, and the first connection conductor and the second connection conductor are arranged on the outer surface side with the first terminal electrode and the second connection electrode. It has an outermost layer formed by a film having lower solder wettability than the terminal electrode.
本発明に係る積層コンデンサによれば、第一接続導体及び第二接続導体は、外表面側に、第一端子電極及び第二端子電極よりもはんだ濡れ性の低い膜によって形成される最外層を有している。端子電極は回路基板などに実装するための外部電極であるため、その外表面ははんだ濡れ性が良好であり、通常、金属光沢を有している。一方、回路基板などに実装されない接続導体の最外層は、端子電極よりもはんだ濡れ性の低い膜によって形成されており、視覚的にもはんだ濡れ性の良い端子電極と識別することが可能となる。従って、積層コンデンサを回路基板などに実装する際は、目視によって接続導体と端子電極との識別が可能となるため、実装ミスを防止することができる。また、接続導体の最外層は、はんだ濡れ性が低いため、誤って接続導体を回路基板に実装しようとした場合であっても、はんだ付けを行うことができない。これによって、誤って接続導体が回路基板に実装されるという実装ミスを防止することができる。更に、接続導体の最外層のはんだ濡れ性が低いことによって、端子電極のはんだ付けの際のはんだブリッジ不良による実装ミスも防止することができる。以上によって、本発明に係る積層コンデンサによれば、実装ミスを防止することができる。 According to the multilayer capacitor in accordance with the present invention, the first connection conductor and the second connection conductor are formed on the outer surface side with the outermost layer formed by a film having lower solder wettability than the first terminal electrode and the second terminal electrode. Have. Since the terminal electrode is an external electrode for mounting on a circuit board or the like, its outer surface has good solder wettability and usually has a metallic luster. On the other hand, the outermost layer of the connection conductor that is not mounted on a circuit board or the like is formed of a film having a solder wettability lower than that of the terminal electrode, and can be visually distinguished from a terminal electrode having a good solder wettability. . Therefore, when the multilayer capacitor is mounted on a circuit board or the like, the connection conductor and the terminal electrode can be visually discriminated, so that mounting errors can be prevented. Further, since the outermost layer of the connection conductor has low solder wettability, soldering cannot be performed even if the connection conductor is erroneously mounted on the circuit board. Thereby, it is possible to prevent a mounting error that the connection conductor is erroneously mounted on the circuit board. Further, since the solder wettability of the outermost layer of the connection conductor is low, mounting errors due to a solder bridge defect at the time of soldering the terminal electrode can be prevented. As described above, according to the multilayer capacitor of the present invention, mounting errors can be prevented.
また、本発明に係る積層コンデンサにおいて、最外層は、第一接続導体及び第二接続導体における内側の金属層よりもはんだ濡れ性が低いことが好ましい。すなわち、接続導体の内側の金属層の金属自体が、端子電極よりもはんだ濡れ性が低い場合でも、最外層は金属層よりも更にはんだ濡れ性が低いことが好ましい。 In the multilayer capacitor according to the present invention, the outermost layer preferably has lower solder wettability than the inner metal layer of the first connection conductor and the second connection conductor. That is, even when the metal of the metal layer inside the connection conductor itself has lower solder wettability than the terminal electrode, the outermost layer preferably has lower solder wettability than the metal layer.
また、本発明に係る積層コンデンサにおいて、最外層は、金属層を酸化させた金属酸化膜によって形成されていることが好ましい。金属酸化膜は金属光沢を有する端子電極とは視覚的に明らかに異なっているため、実装ミスを確実に防止できる。また、金属酸化膜ははんだ濡れ性が非常に低いため、実装ミスを確実に防止できる。更に、外表面側に金属酸化膜を有している接続導体は、抵抗成分として機能することができる。すなわち、積層コンデンサにおいては、金属酸化膜を有する接続導体による抵抗成分と、ESR制御部及び静電容量部による抵抗成分とが直列等価回路を形成するため、ESRを大きくすることができる。 In the multilayer capacitor according to the present invention, the outermost layer is preferably formed of a metal oxide film obtained by oxidizing a metal layer. Since the metal oxide film is visually distinct from the terminal electrode having a metallic luster, mounting errors can be reliably prevented. Further, since the metal oxide film has very low solder wettability, mounting errors can be reliably prevented. Furthermore, the connection conductor having the metal oxide film on the outer surface side can function as a resistance component. That is, in the multilayer capacitor, the resistance component due to the connection conductor having the metal oxide film and the resistance component due to the ESR control unit and the capacitance unit form a series equivalent circuit, so that the ESR can be increased.
また、本発明に係る積層コンデンサにおいて、最外層は、絶縁膜によって形成されていることが好ましい。最外層が絶縁膜によって形成されているため、金属光沢を有する端子電極との視覚的な識別が一層容易となる。また、一層はんだ濡れ性も低くなり、確実に実装ミスを防止できる。 In the multilayer capacitor according to the present invention, the outermost layer is preferably formed of an insulating film. Since the outermost layer is formed of an insulating film, visual discrimination from a terminal electrode having a metallic luster is further facilitated. In addition, solder wettability is further reduced, and mounting errors can be reliably prevented.
例えば、絶縁膜は、物理蒸着膜であることが好ましい。これによって、接続導体がはんだ付けされることを一層確実に防止することができる。また、絶縁膜は、ガラスペースト膜、セラミックペースト膜、及び樹脂膜の何れかであることが好ましい。これによって、接続導体がはんだ付けされることを一層確実に防止することができる。特に、セラミックペースト膜を用いれば、接続導体とセラミック製の積層体とが同じ着色となるため、視覚的に確実に端子電極と判別することが可能となる。 For example, the insulating film is preferably a physical vapor deposition film. Thereby, it is possible to more reliably prevent the connection conductor from being soldered. The insulating film is preferably any one of a glass paste film, a ceramic paste film, and a resin film. Thereby, it is possible to more reliably prevent the connection conductor from being soldered. In particular, when a ceramic paste film is used, the connection conductor and the ceramic laminate are colored in the same manner, so that it can be visually discriminated as a terminal electrode.
また、本発明に係る積層コンデンサにおいて、第一端子電極及び第二端子電極は、外表面側に、Snめっき膜が形成されていることが好ましい。これによって、端子電極のはんだ濡れ性が良くなり、確実に回路基板などに実装することができる。 In the multilayer capacitor according to the present invention, it is preferable that the first terminal electrode and the second terminal electrode have an Sn plating film formed on the outer surface side. As a result, the solder wettability of the terminal electrode is improved and can be reliably mounted on a circuit board or the like.
本発明に係る積層コンデンサの実装構造は、上述の積層コンデンサにおける第一端子電極及び第二端子電極を、回路基板に実装することによって構成される。上述の積層コンデンサを用いることにより、実装ミスを防止することができる。 The multilayer capacitor mounting structure according to the present invention is configured by mounting the first terminal electrode and the second terminal electrode in the multilayer capacitor described above on a circuit board. By using the multilayer capacitor described above, mounting errors can be prevented.
本発明によれば、積層コンデンサの実装ミスを防止することができる。 According to the present invention, it is possible to prevent a mounting error of the multilayer capacitor.
以下、図面を参照しながら、本発明に係る積層コンデンサの好適な実施形態について詳細に説明する。 Hereinafter, preferred embodiments of the multilayer capacitor according to the present invention will be described in detail with reference to the drawings.
図1は、本発明に係る積層コンデンサの実装構造の一実施形態を示す斜視図である。また、図2は、図1に示した積層コンデンサの層構成を示す図であり、図3は、図1におけるIII−III線断面図である。 FIG. 1 is a perspective view showing an embodiment of a multilayer capacitor mounting structure according to the present invention. 2 is a diagram showing a layer configuration of the multilayer capacitor shown in FIG. 1, and FIG. 3 is a sectional view taken along line III-III in FIG.
図1〜図3に示すように、積層コンデンサ1は、略直方体形状の積層体2と、積層体2の側面に形成された端子電極3(3A,3B)と、積層体2の側面に形成された接続導体4(4A,4B)とを備えている。
As shown in FIGS. 1 to 3, the multilayer capacitor 1 includes a substantially rectangular
積層体2は、図2に示すように、誘電体層6の上に異なるパターンの内部電極7が形成されてなる複数の複合層5と、複合層5の最表層に積層され、保護層として機能する誘電体層6とによって形成されている。誘電体層6は、誘電体セラミックを含むセラミックグリーンシートの焼結体からなり、内部電極7は、導電性ペーストの焼結体からなる。なお、実際の積層コンデンサ1では、誘電体層6,6間の境界が視認できない程度に一体化されている。
As shown in FIG. 2, the
端子電極3及び接続導体4は、導電性金属粉末及びガラスフリットを含む導電性ペーストを焼き付けることによって形成されている。端子電極3は、積層コンデンサ1の実装の際に、所定の極性に接続される電極である。また、接続導体4は、積層体2における後述の静電容量部11に属する内部電極7同士を並列に接続する導体であり、回路基板に直接接続されない導体である。
The
第一端子電極3Aは、積層コンデンサ1の回路基板実装の際に例えば+極性(第1の極性)に接続される電極であり、積層体2の側面2a及び側面2bに形成されている。第二端子電極3Bは、積層コンデンサ1の回路基板実装の際に例えば−極性(第2の極性)に接続される電極であり、積層体2の側面2a及び側面2bに形成されている。端子電極3A,3Bは、上述の積層方向に帯状に延在すると共に、積層体2の積層方向の端面に張り出すパッド部分を有している。図1に示すように、第一端子電極3A及び第二端子電極3Bは、側面2a及び側面2bにおいて、交互に配置されている。
The first
第一接続導体4Aは、積層体2の側面2a及び側面2bと直交する側面のうち、積層方向に沿う一方の側面2cに形成され、第二接続導体4Bは、側面2cと対向する他方の側面2dに形成されている。接続導体4A,4Bは、側面2c,2dにおいて上述の積層方向に帯状に延在すると共に、積層体2の積層方向の端面に張り出すパッド部分を有している。端子電極3A,3B及び接続導体4A,4Bは、所定の間隔をあけて離間した状態となっており、互いに電気的に絶縁されている。
4 A of 1st connection conductors are formed in one
積層コンデンサ1の実装に用いる回路基板100は、陽極ランドパターン101Aと、陰極ランドパターン101Bとを有している。陽極ランドパターン101A及び陰極ランドパターン101Bは、所定の回路配線に接続されている。
The
積層コンデンサ1の実装構造において、第一端子電極3Aは、陽極ランドパターン101Aに接合され、第二端子電極3Bは、陰極ランドパターン101Bに接合される。また、第一接続導体4A及び第二接続導体4Bは、陽極ランドパターン101A及び陰極ランドパターン101Bのいずれにも接合されない。すなわち、積層コンデンサ1の実装構造では、第一端子電極3A及び第二端子電極3Bのみが回路基板100に対して接合された状態となる。
In the mounting structure of the multilayer capacitor 1, the first
次に、積層体2の構成について更に詳細に説明する。
Next, the configuration of the
積層体2は、図2及び図3に示すように、積層コンデンサの静電容量に主として寄与する静電容量部11と、積層コンデンサ1のESRを制御するESR制御部12とを有している。静電容量部11は、図2に示すように、パターンの異なる2つの内部電極7(7A,7B)を有する複合層5A,5Bが交互に複数積層されて形成されている。複合層5Aの第一内部電極7Aは、中央部分に形成された矩形の主電極部13Aと、主電極部13Aの一辺から引き出された帯状の引出導体14Aとを有している。引出導体14Aの端部は、積層体2の側面2cに露出し、第一接続導体4Aに接続されている。
As shown in FIGS. 2 and 3, the
複合層5Bの第二内部電極7Bは、中央部分に形成された矩形の主電極部13Bと、主電極部13Bの一辺から引き出された帯状の引出導体14Bとを有している。引出導体14Bの端部は、引出導体14Aとは反対に積層体2の側面2dに露出し、第二接続導体4Bに接続されている。
The second
このような静電容量部11では、積層方向から見て第一内部電極7Aの主電極部13Aと第二内部電極7Bの主電極部13Bとが互いに重なり合う部分が容量形成領域となっている。本実施形態では、主電極部13Aの全面が主電極部13Bの全面と重なり合っており、容量形成領域が十分に確保されている。
In such an
一方、ESR制御部12は、積層方向において静電容量部11の上側及び下側に配置され、静電容量部11を挟んでいる。ESR制御部12は、内部電極パターンの異なる2つの複合層5C,5Dによって形成されている。複合層5Cの第三内部電極7Cは、内部電極7A,7Bにおける主電極部13A,13Bと同じ大きさを有して対向する主電極部13Cを有している。複合層5Dの第四内部電極7Dは、内部電極7A,7Bにおける主電極部13A,13Bと同じ大きさを有して対向する主電極部13Dを有している。
On the other hand, the
また、第三内部電極7Cは、主電極部13Cから第一接続導体4Aへ引き出された帯状の引出導体14Cと、主電極部13Cから第一端子電極3Aへ引き出された帯状の引出導体15Cとを有している。引出導体14Cの端部は、積層体2における長手方向の略中央位置から側面2cに露出し、第一接続導体4Aに接続されている。また、引出導体15Cの端部は、積層体2の側面2aあるいは側面2bに露出し、第一端子電極3Aに接続されている。これによって、第一内部電極7Aは、第一接続導体4Aを介して第三内部電極7Cと電気的に接続される。
The third
また、第四内部電極7Dは、主電極部13Dから第二接続導体4Bへ引き出された帯状の引出導体14Dと、主電極部13Dから第二端子電極3Bへ引き出された帯状の引出導体15Dとを有している。引出導体14Dの端部は、積層体2における長手方向の略中央位置から側面2dに露出し、第二接続導体4Bに接続されている。また、引出導体15Dの端部は、積層体2の側面2aあるいは側面2bに露出し、第二端子電極3Bに接続されている。これによって、第二内部電極7Bは、第二接続導体4Bを介して第四内部電極7Dと電気的に接続される。
The fourth
回路基板の電極などと接続される端子電極3の外表面は、端子電極3を構成する金属が露出する状態となっている。あるいは、外表面にSnめっき膜などのめっき膜が形成されている。これによって、端子電極3の外表面は、はんだ濡れ性が高くなっている。このような端子電極3の外表面は、金属光沢を有している。端子電極3のはんだ濡れ性とは、めっき膜が形成されず端子電極3を構成する金属が外表面に露出している場合、当該金属のはんだ濡れ性であり、外表面にめっき膜が形成されている場合、当該めっき膜のはんだ濡れ性である。
The outer surface of the
回路基板などの他の部材と接続されない接続導体4の外表面には、端子電極3よりもはんだ濡れ性が低い膜が形成されている。ここで、図3を参照して、接続導体4A,4Bの構成について詳細に説明する。図3は、第一接続導体4Aのみが示されているが、第二接続導体4Bも同様の構成を有している。図3に示すように、接続導体4は、金属によって形成されている内側の金属層20と、接続導体4の外表面側に形成されている最外層21と、を備えている。
A film having a solder wettability lower than that of the
金属層20を構成する金属として、Cu、Ni、Ag、Pdなどを用いることができる。金属層20を構成する金属には、端子電極3を構成する金属を含有するものを用いてもよく、異なる成分のものを用いても良い。最外層21を金属の酸化による金属酸化膜によって形成する場合、金属層20は、例えば、Cu、Niなどの卑金属によって形成されていることが好ましい。卑金属を用いることによって、最外層21を構成する金属酸化膜を形成し易くなる。金属層20の厚みは5〜50μmに設定される。金属層20を薄くすることで、接続導体4のESRを大きくすることができる。一方、金属層20が薄すぎる場合、あるいは接続導体4が全てはんだ濡れ性の低い膜で形成されている場合は、電流が流れにくくなる。
Cu, Ni, Ag, Pd, or the like can be used as a metal constituting the
最外層21は、端子電極3よりもはんだ濡れ性の低い膜によって形成されている。最外層21のはんだ濡れ性は、金属層20よりも低いことが好ましい。更に、最外層21のはんだ濡れ性は、端子電極3を構成する金属(端子電極がめっきされている場合はめっき層に係る金属、めっきされていない場合は焼付層に係る金属)よりも低いことが好ましい。最外層21は、金属層20の外表面全体を覆うように形成されている。あるいは、最外層21は、金属層20の外表面全体を覆っていなくとも、金属層20の外表面の一部に形成されていてもよい。最外層21の厚みは、0.5〜100μmに設定される。最外層21は、接続導体4における最も外表面側に形成されるものであり、最外層21よりも更に外側には金属層は形成されない。具体的に、最外層21は、絶縁膜によって形成される。あるいは、最外層21は、金属層20を酸化させた金属酸化膜によって形成される。
The
最外層21が絶縁膜によって形成されている場合、金属光沢を有する端子電極との視覚的な識別が容易となる。また、はんだ濡れ性を低くすることができ、確実に実装ミスを防止できる。最外層21を構成する絶縁膜は、例えば、物理蒸着膜(スパッタ膜)、ガラスペースト膜、セラミックペースト膜、樹脂膜の何れかである(あるいは、何れかの膜を組み合わせてもよい)。物理蒸着膜は、例えば、SiO2、ZrO2、Al2O3、Ta2O3、RuO2、チタン酸バリウム等の酸化物を接続導体4の金属層20の外表面に蒸着させることによって形成される。物理蒸着膜により最外層21を形成することで、接続導体4がはんだ付けされることを一層確実に防止することができる。ガラスペースト膜は、例えば、SiO2、MgO、PbO、B2O3などを含有するガラスペーストを接続導体4の金属層20の外表面に塗布し、固化させることによって形成される。セラミックペースト膜は、例えば、チタン酸バリウム、酸化チタン、ジルコン酸カルシウムなどを含有するセラミックペーストを接続導体4の金属層20の外表面に塗布し、固化させることによって形成される。樹脂膜は、例えば、フッ素系、ポリイミド系、エポキシ系、ポリエステル系、フェノール系を含有する樹脂を接続導体4の金属膜20の外表面に塗布し、固化させることによって形成される。これによって、接続導体がはんだ付けされることを一層確実に防止することができる。特に、セラミックペースト膜を用いれば、接続導体4とセラミック製の積層体2とが同じ着色となるため、視覚的に確実に端子電極と判別することが可能となる。セラミックペースト膜を形成する際に、積層体2を構成する材料と同じ材料を使用した場合、接続導体4の着色を、積層体2と同一とすることができるので、更に好ましい。
When the
最外層21が、金属層20を酸化させた金属酸化膜によって形成されている場合、金属酸化膜は金属光沢を有する端子電極3とは視覚的に明らかに異なっているため、実装ミスを確実に防止できる。また、金属酸化膜ははんだ濡れ性が非常に低いため、実装ミスを確実に防止できる。更に、外表面側に金属酸化膜を有している接続導体4は、抵抗成分として機能することができるため、ESRを大きくすることができる(詳細については、後述する)。このような最外層21は、金属層20を形成するための金属ペーストを積層体2に塗布して、熱処理を施すことによって金属層20の外表面付近における金属を酸化させることで形成される。このとき、金属が酸化して一部が金属酸化膜となるので、金属層20の厚みは薄くなる。なお、最外層21を形成するための熱処理によって端子電極3の外表面が酸化しないように、接続導体4を形成した後に、端子電極3を形成する。
When the
また、接続導体4は、セラミック粉を含有していることが好ましい。すなわち、接続導体4を形成する金属ペーストにセラミック粉が含有されていることが好ましい。このように、接続導体4がセラミック粉を含有することによって、接続導体4に係る抵抗成分を大きくすることができる。
Moreover, it is preferable that the
次に、本実施形態に係る積層コンデンサ1の作用・効果について説明する。 Next, functions and effects of the multilayer capacitor 1 according to this embodiment will be described.
本実施形態に係る積層コンデンサ1において、接続導体4は、外表面側に、端子電極3よりもはんだ濡れ性の低い膜によって形成される最外層21を有している。端子電極3は回路基板100などに実装するための外部電極であるため、その外表面ははんだ濡れ性が良好であり、通常、金属光沢を有している。一方、回路基板100などに実装されない接続導体4の最外層21は、端子電極3よりもはんだ濡れ性の低い膜によって形成されており、視覚的にもはんだ濡れ性の良い端子電極3と識別することが可能となる。従って、積層コンデンサ1を回路基板100などに実装する際は、目視によって接続導体4と端子電極3との識別が可能となるため、実装ミスを防止することができる。また、接続導体4の最外層21は、はんだ濡れ性が低いため、誤って接続導体4を回路基板100に実装しようとした場合であっても、はんだ付けを行うことができない。これによって、誤って接続導体4が回路基板100に実装されるという実装ミスを防止することができる。更に、接続導体4の最外層21のはんだ濡れ性が低いことによって、端子電極3のはんだ付けの際のはんだブリッジ不良による実装ミスも防止することができる。以上によって、本実施形態に係る積層コンデンサ1によれば、実装ミスを防止することができる。
In the multilayer capacitor 1 according to this embodiment, the
また、本実施形態に係る積層コンデンサ1において、最外層21を金属酸化膜によって形成した場合、以下のような効果が奏される。すなわち、金属酸化膜は、酸化されていない金属に比して大きな抵抗を有する。接続導体4を流れる電流は、一部が金属層20を流れ、一部が最外層21における金属酸化膜を流れるため、外表面側に金属酸化膜を有している接続導体4は、抵抗成分として機能することができる。すなわち、積層コンデンサ1においては、金属酸化膜を有する接続導体4による抵抗成分と、ESR制御部12及び静電容量部11による抵抗成分とが直列等価回路を形成するため、ESRを大きくすることができる。具体的には、積層コンデンサ1は、図4に示すような等価回路を形成する。図4に示すように、静電容量部11による容量成分Cと、金属酸化膜を有する接続導体4による抵抗成分R1と、ESR制御部12及び静電容量部11による抵抗成分R2とが直列等価回路を形成する。
In the multilayer capacitor 1 according to the present embodiment, when the
また、外表面側が金属酸化によって金属酸化膜となるため、金属層20における厚みが薄くなる。例えば、積層体2に対して同じ厚みの金属ペーストを塗布し、一方は外表面を酸化させ、他方は外表面を酸化させる場合、外表面を酸化させた接続導体は、外表面付近が金属酸化膜となる分、酸化させない接続導体に比して、金属部分が薄くなる。このように金属層20における厚みを薄くすることで、当該金属層20でのESRも大きくすることができる。すなわち、接続導体4における内側の金属層20の厚みを制御することによって、ESRをコントロールすることが可能となる。
Further, since the outer surface side becomes a metal oxide film by metal oxidation, the thickness of the
ここで、金属層の内部に金属酸化膜が配置されている接続導体、すなわち、本実施形態に係る積層コンデンサ1の最外層21よりも更に外側に金属層が形成されている接続導体では、金属酸化膜にピンホールが形成されていた場合、内側の金属層と外表面側の金属層とがピンホールを介して導通してしまう。内側と外表面側の金属層が導通した場合、金属酸化膜に流れるべき電流が外表面側の金属層へ流れてしまい、金属酸化膜の抵抗成分が寄与しなくなり、この結果、接続導体のESRが低下してしまう。一方、本実施形態に係る積層コンデンサ1の接続導体4は、内側に金属層20が形成され、外表面側の最外層21が金属酸化膜によって形成され、更に外側には金属層は形成されていない。従って、金属酸化膜にピンホールが形成されていたとしても、金属層同士の導通によってESRが低下してしまうことを防止することができる。
Here, in the connection conductor in which the metal oxide film is arranged inside the metal layer, that is, in the connection conductor in which the metal layer is formed further outside the
また、本実施形態に係る積層コンデンサの実装構造においても、上述の積層コンデンサ1を用いることによって、実装ミスを防止することができる。 In the multilayer capacitor mounting structure according to the present embodiment, mounting errors can be prevented by using the multilayer capacitor 1 described above.
本発明は、上述の実施形態に限定されるものではない。 The present invention is not limited to the embodiment described above.
上述の実施形態では、積層コンデンサの構成の一例を示したが、本発明は静電容量部及びESR制御部を有するタイプの積層コンデンサであれば、どのような構成の積層コンデンサにも適用することができる。例えば、複合層5A,5B,5C,5Dの積層の順番や枚数は、図2に示すものに限定されず、適宜変更してもよい。
In the above-described embodiment, an example of the configuration of the multilayer capacitor has been shown. However, the present invention can be applied to multilayer capacitors of any configuration as long as it is a multilayer capacitor having a capacitance unit and an ESR control unit. Can do. For example, the order and number of layers of the
また、第一端子電極、第二端子電極、第一接続導体、第二接続導体の形成位置や数も特に限定されず、第一内部電極、第二内部電極、第三内部電極、第四内部電極の構成も特に限定されず、例えば、図5〜図11に示すような構成にしてもよい。図5(a)〜図11(a)は、変形例に係る積層コンデンサの端子電極及び接続導体を示す斜視図や平面図である。図5(b)〜図11(b)は、変形例に係る積層コンデンサの第一内部電極、第二内部電極、第三内部電極、第四内部電極を積層方向から見た図である。これらの内部電極を有する複合層の積層の順番や枚数は特に限定されない。なお、図5(b)〜図11(b)では、電流の流れる方向が矢印で示されている。 Also, the formation position and number of the first terminal electrode, the second terminal electrode, the first connection conductor, and the second connection conductor are not particularly limited, and the first internal electrode, the second internal electrode, the third internal electrode, the fourth internal The configuration of the electrode is not particularly limited, and for example, a configuration as shown in FIGS. FIGS. 5A to 11A are a perspective view and a plan view showing terminal electrodes and connection conductors of a multilayer capacitor according to a modification. FIG. 5B to FIG. 11B are views of the first internal electrode, the second internal electrode, the third internal electrode, and the fourth internal electrode of the multilayer capacitor according to the modification viewed from the stacking direction. The order of stacking and the number of composite layers having these internal electrodes are not particularly limited. In FIGS. 5B to 11B, the direction of current flow is indicated by arrows.
図5(a)に示すように、変形例に係る積層コンデンサ200において、第一端子電極203Aは、積層体202の側面202aに二つ形成され、第二端子電極203Bは、積層体202の側面202bに二つ形成されている。第一接続導体204Aは、側面202aにおいて二つの第一端子電極203Aの間に形成されている。第二接続導体204Bは、側面202bにおいて二つの第二端子電極203Bの間に形成されている。
As shown in FIG. 5A, in the
また、図5(b)に示すように、変形例に係る積層コンデンサ200において、第一内部導体207Aは、主電極部213Aと、第一接続導体204Aに接続される引出導体214Aと、を有している。第二内部導体207Bは、主電極部213Bと、第二接続導体204Bに接続される引出導体214Bと、を有している。第三内部導体207Cは、主電極部213Cと、第一接続導体204Aに接続される引出導体214Cと、それぞれの第一端子電極203Aに接続される二つの引出導体215Cと、を有している。第四内部導体207Dは、主電極部213Dと、第二接続導体204Bに接続される引出導体214Dと、それぞれの第二端子電極203Bに接続される二つの引出導体215Dと、を有している。
Further, as shown in FIG. 5B, in the
図6(a)に示すように、変形例に係る積層コンデンサ300において、第一端子電極303Aは、積層体302の側面302cの全面を覆うように形成され、第二端子電極303Bは、積層体302の側面302dの全面を覆うように形成されている。第一接続導体304Aは、側面302aに形成されている。第二接続導体304Bは、側面302bに形成されている。
As shown in FIG. 6A, in the
また、図6(b)に示すように、変形例に係る積層コンデンサ300において、第一内部導体307Aは、主電極部313Aと、第一接続導体304Aに接続される引出導体314Aと、を有している。第二内部導体307Bは、主電極部313Bと、第二接続導体304Bに接続される引出導体314Bと、を有している。第三内部導体307Cは、主電極部313Cと、第一接続導体304Aに接続される引出導体314Cと、を有している。主電極部313Cは、第一端子電極303Aに接続されている。第四内部導体307Dは、主電極部313Dと、第二接続導体304Bに接続される引出導体314Dと、を有している。主電極部313Dは、第二端子電極303Bに接続されている。
As shown in FIG. 6B, in the
図7(a)に示すように、変形例に係る積層コンデンサ400において、第一端子電極403Aは、積層体402の側面402bの全面を覆うように形成され、第二端子電極403Bは、積層体402の側面402aの全面を覆うように形成されている。第一接続導体404Aは、側面402cに形成されている。第二接続導体404Bは、側面402dに形成されている。
As shown in FIG. 7A, in the
また、図7(b)に示すように、変形例に係る積層コンデンサ400において、第一内部導体407Aは、主電極部413Aと、第一接続導体404Aに接続される引出導体414Aと、を有している。第二内部導体407Bは、主電極部413Bと、第二接続導体404Bに接続される引出導体414Bと、を有している。第三内部導体407Cは、主電極部413Cと、第一接続導体404Aに接続される引出導体414Cと、を有している。主電極部413Cは、第一端子電極403Aに接続されている。第四内部導体407Dは、主電極部413Dと、第二接続導体404Bに接続される引出導体414Dと、を有している。主電極部413Dは、第二端子電極403Bに接続されている。
Further, as shown in FIG. 7B, in the
図8(a)に示すように、変形例に係る積層コンデンサ500において、積層体502の側面502aには、第一端子電極503Aと第二端子電極503Bが形成され、第一端子電極503Aと第二端子電極503Bとの間に第一接続導体504A及び第二接続導体504Bが形成される。また、側面502bには、側面502aに形成されているものと点対象をなすような配置で、第一端子電極503A、第二端子電極503B、第一接続導体504A、第二接続導体504Bが形成されている。
As shown in FIG. 8A, in the
また、図8(b)に示すように、変形例に係る積層コンデンサ500において、第一内部導体507Aは、主電極部513Aと、両側における第一接続導体504Aにそれぞれ接続される二つの引出導体514Aと、を有している。第二内部導体507Bは、主電極部513Bと、両側における第二接続導体504Bにそれぞれ接続される二つの引出導体514Bと、を有している。第三内部導体507Cは、主電極部513Cと、両側における第一接続導体504Aにそれぞれ接続される二つの引出導体514Cと、両側における第一端子電極503Aにそれぞれ接続される二つの引出導体515Cと、を有している。第四内部導体507Dは、主電極部513Dと、両側における第二接続導体504Bにそれぞれ接続される二つの引出導体514Dと、両側における第二端子電極503Bにそれぞれ接続される二つの引出導体515Dと、を有している。
Further, as shown in FIG. 8B, in the
図9(a)に示すように、変形例に係る積層コンデンサ600において、積層体602の側面602aには、第一端子電極603Aと第二端子電極603Bが形成され、側面602bには、側面602aに形成されているものと点対象をなすような配置で、第一端子電極603A、第二端子電極603Bが形成されている。また、側面602aには、第一端子電極603Aと第二端子電極603Bとの間に第二接続導体604Bが形成されている。側面602bには、第一端子電極603Aと第二端子電極603Bとの間に第一接続導体604Aが形成されている。
As shown in FIG. 9A, in the
また、図9(b)に示すように、変形例に係る積層コンデンサ600において、第一内部導体607Aは、主電極部613Aと、二つの第一接続導体604Aにそれぞれ接続される二つの引出導体614Aと、を有している。第二内部導体607Bは、主電極部613Bと、二つの第二接続導体604Bにそれぞれ接続される二つの引出導体614Bと、を有している。第三内部導体607Cは、主電極部613Cと、二つの第一接続導体604Aにそれぞれ接続される二つの引出導体614Cと、両側における第一端子電極603Aにそれぞれ接続される二つの引出導体615Cと、を有している。第四内部導体607Dは、主電極部613Dと、二つの第二接続導体604Bにそれぞれ接続される二つの引出導体614Dと、両側における第二端子電極603Bにそれぞれ接続される二つの引出導体615Dと、を有している。
Further, as shown in FIG. 9B, in the
図10(a)に示すように、変形例に係る積層コンデンサ700において、積層体702の側面702aには、第一端子電極703Aと第二端子電極703Bが形成され、側面702bには、側面702aに形成されているものと点対象をなすような配置で、第一端子電極703A、第二端子電極703Bが形成されている。また、側面702aには、第一端子電極703Aと第二端子電極703Bとの間に第二接続導体704Bが形成されている。側面702bには、第一端子電極703Aと第二端子電極703Bとの間に第一接続導体704Aが形成されている。
As shown in FIG. 10A, in the
また、図10(b)に示すように、変形例に係る積層コンデンサ700において、第一内部導体707Aは、主電極部713Aと、第一接続導体704Aに接続される引出導体714Aと、を有している。第二内部導体707Bは、主電極部713Bと、第二接続導体704Bに接続される引出導体714Bと、を有している。第三内部導体707Cは、主電極部713Cと、第一接続導体704Aに接続される引出導体714Cと、両側における第一端子電極703Aにそれぞれ接続される二つの引出導体715Cと、を有している。第四内部導体707Dは、主電極部713Dと、第二接続導体704Bに接続される引出導体714Dと、両側における第二端子電極703Bにそれぞれ接続される二つの引出導体715Dと、を有している。
As shown in FIG. 10B, in the
図11(a)に示すように、変形例に係る積層コンデンサ800において、積層体802の側面802aには、第一端子電極803Aと第二端子電極803Bが形成され、側面802bには、側面802aに形成されているものと点対象をなすような配置で、第一端子電極803A、第二端子電極803Bが形成されている。また、側面802cには、第一接続導体804Aが形成されている。側面802dには、第二接続導体804Bが形成されている。
As shown in FIG. 11A, in the
また、図11(b)に示すように、変形例に係る積層コンデンサ800において、第一内部導体807Aは、主電極部813Aと、第一接続導体804Aに接続される引出導体814Aと、を有している。第二内部導体807Bは、主電極部813Bと、第二接続導体804Bに接続される引出導体814Bと、を有している。第三内部導体807Cは、主電極部813Cと、第一接続導体804Aに接続される引出導体814Cと、両側における第一端子電極803Aにそれぞれ接続される二つの引出導体815Cと、を有している。第四内部導体807Dは、主電極部813Dと、第二接続導体804Bに接続される引出導体814Dと、両側における第二端子電極803Bにそれぞれ接続される二つの引出導体815Dと、を有している。
As shown in FIG. 11B, in the
1,200,300,400,500,600,700,800…積層コンデンサ、2…積層体、3…端子電極、3A,203A,303A,403A,503A,603A,703A,803A…第一端子電極、3B,203B,303B,403B,503B,603B,703B,803B…第二端子電極、4…接続導体、4A,204A,304A,404A,504A,604A,704A,804A…第一接続導体、4B,204B,304B,404B,504B,604B,704B,804B…第二接続導体、6…誘電体層、7…内部電極、7A,207A,307A,407A,507A,607A,707A,807A…第一内部電極、7B,207B,307B,407B,507B,607B,707B,807B…第二内部電極、7C,207C,307C,407C,507C,607C,707C,807C…第三内部電極、7D,207D,307D,407D,507D,607D,707D,807D…第四内部電極、11…静電容量部、12…ESR制御部、20…金属層、21…最外層、100…回路基板。 1, 200, 300, 400, 500, 600, 700, 800 ... multilayer capacitor, 2 ... laminate, 3 ... terminal electrode, 3A, 203A, 303A, 403A, 503A, 603A, 703A, 803A ... first terminal electrode, 3B, 203B, 303B, 403B, 503B, 603B, 703B, 803B ... second terminal electrode, 4 ... connection conductor, 4A, 204A, 304A, 404A, 504A, 604A, 704A, 804A ... first connection conductor, 4B, 204B , 304B, 404B, 504B, 604B, 704B, 804B ... second connection conductor, 6 ... dielectric layer, 7 ... internal electrode, 7A, 207A, 307A, 407A, 507A, 607A, 707A, 807A ... first internal electrode, 7B, 207B, 307B, 407B, 507B, 607B, 707B, 807 2nd internal electrode, 7C, 207C, 307C, 407C, 507C, 607C, 707C, 807C ... 3rd internal electrode, 7D, 207D, 307D, 407D, 507D, 607D, 707D, 807D ... 4th internal electrode, 11 ... Capacitance section, 12 ... ESR control section, 20 ... metal layer, 21 ... outermost layer, 100 ... circuit board.
Claims (3)
前記積層体における何れかの側面に形成された第一端子電極及び第二端子電極と、
前記積層体における何れかの前記側面に形成された第一接続導体及び第二接続導体と、
を備え、
前記積層体は、
第一の極性に接続される第一内部電極、及び第二の極性に接続される第二内部電極を有する静電容量部と、
前記第一の極性に接続される第三内部電極、及び前記第二の極性に接続される第四内部電極を有するESR制御部と、を有し、
前記静電容量部において、
前記第一内部電極は、前記第一接続導体にのみ接続され、
前記第二内部電極は、前記第二接続導体にのみ接続され、
前記ESR制御部において、
前記第三内部電極は、前記第一接続導体に接続されていると共に、前記第一端子電極に接続され、
前記第四内部電極は、前記第二接続導体に接続されていると共に、前記第二端子電極に接続され、
前記第一接続導体及び前記第二接続導体は、外表面側に、前記第一端子電極及び第二端子電極よりもはんだ濡れ性の低い膜によって形成される最外層を有し、
前記最外層は、前記第一接続導体及び前記第二接続導体における内側の金属層よりもはんだ濡れ性が低く、
前記最外層は、前記金属層を酸化させた金属酸化膜によって形成される
ことを特徴とする積層コンデンサ。 A laminate in which a plurality of internal electrodes are laminated with a dielectric layer interposed therebetween;
A first terminal electrode and a second terminal electrode formed on any side surface of the laminate,
A first connection conductor and a second connection conductor formed on any of the side surfaces of the laminate,
With
The laminate is
A capacitance unit having a first internal electrode connected to the first polarity and a second internal electrode connected to the second polarity;
An ESR controller having a third internal electrode connected to the first polarity and a fourth internal electrode connected to the second polarity;
In the capacitance section,
The first internal electrode is connected only to the first connection conductor,
The second internal electrode is connected only to the second connection conductor,
In the ESR control unit,
The third internal electrode is connected to the first connection conductor and connected to the first terminal electrode,
The fourth internal electrode is connected to the second connection conductor and connected to the second terminal electrode,
Wherein the first connection conductor and the second connecting conductor, the outer surface side, have a outermost layer which is formed by the first terminal electrode and the solder than the second terminal electrode wettability lower film,
The outermost layer has lower solder wettability than the inner metal layer in the first connection conductor and the second connection conductor,
The multilayer capacitor , wherein the outermost layer is formed by a metal oxide film obtained by oxidizing the metal layer .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010195920A JP5293707B2 (en) | 2010-09-01 | 2010-09-01 | Multilayer capacitor and multilayer capacitor mounting structure |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010195920A JP5293707B2 (en) | 2010-09-01 | 2010-09-01 | Multilayer capacitor and multilayer capacitor mounting structure |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012054411A JP2012054411A (en) | 2012-03-15 |
JP5293707B2 true JP5293707B2 (en) | 2013-09-18 |
Family
ID=45907434
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010195920A Active JP5293707B2 (en) | 2010-09-01 | 2010-09-01 | Multilayer capacitor and multilayer capacitor mounting structure |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5293707B2 (en) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5673595B2 (en) * | 2012-04-19 | 2015-02-18 | 株式会社村田製作所 | Multilayer ceramic electronic component and its mounting structure |
JP5637170B2 (en) * | 2012-04-19 | 2014-12-10 | 株式会社村田製作所 | Multilayer ceramic electronic component and its mounting structure |
US9320146B2 (en) * | 2012-08-09 | 2016-04-19 | Tdk Corporation | Electronic circuit module component |
JP6142652B2 (en) * | 2013-05-08 | 2017-06-07 | Tdk株式会社 | Multilayer capacitor |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0652129U (en) * | 1992-12-15 | 1994-07-15 | 太陽誘電株式会社 | Multilayer composite electronic component |
JPH09180957A (en) * | 1995-12-22 | 1997-07-11 | Kyocera Corp | Multilayered ceramic capacitor |
JP4618362B2 (en) * | 2008-10-21 | 2011-01-26 | Tdk株式会社 | Manufacturing method of multilayer capacitor |
-
2010
- 2010-09-01 JP JP2010195920A patent/JP5293707B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2012054411A (en) | 2012-03-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4240074B2 (en) | Multilayer electronic component and multilayer array electronic component | |
JP5206440B2 (en) | Ceramic electronic components | |
JP4400583B2 (en) | Multilayer capacitor and manufacturing method thereof | |
KR102298381B1 (en) | Multilayer ceramic capacitor | |
JP5293707B2 (en) | Multilayer capacitor and multilayer capacitor mounting structure | |
JP6107080B2 (en) | Multilayer capacitor | |
US10937596B2 (en) | Electronic component | |
WO2018056319A1 (en) | Electronic component and electronic component device | |
JP2001167969A (en) | Multi-terminal laminated ceramic capacitor for three- dimensional mounting | |
CN109727768B (en) | Electronic component | |
JP4475298B2 (en) | Multilayer capacitor | |
US11335505B2 (en) | Electronic component | |
JP7371318B2 (en) | capacitor parts | |
JP4428446B2 (en) | Multilayer capacitor | |
JP4650475B2 (en) | Multilayer ceramic capacitor array | |
JP2020174110A (en) | Multilayer ceramic electronic component and circuit board | |
JP6142650B2 (en) | Multilayer feedthrough capacitor | |
JP2020043272A (en) | Multilayer ceramic capacitor and circuit board | |
JP2012054410A (en) | Laminated capacitor and mounting structure thereof | |
JP4539713B2 (en) | Multilayer capacitor array | |
JP7307547B2 (en) | Laminated ceramic electronic components and circuit boards | |
JP6115276B2 (en) | Multilayer capacitor | |
JP7095230B2 (en) | Electronic components | |
JP2021128969A (en) | Multilayer ceramic electronic component and circuit board | |
JP4697313B2 (en) | Multilayer capacitor and manufacturing method thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120924 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121002 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121108 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130514 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130527 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5293707 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |