JP5281520B2

JP5281520B2 - Amplifier circuit

Info

Publication number: JP5281520B2
Application number: JP2009199542A
Authority: JP
Inventors: 雅紀池田
Original assignee: Asahi Kasei EMD Corp
Current assignee: Asahi Kasei EMD Corp
Priority date: 2009-08-31
Filing date: 2009-08-31
Publication date: 2013-09-04
Anticipated expiration: 2029-08-31
Also published as: JP2011055057A

Description

本発明は増幅回路に関し、特に低抵抗負荷を高効率で駆動する、高効率増幅回路の改善に関するものである。 The present invention relates to an amplifier circuit, and more particularly to improvement of a high efficiency amplifier circuit that drives a low resistance load with high efficiency.

従来より、集積回路（以下、ＩＣと呼ぶ）は、単電源すなわち、一個の正電源と接地電源とで動作することが一般的である。従って、ＩＣが演算増幅器を内蔵し演算増幅器の出力をＩＣから出力する場合、無信号入力に対応した演算増幅器の出力レベルは、正電源と接地電源の間の値となる、適当な電位を割り当てていた。しかし、ＩＣからの出力により駆動される負荷は、接地電源に対して接続されているのが一般的である。このため、特に負荷がスピーカやヘッドホンのように低抵抗の場合には、無信号出力時に大きな電流が負荷に流れることになり、著しく演算増幅器の効率を劣化させた。これを防ぐために、ＩＣの出力端と負荷とをコンデンサを介して接続することで、無信号出力時に大きな電流が流れることを防ぐのが一般に行われている。しかし負荷が低抵抗であり、また信号が音声信号のように、低周波数の成分を含む場合には、非常に大きな容量のコンデンサが必要であり、問題となっていた。 Conventionally, an integrated circuit (hereinafter referred to as an IC) generally operates with a single power source, that is, with one positive power source and a ground power source. Therefore, when the IC has an operational amplifier and the output of the operational amplifier is output from the IC, the output level of the operational amplifier corresponding to the no-signal input is assigned a suitable potential that is a value between the positive power supply and the ground power supply. It was. However, the load driven by the output from the IC is generally connected to a ground power source. For this reason, particularly when the load has a low resistance such as a speaker or a headphone, a large current flows through the load when no signal is output, which significantly deteriorates the efficiency of the operational amplifier. In order to prevent this, it is common practice to prevent a large current from flowing during no-signal output by connecting the output terminal of the IC and a load via a capacitor. However, when the load has a low resistance and the signal includes a low-frequency component such as an audio signal, a capacitor having a very large capacity is necessary, which is a problem.

ここで、特許文献１において、上記問題に対する改善が提案された。すなわち特許文献１では、ＩＣ内にチャージポンプ回路を持ち、正電源から負電源を生成するとともに、演算増幅器を正電源とチャージポンプ回路で生成した負電源で動作させることにより、無信号入力に対応した演算増幅器の出力レベルを接地電源レベルとする提案である。この提案により、コンデンサを使用することなく、無信号出力時には、演算増幅器から負荷に供給される出力電流がゼロとなる、高効率の演算増幅器を実現することが可能となった。 Here, in patent document 1, the improvement with respect to the said problem was proposed. That is, in Patent Document 1, a charge pump circuit is included in an IC, a negative power source is generated from a positive power source, and an operational amplifier is operated by a negative power source generated by a positive power source and a charge pump circuit, thereby supporting no signal input. In this proposal, the output level of the operational amplifier is set to the ground power supply level. This proposal makes it possible to realize a high-efficiency operational amplifier in which no output current is supplied from the operational amplifier to the load when no signal is output without using a capacitor.

演算増幅器の効率をさらに改善するためには、演算増幅器の回路構成を、正負電源間に流れる電流を少なくする構成とし低消費電力化を実現することが重要となる。負電源を自ら生成する場合には、負電源に流れる電流を少なくすることは特に重要である。このために利用可能な回路構成が、特許文献２に開示されている。この特許文献２には、演算増幅器の入力段と出力段とを異なる電源で動作させる構成が開示されている。特許文献２においては、演算増幅器の入力段について、具体的な構成は述べられていないが、入力段は正電源と接地電源とで動作させ、入力段の出力を、プリバッファを介し、電流出力として出力段に接続することにより、出力段は正電源と負電源で動作させる演算増幅器の構成が提示されている。 In order to further improve the efficiency of the operational amplifier, it is important to realize low power consumption by making the circuit configuration of the operational amplifier less current flowing between the positive and negative power supplies. When a negative power supply is generated by itself, it is particularly important to reduce the current flowing through the negative power supply. A circuit configuration that can be used for this purpose is disclosed in Patent Document 2. Patent Document 2 discloses a configuration in which an input stage and an output stage of an operational amplifier are operated by different power sources. In Patent Document 2, the specific configuration of the input stage of the operational amplifier is not described, but the input stage is operated by a positive power source and a ground power source, and the output of the input stage is output as a current output via a pre-buffer. As described above, the configuration of an operational amplifier is proposed in which the output stage is operated by a positive power source and a negative power source.

特許文献２に記載の演算増幅器は、図８に示されているように、プリアンプ１１と、第１のプリドライバとなるトランジスタ１２と、第２のプリドライバとなるトランジスタ１３と、第１のカレントミラー回路１４と、第２のカレントミラー回路１５と、パワーアンプ１６とを有している。そして、プリアンプ１１によって入力信号ＳＩが電圧増幅されて第１、第２のトランジスタ１２、１３に出力される。すると、第１のトランジスタ１２によってプリアンプ１１の出力が増大するにつれて増大する出力電流が第１のカレントミラー回路１４に供給され、第２のトランジスタ１３によってプリアンプ１１の出力が増大するにつれて減少する出力電流が第２のカレントミラー回路１５に供給される。そして、第１のカレントミラー回路１４によって、第１のプリドライバ１２の出力電流に基づく第１の定電流ＣＩ１が生成され、第２のカレントミラー回路１５によって第２のトランジスタ１３の出力電流に基づく第２の定電流ＣＩ２が生成される。第１の定電流ＣＩ１と第２の定電流ＣＩ２との差に基づき、パワーアンプ１６によって、電圧増幅された入力信号ＳＩが電流増幅されて増幅信号ＺＳが生成される。 As shown in FIG. 8, the operational amplifier described in Patent Document 2 includes a preamplifier 11, a transistor 12 serving as a first predriver, a transistor 13 serving as a second predriver, and a first current. It has a mirror circuit 14, a second current mirror circuit 15, and a power amplifier 16. Then, the input signal SI is amplified by the preamplifier 11 and output to the first and second transistors 12 and 13. Then, an output current that increases as the output of the preamplifier 11 increases by the first transistor 12 is supplied to the first current mirror circuit 14, and an output current that decreases as the output of the preamplifier 11 increases by the second transistor 13. Is supplied to the second current mirror circuit 15. Then, the first current mirror circuit 14 generates a first constant current CI1 based on the output current of the first pre-driver 12, and the second current mirror circuit 15 based on the output current of the second transistor 13. A second constant current CI2 is generated. Based on the difference between the first constant current CI1 and the second constant current CI2, the power amplifier 16 amplifies the voltage-amplified input signal SI to generate an amplified signal ZS.

この演算増幅器によれば、入力段１００であるプリアンプ１１と、出力段４００であるパワーアンプ１６とが、第１、第２のプリドライバとなるトランジスタ１２、１３と第１、第２のカレントミラー回路１４、１５によって電流結合されており、第１の定電流ＣＩ１と第２の定電流ＣＩ２との差に基づいてパワーアンプ１６が入力信号ＳＩを増幅して増幅信号ＺＳを生成している。このため、電圧レベルの異なる電源電圧で駆動されているプリアンプ１１とパワーアンプ１６とを結合させ、演算増幅器として正常に動作させることができる。 According to this operational amplifier, the preamplifier 11 that is the input stage 100 and the power amplifier 16 that is the output stage 400 include the transistors 12 and 13 serving as the first and second predrivers and the first and second current mirrors. The current is coupled by the circuits 14 and 15, and the power amplifier 16 amplifies the input signal SI based on the difference between the first constant current CI1 and the second constant current CI2, and generates an amplified signal ZS. For this reason, the preamplifier 11 and the power amplifier 16 driven by the power supply voltages having different voltage levels can be combined to operate normally as an operational amplifier.

なお、第１のカレントミラー回路１４は、トランジスタＱ１１およびＱ１２と、抵抗素子Ｒ１３およびＲ１４とで構成されている。また、第２のカレントミラー回路１５は、トランジスタＱ１３およびＱ１４と、抵抗素子Ｒ１５およびＲ１６とで構成されている。さらに、パワーアンプ１６は、抵抗素子Ｒ１７およびＲ１８と、トランジスタＱ１５、Ｑ１６およびＱ１７とで構成されている。 The first current mirror circuit 14 includes transistors Q11 and Q12 and resistance elements R13 and R14. The second current mirror circuit 15 includes transistors Q13 and Q14 and resistance elements R15 and R16. Further, the power amplifier 16 is composed of resistance elements R17 and R18 and transistors Q15, Q16 and Q17.

図８の演算増幅器では、トランジスタ１２およびトランジスタ１３、抵抗素子Ｒ１１およびＲ１２、カレントミラー回路１４の一部をなすトランジスタＱ１１および抵抗素子Ｒ１３、カレントミラー回路１５の一部をなすトランジスタＱ１３および抵抗素子Ｒ１５は、プリバッファ段２００を構成する。また、カレントミラー回路１４の一部をなすトランジスタＱ１２および抵抗素子Ｒ１４、カレントミラー回路１５の一部をなすトランジスタＱ１４および抵抗素子Ｒ１６、パワーアンプ１６の一部をなす抵抗素子Ｒ１７およびＲ１８並びにトランジスタＱ１５は、動作点設定回路３００を構成する。 In the operational amplifier of FIG. 8, the transistors 12 and 13, the resistance elements R 11 and R 12, the transistor Q 11 and the resistance element R 13 that form part of the current mirror circuit 14, and the transistor Q 13 and the resistance element R 15 that form part of the current mirror circuit 15. Constitutes the pre-buffer stage 200. Further, the transistor Q12 and the resistor element R14 forming part of the current mirror circuit 14, the transistor Q14 and the resistor element R16 forming part of the current mirror circuit 15, the resistor elements R17 and R18 forming part of the power amplifier 16, and the transistor Q15. Constitutes the operating point setting circuit 300.

米国特許第５２８９１３７号明細書US Pat. No. 5,289,137 特開平８−４６４３６号公報Japanese Patent Laid-Open No. 8-46436

特許文献２に開示された回路構成では、演算増幅器の入力段１００は正電源と接地電源で動作することから、演算増幅器全体を正電源１と負電源３とで動作させる場合より消費電力が少なくなること、さらに負電源３に流れる電流が少なくなっていることは明らかである。しかしながら、入力段１００と出力段４００とを接続するために正電源２と負電源３とで動作するプリバッファ段２００が必要となることから、十分な消費電力削減効果を得ることはできなかった。
そこで本発明は、上記課題に鑑み、より一層の低消費電力化が可能な増幅回路を提供することを目的とする。 In the circuit configuration disclosed in Patent Document 2, since the input stage 100 of the operational amplifier operates with a positive power supply and a ground power supply, the power consumption is less than when the entire operational amplifier is operated with the positive power supply 1 and the negative power supply 3. Obviously, the current flowing through the negative power source 3 is reduced. However, since the pre-buffer stage 200 that operates with the positive power source 2 and the negative power source 3 is required to connect the input stage 100 and the output stage 400, a sufficient power consumption reduction effect cannot be obtained. .
In view of the above problems, an object of the present invention is to provide an amplifier circuit capable of further reducing power consumption.

本発明による増幅回路は、信号を入力するための入力段と信号を出力するための出力段とを有する増幅回路であって、
前記入力段は、
第１および第２のトランジスタによって構成される差動対と、
前記差動対を構成する第１および第２のトランジスタそれぞれに対応して設けられ、対応するトランジスタの負荷として動作する第１および第２の負荷回路とを備え、
前記第１の負荷回路および前記第２の負荷回路には、互いに異なる電源電圧を供給する電源が接続されていることを特徴とする。この構成によれば、入力段が、プリバッファ段の機能の一部を同時に担うので、低消費電力であり、かつ負電源に流れる電流の少ない高効率の増幅回路を実現できる。 An amplifier circuit according to the present invention is an amplifier circuit having an input stage for inputting a signal and an output stage for outputting a signal,
The input stage is
A differential pair constituted by first and second transistors;
A first and second load circuit provided corresponding to each of the first and second transistors constituting the differential pair and operating as a load of the corresponding transistor;
The first load circuit and the second load circuit are connected to power supplies that supply different power supply voltages. According to this configuration, since the input stage simultaneously takes part of the function of the pre-buffer stage, it is possible to realize a high-efficiency amplifier circuit that consumes less power and has less current flowing through the negative power supply.

また、前記差動対を構成する第１および第２のトランジスタのドレイン電圧を一定とする制御回路を有していてもよい。これにより、差動対を構成するトランジスタのドレイン−ソース間電圧が異なることによって生じるオフセット特性の劣化を抑制することができる。
さらに、前記差動対を構成する第１および第２のトランジスタのソースに接続された定電流源を有し、前記定電流源に接続されている電源は、前記第１の負荷回路および前記第２の負荷回路に接続されている電源と異なっていてもよい。定電流源に接続されている電源と、負荷回路に接続されている電源とが異なっている場合にも、入力段が、プリバッファ段の機能の一部を同時に担うので、低消費電力であり、かつ負電源に流れる電流の少ない高効率の増幅回路を実現できる。 In addition, a control circuit may be provided that makes the drain voltages of the first and second transistors constituting the differential pair constant. Thereby, it is possible to suppress the deterioration of the offset characteristics caused by the difference between the drain-source voltages of the transistors constituting the differential pair.
And a constant current source connected to sources of the first and second transistors constituting the differential pair, wherein the power source connected to the constant current source includes the first load circuit and the first load circuit. It may be different from the power source connected to the two load circuits. Even when the power supply connected to the constant current source and the power supply connected to the load circuit are different, the input stage plays a part in the function of the pre-buffer stage at the same time, so the power consumption is low. In addition, a high-efficiency amplifier circuit with less current flowing through the negative power supply can be realized.

前記定電流源に接続されている電源は、接地電源であり、前記第１の負荷回路および前記第２の負荷回路に接続されている電源の一方は、前記接地電源より高い電位を持つ第１の正電源であり、他方は前記第１の正電源とは異なる電位を持つ第２の正電源であってもよい。このような電源を用いる場合でも、低消費電力であり、かつ負電源に流れる電流の少ない高効率の増幅回路を実現できる。
なお、前記出力段は、前記正電源と前記負電源との間に直列に接続された１対の出力トランジスタを有しており、さらに、第１および第２の電流源と、それら第１および第２の電流源の間に接続された浮遊定電流源とを有し、前記１対の出力トランジスタの動作点を定める動作点設定回路を備えていてもよい。動作点設定回路を備えることにより、出力段内の出力トランジスタの動作点を適切に定めることができる。 The power source connected to the constant current source is a ground power source, and one of the power sources connected to the first load circuit and the second load circuit has a higher potential than the ground power source . And the other may be a second positive power supply having a potential different from that of the first positive power supply . Even when such a power supply is used, it is possible to realize a high-efficiency amplifier circuit with low power consumption and low current flowing through the negative power supply.
The output stage includes a pair of output transistors connected in series between the positive power source and the negative power source, and further includes first and second current sources, and the first and second current sources. A floating constant current source connected between the second current sources, and an operating point setting circuit for determining an operating point of the pair of output transistors. By providing the operating point setting circuit, the operating point of the output transistor in the output stage can be determined appropriately.

本発明によれば、入力段が、プリバッファ段の機能の一部を同時に担うことから、低消費電力であり、かつ負電源に流れる電流の少ない高効率の増幅回路を得ることができる。 According to the present invention, since the input stage plays a part of the function of the pre-buffer stage at the same time, it is possible to obtain a high-efficiency amplifier circuit with low power consumption and low current flowing through the negative power supply.

本発明による増幅回路の第１の実施形態の構成を示す回路図である。1 is a circuit diagram showing a configuration of a first embodiment of an amplifier circuit according to the present invention; 本発明による増幅回路の第２の実施形態の構成を示す回路図である。It is a circuit diagram which shows the structure of 2nd Embodiment of the amplifier circuit by this invention. 本発明による増幅回路の第３の実施形態の構成を示す回路図である。It is a circuit diagram which shows the structure of 3rd Embodiment of the amplifier circuit by this invention. 本発明による増幅回路の第４の実施形態の構成を示す回路図である。It is a circuit diagram which shows the structure of 4th Embodiment of the amplifier circuit by this invention. 本発明による増幅回路の第５の実施形態の構成を示す回路図である。It is a circuit diagram which shows the structure of 5th Embodiment of the amplifier circuit by this invention. 本発明による増幅回路の第６の実施形態の構成を示す回路図である。It is a circuit diagram which shows the structure of 6th Embodiment of the amplifier circuit by this invention. 本発明による増幅回路の第７の実施形態の構成を示す回路図である。It is a circuit diagram which shows the structure of 7th Embodiment of the amplifier circuit by this invention. 従来の増幅回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the conventional amplifier circuit.

以下、本発明の実施の形態を、図面を参照して説明する。なお、以下の説明において参照する各図では、他の図と同等部分は同一符号によって示されている。
（第１の実施形態）
図１は、本発明による増幅回路の第１の実施形態の構成を示す回路図である。同図を参照すると、本実施形態の増幅回路は、信号を入力するための入力段１００と、信号を出力するための出力段４００と、出力段４００内の出力トランジスタの動作点を定める動作点設定回路３００とから構成されている。
入力段１００は、電流源３と、ソース同士が接続されたＰ型ＭＯＳトランジスタ（以下、単にトランジスタと呼ぶことがある）ＭＰ５およびＭＰ６からなり、入力端ＶＩＮＮ、ＶＩＮＰに印加される電圧を入力とする差動対ＤＩＦと、この差動対ＤＩＦの差動出力が印加される負荷回路Ｌ１およびＬ２とを備えている。これら負荷回路Ｌ１およびＬ２は、差動対ＤＩＦを構成するトランジスタＭＰ５、ＭＰ６に対応して設けられ、それぞれ対応するトランジスタのドレインと電源との間に、接続されている。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the drawings referred to in the following description, the same parts as those in the other drawings are denoted by the same reference numerals.
(First embodiment)
FIG. 1 is a circuit diagram showing a configuration of a first embodiment of an amplifier circuit according to the present invention. Referring to the figure, the amplifier circuit of this embodiment includes an input stage 100 for inputting a signal, an output stage 400 for outputting a signal, and an operating point that determines the operating point of an output transistor in the output stage 400. And a setting circuit 300.
The input stage 100 includes a current source 3 and P-type MOS transistors (hereinafter also simply referred to as transistors) MP5 and MP6 in which the sources are connected to each other, and inputs a voltage applied to the input terminals VINN and VINP. Differential pair DIF, and load circuits L1 and L2 to which a differential output of the differential pair DIF is applied. These load circuits L1 and L2 are provided corresponding to the transistors MP5 and MP6 constituting the differential pair DIF, and are respectively connected between the drains of the corresponding transistors and the power supply.

負荷回路Ｌ１は、ゲートとドレインとが接続されたＮ型ＭＯＳトランジスタ（以下、単にトランジスタと呼ぶことがある）ＭＮ６によって構成されている。負荷回路Ｌ２は、ゲートとドレインとが接続されたトランジスタＭＮ５によって構成されている。これら負荷回路Ｌ１、Ｌ２は、対応するトランジスタＭＰ５、ＭＰ６からの電流を受け取り、それぞれ対応するトランジスタの負荷として動作する。そして、負荷回路Ｌ１には負電源３が、負荷回路Ｌ２には接地電源ＧＮＤが、それぞれ接続されている。すなわち、これら負荷回路Ｌ１、Ｌ２に接続されている電源は、互いに異なる（同一でない）。 The load circuit L1 is configured by an N-type MOS transistor (hereinafter sometimes simply referred to as a transistor) MN6 whose gate and drain are connected. The load circuit L2 is configured by a transistor MN5 having a gate and a drain connected. These load circuits L1 and L2 receive currents from the corresponding transistors MP5 and MP6, and operate as loads of the corresponding transistors, respectively. A negative power source 3 is connected to the load circuit L1, and a ground power source GND is connected to the load circuit L2. That is, the power supplies connected to the load circuits L1 and L2 are different from each other (not the same).

また、入力段１００は、負荷回路Ｌ２を構成するトランジスタＭＮ５と共にカレントミラー回路を構成するＮ型ＭＯＳトランジスタＭＮ４と、後述するＰ型ＭＯＳトランジスタＭＰ２と共にカレントミラー回路を構成するＰ型ＭＯＳトランジスタＭＰ４とを備えている。この入力段１００の出力信号は、ノードＶＰ１、ＶＮ１を経て動作点設定回路３００に入力される。
動作点設定回路３００は、正電源２に接続された電流源Ｉ１と、負電源３に接続された電流源Ｉ２と、それら電流源Ｉ１およびＩ２の間に設けられた浮遊定電流源ＦＩ１とを備えている。 The input stage 100 includes an N-type MOS transistor MN4 that forms a current mirror circuit together with a transistor MN5 that forms a load circuit L2, and a P-type MOS transistor MP4 that forms a current mirror circuit together with a P-type MOS transistor MP2 described later. I have. The output signal of the input stage 100 is input to the operating point setting circuit 300 via nodes VP1 and VN1.
The operating point setting circuit 300 includes a current source I1 connected to the positive power source 2, a current source I2 connected to the negative power source 3, and a floating constant current source FI1 provided between the current sources I1 and I2. I have.

電流源Ｉ１は、Ｐ型ＭＯＳトランジスタＭＰ２によって構成されている。このトランジスタＭＰ２は、Ｐ型ＭＯＳトランジスタＭＰ４と共にカレントミラー回路を構成している。また、電流源Ｉ２は、Ｎ型ＭＯＳトランジスタＭＮ２によって構成されている。このトランジスタＭＮ２は、Ｎ型ＭＯＳトランジスタＭＮ６と共にカレントミラー回路を構成している。
浮遊定電流源ＦＩ１は、トランジスタＭＰ３およびＭＮ３が、電流源Ｉ１との接続点であるノードＧＭＰ１と、電流源Ｉ２との接続点であるノードＧＭＮ１との間に接続された構成になっている。トランジスタＭＰ３のゲートには電圧ＶＰ２が与えられる。トランジスタＭＮ３のゲートには電圧ＶＮ２が与えられる。 The current source I1 is configured by a P-type MOS transistor MP2. The transistor MP2 forms a current mirror circuit together with the P-type MOS transistor MP4. The current source I2 is configured by an N-type MOS transistor MN2. This transistor MN2 constitutes a current mirror circuit together with the N-type MOS transistor MN6.
The floating constant current source FI1 has a configuration in which transistors MP3 and MN3 are connected between a node GMP1 that is a connection point with the current source I1 and a node GMN1 that is a connection point with the current source I2. A voltage VP2 is applied to the gate of the transistor MP3. A voltage VN2 is applied to the gate of the transistor MN3.

出力段４００は、正電源２と負電源３との間に、ドレインを共通にして直列接続されたＰ型ＭＯＳトランジスタＭＰ１およびＮ型ＭＯＳトランジスタＭＮ１を備えている。これらトランジスタＭＰ１およびＭＮ１の共通接続されたドレインが出力端ＶＯＵＴとなる。
ところで、本実施形態の増幅回路では、動作点設定回路３００および出力段４００として、特開昭６１−３５００４号公報において提案されたＡＢ級出力段の構成を利用している。ここで、本実施形態の増幅回路における動作点設定回路３００の動作について、以下に説明する。 The output stage 400 includes a P-type MOS transistor MP1 and an N-type MOS transistor MN1 connected in series with a common drain between the positive power source 2 and the negative power source 3. The drain connected in common to these transistors MP1 and MN1 is the output terminal VOUT.
By the way, in the amplifier circuit of this embodiment, the configuration of the class AB output stage proposed in Japanese Patent Laid-Open No. 61-35004 is used as the operating point setting circuit 300 and the output stage 400. Here, the operation of the operating point setting circuit 300 in the amplifier circuit of this embodiment will be described below.

まず、動作点設定回路３００を構成する電流源Ｉ１およびＩ２を流れる電流をＩＳ１、浮遊定電流源ＦＩ１を構成するＰ型ＭＯＳトランジスタＭＰ３・Ｍ型ＭＯＳトランジスタＭＮ３を流れる電流を、それぞれＩＰ３、ＩＮ３、電流源Ｉ２と浮遊定電流源ＦＩ１との接続箇所を、ＧＭＰ１、電流源Ｉ１と浮遊定電流源ＦＩ１との接続箇所をＧＭＮ１、とする。さらに任意の電流源Ｉｘを考え、この電流源Ｉｘより流れ込む電流を、ＩＳｘとする。 First, currents flowing through the current sources I1 and I2 constituting the operating point setting circuit 300 are IS1, and currents flowing through the P-type MOS transistor MP3 and the M-type MOS transistor MN3 constituting the floating constant current source FI1 are IP3, IN3, respectively. A connection location between the current source I2 and the floating constant current source FI1 is GMP1, and a connection location between the current source I1 and the floating constant current source FI1 is GMN1. Further, an arbitrary current source Ix is considered, and a current flowing from the current source Ix is ISx.

回路動作として電流源Ｉ２の電流を減少させることにより生じる効果は、電流源Ｉ１の電流を増加させることによる効果または電流源ＩｘからノードＧＭＮ１に電流を注入することによって得られる効果と同一である。このため、電流源Ｉ２に流れ込む電流は、式（１）となる。
ＩＳｘ＋ＩＰ３＋ＩＮ３＝ＩＳｘ＋ＩＳ１ …（１）
式（１）によると、電流源Ｉ２に流れ込む電流はＩＳ１より大であるから、ノードＧＭＮ１の電位は上昇してゆく。 The effect caused by reducing the current of the current source I2 as a circuit operation is the same as the effect obtained by increasing the current of the current source I1 or the effect obtained by injecting current from the current source Ix to the node GMN1. For this reason, the current flowing into the current source I2 is expressed by Equation (1).
ISx + IP3 + IN3 = ISx + IS1 (1)
According to equation (1), the current flowing into the current source I2 is larger than IS1, and therefore the potential of the node GMN1 rises.

この結果、トランジスタＭＮ３のゲート−ソース間電位Ｖ_gsn3は減少し、電流ＩＮ３は減少することとなる。しかし、ＩＳ１＝ＩＮ３＋ＩＰ３であるから、電流ＩＮ３の減少とともに電流ＩＰ３は増加し、Ｖ_gsp3は大きくなることから、ノードＧＭＰ１の電位は上昇し、ＩＰ３＝ＩＳ１となったときに電位の上昇は停止する。すなわちノードＧＭＮ１への電流源Ｉｘからの電流流入により、ノードＧＭＮ１の電位の上昇は継続するが、ノードＧＭＰ１の電位の上昇はわずかに上昇して停止することになる。 As a result, the gate-source potential V _gsn3 of the transistor MN3 decreases, and the current IN3 decreases. However, since IS1 = IN3 + IP3, the current IP3 increases and V _gsp3 increases as the current IN3 decreases, so that the potential of the node GMP1 rises, and the rise in potential stops when IP3 = IS1. . That is, the current inflow from the current source Ix to the node GMN1 continues to increase the potential of the node GMN1, but the increase in the potential of the node GMP1 slightly increases and stops.

この、ノードＧＭN１およびＧＭP１の電位変化により、トランジスタＭＮ１を流れる電流ＩＮ１は増加し続け、トランジスタＭＰ１を流れる電流ＩＰ１はわずかに減少する。これら２個のトランジスタＭＮ１、ＭＰ１をそれぞれ流れる電流ＩＮ１と電流ＩＰ１との差が出力段４００からの出力電流となり、この出力電流と出力端ＶＯＵＴに接続される負荷とによって、出力段４００の出力端ＶＯＵＴの出力電位が決定される。すなわち、ノードＧＭＮ１に電流を注入（または電流源Ｉ２の電流を減少、または電流源Ｉ１の電流を増加、またはノードＧＭＰ１に電流を注入）したとき、出力端ＶＯＵＴの出力電位は低下し、ノードＧＭＮ１から電流を吸出（すなわち電流源Ｉ２の電流を増加、電流源Ｉ１の電流を減少、ノードＧＭＰ１から電流を吸出）したとき、出力端ＶＯＵＴの出力電位は上昇する。このように、第１の電流源Ｉ１と第２の電流源Ｉ２との間に浮遊定電流源ＦＩ１が接続されており、これら電流源は、出力段４００を構成する１対の出力トランジスタの動作点を定めている。 Due to the potential change of the nodes GMN1 and GMP1, the current IN1 flowing through the transistor MN1 continues to increase, and the current IP1 flowing through the transistor MP1 decreases slightly. The difference between the current IN1 and the current IP1 flowing through the two transistors MN1 and MP1 is an output current from the output stage 400. The output terminal of the output stage 400 is output by this output current and a load connected to the output terminal VOUT. The output potential of VOUT is determined. That is, when a current is injected into the node GMN1 (or the current of the current source I2 is decreased, or the current of the current source I1 is increased, or a current is injected into the node GMP1), the output potential of the output terminal VOUT decreases, and the node GMN1 When the current is sucked from (ie, the current of the current source I2 is increased, the current of the current source I1 is decreased, and the current is sucked from the node GMP1), the output potential of the output terminal VOUT rises. As described above, the floating constant current source FI1 is connected between the first current source I1 and the second current source I2, and these current sources operate the pair of output transistors constituting the output stage 400. The point is determined.

ここで、図１の増幅回路の構成を、図８の構成と比較すると、図８中のプリバッファのトランジスタＱ１１、トランジスタ１２が、それぞれ、図１中のＰ型ＭＯＳトランジスタＭＰ４、Ｎ型ＭＯＳトランジスタＭＮ４に対応する。また、図１の増幅回路では、図８中のプリバッファのトランジスタＱ１３に代えて、入力段１００内の負荷回路Ｌ１を構成するＮ型ＭＯＳトランジスタＭＮ６を用いている。従って、図１の構成を採用すれば、図８において設けられていたトランジスタＱ１３およびトランジスタ１３が削除され、トランジスタ数および電流が削減できる。
なお、本実施形態において、増幅回路を安定に動作させるために必要とされる位相補償回路については、その図示が省略されている。以降説明する他の実施形態についても同様である。 Here, when the configuration of the amplifier circuit of FIG. 1 is compared with the configuration of FIG. 8, the pre-buffer transistor Q11 and transistor 12 in FIG. 8 are replaced by the P-type MOS transistor MP4 and N-type MOS transistor in FIG. Corresponds to MN4. In the amplifier circuit of FIG. 1, an N-type MOS transistor MN6 constituting the load circuit L1 in the input stage 100 is used instead of the pre-buffer transistor Q13 in FIG. Therefore, if the configuration of FIG. 1 is adopted, the transistor Q13 and the transistor 13 provided in FIG. 8 are eliminated, and the number of transistors and the current can be reduced.
In the present embodiment, illustration of a phase compensation circuit required for stably operating the amplifier circuit is omitted. The same applies to other embodiments described below.

（第２の実施形態）
図２は、本発明による増幅回路の第２の実施形態の構成を示す回路図である。同図を参照すると、本実施形態の増幅回路は、図１の増幅回路の差動対ＤＩＦを構成するトランジスタを、Ｎ型ＭＯＳトランジスタＭＮ４、ＭＮ５に変更した場合の回路構成である。
同図を参照すると、本実施形態の増幅回路の入力段１００は、N型ＭＯＳトランジスタＭＮ４、ＭＮ５からなる差動対ＤＩＦと、ゲートとドレインとが接続されたＰ型ＭＯＳトランジスタＭＰ６で構成された負荷回路Ｌ１と、ゲートとドレインとが接続されたＰ型ＭＯＳトランジスタＭＰ５で構成された負荷回路Ｌ２と、Ｐ型ＭＯＳトランジスタＭＰ５と共にカレントミラー回路を構成するＰ型ＭＯＳトランジスタＭＰ４と、後述するＮ型ＭＯＳトランジスタＭＮ２と共にカレントミラー回路を構成するＮ型ＭＯＳトランジスタＭＮ６と、差動対ＤＩＦと接地電源ＧＮＤとの間に接続された電流源Ｉ３とを備えている。
図２の回路構成を採用すれば、図１の場合と同様に、図８の構成よりもトランジスタ数および電流を削減できる。 (Second Embodiment)
FIG. 2 is a circuit diagram showing the configuration of the second embodiment of the amplifier circuit according to the present invention. Referring to the figure, the amplifier circuit of the present embodiment has a circuit configuration when the transistors constituting the differential pair DIF of the amplifier circuit of FIG. 1 are changed to N-type MOS transistors MN4 and MN5.
Referring to the figure, the input stage 100 of the amplifier circuit of the present embodiment is composed of a differential pair DIF composed of N-type MOS transistors MN4 and MN5, and a P-type MOS transistor MP6 whose gate and drain are connected. A load circuit L1, a load circuit L2 composed of a P-type MOS transistor MP5 whose gate and drain are connected, a P-type MOS transistor MP4 which forms a current mirror circuit together with the P-type MOS transistor MP5, and an N-type which will be described later An N-type MOS transistor MN6 that forms a current mirror circuit together with the MOS transistor MN2 and a current source I3 connected between the differential pair DIF and the ground power supply GND are provided.
If the circuit configuration of FIG. 2 is adopted, the number of transistors and the current can be reduced as compared with the configuration of FIG. 8 as in the case of FIG.

（第３の実施形態）
図３は、本発明による増幅回路の第３の実施形態の構成を示す回路図である。同図を参照すると、本実施形態の増幅回路の構成が図１の構成と異なる点は、負荷回路Ｌ２を構成するトランジスタＭＮ５のゲートに、自身のドレインが接続されておらず、適当な基準電圧ＶＮ３が印加されている点である。本実施形態では、トランジスタＭＮ５のゲートとドレインとが同電位であるとき、トランジスタＭＮ５が電流源Ｉ３の１／２の電流を流すような電位がＶＮ３として与えられている。このように構成することにより、トランジスタＭＮ５のドレインに大きな増幅度を与えることができる。そして、増幅回路としては、動作点設定回路３００と出力段４００との２段にゲインを持つ回路構成から、入力段１００、動作点設定回路３００および出力段４００の３段にゲインを持つ回路構成に変更されており、ＤＣゲインを大きくしている。
この構成は、出力段４００の負荷が低抵抗であり、出力段４００で大きなゲインを得ることが期待できない場合に、増幅回路のトータルのゲインが減少しＤＣゲインや周波数帯域が不足する場合に有効な構成である。 (Third embodiment)
FIG. 3 is a circuit diagram showing the configuration of the third embodiment of the amplifier circuit according to the present invention. Referring to the figure, the configuration of the amplifier circuit of this embodiment is different from the configuration of FIG. 1 in that its drain is not connected to the gate of the transistor MN5 constituting the load circuit L2, and an appropriate reference voltage is obtained. VN3 is applied. In the present embodiment, when the gate and the drain of the transistor MN5 are at the same potential, a potential that causes the transistor MN5 to flow a half current of the current source I3 is given as VN3. With this configuration, a large amplification degree can be given to the drain of the transistor MN5. As the amplifier circuit, a circuit configuration having a gain in two stages, that is, the operating point setting circuit 300 and the output stage 400, and a gain having three stages in the input stage 100, the operating point setting circuit 300, and the output stage 400. The DC gain is increased.
This configuration is effective when the load of the output stage 400 has a low resistance and a large gain cannot be expected in the output stage 400, and the total gain of the amplifier circuit decreases and the DC gain and frequency band are insufficient. It is a simple configuration.

（第４の実施形態）
図４は、本発明による増幅回路の第４の実施形態の構成を示す回路図である。同図を参照すると、本実施形態の増幅回路の構成が図１の構成と異なる点は、入力段１００において、トランジスタＭＮ５、ＭＮ４の接続方法を変更している点である。すなわち、トランジスタＭＮ５のドレインがトランジスタＭＮ４のソースに接続され、電流折り返し回路を構成している点が図１の構成とは異なる。また、入力段１００のトランジスタＭＮ４およびＭＮ５のゲート、動作点設定回路３００の電流源を構成するトランジスタＭＰ２のゲートには、それぞれ、適当な基準レベルの電圧ＶＮ４、ＶＮ３、ＶＰ１が印加されている。 (Fourth embodiment)
FIG. 4 is a circuit diagram showing the configuration of the fourth embodiment of the amplifier circuit according to the present invention. Referring to the figure, the configuration of the amplifier circuit of the present embodiment is different from the configuration of FIG. 1 in that the connection method of the transistors MN5 and MN4 is changed in the input stage 100. In other words, the transistor MN5 has a drain connected to the source of the transistor MN4 to form a current folding circuit, which is different from the configuration of FIG. Voltages VN4, VN3, and VP1 of appropriate reference levels are applied to the gates of the transistors MN4 and MN5 of the input stage 100 and the gate of the transistor MP2 that constitutes the current source of the operating point setting circuit 300, respectively.

本実施形態では、トランジスタＭＮ５のゲートとドレインとが同電位であるとき、ＭＮ５が電流源Ｉ３と同じ電流を流すような電位がＶＮ３として与えられており、トランジスタＭＮ５が電流源Ｉ３の４倍の電流を流すような電位がＶＮ４として与えられている。さらにトランジスタＭＰ２のゲートとドレインとが同電位であるとき、差動対への入力電圧ＶＩＮＮとＶＩＮＰとが同電位であるときに電流源Ｉ２が流す電流にトランジスタＭＮ４を流れる電流を加えた値と同じ電流をトランジスタＭＰ２が流すような電位がＶＰ１として与えられている。 In the present embodiment, when the gate and drain of the transistor MN5 are at the same potential, a potential at which MN5 flows the same current as the current source I3 is given as VN3, and the transistor MN5 is four times as large as the current source I3. A potential at which a current flows is given as VN4. Further, when the gate and drain of the transistor MP2 are at the same potential, a value obtained by adding the current flowing through the transistor MN4 to the current flowing through the current source I2 when the input voltages VINN and VINP to the differential pair are at the same potential, A potential at which the same current flows through the transistor MP2 is given as VP1.

この構成を採用することにより、差動対ＤＩＦを構成するトランジスタＭＰ５の電流変化を受けて自身のドレイン端の電位を変化させる、負荷回路となるトランジスタＭＰ２を、動作点設定回路３００の構成要素の一部とすることができる。つまり、トランジスタＭＰ２は、電流源Ｉ１として動作すると共に、負荷回路（図１中の負荷回路Ｌ２に対応）としても機能するので、本実施形態によれば、図１の構成よりもトランジスタ数をさらに削減できる。 By adopting this configuration, the transistor MP2 serving as a load circuit that changes the potential of its drain terminal in response to the current change of the transistor MP5 that constitutes the differential pair DIF is replaced with the component of the operating point setting circuit 300. Can be part. That is, since the transistor MP2 operates as the current source I1 and also functions as a load circuit (corresponding to the load circuit L2 in FIG. 1), according to the present embodiment, the number of transistors is further increased than the configuration of FIG. Can be reduced.

（第５の実施形態）
図５は、本発明による増幅回路の第５の実施形態の構成を示す回路図である。同図を参照すると、本実施形態の増幅回路の構成が図１の構成と異なる点は、入力段１００内にＰ型ＭＯＳトランジスタＭＰ７およびＭＰ８が追加され、両者のゲートに適当な基準レベルの電圧ＶＰ３が供給されている点である。本実施形態では、ＶＰ３としてトランジスタＭＮ５のゲートとドレインとが同電位であるとき、トランジスタＭＮ５が電流源Ｉ３と同じ電流を流すような電位からＰ型ＭＯＳトランジスタの閾値電圧を減じた値を与えている。トランジスタＭＰ７・ＭＰ８はソースフォロア回路として動作し両トランジスタのソース電位は同一となる。従って差動対ＤＩＦを構成するトランジスタＭＰ５およびＭＰ６のソース電位・ドレイン電位が同一となる。つまり、本実施形態の入力段１００には、差動対ＤＩＦを構成するトランジスタＭＰ５およびＭＰ６のドレイン電圧を一定とする回路を備えていることになる。これにより、差動対ＤＩＦを構成するトランジスタＭＰ５およびＭＰ６のドレイン−ソース間電圧が異なることによって生じるオフセット特性の劣化を抑制することができる。 (Fifth embodiment)
FIG. 5 is a circuit diagram showing a configuration of the fifth embodiment of the amplifier circuit according to the present invention. Referring to the figure, the configuration of the amplifier circuit of the present embodiment is different from the configuration of FIG. 1 in that P-type MOS transistors MP7 and MP8 are added in the input stage 100, and appropriate reference level voltages are applied to the gates of both. The point is that VP3 is supplied. In this embodiment, when the gate and drain of the transistor MN5 have the same potential as VP3, a value obtained by subtracting the threshold voltage of the P-type MOS transistor from the potential at which the transistor MN5 flows the same current as the current source I3 is given. Yes. The transistors MP7 and MP8 operate as a source follower circuit, and the source potentials of both transistors are the same. Accordingly, the source potential and drain potential of the transistors MP5 and MP6 constituting the differential pair DIF are the same. That is, the input stage 100 of the present embodiment includes a circuit that makes the drain voltages of the transistors MP5 and MP6 constituting the differential pair DIF constant. Thereby, it is possible to suppress the deterioration of the offset characteristic caused by the difference between the drain-source voltages of the transistors MP5 and MP6 constituting the differential pair DIF.

（第６の実施形態）
図６は、本発明による増幅回路の第６の実施形態の構成を示す回路図である。同図を参照すると、本実施形態の増幅回路の構成が図２の構成と異なる点は、入力段１００においてトランジスタＭＰ５、ＭＰ４の接続方法を変更している点である。また、動作点設定回路内の電流源Ｉ２が差動対を構成するトランジスタＭＮ４の負荷回路（図２の負荷回路Ｌ２に対応）としても機能している点も、図２の構成と異なる。
さらに、図２の構成では互いに異なる２つの正電源１、正電源２を用いていたのに対し、本実施形態では同一電位の正電源２を用いている。こうすることで、図８の回路構成におけるプリバッファ段２００のトランジスタＱ１１を、入力段１００の負荷回路Ｌ１（すなわちトランジスタＭＰ６）により実現している。このため、本実施形態によれば、図８の回路構成におけるプリバッファ段２００のトランジスタＱ１１およびトランジスタＱ１１が形成する電流流路を削除することができる。 (Sixth embodiment)
FIG. 6 is a circuit diagram showing a configuration of the sixth embodiment of the amplifier circuit according to the present invention. Referring to the figure, the configuration of the amplifier circuit of the present embodiment is different from the configuration of FIG. 2 in that the connection method of the transistors MP5 and MP4 is changed in the input stage 100. The current source I2 in the operating point setting circuit also functions as a load circuit (corresponding to the load circuit L2 in FIG. 2) of the transistor MN4 constituting the differential pair, which is different from the configuration in FIG.
Further, in the configuration of FIG. 2, two positive power sources 1 and 2 that are different from each other are used, whereas in this embodiment, a positive power source 2 having the same potential is used. Thus, the transistor Q11 of the pre-buffer stage 200 in the circuit configuration of FIG. 8 is realized by the load circuit L1 (that is, the transistor MP6) of the input stage 100. Therefore, according to the present embodiment, the current flow path formed by the transistor Q11 and the transistor Q11 of the prebuffer stage 200 in the circuit configuration of FIG. 8 can be deleted.

さらに、図８の回路構成における動作点設定回路３００の負電源側の電流源であるトランジスタＱ１４、プリバッファ段２００のトランジスタＱ１３の機能を、本実施形態では負荷回路としても機能する電流源Ｉ２内のトランジスタＭＮ２で実現している。このため、本実施形態によれば、図８の回路構成よりもトランジスタ数を削除することができる。
さらに本実施形態では、動作点設定回路３００の電流源Ｉ２を構成するトランジスタＭＮ２は、負荷回路（図２中の負荷回路Ｌ２に対応）と、動作点設定回路の構成要素の一部とを兼ねている。このため、本実施形態によれば、図２の構成よりもトランジスタ数を削減できる。なお、トランジスタＭＰ４、ＭＰ５、ＭＮ２、の各ゲートには、それぞれ、適当な基準レベルの電圧ＶＰ４、ＶＰ３、ＶＮ１が供給されている。 Further, the functions of the transistor Q14, which is the current source on the negative power source side of the operating point setting circuit 300 in the circuit configuration of FIG. This is realized by the transistor MN2. Therefore, according to the present embodiment, the number of transistors can be eliminated from the circuit configuration of FIG.
Furthermore, in the present embodiment, the transistor MN2 constituting the current source I2 of the operating point setting circuit 300 serves as both a load circuit (corresponding to the load circuit L2 in FIG. 2) and a part of the components of the operating point setting circuit. ing. Therefore, according to the present embodiment, the number of transistors can be reduced as compared with the configuration of FIG. Note that voltages VP4, VP3, and VN1 of appropriate reference levels are supplied to the gates of the transistors MP4, MP5, and MN2, respectively.

本実施形態では、トランジスタＭＰ５のゲートとドレインとが同電位であるとき、トランジスタＭＰ５が電流源Ｉ３と同じ電流を流すような電位がＶＰ３として与えられており、トランジスタＭＰ５が電流源Ｉ３の４倍の電流を流すような電位がＶＰ４として与えられている。さらにトランジスタＭＮ２のゲートとドレインとが同電位であるとき、差動対への入力電圧ＶＩＮＮとＶＩＮＰとが同電位であるときに電流源Ｉ１が流す電流にトランジスタＭＰ４を流れる電流を加えた値と同じ電流をトランジスタＭＮ２が流すような電位がＶＮ１として与えられている。 In the present embodiment, when the gate and drain of the transistor MP5 are at the same potential, a potential at which the transistor MP5 flows the same current as the current source I3 is given as VP3, and the transistor MP5 is four times the current source I3. A potential that allows the current to flow is supplied as VP4. Further, when the gate and drain of the transistor MN2 are at the same potential, a value obtained by adding the current flowing through the transistor MP4 to the current flowing through the current source I1 when the input voltages VINN and VINP to the differential pair are at the same potential, A potential at which the same current flows through the transistor MN2 is given as VN1.

（第７の実施形態）
図７は、本発明による増幅回路の第７の実施形態の構成を示す回路図である。同図を参照すると、本実施形態では、図６の構成において、入力段１００内にＰ型ＭＯＳトランジスタＭＮ７およびＭＮ８が追加されている。そして、Ｐ型ＭＯＳトランジスタＭＮ７およびＭＮ８の両ゲートに適当な基準レベルの電圧ＶＮ３が供給されている。本実施形態では、ＶＮ３として、ＶＰ３に印加する値にＮ型ＭＯＳトランジスタの閾値電圧を加えた値を与えている。これにより、図５の場合と同様に、差動対ＤＩＦを構成するトランジスタＭＮ４およびＭＮ５のドレイン−ソース間電圧が異なることによって生じるオフセット特性の劣化を抑制することができる。 (Seventh embodiment)
FIG. 7 is a circuit diagram showing the configuration of the seventh embodiment of the amplifier circuit according to the present invention. Referring to this figure, in this embodiment, P-type MOS transistors MN7 and MN8 are added in the input stage 100 in the configuration of FIG. An appropriate reference level voltage VN3 is supplied to both gates of the P-type MOS transistors MN7 and MN8. In this embodiment, a value obtained by adding the threshold voltage of the N-type MOS transistor to the value applied to VP3 is given as VN3. Thereby, similarly to the case of FIG. 5, it is possible to suppress the deterioration of the offset characteristics caused by the difference between the drain-source voltages of the transistors MN4 and MN5 constituting the differential pair DIF.

１、２正電源
３負電源
１１プリアンプ
１２、１３トランジスタ
１４、１５カレントミラー回路
１６パワーアンプ
１００入力段
２００プリバッファ段
３００動作点設定回路
４００出力段
ＤＩＦ差動対
ＧＮＤ接地電源
Ｉ１、Ｉ２、Ｉ３定電流源
Ｌ１、Ｌ２負荷回路
ＭＮ１〜ＭＮ８Ｎ型ＭＯＳトランジスタ
ＭＰ１〜ＭＰ８Ｐ型ＭＯＳトランジスタ 1, 2 Positive power supply 3 Negative power supply 11 Preamplifier 12, 13 Transistors 14, 15 Current mirror circuit 16 Power amplifier 100 Input stage 200 Prebuffer stage 300 Operating point setting circuit 400 Output stage DIF Differential pair GND Ground power supplies I1, I2, I3 Constant current sources L1, L2 Load circuits MN1-MN8 N-type MOS transistors MP1-MP8 P-type MOS transistors

Claims

An amplifier circuit having an input stage for inputting a signal and an output stage for outputting a signal,
The input stage is
A differential pair constituted by first and second transistors;
A first and second load circuit provided corresponding to each of the first and second transistors constituting the differential pair and operating as a load of the corresponding transistor;
A power supply for supplying different power supply voltages to each other is connected to the first load circuit and the second load circuit.

The amplifier circuit according to claim 1,
An amplifier circuit comprising: a control circuit for making the drain voltages of the first and second transistors constituting the differential pair constant.

An amplifier circuit according to claim 1 or 2,
A constant current source connected to sources of the first and second transistors constituting the differential pair; and a power source connected to the constant current source includes the first load circuit and the second load circuit An amplifier circuit characterized by being different from a power source connected to a load circuit.

An amplifier circuit according to claim 3,
The power source connected to the constant current source is a ground power source,
One of the power supplies connected to the first load circuit and the second load circuit is a first positive power supply having a higher potential than the ground power supply, and the other is different from the first positive power supply. An amplifier circuit which is a second positive power supply having a potential .

An amplifier circuit according to any one of claims 1 to 4,
The output stage includes a pair of output transistors connected in series between the positive power source and the negative power source;
further,
An operating point setting circuit which has first and second current sources and a floating constant current source connected between the first and second current sources and determines an operating point of the pair of output transistors; An amplifier circuit comprising: