JP5275123B2 - Semiconductor device and manufacturing method of semiconductor device - Google Patents

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Description

本発明は、半導体素子を相互に電気的に接続するための半導体素子の接続構造を備え、複数の半導体素子を搭載した半導体装置及び半導体装置の製造方法に関する。 The present invention includes another connection structure of a semiconductor device for electrically connecting a semiconductor element, a method of manufacturing a semiconductor device and a semiconductor device mounted with a plurality of semiconductor elements.

半導体装置には、半導体素子の電極端子が形成された面内に接続用（実装用）のパッド（バンプ）が形成された、いわゆるウエハレベルパッケージと呼ばれる製品がある。この半導体装置は、半導体素子の電極端子が形成された面内に、電極端子から配線を引き出し（再配線）、電極端子形成面内にエリアアレイ状に接続用のパッドを配置したものである。このような形態のウエハレベルパッケージにおいては、半導体素子の電極端子形成面の全面を接続用のパッドを配置する領域として利用することにより、多ピンの半導体素子であっても、チップサイズに形成したパッケージとして提供することが可能となる。   Semiconductor devices include a product called a so-called wafer level package in which pads (bumps) for connection (mounting) are formed in a surface on which electrode terminals of semiconductor elements are formed. In this semiconductor device, wiring is drawn out from the electrode terminal (rewiring) on the surface where the electrode terminal of the semiconductor element is formed, and connection pads are arranged in an area array form on the electrode terminal formation surface. In such a wafer level package, the entire surface of the electrode terminal formation surface of the semiconductor element is used as an area for arranging the connection pads, so that even a multi-pin semiconductor element is formed in a chip size. It can be provided as a package.

特開２００３−１２４２７４号公報JP 2003-124274 A 特開２０００−２３６１５１号公報JP 2000-236151 A

ウエハレベルパッケージは、半導体装置の小型化を図るとともに、半導体素子の多ピン化にも対応できる構造としたものである。しかしながら、接続用のパッドを配置する領域が半導体素子の電極端子形成面の面内に限られることと、電極端子形成面の周縁部はダイシング領域として接続用のパッドを配置する領域として利用されないことと合わせて、半導体素子のピン数が増大してくると、接続用のパッドを配置することが困難になってくるという問題がある。   The wafer level package has a structure that can reduce the size of the semiconductor device and can cope with the increase in the number of pins of the semiconductor element. However, the region where the connection pads are arranged is limited to the surface of the electrode terminal formation surface of the semiconductor element, and the peripheral portion of the electrode terminal formation surface is not used as a region for arranging the connection pads as a dicing region. In addition, when the number of pins of the semiconductor element increases, there is a problem that it becomes difficult to arrange connection pads.

また、システム用の半導体装置においては、一つのパッケージ内に複数個の半導体素子を搭載する場合があり、このような製品では、半導体素子間におけるデータの伝送を高速で行う必要がある。従来は、半導体素子間をワイヤボンディングによって電気的に接続したり、半導体素子を搭載する配線基板を介して半導体素子間においてデータを伝送しているために、データの伝送に時間がかかるという問題があった。   In addition, in a semiconductor device for a system, a plurality of semiconductor elements may be mounted in one package. In such a product, it is necessary to transmit data between the semiconductor elements at high speed. Conventionally, semiconductor devices are electrically connected by wire bonding, or data is transmitted between semiconductor devices via a wiring board on which the semiconductor devices are mounted. there were.

本発明は、これらの課題を解決すべくなされたものであり、多ピンの半導体素子を搭載可能とし、半導体素子間のデータの伝送効率を向上させることを可能とする半導体素子の接続構造、半導体装置及び半導体装置の製造方法を提供するにある。   The present invention has been made to solve these problems, and a semiconductor element connection structure and semiconductor capable of mounting a multi-pin semiconductor element and improving the data transmission efficiency between the semiconductor elements. An apparatus and a method for manufacturing a semiconductor device are provided.

本発明に係る半導体装置は、素子搭載面に形成されたパッドを備えた配線基板と、電極端子形成面に形成された電極端子と、前記電極端子よりも外周縁側の前記電極端子形成面に形成され、前記電極端子と電気的に接続されたパッドとを備えた第１および第２半導体素子とを備え、前記第１および第２半導体素子が、前記素子搭載面と前記電極端子形成面とを対向させて前記素子搭載面内に隣接して搭載された半導体装置であって、隣接した前記第１および第２半導体素子の突き合わせられた側面を挟んで対をなすように、前記第１および第２半導体素子のパッドが配置され、対をなす前記第１および第２半導体素子のパッドにまたがって接合されたバンプを介して、前記第１および第２半導体素子が電気的に接続され、前記バンプは、ボールボンディング法によって形成され、前記配線基板のパッドと前記バンプとが接合され、前記配線基板上に前記第１および第２半導体素子が搭載される。 A semiconductor device according to the present invention is formed on a wiring board having a pad formed on an element mounting surface, an electrode terminal formed on an electrode terminal forming surface, and the electrode terminal forming surface on the outer peripheral side of the electrode terminal. And first and second semiconductor elements each having a pad electrically connected to the electrode terminal, wherein the first and second semiconductor elements include the element mounting surface and the electrode terminal forming surface. A semiconductor device mounted adjacently in the element mounting surface so as to face each other, wherein the first and second semiconductor devices are paired so as to sandwich the abutted side surfaces of the adjacent first and second semiconductor elements. The pads of the two semiconductor elements are arranged, and the first and second semiconductor elements are electrically connected via the bumps joined across the pads of the first and second semiconductor elements forming a pair, and the bumps The bo Formed by bonding method, and the pad of the wiring substrate bump is joined, the first and second semiconductor element is mounted on the wiring board.

ここで、対をなす前記第１および第２半導体素子のパッドは、平面形状が半円形状に形成され、半円の直線部分が相互に対向して配置されている。 Here, the pads of the first and second semiconductor elements forming a pair are formed in a semicircular shape in a planar shape, and the semicircular straight portions are arranged to face each other.

また、本発明に係る半導体素子とインターポーザを備える半導体装置は、配線基板上に半導体素子とインターポーザとが平面的に配置された半導体装置であって、前記半導体素子と前記インターポーザとが、側面を対向させ、相互に突き合わせて配置され、前記対向して配置された側面に沿った、前記半導体素子と前記インターポーザの表面上に、対向する配置にパッドが設けられ、前記対向して配置された双方のパッドに重複する配置にバンプがボールボンディング法によって形成して接合され、該バンプを介して、電気的に接続され、前記配線基板に形成されたパッドとボールボンディング法で形成された前記バンプが接合され、前記配線基板上に前記半導体素子および前記インターポーザが搭載される構成を備える。 Further, the semiconductor device comprising a semiconductor element and the interposer according to the present invention, there is provided a semiconductor device comprising a semiconductor element and the interposer are disposed in a plane on a wiring board, wherein the semiconductor element and the interposer, the sides A pad is provided in an opposing arrangement on the surface of the semiconductor element and the interposer along the side face arranged opposite to each other and facing each other, and the both are arranged opposite to each other. Bumps are formed and bonded to an arrangement overlapping with the pads of the wiring board by the ball bonding method , electrically connected via the bumps, and the pads formed on the wiring board and the bumps formed by the ball bonding method are The semiconductor element and the interposer are mounted on the wiring board .

また、本発明に係る半導体素子とインターポーザとを備える半導体装置は、配線基板上に２以上の半導体素子と単数または複数のインターポーザとが平面的に配置された半導体装置であって、前記半導体素子の少なくとも一組の半導体素子が、側面を対向させ、相互に突き合わせて配置され、前記対向して配置された側面に沿った、各前記半導体素子の電極端子形成面上に、対向する配置にパッドが設けられ、前記対向して配置された双方のパッドに重複する配置にバンプがボールボンディング法によって形成して接合され、該バンプを介して相互に電気的に接続され、前記半導体素子と前記インターポーザとが、側面を対向させ、相互に突き合わせて配置され、前記対向して配置された側面に沿った、前記半導体素子と前記インターポーザの表面上に、対向する配置にパッドが設けられ、前記対向して配置された双方のパッドに重複する配置にバンプがボールボンディング法によって形成して接合され、該バンプを介して電気的に接続され、前記配線基板に形成されたパッドとボールボンディング法で形成された前記バンプが接合され、前記配線基板上に前記半導体素子および前記インターポーザが搭載されることを特徴とする。 Further, the semiconductor device comprising a semiconductor element and the interposer according to the present invention, two or more semiconductor elements and a single number or a plurality of interposer a semiconductor device which is arranged in a plane on a wiring board, the semiconductor At least one set of semiconductor elements of the elements are disposed so as to face each other and face each other, and are disposed to face each other on the electrode terminal formation surface of each of the semiconductor elements along the oppositely disposed side surfaces. A pad is provided, and a bump is formed and bonded by a ball bonding method to an arrangement overlapping with both the pads arranged opposite to each other, and electrically connected to each other through the bump, and the semiconductor element and the The interposer is disposed so as to face each other and face each other, and the semiconductor element and the interposer along the oppositely disposed side surface On the surface, the pad is provided in the arrangement that faces said opposed to bumps arranged to overlap placed both pads are joined to form a ball bonding method, are electrically connected via the bumps The pads formed on the wiring board and the bumps formed by a ball bonding method are bonded, and the semiconductor element and the interposer are mounted on the wiring board .

また、本発明に係る半導体装置の製造方法は、素子搭載面とこれと反対側の実装面とを有する絶縁層と、前記実装面に形成された配線層と、前記配線層と電気的に接続され、前記絶縁層に形成されたビアとを備えた配線基板の素子搭載面上に、複数の半導体素子と単数または複数のインターポーザとが搭載された半導体装置の製造方法であって、（ａ）支持板上に、前記複数の半導体素子と、前記単数または複数のインターポーザとを、前記半導体素子同士の側面および前記半導体素子と前記インターポーザとの側面を対向させて、平面的に配置する工程と、（ｂ）前記（ａ）工程後に、前記半導体素子と前記インターポーザの面内に形成されたパッドにバンプをボールボンディング法によって形成して接合する際に、前記半導体素子の対向辺を挟んで配置された双方のパッドに重複する配置にバンプを接合するとともに、前記半導体素子と前記インターポーザの対向辺を挟んで配置された双方のパッドに重複する配置にバンプを接合する工程と、（ｃ）前記（ｂ）工程後に、前記バンプが形成された前記半導体素子および前記インターポーザの面上に前記配線基板を構成する前記絶縁層を形成する工程と、（ｄ）前記（ｃ）工程後に、前記絶縁層の実装面側から底面に前記バンプを露出する凹穴を形成した後、該凹穴に導体を充填して前記絶縁層に前記ビアを形成する工程と、（ｅ）前記（ｄ）工程後に、前記絶縁層の実装面上に、前記バンプと電気的に接続される配線層を形成する工程と、（ｆ）前記（ｅ）工程後に、前記支持板から前記半導体素子と前記インターポーザとを分離する工程とを備える。 The method for manufacturing a semiconductor device according to the present invention includes an insulating layer having an element mounting surface and a mounting surface opposite to the element mounting surface, a wiring layer formed on the mounting surface, and an electrical connection to the wiring layer. And a method of manufacturing a semiconductor device in which a plurality of semiconductor elements and one or a plurality of interposers are mounted on an element mounting surface of a wiring board having vias formed in the insulating layer, on a support plate, wherein a plurality of semiconductor elements, the one or more of the interposer, so as to face the side surface of said the side surface and the semiconductor element between the semiconductor element interposer, comprising the steps of planarly disposed, (B) After the step (a), when bumps are formed and bonded to the pads formed in the surface of the semiconductor element and the interposer by a ball bonding method, Bonding bumps to an arrangement overlapping with both pads arranged across the side, and bonding bumps to an arrangement overlapping both pads arranged across the opposite sides of the semiconductor element and the interposer; and (C) After the step (b), forming the insulating layer constituting the wiring board on the surface of the semiconductor element on which the bumps are formed and the interposer; and (d) the step (c). And (e) the step of forming the via in the insulating layer by forming a concave hole exposing the bump from the mounting surface side to the bottom surface of the insulating layer and then filling the concave hole with a conductor; after step d), said on a mounting surface of the insulating layer, and forming the bumps electrically connected to the wiring layer, (f) the (e) after step, the support plate or al before Symbol semiconductor element And the interposer And a step of separating.

また、本発明に係る半導体装置の製造方法は、（ａ）支持板上に、複数の半導体素子と、単数または複数のインターポーザとを、前記半導体素子同士の側面および前記半導体素子と前記インターポーザとの側面を対向させて、平面的に配置する工程と、（ｂ）前記（ａ）工程後に、前記支持板の前記半導体素子と前記インターポーザが支持された片面を、前記半導体素子と前記インターポーザの表面及び側面を樹脂によって被覆するように樹脂成形する工程と、（ｃ）前記（ｂ）工程後に、前記樹脂の表面に前記半導体素子と前記インターポーザの面内に形成されたパッドを露出させる工程と、（ｄ）前記（ｃ）工程後に、前記半導体素子と前記インターポーザに形成されたパッドにバンプをボールボンディング法によって形成して接合する際に、前記半導体素子の対向辺を挟んで配置された双方のパッドに重複する配置にバンプを接合するとともに、前記半導体素子と前記インターポーザの対向辺を挟んで配置された双方のパッドに重複する配置にバンプを接合する工程と、（ｅ）前記（ｄ）工程後に、前記支持板から前記樹脂により一体的に保形支持された前記半導体素子と前記インターポーザとを分離する工程と、（ｆ）前記（ｅ）工程後に、前記配線基板に形成されたパッドに前記バンプを接合して、前記配線基板上に一体的に保形支持された前記半導体素子および前記インターポーザを搭載する工程とを備える。 Moreover, the manufacturing method of the semiconductor device according to the present invention includes: (a) a plurality of semiconductor elements and one or a plurality of interposers on a support plate; a side surface of the semiconductor elements; and the semiconductor elements and the interposer. (B) After the step (a), after the step (a), the one side of the support plate on which the semiconductor element and the interposer are supported is connected to the surface of the semiconductor element and the interposer. a step of resin molding to the side coated by the resin, thereby exposing the (c) the (b) after step, pads formed in the plane of the semiconductor element and the interposer on the surface of the resin, ( d) After the step (c) , bumps are formed and bonded to the pads formed on the semiconductor element and the interposer by a ball bonding method . When bonding, bumps are joined to an arrangement that overlaps both pads arranged across the opposite side of the semiconductor element, and overlaps both pads arranged across the opposite side of the semiconductor element and the interposer. placing the bonding bumps of the steps of separating the interposer and (e) wherein (d) after the step, the semiconductor element which is integrally shape retaining supported by the support plate or et previous SL resin, (F) After the step (e), bonding the bumps to pads formed on the wiring board, and mounting the semiconductor element and the interposer integrally held and supported on the wiring board; Is provided.

本発明に係る半導体素子の接続構造、半導体装置によれば、バンプを介して半導体素子同士、あるいは半導体素子とインターポーザとが電気的に接続された構造を備えることから、半導体装置の製造が容易であり、装置の小型化を図ることができ、データの伝送に用いられる配線長が短縮されて、データ伝送特性のすぐれた半導体装置として提供される。また、本発明に係る半導体装置の製造方法によれば、バンプを利用して半導体素子を電気的に接続する構成を備える半導体素子を容易に製造することができる。   According to the semiconductor element connection structure and the semiconductor device according to the present invention, since the semiconductor element or the semiconductor element and the interposer are electrically connected via bumps, the semiconductor device can be easily manufactured. In addition, the device can be miniaturized, the wiring length used for data transmission can be shortened, and the semiconductor device can be provided with excellent data transmission characteristics. In addition, according to the method for manufacturing a semiconductor device according to the present invention, it is possible to easily manufacture a semiconductor element having a configuration in which the semiconductor elements are electrically connected using bumps.

２つの半導体素子の接続構造を示す平面図である。It is a top view which shows the connection structure of two semiconductor elements. 半導体素子の対向辺に形成されたパッドにバンプを接合する方法を示す説明図である。It is explanatory drawing which shows the method of joining a bump to the pad formed in the opposing side of a semiconductor element. 半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of a semiconductor device. バンプが接合される半導体素子のパッドの例を示す断面図である。It is sectional drawing which shows the example of the pad of the semiconductor element with which a bump is joined. 半導体素子とインターポーザとの接続構造を示す平面図である。It is a top view which shows the connection structure of a semiconductor element and an interposer. 半導体装置の外部接続端子を形成した面の平面図である。It is a top view of the surface in which the external connection terminal of the semiconductor device was formed. インターポーザを備える半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of a semiconductor device provided with an interposer. インターポーザを備える半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of a semiconductor device provided with an interposer. インターポーザを備える半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of a semiconductor device provided with an interposer. インターポーザを備える半導体装置の変形例を示す平面図である。It is a top view which shows the modification of a semiconductor device provided with an interposer. インターポーザを備える半導体装置の変形例を示す平面図である。It is a top view which shows the modification of a semiconductor device provided with an interposer. インターポーザを備える半導体装置の変形例を示す平面図である。It is a top view which shows the modification of a semiconductor device provided with an interposer. 樹脂成形を利用するインターポーザを備える半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of a semiconductor device provided with the interposer using resin molding. 樹脂成形を利用するインターポーザを備える半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of a semiconductor device provided with the interposer using resin molding. 樹脂成形を利用するインターポーザを備える半導体装置の断面図である。It is sectional drawing of a semiconductor device provided with the interposer using resin molding. 樹脂成形を利用するインターポーザを備える半導体装置の平面図である。It is a top view of a semiconductor device provided with an interposer using resin molding. 樹脂成形を利用するインターポーザを備える半導体装置の変形例の平面図である。It is a top view of the modification of a semiconductor device provided with the interposer using resin molding.

（半導体素子の接続構造）
本発明に係る半導体装置は、複数の半導体素子を平面的に配置し、相互に電気的に接続して、一つのパッケージ内に搭載したものである。
図１は、２つの半導体素子１０、１２を一つのパッケージに搭載する場合の半導体素子の接続構造を示す。半導体素子１０、１２は、ペリフェラル配置に電極端子１４を配置したものであり、半導体素子１０、１２の実装に用いられるパッドは、各々の半導体素子１０、１２の電極端子形成面にエリアアレイ配置に配列されている。 (Semiconductor element connection structure)
In the semiconductor device according to the present invention, a plurality of semiconductor elements are arranged in a plane, are electrically connected to each other, and are mounted in one package.
FIG. 1 shows a connection structure of semiconductor elements when two semiconductor elements 10 and 12 are mounted in one package. The semiconductor elements 10 and 12 have electrode terminals 14 arranged in a peripheral arrangement, and pads used for mounting the semiconductor elements 10 and 12 are arranged in an area array arrangement on the electrode terminal formation surface of each semiconductor element 10 and 12. It is arranged.

図１は、各々のパッドにバンプ１６（図の円形部分）を接合した状態を示す。バンプ１６はたとえば、金線を用いたボールボンディング法によって形成される。
電極端子１４とパッドとは再配線パターンを介して電気的に接続されている。図１においては、再配線パターンを省略している。また、電極端子１４はパッドが形成される面よりも下層にある。図１においては、電極端子１４とバンプ１６の配置位置をともに示している。 FIG. 1 shows a state in which bumps 16 (circular portions in the figure) are bonded to the respective pads. The bump 16 is formed by, for example, a ball bonding method using a gold wire.
The electrode terminal 14 and the pad are electrically connected via a rewiring pattern. In FIG. 1, the rewiring pattern is omitted. The electrode terminal 14 is in a lower layer than the surface on which the pad is formed. In FIG. 1, the arrangement positions of the electrode terminals 14 and the bumps 16 are both shown.

ウエハレベルパッケージの製造工程においては、半導体ウエハの段階において所要の加工を施した後、半導体ウエハをダイシングして個片の半導体素子とする。したがって、半導体ウエハの段階において、隣接する半導体素子の境界部分には、ブレード刃が通過する領域が確保されている。
半導体素子の電極端子が半導体素子の外周縁から若干離間する内側に配置されているのは、ブレード刃が通過する領域を確保し、ダイシング時の加工ばらつきや加工時に生じるばりによる影響を受けないようにするためである。 In the manufacturing process of the wafer level package, after performing necessary processing at the stage of the semiconductor wafer, the semiconductor wafer is diced into individual semiconductor elements. Therefore, at the stage of the semiconductor wafer, a region through which the blade blade passes is secured at the boundary portion between adjacent semiconductor elements.
The electrode terminal of the semiconductor element is arranged on the inner side slightly separated from the outer peripheral edge of the semiconductor element so as to ensure a region through which the blade blade passes so as not to be affected by processing variations during dicing and flash generated during processing. It is to make it.

従来の半導体素子（ウエハレベルパッケージ）においては、電極端子が形成された領域よりも外側域についてはダイシング刃が通過する位置に近くなるために、再配線パターンを形成したり接続用のパッドを形成することは、行われていない。
これに対して、本実施形態の半導体素子１０、１２においては、電極端子１４が配置されている位置よりも外側域に再配線パターンを延出させ、電極端子１４が配置されている位置よりも外側にパッドを配置する。 In a conventional semiconductor device (wafer level package), the outer region is closer to the position through which the dicing blade passes than the region where the electrode terminals are formed, so a rewiring pattern or a connection pad is formed. It is not done.
On the other hand, in the semiconductor elements 10 and 12 of the present embodiment, the rewiring pattern is extended to the outside region from the position where the electrode terminal 14 is disposed, and than the position where the electrode terminal 14 is disposed. Place the pads on the outside.

図１において、バンプ１６ａは電極端子１４によって囲まれた領域の外側に配置されたバンプである。バンプ１６ｂは、電極端子１４の外側領域に配置されたバンプのうち、とくに隣り合った半導体素子１０、１２の側面間をまたぐようにして、半導体素子１０、１２の双方の電極端子形成面上に、対向する配置に形成されているパッドにともに接合されているバンプである。 In FIG. 1, the bump 16 a is a bump disposed outside the region surrounded by the electrode terminals 14. Bumps 16b, out of the van-flop disposed in the outer region of the electrode terminal 14, so as to straddle between the side surfaces of the semiconductor elements 10, 12 adjacent in particular, both of the semiconductor devices 10 and 12 of the electrode terminal formation surface on In addition, the bumps are bonded to the pads formed in the opposing arrangement.

図１に示すように、本発明に係る半導体装置においては、２つの半導体素子１０、１２を搭載する場合に、２つの半導体素子１０、１２の一つの側面を突き合わせるようにして配置し、半導体素子１０、１２の対向する側面を挟んで対向する位置にある一組のパッドに一つのバンプ１６ｂを接合する。
図１においては、説明上、半導体素子１０、１２の対向辺（対向側面）を、若干、離間させた配置として示している。半導体素子１０、１２をバンプ１６ｂによって接合する際には、半導体素子１０、１２の対向側面を突き合わせるように配置する。並置する半導体素子１０、１２の対向側面は接触している場合もあるし、若干、隙間が生じている場合もある。隙間が生じた場合でも、隙間間隔は微小である。 As shown in FIG. 1, in the semiconductor device according to the present invention, when two semiconductor elements 10 and 12 are mounted, the semiconductor devices 10 and 12 are arranged so that one side faces each other. One bump 16b is joined to a pair of pads at positions facing each other across the opposing side surfaces of the elements 10 and 12.
In FIG. 1, the opposing sides (opposing side surfaces) of the semiconductor elements 10 and 12 are shown as being slightly spaced from each other for explanation. When the semiconductor elements 10 and 12 are joined by the bumps 16b, the semiconductor elements 10 and 12 are disposed so as to face each other. The opposing side surfaces of the semiconductor elements 10 and 12 placed side by side may be in contact with each other, or a slight gap may be formed. Even when a gap is generated, the gap interval is very small.

図２は、２つの半導体素子１０、１２の電極端子形成面上で対向する位置に形成された一組のパッドにバンプ１６ｂを接合する方法を示す説明図である。
図２（ａ）は、半導体ウエハの状態における電極端子１４とパッド１５の平面配置、図２（ｂ）は、半導体ウエハをダイシングした状態、図２（ｃ）は、隣り合った半導体素子のパッド１５にバンプ１６ｂを接合した状態の平面図である。 FIG. 2 is an explanatory diagram showing a method of bonding the bumps 16b to a pair of pads formed at positions facing each other on the electrode terminal formation surfaces of the two semiconductor elements 10 and 12. As shown in FIG.
2A is a planar arrangement of the electrode terminals 14 and the pads 15 in a semiconductor wafer state, FIG. 2B is a state in which the semiconductor wafer is diced, and FIG. 2C is a pad of adjacent semiconductor elements. 15 is a plan view of a state in which a bump 16b is bonded to the bump 15. FIG.

図２（ａ）において、A線は、半導体ウエハにおけるダイシング位置（ブレード刃が通過する中心位置）を示す。個片に分離される半導体素子はダイシング位置を挟んで、電極端子１４とパッド１５とが対称に配置されている。前述したように、本実施形態の半導体素子１０、１２においては、電極端子１４が形成されている位置よりも外側（ダイシング位置に接近する側）に再配線パターン１３を延出させ、再配線パターン１３の端部にパッド１５を形成している。パッド１５はダイシング時にダイシング刃と干渉しない位置で、できるだけ半導体素子の外縁（エッジ部）に接近させて形成する。   In FIG. 2A, line A indicates the dicing position (the center position through which the blade blade passes) in the semiconductor wafer. In the semiconductor element separated into individual pieces, the electrode terminal 14 and the pad 15 are arranged symmetrically across the dicing position. As described above, in the semiconductor elements 10 and 12 of the present embodiment, the rewiring pattern 13 is extended to the outside (side approaching the dicing position) from the position where the electrode terminal 14 is formed, and the rewiring pattern A pad 15 is formed at the end of 13. The pad 15 is formed as close as possible to the outer edge (edge portion) of the semiconductor element at a position where it does not interfere with the dicing blade during dicing.

バンプを接合するパッドは、バンプの平面形状に合わせて通常は円形に形成する。本実施形態においては、半導体素子１０、１２の突き合わせ辺（接合時に対向配置させる辺）に設けるパッド１５については、平面形状を半円形とし、半円の直線部分がダイシング線と平行となる向きに形成している。
なお、半導体素子１０、１２の対向辺に沿ったパッド１５以外については、従来と同様に、平面形状を円形に形成する。ただし、半導体素子１０、１２の外周縁に沿って形成するパッドが、他の半導体素子やインターポーザと電気的に導通させるためのものである場合には、本実施形態と同様に半円形状の平面形状に形成するのがよい。 The pads for bonding the bumps are usually formed in a circular shape in accordance with the planar shape of the bumps. In the present embodiment, the pad 15 provided on the abutting side of the semiconductor elements 10 and 12 (side to be oppositely arranged at the time of bonding) has a planar shape in a semicircular shape, and the semicircular linear portion is in a direction parallel to the dicing line. Forming.
Except for the pads 15 along the opposite sides of the semiconductor elements 10 and 12, the planar shape is formed in a circle as in the conventional case. However, when the pads formed along the outer peripheral edges of the semiconductor elements 10 and 12 are for electrical conduction with other semiconductor elements or interposers, a semicircular plane is formed as in the present embodiment. It is good to form in a shape.

図２（ｂ）は、半導体ウエハをダイシングして個片化した状態である。図のBの領域が、ダイシングの際に、ダイシング刃が通過する領域である。パッド１５を形成する位置は、ダイシング刃の厚さ（例として２０μｍ）、ダイシングの際に発生するばりによる作用、加工時におけるダイシング位置のばらつきを考慮して設計する。   FIG. 2B shows a state where the semiconductor wafer is diced into individual pieces. The region B in the figure is a region through which the dicing blade passes during dicing. The position where the pad 15 is formed is designed in consideration of the thickness of the dicing blade (for example, 20 μm), the action caused by the flash generated during dicing, and the variation in the dicing position during processing.

図２（ｃ）は、半導体素子１０、１２を並置させ、半導体素子１０、１２の対向する側面を挟んで対置されたパッド１５の双方に重複する配置にバンプ１６ｂを接合した状態（図１の半導体素子１０、１２の接合部分を拡大した構造）を示す。半円形状のパッド１５が対向して配置されることにより、接合部分におけるパッド１５をあわせた形状が円形状となり、２つのパッド１５の双方にまたがるようにしてバンプ１６ｂが接合される。   FIG. 2C shows a state in which the semiconductor elements 10 and 12 are juxtaposed, and the bumps 16b are joined to an arrangement overlapping both of the pads 15 opposed to each other across the opposing side surfaces of the semiconductor elements 10 and 12 (FIG. 1). 1 shows a structure in which the joint portion of the semiconductor elements 10 and 12 is enlarged. By arranging the semi-circular pads 15 so as to face each other, the combined shape of the pads 15 in the bonding portion becomes a circular shape, and the bumps 16 b are bonded so as to straddle both the two pads 15.

使用する金線の太さにもよるが、ボールボンディングによって金バンプを形成する場合に、ボール部分の外径が１００μｍ程度の金バンプを形成することは容易である。ボールボンディングによって金バンプを形成する場合、太さ２５μｍの金線を用いると溶融したボール部分は５０μｍ径程度となり、ボンディング時にキャピラリによってボール部分を押圧することにより、１００μｍ径程度に広がる。半導体素子の電極端子１４からダイシング後の半導体素子の外周縁位置（エッジ部）までの距離は５０〜１００μｍ程度であり、半導体素子の側面を突き合わせて配置した場合の配置間隔を１００μｍ程度以下に設定することは十分に可能である。
金バンプの大きさは使用する金線の太さにもよるから、大きなバンプを形成する必要がある場合には、太い金線を選択して使用すればよい。 Although depending on the thickness of the gold wire to be used, when forming the gold bump by ball bonding, it is easy to form the gold bump having an outer diameter of the ball portion of about 100 μm. When gold bumps are formed by ball bonding, when a gold wire having a thickness of 25 μm is used, the melted ball portion has a diameter of about 50 μm, and the ball portion is expanded to a diameter of about 100 μm by pressing the ball portion with a capillary during bonding. The distance from the electrode terminal 14 of the semiconductor element to the outer peripheral edge position (edge part) of the semiconductor element after dicing is about 50 to 100 μm, and the arrangement interval when the side surfaces of the semiconductor element are butted is set to about 100 μm or less. It is fully possible to do.
Since the size of the gold bump depends on the thickness of the gold wire to be used, if a large bump needs to be formed, a thick gold wire may be selected and used.

（半導体装置）
図３は、ウエハレベルにおいてバンプ接続用のパッドを形成し、半導体ウエハをダイシングした後、半導体素子のパッドにバンプを接合し、半導体素子を配線基板に搭載して半導体装置を形成するまでの概略工程を示す。
図３（ａ）は、ウエハ段階において、再配線パターン１３とパッド１５とを形成した状態を示す。パッド１５ａは電極端子１４よりも外側域（電極端子が配置された位置と半導体素子の外周縁との間の領域）に形成されたものを示す。 (Semiconductor device)
FIG. 3 is a schematic view of forming a semiconductor device by forming bump connection pads at the wafer level, dicing the semiconductor wafer, bonding the bumps to the pads of the semiconductor elements, and mounting the semiconductor elements on a wiring board. A process is shown.
FIG. 3A shows a state in which the rewiring pattern 13 and the pad 15 are formed in the wafer stage. The pad 15a shows what was formed in the outer side area (area | region between the position where the electrode terminal is arrange | positioned, and the outer periphery of a semiconductor element) rather than the electrode terminal 14. FIG.

再配線パターン１３は、半導体素子の電極端子形成面内において、エリアアレイ状に配置されたパッド１５、１５ａと電極端子１４とを電気的に接続するようにパターン形成される。再配線パターン１３は、従来のウエハレベルパッケージの製造方法と同様に、半導体ウエハ５の表面にレジストをコーティングし、再配線パターンのパターンにしたがってレジストを露光及び現像してレジストパターンを形成し、めっきにより再配線パターンとなる導体部を形成することによって形成できる。   The rewiring pattern 13 is formed in a pattern so as to electrically connect the pads 15 and 15a arranged in an area array and the electrode terminals 14 within the electrode terminal formation surface of the semiconductor element. The rewiring pattern 13 is formed by coating a resist on the surface of the semiconductor wafer 5 and exposing and developing the resist in accordance with the rewiring pattern pattern to form a resist pattern in the same manner as the conventional wafer level package manufacturing method. Thus, it can be formed by forming a conductor portion to be a rewiring pattern.

図４は、パッド１５の形成例を示す。図４（ａ）は、再配線パターン１３を被覆する保護膜６から、パッド１５となる再配線パターン１３の部位を露出させ、露出表面に保護めっき１５ｃを施してパッド１５とした例である。保護めっき１５ｃには金めっき等が用いられる。
図４（ｂ）は、再配線パターン１３を被覆する保護膜６から露出させたパッド１５となる部位に、めっきを盛り上げてポスト１５ｄを形成し、ポスト１５ｄの表面に保護めっき１５ｃを施してパッド１５とした例である。
図４（ｃ）は、めっきを盛り上げてポスト１５ｄを形成する際に、ポスト１５ｄの上部が保護膜６の表面上で側方に張り出すように形成した例である。
再配線パターン１３及びポスト１５ｄには、電気抵抗の小さい銅が用いられる。 FIG. 4 shows an example of forming the pad 15. FIG. 4A shows an example in which the portion of the rewiring pattern 13 that becomes the pad 15 is exposed from the protective film 6 that covers the rewiring pattern 13, and the exposed surface is subjected to protective plating 15 c to form the pad 15. Gold plating or the like is used for the protective plating 15c.
In FIG. 4B, the post 15d is formed by raising the plating at the portion to be the pad 15 exposed from the protective film 6 covering the rewiring pattern 13, and the surface of the post 15d is subjected to the protective plating 15c. 15 is an example.
FIG. 4C shows an example in which the upper portion of the post 15 d is formed so as to project sideways on the surface of the protective film 6 when the post 15 d is formed by raising the plating.
Copper having a small electric resistance is used for the rewiring pattern 13 and the post 15d.

再配線パターン１３を形成する工程と、ポスト１５ｄを形成する工程はウエハレベルにおける工程である。保護めっき１５ｃは半導体ウエハ５を個片にダイシングした後に行ってもよいし、ウエハレベルにおいて行ってもよい。図４は、半導体ウエハ５をダイシングした後に保護めっき１５ｃを施した例である。図４では、パッド１５にバンプを接合する状態を合わせて示した。   The process of forming the rewiring pattern 13 and the process of forming the post 15d are processes at the wafer level. The protective plating 15c may be performed after the semiconductor wafer 5 is diced into individual pieces, or may be performed at the wafer level. FIG. 4 shows an example in which the protective plating 15c is applied after the semiconductor wafer 5 is diced. In FIG. 4, the state in which the bump is bonded to the pad 15 is also shown.

ウエハレベルにおいて再配線パターン１３を形成した後（図３（ａ））、半導体ウエハをダイシングし、個片の半導体素子とする。図３（ａ）において、A−A線位置が半導体ウエハのダイシング位置である。
次いで、個片化された半導体素子の電極端子形成面側に形成されたパッド１５、１５ａにバンプを接合する（図３（ｂ））。図３（ｂ）は、半導体素子１０、１２の対向辺上のパッド１５ａと他のパッド１５ａとパッド１５にバンプ１６ｂ、１６ａ、１６が接合された状態を示す。 After the rewiring pattern 13 is formed at the wafer level (FIG. 3A), the semiconductor wafer is diced to form individual semiconductor elements. In FIG. 3A, the AA line position is the dicing position of the semiconductor wafer.
Next, bumps are bonded to the pads 15 and 15a formed on the electrode terminal forming surface side of the separated semiconductor element (FIG. 3B). FIG. 3B shows a state in which the bumps 16 b, 16 a, and 16 are bonded to the pad 15 a, the other pad 15 a, and the pad 15 on the opposite sides of the semiconductor elements 10 and 12.

バンプ１６、１６ａ、１６ｂは、金線を用いたボールボンディング法によって形成する。ボールボンディング法においては、パッド位置に合わせてキャピラリを移動させてバンプを形成するから、半導体素子１０、１２上における任意のパッド配置に合わせてバンプ１６を形成することができる。
２枚の半導体素子１０、１２を並置した対向辺部分では、対向配置されている一対のパッド１５ａの中央位置をねらいとしてボールボンディングすることによって、半導体素子１０、１２の対向辺上のパッド１５ａの双方に掛け渡すように（対向辺と交差）してバンプ１６ｂを接合することができる。
なお、バンプ１６、１６ａ、１６ｂは金バンプに限られるものではなく、アルミニウム等の他の導電材を用いることも可能である。 The bumps 16, 16a and 16b are formed by a ball bonding method using a gold wire. In the ball bonding method, the bump is formed by moving the capillary according to the pad position, so that the bump 16 can be formed in accordance with any pad arrangement on the semiconductor elements 10 and 12.
In the opposite side portion where the two semiconductor elements 10 and 12 are juxtaposed, ball bonding is performed with the aim of the center position of the pair of opposed pads 15a so that the pads 15a on the opposite sides of the semiconductor elements 10 and 12 are located. The bumps 16b can be joined so as to extend over both sides (crossing the opposite side).
The bumps 16, 16a, and 16b are not limited to gold bumps, and other conductive materials such as aluminum can be used.

図３（ｃ）は、バンプ１６ｂを介して電気的に接続された半導体素子１０、１２を配線基板２０に搭載した半導体装置を示す。配線基板２０の半導体素子１０、１２を搭載する一方の面には、半導体素子１０、１２に形成されているバンプ１６と同一の平面配置にパッド２２が設けられ、他方の面にはスルーホール２４を介してパッド２２と電気的に接続されたランド２３が形成されている。   FIG. 3C shows a semiconductor device in which the semiconductor elements 10 and 12 electrically connected via the bumps 16 b are mounted on the wiring board 20. On one surface of the wiring board 20 on which the semiconductor elements 10 and 12 are mounted, pads 22 are provided in the same plane arrangement as the bumps 16 formed on the semiconductor elements 10 and 12, and through holes 24 are provided on the other surface. A land 23 electrically connected to the pad 22 through the pad is formed.

半導体素子１０、１２は、配線基板２０のパッド２２に供給されたはんだ２５により、バンプ１６をパッド２２にはんだ接合されて搭載されている。
半導体素子１０、１２のバンプ１６、１６ａをパッド２２に接合した後、半導体素子１０、１２と配線基板２０との間の隙間部分にアンダーフィル樹脂２６を充填し、半導体素子１０、１２と配線基板２０との接合部分を樹脂によって封止する。アンダーフィル樹脂２６を熱硬化させることにより、半導体素子１０、１２と配線基板２０とが一体接合され、半導体素子１０、１２と配線基板２０との電気的接続が確保される。 The semiconductor elements 10 and 12 are mounted by soldering the bumps 16 to the pads 22 with the solder 25 supplied to the pads 22 of the wiring board 20.
After bonding the bumps 16 and 16a of the semiconductor elements 10 and 12 to the pad 22, the underfill resin 26 is filled in a gap portion between the semiconductor elements 10 and 12 and the wiring board 20, and the semiconductor elements 10 and 12 and the wiring board are filled. The joint portion with 20 is sealed with resin. By thermally curing the underfill resin 26, the semiconductor elements 10, 12 and the wiring substrate 20 are integrally joined, and electrical connection between the semiconductor elements 10, 12 and the wiring substrate 20 is ensured.

半導体素子１０、１２を配線基板２０に実装する方法は、はんだ接合に限られるものではない。たとえば、配線基板２０の搭載面と半導体素子１０、１２との間に異方導電性フィルムを介在させ、異方導電性フィルムを用いて半導体素子１０、１２を配線基板２０に接合することにより、バンプ１６が形成された部位のみにおいてパッド２２とバンプ１６とを電気的に導通させて搭載することも可能である。   The method of mounting the semiconductor elements 10 and 12 on the wiring board 20 is not limited to solder bonding. For example, an anisotropic conductive film is interposed between the mounting surface of the wiring board 20 and the semiconductor elements 10 and 12, and the semiconductor elements 10 and 12 are bonded to the wiring board 20 using the anisotropic conductive film. It is also possible to mount the pad 22 and the bump 16 in an electrically conductive state only at the portion where the bump 16 is formed.

図３（ｃ）においては、半導体素子１０、１２の対向辺上に設けるバンプ１６ｂについては配線基板２０に接合していないが、配線基板２０にバンプ１６ｂと接合されるパッド２２を設けて、バンプ１６ｂをパッド２２にはんだ接合することもできる。バンプ１６ｂが配線基板２０に設けられた配線と電気的に接続する必要がない場合には、バンプ１６ｂを接続するパッドを、いずれの配線とも電気的に導通しないダミーのパッドとしておけばよい。   In FIG. 3C, the bumps 16b provided on the opposite sides of the semiconductor elements 10 and 12 are not bonded to the wiring board 20. However, the pads 22 bonded to the bumps 16b are provided on the wiring board 20 to provide bumps. 16b can be soldered to the pad 22 as well. When the bump 16b does not need to be electrically connected to the wiring provided on the wiring substrate 20, the pad connecting the bump 16b may be a dummy pad that is not electrically connected to any wiring.

本実施形態の半導体装置においては、半導体素子１０、１２同士の電気的接続が、半導体素子１０、１２の対向辺に沿って設けたパッド１５にバンプ１６ｂを接合することによって、半導体素子１０、１２の電極端子形成面上における配線を経由してなされる。したがって、データ伝送に用いる配線長を最短とすることができ、データの伝送速度を高速化することができる。たとえば、半導体素子１０、１２の電気的接続を、配線基板２０側の配線を経由して行う場合と比較すると、隣接する半導体素子１０、１２間で接続する方法は、はるかに配線長が短くなる。また、半導体素子１０、１２は隣接した配置となることから、複数の半導体素子を搭載した場合の半導体装置の小型化が図れる。   In the semiconductor device of this embodiment, the semiconductor elements 10 and 12 are electrically connected by bonding the bumps 16b to the pads 15 provided along the opposite sides of the semiconductor elements 10 and 12. This is done via wiring on the electrode terminal formation surface. Therefore, the wiring length used for data transmission can be minimized, and the data transmission speed can be increased. For example, compared with the case where the electrical connection of the semiconductor elements 10 and 12 is performed via the wiring on the wiring board 20 side, the wiring length is much shorter in the method of connecting between the adjacent semiconductor elements 10 and 12. . Further, since the semiconductor elements 10 and 12 are arranged adjacent to each other, the semiconductor device can be reduced in size when a plurality of semiconductor elements are mounted.

上記例は２つの半導体素子１０、１２を接合した例であるが、３つ以上の半導体素子を接合する場合も、側面を突き合わせて配置した半導体素子の対向側面（対向辺）に沿って設けたパッドに掛け渡すようにバンプを接合することにより、バンプを介して半導体素子を相互に電気的に接続することができる。
また、半導体素子の突き合わせ辺（対向辺）上に設けるパッド（接続部）は、通常は、複数個所に設けるが、接続部を１個所とする場合を排除するものではない。 The above example is an example in which two semiconductor elements 10 and 12 are joined. However, when three or more semiconductor elements are joined, the semiconductor elements 10 and 12 are provided along the opposing side surfaces (opposite sides) of the semiconductor elements that are arranged to face each other. By bonding the bumps so as to hang over the pads, the semiconductor elements can be electrically connected to each other via the bumps.
In addition, the pads (connection portions) provided on the butt side (opposite side) of the semiconductor element are usually provided at a plurality of locations, but this does not exclude the case where the connection portion is provided at one location.

（インターポーザを備える半導体装置）
図５、６は、インターポーザを用いた半導体装置の例を示す。図示例の半導体装置は、２つの半導体素子１０、１２と、２つのインターポーザ３０、３２とからなる。インターポーザ３０、３２は半導体素子１０、１２を平面内において挟む配置に設けられており、インターポーザ３０は半導体素子１０、１２の一方側に、側面を半導体素子１０、１２の側面に突き合わせて配置され、インターポーザ３２は半導体素子１０、１２の他方側に、側面を半導体素子１０、１２の側面に突き合わせて配置されている。
図５は、半導体素子１０、１２とインターポーザ３０、３２との接続状態を示したもの、図６は、半導体装置の実装面における外部接続端子４０の平面配置を示している。 (Semiconductor device with an interposer)
5 and 6 show an example of a semiconductor device using an interposer. The semiconductor device in the illustrated example includes two semiconductor elements 10 and 12 and two interposers 30 and 32. The interposers 30 and 32 are disposed so as to sandwich the semiconductor elements 10 and 12 in a plane, the interposer 30 is disposed on one side of the semiconductor elements 10 and 12, and the side surface is abutted against the side surfaces of the semiconductor elements 10 and 12. The interposer 32 is arranged on the other side of the semiconductor elements 10, 12 with the side face butting the side faces of the semiconductor elements 10, 12.
FIG. 5 shows a connection state between the semiconductor elements 10 and 12 and the interposers 30 and 32, and FIG. 6 shows a planar arrangement of the external connection terminals 40 on the mounting surface of the semiconductor device.

図５において、半導体素子１０、１２の対向辺上にはバンプ１６ｂが接合され、半導体素子１０、１２とインターポーザ３０、３２との対向辺上には、半導体素子１０、１２とインターポーザ３０、３２の双方にバンプ１６ａが接合されている。図５においては、半導体素子１０、１２の対向側面と、半導体素子１０、１２とインターポーザ３０、３２の対向側面の間隔を比較的広く示している。
半導体素子１０、１２とインターポーザ３０、３２のバンプ形成面上には外部接続端子を接合するための配線層が形成される。インターポーザ３０、３２上には配線層と電気的に接続するバンプ１６ｃが設けられている。 In FIG. 5, bumps 16 b are bonded on the opposing sides of the semiconductor elements 10 and 12, and the semiconductor elements 10 and 12 and the interposers 30 and 32 are on the opposing sides of the semiconductor elements 10 and 12 and the interposers 30 and 32. Bumps 16a are bonded to both sides. In FIG. 5, the distance between the opposed side surfaces of the semiconductor elements 10 and 12 and the opposed side surfaces of the semiconductor elements 10 and 12 and the interposers 30 and 32 are shown relatively wide.
On the bump formation surfaces of the semiconductor elements 10 and 12 and the interposers 30 and 32, a wiring layer for joining external connection terminals is formed. On the interposers 30 and 32, bumps 16c electrically connected to the wiring layer are provided.

バンプ１６ｂを介して半導体素子１０、１２を電気的に接続する構造は、前述した半導体素子の組み合わせ構造と同様である。
バンプ１６ａを介して半導体素子１０、１２とインターポーザ３０、３２とを電気的に接続する構造も同様の構造による。すなわち、半導体素子１０、１２とインターポーザ３０、３２との対向辺の近傍に対向配置するように半円形状のパッドを形成し、双方のパッドの中心位置をねらってボールボンディングし、半導体素子１０、１２とインターポーザ３０、３２の双方のパッドにまたがるようにバンプ１６ａを接合する。 The structure in which the semiconductor elements 10 and 12 are electrically connected via the bumps 16b is the same as the above-described combination structure of semiconductor elements.
The structure in which the semiconductor elements 10 and 12 and the interposers 30 and 32 are electrically connected via the bumps 16a is also similar. That is, a semi-circular pad is formed so as to be opposed to each other in the vicinity of the opposing sides of the semiconductor elements 10 and 12 and the interposers 30 and 32, and ball bonding is performed aiming at the center position of both pads. The bumps 16a are joined so as to extend over both the pads 12 and the interposers 30 and 32.

インターポーザ３０、３２には、シリコン基板が好適に使用できる。半導体素子１０、１２も基材がシリコンであり、インターポーザ３０、３２と半導体素子１０、１２との熱膨張係数が一致することにより、実装時において相互間に熱応力が生じないことから、半導体素子１０、１２同士と、半導体素子１０、１２とインターポーザ３０、３２との接続部分の接続信頼性を高めることができる。また、インターポーザ３０、３２には配線パターンやパッドを形成するが、これらの工程にも、従来のウエハレベルパッケージの製造工程を適用することができる。   A silicon substrate can be suitably used for the interposers 30 and 32. Since the semiconductor elements 10 and 12 are also made of silicon and the thermal expansion coefficients of the interposers 30 and 32 and the semiconductor elements 10 and 12 coincide with each other, no thermal stress is generated between the semiconductor elements 10 and 12. The connection reliability of the connection parts between the semiconductor elements 10 and 12 and the interposers 30 and 32 can be increased. In addition, although wiring patterns and pads are formed on the interposers 30 and 32, a conventional wafer level package manufacturing process can be applied to these processes.

半導体素子１０、１２とインターポーザ３０、３２とはバンプ１６ａを介して電気的に接続される。バンプ１６ａは半導体素子１０、１２とインターポーザ３０、３２の突き合わせ面をまたぐように接合するから、半導体素子１０、１２とインターポーザ３０、３２とは同厚であることが望ましい。ただし、半導体素子１０、１２とインターポーザ３０、３２の厚さが若干異なっていても問題はない。ボールボンディングによってバンプ１６ａ、１６ｂを接合する際には、キャピラリによってボールをパッドに押さえつけるようにするから、半導体素子１０、１２とインターポーザ３０、３２との段差分を吸収して接合することができる。また、半導体素子１０、１２とインターポーザ３０、３２との段差分を吸収できる大きさのボール（バンプ）を使用することによってさらに確実に接合することができる。   The semiconductor elements 10 and 12 and the interposers 30 and 32 are electrically connected via the bumps 16a. Since the bumps 16a are joined so as to straddle the butting surfaces of the semiconductor elements 10 and 12 and the interposers 30 and 32, it is desirable that the semiconductor elements 10 and 12 and the interposers 30 and 32 have the same thickness. However, there is no problem even if the thicknesses of the semiconductor elements 10 and 12 and the interposers 30 and 32 are slightly different. When the bumps 16a and 16b are bonded by ball bonding, the balls are pressed against the pads by the capillaries, so that the level difference between the semiconductor elements 10 and 12 and the interposers 30 and 32 can be absorbed and bonded. Further, the use of balls (bumps) having a size capable of absorbing the difference in level between the semiconductor elements 10 and 12 and the interposers 30 and 32 enables more reliable bonding.

図７〜９に、上記半導体装置の製造方法を示す。
図７（ａ）は、半導体素子１０、１２とインターポーザ３０、３２とを、支持板５０上に支持した状態を示す。支持板５０は半導体素子１０、１２とインターポーザ３０、３２とを相互に位置合わせして支持するためのものであり、支持板５０上に熱ピール性を有する接着フィルム５２を被着し、その上に、半導体素子１０、１２とインターポーザ３２とを接着して支持する。支持板５０には金属板、ガラス板等の平板体が用いられる。 7 to 9 show a method for manufacturing the semiconductor device.
FIG. 7A shows a state where the semiconductor elements 10 and 12 and the interposers 30 and 32 are supported on the support plate 50. The support plate 50 is for supporting the semiconductor elements 10 and 12 and the interposers 30 and 32 in alignment with each other, and an adhesive film 52 having a heat peel property is deposited on the support plate 50, Further, the semiconductor elements 10 and 12 and the interposer 32 are bonded and supported. The support plate 50 is a flat plate such as a metal plate or a glass plate.

図７（ａ）は、半導体素子１０を挟んでインターポーザ３０、３２を配置した方向における断面図である。
半導体素子１０上には電極端子１４と再配線パターン１３とパッド１５とが形成されている。インターポーザ３０、３２にも、配線パターン３３とパッド３４とが形成されている。配線パターン３３はインターポーザ３０、３２上に配置する外部接続端子と半導体素子１０、１２とを電気的に接続するためのものである。半導体素子１０、１２に対向する対向辺上に設けられたパッド３４と、外部接続端子の配置位置に設けられたパッド３４とが配線パターン３３によって接続される。 FIG. 7A is a cross-sectional view in the direction in which the interposers 30 and 32 are arranged with the semiconductor element 10 interposed therebetween.
An electrode terminal 14, a rewiring pattern 13, and a pad 15 are formed on the semiconductor element 10. Also in the interposers 30 and 32, wiring patterns 33 and pads 34 are formed. The wiring pattern 33 is for electrically connecting the external connection terminals arranged on the interposers 30 and 32 and the semiconductor elements 10 and 12. A pad 34 provided on the opposite side facing the semiconductor elements 10 and 12 is connected to a pad 34 provided at an arrangement position of the external connection terminal by a wiring pattern 33.

次いで、半導体素子１０、１２のパッド１５上と、インターポーザ３０、３２に形成されたパッド３４上にバンプ１６を接合する。バンプ１６は、たとえば金線を用いたボールボンディング法によって形成する。
図７（ｂ）は、半導体素子１０とインターポーザ３０、３２に形成されているパッド１５、３４上にバンプ１６、１６ａ、１６ｃを形成した状態を示す。半導体素子１０、１２とインターポーザ３０、３２とを付き合わせた対向辺部分では、半導体素子１０、１２とインターポーザ３０、３２対向辺上に形成されたパッド１５、３４の双方にまたがるようにバンプ１６ａを接合する。インターポーザ３０、３２の面内においては、パッド３４上にバンプ１６ｃを接合する。 Next, the bumps 16 are bonded onto the pads 15 of the semiconductor elements 10 and 12 and the pads 34 formed on the interposers 30 and 32. The bumps 16 are formed by a ball bonding method using a gold wire, for example.
FIG. 7B shows a state in which bumps 16, 16 a and 16 c are formed on the pads 15 and 34 formed on the semiconductor element 10 and the interposers 30 and 32. In the opposite side portion where the semiconductor elements 10 and 12 and the interposers 30 and 32 are attached, the bump 16a is formed so as to extend over both the semiconductor elements 10 and 12 and the pads 15 and 34 formed on the opposite sides of the interposer 30 and 32. Join. In the plane of the interposers 30 and 32, the bumps 16c are bonded onto the pads.

図８（ａ）は、半導体素子１０、１２とインターポーザ３０、３２のバンプ１６が形成されている面上に絶縁層３５をラミネートし、バンプ１６、１６ｃと接続するビア３６を形成した状態を示す。絶縁層３５の表面側から底面にバンプ１６、１６ｃが露出する凹穴を形成し、めっき等により凹穴内に導体（たとえば、銅めっき）を充填してビア３６を形成する。ビア３６は、外部接続端子を接合するランドに電気的に接続されるものであり、すべてのバンプ１６にビア３６が接続されるとは限らない。
図８（ｂ）は、ビア３６が形成された絶縁層３５の表面に配線パターン３７を形成した状態を示す。配線パターン３７は、絶縁層３５の表面に配置するランドの配置に合わせて形成する。 FIG. 8A shows a state in which an insulating layer 35 is laminated on the surface of the semiconductor elements 10 and 12 and the bumps 16 of the interposers 30 and 32, and vias 36 that connect to the bumps 16 and 16c are formed. . A concave hole in which the bumps 16 and 16c are exposed is formed from the surface side to the bottom surface of the insulating layer 35, and a conductor (for example, copper plating) is filled in the concave hole by plating or the like to form a via. The vias 36 are electrically connected to lands that join external connection terminals, and the vias 36 are not necessarily connected to all the bumps 16.
FIG. 8B shows a state in which the wiring pattern 37 is formed on the surface of the insulating layer 35 in which the via 36 is formed. The wiring pattern 37 is formed in accordance with the arrangement of lands arranged on the surface of the insulating layer 35.

図９（ａ）は、絶縁層３５の表面を、保護膜である感光性のソルダーレジスト３８により被覆し、ランド３７ａを露出させ、ランド３７ａに外部接続端子４０を接合した状態を示す。
図９（ｂ）は、支持板５０から半導体素子１０、１２及びインターポーザ３０、３２を分離し、半導体素子１０、１２、インターポーザ３０、３２を備える半導体装置を形成した状態を示す。接着フィルム５２は熱ピール性を有するから、接着フィルム５２を加熱することにより、半導体素子１０、１２とインターポーザ３０、３２を支持板５０から簡単に分離することができる。 FIG. 9A shows a state in which the surface of the insulating layer 35 is covered with a photosensitive solder resist 38 as a protective film, the land 37a is exposed, and the external connection terminal 40 is joined to the land 37a.
FIG. 9B shows a state in which the semiconductor elements 10 and 12 and the interposers 30 and 32 are separated from the support plate 50 and a semiconductor device including the semiconductor elements 10 and 12 and the interposers 30 and 32 is formed. Since the adhesive film 52 has heat peel properties, the semiconductor elements 10 and 12 and the interposers 30 and 32 can be easily separated from the support plate 50 by heating the adhesive film 52.

支持板５０は半導体素子１０、１２とインターポーザ３０、３２を支持して所要の加工を施すために使用するものであって、後工程において、半導体素子１０、１２及びインターポーザ３０、３２から容易に除去できるものであれば、適宜部材を使用することができる。本実施形態においては熱ピール性を有する接着フィルム５２を使用したが、後工程において、化学的あるいは物理的処理によって容易に除去できる接着剤あるいは支持板５０を使用してもよい。   The support plate 50 is used to support the semiconductor elements 10 and 12 and the interposers 30 and 32 and perform necessary processing, and can be easily removed from the semiconductor elements 10 and 12 and the interposers 30 and 32 in a later process. If possible, members can be used as appropriate. In the present embodiment, the adhesive film 52 having heat peel properties is used. However, an adhesive or a support plate 50 that can be easily removed by chemical or physical treatment may be used in a subsequent process.

得られた半導体装置は、半導体素子１０、１２の外側にインターポーザ３０、３２が配され、半導体素子１０、１２とインターポーザ３０、３２のバンプ１６、１６ａ、１６ｂ、１６ｃが形成された面側に配線層が形成され、配線層の実装面側に外部接続端子４０が配置されて形成されている。この半導体装置は、半導体素子１０、１２の平面領域を超えた外側域にも外部接続端子４０が配置された、いわゆるファンアウト型の半導体装置として提供される。インターポーザ３０、３２の大きさを適宜設計することにより、必要数の外部接続端子４０を配置するスペースを確保することができる。
半導体素子１０、１２とインターポーザ３０、３２が隣接して配置されることにより、半導体装置全体として小型化が図られている。また、絶縁層３５によって半導体素子１０、１２の電極端子形成面が保護され、絶縁層３５によって半導体装置が保形される。 In the obtained semiconductor device, interposers 30 and 32 are arranged outside the semiconductor elements 10 and 12, and wiring is provided on the surface side on which the bumps 16, 16a, 16b and 16c of the semiconductor elements 10 and 12 and the interposers 30 and 32 are formed. A layer is formed, and the external connection terminals 40 are arranged on the mounting surface side of the wiring layer. This semiconductor device is provided as a so-called fan-out type semiconductor device in which the external connection terminals 40 are also arranged in the outer region beyond the planar region of the semiconductor elements 10 and 12. By appropriately designing the sizes of the interposers 30 and 32, a space for arranging the required number of external connection terminals 40 can be secured.
Since the semiconductor elements 10 and 12 and the interposers 30 and 32 are disposed adjacent to each other, the entire semiconductor device can be reduced in size. Further, the electrode terminal forming surfaces of the semiconductor elements 10 and 12 are protected by the insulating layer 35, and the semiconductor device is held by the insulating layer 35.

（変形例）
図１０、１１，１２はインターポーザを備える半導体装置の他の実施形態を示す。
図１０は、インターポーザ３１の中央に半導体素子１０、１２を搭載する搭載孔３１ａを設け、搭載孔３１ａ内に半導体素子１０、１２を配置したものである。半導体素子１０、１２の側面と搭載孔３１ａの内側面とが対向する部位に沿って、半導体素子１０、１２とインターポーザ３１との間にまたがるようにバンプ１６ａを接合し、半導体素子１０、１２とインターポーザ３１とが電気的に接続されている。 (Modification)
10, 11 and 12 show another embodiment of a semiconductor device provided with an interposer.
In FIG. 10, a mounting hole 31a for mounting the semiconductor elements 10 and 12 is provided in the center of the interposer 31, and the semiconductor elements 10 and 12 are disposed in the mounting hole 31a. Bumps 16a are joined so as to straddle between the semiconductor elements 10 and 12 and the interposer 31 along a portion where the side surfaces of the semiconductor elements 10 and 12 and the inner surface of the mounting hole 31a face each other. The interposer 31 is electrically connected.

前述した実施形態と同様に、インターポーザ３１に設けられたパッドにはバンプ１６ｃが設けられ、半導体素子１０、１２とインターポーザ３１のバンプ１６、１６ａ、１６ｂ、１６ｃが形成された面上には、絶縁層を介して外部接続端子４０（図１０において破線によって示す）がエリアアレイ状に配置される。外部接続端子４０と半導体素子１０、１２とは絶縁層に設けられたビア及び配線パターンを介して電気的に接続される。   As in the above-described embodiment, bumps 16c are provided on the pads provided on the interposer 31, and insulation is provided on the surface on which the semiconductor elements 10 and 12 and the bumps 16, 16a, 16b, and 16c of the interposer 31 are formed. The external connection terminals 40 (indicated by broken lines in FIG. 10) are arranged in an area array through the layers. The external connection terminal 40 and the semiconductor elements 10 and 12 are electrically connected via vias and wiring patterns provided in the insulating layer.

図１１は、大きさが異なる半導体素子１０、１２ａを搭載した例である。インターポーザ３１０には半導体素子１０、１２ａを突き合わせた配置に収容して搭載する搭載孔３１０ａが設けられている。半導体素子１０と半導体素子１２の側面を突き合わせた対向辺に沿ってバンプ１６ｂが接合され、搭載孔３１ａの内縁部と半導体素子１０、１２ａとの対向辺に沿って（各々の半導体素子１０、１２ａの三辺部分）バンプ１６ａが接合されている。外部接続端子４０は、半導体素子１０、１２ａの平面領域とインターポーザ３１０の平面領域の全域に、エリアアレイ状に配置される。   FIG. 11 shows an example in which semiconductor elements 10 and 12a having different sizes are mounted. The interposer 310 is provided with a mounting hole 310a for receiving and mounting the semiconductor elements 10 and 12a in a face-to-face arrangement. The bumps 16b are joined along the opposing sides where the side surfaces of the semiconductor element 10 and the semiconductor element 12 are abutted, and along the opposing sides of the inner edge of the mounting hole 31a and the semiconductor elements 10 and 12a (respective semiconductor elements 10 and 12a). The three bumps 16a are joined. The external connection terminals 40 are arranged in an area array over the entire planar area of the semiconductor elements 10 and 12a and the planar area of the interposer 310.

図１２は、２つの半導体素子１０、１２の外側に４つのインターポーザ３１１、３１２、３１３、３１４を連結した形態の半導体装置の例である。この例では、バンプ１６ｂによって連結された半導体素子１０、１２の４辺に、個別にインターポーザ３１１、３１２、３１３、３１４が連結されている。。各々のインターポーザ３１１、３１２、３１３、３１４と半導体素子１０、１２とは、対向辺に沿ってバンプ１６ａが接合され、電気的な接続が図られている。   FIG. 12 shows an example of a semiconductor device in which four interposers 311, 312, 313 and 314 are connected to the outside of the two semiconductor elements 10 and 12. In this example, interposers 311, 312, 313, and 314 are individually connected to the four sides of the semiconductor elements 10 and 12 connected by the bump 16 b. . Each interposer 311, 312, 313, 314 and the semiconductor elements 10, 12 are electrically connected by bonding bumps 16 a along opposing sides.

図５、図１０、図１２に示した半導体装置は、いずれも２つの半導体素子を備える例である。インターポーザを備える半導体装置としては、３つ以上の半導体素子を備える構造とすることも可能である。３つ以上の半導体素子を備える場合も、隣り合った半導体素子の突き合わせ辺（対向辺）部分にバンプを接合して半導体素子を相互に電気的に接続し、インターポーザと半導体素子についても、半導体素子とインターポーザの対向辺部分で双方のパッドに掛け渡す（重複する）ようにバンプを接合して相互に電気的に接続するようにすればよい。 5, FIG. 10, the semiconductor device shown in FIG. 12 are all examples provided with two semiconductor elements. A semiconductor device including an interposer may have a structure including three or more semiconductor elements. Even when three or more semiconductor elements are provided, bumps are joined to the abutting side (opposite side) portions of adjacent semiconductor elements to electrically connect the semiconductor elements to each other. The bumps may be joined and electrically connected to each other so as to be spanned (overlapped) on both pads at the opposite side portion of the interposer.

なお、半導体素子の構造として、単一の半導体素子にバンプを介してインターポーザを接合する構造も、半導体素子を搭載する構造として特徴的な構造ということができる。半導体素子とインターポーザとを側面を突き合わせるようにして配置し、半導体素子とインターポーザとの対向辺上にバンプを接合することにより、半導体素子とインターポーザとを接続する配線長を短縮することができ、データ伝送速度を向上させることができる。   In addition, as a structure of a semiconductor element, a structure in which an interposer is bonded to a single semiconductor element via a bump can also be called a characteristic structure as a structure for mounting a semiconductor element. By arranging the semiconductor element and the interposer so that the side faces face each other and bonding the bumps on the opposite sides of the semiconductor element and the interposer, the wiring length connecting the semiconductor element and the interposer can be shortened. Data transmission speed can be improved.

（樹脂成形方法を利用した半導体装置）
図１３〜１５は、インターポーザを備える半導体装置において、樹脂成形方法を利用して製造する半導体装置の製造工程例を示す。
図１３（ａ）は、支持板５０の一方の面に熱ピール性を有する接着フィルム５２を貼着した状態を示す。
図１３（ａ）は、支持板５０の接着フィルム５２を貼着した面に半導体素子１０、１２とインターポーザ３０、３２を接着した状態を示す。半導体素子１０、１２とインターポーザ３０、３２の平面配置は、図５に示した配置例のものである。半導体素子１０、１２の表面には電極端子１４と再配線パターン１３を介して電気的に接続されたパッド１５が形成され、インターポーザ３０、３２にも配線パターン３３とパッド３４が形成されている。 (Semiconductor device using resin molding method)
13 to 15 show an example of a manufacturing process of a semiconductor device manufactured using a resin molding method in a semiconductor device including an interposer.
FIG. 13A shows a state where an adhesive film 52 having a heat peel property is attached to one surface of the support plate 50.
FIG. 13A shows a state in which the semiconductor elements 10 and 12 and the interposers 30 and 32 are bonded to the surface of the support plate 50 to which the adhesive film 52 is attached. The planar arrangement of the semiconductor elements 10 and 12 and the interposers 30 and 32 is that of the arrangement example shown in FIG. Pads 15 electrically connected to the electrode terminals 14 via the rewiring pattern 13 are formed on the surfaces of the semiconductor elements 10 and 12, and wiring patterns 33 and pads 34 are also formed on the interposers 30 and 32.

支持板５０に半導体素子１０、１２とインターポーザ３０、３２を支持した後（図１３（ｂ））、支持板５０の一方の面（半導体素子１０、１２とインターポーザ３０、３２が支持されている面）を樹脂６０によって封止する（図１３（ｃ））。この樹脂成形工程により、半導体素子１０、１２とインターポーザ３０、３２のパッド１５、３４が形成された面が樹脂６０によって被覆され、半導体素子１０、１２の突き合わせ端面間と、半導体素子１０、１２とインターポーザ３０、３２との側面間に樹脂６０が充填され、インターポーザ３０、３２の側周面が樹脂６０によって封止される。   After the semiconductor elements 10 and 12 and the interposers 30 and 32 are supported on the support plate 50 (FIG. 13B), one surface of the support plate 50 (the surface on which the semiconductor elements 10 and 12 and the interposers 30 and 32 are supported). ) Is sealed with the resin 60 (FIG. 13C). By this resin molding process, the surface on which the semiconductor elements 10 and 12 and the pads 15 and 34 of the interposers 30 and 32 are formed is covered with the resin 60, and between the butted end surfaces of the semiconductor elements 10 and 12, the semiconductor elements 10 and 12, The resin 60 is filled between the side surfaces of the interposers 30 and 32, and the side peripheral surfaces of the interposers 30 and 32 are sealed with the resin 60.

次に、樹脂成形されているワークの表面にブラスト処理あるいは研磨加工を施し、樹脂６０の表面にパッド１５、３４を露出させる（図１４（ａ））。
次いで、ボールボンディングにより、表面に露出しているパッド１５、３４にバンプ１６等を接合する。半導体素子１０、１２の対向辺部分には、対向配置されているパッド間にまたがるようにバンプ１６ｂを接合し、半導体素子１０、１２とインターポーザ３０、３２との対向辺部分については、対向配置されているパッド１５間にバンプ１６ａを接合する（図１４（ｂ））。本実施形態においては、半導体素子１０、１２の対向する側面間と半導体素子１０、１２とインターポーザ３０、３２との対向する側面間には樹脂６０が充填されているから、対向配置されているパッド間にバンプ１６ａ、１６ｂを接合する操作を確実に行うことができる。 Next, a blasting process or a polishing process is performed on the surface of the resin-molded workpiece, and the pads 15 and 34 are exposed on the surface of the resin 60 (FIG. 14A).
Next, the bumps 16 and the like are bonded to the pads 15 and 34 exposed on the surface by ball bonding. Bumps 16b are joined to the opposing side portions of the semiconductor elements 10 and 12 so as to span between the opposingly arranged pads, and the opposing side portions of the semiconductor elements 10 and 12 and the interposers 30 and 32 are arranged to face each other. Bumps 16a are joined between the pads 15 (FIG. 14B). In the present embodiment, the resin 60 is filled between the opposing side surfaces of the semiconductor elements 10 and 12 and between the opposing side surfaces of the semiconductor elements 10 and 12 and the interposers 30 and 32. The operation of bonding the bumps 16a and 16b between them can be performed reliably.

次に、支持板５０から半導体素子１０、１２とインターポーザ３０、３２とを分離する（図１４（ｃ））。接着フィルム５２は熱ピール性を有するから、支持板５０側から接着フィルム５２を加熱することにより、半導体素子１０、１２とインターポーザ３０、３２とが支持板５０から簡単に分離される。半導体素子１０、１２とインターポーザ３０、３２とは樹脂６０によって一体的に保形支持される。したがって、図１４（ｃ）に示す状態で搬送等を行って配線基板に搭載することができる。   Next, the semiconductor elements 10 and 12 and the interposers 30 and 32 are separated from the support plate 50 (FIG. 14C). Since the adhesive film 52 has heat peel properties, the semiconductor elements 10 and 12 and the interposers 30 and 32 are easily separated from the support plate 50 by heating the adhesive film 52 from the support plate 50 side. The semiconductor elements 10 and 12 and the interposers 30 and 32 are integrally held and supported by the resin 60. Therefore, it can be transported and mounted on the wiring board in the state shown in FIG.

図１５は、配線基板２０にインターポーザ３０、３２と一体接続された半導体素子１０、１２を搭載した状態を示す。半導体素子１０、１２とインターポーザ３０、３２は、配線基板２０の一方の面である素子搭載面に形成されたパッド２２にはんだ２５を介して、バンプ１６、１６ｃを接合して搭載（実装）される。
配線基板２０の他方の面にはランド２３が形成され、スルーホール２４を介して、ランド２３とパッド２２とが電気的に接続される。半導体素子１０、１２及びインターポーザ３０、３２と配線基板２０との接合部にはアンダーフィル樹脂２６が充填され、半導体素子１０、１２及びインターポーザ３０、３２が確実に配線基板２０に支持される。 FIG. 15 shows a state in which the semiconductor elements 10 and 12 integrally connected to the interposers 30 and 32 are mounted on the wiring board 20. The semiconductor elements 10, 12 and the interposers 30, 32 are mounted (mounted) by bonding bumps 16, 16 c to the pads 22 formed on the element mounting surface, which is one surface of the wiring substrate 20, via solder 25. The
A land 23 is formed on the other surface of the wiring board 20, and the land 23 and the pad 22 are electrically connected through the through hole 24. The joint portion between the semiconductor elements 10 and 12 and the interposers 30 and 32 and the wiring board 20 is filled with an underfill resin 26, so that the semiconductor elements 10 and 12 and the interposers 30 and 32 are securely supported by the wiring board 20.

図１６は、図１５に示す半導体装置を平面方向から見た状態を示す。半導体素子１０、１２の対向側面部分、半導体素子１０、１２とインターポーザ３０、３２とが対向する側面部分に樹脂６０が充填され、半導体素子１０、１２とインターポーザ３０、３２の外周囲が樹脂６０によって封止されている。半導体素子１０、１２がバンプ１６ｂを介して接続され、半導体素子１０、１２とインターポーザ３０、３２とがバンプ１６ａを介して接続されている。   FIG. 16 shows the semiconductor device shown in FIG. 15 viewed from the plane direction. Resin 60 is filled in the opposing side surface portions of semiconductor elements 10 and 12, and the side surface portions where semiconductor elements 10 and 12 and interposers 30 and 32 face each other, and the outer periphery of semiconductor elements 10 and 12 and interposers 30 and 32 is filled with resin 60. It is sealed. The semiconductor elements 10 and 12 are connected via the bumps 16b, and the semiconductor elements 10 and 12 and the interposers 30 and 32 are connected via the bumps 16a.

図１７は、図１２に示した半導体素子１０、１２とインターポーザ３１１、３１２、３１３、３１４とを備える半導体装置の配置の場合について、樹脂６０によって封止した例を示す。半導体素子１０、１２の対向側面部分、半導体素子１０、１２とインターポーザ３１１、３１２、３１３、３１４との対向側面部分に樹脂６０が充填され、インターポーザ３１１、３１２、３１３、３１４の外周側面が樹脂６０によって封止されている。
図１６、１７に示すように、半導体素子１０、１２とインターポーザ３０〜３１４とを接合した状態で樹脂６０によって封止（樹脂成形）することにより、半導体素子１０、１２とインターポーザ３０〜３１４が樹脂６０によって補強され、半導体装置全体としての強度及び保形性が向上する。 FIG. 17 shows an example in which a semiconductor device including the semiconductor elements 10 and 12 and the interposers 311, 312, 313, and 314 shown in FIG. Resin 60 is filled in the opposing side surface portions of the semiconductor elements 10 and 12 and the opposing side surface portions of the semiconductor elements 10 and 12 and the interposers 311, 312, 313 and 314, and the outer peripheral side surfaces of the interposers 311, 312, 313 and 314 are the resin 60. It is sealed by.
As shown in FIGS. 16 and 17, the semiconductor elements 10 and 12 and the interposers 30 to 314 are sealed with a resin 60 in a state where the semiconductor elements 10 and 12 and the interposers 30 to 314 are bonded to each other. The strength and shape retention of the semiconductor device as a whole are improved.

なお、上述した各実施形態においては、電極端子がペリフェラル配置となる半導体素子を例に説明したが、電極端子がエリアアレイ状に配置されている半導体素子の場合もまったく同様に適用できる。ペリフェラル配置の場合もエリアアレイ配置の場合も、半導体素子の電極端子形成面上に再配線パターンを形成して、バンプを接合するパッドのパターンを形成すること、バンプを介して半導体装置相互間を電気的に接続する構造はまったく同様の構造となる。   In each of the above-described embodiments, the semiconductor element in which the electrode terminals are arranged in a peripheral manner has been described as an example. However, the present invention can be applied to a semiconductor element in which the electrode terminals are arranged in an area array. In both the peripheral arrangement and the area array arrangement, a rewiring pattern is formed on the electrode terminal formation surface of the semiconductor element to form a pad pattern for bonding the bump, and between the semiconductor devices via the bump. The electrically connected structure is exactly the same.

また、上記実施形態においては、２つの半導体素子１０、１２を搭載した半導体装置の例を示した。本発明は３つ以上の半導体素子を搭載する半導体装置の構成についても同様に適用される。すなわち、隣接する半導体素子間については、対向辺上において相互の半導体素子に形成されたパッドに重複するように一つのバンプを接合し、半導体素子とインターポーザとの間においても、半導体素子とインターポーザとの対向辺間において、双方のバンプに重複するように一つのバンプを接合して、相互に電気的に接続すればよい。   Moreover, in the said embodiment, the example of the semiconductor device which mounted the two semiconductor elements 10 and 12 was shown. The present invention is similarly applied to the configuration of a semiconductor device on which three or more semiconductor elements are mounted. That is, between adjacent semiconductor elements, one bump is bonded so as to overlap the pads formed in the semiconductor elements on the opposite side, and between the semiconductor element and the interposer, the semiconductor element and the interposer One bump may be joined between the opposite sides so as to overlap both bumps and electrically connected to each other.

バンプを介して半導体素子同士、あるいは半導体素子とインターポーザとを接続することにより、相互間の電気的接続を容易に確保でき、半導体素子を隣接して配置することにより、装置がコンパクトとなって、データ伝送用の配線長が短くなり、半導体装置の高速特性を向上させることができる。また、バンプ接続によることで、接合部分を高密度に配置することが可能であり、半導体素子の多ピン化にも対応することができる。   By connecting the semiconductor elements or between the semiconductor elements and the interposer via the bumps, it is possible to easily ensure electrical connection between them, and by arranging the semiconductor elements adjacent to each other, the device becomes compact, The wiring length for data transmission is shortened, and the high-speed characteristics of the semiconductor device can be improved. Further, by using bump connection, it is possible to arrange the joining portions with high density, and it is possible to cope with the increase in the number of pins of the semiconductor element.

１０、１２、１２ａ 半導体チップ
１３ 再配線パターン
１４ 電極端子
１５、３４ パッド
１５ｃ 保護めっき
１５ｄ ポスト
１６、１６ａ、１６ｂ、１６ｃ バンプ
２０ 配線基板
２２ パッド
２３ ランド
２４ スルーホール
２６ アンダーフィル樹脂
３０、３１、３２ インターポーザ
３１０、３１１、３１２、３１３、３１４ インターポーザ
３１ａ 搭載孔
３３ 配線パターン
４０ 外部接続端子
５０ 支持板
５２ 接着フィルム
６０ 樹脂 10, 12, 12a Semiconductor chip 13 Rewiring pattern 14 Electrode terminal 15, 34 Pad 15c Protective plating 15d Post 16, 16a, 16b, 16c Bump 20 Wiring board 22 Pad 23 Land 24 Through hole 26 Underfill resin 30, 31, 32 Interposer 310, 311, 312, 313, 314 Interposer 31a Mounting hole 33 Wiring pattern 40 External connection terminal 50 Support plate 52 Adhesive film 60 Resin

Claims (9)

素子搭載面に形成されたパッドを備えた配線基板と、
電極端子形成面に形成された電極端子と、前記電極端子よりも外周縁側の前記電極端子形成面に形成され、前記電極端子と電気的に接続されたパッドとを備えた第１および第２半導体素子と
を備え、前記第１および第２半導体素子が、前記素子搭載面と前記電極端子形成面とを対向させて前記素子搭載面内に隣接して搭載された半導体装置であって、
隣接した前記第１および第２半導体素子の突き合わせられた側面を挟んで対をなすように、前記第１および第２半導体素子のパッドが配置され、
対をなす前記第１および第２半導体素子のパッドにまたがって接合されたバンプを介して、前記第１および第２半導体素子が電気的に接続され、
前記バンプは、ボールボンディング法によって形成され、
前記配線基板のパッドと前記バンプとが接合され、前記配線基板上に前記第１および第２半導体素子が搭載されることを特徴とする半導体装置。 A wiring board provided with pads formed on the element mounting surface;
1st and 2nd semiconductor provided with the electrode terminal formed in the electrode terminal formation surface, and the pad formed in the said electrode terminal formation surface of the outer periphery side rather than the said electrode terminal, and electrically connected with the said electrode terminal An element, and the first and second semiconductor elements are mounted adjacent to each other in the element mounting surface with the element mounting surface and the electrode terminal forming surface facing each other,
The pads of the first and second semiconductor elements are arranged so as to form a pair across the side surfaces where the adjacent first and second semiconductor elements are abutted,
The first and second semiconductor elements are electrically connected via bumps bonded across the pads of the first and second semiconductor elements forming a pair,
The bump is formed by a ball bonding method,
A semiconductor device, wherein pads of the wiring board and the bumps are bonded, and the first and second semiconductor elements are mounted on the wiring board. 対をなす前記第１および第２半導体素子のパッドは、平面形状が半円形状に形成され、半円の直線部分が相互に対向して配置されていることを特徴とする請求項１記載の半導体装置。 Pads of said first and second semiconductor element pairs are planar shape is formed in a semicircular shape, the linear portion of the semicircle according to claim 1, characterized in that it is disposed opposite to each other Semiconductor device. 配線基板上に半導体素子とインターポーザとが平面的に配置された半導体装置であって、
前記半導体素子と前記インターポーザとが、側面を対向させ、相互に突き合わせて配置され、前記対向して配置された側面に沿った、前記半導体素子と前記インターポーザの表面上に、対向する配置にパッドが設けられ、前記対向して配置された双方のパッドに重複する配置にバンプがボールボンディング法によって形成して接合され、該バンプを介して、電気的に接続され、
前記配線基板に形成されたパッドとボールボンディング法で形成された前記バンプが接合され、前記配線基板上に前記半導体素子および前記インターポーザが搭載されることを特徴とする半導体装置。 And the semiconductor element and the interposer is a semiconductor device which is arranged in a plane on a wiring substrate,
The semiconductor element and the interposer are arranged to face each other and face each other, and pads are arranged on the surfaces of the semiconductor element and the interposer along the oppositely arranged side faces. A bump is formed and bonded by a ball bonding method to an arrangement overlapping both of the pads arranged opposite to each other and electrically connected via the bump ;
A semiconductor device, wherein a pad formed on the wiring board and a bump formed by a ball bonding method are bonded, and the semiconductor element and the interposer are mounted on the wiring board . 配線基板上に２以上の半導体素子と単数または複数のインターポーザとが平面的に配置された半導体装置であって、
前記半導体素子の少なくとも一組の半導体素子が、側面を対向させ、相互に突き合わせて配置され、前記対向して配置された側面に沿った、各前記半導体素子の電極端子形成面上に、対向する配置にパッドが設けられ、前記対向して配置された双方のパッドに重複する配置にバンプがボールボンディング法によって形成して接合され、該バンプを介して相互に電気的に接続され、
前記半導体素子と前記インターポーザとが、側面を対向させ、相互に突き合わせて配置され、前記対向して配置された側面に沿った、前記半導体素子と前記インターポーザの表面上に、対向する配置にパッドが設けられ、前記対向して配置された双方のパッドに重複する配置にバンプがボールボンディング法によって形成して接合され、該バンプを介して電気的に接続され、
前記配線基板に形成されたパッドとボールボンディング法で形成された前記バンプが接合され、前記配線基板上に前記半導体素子および前記インターポーザが搭載されることを特徴とする半導体装置。 Two or more semiconductor elements and a single number or a plurality of interposer a semiconductor device which is arranged in a plane on a wiring substrate,
At least one set of semiconductor elements of the semiconductor elements are disposed so as to face each other and face each other, and face each other on the electrode terminal forming surface of each of the semiconductor elements along the opposed side surfaces. Pads are provided in the arrangement, and bumps are formed and bonded to the arrangement overlapping both the pads arranged opposite to each other by a ball bonding method , and electrically connected to each other via the bumps,
The semiconductor element and the interposer are arranged to face each other and face each other, and pads are arranged on the surfaces of the semiconductor element and the interposer along the oppositely arranged side faces. A bump is formed and bonded by a ball bonding method to an arrangement overlapping with both of the pads arranged opposite to each other, and electrically connected via the bump ;
A semiconductor device, wherein a pad formed on the wiring board and a bump formed by a ball bonding method are bonded, and the semiconductor element and the interposer are mounted on the wiring board . 前記半導体素子の対向する側面間と、前記半導体素子と前記インターポーザとの対向する側面間に樹脂が充填され、
前記インターポーザの外周囲が樹脂によって封止されていることを特徴とする請求項４記載の半導体装置。 Resin is filled between the opposing side surfaces of the semiconductor element and between the opposing side surfaces of the semiconductor element and the interposer,
The semiconductor device according to claim 4, wherein an outer periphery of the interposer is sealed with a resin. 前記インターポーザに、前記半導体素子を収容する搭載孔が形成され、
前記半導体素子が、側面を前記搭載孔の内側面に対向して前記搭載孔内に配置され、
前記半導体素子と前記インターポーザとの対向して配置された側面に沿って設けられた双方のパッドに重複する配置にバンプが接合されていることを特徴とする請求項４または５記載の半導体装置。 A mounting hole for accommodating the semiconductor element is formed in the interposer,
The semiconductor element is disposed in the mounting hole with a side surface facing the inner surface of the mounting hole;
6. The semiconductor device according to claim 4 , wherein a bump is bonded to an arrangement overlapping with both pads provided along side surfaces of the semiconductor element and the interposer that face each other. 前記半導体素子と前記インターポーザの前記バンプが形成された面側に、前記バンプに電気的に接続する配線層が形成され、
該配線層の前記半導体素子が配置されている平面領域を超えた領域に外部接続端子が設けられていることを特徴とする請求項４〜６のいずれか一項記載の半導体装置。 A wiring layer electrically connected to the bumps is formed on the surface side of the semiconductor element and the interposer where the bumps are formed,
7. The semiconductor device according to claim 4 , wherein an external connection terminal is provided in a region of the wiring layer beyond a planar region in which the semiconductor element is disposed. 素子搭載面とこれと反対側の実装面とを有する絶縁層と、前記実装面に形成された配線層と、前記配線層と電気的に接続され、前記絶縁層に形成されたビアとを備えた配線基板の素子搭載面上に、複数の半導体素子と単数または複数のインターポーザとが搭載された半導体装置の製造方法であって、
（ａ）支持板上に、前記複数の半導体素子と、前記単数または複数のインターポーザとを、前記半導体素子同士の側面および前記半導体素子と前記インターポーザとの側面を対向させて、平面的に配置する工程と、
（ｂ）前記（ａ）工程後に、前記半導体素子と前記インターポーザの面内に形成されたパッドにバンプをボールボンディング法によって形成して接合する際に、前記半導体素子の対向辺を挟んで配置された双方のパッドに重複する配置にバンプを接合するとともに、前記半導体素子と前記インターポーザの対向辺を挟んで配置された双方のパッドに重複する配置にバンプを接合する工程と、
（ｃ）前記（ｂ）工程後に、前記バンプが形成された前記半導体素子および前記インターポーザの面上に前記配線基板を構成する前記絶縁層を形成する工程と、
（ｄ）前記（ｃ）工程後に、前記絶縁層の実装面側から底面に前記バンプを露出する凹穴を形成した後、該凹穴に導体を充填して前記絶縁層に前記ビアを形成する工程と、
（ｅ）前記（ｄ）工程後に、前記絶縁層の実装面上に、前記バンプと電気的に接続される前記配線層を形成する工程と、
（ｆ）前記（ｅ）工程後に、前記支持板から前記半導体素子と前記インターポーザとを分離する工程と
を備えることを特徴とする半導体装置の製造方法。 An insulating layer having an element mounting surface and a mounting surface opposite to the element mounting surface; a wiring layer formed on the mounting surface; and a via electrically connected to the wiring layer and formed in the insulating layer. A method of manufacturing a semiconductor device in which a plurality of semiconductor elements and one or a plurality of interposers are mounted on an element mounting surface of a wiring board,
(A) on a support plate, wherein a plurality of semiconductor elements, and said one or more interposers, said semiconductor element side and the semiconductor element between are opposed to the side surface of the interposer and planarly disposed Process,
(B) After the step (a), when bumps are formed and bonded to the pads formed in the surface of the semiconductor element and the interposer by a ball bonding method , the semiconductor elements are arranged with the opposite sides sandwiched therebetween. Bonding bumps to an arrangement that overlaps both pads, and bonding bumps to an arrangement that overlaps both pads arranged across the opposite sides of the semiconductor element and the interposer;
(C) after the step (b), forming the insulating layer constituting the wiring board on the surface of the semiconductor element and the interposer on which the bump is formed;
(D) After the step (c), after forming a concave hole exposing the bump from the mounting surface side to the bottom surface of the insulating layer, the via hole is formed in the insulating layer by filling the concave hole with a conductor. Process,
(E) the (d) after step, said on a mounting surface of the insulating layer, and forming the wiring layer connected the bumps electrically,
(F) after step (e), a method of manufacturing a semiconductor device characterized by comprising the step of separating the said support plate or al before Symbol semiconductor device interposer. （ａ）支持板上に、複数の半導体素子と、単数または複数のインターポーザとを、前記半導体素子同士の側面および前記半導体素子と前記インターポーザとの側面を対向させて、平面的に配置する工程と、
（ｂ）前記（ａ）工程後に、前記支持板の前記半導体素子と前記インターポーザが支持された片面を、前記半導体素子と前記インターポーザの表面及び側面を樹脂によって被覆するように樹脂成形する工程と、
（ｃ）前記（ｂ）工程後に、前記樹脂の表面に前記半導体素子と前記インターポーザの面内に形成されたパッドを露出させる工程と、
（ｄ）前記（ｃ）工程後に、前記半導体素子と前記インターポーザに形成されたパッドにバンプをボールボンディング法によって形成して接合する際に、前記半導体素子の対向辺を挟んで配置された双方のパッドに重複する配置にバンプを接合するとともに、前記半導体素子と前記インターポーザの対向辺を挟んで配置された双方のパッドに重複する配置にバンプを接合する工程と、
（ｅ）前記（ｄ）工程後に、前記支持板から前記樹脂により一体的に保形支持された前記半導体素子と前記インターポーザとを分離する工程と、
（ｆ）前記（ｅ）工程後に、前記配線基板に形成されたパッドに前記バンプを接合して、前記配線基板上に一体的に保形支持された前記半導体素子および前記インターポーザを搭載する工程と
を備えることを特徴とする半導体装置の製造方法。 (A) A step of arranging a plurality of semiconductor elements and a single or a plurality of interposers on a support plate in a planar manner with the side surfaces of the semiconductor elements and the side surfaces of the semiconductor elements and the interposer facing each other. ,
(B) After the step (a), a step of resin-molding one side of the support plate on which the semiconductor element and the interposer are supported so that the semiconductor element and the surface and side surfaces of the interposer are covered with a resin;
(C) after the step (b) , exposing the pads formed in the surface of the semiconductor element and the interposer on the surface of the resin;
(D) After the step (c), when bumps are formed and bonded to the pads formed on the semiconductor element and the interposer by a ball bonding method, both of the semiconductor elements disposed on opposite sides of the semiconductor element Bonding bumps to an arrangement overlapping with pads, and bonding bumps to an arrangement overlapping with both pads arranged across the opposite sides of the semiconductor element and the interposer;
(E) after the step (d), a step of separating the integrated manner shape retaining supported the semiconductor element interposer by the support plate or et previous SL resin,
(F) After the step (e), bonding the bumps to pads formed on the wiring board, and mounting the semiconductor element and the interposer integrally held and supported on the wiring board; A method for manufacturing a semiconductor device, comprising:
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