JP5272557B2 - Output buffer circuit and semiconductor device - Google Patents

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Description

本発明は、信号を伝送線路へ出力する出力バッファ回路及び半導体装置に関する。特に、出力バッファ回路の出力インピーダンスと伝送線路の特性インピーダンスとのインピーダンス整合を行う出力バッファ回路に関する。   The present invention relates to an output buffer circuit for outputting a signal to a transmission line and a semiconductor device. In particular, the present invention relates to an output buffer circuit that performs impedance matching between the output impedance of the output buffer circuit and the characteristic impedance of the transmission line.

半導体装置の動作は、プロセスばらつきや素子の配置の差に起因するチップ内ばらつき、電圧や温度等の条件により変動する。そのため、半導体装置では、使用状況に応じて、キャリブレーションが行われる。   The operation of a semiconductor device varies depending on conditions such as in-chip variation due to process variations and element arrangement differences, voltage, temperature, and the like. Therefore, in the semiconductor device, calibration is performed according to usage conditions.

例えば、ＤＤＲ（Double Data Rate）メモリシステムのような、高周波信号による高速伝送を行うシステムでは、信号を送出する出力バッファ回路の出力インピーダンスと伝送線路の特性インピーダンスとの整合が高精度に実現されている必要がある。そこで、従来、半導体装置内に出力バッファ回路の出力インピーダンスを調整するためのインピーダンス調整回路を備え、出力バッファ回路の出力インピーダンスを使用状況に応じて最適な値に適宜調整する技術が用いられている。例えば、特許文献１である。   For example, in a system that performs high-speed transmission using a high-frequency signal such as a DDR (Double Data Rate) memory system, matching between the output impedance of the output buffer circuit that transmits the signal and the characteristic impedance of the transmission line is realized with high accuracy. Need to be. Therefore, conventionally, a technique has been used in which an impedance adjustment circuit for adjusting the output impedance of the output buffer circuit is provided in the semiconductor device, and the output impedance of the output buffer circuit is appropriately adjusted to an optimum value according to the use situation. . For example, it is patent document 1. FIG.

特開２００４−３２６００号公報JP 2004-32600 A

特許文献１では、出力バッファ回路が備えるドライバ回路のｐチャネルＭＯＳＦＥＴに対応するインピーダンスコードＲｕｐ［１：ｎ］と、ｎチャネルＭＯＳＦＥＴに対応するインピーダンスコードＲｄｎ［１：ｎ］とにより、ドライバ回路の動作数（駆動トランジスタ数）を制御することで、出力インピーダンスを調整する。この場合、伝送線路へ送出されるデータ信号、及びインピーダンスコードが、出力バッファ回路に対して非同期に供給されることによる波形歪みの発生が問題となる。このような問題を回避するため、特許文献１では、伝送線路へ送出されるデータ信号に同期してインピーダンスコードを更新している。   In Patent Document 1, the operation of the driver circuit is determined by the impedance code Rup [1: n] corresponding to the p-channel MOSFET of the driver circuit included in the output buffer circuit and the impedance code Rdn [1: n] corresponding to the n-channel MOSFET. The output impedance is adjusted by controlling the number (number of drive transistors). In this case, the occurrence of waveform distortion due to the asynchronous supply of the data signal sent to the transmission line and the impedance code to the output buffer circuit becomes a problem. In order to avoid such a problem, in Patent Document 1, the impedance code is updated in synchronization with the data signal transmitted to the transmission line.

しかしながら、特許文献１に開示された技術では、インピーダンスコードの更新を伝送線路へ送出されるデータ信号に同期させているため、インピーダンスコードの更新期間がデータ信号の変動期間に等しくなる。したがって、データ信号のエッジ付近において、データ信号の変動とインピーダンスコードの更新とが重なってしまう可能性がある。   However, in the technique disclosed in Patent Document 1, since the update of the impedance code is synchronized with the data signal transmitted to the transmission line, the update period of the impedance code becomes equal to the fluctuation period of the data signal. Therefore, there is a possibility that the fluctuation of the data signal and the update of the impedance code overlap in the vicinity of the edge of the data signal.

図１４に一例を示す。図１４において、Ｄａｔａ＿ＩＮ、Ｄａｔａ＿ＯＵＴは、伝送線路へ送出されるデータ信号について、出力バッファ回路への入力、出力バッファ回路からの出力をそれぞれ示す。Ｐ＿ｃｏｄｅ、Ｎ＿ｃｏｄｅは、上記のインピーダンスコードＲｕｐ［１：ｎ］、Ｒｄｎ［１：ｎ］にそれぞれ対応する。図１４に矢印で示されるように、例えば、Ｎ＿ｃｏｄｅの更新がＤａｔａ＿ＯＵＴの立ち下がりに重なったり、Ｐ＿ｃｏｄｅの更新がＤａｔａ＿ＯＵＴの立ち上がりに重なったりして、データ信号が歪む原因となる。データ信号を遅延させたとしても、ドライバ回路のトランジスタのドライブ期間にインピーダンスコードの更新が起こってしまう。その結果、データ信号が不安定になり、正しく伝送できないおそれがあり問題である。   An example is shown in FIG. In FIG. 14, Data_IN and Data_OUT indicate the input to the output buffer circuit and the output from the output buffer circuit, respectively, for the data signal sent to the transmission line. P_code and N_code correspond to the impedance codes Rup [1: n] and Rdn [1: n], respectively. As indicated by arrows in FIG. 14, for example, the update of N_code overlaps the falling edge of Data_OUT, or the update of P_code overlaps the rising edge of Data_OUT, which causes the data signal to be distorted. Even if the data signal is delayed, the impedance code is updated during the drive period of the transistor of the driver circuit. As a result, the data signal becomes unstable and may not be transmitted correctly, which is a problem.

本発明は上記の課題に鑑み提案されたものである。本発明は、インピーダンスコードを更新して出力インピーダンスの調整を行う際、インピーダンスコードの更新に影響されない安定した出力を得ることが可能な出力バッファ回路及び半導体装置を提供することを目的とする。   The present invention has been proposed in view of the above problems. It is an object of the present invention to provide an output buffer circuit and a semiconductor device that can obtain a stable output that is not affected by the update of the impedance code when the impedance code is updated and the output impedance is adjusted.

本発明にかかる出力バッファ回路は、システムクロックの立ち上がりに同期して駆動または停止するｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴを備えるドライバ回路を複数個並列に接続し、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴの駆動する数に応じて出力インピーダンスを調整するインピーダンスコードが供給されるバッファ部と、バッファ部が出力する信号レベルを制御する状態情報信号を、バッファ部が出力する信号レベルを変化させるシステムクロックの立ち上がりエッジの１周期前の立ち上がりエッジに同期して出力する第１のフリップフロップと、バッファ部が出力する信号レベルを変化させるシステムクロックの立ち上がりエッジに同期して、ｐチャネルＭＯＳＦＥＴまたはｎチャネルＭＯＳＦＥＴのうち状態情報信号に基づき停止状態であるＭＯＳＦＥＴのインピーダンスコードを更新するコード更新制御回路とを備える。 An output buffer circuit according to the present invention connects the driver circuit Ru comprising a p-channel MOSFET and an n-channel MOSFET is synchronously driven or stopped with the rising of the system clock in parallel a plurality of p-channel MOSFET and n-channel MOSFET a buffer unit Louis emissions are impedance code to adjust the output impedance in accordance with the number of driving is supplied, the state information signal for controlling the signal level buffer unit outputs a system clock for changing the signal level buffer unit outputs The first flip-flop that outputs in synchronization with the rising edge one cycle before the rising edge of the p-channel MOSFET or the n-channel MOSFET in synchronization with the rising edge of the system clock that changes the signal level output by the buffer unit of And a code update control circuit for updating the impedance code MOSFET is stopped based on the Chi state information signal.

また、本発明にかかる半導体装置は、システムクロックの立ち上がりに同期して駆動または停止するｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴを備えるドライバ回路を複数個接続し、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴの駆動する数に応じて出力インピーダンスを調整するインピーダンスコードが供給されるバッファ部と、バッファ部が出力する信号レベルを制御する状態情報信号を、バッファ部が出力する信号レベルを変化させるシステムクロックの立ち上がりエッジの１周期前の立ち上がりエッジに同期して出力する第１のフリップフロップと、バッファ部が出力する信号レベルを変化させるシステムクロックの立ち上がりエッジに同期して、ｐチャネルＭＯＳＦＥＴまたはｎチャネルＭＯＳＦＥＴのうち状態情報信号に基づき停止状態であるＭＯＳＦＥＴのインピーダンスコードを更新するコード更新制御回路とを備える。 The semiconductor device according to the present invention, a driver circuit Ru comprising a p-channel MOSFET and an n-channel MOSFET is driven or stopped in synchronization with the rising edge of the system clock by connecting a plurality, driving the p-channel MOSFET and n-channel MOSFET a buffer unit Louis emissions are impedance code to adjust the output impedance in accordance with the number is supplied to the state information signal for controlling the signal level buffer unit outputs, the system clock to change the signal level buffer unit outputs The first flip-flop that outputs in synchronization with the rising edge one cycle before the rising edge, and the p-channel MOSFET or n-channel MOSFET that synchronizes with the rising edge of the system clock that changes the signal level output by the buffer unit . Uchi And a code update control circuit for updating the impedance code MOSFET is stopped based on the information signal.

これにより、本発明にかかる出力バッファ回路及び半導体装置では、バッファ部が出力する信号レベルを制御する状態情報信号と、システムクロックとを用いて、ドライバ回路のｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴに対して、それぞれ独立にインピーダンスコードを更新することができる。ここで、状態情報信号は、第１のフリップフロップから、バッファ部が出力する信号レベルを変化させるシステムクロックの立ち上がりエッジの１周期前の立ち上がりエッジに同期して出力される。バッファ部が出力する信号レベルを変化させるシステムクロックの立ち上がりエッジに同期して、コード更新制御回路は、ｐチャネルＭＯＳＦＥＴまたはｎチャネルＭＯＳＦＥＴのうち停止状態であるＭＯＳＦＥＴのインピーダンスコードを更新する。したがって、ドライバ回路のトランジスタのドライブ期間にインピーダンスコードが変化しないようにすることができる。また、インピーダンスコードの更新をシステムクロックに同期させているため、データ信号が変動するエッジ付近においても、データ信号の変動とインピーダンスコードの更新とが重ならないようにすることができる。 As a result, in the output buffer circuit and the semiconductor device according to the present invention, the state information signal for controlling the signal level output from the buffer unit and the system clock are used for the p-channel MOSFET and the n-channel MOSFET of the driver circuit. The impedance code can be updated independently. Here, the state information signal is output from the first flip-flop in synchronization with the rising edge one cycle before the rising edge of the system clock that changes the signal level output by the buffer unit. In synchronization with the rising edge of the system clock that changes the signal level output by the buffer unit, the code update control circuit updates the impedance code of the MOSFET in the stopped state among the p-channel MOSFET and the n-channel MOSFET. Therefore, the impedance code can be prevented from changing during the drive period of the transistor of the driver circuit. In addition, since the update of the impedance code is synchronized with the system clock, the change of the data signal and the update of the impedance code can be prevented from overlapping even near the edge where the data signal changes.

本発明にかかる出力バッファ回路及び半導体装置によれば、インピーダンスコードを更新して出力インピーダンスの調整を行う際、インピーダンスコードの更新に影響されない安定した出力を得ることができる。   According to the output buffer circuit and the semiconductor device of the present invention, when the impedance code is updated and the output impedance is adjusted, a stable output that is not affected by the update of the impedance code can be obtained.

図１は本発明にかかる出力バッファ回路及び半導体装置を搭載するシステムの一例を示す。半導体装置１０は、例えば、ＳＯＣ（System On a Chip）デバイスであり、メモリ制御回路１１、メモリインターフェース回路１２、インピーダンス調整回路１３、出力バッファ回路１４を備える。メモリ制御回路１１は、メモリインターフェース回路１２、インピーダンス調整回路１３の制御などを行う。インピーダンス調整回路１３はメモリインターフェース回路１２の一部を構成し、出力バッファ回路１４が備えるドライバ回路の動作数を制御するインピーダンスコードを出力バッファ回路１４に出力することで、出力バッファ回路１４の出力インピーダンスを調整する。出力バッファ回路１４では、データ信号Ｓ＿ＩＮが入力され、調整された出力インピーダンスにより、データ信号Ｓ＿ＯＵＴが出力される。半導体装置１０は、伝送線路１５を介して、記憶装置１６と接続され、例えば、ＤＤＲメモリシステムのような高速伝送を行うシステムを構成する。   FIG. 1 shows an example of a system in which an output buffer circuit and a semiconductor device according to the present invention are mounted. The semiconductor device 10 is, for example, an SOC (System On a Chip) device, and includes a memory control circuit 11, a memory interface circuit 12, an impedance adjustment circuit 13, and an output buffer circuit 14. The memory control circuit 11 controls the memory interface circuit 12 and the impedance adjustment circuit 13. The impedance adjustment circuit 13 constitutes a part of the memory interface circuit 12 and outputs an impedance code for controlling the number of operations of the driver circuit included in the output buffer circuit 14 to the output buffer circuit 14, thereby outputting the output impedance of the output buffer circuit 14. Adjust. The output buffer circuit 14 receives the data signal S_IN, and outputs the data signal S_OUT with the adjusted output impedance. The semiconductor device 10 is connected to the storage device 16 via the transmission line 15, and constitutes a system that performs high-speed transmission such as a DDR memory system, for example.

以下、図面を参照して、本発明にかかる出力バッファ回路１４について詳細に説明する。
図２は本発明の出力バッファ回路１４について、第１実施形態を示すブロック図である。 Hereinafter, the output buffer circuit 14 according to the present invention will be described in detail with reference to the drawings.
FIG. 2 is a block diagram showing a first embodiment of the output buffer circuit 14 of the present invention.

第１のフリップフロップ２１は、第３のフリップフロップ２３の出力信号Ｓ＿０のＨレベルに応じてイネーブルされ、システムクロックＣＬＫに同期してインピーダンスコードＮ＿ｃｏｄｅをラッチし、インピーダンスコードＮ＿ｃｏｄｅ＿ｕｐｄを出力する。   The first flip-flop 21 is enabled according to the H level of the output signal S_0 of the third flip-flop 23, latches the impedance code N_code in synchronization with the system clock CLK, and outputs the impedance code N_code_upd.

第２のフリップフロップ２２は、イネーブル端子ＥＮの前段にインバータ３２が接続される。したがって、第２のフリップフロップ２２は、第３のフリップフロップ２３の出力信号Ｓ＿０のＬレベルに応じてイネーブルされ、システムクロックＣＬＫに同期してインピーダンスコードＰ＿ｃｏｄｅをラッチし、インピーダンスコードＰ＿ｃｏｄｅ＿ｕｐｄを出力する。   In the second flip-flop 22, the inverter 32 is connected in front of the enable terminal EN. Therefore, the second flip-flop 22 is enabled according to the L level of the output signal S_0 of the third flip-flop 23, latches the impedance code P_code in synchronization with the system clock CLK, and outputs the impedance code P_code_upd.

第３のフリップフロップ２３は、入力されるデータ信号Ｓ＿ＩＮをシステムクロックＣＬＫに同期してラッチし、出力信号Ｓ＿０を出力する。フリップフロップ３１は、システムクロックＣＬＫに同期して第３のフリップフロップ２３の出力信号Ｓ＿０をラッチし、信号Ｓ＿１を出力する。   The third flip-flop 23 latches the input data signal S_IN in synchronization with the system clock CLK, and outputs an output signal S_0. The flip-flop 31 latches the output signal S_0 of the third flip-flop 23 in synchronization with the system clock CLK, and outputs a signal S_1.

また、バッファ部３３は、図示は省略されているが、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴを備える複数（少なくとも出力インピーダンスの調整に十分な数）のドライバ回路が並列に接続されたバッファ部を示す。バッファ部３３は、フリップフロップ３１から出力される信号Ｓ＿１が入力され、データ信号Ｓ＿ＯＵＴを出力する。第１実施形態では、インピーダンスコードＮ＿ｃｏｄｅ＿ｕｐｄは各ドライバ回路のｎチャネルＭＯＳＦＥＴに対応し、インピーダンスコードＰ＿ｃｏｄｅ＿ｕｐｄは各ドライバ回路のｐチャネルＭＯＳＦＥＴに対応し、各インピーダンスコードはドライバ回路と同数のビットから成るデジタル値である。第１のフリップフロップ２１、第２のフリップフロップ２２も、ドライバ回路と同数備えられる。各インピーダンスコードの値が切り替えられることで、ドライバ回路のｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴが駆動または停止されて、出力インピーダンスが調整される。   Although not shown, the buffer unit 33 is a buffer unit in which a plurality of (at least a sufficient number for adjusting the output impedance) driver circuits including a p-channel MOSFET and an n-channel MOSFET are connected in parallel. The buffer unit 33 receives the signal S_1 output from the flip-flop 31 and outputs a data signal S_OUT. In the first embodiment, the impedance code N_code_upd corresponds to the n-channel MOSFET of each driver circuit, the impedance code P_code_upd corresponds to the p-channel MOSFET of each driver circuit, and each impedance code is a digital value composed of the same number of bits as the driver circuit. It is. The first flip-flop 21 and the second flip-flop 22 are also provided in the same number as the driver circuit. By switching the value of each impedance code, the p-channel MOSFET and the n-channel MOSFET of the driver circuit are driven or stopped, and the output impedance is adjusted.

このように構成された第１実施形態の作用を、図３を参照して説明する。図３は第１実施形態における出力インピーダンスのキャリブレーションの一例を示す波形図である。   The operation of the first embodiment configured as described above will be described with reference to FIG. FIG. 3 is a waveform diagram showing an example of output impedance calibration in the first embodiment.

上記の通り、第１のフリップフロップ２１は、第３のフリップフロップ２３の出力信号Ｓ＿０のＨレベルに応じてイネーブルされ、システムクロックＣＬＫに同期してインピーダンスコードＮ＿ｃｏｄｅをラッチし、インピーダンスコードＮ＿ｃｏｄｅ＿ｕｐｄを出力する。したがって、図３に示されるように、システムクロックＣＬＫの立ち上がりで、第３のフリップフロップ２３の出力信号Ｓ＿０がＨレベルであれば、インピーダンスコードＮ＿ｃｏｄｅ＿ｕｐｄが更新される。   As described above, the first flip-flop 21 is enabled according to the H level of the output signal S_0 of the third flip-flop 23, latches the impedance code N_code in synchronization with the system clock CLK, and outputs the impedance code N_code_upd. To do. Therefore, as shown in FIG. 3, when the output signal S_0 of the third flip-flop 23 is at the H level at the rising edge of the system clock CLK, the impedance code N_code_upd is updated.

また、第２のフリップフロップ２２は、第３のフリップフロップ２３の出力信号Ｓ＿０のＬレベルに応じてイネーブルされ、システムクロックＣＬＫに同期してインピーダンスコードＰ＿ｃｏｄｅをラッチし、インピーダンスコードＰ＿ｃｏｄｅ＿ｕｐｄを出力する。したがって、図３に示されるように、システムクロックＣＬＫの立ち上がりで、第３のフリップフロップ２３の出力信号Ｓ＿０がＬレベルであれば、インピーダンスコードＰ＿ｃｏｄｅ＿ｕｐｄが更新される。   The second flip-flop 22 is enabled according to the L level of the output signal S_0 of the third flip-flop 23, latches the impedance code P_code in synchronization with the system clock CLK, and outputs the impedance code P_code_upd. Therefore, as shown in FIG. 3, when the output signal S_0 of the third flip-flop 23 is L level at the rising edge of the system clock CLK, the impedance code P_code_upd is updated.

また、フリップフロップ３１があるので、信号Ｓ＿１及び伝送線路１５へ出力されるデータ信号Ｓ＿ＯＵＴは、第３のフリップフロップ２３の出力信号Ｓ＿０から１クロック遅れる。   In addition, since there is the flip-flop 31, the signal S_1 and the data signal S_OUT output to the transmission line 15 are delayed by one clock from the output signal S_0 of the third flip-flop 23.

これにより、第３のフリップフロップ２３の出力信号Ｓ＿０を、ドライバ回路のドライブ状態を示す状態情報信号として用いることができる。したがって、データ信号Ｓ＿ＯＵＴがＨレベルのとき、すなわち、バッファ部３３が備えるドライバ回路のｎチャネルＭＯＳＦＥＴがドライブ状態にないときに、インピーダンスコードＮ＿ｃｏｄｅ＿ｕｐｄが更新される。また、データ信号Ｓ＿ＯＵＴがＬレベルのとき、すなわち、バッファ部３３が備えるドライバ回路のｐチャネルＭＯＳＦＥＴがドライブ状態にないときに、インピーダンスコードＰ＿ｃｏｄｅ＿ｕｐｄが更新される。   Thus, the output signal S_0 of the third flip-flop 23 can be used as a state information signal indicating the drive state of the driver circuit. Therefore, when the data signal S_OUT is at the H level, that is, when the n-channel MOSFET of the driver circuit included in the buffer unit 33 is not in the drive state, the impedance code N_code_upd is updated. Further, when the data signal S_OUT is at L level, that is, when the p-channel MOSFET of the driver circuit included in the buffer unit 33 is not in the drive state, the impedance code P_code_upd is updated.

このように、ドライバ回路のｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴに対して、それぞれ独立にインピーダンスコードを更新することができ、ドライバ回路のトランジスタのドライブ期間にインピーダンスコードＰ＿ｃｏｄｅ＿ｕｐｄ、Ｎ＿ｃｏｄｅ＿ｕｐｄが変化しないようにすることができる。また、出力バッファ回路１４に対して非同期に供給されるデータ信号Ｓ＿ＩＮ、及びインピーダンスコードＮ＿ｃｏｄｅ、Ｐ＿ｃｏｄｅが、第１〜第３のフリップフロップ２１、２２、２３によって、システムクロックＣＬＫに同期する。そのため、伝送線路１５へ出力されるデータ信号Ｓ＿ＯＵＴが変動するエッジ付近においても、データ信号Ｓ＿ＯＵＴの変動とインピーダンスコードＰ＿ｃｏｄｅ＿ｕｐｄ、Ｎ＿ｃｏｄｅ＿ｕｐｄの更新とが重ならないようにすることができる。したがって、データ信号Ｓ＿ＯＵＴの安定した出力が得られるとともに、インピーダンスコードを更新して出力インピーダンスの調整を行うことができる。   As described above, the impedance code can be independently updated for the p-channel MOSFET and the n-channel MOSFET of the driver circuit, and the impedance codes P_code_upd and N_code_upd are not changed during the drive period of the transistor of the driver circuit. Can do. The data signal S_IN and the impedance codes N_code and P_code supplied asynchronously to the output buffer circuit 14 are synchronized with the system clock CLK by the first to third flip-flops 21, 22 and 23. Therefore, even in the vicinity of the edge where the data signal S_OUT output to the transmission line 15 fluctuates, the fluctuation of the data signal S_OUT and the update of the impedance codes P_code_upd and N_code_upd can be prevented from overlapping. Therefore, a stable output of the data signal S_OUT can be obtained, and the output impedance can be adjusted by updating the impedance code.

続いて、図２の第１実施形態を差動信号に適用した第２実施形態について説明する。
図４は本発明の出力バッファ回路１４について、第２実施形態を示すブロック図である。 Subsequently, a second embodiment in which the first embodiment of FIG. 2 is applied to a differential signal will be described.
FIG. 4 is a block diagram showing a second embodiment of the output buffer circuit 14 of the present invention.

第４のフリップフロップ２４は、第８のフリップフロップ２８の出力信号Ｓ＿０のＨレベルに応じてイネーブルされ、システムクロックＣＬＫに同期してインピーダンスコードＮ＿ｃｏｄｅをラッチし、インピーダンスコードＮ＿ｃｏｄｅ＿ｕｐｄを出力する。   The fourth flip-flop 24 is enabled according to the H level of the output signal S_0 of the eighth flip-flop 28, latches the impedance code N_code in synchronization with the system clock CLK, and outputs the impedance code N_code_upd.

第５のフリップフロップ２５は、イネーブル端子ＥＮの前段にインバータ３２が接続される。したがって、第５のフリップフロップ２５は、第８のフリップフロップ２８の出力信号Ｓ＿０のＬレベルに応じてイネーブルされ、システムクロックＣＬＫに同期してインピーダンスコードＰ＿ｃｏｄｅをラッチし、インピーダンスコードＰ＿ｃｏｄｅ＿ｕｐｄを出力する。   In the fifth flip-flop 25, the inverter 32 is connected in front of the enable terminal EN. Therefore, the fifth flip-flop 25 is enabled according to the L level of the output signal S_0 of the eighth flip-flop 28, latches the impedance code P_code in synchronization with the system clock CLK, and outputs the impedance code P_code_upd.

第６のフリップフロップ２６は、イネーブル端子ＥＮの前段にインバータ３２が接続される。したがって、第６のフリップフロップ２６は、第８のフリップフロップ２８の出力信号Ｓ＿０のＬレベルに応じてイネーブルされ、システムクロックＣＬＫに同期してインピーダンスコードＮ＿ｃｏｄｅをラッチし、インピーダンスコードＮ＿ｃｏｄｅ＿ｄ＿ｕｐｄを出力する。   In the sixth flip-flop 26, the inverter 32 is connected in front of the enable terminal EN. Therefore, the sixth flip-flop 26 is enabled according to the L level of the output signal S_0 of the eighth flip-flop 28, latches the impedance code N_code in synchronization with the system clock CLK, and outputs the impedance code N_code_d_upd.

第７のフリップフロップ２７は、第８のフリップフロップ２８の出力信号Ｓ＿０のＨレベルに応じてイネーブルされ、システムクロックＣＬＫに同期してインピーダンスコードＰ＿ｃｏｄｅをラッチし、インピーダンスコードＰ＿ｃｏｄｅ＿ｄ＿ｕｐｄを出力する。   The seventh flip-flop 27 is enabled according to the H level of the output signal S_0 of the eighth flip-flop 28, latches the impedance code P_code in synchronization with the system clock CLK, and outputs the impedance code P_code_d_upd.

第８のフリップフロップ２８は、入力されるデータ信号Ｓ＿ＩＮをシステムクロックＣＬＫに同期してラッチし、出力信号Ｓ＿０を出力する。フリップフロップ３１は、システムクロックＣＬＫに同期して第８のフリップフロップ２８の出力信号Ｓ＿０をラッチし、信号Ｓ＿１を出力する。   The eighth flip-flop 28 latches the input data signal S_IN in synchronization with the system clock CLK, and outputs an output signal S_0. The flip-flop 31 latches the output signal S_0 of the eighth flip-flop 28 in synchronization with the system clock CLK, and outputs a signal S_1.

また、バッファ部３４は、図示は省略されているが、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴを備える複数（少なくとも出力インピーダンスの調整に十分な数）のドライバ回路が並列に接続されたバッファ部を示す。バッファ部３４は、フリップフロップ３１から出力される信号Ｓ＿１が入力され、ポジティブ信号Ｓ＿ＯＵＴとネガティブ信号Ｓ＿ＯＵＴ＿ｄとから成る差動信号を出力する。第２実施形態では、インピーダンスコードＮ＿ｃｏｄｅ＿ｕｐｄはポジティブ信号Ｓ＿ＯＵＴを出力する側の各ドライバ回路のｎチャネルＭＯＳＦＥＴに対応し、インピーダンスコードＰ＿ｃｏｄｅ＿ｕｐｄはポジティブ信号Ｓ＿ＯＵＴを出力する側の各ドライバ回路のｐチャネルＭＯＳＦＥＴに対応し、インピーダンスコードＮ＿ｃｏｄｅ＿ｄ＿ｕｐｄはネガティブ信号Ｓ＿ＯＵＴ＿ｄを出力する側の各ドライバ回路のｎチャネルＭＯＳＦＥＴに対応し、インピーダンスコードＰ＿ｃｏｄｅ＿ｄ＿ｕｐｄはネガティブ信号Ｓ＿ＯＵＴ＿ｄを出力する側の各ドライバ回路のｐチャネルＭＯＳＦＥＴに対応し、各インピーダンスコードはポジティブ信号Ｓ＿ＯＵＴを出力する側及びネガティブ信号Ｓ＿ＯＵＴ＿ｄを出力する側それぞれのドライバ回路と同数のビットから成るデジタル値である。第４のフリップフロップ２４、第５のフリップフロップ２５、第６のフリップフロップ２６、第７のフリップフロップ２７も、ポジティブ側及びネガティブ側それぞれのドライバ回路と同数備えられる。各インピーダンスコードの値が切り替えられることで、ドライバ回路のｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴが駆動または停止されて、出力インピーダンスが調整される。   Although not shown, the buffer unit 34 is a buffer unit in which a plurality of (at least a sufficient number for adjusting output impedance) driver circuits including a p-channel MOSFET and an n-channel MOSFET are connected in parallel. The buffer unit 34 receives the signal S_1 output from the flip-flop 31 and outputs a differential signal composed of a positive signal S_OUT and a negative signal S_OUT_d. In the second embodiment, the impedance code N_code_upd corresponds to the n-channel MOSFET of each driver circuit that outputs the positive signal S_OUT, and the impedance code P_code_upd corresponds to the p-channel MOSFET of each driver circuit that outputs the positive signal S_OUT. The impedance code N_code_d_upd corresponds to the n-channel MOSFET of each driver circuit that outputs the negative signal S_OUT_d, and the impedance code P_code_d_upd corresponds to the p-channel MOSFET of each driver circuit that outputs the negative signal S_OUT_d. The codes are on the side that outputs the positive signal S_OUT and the side that outputs the negative signal S_OUT_d. A digital value consisting of the circuit the same number of bits. The fourth flip-flop 24, the fifth flip-flop 25, the sixth flip-flop 26, and the seventh flip-flop 27 are also provided in the same number as the driver circuits on the positive side and the negative side. By switching the value of each impedance code, the p-channel MOSFET and the n-channel MOSFET of the driver circuit are driven or stopped, and the output impedance is adjusted.

このように構成された第２実施形態の作用を、図５を参照して説明する。図５は第２実施形態における出力インピーダンスのキャリブレーションの一例を示す波形図である。   The operation of the second embodiment configured as described above will be described with reference to FIG. FIG. 5 is a waveform diagram showing an example of output impedance calibration in the second embodiment.

上記の通り、第４のフリップフロップ２４は、第８のフリップフロップ２８の出力信号Ｓ＿０のＨレベルに応じてイネーブルされ、システムクロックＣＬＫに同期してインピーダンスコードＮ＿ｃｏｄｅをラッチし、インピーダンスコードＮ＿ｃｏｄｅ＿ｕｐｄを出力する。したがって、図５に示されるように、システムクロックＣＬＫの立ち上がりで、第８のフリップフロップ２８の出力信号Ｓ＿０がＨレベルであれば、インピーダンスコードＮ＿ｃｏｄｅ＿ｕｐｄが更新される。   As described above, the fourth flip-flop 24 is enabled according to the H level of the output signal S_0 of the eighth flip-flop 28, latches the impedance code N_code in synchronization with the system clock CLK, and outputs the impedance code N_code_upd. To do. Therefore, as shown in FIG. 5, when the output signal S_0 of the eighth flip-flop 28 is at the H level at the rising edge of the system clock CLK, the impedance code N_code_upd is updated.

また、第５のフリップフロップ２５は、第８のフリップフロップ２８の出力信号Ｓ＿０のＬレベルに応じてイネーブルされ、システムクロックＣＬＫに同期してインピーダンスコードＰ＿ｃｏｄｅをラッチし、インピーダンスコードＰ＿ｃｏｄｅ＿ｕｐｄを出力する。したがって、図５に示されるように、システムクロックＣＬＫの立ち上がりで、第８のフリップフロップ２８の出力信号Ｓ＿０がＬレベルであれば、インピーダンスコードＰ＿ｃｏｄｅ＿ｕｐｄが更新される。   The fifth flip-flop 25 is enabled according to the L level of the output signal S_0 of the eighth flip-flop 28, latches the impedance code P_code in synchronization with the system clock CLK, and outputs the impedance code P_code_upd. Therefore, as shown in FIG. 5, when the output signal S_0 of the eighth flip-flop 28 is at the L level at the rising edge of the system clock CLK, the impedance code P_code_upd is updated.

また、第６のフリップフロップ２６は、第８のフリップフロップ２８の出力信号Ｓ＿０のＬレベルに応じてイネーブルされ、システムクロックＣＬＫに同期してインピーダンスコードＮ＿ｃｏｄｅをラッチし、インピーダンスコードＮ＿ｃｏｄｅ＿ｄ＿ｕｐｄを出力する。したがって、図５に示されるように、システムクロックＣＬＫの立ち上がりで、第８のフリップフロップ２８の出力信号Ｓ＿０がＬレベルであれば、インピーダンスコードＮ＿ｃｏｄｅ＿ｄ＿ｕｐｄが更新される。   The sixth flip-flop 26 is enabled according to the L level of the output signal S_0 of the eighth flip-flop 28, latches the impedance code N_code in synchronization with the system clock CLK, and outputs the impedance code N_code_d_upd. Therefore, as shown in FIG. 5, when the output signal S_0 of the eighth flip-flop 28 is L level at the rising edge of the system clock CLK, the impedance code N_code_d_upd is updated.

また、第７のフリップフロップ２７は、第８のフリップフロップ２８の出力信号Ｓ＿０のＨレベルに応じてイネーブルされ、システムクロックＣＬＫに同期してインピーダンスコードＰ＿ｃｏｄｅをラッチし、インピーダンスコードＰ＿ｃｏｄｅ＿ｄ＿ｕｐｄを出力する。したがって、図５に示されるように、システムクロックＣＬＫの立ち上がりで、第８のフリップフロップ２８の出力信号Ｓ＿０がＨレベルであれば、インピーダンスコードＰ＿ｃｏｄｅ＿ｄ＿ｕｐｄが更新される。   The seventh flip-flop 27 is enabled according to the H level of the output signal S_0 of the eighth flip-flop 28, latches the impedance code P_code in synchronization with the system clock CLK, and outputs the impedance code P_code_d_upd. Therefore, as shown in FIG. 5, when the output signal S_0 of the eighth flip-flop 28 is at the H level at the rising edge of the system clock CLK, the impedance code P_code_d_upd is updated.

また、フリップフロップ３１があるので、信号Ｓ＿１及び伝送線路１５へ出力されるポジティブ信号Ｓ＿ＯＵＴは、第８のフリップフロップ２８の出力信号Ｓ＿０から１クロック遅れる。さらに、バッファ部３４の出力は差動信号であるため、ポジティブ信号Ｓ＿ＯＵＴと逆位相のネガティブ信号Ｓ＿ＯＵＴ＿ｄが出力される。   In addition, since there is the flip-flop 31, the signal S_1 and the positive signal S_OUT output to the transmission line 15 are delayed by one clock from the output signal S_0 of the eighth flip-flop 28. Furthermore, since the output of the buffer unit 34 is a differential signal, a negative signal S_OUT_d having a phase opposite to that of the positive signal S_OUT is output.

これにより、第２実施形態においても第１実施形態と同様に、第８のフリップフロップ２８の出力信号Ｓ＿０を、ドライバ回路のドライブ状態を示す状態情報信号として用いることができる。したがって、ポジティブ信号Ｓ＿ＯＵＴがＨレベルのとき、すなわち、ポジティブ信号Ｓ＿ＯＵＴを出力する側のドライバ回路のｎチャネルＭＯＳＦＥＴがドライブ状態にないときに、インピーダンスコードＮ＿ｃｏｄｅ＿ｕｐｄが更新される。また、ポジティブ信号Ｓ＿ＯＵＴがＬレベルのとき、すなわち、ポジティブ信号Ｓ＿ＯＵＴを出力する側のドライバ回路のｐチャネルＭＯＳＦＥＴがドライブ状態にないときに、インピーダンスコードＰ＿ｃｏｄｅ＿ｕｐｄが更新される。また、ネガティブ信号Ｓ＿ＯＵＴ＿ｄがＬレベルのとき、すなわち、ネガティブ信号Ｓ＿ＯＵＴ＿ｄを出力する側のドライバ回路のｐチャネルＭＯＳＦＥＴがドライブ状態にないときに、インピーダンスコードＰ＿ｃｏｄｅ＿ｄ＿ｕｐｄが更新される。また、ネガティブ信号Ｓ＿ＯＵＴ＿ｄがＨレベルのとき、すなわち、ネガティブ信号Ｓ＿ＯＵＴ＿ｄを出力する側のドライバ回路のｎチャネルＭＯＳＦＥＴがドライブ状態にないときに、インピーダンスコードＮ＿ｃｏｄｅ＿ｄ＿ｕｐｄが更新される。   Thereby, also in the second embodiment, as in the first embodiment, the output signal S_0 of the eighth flip-flop 28 can be used as a state information signal indicating the drive state of the driver circuit. Therefore, when the positive signal S_OUT is at the H level, that is, when the n-channel MOSFET of the driver circuit that outputs the positive signal S_OUT is not in the drive state, the impedance code N_code_upd is updated. Further, when the positive signal S_OUT is at L level, that is, when the p-channel MOSFET of the driver circuit that outputs the positive signal S_OUT is not in the drive state, the impedance code P_code_upd is updated. Further, when the negative signal S_OUT_d is at the L level, that is, when the p-channel MOSFET of the driver circuit that outputs the negative signal S_OUT_d is not in the drive state, the impedance code P_code_d_upd is updated. Further, when the negative signal S_OUT_d is at the H level, that is, when the n-channel MOSFET of the driver circuit that outputs the negative signal S_OUT_d is not in the drive state, the impedance code N_code_d_upd is updated.

このように、ポジティブ側及びネガティブ側それぞれのドライバ回路のｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴに対して、それぞれ独立にインピーダンスコードを更新することができ、ドライバ回路のトランジスタのドライブ期間にインピーダンスコードＰ＿ｃｏｄｅ＿ｕｐｄ、Ｎ＿ｃｏｄｅ＿ｕｐｄ、Ｐ＿ｃｏｄｅ＿ｄ＿ｕｐｄ、Ｎ＿ｃｏｄｅ＿ｄ＿ｕｐｄが変化しないようにすることができる。また、出力バッファ回路１４に対して非同期に供給されるデータ信号Ｓ＿ＩＮ、及びインピーダンスコードＮ＿ｃｏｄｅ、Ｐ＿ｃｏｄｅが、第４〜第８のフリップフロップ２４、２５、２６、２７、２８によって、システムクロックＣＬＫに同期する。そのため、伝送線路１５へ出力されるデータ信号であるポジティブ信号Ｓ＿ＯＵＴ、ネガティブ信号Ｓ＿ＯＵＴ＿ｄが変動するエッジ付近においても、ポジティブ信号Ｓ＿ＯＵＴ、ネガティブ信号Ｓ＿ＯＵＴ＿ｄの変動と、インピーダンスコードＰ＿ｃｏｄｅ＿ｕｐｄ、Ｎ＿ｃｏｄｅ＿ｕｐｄ、Ｐ＿ｃｏｄｅ＿ｄ＿ｕｐｄ、Ｎ＿ｃｏｄｅ＿ｄ＿ｕｐｄの更新とが、重ならないようにすることができる。したがって、第１実施形態を差動信号に適用した第２実施形態においても、ポジティブ信号Ｓ＿ＯＵＴ、ネガティブ信号Ｓ＿ＯＵＴ＿ｄの安定した出力が得られるとともに、インピーダンスコードを更新して出力インピーダンスの調整を行うことができる。   In this way, the impedance code can be updated independently for the p-channel MOSFET and the n-channel MOSFET of the driver circuit on the positive side and the negative side, respectively, and the impedance codes P_code_upd and N_code_upd are driven during the drive period of the transistor of the driver circuit. , P_code_d_upd, N_code_d_upd can be prevented from changing. Further, the data signal S_IN and the impedance codes N_code and P_code supplied asynchronously to the output buffer circuit 14 are synchronized with the system clock CLK by the fourth to eighth flip-flops 24, 25, 26, 27, and 28. To do. Therefore, even in the vicinity of an edge where the positive signal S_OUT and the negative signal S_OUT_d which are data signals output to the transmission line 15 fluctuate, the fluctuation of the positive signal S_OUT and the negative signal S_OUT_d and the update of the impedance codes P_code_upd, N_code_upd, P_code_d_upd and N_code_d_upd However, it can be prevented from overlapping. Therefore, also in the second embodiment in which the first embodiment is applied to a differential signal, a stable output of the positive signal S_OUT and the negative signal S_OUT_d can be obtained, and the impedance impedance can be updated to adjust the output impedance. it can.

続いて、図２の第１実施形態において、フリップフロップ３１が、反転されたシステムクロックＣＬＫに同期して第３のフリップフロップ２３の出力信号Ｓ＿０をラッチし、信号Ｓ＿１を出力するようにした第３実施形態について説明する。
図６は本発明の出力バッファ回路１４について、第３実施形態を示すブロック図である。 Subsequently, in the first embodiment of FIG. 2, the flip-flop 31 latches the output signal S_0 of the third flip-flop 23 in synchronization with the inverted system clock CLK, and outputs the signal S_1. Three embodiments will be described.
FIG. 6 is a block diagram showing a third embodiment of the output buffer circuit 14 of the present invention.

第３実施形態では、フリップフロップ３１は、クロック端子ＣＫの前段にインバータ３２が接続される。したがって、フリップフロップ３１は、反転されたシステムクロックＣＬＫに同期して第３のフリップフロップ２３の出力信号Ｓ＿０をラッチし、信号Ｓ＿１を出力する。その他の構成については、第１実施形態と同様なため、説明を省略する。   In the third embodiment, the flip-flop 31 has an inverter 32 connected to the preceding stage of the clock terminal CK. Therefore, the flip-flop 31 latches the output signal S_0 of the third flip-flop 23 in synchronization with the inverted system clock CLK, and outputs the signal S_1. Since other configurations are the same as those in the first embodiment, description thereof is omitted.

このように構成された第３実施形態の作用を、第１実施形態と異なる点を中心に、図７を参照して説明する。図７は第３実施形態における出力インピーダンスのキャリブレーションの一例を示す波形図である。   The operation of the third embodiment configured as described above will be described with reference to FIG. 7 with a focus on differences from the first embodiment. FIG. 7 is a waveform diagram showing an example of output impedance calibration in the third embodiment.

上記の通り、フリップフロップ３１は、反転されたシステムクロックＣＬＫに同期して第３のフリップフロップ２３の出力信号Ｓ＿０をラッチし、信号Ｓ＿１を出力する。そのため、信号Ｓ＿１及び伝送線路１５へ出力されるデータ信号Ｓ＿ＯＵＴは、第３のフリップフロップ２３の出力信号Ｓ＿０から１／２クロック遅れる。   As described above, the flip-flop 31 latches the output signal S_0 of the third flip-flop 23 in synchronization with the inverted system clock CLK, and outputs the signal S_1. Therefore, the signal S_1 and the data signal S_OUT output to the transmission line 15 are delayed by 1/2 clock from the output signal S_0 of the third flip-flop 23.

これにより、第３実施形態では、データ信号Ｓ＿ＩＮが出力バッファ回路１４へ入力されてから、データ信号Ｓ＿ＯＵＴとして伝送線路１５へ出力されるまでの信号遅延時間が、第１実施形態に比べて少なくされる。   Thus, in the third embodiment, the signal delay time from when the data signal S_IN is input to the output buffer circuit 14 until it is output to the transmission line 15 as the data signal S_OUT is reduced compared to the first embodiment. The

第３実施形態では、第１実施形態と同様にデータ信号Ｓ＿ＯＵＴの安定した出力が得られるとともに、インピーダンスコードを更新して出力インピーダンスの調整を行うことができる。さらに、フリップフロップ３１が、反転されたシステムクロックＣＬＫに同期してラッチ動作を行うため、伝送線路１５へ出力されるデータ信号Ｓ＿ＯＵＴの遅延が少なく、レイテンシの値が小さくなり、高速伝送に資する。   In the third embodiment, as in the first embodiment, a stable output of the data signal S_OUT can be obtained, and the impedance code can be updated to adjust the output impedance. Furthermore, since the flip-flop 31 performs a latch operation in synchronization with the inverted system clock CLK, the delay of the data signal S_OUT output to the transmission line 15 is small, the latency value is small, and contributes to high-speed transmission.

続いて、図２の第１実施形態において、バッファ部３３の信号入力に遅延が存在する場合に対応した第４実施形態について説明する。
図８は本発明の出力バッファ回路１４について、第４実施形態を示すブロック図である。 Next, the fourth embodiment corresponding to the case where there is a delay in the signal input of the buffer unit 33 in the first embodiment of FIG. 2 will be described.
FIG. 8 is a block diagram showing a fourth embodiment of the output buffer circuit 14 of the present invention.

上記の第１実施形態では、バッファ部３３の信号入力の遅延は考慮されていない。波形図において、フリップフロップ３１から出力される信号Ｓ＿１と、伝送線路１５へ出力されるデータ信号Ｓ＿ＯＵＴとの間には、遅延はないものとして説明された。しかし、図８に示されるように、バッファ部３３の入力信号線に遅延バッファ３５が存在する場合がある。その場合、第１実施形態の構成では、バッファ部３３が備えるドライバ回路のトランジスタのドライブ期間にインピーダンスコードＰ＿ｃｏｄｅ＿ｕｐｄ、Ｎ＿ｃｏｄｅ＿ｕｐｄが変化しないようにすることができないことがある。そこで、第４実施形態では、第２のフリップフロップ２２ではなく、第１のフリップフロップ２１のイネーブル端子ＥＮの前段に、インバータ３２が接続される。その他の構成については、第１実施形態と同様なため、説明を省略する。   In the first embodiment, the signal input delay of the buffer unit 33 is not considered. In the waveform diagram, it has been described that there is no delay between the signal S_1 output from the flip-flop 31 and the data signal S_OUT output to the transmission line 15. However, as shown in FIG. 8, the delay buffer 35 may exist on the input signal line of the buffer unit 33. In that case, in the configuration of the first embodiment, it may not be possible to prevent the impedance codes P_code_upd and N_code_upd from changing during the drive period of the transistors of the driver circuit included in the buffer unit 33. Therefore, in the fourth embodiment, the inverter 32 is connected not to the second flip-flop 22 but before the enable terminal EN of the first flip-flop 21. Since other configurations are the same as those in the first embodiment, description thereof is omitted.

このように構成された第４実施形態の作用を、第１実施形態と異なる点を中心に、図９を参照して説明する。図９は第４実施形態における出力インピーダンスのキャリブレーションの一例を示す波形図である。   The operation of the fourth embodiment configured as described above will be described with reference to FIG. 9 with a focus on differences from the first embodiment. FIG. 9 is a waveform diagram showing an example of output impedance calibration in the fourth embodiment.

上記の通り、第４実施形態では、第２のフリップフロップ２２ではなく、第１のフリップフロップ２１のイネーブル端子ＥＮの前段に、インバータ３２が接続される。そのため、第１のフリップフロップ２１は、第３のフリップフロップ２３の出力信号Ｓ＿０のＬレベルに応じてイネーブルされ、システムクロックＣＬＫに同期してインピーダンスコードＮ＿ｃｏｄｅをラッチし、インピーダンスコードＮ＿ｃｏｄｅ＿ｕｐｄを出力する。したがって、図９に示されるように、システムクロックＣＬＫの立ち上がりで、第３のフリップフロップ２３の出力信号Ｓ＿０がＬレベルであれば、インピーダンスコードＮ＿ｃｏｄｅ＿ｕｐｄが更新される。   As described above, in the fourth embodiment, the inverter 32 is connected not to the second flip-flop 22 but before the enable terminal EN of the first flip-flop 21. Therefore, the first flip-flop 21 is enabled according to the L level of the output signal S_0 of the third flip-flop 23, latches the impedance code N_code in synchronization with the system clock CLK, and outputs the impedance code N_code_upd. Therefore, as shown in FIG. 9, when the output signal S_0 of the third flip-flop 23 is L level at the rising edge of the system clock CLK, the impedance code N_code_upd is updated.

また、第２のフリップフロップ２２は、第３のフリップフロップ２３の出力信号Ｓ＿０のＨレベルに応じてイネーブルされ、システムクロックＣＬＫに同期してインピーダンスコードＰ＿ｃｏｄｅをラッチし、インピーダンスコードＰ＿ｃｏｄｅ＿ｕｐｄを出力する。したがって、図９に示されるように、システムクロックＣＬＫの立ち上がりで、第３のフリップフロップ２３の出力信号Ｓ＿０がＨレベルであれば、インピーダンスコードＰ＿ｃｏｄｅ＿ｕｐｄが更新される。   The second flip-flop 22 is enabled according to the H level of the output signal S_0 of the third flip-flop 23, latches the impedance code P_code in synchronization with the system clock CLK, and outputs the impedance code P_code_upd. Therefore, as shown in FIG. 9, when the output signal S_0 of the third flip-flop 23 is at the H level at the rising edge of the system clock CLK, the impedance code P_code_upd is updated.

これにより、バッファ部３３の入力信号線に存在する遅延バッファ３５のために、伝送線路１５へ出力されるデータ信号Ｓ＿ＯＵＴが、図９に示されるようにフリップフロップ３１から出力される信号Ｓ＿１から遅れても、バッファ部３３が備えるドライバ回路のトランジスタのドライブ期間にインピーダンスコードＰ＿ｃｏｄｅ＿ｕｐｄ、Ｎ＿ｃｏｄｅ＿ｕｐｄが変化しないようにすることができる。   Thus, the data signal S_OUT output to the transmission line 15 is delayed from the signal S_1 output from the flip-flop 31 as shown in FIG. 9 due to the delay buffer 35 present on the input signal line of the buffer unit 33. However, it is possible to prevent the impedance codes P_code_upd and N_code_upd from changing during the drive period of the transistor of the driver circuit included in the buffer unit 33.

このように、第４実施形態では、第１実施形態とは逆に、インピーダンスコードＮ＿ｃｏｄｅ＿ｕｐｄを出力する第１のフリップフロップ２１側にインバータ３２を挿入し、イネーブルの論理を逆にすることで、バッファ部３３の信号入力に遅延が存在する場合にも対応することができる。   As described above, in the fourth embodiment, contrary to the first embodiment, the inverter 32 is inserted on the first flip-flop 21 side that outputs the impedance code N_code_upd, and the enable logic is reversed, so that the buffer A case where there is a delay in the signal input of the unit 33 can also be handled.

続いて、第５実施形態について説明する。
図１０は本発明の出力バッファ回路１４について、第５実施形態を示すブロック図である。 Subsequently, a fifth embodiment will be described.
FIG. 10 is a block diagram showing a fifth embodiment of the output buffer circuit 14 of the present invention.

上記の第４実施形態は、図９に示されるように、入力されるデータ信号Ｓ＿ＩＮがクロックのように短い周期で変化する場合は有効である。しかし、入力されるデータ信号Ｓ＿ＩＮが複数クロックの間、同じレベルで継続する場合には、第４実施形態はバッファ部３３の信号入力の遅延に対応することができない。そこで、第５実施形態では、図１０に示されるように、第３のフリップフロップ２３の出力信号Ｓ＿０がフリップフロップ３１を介さないでバッファ部３３へ入力されることで、バッファ部３３の入力信号線に存在する遅延バッファ３５に対応する。その他の構成については、第１実施形態と同様なため、説明を省略する。   As shown in FIG. 9, the fourth embodiment is effective when the input data signal S_IN changes in a short cycle like a clock. However, when the input data signal S_IN continues at the same level for a plurality of clocks, the fourth embodiment cannot cope with the signal input delay of the buffer unit 33. Therefore, in the fifth embodiment, as shown in FIG. 10, the output signal S_0 of the third flip-flop 23 is input to the buffer unit 33 without passing through the flip-flop 31, so that the input signal of the buffer unit 33 is Corresponds to the delay buffer 35 present in the line. Since other configurations are the same as those in the first embodiment, description thereof is omitted.

このように構成された第５実施形態の作用を、第１実施形態と異なる点を中心に、図１１を参照して説明する。図１１は第５実施形態における出力インピーダンスのキャリブレーションの一例を示す波形図である。   The operation of the fifth embodiment configured as described above will be described with reference to FIG. 11 with a focus on differences from the first embodiment. FIG. 11 is a waveform diagram showing an example of output impedance calibration in the fifth embodiment.

上記の通り、第５実施形態では、第３のフリップフロップ２３の出力信号Ｓ＿０がフリップフロップ３１を介さないでバッファ部３３へ入力される。そのため、伝送線路１５へ出力されるデータ信号Ｓ＿ＯＵＴが、第１実施形態のように、第３のフリップフロップ２３の出力信号Ｓ＿０から１クロック遅れることはない。したがって、データ信号Ｓ＿ＯＵＴは遅延バッファ３５の分だけ第３のフリップフロップ２３の出力信号Ｓ＿０から遅れることになる。   As described above, in the fifth embodiment, the output signal S_0 of the third flip-flop 23 is input to the buffer unit 33 without passing through the flip-flop 31. Therefore, the data signal S_OUT output to the transmission line 15 is not delayed by one clock from the output signal S_0 of the third flip-flop 23 as in the first embodiment. Therefore, the data signal S_OUT is delayed from the output signal S_0 of the third flip-flop 23 by the delay buffer 35.

これにより、図１１に示されるように、入力されるデータ信号Ｓ＿ＩＮが複数クロックの間、同じレベルで継続する場合でも、バッファ部３３の信号入力の遅延に対応することができる。バッファ部３３が備えるドライバ回路のトランジスタのドライブ期間にインピーダンスコードＰ＿ｃｏｄｅ＿ｕｐｄ、Ｎ＿ｃｏｄｅ＿ｕｐｄが変化しないようにすることができる。   As a result, as shown in FIG. 11, even when the input data signal S_IN continues at the same level for a plurality of clocks, it is possible to cope with the signal input delay of the buffer unit 33. The impedance codes P_code_upd and N_code_upd can be prevented from changing during the drive period of the transistors of the driver circuit included in the buffer unit 33.

このように、第５実施形態では、第３のフリップフロップ２３の出力信号Ｓ＿０を、フリップフロップ３１を介さないでバッファ部３３へ入力することで、複数クロックの間、同じレベルで継続するデータ信号Ｓ＿ＩＮに対しても、バッファ部３３の信号入力に存在する遅延に対応することができる。   Thus, in the fifth embodiment, the data signal that continues at the same level for a plurality of clocks by inputting the output signal S_0 of the third flip-flop 23 to the buffer unit 33 without passing through the flip-flop 31. Also for S_IN, the delay existing in the signal input of the buffer unit 33 can be dealt with.

続いて、図１０の第５実施形態を差動信号に適用した第６実施形態について説明する。
図１２は本発明の出力バッファ回路１４について、第６実施形態を示すブロック図である。 Subsequently, a sixth embodiment in which the fifth embodiment of FIG. 10 is applied to a differential signal will be described.
FIG. 12 is a block diagram showing a sixth embodiment of the output buffer circuit 14 of the present invention.

第２実施形態では、第１実施形態を差動信号に適用した例を説明した。第６実施形態では、第５実施形態を差動信号に適用した例を説明する。第６実施形態は、図１２に示されるように、第８のフリップフロップ２８の出力信号Ｓ＿０がフリップフロップ３１を介さないでバッファ部３４へ入力されることで、バッファ部３４の入力信号線に存在する遅延バッファ３５に対応する構成である。その他は、第２実施形態と同様なため、説明を省略する。   In the second embodiment, the example in which the first embodiment is applied to a differential signal has been described. In the sixth embodiment, an example in which the fifth embodiment is applied to a differential signal will be described. In the sixth embodiment, as shown in FIG. 12, the output signal S_0 of the eighth flip-flop 28 is input to the buffer unit 34 without passing through the flip-flop 31, so that the input signal line of the buffer unit 34 is connected. The configuration corresponds to the existing delay buffer 35. Since others are the same as that of 2nd Embodiment, description is abbreviate | omitted.

このように構成された第６実施形態の作用を、第２実施形態と異なる点を中心に、図１３を参照して説明する。図１３は第６実施形態における出力インピーダンスのキャリブレーションの一例を示す波形図である。   The operation of the sixth embodiment configured as described above will be described with reference to FIG. 13 with a focus on differences from the second embodiment. FIG. 13 is a waveform diagram showing an example of output impedance calibration in the sixth embodiment.

上記の通り、第６実施形態では、第８のフリップフロップ２８の出力信号Ｓ＿０がフリップフロップ３１を介さないでバッファ部３４へ入力される。そのため、伝送線路１５へ出力されるポジティブ信号Ｓ＿ＯＵＴが、第２実施形態のように、第８のフリップフロップ２８の出力信号Ｓ＿０から１クロック遅れることはない。したがって、ポジティブ信号Ｓ＿ＯＵＴは遅延バッファ３５の分だけ第８のフリップフロップ２８の出力信号Ｓ＿０から遅れることになり、また、ポジティブ信号Ｓ＿ＯＵＴと逆位相のネガティブ信号Ｓ＿ＯＵＴ＿ｄが出力されることになる。   As described above, in the sixth embodiment, the output signal S_0 of the eighth flip-flop 28 is input to the buffer unit 34 without passing through the flip-flop 31. Therefore, the positive signal S_OUT output to the transmission line 15 is not delayed by one clock from the output signal S_0 of the eighth flip-flop 28 as in the second embodiment. Therefore, the positive signal S_OUT is delayed from the output signal S_0 of the eighth flip-flop 28 by the delay buffer 35, and a negative signal S_OUT_d having a phase opposite to that of the positive signal S_OUT is output.

これにより、図１３に示されるように、入力されるデータ信号Ｓ＿ＩＮが複数クロックの間、同じレベルで継続する場合でも、バッファ部３４の信号入力の遅延に対応することができる。ポジティブ信号Ｓ＿ＯＵＴを出力する側及びネガティブ信号Ｓ＿ＯＵＴ＿ｄを出力する側のドライバ回路のトランジスタのドライブ期間にインピーダンスコードＰ＿ｃｏｄｅ＿ｕｐｄ、Ｎ＿ｃｏｄｅ＿ｕｐｄ、Ｐ＿ｃｏｄｅ＿ｄ＿ｕｐｄ、Ｎ＿ｃｏｄｅ＿ｄ＿ｕｐｄが変化しないようにすることができる。   As a result, as shown in FIG. 13, even when the input data signal S_IN continues at the same level for a plurality of clocks, it is possible to cope with the signal input delay of the buffer unit 34. It is possible to prevent the impedance codes P_code_upd, N_code_upd, P_code_d_upd, and N_code_d_upd from changing during the drive period of the transistor of the driver circuit on the side that outputs the positive signal S_OUT and the side that outputs the negative signal S_OUT_d.

このように、第５実施形態を差動信号に適用した第６実施形態においても、第８のフリップフロップ２８の出力信号Ｓ＿０を、フリップフロップ３１を介さないでバッファ部３４へ入力することで、複数クロックの間、同じレベルで継続するデータ信号Ｓ＿ＩＮに対しても、バッファ部３４の信号入力に存在する遅延に対応することができる。   As described above, also in the sixth embodiment in which the fifth embodiment is applied to the differential signal, by inputting the output signal S_0 of the eighth flip-flop 28 to the buffer unit 34 without passing through the flip-flop 31, Even for a data signal S_IN that continues at the same level for a plurality of clocks, it is possible to cope with a delay existing in the signal input of the buffer unit 34.

ここで、特許請求の範囲との対応は以下の通りである。
第３のフリップフロップ２３及び第８のフリップフロップ２８の出力信号Ｓ＿０は、状態情報信号の一例である。
第１、第２のフリップフロップ２１、２２、並びに第４〜第７のフリップフロップ２４〜２７は、コード更新制御回路の一例である。 Here, the correspondence with the claims is as follows.
The output signal S_0 of the third flip-flop 23 and the eighth flip-flop 28 is an example of a state information signal.
The first and second flip-flops 21 and 22 and the fourth to seventh flip-flops 24 to 27 are examples of a code update control circuit.

以上、詳細に説明したように、本発明の各実施形態によれば、出力バッファ回路１４に対して非同期に供給されるデータ信号Ｓ＿ＩＮ、及びインピーダンスコードＮ＿ｃｏｄｅ、Ｐ＿ｃｏｄｅが、第１〜第３のフリップフロップ２１〜２３、並びに第４〜第８のフリップフロップ２４〜２８によって、システムクロックＣＬＫに同期する。インピーダンスコードの更新がデータ信号に同期する特許文献１においては、インピーダンスコードの更新期間がデータ信号の変動期間に等しくなるため、データ信号のエッジ付近において、データ信号の変動とインピーダンスコードの更新とが重なってしまう可能性があった。しかし、本発明では上記の通りシステムクロックＣＬＫに同期してインピーダンスコードの更新を行うため、データ信号の変動期間とインピーダンスコードの更新期間とが異なる。したがって、データ信号が変動するエッジ付近においても、データ信号の変動とインピーダンスコードの更新とが重ならないようにすることができる。その結果、近年の高速伝送を行うシステムにおいても、インピーダンスコードの更新に影響されない安定した出力を得ることができ、システム搭載時の優位性が高まる。   As described above in detail, according to the embodiments of the present invention, the data signal S_IN and the impedance codes N_code and P_code supplied asynchronously to the output buffer circuit 14 are the first to third flip-flops. Are synchronized with the system clock CLK by the flip-flops 21 to 23 and the fourth to eighth flip-flops 24 to 28. In Patent Document 1 in which the update of the impedance code is synchronized with the data signal, since the update period of the impedance code is equal to the fluctuation period of the data signal, the fluctuation of the data signal and the update of the impedance code occur near the edge of the data signal. There was a possibility of overlapping. However, in the present invention, since the impedance code is updated in synchronization with the system clock CLK as described above, the data signal fluctuation period and the impedance code update period are different. Therefore, the fluctuation of the data signal and the update of the impedance code can be prevented from overlapping even near the edge where the data signal fluctuates. As a result, even in a system that performs high-speed transmission in recent years, a stable output that is not affected by the update of the impedance code can be obtained, and the superiority when the system is mounted is enhanced.

なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
例えば、第１、第２のフリップフロップ２１、２２、並びに第４〜第７のフリップフロップ２４〜２７と、ドライバ回路のｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴとの対応付けは、前記実施形態に限定されないことは言うまでもない。
また、前記実施形態では、ドライバ回路のドライブ状態を示す状態情報信号として、第３のフリップフロップ２３及び第８のフリップフロップ２８の出力信号Ｓ＿０を用いたが、これに限られない。例えば、出力バッファ回路から送出されるデータ信号を記憶するメモリのライト動作を示す信号など、出力バッファ回路が備えるドライバ回路のドライブ状態が判別できる信号であればよい。 Note that the present invention is not limited to the above-described embodiment, and it goes without saying that various improvements and modifications can be made without departing from the spirit of the present invention.
For example, the association of the first and second flip-flops 21 and 22 and the fourth to seventh flip-flops 24 to 27 with the p-channel MOSFET and the n-channel MOSFET of the driver circuit is not limited to the above embodiment. Needless to say.
In the embodiment, the output signal S_0 of the third flip-flop 23 and the eighth flip-flop 28 is used as the state information signal indicating the drive state of the driver circuit. However, the present invention is not limited to this. For example, any signal that can determine the drive state of the driver circuit included in the output buffer circuit, such as a signal indicating a write operation of a memory that stores a data signal transmitted from the output buffer circuit, may be used.

以下に本発明の諸態様を付記としてまとめる。
（付記１）
ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴを備える複数のドライバ回路が並列に接続されたバッファ部を備え、前記ドライバ回路の動作数により出力インピーダンスを調整するためのインピーダンスコードが供給される出力バッファ回路であって、
前記ドライバ回路のドライブ状態を示す状態情報信号に応じて、システムクロックに同期して、前記ｐチャネルＭＯＳＦＥＴ及び前記ｎチャネルＭＯＳＦＥＴに対して前記インピーダンスコードを更新するコード更新制御回路を備えることを特徴とする出力バッファ回路。
（付記２）
前記コード更新制御回路は、
前記状態情報信号に応じてイネーブルされ、前記システムクロックに同期して、前記ｐチャネルＭＯＳＦＥＴ及び前記ｎチャネルＭＯＳＦＥＴのいずれか一方に対して前記インピーダンスコードを出力する第１のフリップフロップと、
前記状態情報信号に応じてイネーブルされ、前記システムクロックに同期して、前記ｐチャネルＭＯＳＦＥＴ及び前記ｎチャネルＭＯＳＦＥＴのいずれか他方に対して前記インピーダンスコードを出力する第２のフリップフロップとを備えることを特徴とする付記１に記載の出力バッファ回路。
（付記３）
入力されるデータ信号を前記システムクロックに同期してラッチする第３のフリップフロップを備え、
前記状態情報信号は、前記第３のフリップフロップにラッチされた前記データ信号であることを特徴とする付記２に記載の出力バッファ回路。
（付記４）
前記第１のフリップフロップは、前記第３のフリップフロップにラッチされた前記データ信号のＨレベルに応じてイネーブルされ、
前記第２のフリップフロップは、前記第３のフリップフロップにラッチされた前記データ信号のＬレベルに応じてイネーブルされることを特徴とする付記３に記載の出力バッファ回路。
（付記５）
前記出力バッファ回路の出力は、ポジティブ信号とネガティブ信号とから成る差動信号であり、
前記コード更新制御回路は、
前記状態情報信号に応じてイネーブルされ、前記システムクロックに同期して、前記ポジティブ信号を出力する側の前記ｐチャネルＭＯＳＦＥＴ及び前記ｎチャネルＭＯＳＦＥＴのいずれか一方に対して前記インピーダンスコードを出力する第４のフリップフロップと、
前記状態情報信号に応じてイネーブルされ、前記システムクロックに同期して、前記ポジティブ信号を出力する側の前記ｐチャネルＭＯＳＦＥＴ及び前記ｎチャネルＭＯＳＦＥＴのいずれか他方に対して前記インピーダンスコードを出力する第５のフリップフロップと、
前記状態情報信号に応じてイネーブルされ、前記システムクロックに同期して、前記ネガティブ信号を出力する側の前記ｐチャネルＭＯＳＦＥＴ及び前記ｎチャネルＭＯＳＦＥＴのいずれか一方に対して前記インピーダンスコードを出力する第６のフリップフロップと、
前記状態情報信号に応じてイネーブルされ、前記システムクロックに同期して、前記ネガティブ信号を出力する側の前記ｐチャネルＭＯＳＦＥＴ及び前記ｎチャネルＭＯＳＦＥＴのいずれか他方に対して前記インピーダンスコードを出力する第７のフリップフロップとを備えることを特徴とする付記１に記載の出力バッファ回路。
（付記６）
入力されるデータ信号を前記システムクロックに同期してラッチする第８のフリップフロップを備え、
前記状態情報信号は、前記第８のフリップフロップにラッチされた前記データ信号であることを特徴とする付記５に記載の出力バッファ回路。
（付記７）
前記第４のフリップフロップは、前記第８のフリップフロップにラッチされた前記データ信号のＨレベルに応じてイネーブルされ、
前記第５のフリップフロップは、前記第８のフリップフロップにラッチされた前記データ信号のＬレベルに応じてイネーブルされ、
前記第６のフリップフロップは、前記第８のフリップフロップにラッチされた前記データ信号のＬレベルに応じてイネーブルされ、
前記第７のフリップフロップは、前記第８のフリップフロップにラッチされた前記データ信号のＨレベルに応じてイネーブルされることを特徴とする付記６に記載の出力バッファ回路。
（付記８）
ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴを備える複数のドライバ回路が並列に接続されたバッファ部を備え、前記ドライバ回路の動作数により出力インピーダンスを調整するためのインピーダンスコードが供給される出力バッファ回路と、
前記出力バッファ回路に前記インピーダンスコードを供給するインピーダンス調整回路とを備え、
前記出力バッファ回路は、
前記ドライバ回路のドライブ状態を示す状態情報信号に応じて、システムクロックに同期して、前記ｐチャネルＭＯＳＦＥＴ及び前記ｎチャネルＭＯＳＦＥＴに対して前記インピーダンスコードを更新するコード更新制御回路を備える出力バッファ回路であることを特徴とする半導体装置。 The aspects of the present invention are summarized as additional notes below.
(Appendix 1)
An output buffer circuit including a buffer unit in which a plurality of driver circuits each including a p-channel MOSFET and an n-channel MOSFET are connected in parallel, and supplied with an impedance code for adjusting an output impedance according to the number of operations of the driver circuit. ,
And a code update control circuit for updating the impedance code for the p-channel MOSFET and the n-channel MOSFET in synchronization with a system clock in response to a state information signal indicating a drive state of the driver circuit. Output buffer circuit.
(Appendix 2)
The code update control circuit includes:
A first flip-flop that is enabled in response to the status information signal and outputs the impedance code to one of the p-channel MOSFET and the n-channel MOSFET in synchronization with the system clock;
A second flip-flop that is enabled according to the status information signal and outputs the impedance code to the other of the p-channel MOSFET and the n-channel MOSFET in synchronization with the system clock. The output buffer circuit according to Supplementary Note 1, wherein the output buffer circuit is characterized.
(Appendix 3)
A third flip-flop for latching an input data signal in synchronization with the system clock;
The output buffer circuit according to appendix 2, wherein the state information signal is the data signal latched in the third flip-flop.
(Appendix 4)
The first flip-flop is enabled according to the H level of the data signal latched in the third flip-flop,
4. The output buffer circuit according to appendix 3, wherein the second flip-flop is enabled according to an L level of the data signal latched by the third flip-flop.
(Appendix 5)
The output of the output buffer circuit is a differential signal composed of a positive signal and a negative signal,
The code update control circuit includes:
Enabled according to the state information signal, and outputs the impedance code to either the p-channel MOSFET or the n-channel MOSFET on the side outputting the positive signal in synchronization with the system clock. Flip-flops,
Enabled in response to the state information signal, and outputs the impedance code to the other of the p-channel MOSFET and the n-channel MOSFET on the side outputting the positive signal in synchronization with the system clock. Flip-flops,
Enabled in response to the status information signal, and outputs the impedance code to either the p-channel MOSFET or the n-channel MOSFET on the negative signal output side in synchronization with the system clock. Flip-flops,
Enabled in response to the state information signal, and outputs the impedance code to the other of the p-channel MOSFET and the n-channel MOSFET on the negative signal output side in synchronization with the system clock. The output buffer circuit according to claim 1, further comprising: a flip-flop.
(Appendix 6)
An eighth flip-flop that latches an input data signal in synchronization with the system clock;
The output buffer circuit according to appendix 5, wherein the state information signal is the data signal latched in the eighth flip-flop.
(Appendix 7)
The fourth flip-flop is enabled according to the H level of the data signal latched in the eighth flip-flop,
The fifth flip-flop is enabled according to the L level of the data signal latched in the eighth flip-flop,
The sixth flip-flop is enabled according to the L level of the data signal latched in the eighth flip-flop,
7. The output buffer circuit according to appendix 6, wherein the seventh flip-flop is enabled according to the H level of the data signal latched by the eighth flip-flop.
(Appendix 8)
an output buffer circuit including a buffer unit in which a plurality of driver circuits each including a p-channel MOSFET and an n-channel MOSFET are connected in parallel, and supplied with an impedance code for adjusting an output impedance according to the number of operations of the driver circuit;
An impedance adjustment circuit for supplying the impedance code to the output buffer circuit;
The output buffer circuit includes:
An output buffer circuit comprising a code update control circuit for updating the impedance code for the p-channel MOSFET and the n-channel MOSFET in synchronization with a system clock in response to a state information signal indicating a drive state of the driver circuit. There is a semiconductor device.

本発明にかかる出力バッファ回路及び半導体装置を搭載するシステムの一例を示す図である。It is a figure which shows an example of the system which mounts the output buffer circuit concerning this invention, and a semiconductor device. 第１実施形態を示すブロック図である。It is a block diagram which shows 1st Embodiment. 第１実施形態における出力インピーダンスのキャリブレーションの一例を示す波形図である。It is a wave form diagram which shows an example of the calibration of the output impedance in 1st Embodiment. 第２実施形態を示すブロック図である。It is a block diagram which shows 2nd Embodiment. 第２実施形態における出力インピーダンスのキャリブレーションの一例を示す波形図である。It is a wave form diagram showing an example of calibration of output impedance in a 2nd embodiment. 第３実施形態を示すブロック図である。It is a block diagram which shows 3rd Embodiment. 第３実施形態における出力インピーダンスのキャリブレーションの一例を示す波形図である。It is a wave form diagram showing an example of calibration of output impedance in a 3rd embodiment. 第４実施形態を示すブロック図である。It is a block diagram which shows 4th Embodiment. 第４実施形態における出力インピーダンスのキャリブレーションの一例を示す波形図である。It is a wave form diagram which shows an example of the calibration of the output impedance in 4th Embodiment. 第５実施形態を示すブロック図である。It is a block diagram which shows 5th Embodiment. 第５実施形態における出力インピーダンスのキャリブレーションの一例を示す波形図である。It is a wave form diagram which shows an example of the calibration of the output impedance in 5th Embodiment. 第６実施形態を示すブロック図である。It is a block diagram which shows 6th Embodiment. 第６実施形態における出力インピーダンスのキャリブレーションの一例を示す波形図である。It is a wave form diagram showing an example of calibration of output impedance in a 6th embodiment. 従来の出力バッファ回路における出力インピーダンスのキャリブレーションの一例を示す波形図である。It is a wave form diagram which shows an example of the calibration of the output impedance in the conventional output buffer circuit.

１３ インピーダンス調整回路
１４ 出力バッファ回路
２１ 第１のフリップフロップ
２２ 第２のフリップフロップ
２３ 第３のフリップフロップ
２４ 第４のフリップフロップ
２５ 第５のフリップフロップ
２６ 第６のフリップフロップ
２７ 第７のフリップフロップ
２８ 第８のフリップフロップ
３３、３４ バッファ部 13 Impedance adjustment circuit 14 Output buffer circuit 21 1st flip-flop 22 2nd flip-flop 23 3rd flip-flop 24 4th flip-flop 25 5th flip-flop 26 6th flip-flop 27 7th flip-flop 28 Eighth flip-flops 33 and 34 Buffer section

Claims (5)

システムクロックの立ち上がりに同期して駆動または停止するｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴを備えるドライバ回路を複数個並列に接続し、前記ｐチャネルＭＯＳＦＥＴ及び前記ｎチャネルＭＯＳＦＥＴの駆動する数に応じて出力インピーダンスを調整するインピーダンスコードが供給されるバッファ部と、
前記バッファ部が出力する信号レベルを制御する状態情報信号を、前記バッファ部が出力する信号レベルを変化させる前記システムクロックの立ち上がりエッジの１周期前の立ち上がりエッジに同期して出力する第１のフリップフロップと、
前記バッファ部が出力する信号レベルを変化させる前記システムクロックの立ち上がりエッジに同期して、前記ｐチャネルＭＯＳＦＥＴまたは前記ｎチャネルＭＯＳＦＥＴのうち前記状態情報信号に基づき停止状態であるＭＯＳＦＥＴの前記インピーダンスコードを更新するコード更新制御回路とを備えることを特徴とする出力バッファ回路。 Connect the driver circuit p Ru comprising a channel MOSFET and n-channel MOSFET is driven or stopped in synchronization with the rising edge of the system clock in parallel a plurality, depending on the number of driving of the p-channel MOSFET and the n-channel MOSFET output a buffer unit Louis emissions are impedance code to adjust the impedance is supplied,
A first flip-flop that outputs a state information signal that controls a signal level output from the buffer unit in synchronization with a rising edge one cycle before the rising edge of the system clock that changes the signal level output from the buffer unit And
In synchronization with the rising edge of the system clock that changes the signal level output by the buffer unit, the impedance code of the MOSFET in the stopped state is updated based on the state information signal in the p-channel MOSFET or the n-channel MOSFET. output buffer circuit characterized by comprising a code update control circuit. 前記コード更新制御回路は、
前記状態情報信号に応じてイネーブルされ、前記システムクロックに同期して、前記ｐチャネルＭＯＳＦＥＴ及び前記ｎチャネルＭＯＳＦＥＴのいずれか一方に対して前記インピーダンスコードを出力する第２のフリップフロップと、
前記状態情報信号に応じてイネーブルされ、前記システムクロックに同期して、前記ｐチャネルＭＯＳＦＥＴ及び前記ｎチャネルＭＯＳＦＥＴのいずれか他方に対して前記インピーダンスコードを出力する第３のフリップフロップとを備えることを特徴とする請求項１に記載の出力バッファ回路。 The code update control circuit includes:
A second flip-flop that is enabled according to the state information signal and outputs the impedance code to one of the p-channel MOSFET and the n-channel MOSFET in synchronization with the system clock;
A third flip-flop that is enabled according to the status information signal and outputs the impedance code to the other of the p-channel MOSFET and the n-channel MOSFET in synchronization with the system clock. The output buffer circuit according to claim 1. 前記第２のフリップフロップは、前記第１のフリップフロップから出力される前記状態情報信号のＨレベルに応じてイネーブルされ、
前記第３のフリップフロップは、前記第１のフリップフロップから出力される前記状態情報信号のＬレベルに応じてイネーブルされることを特徴とする請求項２に記載の出力バッファ回路。 It said second flip-flop is enabled in response to the H level of the state information signal that will be output from the first flip-flop,
Said third flip-flop, the output buffer circuit according to claim 2, characterized in that is enabled in response to L level of the state information signal that will be output from the first flip-flop. 前記出力バッファ回路の出力は、ポジティブ信号とネガティブ信号とから成る差動信号であり、
前記コード更新制御回路は、
前記状態情報信号に応じてイネーブルされ、前記システムクロックに同期して、前記ポジティブ信号を出力する側の前記ｐチャネルＭＯＳＦＥＴ及び前記ｎチャネルＭＯＳＦＥＴのいずれか一方に対して前記インピーダンスコードを出力する第４のフリップフロップと、
前記状態情報信号に応じてイネーブルされ、前記システムクロックに同期して、前記ポジティブ信号を出力する側の前記ｐチャネルＭＯＳＦＥＴ及び前記ｎチャネルＭＯＳＦＥＴのいずれか他方に対して前記インピーダンスコードを出力する第５のフリップフロップと、
前記状態情報信号に応じてイネーブルされ、前記システムクロックに同期して、前記ネガティブ信号を出力する側の前記ｐチャネルＭＯＳＦＥＴ及び前記ｎチャネルＭＯＳＦＥＴのいずれか一方に対して前記インピーダンスコードを出力する第６のフリップフロップと、
前記状態情報信号に応じてイネーブルされ、前記システムクロックに同期して、前記ネガティブ信号を出力する側の前記ｐチャネルＭＯＳＦＥＴ及び前記ｎチャネルＭＯＳＦＥＴのいずれか他方に対して前記インピーダンスコードを出力する第７のフリップフロップとを備えることを特徴とする請求項１に記載の出力バッファ回路。 The output of the output buffer circuit is a differential signal composed of a positive signal and a negative signal,
The code update control circuit includes:
Enabled according to the state information signal, and outputs the impedance code to either the p-channel MOSFET or the n-channel MOSFET on the side outputting the positive signal in synchronization with the system clock. Flip-flops,
Enabled in response to the state information signal, and outputs the impedance code to the other of the p-channel MOSFET and the n-channel MOSFET on the side outputting the positive signal in synchronization with the system clock. Flip-flops,
Enabled in response to the status information signal, and outputs the impedance code to either the p-channel MOSFET or the n-channel MOSFET on the negative signal output side in synchronization with the system clock. Flip-flops,
Enabled in response to the state information signal, and outputs the impedance code to the other of the p-channel MOSFET and the n-channel MOSFET on the negative signal output side in synchronization with the system clock. The output buffer circuit according to claim 1, further comprising: a flip-flop. システムクロックの立ち上がりに同期して駆動または停止するｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴを備えるドライバ回路を複数個並列に接続し、前記ｐチャネルＭＯＳＦＥＴ及び前記ｎチャネルＭＯＳＦＥＴの駆動する数に応じて出力インピーダンスを調整するインピーダンスコードが供給されるバッファ部と、
前記バッファ部が出力する信号レベルを制御する状態情報信号を、前記バッファ部が出力する信号レベルを変化させる前記システムクロックの立ち上がりエッジの１周期前の立ち上がりエッジに同期して出力する第１のフリップフロップと、
前記バッファ部が出力する信号レベルを変化させる前記システムクロックの立ち上がりエッジに同期して、前記ｐチャネルＭＯＳＦＥＴまたは前記ｎチャネルＭＯＳＦＥＴのうち前記状態情報信号に基づき停止状態であるＭＯＳＦＥＴの前記インピーダンスコードを更新するコード更新制御回路とを備えることを特徴とする半導体装置。 Connect the driver circuit p Ru comprising a channel MOSFET and n-channel MOSFET is driven or stopped in synchronization with the rising edge of the system clock in parallel a plurality, depending on the number of driving of the p-channel MOSFET and the n-channel MOSFET output a buffer unit Louis emissions are impedance code to adjust the impedance is supplied,
A first flip-flop that outputs a state information signal that controls a signal level output from the buffer unit in synchronization with a rising edge one cycle before the rising edge of the system clock that changes the signal level output from the buffer unit And
In synchronization with the rising edge of the system clock that changes the signal level output by the buffer unit, the impedance code of the MOSFET in the stopped state is updated based on the state information signal in the p-channel MOSFET or the n-channel MOSFET. wherein a and Turkey and a code update control circuit.
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