JP5256800B2

JP5256800B2 - Semiconductor integrated circuit

Info

Publication number: JP5256800B2
Application number: JP2008070369A
Authority: JP
Inventors: 剛植野
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2007-03-19
Filing date: 2008-03-18
Publication date: 2013-08-07
Anticipated expiration: 2028-03-18
Also published as: JP2008263185A

Description

本発明は、半導体集積回路に係り、より詳細には、多層メタル配線層と、スタンダードセルと、ＰＭＯＳ（P-channel Metal-Oxide Semiconductor）トランジスタ及びＮＭＯＳ（N-channel Metal-Oxide Semiconductor）トランジスタを含むフィラーセルと、を備えた半導体集積回路に関する。 The present invention relates to a semiconductor integrated circuit, and more specifically includes a multilayer metal wiring layer, a standard cell, a PMOS (P-channel Metal-Oxide Semiconductor) transistor, and an NMOS (N-channel Metal-Oxide Semiconductor) transistor. The present invention relates to a semiconductor integrated circuit including a filler cell.

近年、半導体集積回路は、より微細なプロセスの進化とともに高速化及び高集積化が進み、メタル配線層数の増加や、例えば閾値電圧をコントロールするために異なるゲート酸化膜厚を持つＣＭＯＳトランジスタなど、ＣＭＯＳトランジスタの多様化により、製造コストが増加する傾向にある。前記のような多層メタル配線やトランジスタの多様化により、複雑なマスク製造工程を経て製造される半導体回路の製造に際しては、レイアウト工程において、多数のマスクレイアウトをする必要があるため、レイアウト工程期間が増大する傾向にある。
また、集積回路のレイアウト設計段階における仕様変更、製造工程における動作試験での動作不良の発見、論理回路のミスや動作周波数の変更等による理由で、論理回路の修正やタイミング調整のため新たなゲートの追加を行なわなければならない場合がある。 In recent years, semiconductor integrated circuits have become faster and more integrated with the evolution of finer processes, increasing the number of metal wiring layers, for example, CMOS transistors with different gate oxide thicknesses to control threshold voltages, etc. Due to diversification of CMOS transistors, manufacturing costs tend to increase. Due to the diversification of multi-layer metal wiring and transistors as described above, when manufacturing a semiconductor circuit manufactured through a complicated mask manufacturing process, it is necessary to perform a large number of mask layouts in the layout process. It tends to increase.
In addition, a new gate for logic circuit correction and timing adjustment due to specification changes at the layout design stage of integrated circuits, discovery of malfunctions in operation tests in the manufacturing process, logic circuit errors or changes in operating frequency, etc. May need to be added.

しかし、上述のような半導体集積回路の高集積化や複雑化により、修正には長い時間を要し、かつレイアウト設計期間増加、製造コストを押し上げる等の問題がある。そのため特許文献１に開示されるように、金属配線下に回路修正に使用するための追加用トランジスタをあらかじめ配置しておく構造とするなどの対策がとられている。また金属配線工程の前工程まで製造が終わっている未完成ウェハ（マスタースライス）を用いて、この段階で指定される回路機能に従って配線等を生成して完成ウェハを製造するマスタースライス方法も提案されている。
一方、動作周波数の高速化、前述のようなプロセスの複雑化に伴う複雑な寄生抵抗及び寄生容量により、半導体回路の設計がますます困難になってきている。そのため、特許文献２に開示されるように、スタンダードセルと呼ばれる、あらかじめ用意したセルを配置配線する方式により、この問題に対応するためのバッファセル（ディレイセル）を用いることも公知の手法となっている。 However, due to the high integration and complexity of the semiconductor integrated circuit as described above, there are problems such as requiring a long time for correction, increasing the layout design period, and increasing the manufacturing cost. Therefore, as disclosed in Patent Document 1, measures are taken such as a structure in which an additional transistor for use in circuit correction is arranged in advance under the metal wiring. A master slicing method is also proposed in which a finished wafer is produced by generating wiring according to the circuit function specified at this stage, using an incomplete wafer (master slice) that has been manufactured up to the previous process of the metal wiring process. ing.
On the other hand, the design of semiconductor circuits has become increasingly difficult due to the increase in operating frequency and the complicated parasitic resistance and parasitic capacitance accompanying the above-mentioned process complexity. Therefore, as disclosed in Patent Document 2, it is a known technique to use a buffer cell (delay cell) for dealing with this problem by a method of arranging and wiring a cell prepared in advance, which is called a standard cell. ing.

ここで、従来から用いられる前記バッファセルは、入出力の論理が等価であるため、文字通りバッファとして使用する場合や、配線の遅延調整に使用する場合が多い。またスタンダードセル方式での半導体集積回路で用意されるセルにはバッファセル（ＢＵＦ）やインバータセル（ＩＮＶ）、ナンドゲートセル（ＮＡＮＤ）やオアゲートセル（ＯＲ）などがあり、所望のネットリストのレイアウトになるように、自動配置配線ツールによって、前記セルを配置、配線する。
また、前記セルを配置しない領域においてはフィラーセルと呼ばれる、ゲート容量を利用したデカップリングコンデンサが挿入されたり、あらかじめ修正用のリペアセルを配置したりするのが一般的である。また、これらのスタンダードセルやフィラーセルのレイアウトは前記自動配置配線ツールにて配置する制約上、同一の高さ又は基本高さの整数倍のものとなっている。 Here, since the input / output logic of the buffer cell conventionally used is equivalent, it is often used as a buffer literally or for delay adjustment of wiring. The cells prepared in the standard cell semiconductor integrated circuit include a buffer cell (BUF), an inverter cell (INV), a NAND gate cell (NAND), and an OR gate cell (OR). The cells are arranged and wired by an automatic placement and routing tool.
Further, in a region where the cells are not arranged, a decoupling capacitor using a gate capacitance called a filler cell is generally inserted, or a repair cell for correction is generally arranged in advance. In addition, the layout of these standard cells and filler cells is the same height or an integral multiple of the basic height due to restrictions placed by the automatic placement and routing tool.

また、半導体集積回路（ＬＳＩ）のレイアウト設計方式として、ゲートアレイ方式やスタンダードセル方式等がある。これらの方式は、ＮＡＮＤ、ＮＯＲ等の基本論理セルやそれらを組み合せたスタンダードセルをアレイ状に半導体チップ上に配置し、論理に従ってそれらのセルの端子間を配線することによってＬＳＩを構成する方法である。これらの方法は設計の自動化が進んでおり、様々なシステムが開発されている。
さらに、ＬＳＩの製造技術の進歩により、ゲートアレイ方式とスタンダードセル方式とを融合させたエンベデッド・アレイ・セル方式の半導体集積回路が開発されている。この方式は、半導体集積回路中の一部の回路又は全ての回路を複数の機能ブロック内に、例えば、予め設計されたアナログブロック等のマクロブロックか新しく設計されたスタンダードセル方式ブロック内に組み込んで、各機能ブロックを半導体チップ上に配置し、各機能ブロック外はゲートアレイ領域と定めておく。そして、機能ブロックに収納された回路以外の回路の生成と、機能ブロック外の配線とはゲートアレイ領域で行なって、半導体集積回路を造り上げようとするものである。従って、これらの方式では、機能ブロック外の領域で任意に回路を生成できるので製造の配線工程の前までなら、回路の追加・修正を比較的簡単に行なうことができるという利点がある。 As a layout design method for a semiconductor integrated circuit (LSI), there are a gate array method, a standard cell method, and the like. These methods are a method of configuring an LSI by arranging basic logic cells such as NAND and NOR and standard cells combining them on a semiconductor chip in an array and wiring between terminals of these cells according to logic. is there. These methods are advanced in design automation, and various systems have been developed.
Furthermore, due to advances in LSI manufacturing technology, an embedded array cell type semiconductor integrated circuit in which a gate array type and a standard cell type are fused has been developed. In this method, a part or all of the circuits in a semiconductor integrated circuit are incorporated into a plurality of functional blocks, for example, a macro block such as a pre-designed analog block or a newly designed standard cell system block. Each functional block is arranged on a semiconductor chip, and the outside of each functional block is defined as a gate array region. Then, generation of circuits other than the circuits housed in the functional block and wiring outside the functional block are performed in the gate array region, and a semiconductor integrated circuit is to be built. Therefore, these systems have an advantage that a circuit can be arbitrarily generated in a region outside the functional block, so that the circuit can be added / modified relatively easily before the manufacturing wiring process.

ところで、近年は所望の機能を果たすために必要なシステム全体を１つの半導体チップ上に搭載できるほどに高集積化された半導体集積回路が開発されてきており、このように半導体集積回路の集積度が増大するにつれて半導体集積回路設計にかかる工数も増加の一途を辿っている。半導体集積回路のレイアウト設計についても例外ではなく、工数・処理時間が指数関数的に増大してきており、半導体集積回路全体を一度にレイアウトするには膨大な時間及び労力を費やすことになる。そこで、半導体集積回路を幾つかの機能ブロックに分割し、各機能ブロック内を個別に設計し、最後に機能ブロック間を配線して組み上げるといった階層設計の手法がとられることが多い。
一方、半導体集積回路内の各セルを同期して駆動させるクロック信号の周波数も増大されてきている。半導体集積回路の動作速度は、各セルに到達するクロック信号の位相差であるクロックスキューによって制約され、同様に、システム全体の動作速度は、各半導体集積回路間のクロックスキューによって制約される。そして、半導体集積回路の高集積化によって、クロック信号で駆動されるフリップフロップ等のセルの数が多くなるとともに、各機能ブロックに供給されるクロック信号も互いに同期をとらなければならないので、クロック信号を各セルに供給するための配線方式は益々重要になってきている。
また、特許文献１に開示されるように、金属配線下に回路修正に使用するための追加用トランジスタをあらかじめ配置しておく構造とするなどの対策をとることにより、比較的容易に回路修正を行なうレイアウト方法もある。
特開平７−１３０８５８号公報特開平４−７４４５３号公報 Incidentally, in recent years, semiconductor integrated circuits have been developed that are highly integrated so that the entire system necessary for performing a desired function can be mounted on one semiconductor chip. As the number of semiconductor integrated circuits increases, the number of man-hours for designing a semiconductor integrated circuit is increasing. The layout design of a semiconductor integrated circuit is no exception, and the man-hours and processing time are increasing exponentially, and enormous time and labor are consumed to lay out the entire semiconductor integrated circuit at once. Therefore, a hierarchical design method is often used in which a semiconductor integrated circuit is divided into several functional blocks, each functional block is individually designed, and finally, the functional blocks are wired and assembled.
On the other hand, the frequency of the clock signal for driving each cell in the semiconductor integrated circuit synchronously has been increased. The operation speed of the semiconductor integrated circuit is restricted by a clock skew that is a phase difference between clock signals reaching each cell. Similarly, the operation speed of the entire system is restricted by the clock skew between the semiconductor integrated circuits. As the number of cells such as flip-flops driven by the clock signal increases due to the high integration of the semiconductor integrated circuit, the clock signal supplied to each functional block must be synchronized with each other. Wiring schemes for supplying to each cell are becoming increasingly important.
Further, as disclosed in Patent Document 1, it is relatively easy to correct a circuit by taking a countermeasure such as a structure in which an additional transistor for use in correcting a circuit is arranged in advance under a metal wiring. There is also a layout method to be performed.
JP-A-7-130858 JP-A-4-74453

ところで、特許文献１に記載の技術のようにＰＭＯＳトランジスタとＮＭＯＳトランジスタの未接続ゲート電極が、同一のゲート電極として接続されていると、回路の追加修正を行なう際にゲート電極層（例えばポリシリコンで形成）を作成するマスクまで修正する必要があり、修正するマスク層数が増加してしまうという問題がある。
また、前記マスタースライス方法ではレイアウト完了後に回路修正のため新たにトランジスタを追加しなければならず利用しにくいという問題がある。
更に、特許文献１に記載の技術のようにＰＭＯＳトランジスタとＮＭＯＳトランジスタの未接続ゲート電極が、同一のゲート電極として接続されていると、回路の追加修正を行なう際にＰＭＯＳトランジスタ、ＮＭＯＳトランジスタをそれぞれ分離できないと問題がある。
そこで本発明は、マスク修正等を行なわず、簡単な処置で回路の追加修正を行なえる半導体集積回路を提供することを目的とする。また本発明は、製造の配線工程前までに、回路のタイミング修正を行なえる半導体集積回路を提供することを目的とする。 By the way, when the unconnected gate electrodes of the PMOS transistor and the NMOS transistor are connected as the same gate electrode as in the technique described in Patent Document 1, the gate electrode layer (for example, polysilicon) is used when the circuit is further corrected. It is necessary to correct even the mask for creating the film), which increases the number of mask layers to be corrected.
Further, the master slice method has a problem that it is difficult to use a transistor because a new transistor must be added for circuit correction after the layout is completed.
Further, when the unconnected gate electrodes of the PMOS transistor and the NMOS transistor are connected as the same gate electrode as in the technique described in Patent Document 1, the PMOS transistor and the NMOS transistor are respectively connected when the circuit is further corrected. There is a problem if it cannot be separated.
SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor integrated circuit capable of performing additional correction of a circuit with a simple measure without performing mask correction or the like. Another object of the present invention is to provide a semiconductor integrated circuit capable of correcting the timing of the circuit before the manufacturing wiring process.

請求項１の発明は、多層メタル配線層と、スタンダードセルと、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含み、前記ＰＭＯＳトランジスタのゲート端子と前記ＮＭＯＳトランジスタのドレイン端子及びソース端子の少なくとも一方の端子をＧＮＤ電位に接続し、前記ＰＭＯＳトランジスタのドレイン端子及びソース端子の少なくとも一方の端子と前記ＮＭＯＳトランジスタのゲート端子とを電源電位に接続したフィラーセルと、を備える半導体集積回路において、前記フィラーセルは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのレイアウト形状をそのままにして、前記ＰＭＯＳトランジスタのゲート端子とドレイン端子とソース端子、及び、ＮＭＯＳトランジスタのゲート端子とドレイン端子とソース端子の接続状態を、前記多層メタル配線層の配線の修正によりディレイセルに変更可能なレイアウトパターンを備えることを特徴とする。 The invention of claim 1 includes a multilayer metal wiring layer, a standard cell, a PMOS transistor and an NMOS transistor, and at least one of a gate terminal of the PMOS transistor and a drain terminal and a source terminal of the NMOS transistor is set to the GND potential. And a filler cell in which at least one of a drain terminal and a source terminal of the PMOS transistor and a gate terminal of the NMOS transistor are connected to a power supply potential, wherein the filler cell includes a PMOS transistor and With the layout shape of the NMOS transistor as it is, the connection state of the gate terminal, drain terminal and source terminal of the PMOS transistor and the gate terminal, drain terminal and source terminal of the NMOS transistor Characterized in that it comprises a modifiable layout pattern to the delay cell by modifying the wiring of the multilayer metal interconnect layer.

請求項２の発明は、請求項１に記載の半導体集積回路において、前記フィラーセルは、前記ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタの、ゲート端子の配線抵抗と、ゲート端子及びゲート酸化膜と基板との結合容量を用いることを特徴とする。
請求項３の発明は、請求項１に記載の半導体集積回路において、前記フィラーセルは、前記ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタの、ソース端子とドレイン端子間抵抗と、ゲート端子及びゲート酸化膜と基板との結合容量を用いることを特徴とする。
請求項４の発明は、請求項３に記載の半導体集積回路において、前記フィラーセルのゲート端子入力電圧を設定できる電圧設定手段を備えることを特徴とする。
請求項５の発明は、請求項３に記載の半導体集積回路において、前記フィラーセルのゲート端子のオンオフを設定できるオンオフ設定手段を備えることを特徴とする。 The invention according to claim 2, the semiconductor integrated circuit according to claim 1, said filler cell, the PMOS transistor or NMOS transistor, coupling capacitance and wiring resistance of the gate terminal, the gate terminal and the gate oxide film and the substrate It is characterized by using.
The invention according to claim 3, in the semiconductor integrated circuit according to claim 1, wherein the filler cell, the PMOS transistor or NMOS transistor, and between the source terminal and the drain terminal resistor, the gate terminal and the gate oxide film and the substrate It is characterized by using a coupling capacity.
According to a fourth aspect of the present invention, there is provided the semiconductor integrated circuit according to the third aspect , further comprising voltage setting means capable of setting a gate terminal input voltage of the filler cell.
According to a fifth aspect of the present invention, there is provided the semiconductor integrated circuit according to the third aspect , further comprising on / off setting means capable of setting on / off of the gate terminal of the filler cell.

本発明によれば、半導体集積回路のレイアウト完成前及び完成後においてタイミング調整を行うことが可能になる。According to the present invention, timing adjustment can be performed before and after the layout of a semiconductor integrated circuit is completed.

以下、本発明を図に示した実施形態を用いて詳細に説明する。なお、この実施形態に記載される構成要素、種類、組み合わせ、形状、その相対配置などは特定的な記載がない限り、この発明の範囲をそれのみに限定する主旨ではなく単なる説明例に過ぎない。
まず半導体集積回路の概略について説明する。
図１は半導体集積回路を形成する基板上での機能ブロックの配置状態を示す図である。なお、本図では、信号配線やスタンダードセルは図示していない。
半導体基板１０には、例えば、半導体集積装置のパッケージピン（図示しない）と接続される入出力セル（ＩＯセルとも呼ぶ）２が囲うように配置されている。
機能ブロックＡ、Ｂ、Ｃや、後述するスタンダードセル、フィラーセル等はスタンダードセル配置領域１２内に配置される。 Hereinafter, the present invention will be described in detail with reference to embodiments shown in the drawings. It should be noted that the components, types, combinations, shapes, relative arrangements, and the like described in this embodiment are merely illustrative examples and not intended to limit the scope of the present invention only unless otherwise specified. .
First, an outline of the semiconductor integrated circuit will be described.
FIG. 1 is a diagram showing an arrangement state of functional blocks on a substrate on which a semiconductor integrated circuit is formed. In this figure, signal wiring and standard cells are not shown.
For example, an input / output cell (also referred to as an IO cell) 2 connected to a package pin (not shown) of the semiconductor integrated device is disposed on the semiconductor substrate 10 so as to surround it.
Functional blocks A, B, and C, standard cells, filler cells, and the like, which will be described later, are arranged in the standard cell arrangement region 12.

図２は半導体集積回路を形成する基板上でのスタンダードセルの配置状態を示す図である。図３はスタンダードセル配置領域を拡大して示した概念図である。なお、本図では、信号配線は図示していない。
一般に、半導体集積回路の基板１０上において、スタンダードセル１１は、タイミング調整に用いられるバッファセル（ＢＵＦ）及びディレイセル（ＤＬＹ）１４、信号の論理反転に用いられるインバータセル（ＩＮＶ）や信号の論理を決定するナンドゲートセル（ＮＡＮＤ）やノアゲートセル（ＮＯＲ）などの論理セル１５、また信号状態を保持するためのフリップフロップセル（ＦＦ）１６等で構成されている。また、スタンダードセル１１のレイアウト幅寸法、高さ寸法は、所定の基本の幅寸法、高さ寸法の整数倍（図２中ｘ１幅、ｘ２幅等で表記、例えば、ｘ２幅は基本幅の２倍を示す）である。
またスタンダードセル１１は、基板１０上に設けられたスタンダードセル配置領域１２にはめ込むように配置される。上述のＢＵＦセル及びＤＬＹセル１４やＮＡＮＤ等論理セル１５、ＦＦ１６が配置されない空き領域には、上述の通り、デカップリングコンデンサとしてフィラーセル１７が配置される。
また一般にスタンダードセル１１は次段のスタンダードセル１１を駆動するための駆動能力が定義されており、例えば、バッファセルのうち、ある駆動能力をｘ１としてＢＵＦｘ１、２倍の駆動能力を持つバッファセルをＢＵＦｘ２と名称付けすることもある。 FIG. 2 is a diagram showing an arrangement state of standard cells on a substrate on which a semiconductor integrated circuit is formed. FIG. 3 is a conceptual diagram showing an enlarged standard cell arrangement region. In this figure, signal wiring is not shown.
In general, on a substrate 10 of a semiconductor integrated circuit, a standard cell 11 includes a buffer cell (BUF) and a delay cell (DLY) 14 used for timing adjustment, an inverter cell (INV) used for signal logic inversion, and a signal logic. And a logic cell 15 such as a NAND gate cell (NAND) or a NOR gate cell (NOR), a flip-flop cell (FF) 16 for holding a signal state, and the like. Further, the layout width dimension and height dimension of the standard cell 11 are expressed by an integral multiple of a predetermined basic width dimension and height dimension (x1 width, x2 width, etc. in FIG. 2, for example, x2 width is 2 of the basic width). Times).
The standard cell 11 is arranged so as to be fitted into the standard cell arrangement region 12 provided on the substrate 10. As described above, the filler cell 17 is arranged as a decoupling capacitor in an empty area where the above-described BUF cell, DLY cell 14, logic cell 15 such as NAND, and FF 16 are not arranged.
In general, the standard cell 11 has a drive capability for driving the next-stage standard cell 11. For example, among the buffer cells, a buffer cell having a drive capability of BUF × 1, 2 times, with a certain drive capability of x1. It may be named BUFx2.

このようなスタンダードセル１１に電源電位及びＧＮＤ電位を供給するための電源配線（図中Ｖ_h及びＶ_v）、ＧＮＤ配線（図中Ｇ_h及びＧ_v）は、一般にスタンダードセル配置領域１２を囲うように配線される。水平方向の電源配線Ｖ_hと水平方向のＧＮＤ配線Ｇ_hは、スタンダードセル１１内の電源配線、ＧＮＤ配線に接続されるように等間隔に配線され、一般に最下層のメタル配線層（図中斜線で示した）が用いられている。
ここでスタンダードセル１１は、交互に配線された水平方向の電源配線Ｖ_hと水平方向のＧＮＤ配線Ｇ_hに合わせるように、垂直方向に反転させて配置されている。垂直方向の電源配線Ｖ_vと垂直方向のＧＮＤ配線Ｇ_vは、最下層のメタル配線層よりも上位のメタル配線層を用いて、水平方向の電源配線Ｖ_hとＧＮＤ配線Ｇ_hと交差するように配線される。また、水平方向−垂直方向の電源配線及びＧＮＤ配線の交差する部分はスルーホール１３で接続される。さらに、図示していないが、前記電源配線Ｖ_h及びＶ_v及びＧＮＤ配線Ｇ_h及びＧ_vは半導体集積回路の基幹電源配線や電源電位を入力するためのＩＯセルなどに接続される。 Such power supply wiring (V _h and V _{v in the} figure) and GND wiring (G _h and G _{v in the} figure) for supplying the power supply potential and the GND potential to the standard cell 11 generally surround the standard cell arrangement region 12. Are wired as follows. The horizontal power supply wiring V _h and the horizontal GND wiring G _h are wired at equal intervals so as to be connected to the power supply wiring and the GND wiring in the standard cell 11, and generally the lowermost metal wiring layer (indicated by the slanted line in the figure) Is used).
Here, the standard cells 11 are arranged so as to be inverted in the vertical direction so as to match the horizontal power supply wiring V _h and the horizontal GND wiring G _h that are alternately wired. Power wiring V _v and the vertical direction of the GND wiring G _v in the vertical direction, by using a metal wiring layer above the lowermost layer of the metal wiring layer, so as to intersect the horizontal power wiring V _h and GND wiring G _h Wired to Further, the crossing portion of the power supply wiring and the GND wiring in the horizontal direction to the vertical direction is connected through the through hole 13. Further, although not shown, the power supply wirings V _h and V _v and the GND wirings G _h and G _v are connected to a core power supply wiring of a semiconductor integrated circuit, an IO cell for inputting a power supply potential, and the like.

以下、本発明の第１の実施形態に係る半導体集積回路について説明する。
第１の実施形態に係る半導体集積回路では、スタンダードセル１１が配置されていないスタンダードセル配置領域１２の空き領域に、必要に応じて論理修正やタイミング調整が行なうことのできるリペアセルをあらかじめ配置しておく。そして、前記多層メタル配線層の修正により前記インバータセルや前記ナンドゲートセル等に変更する。
以下リペアセルのレイアウト構成について説明する。
まず、半導体集積回路に配置されるリペアセルの基本的なレイアウト構成について説明する。図４は半導体集積回路のリペアセルの基本的なレイアウト構成を示す図であり、（Ａ）はリペアセルのレイアウト例を示す模式図、（Ｂ）はリペアセルの回路図である。
本例に係るリペアセル２１は、公知であるＰＭＯＳトランジスタ（図中Ｍ１）とＮＭＯＳトランジスタ（図中Ｍ２）とを備えている。ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２のゲート電極２２（例えばポリシリコンで形成される）は、それぞれ個別に接続できるようにＰｃｈゲート端子２３とＮｃｈゲート端子２４として分離されている。基板１０はｐ型基板としているため、ＰＭＯＳトランジスタＭ１はＮ−Ｗｅｌｌ２５及びＰ拡散２６により形成され、Ｐｃｈドレイン端子２７とＰｃｈソース端子２８は図中斜線の第１のメタル配線層（最下層のメタル配線層）とコンタクト２９で接続されている。 The semiconductor integrated circuit according to the first embodiment of the present invention will be described below.
In the semiconductor integrated circuit according to the first embodiment, repair cells that can be subjected to logic correction and timing adjustment as necessary are arranged in advance in an empty area of the standard cell arrangement area 12 where the standard cells 11 are not arranged. deep. And it changes to the said inverter cell, the said NAND gate cell, etc. by correction of the said multilayer metal wiring layer.
Hereinafter, the layout configuration of the repair cell will be described.
First, a basic layout configuration of repair cells arranged in a semiconductor integrated circuit will be described. 4A and 4B are diagrams illustrating a basic layout configuration of a repair cell of a semiconductor integrated circuit, where FIG. 4A is a schematic diagram illustrating a layout example of a repair cell, and FIG. 4B is a circuit diagram of the repair cell.
The repair cell 21 according to this example includes a known PMOS transistor (M1 in the figure) and an NMOS transistor (M2 in the figure). The gate electrodes 22 (formed of polysilicon, for example) of the PMOS transistor M1 and the NMOS transistor M2 are separated as a Pch gate terminal 23 and an Nch gate terminal 24 so that they can be connected individually. Since the substrate 10 is a p-type substrate, the PMOS transistor M1 is formed by the N-well 25 and the P diffusion 26, and the Pch drain terminal 27 and the Pch source terminal 28 are hatched in the first metal wiring layer (the lowermost metal wiring layer). Wiring layer) and a contact 29.

この例では、Ｐｃｈドレイン端子２７とＰｃｈソース端子２８とを区別するため、Ｐｃｈソース端子２８は電源電位ＶＣＣを供給するための電源配線Ｖ_hに接続されているが、Ｐｃｈドレイン端子２７とＰｃｈソース端子２８を逆に配線してもよい。上述のように基板１０はＰ型基板としているため、ＮＭＯＳトランジスタＭ２はＮ拡散３０により形成され、Ｎｃｈドレイン端子３１とＮｃｈソース端子３２は、ＰＭＯＳトランジスタＭ１と同様にコンタクト２９により、図中斜線の第１のメタル配線層（最下層のメタル配線層）と接続されている。また、Ｎｃｈドレイン端子３１とＮｃｈソース端子３２とを区別するために、Ｎｃｈソース端子３２はＧＮＤ電位を供給するＧＮＤ配線Ｇ_hに接続されているがＮｃｈドレイン端子３１とＮｃｈソース端子３２を逆に接続してもよい。
電源配線Ｖ_h及びＧＮＤ配線Ｇ_hは、図２に示した電源配線Ｖ_h、ＧＮＤ配線Ｇ_hと同様のものである。図４（Ｂ）に示しているＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２の基板電位（図中点線）は、一般に電源配線Ｖ_h、ＧＮＤ配線Ｇ_hの下にそれぞれＮ拡散、Ｐ拡散を形成し、前記コンタクトにより接続されているため、図４（Ａ）では図示していない。またスタンダードセル１１の基板電位についても上述のように電源配線Ｖ_h、ＧＮＤ配線Ｇ_hの下に形成されている。 In this example, in order to distinguish between Pch drain terminal 27 and the Pch source terminal 28, but Pch source terminal 28 is connected to the power supply line V _h for supplying the power supply potential VCC, Pch drain terminal 27 and the Pch source The terminal 28 may be wired in reverse. Since the substrate 10 is a P-type substrate as described above, the NMOS transistor M2 is formed by the N diffusion 30, and the Nch drain terminal 31 and the Nch source terminal 32 are hatched in the figure by the contact 29 as in the PMOS transistor M1. It is connected to the first metal wiring layer (the lowermost metal wiring layer). Further, in order to distinguish between Nch drain terminal 31 and the Nch source terminal 32, Nch source terminal 32 a are connected to the GND wiring G _h supplying GND potential Nch drain terminal 31 and the Nch source terminal 32 in the opposite You may connect.
Power wiring V _h and GND wiring G _h is the same as the power wiring V _h, GND wiring G _h shown in FIG. The substrate potentials (dotted lines in the figure) of the PMOS transistor M1 and NMOS transistor M2 shown in FIG. 4B generally form N diffusion and P diffusion under the power supply wiring V _h and GND wiring G _h , respectively. Since they are connected by contacts, they are not shown in FIG. The substrate potential of the standard cell 11 is also formed below the power supply wiring V _h and the GND wiring G _h as described above.

次に前記リペアセルでフィラーセルを構成する場合について説明する。図５は実施の形態に係る半導体集積回路を示す図であり、（Ａ）はフィラーセル化したフィラーリペアセルのレイアウト例であり、（Ｂ）はその回路図である。
基板１０にリペアセル２１を配置した場合、ＰＭＯＳゲート端子２３、ＮＭＯＳゲート端子２４が未接続（フローティング）の状態になっている。このため、実動作に不具合を生じさせる可能性がある。そこでＰｃｈドレイン端子２７とＮｃｈゲート端子２４を電源配線Ｖ_hに接続し、Ｎｃｈドレイン端子３１とＰｃｈゲート端子２３をＧＮＤ配線Ｇ_hに接続する。これにより、ＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２はそれぞれゲート容量とした電源間デカップリングコンデンサとして機能させることが可能となる。このセルの状態をフィラーリペアセルと称し、後述するリペアセルの配置例では、このフィラーリペアセルを配置することとする。 Next, the case where a filler cell is comprised with the said repair cell is demonstrated. 5A and 5B are diagrams showing a semiconductor integrated circuit according to the embodiment. FIG. 5A is a layout example of a filler repair cell formed as a filler cell, and FIG. 5B is a circuit diagram thereof.
When the repair cell 21 is arranged on the substrate 10, the PMOS gate terminal 23 and the NMOS gate terminal 24 are not connected (floating). For this reason, there is a possibility of causing a problem in the actual operation. Therefore the Pch drain terminal 27 and the Nch gate terminal 24 connected to the power supply line V _h, connects the Nch drain terminal 31 and the Pch gate terminal 23 to the GND wiring G _h. As a result, the PMOS transistor M1 and the NMOS transistor M2 can each function as an inter-power supply decoupling capacitor having a gate capacitance. This state of the cell is referred to as a filler repair cell. In the repair cell arrangement example described later, this filler repair cell is arranged.

次に前記フィラーリペアセルを２つ使用してバッファセルを構成する場合について説明
する。図６は実施の形態に係る半導体集積回路を示す図であり、（Ａ）はバッファセル化したリペアセルのレイアウト例を示す模式図、（Ｂ）は回路図、（Ｃ）はバッファの論理記号である。
本例では、隣接した２つのフィラーリペアセル２１Ａ、２１Ｂでフィラーリペアセル４１を構成する。フィラーリペアセル４１において、第１のＰｃｈゲート端子２３Ａと第１のＮｃｈゲート端子２４Ａを互いに接続して入力端子Ｉとし、第２のＰｃｈドレイン端子２７Ｂと第２のＮｃｈドレイン端子３１Ｂを接続して出力端子Ｏとする。
また、ＰＭＯＳトランジスタＭ１及びＭ３、ＮＭＯＳトランジスタＭ２及びＭ４のトランジスタサイズ（ゲート長及びゲート幅）を、スタンダードセル１１にあるバッファセルのうち上述したようなＢＵＦｘ１と同様にすることにより、レイアウト後に信号線のタイミング調整を修正することが可能となる。 Next, a case where a buffer cell is configured by using two filler repair cells will be described. 6A and 6B are diagrams showing a semiconductor integrated circuit according to the embodiment, where FIG. 6A is a schematic diagram showing a layout example of a repair cell formed as a buffer cell, FIG. 6B is a circuit diagram, and FIG. 6C is a logical symbol of a buffer. is there.
In this example, the filler repair cell 41 is comprised by two adjacent filler repair cells 21A and 21B. In the filler repair cell 41, the first Pch gate terminal 23A and the first Nch gate terminal 24A are connected to each other as an input terminal I, and the second Pch drain terminal 27B and the second Nch drain terminal 31B are connected. The output terminal is O.
Further, the transistor sizes (gate length and gate width) of the PMOS transistors M1 and M3 and NMOS transistors M2 and M4 are made the same as the above-mentioned BUFx1 among the buffer cells in the standard cell 11, so that the signal line after layout It is possible to correct the timing adjustment.

次にフィラーリペアセルをインバータセルとして構成する場合について説明する。図７は実施例に係る半導体集積回路を示す図であり、（Ａ）はインバータセル化したリペアセルのレイアウト例を示す模式図、（Ｂ）は回路図、（Ｃ）はインバータの論理記号である。
本例では、リペアセル２１のＰｃｈゲート端子２３とＮｃｈゲート端子２４を互いに接続して入力端子Ｉとし、Ｐｃｈドレイン端子２７とＮｃｈドレイン端子３１を接続して出力端子Ｏとすることによりインバータとして機能させることができ、レイアウト後の信号配線の論理反転を修正することが可能となる。 Next, the case where a filler repair cell is comprised as an inverter cell is demonstrated. 7A and 7B are diagrams illustrating a semiconductor integrated circuit according to the embodiment, where FIG. 7A is a schematic diagram illustrating a layout example of a repair cell formed as an inverter cell, FIG. 7B is a circuit diagram, and FIG. 7C is a logical symbol of the inverter. .
In this example, the Pch gate terminal 23 and the Nch gate terminal 24 of the repair cell 21 are connected to each other as an input terminal I, and the Pch drain terminal 27 and the Nch drain terminal 31 are connected to serve as an output terminal O so as to function as an inverter. It is possible to correct the logic inversion of the signal wiring after layout.

次に前記フィラーリペアセルを２つ利用して駆動能力が２倍のインバータセルとして構成する場合について説明する。図８は実施の形態に係る半導体集積回路を示す図であり、（Ａ）はインバータセル化したフィラーリペアセルのレイアウト例を示す模式図、（Ｂ）に回路図、（Ｃ）はインバータの一般的な論理記号である。
本例では、隣接した２つのフィラーリペアセル２１Ａ、２１Ｂでフィラーリペアセル４１を構成する。そして、フィラーリペアセル４１の第１のＰｃｈゲート端子２３Ａと第１のＮｃｈゲート端子２４Ａと第２のＰｃｈゲート端子２３Ｂと第２のＮｃｈゲート端子２４Ｂを接続して入力端子Ｉとし、第１のＰｃｈドレイン端子２７Ａと第１のＮｃｈドレイン端子３１Ａと第２のＰｃｈドレイン端子２７Ｂと第２のＮｃｈドレイン端子３１Ｂを接続して出力端子Ｏとする。また入力端子Ｉと出力端子Ｏは配線が交差しているため、スルーホール１３にてメタル層を変えて接続している。
これにより、図８（Ｂ）に示すようにＰＭＯＳトランジスタＭ１及びＭ３、ＮＭＯＳトランジスタＭ２及びＭ４によって、図７に示したインバータセルの２倍のトランジスタサイズを備えるものとなる。さらにフィラーリペアセル２１の接続個数を増やすことにより駆動能力を調整することができる。すなわち次段のスタンダードセルもしくは修正したフィラーリペアセルの必要駆動能力に合わせて任意に調整することが可能である。 Next, a case where two filler repair cells are used to form an inverter cell having a double driving capability will be described. 8A and 8B are diagrams illustrating a semiconductor integrated circuit according to the embodiment. FIG. 8A is a schematic diagram illustrating a layout example of a filler repair cell formed as an inverter cell, FIG. 8B is a circuit diagram, and FIG. Is a logical symbol.
In this example, the filler repair cell 41 is comprised by two adjacent filler repair cells 21A and 21B. Then, the first Pch gate terminal 23A, the first Nch gate terminal 24A, the second Pch gate terminal 23B, and the second Nch gate terminal 24B of the filler repair cell 41 are connected to form the input terminal I, and the first The Pch drain terminal 27A, the first Nch drain terminal 31A, the second Pch drain terminal 27B, and the second Nch drain terminal 31B are connected to form an output terminal O. In addition, since the input terminal I and the output terminal O intersect with each other, the through layer 13 is connected by changing the metal layer.
Thus, as shown in FIG. 8B, the PMOS transistors M1 and M3 and the NMOS transistors M2 and M4 have a transistor size twice that of the inverter cell shown in FIG. Further, the drive capability can be adjusted by increasing the number of filler repair cells 21 connected. In other words, it can be arbitrarily adjusted according to the required driving capacity of the next-stage standard cell or the modified filler repair cell.

次に前記フィラーリペアセルをスイッチセルとして使用する場合について説明する。図９は実施の形態に係る半導体集積回路を示す図であり、（Ａ）はスイッチセル化したリペアセルのレイアウトを示す模式図、（Ｂ）は回路図、（Ｃ）はスイッチの論理記号である。
本例ではリペアセル２１のＰｃｈソース端子２８とＮｃｈソース端子３２を接続して入力端子Ｉとし、Ｐｃｈドレイン端子２７とＮｃｈドレイン端子３１を接続して出力端子Ｏとし、Ｐｃｈゲート端子２３を入力端子Ａ、Ｎｃｈゲート端子２４を入力端子Ｂとすることによりスイッチとして機能させることが可能となる。 Next, a case where the filler repair cell is used as a switch cell will be described. 9A and 9B are diagrams showing a semiconductor integrated circuit according to the embodiment, where FIG. 9A is a schematic diagram showing a layout of a repair cell formed as a switch cell, FIG. 9B is a circuit diagram, and FIG. 9C is a logical symbol of a switch. .
In this example, the Pch source terminal 28 and the Nch source terminal 32 of the repair cell 21 are connected to form the input terminal I, the Pch drain terminal 27 and the Nch drain terminal 31 are connected to the output terminal O, and the Pch gate terminal 23 is connected to the input terminal A. By using the Nch gate terminal 24 as the input terminal B, it is possible to function as a switch.

次に前記フィラーリペアセルをＮＡＮＤゲートセルとして使用する場合について説明する。図１０は実施の形態に係る半導体集積回路を示す図であり、（Ａ）はＮＡＮＤゲートセル化したリペアセルのレイアウト例を示す模式図、（Ｂ）は回路図、（Ｃ）はＮＡＮＤゲートの論理記号である。
本例では、隣接した２つのフィラーリペアセル２１Ａ、２１Ｂでフィラーリペアセル４１を構成する。即ち、図１０（Ａ）に示すように、各ゲート端子２３Ａ、２３Ｂ、２４Ａ、２４Ｂ、各ドレイン端子２７Ａ、２７Ｂ、３１Ｂ、各ソース端子２８Ａ、２８Ｂ、３２Ａを接続することによりＮＡＮＤゲートセルとして機能させることができる。また図示しないがＮＡＮＤゲート出力端子Ｏに上述したインバータセルを追加することによりＡＮＤゲートセルとして機能させることが可能となる。 Next, the case where the filler repair cell is used as a NAND gate cell will be described. 10A and 10B are diagrams showing a semiconductor integrated circuit according to the embodiment, in which FIG. 10A is a schematic diagram showing a layout example of a repair cell formed as a NAND gate cell, FIG. 10B is a circuit diagram, and FIG. It is.
In this example, the filler repair cell 41 is comprised by two adjacent filler repair cells 21A and 21B. That is, as shown in FIG. 10A, each gate terminal 23A, 23B, 24A, 24B, each drain terminal 27A, 27B, 31B and each source terminal 28A, 28B, 32A are connected to function as a NAND gate cell. be able to. Although not shown, by adding the above inverter cell to the NAND gate output terminal O, it becomes possible to function as an AND gate cell.

次に前記フィラーリペアセルをＮＯＲゲートセルとして使用する場合について説明する。図１１は実施の形態に係る半導体集積回路を示す図であり、（Ａ）はＮＯＲゲートセル化したリペアセルのレイアウト例を示す模式図、（Ｂ）は回路図、（Ｃ）はＮＯＲゲートの論理記号である。
図１１（Ａ）のように各ゲート端子及び各ドレイン端子、各ソース端子を接続することによりＮＯＲゲートセルとして機能させることが可能となる。また図示しないがＮＯＲゲート出力端子Ｏに図７で示したインバータセルを追加することによりＯＲゲートセルとして機能させることが可能となる。 Next, the case where the filler repair cell is used as a NOR gate cell will be described. 11A and 11B are diagrams showing a semiconductor integrated circuit according to the embodiment, in which FIG. 11A is a schematic diagram showing a layout example of a repair cell formed as a NOR gate cell, FIG. 11B is a circuit diagram, and FIG. 11C is a logical symbol of the NOR gate. It is.
By connecting each gate terminal, each drain terminal, and each source terminal as shown in FIG. 11A, it is possible to function as a NOR gate cell. Although not shown, the inverter cell shown in FIG. 7 can be added to the NOR gate output terminal O to function as an OR gate cell.

次にフィラーリペアセルを組み合せてＥＸＮＯＲゲートセルを構成する場合について説明する。図１２は実施の形態に係る半導体集積回路を示す図であり、（Ａ）は回路図、（Ｂ）はＥＸＮＯＲゲートの論理記号である。この例では、ＥＸＮＯＲゲート５０は、複数配置したフィラーセルで多層メタル配線層を修正することにより、前記例で示したインバータセル５１、５２、５３、５４及び、スイッチセル５５、５６を構成する共に、各セルを接続してＥＸＮＯＲゲートセルとすることが可能となる。
このように、上述した各例（図６乃至図１１）に示したさまざまな機能をなすフィラーリペアセを組み合せることにより、所望の多種多様な論理修正が可能となる。またさらには上述したバッファセルを追加することにより任意に駆動能力を選択することができる。 Next, a case where an EXNOR gate cell is configured by combining filler repair cells will be described. 12A and 12B are diagrams showing a semiconductor integrated circuit according to the embodiment, where FIG. 12A is a circuit diagram and FIG. 12B is a logical symbol of an EXNOR gate. In this example, the EXNOR gate 50 includes the inverter cells 51, 52, 53, 54 and the switch cells 55, 56 shown in the above example by modifying the multilayer metal wiring layer with a plurality of filler cells. Each cell can be connected to form an EXNOR gate cell.
In this way, by combining the filler repairs having various functions shown in the above-described examples (FIGS. 6 to 11), various desired logic corrections can be made. Furthermore, the drive capability can be arbitrarily selected by adding the above-described buffer cell.

次に、実施の形態に係る半導体集積回路のリペアセルの配置について説明する。本例では、フィラーリペアセルは、スタンダードセル配置領域１２にスタンダードセル１１を配置した後に挿入される。ここで、スタンダードセル１１は、図２に示すように、基板１０のスタンダードセル配置領域１２に配置される。このとき、信号のタイミングや論理、配線の混雑度等の制約条件により、スタンダードセル１１はその配置される場所が決定されており、前記スタンダードセル配置領域１２には空き領域が生じる。リペアセルはこの空き領域に配置される。
本例では、スタンダードセル１１のレイアウト幅寸法、及び、高さ寸法は、所定の基本の幅寸法、及び、幅寸法の整数倍であり、基板１０上に設けられたスタンダードセル配置領域１２にはめ込むように配置される。また、フィラーリペアセル６１の幅寸法及び高さも前記基本高さ寸法及び基本幅の整数倍としている。
そして、図１３に示すように、フィラーリペアセル６１をスタンダードセル配置領域１２のうちの空いている領域に配置しておく。この例では、基板１０には、１２個のスタンダードセル１１が配置され、その間を埋めるように多数のフィラーリペアセル６１が配置される。 Next, the arrangement of repair cells in the semiconductor integrated circuit according to the embodiment will be described. In this example, the filler repair cell is inserted after the standard cell 11 is arranged in the standard cell arrangement region 12. Here, the standard cells 11 are arranged in the standard cell arrangement region 12 of the substrate 10 as shown in FIG. At this time, the location where the standard cell 11 is arranged is determined according to constraints such as signal timing, logic, and the degree of congestion of wiring, and an empty area is generated in the standard cell arrangement region 12. The repair cell is arranged in this empty area.
In this example, the layout width dimension and height dimension of the standard cell 11 are integral multiples of a predetermined basic width dimension and width dimension, and are fitted into the standard cell arrangement region 12 provided on the substrate 10. Are arranged as follows. The width and height of the filler repair cell 61 are also integral multiples of the basic height and basic width.
Then, as shown in FIG. 13, the filler repair cell 61 is arranged in an empty area in the standard cell arrangement area 12. In this example, twelve standard cells 11 are arranged on the substrate 10, and a large number of filler repair cells 61 are arranged so as to fill in between them.

この状態において、図１３に示すように、スタンダードセル１１Ａとスタンダードセル１１Ｂ間に配置される信号線１１０の論理を修正、例えば反転させる必要がある場合には、スタンダードセル配置領域１２に配置したスタンダードセル１１Ａと、スタンダードセル１１Ｂとの間のフィラーリペアセル６１Ａを、図７で示したインバータセルに変更するものとする。また、他の個所におけるスタンダードセル１１Ｃ、スタンダードセル１１Ｄに対しては、例えばフィラーリペアセル６１Ｂをインターバルセル等に変更することができる。
このように、本例によれば、スタンダードセルが配置されない領域にフィラーセルを多数配置するようにしたので、レイアウト完了後においても多く回路修正に対応する論理修正や信号のタイミング調整を行なうことができる。
なお、このフィラーリペアセル６１Ａは、前記インバータセルの他、必要な他の機能例えば、バッファセル、スイッチセルなど他の機能を備えたセルに変更することができる。 In this state, as shown in FIG. 13, when the logic of the signal line 110 arranged between the standard cell 11A and the standard cell 11B needs to be corrected, for example, inverted, the standard arranged in the standard cell arrangement region 12 is used. The filler repair cell 61A between the cell 11A and the standard cell 11B is changed to the inverter cell shown in FIG. Further, for the standard cell 11C and standard cell 11D at other locations, for example, the filler repair cell 61B can be changed to an interval cell or the like.
As described above, according to this example, a large number of filler cells are arranged in an area where standard cells are not arranged. Therefore, even after the layout is completed, logic correction corresponding to circuit correction and signal timing adjustment can be performed. it can.
The filler repair cell 61A can be changed to a cell having other functions other than the inverter cell, such as a buffer cell and a switch cell.

次に、他の実施の形態に係る半導体集積回路のフィラーセルの配置について説明する。本例は、前記フィラーセルを水平方向の電源配線Ｖ_h及びＧＮＤ配線Ｇ_hと、垂直方向の電源配線Ｖ_v及びＧＮＤ配線Ｇ_vとが交差する領域に配置するものである。
本例では、基板１０において、リペアセル配置領域１２０を、図１４に示すように、フィラーセルを水平方向の電源配線Ｖ_h及びＧＮＤ配線Ｇ_hと、垂直方向の電源配線Ｖ_v及びＧＮＤ配線Ｇ_vとが交差する領域に配置している。電源配線及びＧＮＤ回路の近傍にフィラーセルを多数配置することができるので、フィラーセルへの電力供給及びＧＮＤ接続の自由度が高く、フィラーセル修正の自由度を高いものとすることができる。
なお、前記リペアセル配置領域１２０は、スタンダードセルの電源線接続を考慮し、最下層のメタル配線層よりも少なくとも２層以上上層のメタル配線層で配線しておくことが望ましい。 Next, the arrangement of filler cells in a semiconductor integrated circuit according to another embodiment will be described. In this example, the filler cell is arranged in a region where the horizontal power supply wiring V _h and the GND wiring G _h intersect with the vertical power supply wiring V _v and the GND wiring G _v .
In this example, in the substrate 10, the repair cell arrangement region 120, as shown in FIG. 14, filler cells are arranged in the horizontal power supply wiring V _h and the GND wiring G _h, and the vertical power supply wiring V _v and the GND wiring G _v. It is arranged in the area where and intersect. Since a large number of filler cells can be arranged in the vicinity of the power supply wiring and the GND circuit, the degree of freedom in power supply to the filler cells and GND connection is high, and the degree of freedom in filler cell correction can be increased.
The repair cell arrangement region 120 is preferably wired with at least two metal wiring layers above the lowermost metal wiring layer in consideration of power line connection of standard cells.

次に、本発明の第２の実施形態に係る半導体集積回路について説明する。
第２の実施形態に係る半導体集積回路では、スタンダードセルが配置されていないスタンダードセル配置領域１２の空き領域に、配線層のみの修正によりディレイセルやバッファセルへ変更可能なフィラーセル（以下、タイミングフィラーセル）をあらかじめ配置しておくことによりタイミング修正を行なう。
次に、タイミングフィラーセルのレイアウト構成及び配線変更方法について説明する。
まず、半導体集積回路に配置されるタイミングフィラーセル３３の基本的なレイアウト構成について説明する。 Next, a semiconductor integrated circuit according to a second embodiment of the present invention will be described.
In the semiconductor integrated circuit according to the second embodiment, a filler cell (hereinafter referred to as a timing cell) that can be changed to a delay cell or a buffer cell by correcting only the wiring layer in an empty area of the standard cell arrangement area 12 where no standard cell is arranged. The timing is corrected by arranging the filler cells in advance.
Next, the layout configuration of the timing filler cell and the wiring change method will be described.
First, a basic layout configuration of the timing filler cell 33 arranged in the semiconductor integrated circuit will be described.

図１５は半導体集積回路のタイミングフィラーセル３３の基本的なレイアウト構成を示す図であり、（Ａ）はタイミングフィラーセル３３のレイアウト例を示す模式図、（Ｂ）はタイミングフィラーセル３３の回路図である。
本例に係るタイミングフィラーセル３３は、公知であるＰＭＯＳトランジスタ（図中Ｍ１）とＮＭＯＳトランジスタ（図中Ｍ２）とを備えている。ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２のゲート電極２２（例えばポリシリコンで形成される）は、それぞれ個別に接続できるように、Ｐｃｈゲート端子２３Ａ／２３Ｂと、Ｎｃｈゲート端子２４Ａ／２４Ｂとして分離されている。
Ｐｃｈゲート端子２３Ａ及び２３Ｂは、同一ゲート端子に対して２３Ａ及び２３Ｂのメタル配線層との接続個所を２箇所設けている。Ｎｃｈゲート端子２４Ａ及び２４Ｂについても、前記Ｐｃｈゲート端子と同様に接続個所を設けている。また前述のゲート端子は図中斜線の第１のメタル配線層（最下層のメタル配線層）とコンタクト２９を設けている。
基板１０はｐ型基板としているため、ＰＭＯＳトランジスタＭ１はＮ−Ｗｅｌｌ２５及びＰ拡散２６により形成され、Ｐｃｈドレイン端子２７とＰｃｈソース端子２８は図中斜線の第１のメタル配線層（最下層のメタル配線層）とコンタクト２９で接続されている。 15A and 15B are diagrams showing a basic layout configuration of the timing filler cell 33 of the semiconductor integrated circuit. FIG. 15A is a schematic diagram showing a layout example of the timing filler cell 33. FIG. 15B is a circuit diagram of the timing filler cell 33. It is.
The timing filler cell 33 according to this example includes a known PMOS transistor (M1 in the figure) and an NMOS transistor (M2 in the figure). The gate electrodes 22 (formed of polysilicon, for example) of the PMOS transistor M1 and the NMOS transistor M2 are separated as a Pch gate terminal 23A / 23B and an Nch gate terminal 24A / 24B so that they can be connected individually.
The Pch gate terminals 23A and 23B are provided with two connection points with the metal wiring layers 23A and 23B for the same gate terminal. The Nch gate terminals 24A and 24B are provided with connection portions in the same manner as the Pch gate terminal. Further, the gate terminal described above is provided with a first metal wiring layer (lowermost metal wiring layer) and a contact 29 which are hatched in the drawing.
Since the substrate 10 is a p-type substrate, the PMOS transistor M1 is formed by the N-well 25 and the P diffusion 26, and the Pch drain terminal 27 and the Pch source terminal 28 are hatched in the first metal wiring layer (the lowermost metal wiring layer). Wiring layer) and a contact 29.

この例では、Ｐｃｈドレイン端子２７とＰｃｈソース端子２８とを区別するため、Ｐｃｈソース端子２８は電源電位ＶＣＣを供給するための電源配線Ｖ_hに接続されているが、Ｐｃｈドレイン端子２７とＰｃｈソース端子２８を逆に配線してもよい。上述のように基板１０はＰ型基板としているため、ＮＭＯＳトランジスタＭ２はＮ拡散３０により形成され、Ｎｃｈドレイン端子３１とＮｃｈソース端子３２は、ＰＭＯＳトランジスタＭ１と同様にコンタクト２９により、図中斜線の第１のメタル配線層（最下層のメタル配線層）と接続されている。また、Ｎｃｈドレイン端子３１とＮｃｈソース端子３２とを区別するために、Ｎｃｈソース端子３２はＧＮＤ電位を供給するＧＮＤ配線Ｇ_hに接続されているがＮｃｈドレイン端子３１とＮｃｈソース端子３２を逆に接続してもよい。
電源配線Ｖ_h及びＧＮＤ配線Ｇ_hは、図３に示した電源配線Ｖ_h、ＧＮＤ配線Ｇ_hと同様のものである。図１５（Ｂ）に示しているＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２の基板電位（図中点線）は、一般に電源配線Ｖ_h、ＧＮＤ配線Ｇ_hの下にそれぞれＮ拡散、Ｐ拡散を形成し、前記コンタクトにより接続されているため、図１５（Ａ）では図示していない。またスタンダードセル１１の基板電位についても上述のように電源配線Ｖ_h、ＧＮＤ配線Ｇ_hの下に形成されている。 In this example, in order to distinguish between Pch drain terminal 27 and the Pch source terminal 28, but Pch source terminal 28 is connected to the power supply line V _h for supplying the power supply potential VCC, Pch drain terminal 27 and the Pch source The terminal 28 may be wired in reverse. Since the substrate 10 is a P-type substrate as described above, the NMOS transistor M2 is formed by the N diffusion 30, and the Nch drain terminal 31 and the Nch source terminal 32 are hatched in the figure by the contact 29 as in the PMOS transistor M1. It is connected to the first metal wiring layer (the lowermost metal wiring layer). Further, in order to distinguish between Nch drain terminal 31 and the Nch source terminal 32, Nch source terminal 32 a are connected to the GND wiring G _h supplying GND potential Nch drain terminal 31 and the Nch source terminal 32 in the opposite You may connect.
Power wiring V _h and GND wiring G _h is the same as the power wiring V _h, GND wiring G _h shown in FIG. The substrate potentials (dotted lines in the figure) of the PMOS transistor M1 and NMOS transistor M2 shown in FIG. 15B generally form N diffusion and P diffusion under the power supply wiring V _h and GND wiring G _h , respectively. Since they are connected by contacts, they are not shown in FIG. The substrate potential of the standard cell 11 is also formed below the power supply wiring V _h and the GND wiring G _h as described above.

次に前記タイミングフィラーセルをフィラーセルとして構成する場合について説明する。図１６は実施の形態に係る半導体集積回路を示す図であり、（Ａ）はフィラーセルとしたタイミングフィラーセルのレイアウト例を示した図、（Ｂ）はその回路図である。
基板１０にタイミングフィラーセル３３を図１６の配線で配置した場合、ＰＭＯＳゲート端子２３Ａ／２３Ｂ、ＮＭＯＳゲート端子２４Ａ／２４Ｂが未接続（フローティング）の状態になっている。このため、実動作に不具合を生じさせる可能性がある。そこでＰｃｈドレイン端子２７とＮｃｈゲート端子２４Ａを電源配線Ｖ_hに接続し、Ｎｃｈソース端子３２とＰｃｈゲート端子２３ＡをＧＮＤ配線Ｇ_hに接続する。これにより、ＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２はそれぞれゲート容量とした電源間デカップリングコンデンサとして機能させることが可能となる。また、Ｐｃｈゲート端子２３Ｂはゲート電極２２を介して２３Ａと、Ｎｃｈゲート端子２４Ｂはゲート電極２２を介して２３Ａと接続されているため、それぞれの端子はフローティングにはならない。
また、このセルの状態をタイミングフィラーセルと称し、後述するタイミングフィラーセルの配置例では、このタイミングフィラーセルを配置することとする。 Next, the case where the said timing filler cell is comprised as a filler cell is demonstrated. 16A and 16B are diagrams showing a semiconductor integrated circuit according to the embodiment, in which FIG. 16A shows a layout example of a timing filler cell as a filler cell, and FIG. 16B is a circuit diagram thereof.
When the timing filler cell 33 is arranged on the substrate 10 with the wiring of FIG. 16, the PMOS gate terminals 23A / 23B and the NMOS gate terminals 24A / 24B are not connected (floating). For this reason, there is a possibility of causing a problem in the actual operation. Therefore the Pch drain terminal 27 and the Nch gate terminal 24A connected to the power supply line V _h, connects the Nch source terminal 32 and the Pch gate terminal 23A to GND wiring G _h. As a result, the PMOS transistor M1 and the NMOS transistor M2 can each function as an inter-power supply decoupling capacitor having a gate capacitance. Further, since the Pch gate terminal 23B is connected to 23A via the gate electrode 22, and the Nch gate terminal 24B is connected to 23A via the gate electrode 22, the respective terminals do not float.
In addition, this cell state is referred to as a timing filler cell, and this timing filler cell is arranged in a timing filler cell arrangement example described later.

次に前記タイミングフィラーセルを２つ使用してバッファセルを構成する場合について説明する。図１７は実施の形態に係る半導体集積回路を示す図であり、（Ａ）はバッファセル化したタイミングフィラーセルのレイアウト例を示す模式図、（Ｂ）は回路図、（Ｃ）はバッファの論理記号である。
本例では、隣接した２つのタイミングフィラーセルでバッファセルを構成する。タイミングフィラーセル３３において、第１のＰｃｈゲート端子２３Ａ−１と第１のＮｃｈゲート端子２４Ａ−１を互いに接続して入力端子Ｉとし、第２のＰｃｈドレイン端子２７Ｂ−２と第２のＮｃｈドレイン端子３１Ｂ−２を接続して出力端子Ｏとする。
また、ＰＭＯＳトランジスタＭ１及びＭ３、ＮＭＯＳトランジスタＭ２及びＭ４のトランジスタサイズ（ゲート長及びゲート幅）を、スタンダードセル１１にあるバッファセルのうち上述したようなＢＵＦｘ１と同様にすることにより、レイアウト後に信号線のタイミング調整を修正することが可能となる。また、タイミングフィラーセルを複数段接続することにより、ＢＵＦｘ１、ＢＵＦｘ１．５、ＢＵＦｘ２・・・とバッファセルの駆動能力を増やすことでタイミング調整をより細かく設定可能である。 Next, a case where a buffer cell is configured using two timing filler cells will be described. 17A and 17B are diagrams showing a semiconductor integrated circuit according to the embodiment, in which FIG. 17A is a schematic diagram showing a layout example of timing filler cells formed as buffer cells, FIG. 17B is a circuit diagram, and FIG. It is a symbol.
In this example, a buffer cell is constituted by two adjacent timing filler cells. In the timing filler cell 33, the first Pch gate terminal 23A-1 and the first Nch gate terminal 24A-1 are connected to each other as the input terminal I, and the second Pch drain terminal 27B-2 and the second Nch drain are connected. The terminal 31B-2 is connected to be an output terminal O.
Further, the transistor sizes (gate length and gate width) of the PMOS transistors M1 and M3 and NMOS transistors M2 and M4 are made the same as the above-mentioned BUFx1 among the buffer cells in the standard cell 11, so that the signal line after layout It is possible to correct the timing adjustment. Further, by connecting the timing filler cells in a plurality of stages, the timing adjustment can be set more finely by increasing the driving capacity of the buffer cells such as BUFx1, BUFx1.5, BUFx2,.

次に、実施の形態に係る前記タイミングフィラーセル３３のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを用いた抵抗及び容量によるディレイセル（遅延素子）として使用する場合について説明する。
一般に、抵抗及び容量によって遅延時間を計算する方法として、Ｅｌｍｏｒｅ遅延モデルがある。図１８に示す抵抗Ｒ及び容量Ｃでの入力ＩＮから出力ＯＵＴまでの遅延時間Ｄｅｌａｙは下式のように表せる。
Ｄｅｌａｙ＝Ｒ１＊Ｃ１＋Ｒ２＊（Ｃ１＋Ｃ２）＋・・・＋Ｒｎ＊（Ｃ１＋Ｃ２＋・・・＋Ｃｎ） Next, a case where the timing filler cell 33 according to the embodiment is used as a delay cell (delay element) by a resistor and a capacitor using a PMOS transistor and an NMOS transistor will be described.
In general, there is an Elmore delay model as a method for calculating a delay time by resistance and capacitance. The delay time Delay from the input IN to the output OUT in the resistor R and the capacitor C shown in FIG. 18 can be expressed by the following equation.
Delay = R1 * C1 + R2 * (C1 + C2) + ... + Rn * (C1 + C2 + ... + Cn)

図１９は実施の形態に係る半導体集積回路を示す図であり、（Ａ）はディレイセル化したタイミングフィラーセルのレイアウトを示す模式図、（Ｂ）は回路図である。
一般にゲート電極２２に使用されるポリシリコンのシート抵抗値は数Ω〜数百Ωでメタル配線のシート抵抗値（一般に数十〜数百ミリΩ程度）に比べ大きい。
そこで本例では、タイミングフィラーセル３３のＰｃｈゲート端子２３Ｂを入力端子Ｉ、Ｐｃｈゲート端子２３Ａを出力端子Ｏとし、Ｐｃｈソース端子２８とＰｃｈドレイン端子２７を電源配線Ｖ_hに接続する。このレイアウトにより、Ｍ１のゲート電極２２を抵抗として、Ｍ１のゲート電極及びゲート酸化膜（図示しない）と基板１０との結合容量を容量として利用することにより、図１９（Ｂ）の回路図となり、図１８のモデルを利用することにより、ディレイセルとして機能させることが可能である。
本例では、Ｍ２はディレイセルとして使用せず、Ｎｃｈゲート端子２４Ａを電源配線Ｖ_hに、Ｎｃｈソース端子３２及びＮｃｈドレイン端子３１はＧＮＤ配線Ｇ_hに接続することでフィラーセルとしての機能を残している。ちなみに、ディレイセルとして使用するトランジスタをＮｃｈトランジスタＭ２として、ＰｃｈトランジスタＭ１をフィラーセルとしてもよい。 19A and 19B are diagrams showing a semiconductor integrated circuit according to the embodiment. FIG. 19A is a schematic diagram showing a layout of a timing filler cell formed as a delay cell, and FIG. 19B is a circuit diagram.
In general, the sheet resistance value of polysilicon used for the gate electrode 22 is several Ω to several hundreds Ω, which is larger than the sheet resistance value of metal wiring (generally about several tens to several hundreds of milliΩ).
In this example, Pch gate terminal 23B the input terminal I of the timing filler cells 33, and an output terminal O of the Pch gate terminal 23A, to connect the Pch source terminal 28 and the Pch drain terminal 27 to the power supply line V _h. With this layout, by using the M1 gate electrode 22 as a resistor and the coupling capacitance between the M1 gate electrode and gate oxide film (not shown) and the substrate 10 as a capacitor, the circuit diagram of FIG. By using the model of FIG. 18, it is possible to function as a delay cell.
In this embodiment, M2 is not used as a delay cell, the Nch gate terminal 24A to the power supply line V _h, Nch source terminal 32 and the Nch drain terminal 31 leaves the function as filler cells by connecting to the GND wiring G _h ing. Incidentally, the transistor used as the delay cell may be an Nch transistor M2, and the Pch transistor M1 may be a filler cell.

図２０は他の実施例である。図１９と同様に（Ａ）はレイアウトを示す模式図、（Ｂ）は回路図である。図１９の実施例ではＮｃｈトランジスタを使用しない形態であったが、図２０ではＰｃｈゲート端子２３ＡとＮｃｈゲート端子２４Ａをメタル配線により接続し、Ｐｃｈゲート端子２３Ｂを入力端子Ｉ、Ｎｃｈゲート端子２４Ｂを出力端子Ｏとし、Ｐｃｈ及びＮｃｈのソース／ドレイン端子をそれぞれ電源配線Ｖ_h、ＧＮＤ配線Ｇ_hに接続する。図１９の実施例と同様に、Ｍ１及びＭ２ゲート電極２２のシート抵抗を抵抗として、Ｍ１及びＭ２のゲート電極及びゲート酸化膜（図示しない）と基板１０との結合容量を容量として利用することにより、図２０（Ｂ）の回路図となり、図１８のモデルを利用することにより、ディレイセルとして機能させることが可能である。
さらに図２１に示すように、第１のタイミングフィラーセル３３ＡのＮｃｈゲート端子２４Ｂ−２と第２のタイミングフィラーセル３３Ｂ−２のＮｃｈゲート端子２４Ｂを接続し、第１のタイミングフィラーセル３３ＡのＰｃｈゲート端子２３Ｂを入力端子Ｉ、第２のタイミングフィラーセル３３ＢのＰｃｈゲート端子２３Ｂを出力端子Ｏとしてもよい。すなわち、必要に応じて複数のタイミングフィラーセルを使用し、メタル配線層のみを修正することで、タイミング調整を変更することが可能である。また入力端子Ｉから出力端子Ｏの間のＰｃｈトランジスタ及びＮｃｈトランジスタの順序は任意に変更可能である。 FIG. 20 shows another embodiment. Like FIG. 19, (A) is a schematic diagram showing a layout, and (B) is a circuit diagram. In the embodiment of FIG. 19, the Nch transistor is not used. However, in FIG. 20, the Pch gate terminal 23A and the Nch gate terminal 24A are connected by metal wiring, the Pch gate terminal 23B is the input terminal I, and the Nch gate terminal 24B is connected. As the output terminal O, the Pch and Nch source / drain terminals are connected to the power supply wiring V _h and the GND wiring G _h , respectively. Similarly to the embodiment of FIG. 19, the sheet resistance of the M1 and M2 gate electrodes 22 is used as a resistance, and the coupling capacitance between the gate electrodes and gate oxide films (not shown) of the M1 and M2 and the substrate 10 is used as a capacity. FIG. 20B is a circuit diagram, and by using the model of FIG. 18, it is possible to function as a delay cell.
Further, as shown in FIG. 21, the Nch gate terminal 24B-2 of the first timing filler cell 33A and the Nch gate terminal 24B of the second timing filler cell 33B-2 are connected, and Pch of the first timing filler cell 33A is connected. The gate terminal 23B may be the input terminal I, and the Pch gate terminal 23B of the second timing filler cell 33B may be the output terminal O. That is, it is possible to change the timing adjustment by using only a plurality of timing filler cells as necessary and correcting only the metal wiring layer. Further, the order of the Pch transistor and the Nch transistor between the input terminal I and the output terminal O can be arbitrarily changed.

図２２は前記図１９に示した実施例の他の形態に係る半導体集積回路を示す図であり、（Ａ）はディレイセル化したタイミングフィラーセルのレイアウトを示す模式図、（Ｂ）は回路図である。
本例ではタイミングフィラーセル３３のＰｃｈソース端子２８を入力端子Ｉ、Ｐｃｈドレイン端子２７とＮｃｈゲート端子２４Ａを接続し、出力端子Ｏとする。また、Ｎｃｈソース端子３２とＮｃｈドレイン端子３１及びＰｃｈゲート端子２３ＡをＧＮＤ配線Ｇ_hに接続する。このレイアウトにより、Ｍ１のドレインソース間抵抗を抵抗として、Ｍ２のゲート電極及びゲート酸化膜（図示しない）と基板１０との結合容量を容量として利用することで、図２２（Ｂ）のようにディレイセルとして機能させることが可能である。また、図２２ではＰｃｈのドレインソース間抵抗を利用しているが、ＮｃｈトランジスタＭ２のドレインソース間抵抗を利用し、ＰｃｈトランジスタＭ１を容量として使用しても良い。 22A and 22B are diagrams showing a semiconductor integrated circuit according to another form of the embodiment shown in FIG. 19, wherein FIG. 22A is a schematic diagram showing a layout of timing filler cells formed as delay cells, and FIG. 22B is a circuit diagram. It is.
In this example, the Pch source terminal 28 of the timing filler cell 33 is connected to the input terminal I, and the Pch drain terminal 27 and the Nch gate terminal 24A are connected to form an output terminal O. Also connects the Nch source terminal 32 and the Nch drain terminal 31 and the Pch gate terminal 23A to GND wiring G _h. With this layout, the drain-source resistance of M1 is used as a resistance, and the coupling capacitance between the gate electrode and gate oxide film (not shown) of M2 and the substrate 10 is used as a capacitor, thereby delaying as shown in FIG. It can function as a cell. In FIG. 22, the drain-source resistance of Pch is used, but the drain-source resistance of the Nch transistor M2 may be used to use the Pch transistor M1 as a capacitor.

さらに図２３は前記図２２のＰｃｈゲート端子２３Ａ／２３ＢとＮｃｈソース端子３２を切り離し、別の端子（Ｖｃｏｎｔ）として設けた図である。
トランジスタのドレインソース間抵抗はゲート端子の入力電圧により変化する。すなわち、図１の半導体集積回路の内部に配置される機能ブロックにＶｃｏｎｔに入力される電圧を任意に設定できる電圧設定手段を設けることにより、必要に応じてディレイセルのタイミング調整量を設定することが可能である。
またさらには前記電圧設定手段の代わりに、オンオフ設定手段を設け、Ｖｃｏｎｔ端子に任意の入力電圧ではなく、電源電位もしくはＧＮＤ電位を入力、すなわち、’１’’０’の論理を入力することにより、図２３のＰｃｈトランジスタはスイッチとして動作する。その場合ディレイセルは任意にオン／オフすることも可能である。 Further, FIG. 23 is a diagram in which the Pch gate terminals 23A / 23B and the Nch source terminal 32 of FIG. 22 are separated and provided as separate terminals (Vcont).
The drain-source resistance of the transistor varies depending on the input voltage at the gate terminal. That is, by setting the voltage setting means that can arbitrarily set the voltage input to Vcont in the functional block arranged inside the semiconductor integrated circuit of FIG. 1, the timing adjustment amount of the delay cell is set as required. Is possible.
Furthermore, an on / off setting means is provided instead of the voltage setting means, and a power supply potential or a GND potential is input to the Vcont terminal instead of an arbitrary input voltage, that is, a logic of “1” 0 ”is input. The Pch transistor in FIG. 23 operates as a switch. In this case, the delay cell can be arbitrarily turned on / off.

また電圧設定手段及びオンオフ設定手段を設け、図２４のように複数のタイミングフィラーセルを使用することで、タイミング調整のオンオフを行なうＳＥＬ端子、及び入力電圧を設定するＶｃｏｎｔ端子を共に設けることができるので、任意にオンオフ及びタイミング調整量を同時に設定することが可能となる。
このように、上述した各例（図１５乃至図２４）に示したさまざまな機能をなすタイミングフィラーセル３３を組み合せることにより、所望の多種多様なタイミング遅延値への修正が可能となる、バッファセルやディレイセルにレイアウト変更ができる。またさらには上述したタイミング調整手段やタイミングオンオフ手段を半導体集積回路内部に追加することにより任意にタイミングのオンオフ及びタイミング調整量を選択することができる。 Further, by providing voltage setting means and on / off setting means and using a plurality of timing filler cells as shown in FIG. 24, it is possible to provide both a SEL terminal for turning timing adjustment on and off and a Vcont terminal for setting an input voltage. Therefore, it is possible to arbitrarily set ON / OFF and timing adjustment amount at the same time.
In this way, a buffer that can be corrected to various desired timing delay values by combining the timing filler cells 33 having various functions shown in the above-described examples (FIGS. 15 to 24). Layout can be changed to cells and delay cells. Furthermore, timing on / off and timing adjustment amount can be arbitrarily selected by adding the timing adjusting means and timing on / off means described above to the inside of the semiconductor integrated circuit.

次に、実施の形態に係る半導体集積回路のタイミングフィラーセル３３の配置について説明する。
図２５に示すように、タイミングフィラーセル３３は、スタンダードセル配置領域１２にスタンダードセルを配置した後に挿入される。ここで、スタンダードセルは、基板１０のスタンダードセル配置領域１２に配置される。このとき、信号のタイミングや論理、配線の混雑度等の制約条件により、スタンダードセルはその配置される場所が決定されており、前記スタンダードセル配置領域１２には空き領域が生じる。タイミングフィラーセル３３は図３のフィラーセル１５の代わりとして、この空き領域に配置される。
本例では、スタンダードセルのレイアウト幅寸法、及び、高さ寸法は、所定の基本の幅寸法、及び、幅寸法の整数倍であり、基板１０上に設けられたスタンダードセル配置領域１２にはめ込むように配置される。また、タイミングフィラーセル３３の幅寸法及び高さも前記基本高さ寸法及び基本幅の整数倍としている。
そして、図２６に示すように、タイミングフィラーセル３３をスタンダードセル配置領域１２のうちの空いている領域に配置しておく。この例では、基板１０には、１３個のスタンダードセル（ＦＦ１６や論理セル１５、バッファセル１４）が配置され、その間を埋めるように多数のタイミングフィラーセル３３が配置される。 Next, the arrangement of the timing filler cells 33 in the semiconductor integrated circuit according to the embodiment will be described.
As shown in FIG. 25, the timing filler cell 33 is inserted after the standard cell is arranged in the standard cell arrangement region 12. Here, the standard cells are arranged in the standard cell arrangement region 12 of the substrate 10. At this time, the location where the standard cell is arranged is determined according to constraints such as signal timing, logic, and the degree of congestion of the wiring, and an empty area is generated in the standard cell arrangement area 12. The timing filler cell 33 is arranged in this empty area instead of the filler cell 15 of FIG.
In this example, the layout width dimension and height dimension of the standard cell are integral multiples of the predetermined basic width dimension and width dimension, and are fitted into the standard cell arrangement region 12 provided on the substrate 10. Placed in. The width dimension and height of the timing filler cell 33 are also integer multiples of the basic height dimension and the basic width.
Then, as shown in FIG. 26, the timing filler cell 33 is arranged in an empty area in the standard cell arrangement area 12. In this example, 13 standard cells (FF 16, logic cell 15, buffer cell 14) are arranged on the substrate 10, and a large number of timing filler cells 33 are arranged so as to fill in between them.

図２６のバッファセル１４に配線される信号線１１０が図２７に示すような、クロックツリーを形成していて、各ＦＦ１６へのクロックスキューが許容できない場合、信号線１１０の下にあるタイミングフィラーセル３３の配線を上述したタイミングフィラーセルからバッファセルやディレイセルに配線変更するものとする。この配線変更によりタイミング調整を行なうことが可能である。
また、クロックツリーだけでなく、信号線１１１のようなＦＦ１６から論理セル１５へのタイミング調整を行ないたい場合にも、信号線１１１の下に配置されているタイミングフィラーセル３３を配線変更すればよいし、また、信号線１１２Ａのようにタイミングフィラーセルが配置されていない場合でも、フィラーセルの代わりにタイミングフィラーセルが配置されているため、信号線１１２Ｂのように迂回する配線変更で容易にタイミング調整は可能である。
このように、本例によれば、スタンダードセルが配置されない領域にタイミングフィラーセルを多数配置するようにしたので、レイアウト完了後においても信号のタイミング調整を行なうことができる。
なお、前記タイミングフィラーセルに用いる配線層は、最下層のメタル配線層及びトランジスタを形成するポリシリコン層で形成されているため、タイミングフィラーセルを配置する前のスタンダードセル配置工程の際に、電源配線や信号線の配線層をほとんど考慮せずに配線することが可能である。 When the signal line 110 wired to the buffer cell 14 in FIG. 26 forms a clock tree as shown in FIG. 27 and the clock skew to each FF 16 cannot be tolerated, the timing filler cell below the signal line 110 It is assumed that the 33 wirings are changed from the timing filler cell to the buffer cell or the delay cell. Timing adjustment can be performed by changing the wiring.
Further, not only the clock tree but also timing adjustment from the FF 16 to the logic cell 15 like the signal line 111 is performed, the wiring of the timing filler cell 33 arranged under the signal line 111 may be changed. Even when the timing filler cell is not arranged like the signal line 112A, the timing filler cell is arranged instead of the filler cell. Adjustment is possible.
As described above, according to the present example, a large number of timing filler cells are arranged in an area where standard cells are not arranged, so that signal timing can be adjusted even after the layout is completed.
Since the wiring layer used for the timing filler cell is formed of the lowermost metal wiring layer and the polysilicon layer forming the transistor, the power supply is used in the standard cell placement step before placing the timing filler cell. Wiring can be performed with little consideration of wiring and signal wiring layers.

半導体集積回路を形成する基板上での機能ブロックの配置状態を示す図である。It is a figure which shows the arrangement | positioning state of the functional block on the board | substrate which forms a semiconductor integrated circuit. 半導体集積回路を形成する基板上でのスタンダードセルの配置状態を示す図である。It is a figure which shows the arrangement | positioning state of the standard cell on the board | substrate which forms a semiconductor integrated circuit. 図２に示したスタンダードセル配置領域を拡大して示した概念図である。FIG. 3 is a conceptual diagram showing an enlarged standard cell arrangement region shown in FIG. 2. 半導体集積回路のリペアセルの基本的なレイアウト構成を示す図であり、（Ａ）はリペアセルのレイアウト例を示す模式図、（Ｂ）はリペアセルの回路図である。2A and 2B are diagrams illustrating a basic layout configuration of a repair cell of a semiconductor integrated circuit, in which FIG. 1A is a schematic diagram illustrating a layout example of a repair cell, and FIG. 2B is a circuit diagram of the repair cell; 実施の形態に係る半導体集積回路を示す図であり、（Ａ）はフィラーセル化したフィラーリペアセルのレイアウト例を示す図、（Ｂ）はその回路図である。It is a figure which shows the semiconductor integrated circuit which concerns on embodiment, (A) is a figure which shows the example of a layout of the filler repair cell made into the filler cell, (B) is the circuit diagram. 実施の形態に係る半導体集積回路を示す図であり、（Ａ）はバッファセル化したリペアセルのレイアウト例を示す模式図、（Ｂ）は回路図、（Ｃ）はバッファの論理記号を示す図である。1A and 1B are diagrams illustrating a semiconductor integrated circuit according to an embodiment, where FIG. 1A is a schematic diagram illustrating a layout example of a repair cell formed as a buffer cell, FIG. 1B is a circuit diagram, and FIG. is there. 実施例に係る半導体集積回路を示す図であり、（Ａ）はインバータセル化したリペアセルのレイアウト例を示す模式図、（Ｂ）は回路図、（Ｃ）はインバータの論理記号を示す図である。It is a figure which shows the semiconductor integrated circuit which concerns on an Example, (A) is a schematic diagram which shows the layout example of the repair cell made into the inverter cell, (B) is a circuit diagram, (C) is a figure which shows the logic symbol of an inverter. . 実施の形態に係る半導体集積回路を示す図であり、（Ａ）はインバータセル化したフィラーリペアセルのレイアウト例を示す模式図、（Ｂ）は回路図、（Ｃ）はインバータの一般的な論理記号を示す図である。It is a figure which shows the semiconductor integrated circuit which concerns on embodiment, (A) is a schematic diagram which shows the layout example of the filler repair cell made into the inverter cell, (B) is a circuit diagram, (C) is the general logic of an inverter It is a figure which shows a symbol. 実施の形態に係る半導体集積回路を示す図であり、（Ａ）はスイッチセル化したリペアセルのレイアウトを示す模式図、（Ｂ）は回路図、（Ｃ）はスイッチの論理記号を示す図である。1A and 1B are diagrams illustrating a semiconductor integrated circuit according to an embodiment, in which FIG. 1A is a schematic diagram illustrating a layout of a repair cell formed as a switch cell, FIG. 1B is a circuit diagram, and FIG. . 実施の形態に係る半導体集積回路を示す図であり、（Ａ）はＮＡＮＤゲートセル化したリペアセルのレイアウト例を示す模式図、（Ｂ）は回路図、（Ｃ）はＮＡＮＤゲートの論理記号を示す図である。BRIEF DESCRIPTION OF THE DRAWINGS It is a figure which shows the semiconductor integrated circuit which concerns on embodiment, (A) is a schematic diagram which shows the layout example of the repair cell made into NAND gate cell, (B) is a circuit diagram, (C) is a figure which shows the logic symbol of NAND gate It is. 実施の形態に係る半導体集積回路を示す図であり、（Ａ）はＮＯＲゲートセル化したリペアセルのレイアウト例を示す模式図、（Ｂ）は回路図、（Ｃ）はＮＯＲゲートの論理記号を示す図である。1A and 1B are diagrams illustrating a semiconductor integrated circuit according to an embodiment, where FIG. 1A is a schematic diagram illustrating a layout example of a repair cell formed as a NOR gate cell, FIG. 1B is a circuit diagram, and FIG. 1C is a diagram illustrating a logical symbol of the NOR gate; It is. 実施の形態に係る半導体集積回路を示す図であり、（Ａ）は回路図、（Ｂ）はＥＸＮＯＲゲートの論理記号を示す図である。It is a figure which shows the semiconductor integrated circuit which concerns on embodiment, (A) is a circuit diagram, (B) is a figure which shows the logic symbol of an EXNOR gate. 実施の形態に係る半導体集積回路を形成する基板上でのスタンダードセルの配置状態を示す図である。It is a figure which shows the arrangement | positioning state of the standard cell on the board | substrate which forms the semiconductor integrated circuit which concerns on embodiment. 実施の形態に係る半導体集積回路を形成する基板上でのリペアセルの配置状態を示す図である。It is a figure which shows the arrangement | positioning state of a repair cell on the board | substrate which forms the semiconductor integrated circuit which concerns on embodiment. 半導体集積回路のタイミングフィラーセルの基本的なレイアウト構成を示す図であり、（Ａ）はタイミングフィラーセルのレイアウト例を示す模式図、（Ｂ）はタイミングフィラーセルの回路図である。It is a figure which shows the basic layout structure of the timing filler cell of a semiconductor integrated circuit, (A) is a schematic diagram which shows the layout example of a timing filler cell, (B) is a circuit diagram of a timing filler cell. 実施の形態に係る半導体集積回路を示す図であり、（Ａ）はフィラーセルとしたタイミングフィラーセルのレイアウト例を示す図であり、（Ｂ）はその回路図である。It is a figure which shows the semiconductor integrated circuit which concerns on embodiment, (A) is a figure which shows the example of a layout of the timing filler cell made into the filler cell, (B) is the circuit diagram. 実施の形態に係る半導体集積回路を示す図であり、（Ａ）はバッファセル化したタイミングフィラーセルのレイアウト例を示す模式図、（Ｂ）は回路図、（Ｃ）はバッファの論理記号である。1A and 1B are diagrams illustrating a semiconductor integrated circuit according to an embodiment, where FIG. 1A is a schematic diagram illustrating a layout example of a timing filler cell formed as a buffer cell, FIG. 1B is a circuit diagram, and FIG. . 抵抗及び容量によって遅延時間を計算する方法として、Ｅｌｍｏｒｅ遅延モデルを示した図である。It is the figure which showed the Elmore delay model as a method of calculating delay time by resistance and a capacity | capacitance. 実施の形態に係る半導体集積回路を示す図であり、（Ａ）はディレイセル化したタイミングフィラーセルのレイアウトを示す模式図、（Ｂ）は回路図である。1A and 1B are diagrams illustrating a semiconductor integrated circuit according to an embodiment, in which FIG. 1A is a schematic diagram illustrating a layout of a delay filler cell and FIG. 2B is a circuit diagram. 実施の形態に係る半導体集積回路を示す図であり、（Ａ）はレイアウトを示す模式図、（Ｂ）は回路図である。1A and 1B are diagrams illustrating a semiconductor integrated circuit according to an embodiment, where FIG. 1A is a schematic diagram illustrating a layout, and FIG. 1B is a circuit diagram. 実施の形態に係る半導体集積回路を示す図であり、（Ａ）はレイアウトを示す模式図、（Ｂ）は回路図である。1A and 1B are diagrams illustrating a semiconductor integrated circuit according to an embodiment, where FIG. 1A is a schematic diagram illustrating a layout, and FIG. 1B is a circuit diagram. 図１９に示した実施例の他の形態に係る半導体集積回路を示す図であり、（Ａ）はディレイセル化したタイミングフィラーセルのレイアウトを示す模式図、（Ｂ）は回路図である。FIG. 20 is a diagram illustrating a semiconductor integrated circuit according to another mode of the embodiment illustrated in FIG. 19, in which (A) is a schematic diagram illustrating a layout of timing filler cells formed into delay cells, and (B) is a circuit diagram. 図２２のＰｃｈゲート端子とＮｃｈソース端子を切り離し、別の端子として設けたときの半導体集積回路を示す図であり、（Ａ）はレイアウトを示す模式図、（Ｂ）は回路図である。FIG. 23 is a diagram showing a semiconductor integrated circuit when the Pch gate terminal and the Nch source terminal in FIG. 22 are separated and provided as separate terminals, (A) is a schematic diagram showing a layout, and (B) is a circuit diagram. 複数のタイミングフィラーセルを使用した半導体集積回路のＰｃｈゲート端子とＮｃｈソース端子を切り離し、別の端子として設けたときの半導体集積回路を示す図であり、（Ａ）はレイアウトを示す模式図、（Ｂ）は回路図である。FIG. 7 is a diagram showing a semiconductor integrated circuit when a Pch gate terminal and an Nch source terminal of a semiconductor integrated circuit using a plurality of timing filler cells are separated and provided as separate terminals, (A) is a schematic diagram showing a layout; B) is a circuit diagram. 実施の形態に係る半導体集積回路のタイミングフィラーセルの配置状態を示す図である。It is a figure which shows the arrangement | positioning state of the timing filler cell of the semiconductor integrated circuit which concerns on embodiment. 実施の形態に係る半導体集積回路のタイミングフィラーセルの配置状態を示す図である。It is a figure which shows the arrangement | positioning state of the timing filler cell of the semiconductor integrated circuit which concerns on embodiment. 図２６のバッファセルに配線される信号線のクロックツリーを示した図である。It is the figure which showed the clock tree of the signal line wired to the buffer cell of FIG.

Explanation of symbols

１０基板、１１スタンダードセル、１１Ａスタンダードセル、１１Ｂスタンダードセル、１１Ｃスタンダードセル、１１Ｄスタンダードセル、１２スタンダードセル配置領域、１３スルーホール、１４バッファセル及びディレイセル、１５論理セル、１６フリップフロップセル、１７フィラーセル、２１リペアセル、２１Ａ、２１Ｂフィラーリペアセル、２２ゲート電極、２３ＰＭＯＳゲート端子（Ｐｃｈゲート端子）、２３Ａ第１のＰｃｈゲート端子、２３Ｂ第２のＰｃｈゲート端子、２４ＮＭＯＳゲート端子（Ｎｃｈゲート端子）、２４Ａ第１のＮｃｈゲート端子、２４Ｂ第２のＮｃｈゲート端子、２５Ｎ−Ｗｅｌｌ、２６Ｐ拡散、２７Ｐｃｈドレイン端子、２７Ａ第１のＰｃｈドレイン端子、２７Ｂ第２のＰｃｈドレイン端子、２８Ｐｃｈソース端子、２８Ａ、２８Ｂ、３２Ａソース端子、２９コンタクト、３０Ｎ拡散、３１Ｎｃｈドレイン端子、３１Ａ第１のＮｃｈドレイン端子、３１Ｂ第２のＮｃｈドレイン端子、３２Ｎｃｈソース端子、３３タイミングフィラーセル、４１フィラーリペアセル、５０ＥＸＮＯＲゲート、５１、５２、５３、５４インバータセル、５５、５６スイッチセル、６１フィラーリペアセル、６１Ａフィラーリペアセル、６１Ｂフィラーリペアセル、１１０信号線、１２０リペアセル配置領域 10 substrates, 11 standard cells, 11A standard cells, 11B standard cells, 11C standard cells, 11D standard cells, 12 standard cell placement areas, 13 through holes, 14 buffer cells and delay cells, 15 logic cells, 16 flip-flop cells, 17 fillers Cell, 21 repair cell, 21A, 21B filler repair cell, 22 gate electrode, 23 PMOS gate terminal (Pch gate terminal), 23A first Pch gate terminal, 23B second Pch gate terminal, 24 NMOS gate terminal (Nch gate terminal) ), 24A first Nch gate terminal, 24B second Nch gate terminal, 25 N-Well, 26 P diffusion, 27 Pch drain terminal, 27A first Pch drain terminal, 27 Second Pch drain terminal, 28 Pch source terminal, 28A, 28B, 32A source terminal, 29 contact, 30 N diffusion, 31 Nch drain terminal, 31A First Nch drain terminal, 31B Second Nch drain terminal, 32 Nch Source terminal, 33 Timing filler cell, 41 Filler repair cell, 50 EXNOR gate, 51, 52, 53, 54 Inverter cell, 55, 56 Switch cell, 61 Filler repair cell, 61A Filler repair cell, 61B Filler repair cell, 110 signal Line, 120 repair cell placement area

Claims

A multi-layer metal wiring layer; a standard cell; a PMOS transistor and an NMOS transistor; and a gate terminal of the PMOS transistor and at least one of a drain terminal and a source terminal of the NMOS transistor are connected to a GND potential; In a semiconductor integrated circuit comprising a filler cell in which at least one of a drain terminal and a source terminal and a gate terminal of the NMOS transistor are connected to a power supply potential,
In the filler cell, the layout shape of the PMOS transistor and the NMOS transistor is left as it is, and the connection state of the gate terminal, the drain terminal, and the source terminal of the PMOS transistor, and the gate terminal, the drain terminal, and the source terminal of the NMOS transistor, A semiconductor integrated circuit comprising a layout pattern that can be changed to a delay cell by modifying wiring of a multilayer metal wiring layer.

2. The semiconductor integrated circuit according to claim 1 , wherein the filler cell uses a wiring resistance of a gate terminal of the PMOS transistor or the NMOS transistor and a coupling capacitance of the gate terminal and gate oxide film and the substrate .

2. The semiconductor integrated circuit according to claim 1 , wherein the filler cell uses a resistance between a source terminal and a drain terminal of the PMOS transistor or NMOS transistor, and a coupling capacitance of a gate terminal, a gate oxide film, and a substrate. .

4. The semiconductor integrated circuit according to claim 3 , further comprising voltage setting means capable of setting a gate terminal input voltage of the filler cell .

4. The semiconductor integrated circuit according to claim 3 , further comprising on / off setting means capable of setting on / off of a gate terminal of the filler cell .