JP5254481B2 - 安全システムの再構成 - Google Patents

Description

本開示は情報処理の分野に関し、特に安全な情報処理システムに関する。

インテル株式会社からのインテルペンティアム（登録商標）プロセッサファミリーのプロセッサを含む情報処理システムは、安全なシステム環境で操作を支援できる。安全なシステム環境は、信頼パーティション及び非信頼パーティションを含む。システムの最低限プラットフォームハードウエア及び信頼ソフトウエアを信頼パーティションに含むことができる。システムが含むかも知れない如何なる秘密をも保護するために非信頼パーティションから信頼パーティションの資源への直接アクセスを発見される又は変更される事から防ぐことができる。

安全システム入力プロトコルの実行を通じて信頼パーティション内にシステムの最低限プラットフォームハードウエアを含むことができる。例えば、開始プロセッサは、安全入力命令を実行でき、その命令に対し、システム中の全てのエージェントは、プロトコルを適切に引き継ぐために応答しなければならない。応答エージェントには、安全入力処理中如何なる命令をも発せず、又如何なるトランザクションをも処理しない事が要求されるので、開始プロセッサは、ファームウエアモジュールを真正及び信頼できるものとして有効にでき、信頼操作を支援するためのシステムを構成するようにファームウエアモジュールを実行でき、安全仮想マシーンモニター（ＳＶＭＭ）の実施を開始できる。非信頼ソフトウエアがシステム資源に直接アクセスを持たないように、非信頼ソフトウエアを走らせるように、ＳＶＭＭは、１以上の仮想マシーン環境を創造する事ができる。

一般に、安全なシステム環境で操作する時にシステムを再構成できない。

本発明の目的は、セキュリティーシステムの再構成を提供する事である。

上記目的は、図１―３に示す実施例により達成される。

本発明は、実施例によって示され、付随図面に制限されない。

情報処理システムにおける本発明の１実施例を示す。 本発明の１実施例による配置ユニットを示す。 安全システムを再構成するための方法における本発明の１実施例を示す。

安全システムを再構成するためのシステム、装置、及び方法中の本発明の実施例は記述される。記述中、プロセッサ及びシステム構成のような特定の詳細は本発明のより完全な理解を提供するために説明できる。しかし、そのような特定の詳細無しに本発明を実践できる事は当業者によって評価されるであろう。加えて、幾つかの良く知られた構造、回路等は、本発明の不必要な不明確化を避けるために詳細に示されない。

本発明の実施例は、それが安全なシステム環境に入った後、情報処理システムの再構成を提供する。管理容易性、信頼性、利用可能性、及び保守性に関係する目的、又は如何なる他の目的のためにもそのような再構成を望むことができる。例えば、不良動作又は最低限プロセッサコアを予備のコアと取り替えるように安全システムを再構成できる。

図１は情報処理システム１００における本発明の１実施例を示す。情報処理システム１００は、パーソナルコンピュータ、メインフレームコンピュータ、携帯コンピュータ、携帯端末、設置箱、サーバー、又は如何なる他の計算システムであっても良い。この実施例において、システム１００は、１以上のプロセッサパッケージ１２０を含む最低限プラットフォームハードウエア１１０、チップセット１３０、システムメモリ１４０、システム管理モード（ＳＭＭ）メモリ１４１、及び装置１５０を含む。

プロセッサ１２０は、一般目的マイクロプロセッサを含む種々の異なるタイプの如何なるプロセッサにも各実行コアが基礎を置くことができる、１以上の実行コアを持つ如何なる構成部品であっても良い。一般目的マイクロプロセッサには、インテルペンティアム（登録商標）プロセッサファミリー、イタニウムプロセッサファミリー、又はインテル株式会社からの他のプロセッサファミリーのプロセッサ、又は他の会社の他のプロセッサ、又はデジタル信号プロセッサ又はマイクロコントローラのようなプロセッサを含み、又再構成可能コア（例えばフィールドプログラム可能ゲートアレイ）であっても良い。図１は唯１つのそのようなプロセッサ１２０を示すが、システム１００は、如何なる数の実行コアをも持つ如何なる数のマルチコアプロセッサ、及び各如何なる数のスレッドをも持つ如何なる数のマルチスレッドプロセッサをも含む如何なる数のプロセッサをも含む。この実施例において、プロセッサ１２０は、コア１２１及び１２２を含む。

チップセット１３０は、メモリ操作、出入力操作、構成、制御、内部又は外部インターフェース、接続、又は通信機能（例えば接着ロジック及びバスブリッジ）、及び／又は
プロセッサ１２０及び／又はシステム１００用の如何なる類似の機能をも支援する如何なるグループの回路及びロジックであっても良い。単一チップ、チップ対、複数のチップ間に散らばった状態に基づいてチップセット１３０の個々の要素を共にグループ分けでき、及び／又は部分的に、全体的に、重複して、又は分布されたアプローチに従い、プロセッサ１２０を含む１以上のプロセッサへの一体化可能である。

システムメモリ１４０は、データ及び／又はプログラムコードのような情報を記憶できる如何なる媒体であってもよく、そのような媒体には、静的又は動的ランダムアクセスメモリ、半導体に基礎を置く読み込み専用又はフラッシュメモリ、磁気又は光学ディスクメモリ、又は如何なる他のタイプのプロセッサ１２０による読み込み可能媒体、又はそのような媒体の如何なる組み合わせをも含む。ＳＭＭメモリ１４１は又、如何なるそのような媒体であっても良い。ＳＭＭメモリ１４１とシステムメモリ１４０とは、同じ又は異なる媒体であっても良く、単一メモリとして又は２つの異なるメモリとして製造され、パッケージされ、又は配置されてもよい。

装置１５０は、キーボード、マウス、トラックボール、ポインティングデバイス、モニター、プリンター、メディアカード、ネットワークインターフェース、情報記憶装置等の如何なる数の如何なる入出力装置、周辺装置、又は他の装置をも代表する事ができる。装置１５０を分離した構成部品に具体化でき、又は如何なる他の装置をも持つ一体化構成部品に装置１５０を含むことができる。１実施例において、装置１５０は、多機能入出力装置、周辺装置、又は他の装置において単一機能を代表する事ができる。

プロセッサ１２０、チップセット１３０、システムメモリ１４０、ＳＭＭメモリ１４１及び装置１５０は、１以上の平行バス、逐次的バス、パイプラインバス、非同期バス、有線バス、無線バス、又は他のバス又は２点間接続を直接的に又は間接的に通るような如何なる既知のアプローチに従い、互いに結合可能であり、又は通信可能である。システム１００は又、如何なる数の他の追加の装置、エージェント、構成部品又は接続をも含むことができる。

システム１００は、如何なる知られたアプローチに従っても安全操作のために構成される。システム１００は、信頼パーティション１０２と非信頼パーティション１０３とに分割される。信頼パーティション１０２は、最低限プラットフォームハードウエア１１０、ＳＶＭＭ１６０、信頼されたカーネル１６２、及び信頼されたアプリケーション１６４を含む。非信頼パーティション１０３は、オペレーティングシステム１７０及びアプリケーション１７１，１７２，及び１７３を含む。各パーティションは又、追加のプロセッサ、コア、メモリの部分、装置、又は如何なる他の上記の又はそうでなければ情報処理技術において知られた物理的資源をも含むことができる。

プロセッサ１２０、チップセット１３０、及び装置１５０は、各々配置ユニット１２５，１３５及び１５５を含む。本発明の実施例により与えられたように安全システム環境において操作時に、配置ユニット１２５，１３５及び１５５は、システム１００の設定可能性及び再設定可能性を提供する。単一アプローチ又は異なるアプローチに従い、配置ユニット１２５，１３５及び１５５を実施できる。

図２は、本発明の１実施例による配置ユニット２００を示す。配置ユニット２００は、配置記憶空間２１０、ロック２２０、ロック動作可能ロジック２２２、ロックオーバーライドロジック２２４、ベース記憶場所２３０、及びアドレス比較ロジック２４０を含む。配置記憶空間２１０及びベース記憶場所２３０は、構成情報を記憶するために如何なるレジスター及びレジスターの部分をも含み、又は如何なる他の場所をも含むことができる。ロック２２０、ロック動作可能ロジック２２２、ロックオーバーライドロジック２２４、及びアドレス比較ロジック２４０を、下記の機能を実施するために如何なる回路、ロジック、又は他の構造と共にでも実施できる。

配置記憶空間２１０は、システム１００のプロセッサ、チップセット、装置、又は如何なる他の構成部品をも構成するための情報を記憶するためのものである。本明細書の記述を除き、コンテンツを変化できないようにロック２２０は、配置記憶空間２１０をロックするためのものである。

動作可能ロジック２２２はロック２２０を動作可能にするので、ロック２２０は動作可能となり、配置記憶空間２１０は、ロック動作可能表示が設定され、ロック信号が高で、又はロック２２０が動作可能となるべき幾つかの他の条件が真となる事を決定するロック動作可能ロジック２２２に応答してロックされる。ロック動作可能制御フィールドを含むことができるロック動作可能ロジック２２２の構成は、ロック２２０配置記憶空間２１０に含まれない。そこで、本発明は、下記のようにオーバーライドされるべきロック２２０を提供するが、ロック２２０が動作可能である間ロック動作可能ロジック２２２を再構成できない。

１実施例において、安全システム操作の間ロック２２０が操作可能であるように安全システム操作の開始の部分としてロック動作可能ロジックは、ロック２２０を動作可能であるように構成される。

たとえロック２２０が動作可能で、ロックオーバーライドロジック２２４はオーバーライド条件が真であると決定しても、配置記憶空間２１０の内容を変えることができるようにロックオーバーライドロジック２２４はロック２２０をオーバーライドするものである。

１実施例において、ロック２２０は、２つの入力の論理ＡＮＤ演算を実施できる。第１の入力は、オーバーライド条件が真である事を示す信号であっても良い。第２入力は、構成書き込み信号であっても良い。ロック２２０の出力を配置記憶空間２１０に書き込み可能にするために使うことができる。

１実施例において、オーバーライド条件は、サブオペレーティングシステムモードコードが実行されている事であっても良い。本アプリケーションの目的のために、そのようなモードを、低水準パッチ、システム管理、電力管理、システム信頼性、システム利用可能性、及びシステム保守性、機能、又は他の類似機能の目的のために、オペレーティングシステム透明又は準透明方法で、又は優先水準独立方法で操作する能力を有する操作モードとして定義できる。１つのそのようなモードは、インテルペンティアム（登録商標）プロセッサファミリー及び互換性プロセッサのシステム管理モード（ＳＭＭ）である。（ペンティアム（登録商標）４プロセッサソフトウエア開発者用マニュアル、Vol.III,2001版、注文番号245472、カリフォルニア州サンタクララのインテル社から利用可能）他のサブオペレーティングシステムモードは、MIPSテクノロジーズMIPS32又はMIPS64アーキテクチュアプロセッサ、ＩＢＭパワーＰＣアーキテクチュアプロセッサ、SPARCインターナショナルSPARCアーキテクチュアプロセッサ、又は如何なる数の他のプロセッサにも存在可能である。システムファームウエア又はシステムハードウエアにより時々作られる専用サブオペレーティングシステムモード割り込みによりサブオペレーティングシステムモードを呼び出すことができる。専用サブオペレーティングシステムモード割り込みは、通常モードへの入力を要求した緊急事態に応答するためにマスクできないように設計される。

上述のように、サブオペレーティングシステムモードの１例は、ＳＭＭで、ＳＭＭは、通常実行環境に平行な操作環境であり、システム管理、装置管理、電力管理、熱管理、信頼性機能、利用可能性機能、保守可能性機能等のような特別タスクを実行するために使用可能である。ＳＭＭは、典型的にシステム管理割り込みピンを主張する事によりシステムモードに入られ、再開命令を実行する事により出られる。ＳＭＭは、独立した操作環境なので、通常実行環境から守られるべきそれ自身の私的メモリ空間を有する。この私的メモリ空間は、通常システムメモリから独立であるが、それは通常システムメモリのアドレス領域に割り当てられる。

そのモードに入るとき、プロセッサは、独立のＳＭＭアドレス空間、例えばＳＭＭメモリ１４１内の割り込まれたプログラム又はタスクの文脈を記憶する。モード内の実行の間、通常割り込みはできない。最後に、モード内で実行する間のみ実行可能な再開命令の手段によりモードを出ることができる。

オーバーライド条件は、サブオペレーティングシステムモードコードが実行されている事である１実施例において、配置ユニット２００は、ベース記憶場所２３０とアドレス比較ロジック２４０とを含むことができる。ベース記憶場所２３０は、ベースアドレスを記憶するためのものである。ベースアドレスは、サブオペレーティングシステムモードコードがアクセスされるべき（例えばＳＭＭ領域）メモリアドレス領域を特定するためのものである。ベース記憶場所２３０は、如何なる記憶場所の如何なるフィールドであっても良い。１実施例において、ベース記憶場所２３０は、４Ｋ整列ベースアドレスを特定するために、６４ビットモデル特定レジスター（ベースシステム管理領域レジスター又は「ベースＳＭＲＲ」のビット３１：１２であっても良い。

アドレス比較ロジック２４０は、構成書き込みトランザクションに関連したアドレスをベースアドレスに対し比較するためのものである。如何なる知られたアプローチに従ってもその比較を実行でき、その比較の選択されたビットをマスクするためにマスク記憶場所からマスク値を使うことができる。オーバーライド条件が真か否か決定するためにアドレス比較ロジック２４０からの結果を使うことができる。１実施例において、アドレス比較ロジック２４０は、構成書き込みトランザクションを作る命令が記憶される（例えば命令ポインターを用い）記憶場所に対応するアドレスがＳＭＭ領域内に有る事を決定し、オーバーライド条件が真である事を示す信号は断定される。

図３は、安全システムを再構成するための方法３００における本発明の１実施例を示す。方法の実施例はこの点に限られないが、図３の方法の実施例を記述するために図１及び２の記述が参照される。

ブロック３１０において、安全システム環境へのシステムの入力は開始される。ブロック３１２において、システムは、システム中の１以上の配置空間をプログラムする事により安全システム環境において動作するように構成される。ブロック３１４において、ロックは、配置空間をロックするために動作可能とされる。ブロック３１６において、安全システム環境へのシステムの入力は完了し、及び安全操作を始める事ができる。

ブロック３２０において、配置空間内の場所に対する構成書き込みトランザクションが開始される。ブロック３２２において、ＳＭＭベースアドレスは、ベースアドレス記憶場所から読み込まれる。ブロック３２４において、構成書き込みトランザクションを作る命令が記憶される記憶場所に対応するアドレスがベースアドレスに対し比較される。ブロック３２６において、ＳＭＭモードコードが、例えば比較の結果に基づいて実行されているかどうかが決定される。もし実行されているなら、ブロック３３０において、構成書き込みトランザクションは許可される。もしそうでないなら、ブロック３３２において、構成書き込みトランザクションは阻止され又は強制終了される。

本発明の範囲で、方法３００が、異なる順番で、同時に実行される図示ブロックと共に、図示ブロックを省略して、追加ブロックを追加して、表示され、組み合わされ、省略され、又は追加されたブロックの組み合わせと共に実行される事は可能である。

プロセッサ１２０、又は本発明の実施例に従い設計された如何なる他のプロセッサ又は構成部品を創造から製作への類似まで種々の段階で設計できる。設計を表すデータは、多くの方法で設計を表すことができる。先ず、シミュレーションにおいて有用であるように、ハードウエアをハードウエア記述言語又はもう１つの機能記述言語を用い表すことができる。追加的に又は代替的に、ロジック及び／又はトランジスターゲートを持つ回路水準モデルを設計プロセスの幾つかの段階で作ることができる。更に、幾つかの段階で大抵の設計は、種々の装置の物理的配置を表すデータでそれらをモデル化できる水準に達する。従来の半導体製造技術が使われる場合において、装置配置モデルを表すデータは、集積回路を作るために使われるマスク用の異なるマスク層上の種々の機能の存在又は非存在を特定するデータであっても良い。

設計の如何なる表現においても、機械読み取り可能媒体の如何なる形態でもデータを記憶できる。そのような情報を伝送するために変調され又は発生された光波又は電波、メモリ、又はディスクのような磁気的又は光学的記憶媒体は、機械読み取り可能媒体であり得る。如何なるこれらの媒体も、設計又は、エラー回復ルーチン中の命令のような本発明の実施例に使われる他の情報を運ぶ又は示す事ができる。情報を示す又は運ぶ搬送電波が伝送されるとき、電気信号の複製、緩和、又は再伝送が実行される程度に、新しい複製が作られる。このように、通信供給者又はネットワーク供給者の活動は、本発明の技術を具体化するもの、例えば搬送波の複製を作ることができる。

このように、安全システムを再構成するための装置、方法、及びシステムは開示されてきた。ある実施例が開示され、添付図面に示されるが、本開示を研究する時種々の他の変更例に当業者は気づくことができるので、そのような実施例は単に実例であって、広範囲の発明を制限するものでなく、及び本発明は、示され記述された特定の構造又は配置に限定されない事は理解されるべきである。成長が速く、更なる進歩が容易には予見できないこのような技術分野においては、本開示の原理又は付随する特許請求の範囲から逸脱する事無しに技術的進歩を可能にする事により容易化される配置又は詳細において開示例を容易に変更できる。
上記の実施形態に関し、以下の付記を記す。
（付記１） 装置の構成情報を記憶する構成記憶スペースと、
前記構成記憶スペースをロックするロックと、
セキュアシステム動作時に前記ロックを有効化するロック有効化ロジックと、
サブオペレーティングモードコードからの命令が実行され、前記命令が構成書き込み命令であるとき、前記ロックをオーバーライドするロックオーバーライドロジックと、
を含む装置。
（付記２） 前記サブオペレーティングモードコードがアクセスされる第１メモリアドレス領域を特定するベースアドレスを記憶するベース記憶場所を更に含む付記１に記載の装置。
（付記３） 前記システム管理モードコードがアクセスされる第１メモリアドレス領域を特定するベースアドレスを記憶するベース記憶場所を更に含む付記１に記載の装置。
（付記４） サブオペレーティングモードコードが実行されているか決定するアドレス比較ロジックを更に含む付記２に記載の装置。
（付記５） システム管理モードコードが実行されているか決定するアドレス比較ロジックを更に含む付記３に記載の装置。
（付記６） 前記アドレス比較ロジックは、前記実行されている命令のアドレスを前記ベース記憶場所の内容と比較する事により、サブオペレーティングモードコードが実行されているか決定する付記４に記載の装置。
（付記７） 前記アドレス比較ロジックは、前記実行されている命令のアドレスを前記ベース記憶場所の内容と比較する事により、システム管理モードコードが実行されているか決定する付記５に記載の装置。
（付記８） 構成記憶スペースにシステムの構成情報を記憶するステップと、
セキュアシステム動作時に前記構成記憶スペースをロックするロックを有効化するステップと、
構成書き込みトランザクションを検出するステップと、
前記構成書き込みトランザクションがサブオペレーティングモードコードからであるか決定するステップと、
前記構成書き込みトランザクションがサブオペレーティングモードコードからであるとき、前記ロックをオーバーライドするステップと、
を含む方法。
（付記９） 前記構成書き込みトランザクションがサブオペレーティングモードコードからであるとの決定に応じて前記構成書き込みトランザクションを許可するステップ
を更に含む付記８に記載の方法。
（付記１０） 前記構成書き込みトランザクションがサブオペレーティングモードコードからでないとの決定に応じて前記構成書き込みトランザクションを阻止するステップ
を更に含む付記８に記載の方法。
（付記１１） 前記構成書き込みトランザクションを検出する前にセキュアシステム環境に入るステップを更に含む付記８に記載の方法。
（付記１２） 前記構成書き込みトランザクションに関連するアドレスをベースアドレスと比較して、前記構成書き込みトランザクションがサブオペレーティングモードコードからであるか決定するステップを更に含む付記８に記載の方法。
（付記１３） ベースアドレス記憶場所から前記ベースアドレスを読み込むステップを更に含む付記１２に記載の方法。
（付記１４） 前記サブオペレーティングモードは、システム管理モードである付記８に記載の方法。
（付記１５） サブオペレーティングモードコードを記憶するダイナミックランダムアクセスメモリと、
構成要素であって、
前記構成要素の構成情報を記憶する構成記憶スペースと、
前記構成記憶スペースをロックするロックと、
セキュアシステム動作時に前記ロックを有効化するロック有効化ロジックと、
サブオペレーティングモードコードからの命令が実行され、前記命令が構成書き込み命令であるとき、前記ロックをオーバーライドするロックオーバーライドロジックと
を含む構成要素と
を含むシステム。
（付記１６） 前記構成要素はプロセッサを含む付記１５に記載のシステム。
（付記１７） 前記構成要素はチップセットを含む付記１５に記載のシステム。

Claims (19)

1. 装置の構成情報を記憶する構成記憶スペースと、
   前記構成記憶スペースをロックするロックと、
   前記構成記憶スペースとは別のロック有効化制御フィールドのロック有効化インジケータが第１の状態であるのに応じて、セキュアシステム動作中に、前記ロックを有効化するロック有効化ロジックであって、前記ロックが有効である間、再構成できないロック有効化ロジックと、
   構成書き込みトランザクションを発生する命令がサブオペレーティングモードコードからのものであると判断するロジックと、
   前記構成書き込みトランザクションを発生する命令が前記サブオペレーティングモードコードからのものであると前記ロジックが判断したとき、前記セキュアシステム動作中に、前記ロックをオーバーライドして、前記構成記憶スペースへ書き込み可能とするロックオーバーライドロジックと、を有する装置。
2. 前記サブオペレーティングモードコードにアクセスする第１のメモリアドレス領域を指定するベースアドレスを記憶するベース記憶ロケーションをさらに有する、請求項１に記載の装置。
3. 前記サブオペレーティングモードコードはシステム管理モードコードであり、
   前記システム管理モードコードにアクセスする第１のメモリアドレス領域を指定するベースアドレスを記憶するベース記憶ロケーションをさらに有する、
   請求項１に記載の装置。
4. 前記サブオペレーティングモードコードが実行されているか判断する判断ロジックをさらに有する、請求項１に記載の装置。
5. 前記サブオペレーティングモードコードはシステム管理モードコードであり、
   システム管理モードコードが実行されているか判断する判断ロジックをさらに有する、請求項１に記載の装置。
6. 実行されている命令に関連するアドレスの、前記ベース記憶ロケーションの内容との比較により、前記サブオペレーティングモードコードが実行されているか判断するアドレス比較ロジックをさらに有する、請求項２に記載の装置。
7. 実行されている命令に関連するアドレスの、前記ベース記憶ロケーションの内容との比較により、システム管理モードコードが実行されているか判断するアドレス比較ロジックをさらに有する、請求項３に記載の装置。
8. 前記装置はプロセッサを有し、前記セキュアシステム動作中の前記構成記憶スペースへの書き込みは、プロセッサコアをスペアコアと置き換える再構成を引き起こす、請求項１に記載の装置。
9. 前記置き換えられるプロセッサコアは正常に機能しないプロセッサコアを有する、請求項８に記載の装置。
10. システムの構成情報を構成記憶スペースに記憶するステップと、
    前記構成記憶スペースとは別のロック有効化制御フィールドのロック有効化インジケータが第１の状態であるのに応じて、セキュアシステム動作中に、ロック有効化ロジックでロックを有効化して前記構成記憶スペースをロックするステップであって、前記ロックが有効である間、前記ロック有効化ロジックは再構成できないステップと、
    構成書き込みトランザクションを検出するステップと、
    前記構成書き込みトランザクションがサブオペレーティングモードコードからのものであるかどうか判断するステップと、
    前記構成書き込みトランザクションが前記サブオペレーティングモードコードからのものであるとき、前記セキュアシステム動作中に、前記ロックをオーバーライドして、前記構成記憶スペースへ書き込み可能とするステップと、を有する方法。
11. 前記構成書き込みトランザクションが前記サブオペレーティングモードコードからのものであるとの判断に応じて、前記構成書き込みトランザクションを許可するステップをさらに有する、請求項１０に記載の方法。
12. 前記構成書き込みトランザクションが前記サブオペレーティングモードコードからのものではないとの判断に応じて、前記構成書き込みトランザクションをブロックするステップをさらに有する、請求項１０に記載の方法。
13. 前記構成書き込みトランザクションを検出する前にセキュアシステム環境に入るステップをさらに有する、請求項１０に記載の方法。
14. 前記構成書き込みトランザクションに関連するアドレスをベースアドレスと比較して、前記構成書き込みトランザクションが前記サブオペレーティングモードコードからのものであるかどうか判断するステップをさらに有する、請求項１０に記載の方法。
15. ベースアドレス記憶ロケーションから前記ベースアドレスを読み出すステップをさらに有する、請求項１４に記載の方法。
16. 前記サブオペレーティングモードはシステム管理モードである、請求項１１に記載の方法。
17. システムであって、
    サブオペレーティングモードコードを記憶するダイナミックランダムアクセスメモリと、
    プロセッサとを有し、
    前記プロセッサは、
    前記プロセッサの情報を記憶する構成記憶スペースと、
    前記構成記憶スペースをロックするロックと、
    第１の状態のロック有効化インジケータを記憶するロック有効化フィールドを含み、セキュアシステム動作中に、前記ロックを有効化するロック有効化ロジックであって、前記ロックが有効である間、再構成できないロック有効化ロジックと、
    構成書き込みトランザクションを発生する命令が前記サブオペレーティングモードコードからのものであると判断するロジックと、
    前記構成書き込みトランザクションを発生する命令が前記サブオペレーティングモードコードからのものであると前記ロジックが判断したとき、前記ロックをオーバーライドするロックオーバーライドロジックとを有する、システム。
18. さらにチップセットを有し、
    前記チップセットは、
    前記チップセットの情報を記憶する第２の構成記憶スペースと、
    前記第２の構成記憶スペースをロックする第２のロックと、
    第１の状態のロック有効化インジケータを記憶するロック有効化フィールドを含み、前記セキュアシステム動作中に、前記第２のロックを有効化する第２のロック有効化ロジックであって、前記第２のロックが有効である間、再構成できない第２のロック有効化ロジックと、
    構成書き込みトランザクションを発生する命令が前記サブオペレーティングモードコードからのものであると判断する第２のロジックと、
    前記構成書き込みトランザクションを発生する命令が前記サブオペレーティングモードコードからのものであると前記第２のロジックが判断したとき、前記第２のロックをオーバーライドする第２のロックオーバーライドロジックとを有する、請求項１７に記載のシステム。
19. 前記システムは、前記プロセッサとセキュアバーチャルマシンモニタ（ＳＶＭＭ）とトラストされたカーネルとを含むトラストされたパーティションと、トラストされていないカーネルを含むトラストされていないパーティションとを有する、請求項１７に記載のシステム。

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