JP5238856B2 - Differential amplifier circuit and A / D converter - Google Patents

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Description

この発明は、Ａ／Ｄ変換器の要素回路である比較器を構成する差動増幅回路及び当該差動増幅回路を含むＡ／Ｄ変換器に関する。   The present invention relates to a differential amplifier circuit constituting a comparator which is an element circuit of an A / D converter, and an A / D converter including the differential amplifier circuit.

ＨＤＤ（Hard Disk Drive）や、ＤＶＤ（Digital Versatile Disk）等のＯＤＤ（Optical Disc Drive）のリードチャネル、つまりディスクに記録された信号を読み取る系においては、信号処理（復調）をディジタル信号処理で行う場合、アナログ信号をディジタル信号に変換するＡ／Ｄ変換器が必須となる。ＨＤＤでは近年、読み出し速度の高速化、記録密度の向上に伴い、１ＧＳ/Ｓを超えるような超高速のＡ／Ｄ変換器が不可欠である。    In a read channel of an ODD (Optical Disc Drive) such as an HDD (Hard Disk Drive) or DVD (Digital Versatile Disk), that is, a system for reading a signal recorded on a disk, signal processing (demodulation) is performed by digital signal processing. In this case, an A / D converter that converts an analog signal into a digital signal is essential. In recent years, with an increase in reading speed and an improvement in recording density in an HDD, an ultrahigh-speed A / D converter exceeding 1 GS / S is indispensable.

従来の比較的高い電源電圧Ｖddを動作電源とする差動増幅器（差動増幅段）では、トランジスタのゲートとドレインが接続（以下、「ダイオード接続」と称する）されたトランジスタ素子を負荷として広く用いられてきた。ダイオード接続されたトランジスタ負荷は、大振幅信号入力時に差動増幅段の出力が開き過ぎるのを防ぐ、クランプ効果を発揮する。   In a conventional differential amplifier (differential amplification stage) using a relatively high power supply voltage Vdd as an operation power supply, a transistor element in which the gate and drain of a transistor are connected (hereinafter referred to as “diode connection”) is widely used as a load. Has been. The diode-connected transistor load exhibits a clamping effect that prevents the output of the differential amplification stage from opening too much when a large amplitude signal is input.

コンパレータの速度性能は、その出力が大きく開いた状態から、小さな入力が与えられる入力条件での挙動（以下、「オーバードライブリカバリ」と称する）で正しい判定が行えるかどうかは重要な特性となる。ダイオード接続されたトランジスタのクランプ効果は、オーバードライブリカバリの高速化に役立つ。   An important characteristic of the speed performance of the comparator is whether or not a correct determination can be made by a behavior under an input condition where a small input is given (hereinafter referred to as “overdrive recovery”) from a state in which the output is largely open. The clamping effect of the diode-connected transistor is useful for speeding up the overdrive recovery.

図１３は従来の差動増幅器の構成を示す回路図である。図１３で示す差動増幅器３０は例えば非特許文献１に開示されている。同図に示すように、差動増幅器３０は一対の差動対トランジスタ（ＮＭＯＳトランジスタＭＮ３１及びＭＮ３２）を有する。ＮＭＯＳトランジスタＭＮ３１及びＭＮ３２のソース共通端子であるノードＮ３と接地電位Ｖssとの間に定電流源３１が設けられる。   FIG. 13 is a circuit diagram showing a configuration of a conventional differential amplifier. A differential amplifier 30 shown in FIG. 13 is disclosed in Non-Patent Document 1, for example. As shown in the figure, the differential amplifier 30 has a pair of differential pair transistors (NMOS transistors MN31 and MN32). A constant current source 31 is provided between a node N3 which is a common source terminal of the NMOS transistors MN31 and MN32 and the ground potential Vss.

また、ＮＭＯＳトランジスタＭＮ３１のドレインであるノードＮ１と電源Ｖddとの間にダイオード接続のＰＭＯＳトランジスタＭＰ３１が介挿され、ＮＭＯＳトランジスタＭＮ３２のドレインであるノードＮ２と電源Ｖddとの間にダイオード接続されたＰＭＯＳトランジスタＭＰ３２が介挿される。すなわち、ＰＭＯＳトランジスタＭＰ３１及びＭＰ３２のソースが電源電圧Ｖddを受け、ゲート及びドレインがノードＮ１及びノードＮ２に接続される。   Also, a diode-connected PMOS transistor MP31 is inserted between the node N1 which is the drain of the NMOS transistor MN31 and the power supply Vdd, and a diode-connected PMOS is connected between the node N2 which is the drain of the NMOS transistor MN32 and the power supply Vdd. A transistor MP32 is inserted. That is, the sources of the PMOS transistors MP31 and MP32 receive the power supply voltage Vdd, and the gates and drains are connected to the node N1 and the node N2.

ＮＭＯＳトランジスタＭＮ３１のゲートには入力電圧Ｖinが付与され、ＮＭＯＳトランジスタＭＮ３２のゲートには基準電圧Ｖrefが付与される。   An input voltage Vin is applied to the gate of the NMOS transistor MN31, and a reference voltage Vref is applied to the gate of the NMOS transistor MN32.

このような構成において、差動対をなすＮＭＯＳトランジスタＭＮ３１及びＭＮ３２のゲートに付与される入力電圧Ｖinと基準電圧Ｖrefとの電位差である入力電位差ＶinＤが増幅され、ノードＮ１より出力電圧Ｖoutｎが得られ、ノードＮ２より出力電圧Ｖoutｐが得られる。出力電圧Ｖoutｐと出力電圧Ｖoutｎとの電位差である出力電圧Ｖout（＝Ｖoutｐ−Ｖoutｎ）が入力電圧Ｖinと基準電圧Ｖrefとの電位差を増幅して得られる電位差となる。   In such a configuration, the input potential difference VinD which is the potential difference between the input voltage Vin applied to the gates of the NMOS transistors MN31 and MN32 forming the differential pair and the reference voltage Vref is amplified, and the output voltage Voutn is obtained from the node N1. The output voltage Voutp is obtained from the node N2. An output voltage Vout (= Voutp−Voutn) which is a potential difference between the output voltage Voutp and the output voltage Voutn is a potential difference obtained by amplifying the potential difference between the input voltage Vin and the reference voltage Vref.

図１３で示した差動増幅器３０の入力電圧Ｖinの振幅が十分小さい小振幅信号入力時における増幅率(ＤＣゲイン)を考える。差動増幅器３０において、ＮＭＯＳトランジスタＭＮ１及びＭＮ２のトランスコンダクタンスＧｍnと出力端子であるノードＮ１及びＮ２のうち一方に接続されている、ＰＭＯＳトランジスタＭＰ３１あるいはＭＰ３２の抵抗成分(以下、「出力抵抗Ｒout」と称する)によって、増幅率は以下の式(1)で表される。   Consider the amplification factor (DC gain) when a small-amplitude signal is input with a sufficiently small amplitude of the input voltage Vin of the differential amplifier 30 shown in FIG. In the differential amplifier 30, the resistance component (hereinafter referred to as “output resistance Rout”) of the PMOS transistor MP31 or MP32 connected to one of the transconductance Gmn of the NMOS transistors MN1 and MN2 and one of the nodes N1 and N2 which are output terminals. The amplification factor is expressed by the following equation (1).

Figure 0005238856
Figure 0005238856

出力抵抗Ｒoutは、差動増幅段の負荷の構造によって異なる。上記差動増幅器３０では、ダイオード接続されたＰＭＯＳトランジスタＭＰ３１及びＭＰ３２を負荷素子として用いている。したがって、差動増幅器３０において、小振幅信号入力時の出力抵抗Ｒoutは、ＰＭＯＳトランジスタＭＰ３１及びＭＰ３２それぞれのドレイン・ソース間抵抗（以下、「Ｒds」と称する）を無視すると、ＰＭＯＳトランジスタＭＰ３１及びＭＰ３２のトランスコンダクタンスＧｍpの逆数１／Ｇmpと近似的に表される。   The output resistance Rout differs depending on the load structure of the differential amplification stage. The differential amplifier 30 uses diode-connected PMOS transistors MP31 and MP32 as load elements. Accordingly, in the differential amplifier 30, when the small amplitude signal is input, the output resistance Rout of the PMOS transistors MP31 and MP32 is ignored if the drain-source resistances of the PMOS transistors MP31 and MP32 (hereinafter referred to as “Rds”) are ignored. It is approximately expressed as the reciprocal 1 / Gmp of transconductance Gmp.

また、上記小振幅信号入力を超える入力電位差ＶinＤの振幅入力を含む大振幅信号入力時においては、ダイオード接続されたＰＭＯＳトランジスタＭＰ３１及びＭＰ３２は、大振幅信号入力により強くオンすることにより、出力抵抗Ｒoutが低くなり、差動増幅器３０の増幅度合が低下し、出力電圧Ｖoutが大きくなり過ぎるのを防ぎ、オーバードライブリカバリの高速化に役立つ。   Further, when a large amplitude signal including an amplitude input with an input potential difference VinD exceeding the small amplitude signal input is applied, the diode-connected PMOS transistors MP31 and MP32 are strongly turned on by the large amplitude signal input, thereby causing the output resistance Rout. Is reduced, the degree of amplification of the differential amplifier 30 is reduced, the output voltage Vout is prevented from becoming too large, and this helps to speed up the overdrive recovery.

McGRAW HILL INTERNATIONAL EDITION Elictrical Engineering Series “Design of Analog CMOS Integrated Circuits”page 100-134McGRAW HILL INTERNATIONAL EDITION Elictrical Engineering Series “Design of Analog CMOS Integrated Circuits” page 100-134

図１３で示した差動増幅器３０では、出力コモン電圧（以下、「Voutcm」と称する）がダイオード接続されたＰＭＯＳトランジスタＭＰ３１及びＭＰ３２のゲート-ソース間電圧電圧Ｖgsで決定される。なお、出力コモン電圧Ｖoutcmとは、入力電圧Ｖinと基準電圧Ｖrefとが等しい（入力電位差ＶinＤ＝０）同相入力時にノードＮ１及びノードＮ２に現れる出力電圧Ｖoutｎ及び出力電圧Ｖoutｐ（＝Ｖoutｎ）を意味する。差動増幅器３０における出力コモン電圧Ｖoutcmは、ＰＭＯＳトランジスタＭＰ３１及びＭＰ３２の閾値電圧を「Ｖtp」、オーバードライブ電圧を「Ｖeffp」とすると、以下の式(2)で表される。   In the differential amplifier 30 shown in FIG. 13, the output common voltage (hereinafter referred to as “Voutcm”) is determined by the gate-source voltage voltage Vgs of the PMOS transistors MP31 and MP32 that are diode-connected. The output common voltage Voutcm means the output voltage Voutn and the output voltage Voutp (= Voutn) appearing at the node N1 and the node N2 when the input voltage Vin and the reference voltage Vref are equal (input potential difference VinD = 0) and in-phase input. . The output common voltage Voutcm in the differential amplifier 30 is expressed by the following equation (2), where the threshold voltage of the PMOS transistors MP31 and MP32 is “Vtp” and the overdrive voltage is “Veffp”.

Figure 0005238856
Figure 0005238856

出力コモン電圧ＶoutcmがＰＭＯＳトランジスタＭＰ３１及びＭＰ３２の閾値電圧Ｖtpで制限されており、電源電圧Ｖddとして低い電圧を用いなければならない場合には、上記式(2)により、出力コモン電圧Ｖoutcmも低い値となる。その結果、差動対をなすＮＭＯＳトランジスタＭＮ３１及びＭＮ３２のドレイン-ソース間電圧Ｖdsがオーバードライブ電圧Ｖeffを下回り飽和領域から外れ、差動増幅段の速度性能を劣化させる恐れが生じるという問題点があった。   When the output common voltage Voutcm is limited by the threshold voltage Vtp of the PMOS transistors MP31 and MP32 and a low voltage must be used as the power supply voltage Vdd, the output common voltage Voutcm is also set to a low value according to the above equation (2). Become. As a result, the drain-source voltage Vds of the NMOS transistors MN31 and MN32 forming the differential pair falls below the overdrive voltage Veff and falls out of the saturation region, which may deteriorate the speed performance of the differential amplifier stage. It was.

このように、差動対をなすＮＭＯＳトランジスタＭＮ３１及びＭＮ３２のオーバードライブ電圧Ｖeffの電源電圧Ｖddに占める割合が大きくなると、ＮＭＯＳトランジスタＭＮ３１及びＭＮ３２の飽和領域動作に課せられるＤＣバイアス条件は厳しくなる。   As described above, when the ratio of the overdrive voltage Veff of the NMOS transistors MN31 and MN32 forming the differential pair to the power supply voltage Vdd increases, the DC bias condition imposed on the saturation region operation of the NMOS transistors MN31 and MN32 becomes severe.

すなわち、電源電圧Ｖddが比較的低い状況下で、ダイオード接続されたトランジスタを負荷として用いると、電源電圧Ｖddに対するＰＭＯＳトランジスタＭＰ３１及びＭＰ３２の閾値電圧Ｖtpの占める割合も大きくなる。このため、出力コモン電圧Ｖoutcmが低く（あるいは高く（差動対がＰチャネルトランジスタで構成する場合））なりすぎて、ＮＭＯＳトランジスタＭＮ３１及びＭＮ３２のうち、一方のトランジスタのドレイン-ソース間電圧Ｖdsがオーバードライブ電圧Ｖeffを下回るようなバイアス条件となってしまう。その結果、ＮＭＯＳトランジスタＭＮ３１及びＭＮ３２の飽和領域動作からはずれ、著しい速度性能の劣化を引き起こす可能性が高くなる問題点があった。   That is, when a diode-connected transistor is used as a load under a condition where the power supply voltage Vdd is relatively low, the ratio of the threshold voltages Vtp of the PMOS transistors MP31 and MP32 to the power supply voltage Vdd is increased. For this reason, the output common voltage Voutcm is too low (or high (when the differential pair is composed of P-channel transistors)), and the drain-source voltage Vds of one of the NMOS transistors MN31 and MN32 is over. The bias condition is less than the drive voltage Veff. As a result, the NMOS transistors MN31 and MN32 are out of saturation region operation, and there is a problem that there is a high possibility that the speed performance is significantly deteriorated.

この発明は上記問題点を解決するためになされたもので、電源電圧が比較的小さい場合においても、性能劣化を起こさず、かつオーバードライブリカバリ可能な差動増幅回路及び当該差動増幅回路を含むＡ／Ｄ変換器を得ることを目的とする。   The present invention has been made to solve the above-described problems, and includes a differential amplifier circuit capable of overdrive recovery without causing performance degradation even when the power supply voltage is relatively small, and the differential amplifier circuit. An object is to obtain an A / D converter.

この発明の一実施の形態の差動増幅回路によれば、増幅度合調整部を構成する第１及び第２の負荷用トランジスタを第３及び第４の負荷用トランジスタに対して並列に設ける。   According to the differential amplifier circuit of one embodiment of the present invention, the first and second load transistors constituting the amplification degree adjustment unit are provided in parallel with the third and fourth load transistors.

そして、出力コモン電圧制御部より、一方及び他方差動トランジスタの制御電極に入力される一方入力信号及び他方入力信号の同相入力時において、差動出力が得られる第１及び第２の出力部の電位が予め設定した基準出力コモン電圧になるように、第３及び第４の負荷用トランジスタの制御電極に制御信号を出力する。この基準出力コモン電圧は、同相入力時に、第１及び第２の負荷用トランジスタがオフ状態になる基準条件を満足するように設定される。   Then, the first and second output units that can obtain a differential output at the time of common-phase input of the one input signal and the other input signal input to the control electrodes of the one and other differential transistors from the output common voltage control unit. A control signal is output to the control electrodes of the third and fourth load transistors so that the potential becomes a preset reference output common voltage. The reference output common voltage is set so as to satisfy a reference condition in which the first and second load transistors are turned off at the time of common-mode input.

この実施の形態によれば、上記基準条件を満足させて基準出力コモン電圧を設定して小振幅信号入力時には第１及び第２の負荷用トランジスタが共にオフする第１の動作により、比較的大きな増幅率の増幅動作を実現することができる。その結果、この実施の形態の差動増幅回路を高速動作させることができる。   According to this embodiment, the reference output common voltage is set satisfying the reference condition, and the first and second load transistors are both turned off when the small amplitude signal is input. An amplification operation of the amplification factor can be realized. As a result, the differential amplifier circuit of this embodiment can be operated at high speed.

また、この実施の形態の差動増幅回路は、大振幅信号入力時には第１及び第２の負荷用トランジスタの一方がオンすることによる第２の動作により、クランプ効果を発揮させることにより、差動出力が大きくなりすぎないように抑制している。その結果、この実施の形態の差動増幅回路を高速動作させることができる。   In addition, the differential amplifier circuit according to this embodiment exhibits a clamping effect by the second operation by turning on one of the first and second load transistors when a large amplitude signal is input. The output is suppressed so as not to become too large. As a result, the differential amplifier circuit of this embodiment can be operated at high speed.

この発明の原理となる差動増幅回路の概略構成を示す説明図である。It is explanatory drawing which shows schematic structure of the differential amplifier circuit used as the principle of this invention. 図１の差動増幅回路の入力電圧と制御回路電流との関係を示すグラフである。2 is a graph showing a relationship between an input voltage and a control circuit current of the differential amplifier circuit of FIG. 1. 図１の差動増幅回路の入力電圧と出力電圧との関係を示すグラフである。2 is a graph showing a relationship between an input voltage and an output voltage of the differential amplifier circuit of FIG. 図１で示した差動増幅回路を利用したＡ／Ｄ変換器の構成例を示す説明図である。It is explanatory drawing which shows the structural example of the A / D converter using the differential amplifier circuit shown in FIG. この発明の実施の形態１である差動増幅回路の構成を示す説明図である。It is explanatory drawing which shows the structure of the differential amplifier circuit which is Embodiment 1 of this invention. この発明の実施の形態２である差動増幅回路の構成を示す説明図である。It is explanatory drawing which shows the structure of the differential amplifier circuit which is Embodiment 2 of this invention. この発明の実施の形態３である差動増幅回路の構成を示す説明図である。It is explanatory drawing which shows the structure of the differential amplifier circuit which is Embodiment 3 of this invention. この発明の実施の形態４である差動増幅回路の構成を示す説明図である。It is explanatory drawing which shows the structure of the differential amplifier circuit which is Embodiment 4 of this invention. この発明の実施の形態５である差動増幅回路の構成を示す説明図である。It is explanatory drawing which shows the structure of the differential amplifier circuit which is Embodiment 5 of this invention. この発明の実施の形態６である差動増幅回路の構成を示す説明図である。It is explanatory drawing which shows the structure of the differential amplifier circuit which is Embodiment 6 of this invention. この発明の実施の形態７である差動増幅回路の概略構成を示す説明図である。It is explanatory drawing which shows schematic structure of the differential amplifier circuit which is Embodiment 7 of this invention. この発明の実施の形態８である差動増幅回路の概略構成を示す説明図である。It is explanatory drawing which shows schematic structure of the differential amplifier circuit which is Embodiment 8 of this invention. 従来の差動増幅器の構成を示す回路図である。It is a circuit diagram which shows the structure of the conventional differential amplifier.

＜発明の原理＞
（構成）
図１はこの発明の原理となる差動増幅回路の概略構成を示す説明図である。同図に示すように、差動増幅回路２０は一対の差動対トランジスタ（ＮＭＯＳトランジスタＭＮ１及びＭＮ２）を有する。一方及び他方差動トランジスタであるＮＭＯＳトランジスタＭＮ１及びＭＮ２のソース共通端子であるノードＮ３と接地電位Ｖss（第２の電源）との間に差動動作用定電流源である定電流源３が設けられる。定電流源３はノードＮ３，接地電位Ｖss間に定電流Ｉssを供給する。 <Principle of the invention>
(Constitution)
FIG. 1 is an explanatory diagram showing a schematic configuration of a differential amplifier circuit which is the principle of the present invention. As shown in the figure, the differential amplifier circuit 20 has a pair of differential pair transistors (NMOS transistors MN1 and MN2). A constant current source 3 which is a constant current source for differential operation is provided between a node N3 which is a common source terminal of NMOS transistors MN1 and MN2 which are one and the other differential transistors and a ground potential Vss (second power supply). It is done. The constant current source 3 supplies a constant current Iss between the node N3 and the ground potential Vss.

また、ＮＭＯＳトランジスタＭＮ１のドレインであるノードＮ１（第１の出力部）と電源Ｖdd（第１の電源）との間に増幅度合調整部１及び負荷素子１１が互いに並列に介挿され、ＮＭＯＳトランジスタＭＮ２のドレインであるノードＮ２（第２の出力部）と電源Ｖddとの間に増幅度合調整部２及び負荷素子１２が互いに並列に介挿される。すなわち、増幅度合調整部１及び２は負荷素子１１及び１２に対応して設けられる。   Further, the amplification degree adjusting unit 1 and the load element 11 are inserted in parallel between the node N1 (first output unit) which is the drain of the NMOS transistor MN1 and the power source Vdd (first power source). The amplification degree adjusting unit 2 and the load element 12 are inserted in parallel between the node N2 (second output unit) which is the drain of the MN2 and the power source Vdd. That is, the amplification degree adjusting units 1 and 2 are provided corresponding to the load elements 11 and 12.

増幅度合調整部１及び２は、第１及び第２の負荷部である負荷素子１１及び１２の両端の電位差（端子間電圧）が予め設定された閾値電圧より小さい時にオフし（両端の間がオープン状態となり）、上記端子間電圧が上記閾値電圧より大きい時にオンする。増幅度合調整部１及び２は、オン状態時に上記端子間電圧が広がり過ぎないように、すなわち、差動増幅回路２０の増幅度合がオフ状態時により低下するように働く。   The amplification degree adjusting units 1 and 2 are turned off when the potential difference (voltage between terminals) at both ends of the load elements 11 and 12 which are the first and second load units is smaller than a preset threshold voltage (between the two ends). Turns on when the terminal voltage is greater than the threshold voltage. The amplification degree adjusting units 1 and 2 work so that the voltage between the terminals does not spread too much in the on state, that is, the amplification degree of the differential amplifier circuit 20 is lowered in the off state.

上記閾値電圧は、差動増幅回路２０の出力コモン電圧Ｖoutcmを調整し、入力電圧Ｖinと基準電圧Ｖrefとが等しい入力状態（以下、「入力バランス状態」と称する）時に必ずオフ状態となるように設定される。   The threshold voltage is adjusted so that the output common voltage Voutcm of the differential amplifier circuit 20 is adjusted, and is always turned off when the input voltage Vin is equal to the reference voltage Vref (hereinafter referred to as “input balance state”). Is set.

差動増幅回路２０の出力抵抗Ｒoutは、ＮＭＯＳトランジスタＭＮ１及びＭＮ２のドレイン-ソース間抵抗Ｒdsが無視できると仮定すると、負荷素子１１及び１２の端子間抵抗となる。負荷素子１１及び１２としては両端子間の抵抗成分が所望の出力抵抗を実現可能であれば、パッシブ素子でもアクティブ素子でも構わない。   Assuming that the drain-source resistance Rds of the NMOS transistors MN1 and MN2 is negligible, the output resistance Rout of the differential amplifier circuit 20 is the resistance between the terminals of the load elements 11 and 12. The load elements 11 and 12 may be passive elements or active elements as long as the resistance component between both terminals can realize a desired output resistance.

そして、ＮＭＯＳトランジスタＭＮ１のゲートには入力電圧Ｖin（一方入力信号）が付与され、ＮＭＯＳトランジスタＭＮ２のゲートには基準電圧Ｖref（他方入力信号）が付与される。   An input voltage Vin (one input signal) is applied to the gate of the NMOS transistor MN1, and a reference voltage Vref (the other input signal) is applied to the gate of the NMOS transistor MN2.

（動作）
このような構成において、差動対をなすＮＭＯＳトランジスタＭＮ１及びＭＮ２のゲートに付与される入力電圧Ｖinと基準電圧Ｖrefとの入力電位差ＶinＤが増幅され、ノードＮ１より出力電圧Ｖoutｎが得られ、ノードＮ２より出力電圧Ｖoutｐが得られる。出力電圧Ｖoutｐと出力電圧Ｖoutｎとの電位差である出力電圧Ｖout（＝Ｖoutｐ−Ｖoutｎ）が入力電圧Ｖinと基準電圧Ｖrefとの電位差を増幅して得られる出力電位差となる。 (Operation)
In such a configuration, the input potential difference VinD between the input voltage Vin applied to the gates of the NMOS transistors MN1 and MN2 forming the differential pair and the reference voltage Vref is amplified, and the output voltage Voutn is obtained from the node N1, and the node N2 Thus, an output voltage Voutp is obtained. An output voltage Vout (= Voutp−Voutn) that is a potential difference between the output voltage Voutp and the output voltage Voutn is an output potential difference obtained by amplifying the potential difference between the input voltage Vin and the reference voltage Vref.

この際、差動増幅回路２０の出力コモン電圧Ｖoutcmは、負荷素子１１及び１２を流れる電流１／2・Issと、出力抵抗Ｒoutによって、以下の式(3)で表される。   At this time, the output common voltage Voutcm of the differential amplifier circuit 20 is expressed by the following equation (3) by the current 1/2 · Iss flowing through the load elements 11 and 12 and the output resistance Rout.

Figure 0005238856
Figure 0005238856

ただし、差動増幅回路２０は、増幅度合調整部１及び２のオン，オフにより以下に示す２種類の動作を行う。   However, the differential amplifier circuit 20 performs the following two types of operations by turning on and off the amplification degree adjusting units 1 and 2.

図２は入力電位差ＶinＤと増幅調整電流ＩＡとの関係を示すグラフである。また、図３は入力電位差ＶinＤと出力電圧Ｖoutとの関係を示すグラフである。なお、増幅調整電流ＩＡとは増幅度合調整部１及び２を流れる電流を意味する。また、前述したように、出力電圧Ｖoutは出力電圧Ｖoutｐと出力電圧Ｖoutｎとの差分（Ｖoutｐ−Ｖoutｎ）を意味し、入力電位差ＶinＤは入力電圧Ｖinと基準電圧Ｖrefとの差分（Ｖin−Ｖref）を意味する。   FIG. 2 is a graph showing the relationship between the input potential difference VinD and the amplification adjustment current IA. FIG. 3 is a graph showing the relationship between the input potential difference VinD and the output voltage Vout. The amplification adjustment current IA means a current flowing through the amplification degree adjustment units 1 and 2. As described above, the output voltage Vout means the difference (Voutp−Voutn) between the output voltage Voutp and the output voltage Voutn, and the input potential difference VinD is the difference (Vin−Vref) between the input voltage Vin and the reference voltage Vref. means.

図２に示すように、入力電位差ＶinＤが閾値電圧ＶＸに達するまでは、増幅度合調整部１及び２はオフするため、増幅度合調整部１及び２に増幅調整電流ＩＡはほとんど流れない。すなわち、差動増幅回路２０は入力バランス状態ではオフし、増幅度合調整部１及び２が存在しない場合と等価な動作をする。   As shown in FIG. 2, since the amplification degree adjustment units 1 and 2 are turned off until the input potential difference VinD reaches the threshold voltage VX, the amplification adjustment current IA hardly flows through the amplification degree adjustment units 1 and 2. That is, the differential amplifier circuit 20 is turned off in the input balance state, and operates equivalent to the case where the amplification degree adjusting units 1 and 2 are not present.

その結果、図３に示すように、入力電位差ＶinＤが閾値電圧ＶＸに達するまでは、入力電位差ＶinＤに対する出力電圧Ｖoutの関係を示す増幅調整有り変化Ｌ１は増幅調整無し変化Ｌ２と同様に線形関係となる第１の動作を実行する。   As a result, as shown in FIG. 3, until the input potential difference VinD reaches the threshold voltage VX, the change L1 with amplification adjustment indicating the relationship of the output voltage Vout with respect to the input potential difference VinD has a linear relationship like the change L2 without amplification adjustment. The first operation is executed.

上記第１の動作は、増幅度合調整部１及び２が入力バランス状態でオフするように、定電流Ｉss及び出力抵抗Ｒoutを選択することによって、必ず入力バランス状態（入力電位差ＶinＤ＝０Ｖ）では必ず増幅度合調整部１及び２はオープン状態となり増幅調整電流ＩＡは流れず、出力電圧Ｖoutｐ及び出力電圧Ｖoutｎには影響を及ぼさない。   The first operation is always performed in the input balance state (input potential difference VinD = 0V) by selecting the constant current Iss and the output resistance Rout so that the amplification degree adjusting units 1 and 2 are turned off in the input balance state. The amplification degree adjustment units 1 and 2 are in an open state, and the amplification adjustment current IA does not flow, and does not affect the output voltage Voutp and the output voltage Voutn.

一方、図２に示すように、入力電位差ＶinＤが閾値電圧ＶＸを超えると、増幅度合調整部１及び２のうち一方はオンするため、オン状態の増幅度合調整部１（２）に増幅調整電流ＩＡが流れ出す。その結果、増幅度合調整部１及び負荷素子１１からなる合成抵抗成分は負荷素子１１のみの抵抗成分より低下する現象、及び増幅度合調整部２及び負荷素子１２からなる合成抵抗成分は負荷素子１２のみの抵抗成分より低下する現象のうち、一方の現象が発生する。   On the other hand, as shown in FIG. 2, when the input potential difference VinD exceeds the threshold voltage VX, one of the amplification degree adjustment units 1 and 2 is turned on, so that the amplification adjustment current is supplied to the amplification degree adjustment unit 1 (2) in the on state. IA flows out. As a result, the combined resistance component composed of the amplification degree adjusting unit 1 and the load element 11 is lower than the resistance component of only the load element 11, and the combined resistance component composed of the amplification degree adjusting unit 2 and the load element 12 is only the load element 12. One of the phenomena that falls below the resistance component occurs.

したがって、図３に示すように、入力電位差ＶinＤが閾値電圧ＶＸを超えると、入力電位差ＶinＤに対する出力電圧Ｖoutの関係を示す増幅調整有り変化Ｌ１は増幅調整無し変化Ｌ２よりも増幅率が低下した非線形な関係となる第２の動作を実行する。すなわち、増幅度合調整部１及び２のうち一方がオン状態となることにより、差動増幅回路２０の増幅度合は低下する。   Therefore, as shown in FIG. 3, when the input potential difference VinD exceeds the threshold voltage VX, the change L1 with amplification adjustment indicating the relationship of the output voltage Vout with respect to the input potential difference VinD is non-linear with the amplification factor lower than the change L2 without amplification adjustment. The second operation is performed in such a relationship. That is, when one of the amplification degree adjusting units 1 and 2 is turned on, the amplification degree of the differential amplifier circuit 20 is lowered.

上記第２の動作は、入力電位差ＶinＤが閾値電圧ＶＸを超える大振幅入力時では、増幅度合調整部１及び２の一方がオンすることになる。以下、増幅度合調整部１がオンしたと仮定して説明する。増幅度合調整部１において増幅調整電流ＩＡが流れ始め、出力電圧Ｖoutｎは増幅度合調整部１が存在しない場合と比較して高い電位となる。これは、大振幅入力時に差動増幅段の差動出力である出力電圧Ｖoutに対するクランプ効果となる。   In the second operation, one of the amplification degree adjusting units 1 and 2 is turned on when a large amplitude input in which the input potential difference VinD exceeds the threshold voltage VX. Hereinafter, description will be made assuming that the amplification degree adjusting unit 1 is turned on. The amplification adjustment current IA starts to flow in the amplification degree adjustment unit 1, and the output voltage Voutn becomes a higher potential compared to the case where the amplification degree adjustment unit 1 does not exist. This is a clamping effect for the output voltage Vout which is the differential output of the differential amplification stage when a large amplitude is input.

なお、正確には入力電位差ＶinＤが閾値電圧ＶＸを上回るとき、電源電圧Ｖddと出力電圧Ｖoutｐとの電位差あるいは電源電圧Ｖddと出力電圧Ｖoutｎとの電位差が所定の出力閾値電圧を上回ることにより、上記第１の動作から上記第２の動作に切り替わる。   More precisely, when the input potential difference VinD exceeds the threshold voltage VX, the potential difference between the power supply voltage Vdd and the output voltage Voutp or the potential difference between the power supply voltage Vdd and the output voltage Voutn exceeds the predetermined output threshold voltage, thereby The operation is switched from the first operation to the second operation.

差動増幅回路２０を含むコンパレータを高速動作させるためには、小振幅信号入力時にはその差動出力を大きく増幅し微小な入力電位差を判定する必要がある。差動増幅回路２０は、増幅度合調整部１及び２は共にオフすることによる上記第１の動作により、比較的大きな増幅率の増幅動作を実現することができる。   In order to operate the comparator including the differential amplifier circuit 20 at high speed, it is necessary to greatly amplify the differential output and determine a minute input potential difference when a small amplitude signal is input. The differential amplifier circuit 20 can realize an amplifying operation with a relatively large amplification factor by the first operation by turning off both the amplification degree adjusting units 1 and 2.

一方、大振幅信号入力時には、オーバードライブリカバリのために差動出力が大きくなりすぎないようにすることが望まれる。差動増幅回路２０は、増幅度合調整部１及び２の一方がオンすることによる第２の動作により、差動増幅回路２０の増幅度合を抑制する上記クランプ効果を発揮させることによりコンパレータの高速動作を可能とする効果を奏する。   On the other hand, when a large amplitude signal is input, it is desired that the differential output does not become too large for overdrive recovery. The differential amplifier circuit 20 operates the comparator at high speed by exhibiting the clamping effect that suppresses the amplification degree of the differential amplifier circuit 20 by the second operation when one of the amplification degree adjusting units 1 and 2 is turned on. The effect which enables is possible.

このように、本願発明は、増幅度合調整部１及び２により、入力電圧Ｖinと基準電圧Ｖrefとの電位差である入力電位差ＶinＤが閾値電圧ＶＸを超えたとき、動作状態となり差動増幅回路２０の増幅度合を低下させることができるため、電源電圧が比較的小さい場合においても性能劣化を起こさず、かつオーバードライブリカバリ可能な差動増幅回路を得ることができる。   In this way, the present invention enters the operating state when the input level difference VinD, which is the potential difference between the input voltage Vin and the reference voltage Vref, exceeds the threshold voltage VX by the amplification degree adjusting units 1 and 2. Since the degree of amplification can be reduced, it is possible to obtain a differential amplifier circuit capable of overdrive recovery without causing performance degradation even when the power supply voltage is relatively small.

図４は、図１で示した差動増幅回路２０を利用したＡ／Ｄ変換器の構成例を示す説明図である。図４では、ｎビットフラッシュ型Ａ／Ｄ変換器の構成を示している。同図に示すＡ／Ｄ変換器は基準電圧設定部６５、プリアンプ部６１、ラッチ部６３及びエンコーダ６４から構成される。   FIG. 4 is an explanatory diagram showing a configuration example of an A / D converter using the differential amplifier circuit 20 shown in FIG. FIG. 4 shows the configuration of an n-bit flash A / D converter. The A / D converter shown in the figure includes a reference voltage setting unit 65, a preamplifier unit 61, a latch unit 63, and an encoder 64.

基準電圧設定部６５は基準電圧ＶＲＴ，基準電圧ＶＲＢ間に直列に接続された複数（（２n−２）個の抵抗ラダーＲＲより構成される。プリアンプ部６１は並列に設けられる複数（２n−１）個のプリアンプＰＡより構成される。ラッチ部３３は複数のプリアンプＰＡに対応して設けられる複数（２n−１）個）のラッチ（回路）ＬＴより構成される。 The reference voltage setting unit 65 includes a plurality ((2 n −2) resistor ladders RR connected in series between the reference voltage VRT and the reference voltage VRB. The preamplifier unit 61 includes a plurality (2 n The latch unit 33 includes a plurality (2 n −1) latches (circuits) LT provided corresponding to the plurality of preamplifiers PA.

プリアンプＰＡは、共通に入力されるアナログ入力信号Ｖinを正入力に受け、基準電圧設定部６５よりで生成される基準電圧Ｖrefを負入力に受ける。図１で示した本願発明の差動増幅回路２０はこのプリアンプＰＡとして用いられる。   The preamplifier PA receives a common input analog input signal Vin at a positive input, and receives a reference voltage Vref generated by the reference voltage setting unit 65 at a negative input. The differential amplifier circuit 20 of the present invention shown in FIG. 1 is used as this preamplifier PA.

基準電圧設定部６５より得られる基準電圧Ｖrefは、基準電圧ＶＲＴ〜基準電圧ＶＲＢ（＜ＶＲＴ）間に直列に設けられる複数の抵抗ラダーＲＲの抵抗比によって、複数種類の電圧のうちいずれかとなる。   The reference voltage Vref obtained from the reference voltage setting unit 65 is one of a plurality of types of voltages depending on the resistance ratio of a plurality of resistance ladders RR provided in series between the reference voltage VRT and the reference voltage VRB (<VRT).

各プリアンプＰＡ（差動増幅回路２０）は、正入力より得られる入力電圧Ｖinと負入力より得られる基準電圧Ｖrefとの電位差を増幅して正出力及び負出力より正出力信号及び負出力信号を後段のラッチＬＴに出力する。   Each preamplifier PA (differential amplifier circuit 20) amplifies the potential difference between the input voltage Vin obtained from the positive input and the reference voltage Vref obtained from the negative input, and outputs the positive output signal and the negative output signal from the positive output and the negative output. The data is output to the latch LT at the subsequent stage.

プリアンプＰＡの後段に設けられるラッチＬＴは、対応するプリアンプＰＡの出力（正出力信号及び負出力信号）に基づき“０”，“１”を判定し、その判定結果（“０”，“１”）を温度計符号Ｄ６３として出力する。プリアンプＰＡとラッチＬＴとによってコンパレータを構成することになる。   The latch LT provided in the subsequent stage of the preamplifier PA determines “0” and “1” based on the output (positive output signal and negative output signal) of the corresponding preamplifier PA, and the determination result (“0”, “1”). ) As a thermometer code D63. The preamplifier PA and the latch LT constitute a comparator.

このように、（２n−１）個のプリアンプＰＡの後段に配置されたラッチＬＴから出力される判定結果が、（２n−１）ビットの温度計符号Ｄ６３として次段に設けられるエンコーダ６４に付与される。 In this way, the determination result output from the latch LT arranged at the subsequent stage of (2 n −1) preamplifiers PA is the encoder 64 provided at the next stage as the (2 n −1) -bit thermometer code D63. To be granted.

エンコーダ６４は、（２n−１）ビットの温度計符号Ｄ６３に基づき、ｎビットのバイナリ―信号に変換し、バイナリの出力データＤ６４として出力する。 The encoder 64 converts it into an n-bit binary signal based on the (2 n −1) -bit thermometer code D63 and outputs it as binary output data D64.

このように、本願発明の差動増幅回路をＡ／Ｄ変換器のプリアンプＰＡに用いることにより、プリアンプＰＡは小振幅信号入力時には差動出力を大きく増幅し微小な入力電位差を判定し、大振幅信号入力時にはり差動出力が大きくなりすぎず良好なオーバードライブリカバリを発揮する差動増幅動作を行うことができる。   In this way, by using the differential amplifier circuit of the present invention for the preamplifier PA of the A / D converter, the preamplifier PA greatly amplifies the differential output when a small amplitude signal is input, determines a small input potential difference, At the time of signal input, the differential output does not become too large, and a differential amplification operation that exhibits good overdrive recovery can be performed.

その結果、本願発明の差動増幅回路を有するＡ／Ｄ変換器は比較的低い電源電圧で動作させても良好なＡ／Ｄ変換特性を発揮することができる。   As a result, the A / D converter having the differential amplifier circuit of the present invention can exhibit good A / D conversion characteristics even when operated with a relatively low power supply voltage.

＜実施の形態１＞
図５はこの発明の実施の形態１である差動増幅回路の構成を示す説明図である。同図に示すように、実施の形態１の差動増幅回路２１は差動増幅器ＤＡ０、レプリカ回路４及びコンパレータ５から構成される。 <Embodiment 1>
FIG. 5 is an explanatory diagram showing the configuration of the differential amplifier circuit according to the first embodiment of the present invention. As shown in the figure, the differential amplifier circuit 21 of the first embodiment includes a differential amplifier DA0, a replica circuit 4, and a comparator 5.

差動増幅器ＤＡ０は一対の差動対トランジスタ（ＮＭＯＳトランジスタＭＮ１及びＭＮ２）を有する。ＮＭＯＳトランジスタＭＮ１及びＭＮ２のソース共通端子であるノードＮ３と接地電位Ｖssとの間に定電流源３が設けられる。   The differential amplifier DA0 has a pair of differential pair transistors (NMOS transistors MN1 and MN2). A constant current source 3 is provided between a node N3 which is a common source terminal of the NMOS transistors MN1 and MN2 and the ground potential Vss.

また、ＮＭＯＳトランジスタＭＮ１のドレインであるノードＮ１と電源Ｖddとの間にＰＭＯＳトランジスタＭＰ１及びＭＰ３が互いに並列に介挿され、ＮＭＯＳトランジスタＭＮ２のドレインであるノードＮ２と電源Ｖddとの間にＰＭＯＳトランジスタＭＰ２及びＭＰ４が互いに並列に介挿される。このように、ＰＭＯＳトランジスタＭＰ１〜ＭＰ４が第１〜第４の負荷用トランジスタとして電源電圧Ｖdd，ノードＮ１あるいはノードＮ２間に設けられる。   PMOS transistors MP1 and MP3 are inserted in parallel between the node N1 which is the drain of the NMOS transistor MN1 and the power supply Vdd, and the PMOS transistor MP2 is connected between the node N2 which is the drain of the NMOS transistor MN2 and the power supply Vdd. And MP4 are inserted in parallel with each other. Thus, the PMOS transistors MP1 to MP4 are provided as the first to fourth load transistors between the power supply voltage Vdd and the node N1 or the node N2.

ＰＭＯＳトランジスタＭＰ１はゲート，ドレイン共通にダイオード接続され、ソースに電源電圧Ｖddを受け、ドレインがノードＮ１に接続される。ＰＭＯＳトランジスタＭＰ３はソースに電源電圧Ｖddを受け、ドレインがノードＮ１に接続される。   The PMOS transistor MP1 is diode-connected to both the gate and drain, receives the power supply voltage Vdd at the source, and has the drain connected to the node N1. The PMOS transistor MP3 receives the power supply voltage Vdd at its source, and its drain is connected to the node N1.

ＰＭＯＳトランジスタＭＰ２はゲート，ドレイン共通にダイオード接続され、ソースに電源電圧Ｖddを受け、ドレインがノードＮ２に接続される。ＰＭＯＳトランジスタＭＰ４はソースに電源電圧Ｖddを受け、ドレインがノードＮ２に接続される。ＰＭＯＳトランジスタＭＰ３及びＭＰ４のゲートにはコンパレータ５の出力信号Ｓ５がバイアス電圧として付与される。   The PMOS transistor MP2 is diode-connected to both the gate and drain, receives the power supply voltage Vdd at its source, and has its drain connected to the node N2. The PMOS transistor MP4 receives the power supply voltage Vdd at its source, and its drain is connected to the node N2. The output signal S5 of the comparator 5 is applied as a bias voltage to the gates of the PMOS transistors MP3 and MP4.

ＰＭＯＳトランジスタＭＰ３及びＭＰ４は図１の負荷素子１１及び１２として機能し、ＰＭＯＳトランジスタＭＰ１及びＭＰ２は図１の増幅度合調整部１及び２として機能する。   The PMOS transistors MP3 and MP4 function as the load elements 11 and 12 in FIG. 1, and the PMOS transistors MP1 and MP2 function as the amplification degree adjustment units 1 and 2 in FIG.

レプリカ回路４はＰＭＯＳトランジスタＭＰ１ｒ、ＰＭＯＳトランジスタＭＰ３ｒ、ＮＭＯＳトランジスタＭＮ１ｒ及び定電流源３ｒから構成される。第１及び第２のレプリカ負荷用トランジスタであるＰＭＯＳトランジスタＭＰ１ｒ及びＭＰ３ｒはＰＭＯＳトランジスタＭＰ１及びＭＰ３と等価なサイズ（トランジスタサイズ等、特性がすべて同一）で形成される。同様にして、レプリカ差動トランジスタであるＮＭＯＳトランジスタＭＮ１ｒはＮＭＯＳトランジスタＭＮ１と等価なサイズで形成される。また、レプリカ動作用定電流源である定電流源３ｒは定電流源３の定電流Ｉssの半分の１／２・Ｉssの定電流を供給する。   The replica circuit 4 includes a PMOS transistor MP1r, a PMOS transistor MP3r, an NMOS transistor MN1r, and a constant current source 3r. The PMOS transistors MP1r and MP3r, which are the first and second replica load transistors, are formed to have a size equivalent to the PMOS transistors MP1 and MP3 (all the characteristics such as the transistor size are the same). Similarly, the NMOS transistor MN1r, which is a replica differential transistor, is formed in a size equivalent to the NMOS transistor MN1. The constant current source 3r, which is a constant current source for replica operation, supplies a constant current of ½ · Iss, which is half the constant current Iss of the constant current source 3.

コンパレータ５の正入力に接続されるノードＮ１２と電源電圧Ｖddとの間にＰＭＯＳトランジスタＭＰ１ｒ及びＭＰ３ｒが並列に設けられる。ＰＭＯＳトランジスタＭＰ１ｒはゲート，ドレイン共通にダイオード接続され、ソースに電源電圧Ｖddを受け、ドレインがノードＮ１２に接続される。ＰＭＯＳトランジスタＭＰ３ｒはソースに電源電圧Ｖddを受け、ドレインがノードＮ１に接続され、ゲートにコンパレータ５からの出力信号Ｓ５を受ける。   PMOS transistors MP1r and MP3r are provided in parallel between the node N12 connected to the positive input of the comparator 5 and the power supply voltage Vdd. The PMOS transistor MP1r is diode-connected to both the gate and drain, receives the power supply voltage Vdd at the source, and has the drain connected to the node N12. The PMOS transistor MP3r has the source receiving the power supply voltage Vdd, the drain connected to the node N1, and the gate receiving the output signal S5 from the comparator 5.

一方、ノードＮ１２，接地電位Ｖss間にＮＭＯＳトランジスタＭＮ１ｒ及び定電流源３ｒが直列に設けられる。ＮＭＯＳトランジスタＭＮ１ｒのドレインはノードＮ１２に接続され、ゲートに基準電圧Ｖrefを受ける。そして、ＮＭＯＳトランジスタＭＮ１ｒと接地電位Ｖssとの間に定電流源３ｒが設けられる。   On the other hand, an NMOS transistor MN1r and a constant current source 3r are provided in series between the node N12 and the ground potential Vss. The drain of the NMOS transistor MN1r is connected to the node N12, and receives the reference voltage Vref at the gate. A constant current source 3r is provided between the NMOS transistor MN1r and the ground potential Vss.

コンパレータ５は正入力がノードＮ１２に接続され、負入力に基準出力コモン電圧Ｖoutcm_idealを受ける。そして、コンパレータ５の出力信号Ｓ５がＰＭＯＳトランジスタＭＰ３及びＭＰ４のゲートと共にＰＭＯＳトランジスタＭＰ３ｒのゲートに付与される。   Comparator 5 has a positive input connected to node N12 and receives a reference output common voltage Voutcm_ideal at a negative input. The output signal S5 of the comparator 5 is applied to the gate of the PMOS transistor MP3r together with the gates of the PMOS transistors MP3 and MP4.

レプリカ回路４及びコンパレータ５によりノードＮ１２の電位Ｖ１２が基準出力コモン電圧Ｖoutcm_idealに一致するように、出力信号Ｓ５がＰＭＯＳトランジスタＭＰ３ｒのゲートに付与される。   The replica circuit 4 and the comparator 5 apply the output signal S5 to the gate of the PMOS transistor MP3r so that the potential V12 of the node N12 matches the reference output common voltage Voutcm_ideal.

このように、レプリカ回路４及びコンパレータ５では、レプリカ回路４の出力コモン電圧である電位Ｖ１２を検出し、電位Ｖ１２が基準出力コモン電圧Ｖoutcm_idealと一致するように、組まれたフィードバックループによってバイアス電圧となる出力信号Ｓ５が調節される。   As described above, the replica circuit 4 and the comparator 5 detect the potential V12 that is the output common voltage of the replica circuit 4, and set the bias voltage and the bias voltage by the assembled feedback loop so that the potential V12 matches the reference output common voltage Voutcm_ideal. The output signal S5 is adjusted.

したがって、ＰＭＯＳトランジスタＭＰ３及びＭＰ４のゲートに付与されるコンパレータ５からの出力信号Ｓ５によって、差動増幅器ＤＡ０の同相入力時における出力コモン電圧Ｖoutcmは基準出力コモン電圧Ｖoutcm_idealになるように制御される。すなわち、入力電位差ＶinＤ＝０のバランス状態時（同相入力時）の差動増幅回路２１の出力電圧Ｖoutｐ及び出力電圧Ｖoutｎは共に基準出力コモン電圧Ｖoutcm_idealに設定される。   Therefore, the output common voltage Voutcm at the time of common mode input of the differential amplifier DA0 is controlled to be the reference output common voltage Voutcm_ideal by the output signal S5 from the comparator 5 applied to the gates of the PMOS transistors MP3 and MP4. That is, both the output voltage Voutp and the output voltage Voutn of the differential amplifier circuit 21 in the balanced state (when in-phase input) when the input potential difference VinD = 0 are set to the reference output common voltage Voutcm_ideal.

その際、電源電圧Ｖddと出力コモン電圧Ｖoutcmとの電位差がダイオード接続されたＰＭＯＳトランジスタＭＰ１及びＭＰ２の閾値電圧Ｖthよりも低い値となるように、基準出力コモン電圧Ｖoutcm_idealを設定する。すなわち、｛Ｖdd−Ｖoutcm_ideal＜Ｖth｝という基準条件を満足するように、基準出力コモン電圧Ｖoutcm_idealの値が設定される。   At this time, the reference output common voltage Voutcm_ideal is set so that the potential difference between the power supply voltage Vdd and the output common voltage Voutcm is lower than the threshold voltage Vth of the diode-connected PMOS transistors MP1 and MP2. That is, the value of the reference output common voltage Voutcm_ideal is set so as to satisfy the reference condition {Vdd−Voutcm_ideal <Vth}.

このような構成において、上記基準条件を満足させて基準出力コモン電圧Ｖoutcm_idealを設定することにより、ダイオード接続されたＰＭＯＳトランジスタＭＰ１及びＭＰ２は、入力バランス状態では必ずオフ状態となり、ＰＭＯＳトランジスタＭＰ１及びＭＰ２には電流は流れない。   In such a configuration, by setting the reference output common voltage Voutcm_ideal while satisfying the reference condition, the diode-connected PMOS transistors MP1 and MP2 are always turned off in the input balance state, and the PMOS transistors MP1 and MP2 are turned on. No current flows.

このため、入力バランス状態を含む小振幅信号入力時にはＰＭＯＳトランジスタＭＰ１及びＭＰ２はほとんど出力電位に影響せず、差動増幅器ＤＡ０の出力コモン電圧Ｖoutcmはゲートに出力信号Ｓ５が付与されたＰＭＯＳトランジスタＭＰ３及びＭＰ４のオン抵抗のみで決定され、その出力コモン電圧Ｖoutcmは基準出力コモン電圧Ｖoutcm_idealとほぼ同じ値となる。このように、レプリカ回路４及びコンパレータ５はＰＭＯＳトランジスタＭＰ３及びＭＰ４に対する出力コモン電圧制御部として機能する。   For this reason, the PMOS transistors MP1 and MP2 hardly affect the output potential when the small amplitude signal including the input balance state is input, and the output common voltage Voutcm of the differential amplifier DA0 is the PMOS transistor MP3 having the output signal S5 applied to the gate. It is determined only by the on-resistance of MP4, and its output common voltage Voutcm is almost the same value as the reference output common voltage Voutcm_ideal. Thus, the replica circuit 4 and the comparator 5 function as an output common voltage control unit for the PMOS transistors MP3 and MP4.

上記基準条件を一般化した場合を想定し、ＰＭＯＳトランジスタＭＰ１，ＭＰ２に相当するＰ型あるいはＮ型のトランジスタの閾値電圧をＶＴとし、電源電圧Ｖddに相当する電圧をＶＣ（通常、電源電圧Ｖddあるいは接地電位Ｖss）とする。この場合、基準出力コモン電圧Ｖoutcm_idealは、入力電位差ＶinＤ＝“０”のバランス状態時に、｛｜ＶＣ−Ｖoutcm_ideal｜＜ＶＴ｝が基準条件となる。この基準条件を満足させることにより、入力電位差ＶinＤが“０”のバランス状態時には、上記Ｐ型あるいはＮ型のトランジスタをオフさせることができる。   Assuming that the above reference condition is generalized, the threshold voltage of the P-type or N-type transistor corresponding to the PMOS transistors MP1 and MP2 is VT, and the voltage corresponding to the power supply voltage Vdd is VC (usually the power supply voltage Vdd or Ground potential Vss). In this case, {| VC−Voutcm_ideal | <VT} is a reference condition for the reference output common voltage Voutcm_ideal in a balanced state where the input potential difference VinD = “0”. By satisfying this reference condition, the P-type or N-type transistor can be turned off when the input potential difference VinD is in a balanced state of “0”.

負荷として受動素子を用いる場合には、温度、電源電圧等の条件が変化することに応じて、出力コモン電圧Ｖoutcmが変動してしまう。しかし、実施の形態１では、差動増幅器ＤＡ０の一部と等価に構成されるレプリカ回路４のノードＮ１２より得られる基準出力電圧と基準出力コモン電圧Ｖoutcm_idealとの比較結果に基づくコンパレータ５の出力信号Ｓ５による制御を行うことにより、上述した条件が変化しても、出力コモン電圧Ｖoutcmを理想の値に保つことが可能となる。   When a passive element is used as a load, the output common voltage Voutcm varies according to changes in conditions such as temperature and power supply voltage. However, in the first embodiment, the output signal of the comparator 5 based on the comparison result between the reference output voltage obtained from the node N12 of the replica circuit 4 configured equivalent to a part of the differential amplifier DA0 and the reference output common voltage Voutcm_ideal. By performing the control in S5, the output common voltage Voutcm can be kept at an ideal value even if the above-described conditions change.

さらに、小振幅信号入力時には、ダイオード接続トランジスタであるＰＭＯＳトランジスタＭＰ１及びＭＰ２はオフ状態となっているため、ＰＭＯＳトランジスタＭＰ１及びＭＰ２のチャネル領域に反転層が形成されず出力ノードの寄生容量（ＰＭＯＳトランジスタＭＰ１及びＭＰ２のゲート，ソース間容量）も従来回路と比較して小さくなり、高速化が期待できる。   Further, when a small amplitude signal is input, the PMOS transistors MP1 and MP2, which are diode-connected transistors, are in an off state. Therefore, an inversion layer is not formed in the channel region of the PMOS transistors MP1 and MP2, and the parasitic capacitance of the output node (PMOS transistor). The capacitance between the gate and source of MP1 and MP2 is also smaller than that of the conventional circuit, and high speed can be expected.

小振幅信号入力時には、差動増幅器ＤＡ０の出力抵抗Ｒoutは、ＮＭＯＳトランジスタＭＮ１及びＭＮ２のドレイン-ソース間抵抗Ｒdsが無視できると仮定すると、ＰＭＯＳトランジスタＭＰ３及びＭＰ４のドレイン-ソース間抵抗Ｒdsとなる。   When a small amplitude signal is input, the output resistance Rout of the differential amplifier DA0 becomes the drain-source resistance Rds of the PMOS transistors MP3 and MP4, assuming that the drain-source resistance Rds of the NMOS transistors MN1 and MN2 is negligible.

一方、大振幅信号入力時には出力ノードであるノードＮ１及びノードＮ２のうち、一方のノードにおいて、｛（Ｖdd − Ｖoutｐ（Ｖoutｎ））＞ Ｖth(MP1 or MP2)｝というオン条件が成立することになる。その結果、ＰＭＯＳトランジスタＭＰ１及びＭＰ２のうち、上記オン条件を満足したトランジスタがオン状態となる。ノードＮ１及びノードＮ２のうち、オン状態のトランジスタ側のノードでは、当該トランジスタがオン状態となることによりクランプ効果が発揮される結果、ノードにおける電位の下がりが、ダイオード接続トランジスタＭＰ１，ＭＰ２を有しない構成と比較して抑えられる。このように、ＰＭＯＳトランジスタＭＰ１あるいはＭＰ２がオンすることによるクランプ効果によって、差動増幅器ＤＡ０の増幅度合が抑えられ、オーバードライブリカバリの高速化が期待できる効果を奏する。   On the other hand, when a large amplitude signal is input, an ON condition of {(Vdd−Voutp (Voutn))> Vth (MP1 or MP2)} is satisfied in one of the nodes N1 and N2 which are output nodes. . As a result, of the PMOS transistors MP1 and MP2, a transistor that satisfies the on-condition is turned on. Among the nodes N1 and N2, at the node on the transistor side in the on state, the clamping effect is exerted by turning on the transistor, so that the potential drop at the node does not have the diode connection transistors MP1 and MP2. Reduced compared to the configuration. As described above, the clamping effect due to the PMOS transistor MP1 or MP2 being turned on suppresses the amplification degree of the differential amplifier DA0, so that an effect of increasing the speed of overdrive recovery can be expected.

実施の形態１の差動増幅回路２１は、上記基準条件を満足させて基準出力コモン電圧Ｖoutcm_idealを設定して小振幅信号入力時にはＰＭＯＳトランジスタＭＰ１及びＭＰ２が共にオフする第１の動作により、比較的大きな増幅率の増幅動作を実現することができる。   The differential amplifier circuit 21 according to the first embodiment satisfies the above-described reference condition, sets the reference output common voltage Voutcm_ideal, and performs a first operation in which both the PMOS transistors MP1 and MP2 are turned off when a small amplitude signal is input. An amplification operation with a large amplification factor can be realized.

その結果、差動増幅回路２１において、差動増幅段を構成するＮＭＯＳトランジスタＭＮ１及びＭＮ２が線形領域に陥ることを極力回避し、差動増幅段の速度性能劣化を防ぐことができるため、差動増幅回路２１を（含むコンパレータを）高速動作させることができる。   As a result, in the differential amplifier circuit 21, it is possible to avoid the NMOS transistors MN1 and MN2 constituting the differential amplifier stage from falling into the linear region as much as possible, and to prevent the speed performance of the differential amplifier stage from being deteriorated. The amplifier circuit 21 (including the comparator) can be operated at high speed.

また、実施の形態１の差動増幅回路２１は、大振幅信号入力時にはＰＭＯＳトランジスタＭＰ１及びＭＰ２の一方がオンすることによる第２の動作により、上記クランプ効果を発揮させることにより、差動出力が大きくなりすぎないように抑制している。その結果、差動増幅回路２１を高速動作させることができる。   Further, the differential amplifier circuit 21 according to the first embodiment exhibits the clamping effect by the second operation by turning on one of the PMOS transistors MP1 and MP2 when a large amplitude signal is input. Suppresses it from becoming too large. As a result, the differential amplifier circuit 21 can be operated at high speed.

＜実施の形態２＞
図６はこの発明の実施の形態２となる差動増幅回路の構成を示す説明図である。同図に示すように、差動増幅回路２２はｎ個（ｎ≧２）の差動増幅段ＤＡ１〜ＤＡｎ、レプリカ回路６及びコンパレータ７から構成される。 <Embodiment 2>
FIG. 6 is an explanatory diagram showing the configuration of the differential amplifier circuit according to the second embodiment of the present invention. As shown in the figure, the differential amplifier circuit 22 includes n (n ≧ 2) differential amplifier stages DA1 to DAn, a replica circuit 6, and a comparator 7.

差動増幅段ＤＡ１〜ＤＡｎはそれぞれ図５で示した実施の形態１の差動増幅器ＤＡ０と等価の構成を呈している。ただし、差動増幅段ＤＡ１〜ＤＡｎそれぞれに入力される基準電圧Ｖrefはラダー抵抗等で生成された基準電圧であり、最小基準電圧ＶＲＢと最大基準電圧ＶＲＴとの間で、差動増幅段ＤＡ１〜ＤＡｎにかけて段階的に大きく（小さく）なるようにそれぞれ異なる値に設定される。   Each of differential amplifier stages DA1 to DAn has a configuration equivalent to that of differential amplifier DA0 of the first embodiment shown in FIG. However, the reference voltage Vref input to each of the differential amplifier stages DA1 to DAn is a reference voltage generated by a ladder resistor or the like, and between the minimum reference voltage VRB and the maximum reference voltage VRT, the differential amplifier stages DA1 to DAn. Different values are set so as to increase (decrease) stepwise over DAn.

例えば、図４で示したＡ／Ｄ変換器において、プリアンプＰＡとして差動増幅回路２２が用いられる場合、複数のプリアンプＰＡ（差動増幅回路２２）は、基準電圧設定部６５によって最大基準電圧ＶＲＴ〜最小基準電圧ＶＲＢ間において段階的に異なる値に設定される複数の基準電圧に対応して並列に設けられる。   For example, in the A / D converter shown in FIG. 4, when the differential amplifier circuit 22 is used as the preamplifier PA, the plurality of preamplifiers PA (differential amplifier circuits 22) are connected to the maximum reference voltage VRT by the reference voltage setting unit 65. Are provided in parallel corresponding to a plurality of reference voltages set to different values stepwise between the minimum reference voltages VRB.

このように、ｎ個の差動増幅段ＤＡ１〜ＤＡｎは、異なる参照電圧を受けるフラッシュ型Ａ／Ｄ変換器の比較器（プリアンプ＋ラッチ）のプリアンプとして用いられるケースが考えられる。なお、差動増幅段ＤＡ１〜ＤＡｎそれぞれの構成及び動作は実施の形態１の差動増幅器ＤＡ０と同様であるため説明は省略する。   As described above, the n differential amplifier stages DA1 to DAn are considered to be used as preamplifiers of the comparator (preamplifier + latch) of the flash A / D converter that receives different reference voltages. Note that the configuration and operation of each of the differential amplifier stages DA1 to DAn are the same as those of the differential amplifier DA0 of the first embodiment, and thus description thereof is omitted.

レプリカ回路６は実施の形態１のレプリカ回路４と同様、ＰＭＯＳトランジスタＭＰ１ｒ、ＰＭＯＳトランジスタＭＰ３ｒ、ＮＭＯＳトランジスタＭＮ１ｒ及び定電流源３ｒから構成される。その構成及び動作は実施の形態１のレプリカ回路４と同様であるため、説明を省略する。ただし、ＮＭＯＳトランジスタＭＮ１ｒのゲートには基準電圧Ｖrefmが付与される。基準電圧Ｖrefmは最大基準電圧ＶＲＴと最小基準電圧ＶＲＢとの間の所定の中間電圧に設定される。   Similar to the replica circuit 4 of the first embodiment, the replica circuit 6 includes a PMOS transistor MP1r, a PMOS transistor MP3r, an NMOS transistor MN1r, and a constant current source 3r. Since the configuration and operation are the same as those of the replica circuit 4 of the first embodiment, description thereof is omitted. However, the reference voltage Vrefm is applied to the gate of the NMOS transistor MN1r. The reference voltage Vrefm is set to a predetermined intermediate voltage between the maximum reference voltage VRT and the minimum reference voltage VRB.

コンパレータ７は正入力がノードＮ１２に接続され、負入力にレプリカ回路６より基準出力コモン電圧Ｖoutcm_idealを受ける。そして、コンパレータ７の出力信号Ｓ７が差動増幅段ＤＡ１〜ＤＡｎそれぞれのＰＭＯＳトランジスタＭＰ３及びＭＰ４のゲートと共にＰＭＯＳトランジスタＭＰ３ｒのゲートに共通に付与される。   Comparator 7 has a positive input connected to node N12 and a negative input receiving reference output common voltage Voutcm_ideal from replica circuit 6. The output signal S7 of the comparator 7 is applied in common to the gate of the PMOS transistor MP3r together with the gates of the PMOS transistors MP3 and MP4 of the differential amplifier stages DA1 to DAn.

レプリカ回路６及びコンパレータ７によりノードＮ１２の電位Ｖ１２が基準出力コモン電圧Ｖoutcm_idealに一致するように、出力信号Ｓ７がＰＭＯＳトランジスタＭＰ３ｒのゲートに付与される。   The output signal S7 is applied to the gate of the PMOS transistor MP3r by the replica circuit 6 and the comparator 7 so that the potential V12 of the node N12 matches the reference output common voltage Voutcm_ideal.

したがって、差動増幅段ＤＡ１〜ＤＡｎそれぞれのＰＭＯＳトランジスタＭＰ３及びＭＰ４のゲートに付与される出力信号Ｓ７によって、差動増幅段ＤＡ１〜ＤＡｎそれぞれの出力コモン電圧Ｖoutcmは基準出力コモン電圧Ｖoutcm_idealになるように制御される。   Therefore, the output common voltage Voutcm of each of the differential amplification stages DA1 to DAn is set to the reference output common voltage Voutcm_ideal by the output signal S7 applied to the gates of the PMOS transistors MP3 and MP4 of each of the differential amplification stages DA1 to DAn. Be controlled.

このように、レプリカ回路６及びコンパレータ７では、レプリカ回路６の出力コモン電圧である電位Ｖ１２を検出し、電位Ｖ１２が基準出力コモン電圧Ｖoutcm_idealと一致するように、組まれたフィードバックループによってバイアス電圧となる出力信号Ｓ７が調節される。   As described above, the replica circuit 6 and the comparator 7 detect the potential V12 that is the output common voltage of the replica circuit 6, and set the bias voltage and the bias voltage by the assembled feedback loop so that the potential V12 matches the reference output common voltage Voutcm_ideal. The output signal S7 is adjusted.

その際、差動増幅段ＤＡ１〜ＤＡｎそれぞれにおけるダイオード接続されたＰＭＯＳトランジスタＭＰ１及びＭＰ２の閾値電圧Ｖthよりも、電源電圧Ｖddと出力コモン電圧Ｖoutcmとの電位差低い値となるように、基準出力コモン電圧Ｖoutcm_idealを設定する。すなわち、｛Ｖdd−Ｖoutcm_ideal＜Ｖth｝という基準条件を満足するように、基準出力コモン電圧Ｖoutcm_idealの値が設定される。   At this time, the reference output common voltage is set so that the potential difference between the power supply voltage Vdd and the output common voltage Voutcm is lower than the threshold voltage Vth of the diode-connected PMOS transistors MP1 and MP2 in each of the differential amplifier stages DA1 to DAn. Set Voutcm_ideal. That is, the value of the reference output common voltage Voutcm_ideal is set so as to satisfy the reference condition {Vdd−Voutcm_ideal <Vth}.

このような構成において、上記基準条件を満足させて基準出力コモン電圧Ｖoutcm_idealを設定することにより、差動増幅段ＤＡ１〜ＤＡｎそれぞれにおいてダイオード接続されたＰＭＯＳトランジスタＭＰ１及びＭＰ２は、入力バランス状態では必ずオフ状態となり、ＰＭＯＳトランジスタＭＰ１及びＭＰ２には電流は流れない。   In such a configuration, by setting the reference output common voltage Voutcm_ideal while satisfying the reference condition, the PMOS transistors MP1 and MP2 diode-connected in the differential amplification stages DA1 to DAn are always turned off in the input balance state. Thus, no current flows through the PMOS transistors MP1 and MP2.

このため、入力バランス状態を含む小振幅信号入力時には差動増幅段ＤＡ１〜ＤＡｎそれぞれのＰＭＯＳトランジスタＭＰ１及びＭＰ２はほとんど出力電位に影響しない。したがって、差動増幅段ＤＡ１〜ＤＡｎそれぞれの出力コモン電圧Ｖoutcmはゲートに出力信号Ｓ７が付与されたＰＭＯＳトランジスタＭＰ３及びＭＰ４のオン抵抗のみで決定され、その出力コモン電圧Ｖoutcmは基準出力コモン電圧Ｖoutcm_idealとほぼ同じ値となる。   For this reason, the PMOS transistors MP1 and MP2 of the differential amplifier stages DA1 to DAn hardly affect the output potential when a small amplitude signal including an input balance state is input. Therefore, the output common voltage Voutcm of each of the differential amplifier stages DA1 to DAn is determined only by the on-resistances of the PMOS transistors MP3 and MP4 to which the output signal S7 is applied to the gate, and the output common voltage Voutcm is the reference output common voltage Voutcm_ideal. Almost the same value.

このように、差動増幅段ＤＡ１〜ＤＡｎそれぞれと等価なレプリカ回路６とコンパレータ７とにより得られる出力信号Ｓ７に基づく制御を行うことにより、諸々の条件が変化しても、出力コモン電圧Ｖoutcmを理想の値に保つことが可能となる。   In this way, by performing control based on the output signal S7 obtained by the replica circuit 6 and the comparator 7 equivalent to each of the differential amplification stages DA1 to DAn, the output common voltage Voutcm can be reduced even if various conditions change. It becomes possible to keep it at an ideal value.

小振幅信号入力時には、差動増幅段ＤＡ１〜ＤＡｎの出力抵抗Ｒoutは、ＮＭＯＳトランジスタＭＮ１及びＭＮ２のドレイン-ソース間抵抗Ｒdsが無視できると仮定すると、ＰＭＯＳトランジスタＭＰ３及びＭＰ４のドレイン-ソース間抵抗Ｒdsとなる。出力抵抗Ｒoutが低い値となるように、差動増幅段ＤＡ１〜ＤＡｎそれぞれのトランジスタサイズ（Ｗ／Ｌ）を大きくしたり、トランスコンダクタンスを大きくしたりする方が望ましい。   When a small amplitude signal is input, assuming that the drain-source resistance Rds of the NMOS transistors MN1 and MN2 is negligible, the output resistance Rout of the differential amplification stages DA1 to DAn is the drain-source resistance Rds of the PMOS transistors MP3 and MP4. It becomes. It is desirable to increase the transistor size (W / L) of each of the differential amplifier stages DA1 to DAn or increase the transconductance so that the output resistance Rout becomes a low value.

一方、大振幅信号入力時には、実施の形態１の差動増幅器ＤＡ０の場合と同様、差動増幅段ＤＡ１〜ＤＡｎそれぞれのＰＭＯＳトランジスタＭＰ１あるいはＭＰ２がオンすることによるクランプ効果によって、差動増幅段ＤＡ１〜ＤＡｎを有するコンパレータのオーバードライブリカバリの高速化が期待できる効果を奏する。   On the other hand, at the time of inputting a large amplitude signal, as in the case of the differential amplifier DA0 of the first embodiment, the differential amplification stage DA1 is caused by the clamping effect due to the PMOS transistors MP1 or MP2 of the differential amplification stages DA1 to DAn being turned on. The effect of speeding up the overdrive recovery of the comparator having .about.DAn can be expected.

実施の形態２の差動増幅回路２２は、小振幅信号入力時には差動増幅段ＤＡ１〜ＤＡｎそれぞれにおいてＰＭＯＳトランジスタＭＰ１及びＭＰ２は共にオフすることによる第１の動作により、比較的大きな増幅率の増幅動作を実現することができる。その結果、差動増幅回路２２を含むコンパレータを高速動作させることができる。   In the differential amplifier circuit 22 according to the second embodiment, when a small amplitude signal is input, the PMOS transistors MP1 and MP2 are both turned off in the differential amplifier stages DA1 to DAn, thereby amplifying a relatively large gain. Operation can be realized. As a result, the comparator including the differential amplifier circuit 22 can be operated at high speed.

また、実施の形態２の差動増幅回路２２は、大振幅信号入力時には差動増幅段ＤＡ１〜ＤＡｎそれぞれのＰＭＯＳトランジスタＭＰ１及びＭＰ２の一方がオンすることによる第２の動作により、上記クランプ効果を発揮させることにより、差動出力が大きくなりすぎないように抑制している。その結果、差動増幅回路２２を含むコンパレータの高速動作させることができる。   Further, the differential amplifier circuit 22 of the second embodiment achieves the clamping effect by the second operation by turning on one of the PMOS transistors MP1 and MP2 of each of the differential amplifier stages DA1 to DAn when a large amplitude signal is input. By making it appear, the differential output is suppressed from becoming too large. As a result, the comparator including the differential amplifier circuit 22 can be operated at high speed.

また、実施の形態２の差動増幅回路２２は実施の形態１の差動増幅回路２１と比較して以下の優位性を有している。差動増幅回路２１の場合、一つの差動増幅器ＤＡ０に対して一つのレプリカ回路４及びコンパレータ５を設ける構成である。一方、実施の形態２の差動増幅回路２２は、ｎ個の差動増幅段ＤＡ１〜ＤＡｎに対して一つのレプリカ回路６及びコンパレータ７を設ける構成である。   Further, the differential amplifier circuit 22 of the second embodiment has the following advantages over the differential amplifier circuit 21 of the first embodiment. In the case of the differential amplifier circuit 21, one replica circuit 4 and a comparator 5 are provided for one differential amplifier DA0. On the other hand, the differential amplifier circuit 22 of the second embodiment has a configuration in which one replica circuit 6 and a comparator 7 are provided for n differential amplifier stages DA1 to DAn.

したがって、ｎ個の差動増幅器（差動増幅段）を設ける場合、実施の形態２の差動増幅回路２２は実施の形態１の差動増幅回路２１に比べ、（ｎ−１）個分のコンパレータ５及びレプリカ回路６の回路規模の縮小を図ることができる効果を奏する。   Therefore, when n differential amplifiers (differential amplification stages) are provided, the differential amplifier circuit 22 of the second embodiment is equivalent to (n−1) pieces of the differential amplifier circuit 21 of the first embodiment. There is an effect that the circuit scale of the comparator 5 and the replica circuit 6 can be reduced.

なお、実施の形態２では、差動増幅段ＤＡ１〜ＤＡｎに対して代表的なレプリカ回路６（基準電圧Ｖrefmが入力されるレプリカ回路）に基づきコンパレータ７より出力信号Ｓ７を共通バイアス電圧として用いている。このため、差動増幅段ＤＡ１〜ＤＡｎ間での出力コモン電圧Ｖoutcmの変動が懸念される。そこで、そのような変動幅を極力抑えるために、上述したように、可能な限り出力抵抗Ｒoutが小さくなるようにトランジスタサイズ等を設定している。   In the second embodiment, the output signal S7 is used as a common bias voltage from the comparator 7 based on the replica circuit 6 (replica circuit to which the reference voltage Vrefm is input) representative of the differential amplifier stages DA1 to DAn. Yes. For this reason, there is a concern that the output common voltage Voutcm varies between the differential amplifier stages DA1 to DAn. Therefore, in order to suppress such a fluctuation range as much as possible, as described above, the transistor size and the like are set so that the output resistance Rout is as small as possible.

＜実施の形態３＞
図７はこの発明の実施の形態３である差動増幅回路の構成を示す説明図である。同図に示すように、差動増幅回路２３はｎ個（ｎ≧２）の４入力構成の差動増幅段ＷＤＡ１〜ＷＤＡｎ、レプリカ回路６及びコンパレータ７から構成される。 <Embodiment 3>
FIG. 7 is an explanatory diagram showing the configuration of the differential amplifier circuit according to the third embodiment of the present invention. As shown in the figure, the differential amplifier circuit 23 includes n (n ≧ 2) four-input differential amplifier stages WDA1 to WDAn, a replica circuit 6, and a comparator 7.

同図に示すように、差動増幅段ＷＤＡ１〜ＷＤＡｎはそれぞれ二対の差動対トランジスタ（ＮＭＯＳトランジスタＭＮ１１及びＭＮ１２の組とＮＭＯＳトランジスタＭＮ１３及びＭＮ１４の組）を有する。   As shown in the figure, each of the differential amplifier stages WDA1 to WDAn has two pairs of differential transistors (a set of NMOS transistors MN11 and MN12 and a set of NMOS transistors MN13 and MN14).

ＮＭＯＳトランジスタＭＮ１１及びＭＮ１２（第１の一方及び他方差動トランジスタ）のソースの共通端子であるノードＮ１３と接地電位Ｖssとの間に定電流源１３が設けられる。定電流源１３は定電流Ｉssを供給する。   A constant current source 13 is provided between a node N13, which is a common terminal of the sources of the NMOS transistors MN11 and MN12 (first one and other differential transistors), and the ground potential Vss. The constant current source 13 supplies a constant current Iss.

また、ＮＭＯＳトランジスタＭＮ１１のドレインであるノードＮ１と電源Ｖddとの間に、実施の形態１の差動増幅器ＤＡ０（実施の形態２の差動増幅段ＤＡ１〜ＤＡｎ）と同様、ＰＭＯＳトランジスタＭＰ１及びＭＰ３が並列に設けられる。ＮＭＯＳトランジスタＭＮ１２のドレインであるノードＮ２と電源Ｖddとの間に、実施の形態１の差動増幅器ＤＡ０と同様、ＰＭＯＳトランジスタＭＰ２及びＭＰ４が並列に設けられる。   Further, between the node N1 which is the drain of the NMOS transistor MN11 and the power supply Vdd, the PMOS transistors MP1 and MP3, as in the differential amplifier DA0 of the first embodiment (differential amplification stages DA1 to DAn of the second embodiment). Are provided in parallel. Between the node N2 which is the drain of the NMOS transistor MN12 and the power supply Vdd, PMOS transistors MP2 and MP4 are provided in parallel as in the differential amplifier DA0 of the first embodiment.

ＮＭＯＳトランジスタＭＮ１１のゲート（第１正入力）には入力電圧Ｖinｐ（第１一方入力信号）が付与され、ＮＭＯＳトランジスタＭＮ１２のゲート電極（第１負入力）には基準電圧Ｖrefp（第１他方入力信号）が付与される。   An input voltage Vinp (first one input signal) is applied to the gate (first positive input) of the NMOS transistor MN11, and a reference voltage Vrefp (first other input signal) is applied to the gate electrode (first negative input) of the NMOS transistor MN12. ) Is given.

ＮＭＯＳトランジスタＭＮ１３及びＭＮ１４（第２の一方及び他方差動トランジスタ）のソースの共通端子であるノードＮ１４と接地電位Ｖssとの間に定電流源１４が設けられる。定電流源１４は定電流Ｉssを供給する。   A constant current source 14 is provided between a node N14 which is a common terminal of the sources of the NMOS transistors MN13 and MN14 (second one and other differential transistors) and the ground potential Vss. The constant current source 14 supplies a constant current Iss.

また、ＮＭＯＳトランジスタＭＮ１３のドレインはノードＮ１に接続され、ＮＭＯＳトランジスタＭＮ１４のドレインはノードＮ２に接続される。   The drain of the NMOS transistor MN13 is connected to the node N1, and the drain of the NMOS transistor MN14 is connected to the node N2.

ＮＭＯＳトランジスタＭＮ１３のゲート（第２正入力）には基準電圧Ｖrefn（第２一方入力信号）が付与され、ＮＭＯＳトランジスタＭＮ１４のゲート（第２負入力）には入力電圧Ｖinｎ（第２他方入力信号）が付与される。   A reference voltage Vrefn (second one input signal) is applied to the gate (second positive input) of the NMOS transistor MN13, and an input voltage Vinn (second other input signal) is applied to the gate (second negative input) of the NMOS transistor MN14. Is granted.

なお、入力電圧Ｖinｐと入力電圧Ｖinｎとは以下の式(4)〜式(6)の関係を有する。式(6)における入力電圧Ｖinｐ(t)，入力電圧Ｖinｎ(t)は入力電圧Ｖinｐ及び入力電圧Ｖinｎの経時変化を意味する。   Note that the input voltage Vinp and the input voltage Vinn have the relationship of the following expressions (4) to (6). The input voltage Vinp (t) and the input voltage Vinn (t) in Expression (6) mean changes with time of the input voltage Vinp and the input voltage Vinn.

Figure 0005238856
Figure 0005238856

Figure 0005238856
Figure 0005238856

Figure 0005238856
Figure 0005238856

このような構成において、差動対をなすＮＭＯＳトランジスタＭＮ１１及びＭＮ１２のゲートに付与される入力電圧Ｖinｐと基準電圧Ｖrefpとの電位差と、差動対をなすＮＭＯＳトランジスタＭＮ１３及びＭＮ１４のゲートに付与される基準電圧Ｖrefnと入力電圧Ｖinｎとの電位差とが増幅される。   In such a configuration, the potential difference between the input voltage Vinp and the reference voltage Vrefp applied to the gates of the NMOS transistors MN11 and MN12 forming the differential pair and the gates of the NMOS transistors MN13 and MN14 forming the differential pair are applied. The potential difference between the reference voltage Vrefn and the input voltage Vinn is amplified.

その結果、差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれのノードＮ１より負の出力電圧Ｖoutｎが得られ、ノードＮ２より正の出力電圧Ｖoutｐが得られる。   As a result, a negative output voltage Voutn is obtained from the node N1 of each of the differential amplifier stages WDA1 to WDAn, and a positive output voltage Voutp is obtained from the node N2.

なお、差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれに入力される基準電圧Ｖrefは、実施の形態２の差動増幅段ＤＡ１〜ＤＡｎの場合と同様、差動増幅段ＷＤＡ１〜ＷＤＡｎにかけて段階的に大きく（小さく）なるようにそれぞれ異なる値に設定される。すなわち、差動増幅段ＷＤＡ１〜ＷＤＡｎは例えば異なる参照電圧を受けるフラッシュ型Ａ／Ｄ変換器の比較器のプリアンプとして用いられる。   Note that the reference voltage Vref input to each of the differential amplifier stages WDA1 to WDAn is increased (smaller) stepwise from the differential amplifier stages WDA1 to WDAn as in the case of the differential amplifier stages DA1 to DAn of the second embodiment. ) Are set to different values. That is, the differential amplifier stages WDA1 to WDAn are used as preamplifiers of a comparator of a flash A / D converter that receives different reference voltages, for example.

レプリカ回路６及びコンパレータ７の構成及び動作は図６で示した実施の形態２と同様である。ただし、定電流源３ｒは差動増幅段ＷＤＡ１〜ＷＤＡｎに適合させるべく定電流Ｉssを供給している。   The configurations and operations of the replica circuit 6 and the comparator 7 are the same as those in the second embodiment shown in FIG. However, the constant current source 3r supplies a constant current Iss so as to be adapted to the differential amplification stages WDA1 to WDAn.

したがって、差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれのＰＭＯＳトランジスタＭＰ３及びＭＰ４のゲートに付与される出力信号Ｓ７によって、差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれの出力コモン電圧Ｖoutcmは基準出力コモン電圧Ｖoutcm_idealになるように制御される。   Therefore, the output common voltage Voutcm of each of the differential amplifier stages WDA1 to WDAn is set to the reference output common voltage Voutcm_ideal by the output signal S7 applied to the gates of the PMOS transistors MP3 and MP4 of each of the differential amplifier stages WDA1 to WDAn. Be controlled.

このように、レプリカ回路６及びコンパレータ７では、レプリカ回路６の出力コモン電圧である電位Ｖ１２を検出し、電位Ｖ１２が基準出力コモン電圧Ｖoutcm_idealと一致するように、組まれたフィードバックループによってバイアス電圧となる出力信号Ｓ７が調節される。   As described above, the replica circuit 6 and the comparator 7 detect the potential V12 that is the output common voltage of the replica circuit 6, and set the bias voltage and the bias voltage by the assembled feedback loop so that the potential V12 matches the reference output common voltage Voutcm_ideal. The output signal S7 is adjusted.

その際、電源電圧Ｖddと出力コモン電圧Ｖoutcmとの電位差がダイオード接続された差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれのＰＭＯＳトランジスタＭＰ１及びＭＰ２の閾値電圧Ｖthよりも低い値となるように、基準出力コモン電圧Ｖoutcm_idealを設定する。すなわち、｛Ｖdd−Ｖoutcm_ideal＜Ｖth｝という基準条件を満足するように、基準出力コモン電圧Ｖoutcm_idealの値が設定される。   At this time, the reference output common voltage is set so that the potential difference between the power supply voltage Vdd and the output common voltage Voutcm is lower than the threshold voltage Vth of the PMOS transistors MP1 and MP2 of the diode-connected differential amplifier stages WDA1 to WDAn. Set Voutcm_ideal. That is, the value of the reference output common voltage Voutcm_ideal is set so as to satisfy the reference condition {Vdd−Voutcm_ideal <Vth}.

このような構成において、上記基準条件を満足させて基準出力コモン電圧Ｖoutcm_idealを設定することにより、差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれにおいてダイオード接続されたＰＭＯＳトランジスタＭＰ１及びＭＰ２は、入力バランス状態ではオフ状態となり、ＰＭＯＳトランジスタＭＰ１及びＭＰ２には電流は流れない。   In such a configuration, by setting the reference output common voltage Voutcm_ideal while satisfying the reference condition, the PMOS transistors MP1 and MP2 diode-connected in each of the differential amplifier stages WDA1 to WDAn are turned off in the input balanced state. Thus, no current flows through the PMOS transistors MP1 and MP2.

このため、小振幅信号入力時には差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれのＰＭＯＳトランジスタＭＰ１及びＭＰ２はほとんど出力電位に影響せず、差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれの出力コモン電圧Ｖoutcmはゲートに出力信号Ｓ７が付与されたＰＭＯＳトランジスタＭＰ３及びＭＰ４のオン抵抗のみで決定され、その出力コモン電圧Ｖoutcmは基準出力コモン電圧Ｖoutcm_idealとほぼ同じ値となる。   Therefore, when a small amplitude signal is input, the PMOS transistors MP1 and MP2 of each of the differential amplifier stages WDA1 to WDAn hardly affect the output potential, and the output common voltage Voutcm of each of the differential amplifier stages WDA1 to WDAn is output to the output signal S7. Is determined only by the on-resistances of the PMOS transistors MP3 and MP4, and the output common voltage Voutcm is substantially the same value as the reference output common voltage Voutcm_ideal.

このように、実施の形態３の差動増幅回路２３は、差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれと等価なレプリカ回路６及びコンパレータ７より得られる出力信号Ｓ７に基づく制御を行うことにより、諸々の条件が変化しても、出力コモン電圧Ｖoutcmを理想の値に保つことが可能となる。   As described above, the differential amplifier circuit 23 according to the third embodiment performs control based on the output signal S7 obtained from the replica circuit 6 and the comparator 7 which are equivalent to the differential amplifier stages WDA1 to WDAn, respectively. Even if changes, the output common voltage Voutcm can be kept at an ideal value.

小振幅信号入力時には、差動増幅段ＷＤＡ１〜ＷＤＡｎの出力抵抗Ｒoutは、ＮＭＯＳトランジスタＭＮ１及びＭＮ２のドレイン-ソース間抵抗Ｒdsが無視できると仮定すると、ＰＭＯＳトランジスタＭＰ３及びＭＰ４のドレイン-ソース間抵抗Ｒdsとなる。出力抵抗Ｒoutが低い値となるように、差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれのトランジスタサイズ（Ｗ／Ｌ）を大きくしたり、トランスコンダクタンスを大きくしたりする方が望ましい。   When a small amplitude signal is input, assuming that the drain-source resistance Rds of the NMOS transistors MN1 and MN2 is negligible, the output resistance Rout of the differential amplifier stages WDA1 to WDAn is the drain-source resistance Rds of the PMOS transistors MP3 and MP4. It becomes. It is desirable to increase the transistor size (W / L) of each of the differential amplifier stages WDA1 to WDAn or increase the transconductance so that the output resistance Rout becomes a low value.

一方、大振幅信号入力時には、実施の形態２の差動増幅段ＤＡ１〜ＤＡｎと同様、差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれのＰＭＯＳトランジスタＭＰ１あるいはＭＰ２によるクランプ効果によって、差動増幅段ＷＤＡ１〜ＷＤＡｎを有するコンパレータのオーバードライブリカバリの高速化が期待できる効果を奏する。   On the other hand, at the time of inputting a large amplitude signal, the differential amplification stages WDA1 to WDAn are caused to be clamped by the PMOS transistors MP1 or MP2 of the differential amplification stages WDA1 to WDAn, similarly to the differential amplification stages DA1 to DAn of the second embodiment. There is an effect that the overdrive recovery of the comparator having high speed can be expected.

実施の形態３の差動増幅回路２３は、小振幅信号入力時には差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれにおいてＰＭＯＳトランジスタＭＰ１及びＭＰ２は共にオフすることによる第１の動作により、比較的大きな増幅率の増幅動作を実現することができる。その結果、差動増幅回路２３を高速動作させることができる。   In the differential amplifier circuit 23 of the third embodiment, when a small amplitude signal is input, the PMOS transistors MP1 and MP2 are both turned off in each of the differential amplifier stages WDA1 to WDAn, thereby amplifying a relatively large gain. Operation can be realized. As a result, the differential amplifier circuit 23 can be operated at high speed.

また、実施の形態３の差動増幅回路２３は、大振幅信号入力時には差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれのＰＭＯＳトランジスタＭＰ１及びＭＰ２の一方がオンすることによる第２の動作により、上記クランプ効果を発揮させることにより、差動出力が大きくなりすぎないように抑制している。その結果、差動増幅回路２３を含むコンパレータの高速動作させることができる。   Further, the differential amplifier circuit 23 of the third embodiment achieves the clamping effect by the second operation by turning on one of the PMOS transistors MP1 and MP2 of each of the differential amplifier stages WDA1 to WDAn when a large amplitude signal is input. By making it appear, the differential output is suppressed from becoming too large. As a result, the comparator including the differential amplifier circuit 23 can be operated at high speed.

また、実施の形態３の差動増幅回路２３は実施の形態２の差動増幅回路２２と同様、ｎ個の差動増幅器（差動増幅段）を設ける場合、実施の形態３の差動増幅回路２３は実施の形態１の差動増幅回路２１に比べ、（ｎ−１）個分のコンパレータ５及びレプリカ回路６の回路規模の縮小を図ることができる効果を奏する。   Similarly to the differential amplifier circuit 22 of the second embodiment, the differential amplifier circuit 23 of the third embodiment is provided with n differential amplifiers (differential amplifier stages). The circuit 23 has an effect that the circuit scale of the (n−1) comparators 5 and the replica circuits 6 can be reduced as compared with the differential amplifier circuit 21 of the first embodiment.

さらに、実施の形態３の差動増幅回路２３は、４入力の差動増幅段ＷＤＡ１〜ＷＤＡｎを用いているため、２入力の差動増幅段ＤＡ１〜ＤＡｎを用いた差動増幅回路２２に比べ、入力振幅を２倍に拡げることができるため、ＤＣバイアス設計が困難となる低電圧動作時においても精度良く増幅動作を行う効果を奏する。   Furthermore, since the differential amplifier circuit 23 of the third embodiment uses four-input differential amplifier stages WDA1 to WDAn, it is different from the differential amplifier circuit 22 using two-input differential amplifier stages DA1 to DAn. Since the input amplitude can be expanded by a factor of 2, the effect of performing the amplification operation with high accuracy even at the time of low voltage operation where DC bias design is difficult is achieved.

なお、実施の形態３の差動増幅回路２３は、実施の形態２の差動増幅回路２２の２入力差動増幅段ＤＡ１〜ＤＡｎに置き換えて４入力の差動増幅段ＷＤＡ１〜ＷＤＡｎを設けた構成をしましたが、同様にして、実施の形態１の差動増幅回路２１の２入力の差動増幅器ＤＡ０に置き換えて４入力の差動増幅器を設ける構成も勿論考えられる。   The differential amplifier circuit 23 of the third embodiment is provided with four-input differential amplifier stages WDA1 to WDAn in place of the two-input differential amplifier stages DA1 to DAn of the differential amplifier circuit 22 of the second embodiment. Although the configuration has been described, of course, a configuration in which a 4-input differential amplifier is provided instead of the 2-input differential amplifier DA0 of the differential amplifier circuit 21 of the first embodiment is also conceivable.

＜実施の形態４＞
図８はこの発明の実施の形態４である差動増幅回路の構成を示す説明図である。同図に示すように、差動増幅回路２４はｎ個（ｎ≧２）の４入力構成の差動増幅段ＷＤＡ１〜ＷＤＡｎ、レプリカ回路６及びコンパレータ７から構成される。 <Embodiment 4>
FIG. 8 is an explanatory diagram showing the configuration of the differential amplifier circuit according to the fourth embodiment of the present invention. As shown in the figure, the differential amplifier circuit 24 includes n (n ≧ 2) four-input differential amplifier stages WDA1 to WDAn, a replica circuit 6, and a comparator 7.

同図に示すように、実施の形態４の差動増幅回路２４は、差動増幅段ＷＤＡ１〜ＷＤＡｎはそれぞれにおいて、ノードＮ１，ノードＮ２間にスイッチ８を設けたことを特徴としている。   As shown in the figure, the differential amplifier circuit 24 of the fourth embodiment is characterized in that a switch 8 is provided between the node N1 and the node N2 in each of the differential amplifier stages WDA1 to WDAn.

スイッチ８は、図示しないクロック信号で制御され、差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれの増幅期間の初期一定期間はスイッチ８がオン状態となりノードＮ１，ノードＮ２間を短絡し、残りの期間はスイッチ８がオフ状態となり、ノードＮ１，ノードＮ２間を電気的に独立した状態にする。なお、他の構成は図７で示した実施の形態３と同様であるため、説明を省略する。   The switch 8 is controlled by a clock signal (not shown). The switch 8 is turned on during the initial fixed period of each of the differential amplification stages WDA1 to WDAn to short-circuit the node N1 and the node N2, and the switch 8 is used during the remaining period. Is turned off, and the node N1 and the node N2 are electrically independent. Other configurations are the same as those of the third embodiment shown in FIG.

実施の形態４の差動増幅回路２４は、実施の形態３の差動増幅回路２３と同様の効果を奏するとともに、さらに、以下の効果を奏する。   The differential amplifier circuit 24 of the fourth embodiment has the same effects as the differential amplifier circuit 23 of the third embodiment, and further has the following effects.

実施の形態４の差動増幅回路２４は、差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれの増幅期間の初期一定期間はスイッチ８によって出力ノードであるノードＮ１，Ｎ２間を短絡することができる。したがって、大振幅信号入力時に出力が大きく開いた状態（出力電圧Ｖoutが大きくなった状態）からのリカバリーを加速させることになり、オーバードライブリカバリの高速化を図ることができるという効果を奏する。   In the differential amplifier circuit 24 of the fourth embodiment, the nodes N1 and N2 that are output nodes can be short-circuited by the switch 8 during the initial fixed period of the amplification period of each of the differential amplifier stages WDA1 to WDAn. Therefore, recovery from a state in which the output is greatly opened (a state in which the output voltage Vout is increased) when a large amplitude signal is input is accelerated, and the speed of overdrive recovery can be increased.

なお、スイッチ８は実施の形態１の差動増幅器ＤＡ０、実施の形態２の２入力の差動増幅段ＤＡ１〜ＤＡｎのノードＮ１，ノードＮ２間に設けることができ、この場合においても、同様にオーバードライブリカバリの高速化を図ることができるという効果を奏する。   The switch 8 can be provided between the node N1 and the node N2 of the differential amplifier DA0 of the first embodiment and the two-input differential amplification stages DA1 to DAn of the second embodiment. There is an effect that the speed of overdrive recovery can be increased.

＜実施の形態５＞
図９はこの発明の実施の形態５である差動増幅回路の構成を示す説明図である。同図に示すように、差動増幅回路２５はｎ個（ｎ≧２）の４入力構成の差動増幅段ＷＤＡ１〜ＷＤＡｎ、レプリカ回路６、コンパレータ７、アベレージング終端回路１５，１６、並びにアベレージング抵抗ＲＡｐ及び抵抗ＲＡｎから構成される。 <Embodiment 5>
FIG. 9 is an explanatory diagram showing the configuration of the differential amplifier circuit according to the fifth embodiment of the present invention. As shown in the figure, the differential amplifier circuit 25 includes n (n ≧ 2) differential amplifier stages WDA1 to WDAn having a 4-input configuration, a replica circuit 6, a comparator 7, averaging termination circuits 15 and 16, and an average. And a resistor RAn.

同図に示すように、アベレージング終端回路１５，１６間において、直列に接続された複数のアベレージング抵抗ＲＡｐ及び複数のアベレージング抵抗ＲＡｎが設けられる。   As shown in the figure, a plurality of averaging resistors RAp and a plurality of averaging resistors RAn connected in series are provided between the averaging termination circuits 15 and 16.

複数のアベレージング抵抗ＲＡｐは、差動増幅段ＷＤＡ１〜ＷＤＡｎのうち隣接する差動増幅段ＷＤＡｋ，ＷＤＡ（ｋ＋１）（ｋ＝１〜（ｎ−１）のいずれか）の正出力であるノードＮ２，Ｎ２間に一つの割合で設けられる。   The plurality of averaging resistors RAp are nodes N2 that are positive outputs of the adjacent differential amplifier stages WDAk and WDA (k + 1) (one of k = 1 to (n-1)) among the differential amplifier stages WDA1 to WDAn. , N2 at a ratio of one.

同様にして、複数のアベレージング抵抗ＲＡｎは、差動増幅段ＷＤＡ１〜ＷＤＡｎのうち隣接する差動増幅段ＷＤＡｋ，ＷＤＡ（ｋ＋１）の負出力であるノードＮ１，Ｎ１間に一つの割合で設けられる。   Similarly, a plurality of averaging resistors RAn are provided at a ratio of one between nodes N1 and N1 which are negative outputs of adjacent differential amplification stages WDAk and WDA (k + 1) among differential amplification stages WDA1 to WDAn. .

図４で示したＡ／Ｄ変換器を例に挙げれば、プリアンプ部６１のプリアンプＰＡを差動増幅回路２５で構成した場合、隣接するプリアンプＰＡの正出力間にアベレージング抵抗ＲＡｐが設けられ、隣接するプリアンプＰＡの負出力間にアベレージング抵抗ＲＡｎが設けられることになる。   Taking the A / D converter shown in FIG. 4 as an example, when the preamplifier PA of the preamplifier unit 61 is configured by the differential amplifier circuit 25, an averaging resistor RAp is provided between the positive outputs of adjacent preamplifiers PA, An averaging resistor RAn is provided between the negative outputs of adjacent preamplifiers PA.

なお、他の構成は図８で示した実施の形態４と同様であるため、説明を省略する。実施の形態５の差動増幅回路２５は、実施の形態４の差動増幅回路２４と同様の効果を奏するともに、さらに、以下の効果を奏する。   Other configurations are the same as those of the fourth embodiment shown in FIG. The differential amplifier circuit 25 of the fifth embodiment has the same effects as the differential amplifier circuit 24 of the fourth embodiment, and further has the following effects.

実施の形態５の差動増幅回路２５は、アベレージング終端回路１５，１６間に複数のアベレージング抵抗ＲＡｐ及びアベレージング抵抗ＲＡｎが設けられことによるアベレージングが採用されている。このため、デバイスミスマッチに起因するオフセット電流を平均化し、実施の形態４の差動増幅回路２４と比較してランダムオフセットの影響を緩和することができる効果を奏する。   The differential amplifier circuit 25 of the fifth embodiment employs averaging by providing a plurality of averaging resistors RAp and averaging resistors RAn between the averaging termination circuits 15 and 16. For this reason, the offset current resulting from the device mismatch is averaged, and the effect of reducing the influence of the random offset is achieved as compared with the differential amplifier circuit 24 of the fourth embodiment.

なお、アベレージングの詳細については、例えば、"H. Pan and A. A. Abidi, “Spatial Filtering in Flash A/D Converters,” IEEE Trans. Circuits and System II : Anlog and Digital Signal Processing, pp. 424-463, Aug. 2003"等に開示されている。   For details on averaging, see, for example, “H. Pan and AA Abidi,“ Spatial Filtering in Flash A / D Converters, ”IEEE Trans. Circuits and System II: Anlog and Digital Signal Processing, pp. 424-463, Aug. 2003 "etc.

また、実施の形態５では図９で示した実施の形態４の構成にアベレージング抵抗ＲＡｐ，ＲＡｎ及びアベレージング終端回路１５，１６を設けた構成を示したが、同様にして図８で示した実施の形態３の構成にも設けることができることは勿論である。また、図７で示した実施の形態２の複数の差動増幅段ＤＡ１〜ＤＡｎのうち隣接する差動増幅段の正出力間及び負出力間にも設けることも勿論可能である。   Further, in the fifth embodiment, the configuration in which the averaging resistors RAp and RAn and the averaging termination circuits 15 and 16 are provided in the configuration of the fourth embodiment shown in FIG. 9 is shown. Of course, it can also be provided in the configuration of the third embodiment. Of course, it is also possible to provide between the positive outputs and the negative outputs of the adjacent differential amplifier stages among the plurality of differential amplifier stages DA1 to DAn of the second embodiment shown in FIG.

＜実施の形態６＞
図１０はこの発明の実施の形態６である差動増幅回路の構成を示す説明図である。同図に示すように、差動増幅回路２６はｎ個（ｎ≧２）の４入力構成の差動増幅段ＷＤＡ１〜ＷＤＡｎ、レプリカ回路６、コンパレータ７、アベレージング終端回路１５，１６、アベレージング抵抗ＲＡｐ及び抵抗ＲＡｎ、並びに基準出力コモン電圧生成回路５１から構成される。 <Embodiment 6>
FIG. 10 is an explanatory diagram showing the configuration of the differential amplifier circuit according to the sixth embodiment of the present invention. As shown in the figure, the differential amplifier circuit 26 includes n (n ≧ 2) four-input differential amplifier stages WDA1 to WDAn, a replica circuit 6, a comparator 7, average termination circuits 15 and 16, and an average. The resistor RAp, the resistor RAn, and the reference output common voltage generation circuit 51 are configured.

同図に示すように、基準出力コモン電圧生成回路５１は電源電圧Ｖdd，接地電位Ｖss間に直列に設けられた負荷素子１７及び定電流源１８より構成される。負荷素子１７の一端は電源電圧Ｖddを受け、他端と接地電位Ｖssとの間に定電流源１８が設けられる。そして、負荷素子１７，定電流源１８間のノードＮ５１より得られる電圧を基準出力コモン電圧Ｖoutcm_idealとして生成している。なお、他の構成は図９で示した実施の形態５と同様であるため、説明を省略する。   As shown in the figure, the reference output common voltage generation circuit 51 includes a load element 17 and a constant current source 18 provided in series between a power supply voltage Vdd and a ground potential Vss. One end of the load element 17 receives the power supply voltage Vdd, and a constant current source 18 is provided between the other end and the ground potential Vss. A voltage obtained from a node N51 between the load element 17 and the constant current source 18 is generated as a reference output common voltage Voutcm_ideal. Other configurations are the same as those of the fifth embodiment shown in FIG.

実施の形態６の差動増幅回路２６は、実施の形態５の差動増幅回路２５と同様の効果を奏するとおおに、さらに、以下の効果を奏する。   The differential amplifier circuit 26 of the sixth embodiment has the following effects as well as the same effects as the differential amplifier circuit 25 of the fifth embodiment.

基準出力コモン電圧Ｖoutcm_idealは、温度、電源電圧Ｖdd、プロセスばらつきが発生しても、電位差（Ｖdd−Ｖoutcm_ideal）が一定となることが理想とされる。差動増幅回路２６の基準出力コモン電圧生成回路５１では、上記電位差（Ｖdd−Ｖoutcm_ideal）は、負荷素子１７の抵抗値と、定電流源１８の定電流値とにより決定されるため、電源電圧Ｖdd変動しても電位差（Ｖdd−Ｖoutcm_ideal）を一定に保つことができる効果を奏する。   It is ideal that the reference output common voltage Voutcm_ideal has a constant potential difference (Vdd−Voutcm_ideal) even if temperature, power supply voltage Vdd, and process variations occur. In the reference output common voltage generation circuit 51 of the differential amplifier circuit 26, the potential difference (Vdd−Voutcm_ideal) is determined by the resistance value of the load element 17 and the constant current value of the constant current source 18. Even if it fluctuates, the potential difference (Vdd−Voutcm_ideal) can be kept constant.

なお、実施の形態６の基準出力コモン電圧生成回路５１は、図９で示した実施の形態５の構成上で実現したが、同様にして、実施の形態１〜実施の形態４の出力コモン電圧Ｖoutcmの生成用に用いることは勿論可能である。   The reference output common voltage generation circuit 51 of the sixth embodiment is realized on the configuration of the fifth embodiment shown in FIG. 9, but similarly, the output common voltage of the first to fourth embodiments. Of course, it can be used to generate Voutcm.

＜実施の形態７＞
図１１はこの発明の実施の形態７である差動増幅回路の構成を示す説明図である。同図に示すように、差動増幅回路２７はｎ個（ｎ≧２）の４入力構成の差動増幅段ＷＤＡ１〜ＷＤＡｎ、レプリカ回路６、コンパレータ７、アベレージング終端回路１５，１６、アベレージング抵抗ＲＡｐ及び抵抗ＲＡｎ、並びに基準出力コモン電圧生成回路５２から構成される。 <Embodiment 7>
FIG. 11 is an explanatory diagram showing the configuration of the differential amplifier circuit according to the seventh embodiment of the present invention. As shown in the figure, the differential amplifier circuit 27 includes n (n ≧ 2) differential amplifier stages WDA1 to WDAn having a four-input configuration, a replica circuit 6, a comparator 7, averaging termination circuits 15 and 16, and an averaging circuit. A resistor RAp, a resistor RAn, and a reference output common voltage generation circuit 52 are included.

同図に示すように、基準出力コモン電圧生成回路５２は電源電圧Ｖdd，接地電位Ｖss間に直列抵抗群１９が設けられる。直列抵抗群１９は、直列に接続された複数の抵抗Ｒcmより構成され、複数の抵抗Ｒcmのうち所定の抵抗Ｒcm，Ｒcm間のノードＮ５２より得られる電圧を基準出力コモン電圧Ｖoutcm_idealとして生成している。なお、他の構成は図９で示した実施の形態５と同様であるため、説明を省略する。   As shown in the figure, the reference output common voltage generation circuit 52 is provided with a series resistance group 19 between the power supply voltage Vdd and the ground potential Vss. The series resistor group 19 includes a plurality of resistors Rcm connected in series, and generates a voltage obtained from a node N52 between predetermined resistors Rcm and Rcm as a reference output common voltage Voutcm_ideal among the plurality of resistors Rcm. . Other configurations are the same as those of the fifth embodiment shown in FIG.

実施の形態７の差動増幅回路２７は、実施の形態５の差動増幅回路２５と同様の効果を奏するとともに、さらに、以下の効果を奏する。   The differential amplifier circuit 27 according to the seventh embodiment has the same effects as the differential amplifier circuit 25 according to the fifth embodiment, and further has the following effects.

基準出力コモン電圧Ｖoutcm_idealは、温度、電源電圧Ｖdd、プロセスばらつきが発生しても、電位差（Ｖdd−Ｖoutcm_ideal）が一定となることが理想とされる。差動増幅回路２７の基準出力コモン電圧生成回路５２では、電源電圧Ｖddの抵抗Ｒcmによる抵抗分圧で基準出力コモン電圧Ｖoutcm_idealを生成しているため、電源電圧Ｖddが変動すると、電位差（Ｖdd−Ｖoutcm_ideal）も変動してしまう。   It is ideal that the reference output common voltage Voutcm_ideal has a constant potential difference (Vdd−Voutcm_ideal) even if temperature, power supply voltage Vdd, and process variations occur. In the reference output common voltage generation circuit 52 of the differential amplifier circuit 27, the reference output common voltage Voutcm_ideal is generated by resistance voltage division by the resistance Rcm of the power supply voltage Vdd. Therefore, when the power supply voltage Vdd varies, a potential difference (Vdd−Voutcm_ideal ) Will also fluctuate.

しかし、プロセス変動や、温度特性により各抵抗Ｒcmの抵抗値が変動しても、抵抗分圧で生成される基準出力コモン電圧Ｖoutcm_idealの値は変動しない。すなわち、実施の形態７の差動増幅回路２７は、基準出力コモン電圧生成回路５２内の各抵抗Ｒcmが変動しても電位差（Ｖdd−Ｖoutcm_ideal）を一定に保つことができる効果を奏する。この効果は、抵抗Ｒcmの抵抗値の変動による電位差（Ｖdd−Ｖoutcm_ideal）の変動量が電源電圧Ｖddの変動による上記変動量を上回る場合に有効である。   However, even if the resistance value of each resistor Rcm varies due to process variation or temperature characteristics, the value of the reference output common voltage Voutcm_ideal generated by the resistance voltage division does not vary. That is, the differential amplifier circuit 27 of the seventh embodiment has an effect that the potential difference (Vdd−Voutcm_ideal) can be kept constant even if each resistance Rcm in the reference output common voltage generation circuit 52 varies. This effect is effective when the fluctuation amount of the potential difference (Vdd−Voutcm_ideal) due to the fluctuation of the resistance value of the resistor Rcm exceeds the fluctuation amount due to the fluctuation of the power supply voltage Vdd.

なお、実施の形態７の基準出力コモン電圧生成回路５２は、図９で示した実施の形態５の構成上で実現したが、同様にして、実施の形態１〜実施の形態４の出力コモン電圧Ｖoutcmの生成用に用いることは勿論可能である。   The reference output common voltage generation circuit 52 of the seventh embodiment is realized on the configuration of the fifth embodiment shown in FIG. 9, but similarly, the output common voltage of the first to fourth embodiments. Of course, it can be used to generate Voutcm.

＜実施の形態８＞
図１２はこの発明の実施の形態８である差動増幅回路の構成を示す説明図である。同図に示すように、差動増幅回路２８はｎ個（ｎ≧２）の４入力構成の差動増幅段ＷＤＡ１〜ＷＤＡｎ、レプリカ回路９及びコンパレータ７から構成される。 <Eighth embodiment>
FIG. 12 is an explanatory diagram showing the configuration of the differential amplifier circuit according to the eighth embodiment of the present invention. As shown in the figure, the differential amplifier circuit 28 includes n (n ≧ 2) four-input differential amplifier stages WDA1 to WDAn, a replica circuit 9, and a comparator 7.

同図に示すように、実施の形態８の差動増幅回路２８は、差動増幅段ＷＤＡ１〜ＷＤＡｎはそれぞれにおいて、電源電圧Ｖdd，ノードＮ１間において、ＰＭＯＳトランジスタＭＰ１及びＭＰ３と並列に定電流源４１を設け、電源電圧Ｖdd，ノードＮ２間において、ＰＭＯＳトランジスタＭＰ１及びＭＰ４と並列に定電流源４２を設けている。定電流源４１は差動対をなるＮＭＯＳトランジスタＭＮ１１及びＭＮ１２を流れる電流量の一部をバイパスする働きを有する。同様にして、定電流源４２は差動対をなるＮＭＯＳトランジスタＭＮ１３及びＭＮ１４を流れる電流量の一部をバイパスする働きを有する。なお、他の構成は、図８で示した実施の形態４と同様であるため、説明を省略する。   As shown in the figure, in the differential amplifier circuit 28 of the eighth embodiment, each of the differential amplifier stages WDA1 to WDAn has a constant current source in parallel with the PMOS transistors MP1 and MP3 between the power supply voltage Vdd and the node N1. 41, and a constant current source 42 is provided in parallel with the PMOS transistors MP1 and MP4 between the power supply voltage Vdd and the node N2. The constant current source 41 has a function of bypassing a part of the amount of current flowing through the NMOS transistors MN11 and MN12 forming a differential pair. Similarly, the constant current source 42 has a function of bypassing a part of the amount of current flowing through the NMOS transistors MN13 and MN14 forming a differential pair. Other configurations are the same as those of the fourth embodiment shown in FIG.

一方、レプリカ回路９は、電源電圧Ｖdd，ノードＮ１２間において、ＰＭＯＳトランジスタＭＰ１ｒ及びＭＰ３ｒと並列に定電流源４３を設けている。定電流源４３はＮＭＯＳトランジスタＭＮ１ｒを流れる電流をバイパスする働きを有する。他の構成は図８で示した実施の形態４のレプリカ回路６と同様であるため説明を省略する。   On the other hand, the replica circuit 9 is provided with a constant current source 43 in parallel with the PMOS transistors MP1r and MP3r between the power supply voltage Vdd and the node N12. The constant current source 43 has a function of bypassing the current flowing through the NMOS transistor MN1r. The other configuration is the same as that of the replica circuit 6 of the fourth embodiment shown in FIG.

実施の形態８の差動増幅回路２８は、実施の形態３の差動増幅回路２３と同様の効果を奏するとともに、さらに、以下の効果を奏する。   The differential amplifier circuit 28 of the eighth embodiment has the same effects as the differential amplifier circuit 23 of the third embodiment, and further has the following effects.

実施の形態８の差動増幅回路２８は、追加された定電流源４１，４２によって、差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれの差動対に流れる電流の一部をバイパスすることにより、負荷となるゲートにバイアスされたＰＭＯＳトランジスタＭＰ３及びＭＰ４を流れる電流を調節することができる。すなわち、定電流源４１，４２の追加によって、差動増幅段の出力抵抗、出力コモン電圧Ｖoutcmとは、独立して差動対を流れる電流を設定することができる。   The differential amplifier circuit 28 of the eighth embodiment becomes a load by bypassing part of the current flowing through the differential pair of each of the differential amplifier stages WDA1 to WDAn with the added constant current sources 41 and 42. The current flowing through the PMOS transistors MP3 and MP4 biased at the gate can be adjusted. That is, by adding the constant current sources 41 and 42, the current flowing through the differential pair can be set independently of the output resistance of the differential amplification stage and the output common voltage Voutcm.

また、レプリカ回路９においても、定電流源４１，４２と等価な定電流源４３を設けることにより、定電流源４１，４２を有する差動増幅段ＷＤＡ１〜ＷＤＡｎそれぞれとの等価性を維持することができる。   In the replica circuit 9 as well, by providing a constant current source 43 equivalent to the constant current sources 41 and 42, the equivalence with each of the differential amplifier stages WDA1 to WDAn having the constant current sources 41 and 42 is maintained. Can do.

なお、実施の形態８では、図９で示した実施の形態５の差動増幅回路２５に定電流源４１〜４３を設けた構成を示したが同様にして、実施の形態１〜実施の形態４の差動増幅回路２１〜２４，実施の形態６及び実施の形態７の差動増幅回路２６及び差動増幅回路２７に定電流源４１〜４３を設けることができるのは勿論である。   Although the configuration in which the constant current sources 41 to 43 are provided in the differential amplifier circuit 25 of the fifth embodiment shown in FIG. 9 is shown in the eighth embodiment, similarly, the first to first embodiments are similarly described. Needless to say, the constant current sources 41 to 43 can be provided in the differential amplifier circuits 21 to 24, the differential amplifier circuit 26 and the differential amplifier circuit 27 of the sixth and seventh embodiments.

１，２ 増幅度合調整部、４，６，９ レプリカ回路、５，７ コンパレータ、１１，１２ 負荷素子、１７ 負荷素子、１８，４１〜４３ 定電流源、１９ 直列抵抗群、２０〜２８ 差動増幅回路、５１，５２ 基準出力コモン電圧生成回路、６１ プリアンプ部、６３ ラッチ部、６４ エンコーダ、６５ 基準電圧設定部、ＤＡ１〜ＤＡｎ，ＷＤＡ１〜ＷＤＡｎ 差動増幅段、ＭＮ１，ＭＮ２ ＮＭＯＳトランジスタ、ＭＰ１〜ＭＰ４ ＰＭＯＳトランジスタ。   1, 2, Amplification degree adjustment unit, 4, 6, 9 Replica circuit, 5, 7 Comparator, 11, 12 Load element, 17 Load element, 18, 41-43 Constant current source, 19 Series resistance group, 20-28 Differential Amplifier circuit 51, 52 Reference output common voltage generation circuit, 61 Preamplifier unit, 63 Latch unit, 64 Encoder, 65 Reference voltage setting unit, DA1-DAn, WDA1-WDAn Differential amplification stage, MN1, MN2 NMOS transistor, MP1- MP4 PMOS transistor.

Claims (3)

少なくとも一つの差動増幅器を有する差動増幅回路であって、
前記少なくとも一つの差動増幅器は、
第１及び第２の電源と、
制御電極に一方入力信号及び他方入力信号を受け、一方電極が共通に接続される一方及び他方差動トランジスタと、
前記一方及び他方差動トランジスタの一方電極と前記第２の電源との間に介挿される差動動作用定電流源と、
一方電極が共通に前記第１の電源に接続され、他方電極及び制御電極が共通接続され、他方電極が第１及び第２の出力部に接続される第１及び第２のトランジスタと、
一方電極が前記第１の電源に接続され、他方電極が前記第１及び第２の出力部に接続される第３及び第４のトランジスタと、
前記一方入力信号及び前記他方入力信号の同相入力時において、前記第１及び第２の出力部の電位が予め設定した基準出力コモン電圧になるように、前記第３及び第４のトランジスタの制御電極に制御信号を出力する出力コモン電圧制御部とを含み、
前記基準出力コモン電圧は、前記一方入力信号及び前記他方入力信号間の電位差である入力電位差が“０”のバランス状態時に、前記第１の電源から供給される第１の電源電圧と前記基準出力コモン電圧との差の絶対値が、前記第１及び第２のトランジスタの閾値電圧を下回る基準条件を満足するように設定される、
差動増幅回路。

A differential amplifier circuit having at least one differential amplifier,
The at least one differential amplifier comprises:
First and second power sources;
One and the other differential transistor receiving one input signal and the other input signal at the control electrode, and one electrode connected in common;
A constant current source for differential operation interposed between one electrode of the one and the other differential transistor and the second power supply;
First and second transistors having one electrode connected in common to the first power supply, the other electrode and the control electrode connected in common, and the other electrode connected to the first and second output units;
Third and fourth transistors having one electrode connected to the first power supply and the other electrode connected to the first and second outputs;
The control electrodes of the third and fourth transistors so that the potentials of the first and second output units become a preset reference output common voltage when the one input signal and the other input signal are input in phase. An output common voltage control unit that outputs a control signal to
The reference output common voltage includes a first power supply voltage supplied from the first power supply and the reference output in a balanced state where an input potential difference that is a potential difference between the one input signal and the other input signal is “0”. An absolute value of a difference from a common voltage is set so as to satisfy a reference condition below a threshold voltage of the first and second transistors;
Differential amplifier circuit.

請求項１記載の差動増幅回路であって、
前記出力コモン電圧制御部は、
一方電極が前記第１の電源に接続され、他方電極及び制御電極が共通接続され、他方電極がレプリカ用出力部となる第１のレプリカ用トランジスタと、
一方電極が前記第１の電源に接続され、他方電極が前記レプリカ用出力部に接続される第２のレプリカ用トランジスタと、
他方電極が前記レプリカ用出力部に接続され、制御電極にレプリカ用基準電圧を受けるレプリカ差動トランジスタと、
前記レプリカ差動トランジスタの一方電極と前記第２の電源との間に設けられるレプリカ動作用定電流源とを含み、
前記第１及び第２のレプリカ用トランジスタ並びに前記レプリカ差動トランジスタは前記第１及び第３のトランジスタ並びに前記一方差動トランジスタと等価に構成され、
前記出力コモン電圧制御部は、
前記レプリカ用出力部より得られる電位と前記基準出力コモン電圧とが一致するように前記第２のレプリカ用トランジスタの制御電極並びに前記第３及び第４のトランジスタの制御電極に制御信号を出力するコンパレータをさらに含む、
差動増幅回路。 The differential amplifier circuit according to claim 1,
The output common voltage controller is
A first replica transistor in which one electrode is connected to the first power supply, the other electrode and the control electrode are commonly connected, and the other electrode serves as a replica output unit;
A second replica transistor having one electrode connected to the first power supply and the other electrode connected to the replica output;
A replica differential transistor having the other electrode connected to the replica output unit and receiving a reference voltage for replica at the control electrode;
A replica operation constant current source provided between one electrode of the replica differential transistor and the second power supply;
The first and second replica transistors and the replica differential transistor are configured to be equivalent to the first and third transistors and the one differential transistor,
The output common voltage controller is
A comparator that outputs a control signal to the control electrode of the second replica transistor and the control electrodes of the third and fourth transistors so that the potential obtained from the replica output unit and the reference output common voltage match. Further including
Differential amplifier circuit. 請求項１あるいは請求項２に記載の差動増幅回路を備え、前記一方入力信号及び前記他方入力信号はアナログの入力電圧を含み、
前記差動増幅回路における前記少なくとも一つの差動増幅器による増幅結果に基づきデジタル信号を生成するデジタル信号生成部をさらに備える、
Ａ／Ｄ変換器。
The differential amplifier circuit according to claim 1 or 2, wherein the one input signal and the other input signal include an analog input voltage,
A digital signal generation unit that generates a digital signal based on an amplification result by the at least one differential amplifier in the differential amplifier circuit;
A / D converter.
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