JP5231924B2 - Semiconductor memory device - Google Patents
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Description
本発明は半導体記憶装置に関し、特に、１個のライトポートおよび２個のリードポートを持つＳＲＡＭのビットセルの構成に適用して好適なものである。 The present invention relates to a semiconductor memory device, and is particularly suitable for application to an SRAM bit cell configuration having one write port and two read ports.
ＳＲＡＭはリフレッシュ動作が要求されないため、ＤＲＡＭに比べて消費電力が低く、動作速度も速いことから、コンピュータのキャッシュメモリや携帯用電子製品に広く使われている。ここで、画像処理や通信処理などで用いられるシステム・オン・チップにおいては、処理の高速化を図るために、２つのＡ、Ｂポートから同時にアクセスできるデュアルポートＳＲＡＭを搭載したいという要求がある。このデュアルポートＳＲＡＭは、シングルポートＳＲＡＭのビットセルにさらに一対の伝送トランジスタを付加することで実現されている。 Since SRAM does not require a refresh operation, it has lower power consumption and higher operation speed than DRAM, and is therefore widely used in computer cache memories and portable electronic products. Here, in a system-on-chip used for image processing, communication processing, and the like, there is a demand for mounting a dual-port SRAM that can be accessed simultaneously from two A and B ports in order to increase the processing speed. This dual port SRAM is realized by adding a pair of transmission transistors to the bit cell of the single port SRAM.
また、例えば、特許文献１には、２ポートＳＲＡＭにおいて、記憶ノードに電位を相補的に保持するラッチ回路と、記憶ノードとビット線との間にそれぞれ配され、ワード線の活性化に応じてオンされるアクセストランジスタと、記憶ノードと接地電位との間にそれぞれ設けられ、ワード線の活性化に応じてオンされる書込みアクセストランジスタおよびサブビット線に応じてオンされる記憶レベル駆動トランジスタと、ワード線の活性化に応じてオンされる書込みアクセストランジスタおよびサブビット線に応じてオンされる記憶レベル駆動トランジスタとを設けることで、データ保持安定性と書込みマージンとを両立させる方法が開示されている。
Further, for example, in
しかしながら、従来の２ポートＳＲＡＭでは、書き込みと読み出しを同時に行うことはできるが、各ビットセルに２本のワード線しか配されていないため、１個のデータの書き込みと２つのリードポートによるデータの読み出しを同時に行うことができないという問題があった。 However, in the conventional 2-port SRAM, writing and reading can be performed simultaneously, but since only two word lines are arranged in each bit cell, writing one data and reading data by two read ports are possible. There was a problem that could not be performed at the same time.
そこで、本発明の目的は、１個のデータの書き込みと２つのリードポートによるデータの読み出しを同時に行うことが可能な半導体記憶装置を提供することである。 Accordingly, an object of the present invention is to provide a semiconductor memory device capable of simultaneously writing one data and reading data using two read ports.
上述した課題を解決するために、本発明の一態様によれば、第１の駆動トランジスタと、第２の駆動トランジスタと、前記第１の駆動トランジスタと直列に接続された第１の負荷トランジスタと、前記第２の駆動トランジスタと直列に接続された第２の負荷トランジスタと、前記第１の駆動トランジスタのゲートと前記第１の負荷トランジスタのゲートと前記第２の駆動トランジスタのドレインと前記第２の負荷トランジスタのドレインにドレインが接続された第１の伝送トランジスタと、前記第１の駆動トランジスタのドレインと前記第１の負荷トランジスタのドレインと前記第２の駆動トランジスタのゲートと前記第２の負荷トランジスタのゲートにドレインが接続された第２の伝送トランジスタと、前記第１の駆動トランジスタのゲートと前記第１の負荷トランジスタのゲートと前記第２の駆動トランジスタのドレインと前記第２の負荷トランジスタのドレインにゲートが接続された第１の読み出し専用駆動トランジスタと、前記第１の駆動トランジスタのドレインと前記第１の負荷トランジスタのドレインと前記第２の駆動トランジスタのゲートと前記第２の負荷トランジスタのゲートにゲートが接続された第２の読み出し専用駆動トランジスタと、前記第１の読み出し専用駆動トランジスタのドレインにドレインが接続された第１の読み出し専用伝送トランジスタと、前記第２の読み出し専用駆動トランジスタのドレインにドレインが接続された第２の読み出し専用伝送トランジスタと、前記第１の伝送トランジスタのゲートと前記第２の伝送トランジスタのゲートに接続された書き込み用ワード線と、前記第１の読み出し専用伝送トランジスタのゲートに接続された第１読み出し用ワード線と、前記第２の読み出し専用伝送トランジスタのゲートに接続された第２読み出し用ワード線と、前記第１の伝送トランジスタのソースに接続された第１書き込み用ビット線と、前記第２の伝送トランジスタのソースに接続された第２書き込み用ビット線と、前記第１の読み出し専用伝送トランジスタのソースに接続された第１読み出し用ビット線と、前記第２の読み出し専用伝送トランジスタのソースに接続された第２読み出し用ビット線とを備え、前記第１の伝送トランジスタのゲート電極と前記第２の読み出し専用伝送トランジスタのゲート電極とは互いに異なる直線上に配置されているとともに、前記第２の伝送トランジスタのゲート電極と前記第１の読み出し専用伝送トランジスタのゲート電極とは互いに異なる直線上に配置され、前記第１の伝送トランジスタのゲートおよび前記第２の負荷トランジスタのゲートは前記第１読み出し用ワード線下に配置され、前記第２の伝送トランジスタのゲートおよび前記第１の負荷トランジスタのゲートは前記第２読み出し用ワード線下に配置され、前記第１の読み出し専用伝送トランジスタのゲートおよび前記第２の読み出し専用伝送トランジスタのゲートは前記書き込み用ワード線下に配置されていることを特徴とする半導体記憶装置を提供する。 In order to solve the above-described problem , according to one aspect of the present invention, a first drive transistor, a second drive transistor, and a first load transistor connected in series with the first drive transistor, A second load transistor connected in series with the second drive transistor, a gate of the first drive transistor, a gate of the first load transistor, a drain of the second drive transistor, and the second A first transmission transistor having a drain connected to a drain of the load transistor; a drain of the first drive transistor; a drain of the first load transistor; a gate of the second drive transistor; and the second load. A second transmission transistor having a drain connected to the gate of the transistor; and a gate of the first driving transistor. A first read-only drive transistor having a gate connected to the gate of the first load transistor, the drain of the second drive transistor, the drain of the second load transistor, and the drain of the first drive transistor And a drain of the first load transistor, a gate of the second drive transistor, a second read-only drive transistor having a gate connected to the gate of the second load transistor, and the first read-only drive transistor A first read-only transmission transistor having a drain connected to the drain thereof, a second read-only transmission transistor having a drain connected to the drain of the second read-only drive transistor, and a gate of the first transmission transistor And the gate of the second transmission transistor Write word line, a first read word line connected to the gate of the first read-only transmission transistor, and a second read word line connected to the gate of the second read-only transmission transistor A first write bit line connected to the source of the first transmission transistor, a second write bit line connected to the source of the second transmission transistor, and the first read-only transmission transistor A first read bit line connected to the source of the first read transistor and a second read bit line connected to the source of the second read-only transfer transistor, the gate electrode of the first transfer transistor and the first The second transmission-only transmission transistors are arranged on different straight lines from the gate electrodes of the two read-only transmission transistors, and the second transmission The gate electrode of the transistor and the gate electrode of the first read-only transfer transistor are arranged on different straight lines, and the gate of the first transfer transistor and the gate of the second load transistor are the first read word. The gate of the second transmission transistor and the gate of the first load transistor are arranged under the second read word line, and the gate of the first read-only transmission transistor and the second the gate of the read-only transfer transistor to provide a semiconductor memory device which is characterized that you have been placed under the word line for the write.
以上説明したように、本発明によれば、１個のデータの書き込みと２つのリードポートによるデータの読み出しを同時に行うことが可能な半導体記憶装置を提供することができる。 As described above, according to the present invention, it is possible to provide a semiconductor memory device capable of simultaneously writing one data and reading data by two read ports.
以下、本発明の実施形態に係る半導体記憶装置について図面を参照しながら説明する。 A semiconductor memory device according to an embodiment of the present invention will be described below with reference to the drawings.
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体記憶装置のビットセルの回路構成を示す図である。
図１において、半導体記憶装置として用いられるＳＲＡＭのビットセルには、一対の駆動トランジスタＤ１、Ｄ２、一対の負荷トランジスタＬ１、Ｌ２、一対の伝送トランジスタＦ１、Ｆ２、一対の読み出し専用伝送トランジスタＦＲ１、ＦＲ２、一対の読み出し専用駆動トランジスタＤＲ１、ＤＲ２が設けられている。なお、負荷トランジスタＬ１、Ｌ２としては、Ｐチャンネル電界効果トランジスタ、駆動トランジスタＤ１、Ｄ２、伝送トランジスタＦ１、Ｆ２、読み出し専用伝送トランジスタＦＲ１、ＦＲ２、読み出し専用駆動トランジスタＤＲ１、ＤＲ２としては、Ｎチャンネル電界効果トランジスタを用いることができる。
(First embodiment)
FIG. 1 is a diagram showing a circuit configuration of a bit cell of a semiconductor memory device according to the first embodiment of the present invention.
In FIG. 1, an SRAM bit cell used as a semiconductor memory device includes a pair of drive transistors D1, D2, a pair of load transistors L1, L2, a pair of transmission transistors F1, F2, a pair of read-only transmission transistors FR1, FR2, A pair of read-only drive transistors DR1 and DR2 are provided. The load transistors L1 and L2 are P-channel field effect transistors, drive transistors D1 and D2, transmission transistors F1 and F2, read-only transmission transistors FR1 and FR2, and read-only drive transistors DR1 and DR2 are N-channel field effect. A transistor can be used.
また、このビットセルには、書き込み用ワード線ＷＷＬ、第１読み出し用ワード線ＲＷＬ１、第２読み出し用ワード線ＲＷＬ２、一対の書き込み用ビット線ＷＢＬｔ、ＷＢＬｃ、第１読み出し用ビット線ＲＢＬ１、第２読み出し用ビット線ＲＢＬ２が設けられている。 The bit cell includes a write word line WWL, a first read word line RWL1, a second read word line RWL2, a pair of write bit lines WBLt and WBLc, a first read bit line RBL1, and a second read. A bit line RBL2 is provided.
ここで、駆動トランジスタＤ１と負荷トランジスタＬ１とは互いに直列接続されることでＣＭＯＳインバータが構成されるとともに、駆動トランジスタＤ２と負荷トランジスタＬ２とは互いに直列接続されることでＣＭＯＳインバータが構成されている。そして、これらの一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。 Here, the drive transistor D1 and the load transistor L1 are connected to each other in series to form a CMOS inverter, and the drive transistor D2 and the load transistor L2 are connected to each other in series to form a CMOS inverter. . A flip-flop is configured by cross-coupling the outputs and inputs of the pair of CMOS inverters.
また、伝送トランジスタＦ１のドレインには、駆動トランジスタＤ１のゲートと負荷トランジスタＬ１のゲートと駆動トランジスタＤ２のドレインと負荷トランジスタＬ２のドレインが接続されている。 The drain of the transmission transistor F1 is connected to the gate of the driving transistor D1, the gate of the load transistor L1, the drain of the driving transistor D2, and the drain of the load transistor L2.
また、伝送トランジスタＦ２のドレインには、駆動トランジスタＤ１のドレインと負荷トランジスタＬ１のドレインと駆動トランジスタＤ２のゲートと負荷トランジスタＬ２のゲートが接続されている。 The drain of the transmission transistor F2 is connected to the drain of the driving transistor D1, the drain of the load transistor L1, the gate of the driving transistor D2, and the gate of the load transistor L2.
また、読み出し専用駆動トランジスタＤＲ１のゲートには、駆動トランジスタＤ１のゲートと負荷トランジスタＬ１のゲートと駆動トランジスタＤ２のドレインと負荷トランジスタＬ２のドレインが接続されている。 Further, the gate of the read-only drive transistor DR1 is connected to the gate of the drive transistor D1, the gate of the load transistor L1, the drain of the drive transistor D2, and the drain of the load transistor L2.
また、読み出し専用駆動トランジスタＤＲ２のゲートには、駆動トランジスタＤ１のドレインと負荷トランジスタＬ１のドレインと駆動トランジスタＤ２のゲートと負荷トランジスタＬ２のゲートが接続されている。 The gate of the read-only drive transistor DR2 is connected to the drain of the drive transistor D1, the drain of the load transistor L1, the gate of the drive transistor D2, and the gate of the load transistor L2.
また、読み出し専用伝送トランジスタＦＲ１のドレインには、読み出し専用駆動トランジスタＤＲ１のドレインが接続され、読み出し専用伝送トランジスタＦＲ２のドレインには、読み出し専用駆動トランジスタＤＲ２のドレインが接続されている。 The drain of the read-only transfer transistor FR1 is connected to the drain of the read-only drive transistor DR1, and the drain of the read-only transfer transistor FR2 is connected to the drain of the read-only drive transistor DR2.
また、書き込み用ワード線ＷＷＬには、伝送トランジスタＦ１、Ｆ２のゲートが接続されている。また、第１読み出し用ワード線ＲＷＬ１には、読み出し専用伝送トランジスタＦＲ１のゲートが接続されている。また、第２読み出し用ワード線ＲＷＬ２には、読み出し専用伝送トランジスタＦＲ２のゲートが接続されている。 Further, the gates of the transmission transistors F1 and F2 are connected to the write word line WWL. The gate of the read-only transmission transistor FR1 is connected to the first read word line RWL1. Further, the gate of the read-only transmission transistor FR2 is connected to the second read word line RWL2.
また、書き込み用ビット線ＷＢＬｔ、ＷＢＬｃには、伝送トランジスタＦ１、Ｆ２のソースがそれぞれ接続されている。また、第１読み出し用ビット線ＲＢＬ１には、読み出し専用伝送トランジスタＦＲ１のソースが接続されている。また、第２読み出し用ビット線ＲＢＬ２には、読み出し専用伝送トランジスタＦＲ２のソースが接続されている。 Further, the sources of the transmission transistors F1 and F2 are connected to the write bit lines WBLt and WBLc, respectively. The source of the read-only transmission transistor FR1 is connected to the first read bit line RBL1. The source of the read-only transmission transistor FR2 is connected to the second read bit line RBL2.
そして、ライトポートからビットセルにアクセスする場合、書き込み用ワード線ＷＷＬおよび書き込み用ビット線ＷＢＬｔ、ＷＢＬｃを介して、伝送トランジスタＦ１、Ｆ２を動作させることでビットセルを選択することができ、そのビットセルにライトポートからデータを書き込むことができる。 When accessing the bit cell from the write port, the bit cell can be selected by operating the transmission transistors F1 and F2 via the write word line WWL and the write bit lines WBLt and WBLc, and the bit cell is written. Data can be written from the port.
また、第１リードポートからビットセルにアクセスする場合、第１読み出し用ワード線ＲＷＬ１および第１読み出し用ビット線ＲＢＬ１を介して、読み出し専用伝送トランジスタＦＲ１を動作させることでビットセルを選択することができ、そのビットセルから第１リードポートにデータを読み出すことができる。 Further, when accessing the bit cell from the first read port, the bit cell can be selected by operating the read-only transmission transistor FR1 via the first read word line RWL1 and the first read bit line RBL1, Data can be read from the bit cell to the first read port.
また、第２リードポートからビットセルにアクセスする場合、第２読み出し用ワード線ＲＷＬ２および第２読み出し用ビット線ＲＢＬ２を介して、読み出し専用伝送トランジスタＦＲ２を動作させることでビットセルを選択することができ、そのビットセルから第２リードポートにデータを読み出すことができる。 When accessing the bit cell from the second read port, the bit cell can be selected by operating the read-only transmission transistor FR2 via the second read word line RWL2 and the second read bit line RBL2. Data can be read from the bit cell to the second read port.
これにより、１０個のトランジスタをビットセルに設けることで、１個のライトポートおよび２個のリードポートをＳＲＡＭに持たせることができ、１個のデータの書き込みと２つのリードポートによるデータの読み出しを同時に行わせることが可能となる。 Thus, by providing 10 transistors in the bit cell, the SRAM can have one write port and two read ports, and one data can be written and two read ports can be used to read data. It is possible to perform them simultaneously.
なお、読み出し専用駆動トランジスタＤＲ１を設けることにより、伝送トランジスタＦ１と読み出し専用伝送トランジスタＦＲ１とが同時にオンしている場合においても、第１読み出し用ビット線ＲＢＬ１の電位と書き込み用ビット線ＷＢＬｔの電位とが干渉するのを防止することが可能となる。また、読み出し専用駆動トランジスタＤＲ２を設けることにより、伝送トランジスタＦ２と読み出し専用伝送トランジスタＦＲ２とが同時にオンしている場合においても、第２読み出し用ビット線ＲＢＬ２の電位と書き込み用ビット線ＷＢＬｃの電位とが干渉するのを防止することが可能となる。 By providing the read-only drive transistor DR1, even when the transmission transistor F1 and the read-only transmission transistor FR1 are turned on at the same time, the potential of the first read bit line RBL1 and the potential of the write bit line WBLt Can be prevented from interfering with each other. Further, by providing the read-only drive transistor DR2, the potential of the second read bit line RBL2 and the potential of the write bit line WBLc can be obtained even when the transmission transistor F2 and the read-only transmission transistor FR2 are simultaneously turned on. Can be prevented from interfering with each other.
図２は、本発明の第１実施形態に係る半導体記憶装置のビットセルのレイアウト構成を示す平面図である。
図２において、半導体基板Ｓ１上には、ゲート電極Ｇ１〜Ｇ６が配置されている。ここで、ゲート電極Ｇ１〜Ｇ３は横方向に並べて配置されるとともに、ゲート電極Ｇ４〜Ｇ６は横方向に並べて配置されている。また、ゲート電極Ｇ１〜Ｇ３とゲート電極Ｇ４〜Ｇ６とは互いに回転対称になるように縦方向に並べて配置されている。
FIG. 2 is a plan view showing the layout configuration of the bit cells of the semiconductor memory device according to the first embodiment of the present invention.
In FIG. 2, gate electrodes G1 to G6 are arranged on the semiconductor substrate S1. Here, the gate electrodes G1 to G3 are arranged in the horizontal direction, and the gate electrodes G4 to G6 are arranged in the horizontal direction. The gate electrodes G1 to G3 and the gate electrodes G4 to G6 are arranged side by side in the vertical direction so as to be rotationally symmetric with each other.
そして、ゲート電極Ｇ１の両側にそれぞれ配置されるようにして拡散層Ｄ１、Ｄ１´が半導体基板Ｓ１に形成されることで、図１の読み出し専用伝送トランジスタＦＲ１が構成されている。また、ゲート電極Ｇ２の両側にそれぞれ配置されるようにして拡散層Ｄ２、Ｄ２´が半導体基板Ｓ１に形成されることで、図１の伝送トランジスタＦ１が構成されている。 Then, the diffusion layers D1 and D1 ′ are formed on the semiconductor substrate S1 so as to be disposed on both sides of the gate electrode G1, respectively, thereby configuring the read-only transmission transistor FR1 of FIG. Further, the diffusion layers D2 and D2 ′ are formed on the semiconductor substrate S1 so as to be disposed on both sides of the gate electrode G2, respectively, so that the transmission transistor F1 of FIG. 1 is configured.
また、ゲート電極Ｇ６の両側にそれぞれ配置されるようにして拡散層Ｄ８、Ｄ８´が半導体基板Ｓ１に形成されることで、図１の負荷トランジスタＬ１が構成されている。また、ゲート電極Ｇ６の両側にそれぞれ配置されるようにして拡散層Ｄ９、Ｄ９´が半導体基板Ｓ１に形成されることで、図１の駆動トランジスタＤ１が構成されている。また、ゲート電極Ｇ６の両側にそれぞれ配置されるようにして拡散層Ｄ１０、Ｄ１０´が半導体基板Ｓ１に形成されることで、図１の読み出し専用駆動トランジスタＤＲ１が構成されている。 Further, the diffusion layers D8 and D8 ′ are formed on the semiconductor substrate S1 so as to be disposed on both sides of the gate electrode G6, respectively, so that the load transistor L1 of FIG. 1 is configured. Further, the diffusion layers D9 and D9 ′ are formed on the semiconductor substrate S1 so as to be disposed on both sides of the gate electrode G6, respectively, thereby configuring the drive transistor D1 of FIG. Further, the diffusion layers D10 and D10 ′ are formed on the semiconductor substrate S1 so as to be disposed on both sides of the gate electrode G6, respectively, thereby configuring the read-only drive transistor DR1 of FIG.
また、ゲート電極Ｇ４の両側にそれぞれ配置されるようにして拡散層Ｄ６、Ｄ６´が半導体基板Ｓ１に形成されることで、図１の読み出し専用伝送トランジスタＦＲ２が構成されている。また、ゲート電極Ｇ５の両側にそれぞれ配置されるようにして拡散層Ｄ７、Ｄ７´が半導体基板Ｓ１に形成されることで、図１の伝送トランジスタＦ２が構成されている。 Further, the diffusion layers D6 and D6 ′ are formed on the semiconductor substrate S1 so as to be disposed on both sides of the gate electrode G4, respectively, thereby configuring the read-only transmission transistor FR2 of FIG. Further, the diffusion layers D7 and D7 ′ are formed on the semiconductor substrate S1 so as to be disposed on both sides of the gate electrode G5, respectively, thereby configuring the transmission transistor F2 in FIG.
また、ゲート電極Ｇ３の両側にそれぞれ配置されるようにして拡散層Ｄ３、Ｄ３´が半導体基板Ｓ１に形成されることで、図１の負荷トランジスタＬ２が構成されている。また、ゲート電極Ｇ３の両側にそれぞれ配置されるようにして拡散層Ｄ４、Ｄ４´が半導体基板Ｓ１に形成されることで、図１の駆動トランジスタＤ２が構成されている。また、ゲート電極Ｇ３の両側にそれぞれ配置されるようにして拡散層Ｄ５、Ｄ５´が半導体基板Ｓ１に形成されることで、図１の読み出し専用駆動トランジスタＤＲ２が構成されている。 Further, the diffusion layers D3 and D3 ′ are formed on the semiconductor substrate S1 so as to be disposed on both sides of the gate electrode G3, thereby configuring the load transistor L2 of FIG. Further, the diffusion layers D4 and D4 ′ are formed on the semiconductor substrate S1 so as to be disposed on both sides of the gate electrode G3, respectively, thereby configuring the drive transistor D2 of FIG. Further, the diffusion layers D5 and D5 ′ are formed on the semiconductor substrate S1 so as to be disposed on both sides of the gate electrode G3, respectively, thereby configuring the read-only drive transistor DR2 of FIG.
ここで、拡散層Ｄ１´と拡散層Ｄ１０´とは互いに接続され、拡散層Ｄ２´と拡散層Ｄ９´とは互いに接続され、拡散層Ｄ４´と拡散層Ｄ７´とは互いに接続され、拡散層Ｄ５´と拡散層Ｄ６´とは互いに接続されている。そして、拡散層Ｄ１、Ｄ１´、Ｄ１０、Ｄ１０´と拡散層Ｄ２、Ｄ２´、Ｄ９、Ｄ９´と拡散層Ｄ３、Ｄ３´と拡散層Ｄ８、Ｄ８´と拡散層Ｄ４、Ｄ４´、Ｄ７、Ｄ７´と拡散層Ｄ５、Ｄ５´、Ｄ６、Ｄ６´は、互いに素子分離領域を介して半導体基板Ｓ１上で素子分離されている。この素子分離領域としては、例えば、ＳＴＩ構造を用いるようにしてもよいし、ＬＯＣＯＳ構造を用いるようにしてもよい。 Here, the diffusion layer D1 ′ and the diffusion layer D10 ′ are connected to each other, the diffusion layer D2 ′ and the diffusion layer D9 ′ are connected to each other, the diffusion layer D4 ′ and the diffusion layer D7 ′ are connected to each other, and the diffusion layer D5 ′ and diffusion layer D6 ′ are connected to each other. The diffusion layers D1, D1 ′, D10, D10 ′, the diffusion layers D2, D2 ′, D9, D9 ′, the diffusion layers D3, D3 ′, the diffusion layers D8, D8 ′, and the diffusion layers D4, D4 ′, D7, D7 'And the diffusion layers D5, D5', D6, and D6 'are isolated from each other on the semiconductor substrate S1 through an element isolation region. As this element isolation region, for example, an STI structure may be used, or a LOCOS structure may be used.
そして、拡散層Ｄ１、Ｄ１´、Ｄ１０、Ｄ１０´と拡散層Ｄ２、Ｄ２´、Ｄ９、Ｄ９´と拡散層Ｄ３、Ｄ３´と拡散層Ｄ８、Ｄ８´と拡散層Ｄ４、Ｄ４´、Ｄ７、Ｄ７´と拡散層Ｄ５、Ｄ５´、Ｄ６、Ｄ６´は、横方向に並べて配置されている。また、拡散層Ｄ３、Ｄ３´、Ｄ４、Ｄ４´、Ｄ５、Ｄ５´にてゲート電極Ｇ３が共有され、拡散層Ｄ８、Ｄ８´、Ｄ９、Ｄ９´、Ｄ１０、Ｄ１０´にてゲート電極Ｇ６が共有されている。 The diffusion layers D1, D1 ′, D10, D10 ′, the diffusion layers D2, D2 ′, D9, D9 ′, the diffusion layers D3, D3 ′, the diffusion layers D8, D8 ′, and the diffusion layers D4, D4 ′, D7, D7 'And the diffusion layers D5, D5', D6, D6 'are arranged side by side in the horizontal direction. Further, the gate electrode G3 is shared by the diffusion layers D3, D3 ′, D4, D4 ′, D5, and D5 ′, and the gate electrode G6 is shared by the diffusion layers D8, D8 ′, D9, D9 ′, D10, and D10 ′. Has been.
そして、ゲート電極Ｇ１〜Ｇ６上には配線Ｈ１〜Ｈ１４が形成され、配線Ｈ１１〜Ｈ１４上には、書き込み用ビット線ＷＢＬｔ、ＷＢＬｃ、第１読み出し用ビット線ＲＢＬ１および第２読み出し用ビット線ＲＢＬ２が形成され、書き込み用ビット線ＷＢＬｔ、ＷＢＬｃ、第１読み出し用ビット線ＲＢＬ１および第２読み出し用ビット線ＲＢＬ２上には、書き込み用ワード線ＷＷＬ、第１読み出し用ワード線ＲＷＬ１および第２読み出し用ワード線ＲＷＬ２が形成されている。なお、配線Ｈ１〜Ｈ１４は第１層目配線層、書き込み用ビット線ＷＢＬｔ、ＷＢＬｃ、第１読み出し用ビット線ＲＢＬ１および第２読み出し用ビット線ＲＢＬ２は第２層目配線層、書き込み用ワード線ＷＷＬ、第１読み出し用ワード線ＲＷＬ１および第２読み出し用ワード線ＲＷＬ１は第３層目配線層を用いることができる。 Wirings H1 to H14 are formed on the gate electrodes G1 to G6, and the writing bit lines WBLt and WBLc, the first reading bit line RBL1 and the second reading bit line RBL2 are formed on the wirings H11 to H14. A write word line WWL, a first read word line RWL1, and a second read word line are formed on the write bit lines WBLt, WBLc, the first read bit line RBL1, and the second read bit line RBL2. RWL2 is formed. The wirings H1 to H14 are the first wiring layer, the writing bit lines WBLt and WBLc, the first reading bit line RBL1 and the second reading bit line RBL2 are the second wiring layer, and the writing word line WWL. The first read word line RWL1 and the second read word line RWL1 can use a third wiring layer.
ここで、書き込み用ビット線ＷＢＬｔ、ＷＢＬｃ、第１読み出し用ビット線ＲＢＬ１および第２読み出し用ビット線ＲＢＬ２は縦方向に並べて配置され、書き込み用ワード線ＷＷＬ、第１読み出し用ワード線ＲＷＬ１および第２読み出し用ワード線ＲＷＬ２は横方向に並べて配置されている。また、第１読み出し用ワード線ＲＷＬ１は、ゲート電極Ｇ１〜Ｇ３上に配置され、第２読み出し用ワード線ＲＷＬ２は、ゲート電極Ｇ４〜Ｇ６上に配置され、書き込み用ワード線ＷＷＬは、第１読み出し用ワード線ＲＷＬ１と第２読み出し用ワード線ＲＷＬ２との間に配置されている。 Here, the write bit lines WBLt and WBLc, the first read bit line RBL1 and the second read bit line RBL2 are arranged in the vertical direction, and the write word line WWL, the first read word line RWL1 and the second read bit line RBL1 are arranged in the vertical direction. The read word line RWL2 is arranged in the horizontal direction. The first read word line RWL1 is disposed on the gate electrodes G1 to G3, the second read word line RWL2 is disposed on the gate electrodes G4 to G6, and the write word line WWL is the first read. The second read word line RWL2 is disposed between the read word line RWL1 and the second read word line RWL2.
また、拡散層Ｄ１はコンタクトＣ１を介して配線Ｈ１に接続され、拡散層Ｄ２はコンタクトＣ４を介して配線Ｈ３に接続され、拡散層Ｄ３はコンタクトＣ７を介して配線Ｈ５に接続され、拡散層Ｄ４はコンタクトＣ２を介して配線Ｈ６に接続され、拡散層Ｄ５はコンタクトＣ８を介して配線Ｈ６に接続され、拡散層Ｄ６はコンタクトＣ１０を介して配線Ｈ８に接続され、拡散層Ｄ７はコンタクトＣ１３を介して配線Ｈ１０に接続され、拡散層Ｄ８はコンタクトＣ１６を介して配線Ｈ１２に接続され、拡散層Ｄ９はコンタクトＣ１１を介して配線Ｈ１３に接続され、拡散層Ｄ１０はコンタクトＣ１７を介して配線Ｈ１３に接続されている。 The diffusion layer D1 is connected to the wiring H1 through the contact C1, the diffusion layer D2 is connected to the wiring H3 through the contact C4, the diffusion layer D3 is connected to the wiring H5 through the contact C7, and the diffusion layer D4. Is connected to the wiring H6 through the contact C2, the diffusion layer D5 is connected to the wiring H6 through the contact C8, the diffusion layer D6 is connected to the wiring H8 through the contact C10, and the diffusion layer D7 is connected through the contact C13. The diffusion layer D8 is connected to the wiring H12 via the contact C16, the diffusion layer D9 is connected to the wiring H13 via the contact C11, and the diffusion layer D10 is connected to the wiring H13 via the contact C17. Has been.
また、拡散層Ｄ２´、Ｄ９´はコンタクトＣ５を介して配線Ｈ４に接続され、拡散層Ｄ８´はコンタクトＣ６を介して配線Ｈ４に接続され、拡散層Ｄ３´はコンタクトＣ１５を介して配線Ｈ１１に接続され、拡散層Ｄ４´、Ｄ７´はコンタクトＣ１４を介して配線Ｈ１１に接続されている。 The diffusion layers D2 ′ and D9 ′ are connected to the wiring H4 via the contact C5, the diffusion layer D8 ′ is connected to the wiring H4 via the contact C6, and the diffusion layer D3 ′ is connected to the wiring H11 via the contact C15. The diffusion layers D4 ′ and D7 ′ are connected to the wiring H11 via the contact C14.
また、ゲート電極Ｇ１はコンタクトＣ１８を介して配線Ｈ１４に接続され、ゲート電極Ｇ２はコンタクトＣ３を介して配線Ｈ２に接続され、ゲート電極Ｇ３はコンタクトＣ６を介して配線Ｈ４に接続され、ゲート電極Ｇ４はコンタクトＣ９を介して配線Ｈ７に接続され、ゲート電極Ｇ５はコンタクトＣ１３を介して配線Ｈ１０に接続され、ゲート電極Ｇ６はコンタクトＣ１５を介して配線Ｈ１１に接続されている。 The gate electrode G1 is connected to the wiring H14 through the contact C18, the gate electrode G2 is connected to the wiring H2 through the contact C3, the gate electrode G3 is connected to the wiring H4 through the contact C6, and the gate electrode G4. Is connected to the wiring H7 through the contact C9, the gate electrode G5 is connected to the wiring H10 through the contact C13, and the gate electrode G6 is connected to the wiring H11 through the contact C15.
なお、コンタクトＣ１〜Ｃ１８は、コンタクトＣ１〜Ｃ１８内に導電体が埋め込まれた埋め込みコンタクトを用いることができる。そして、この埋め込みコンタクトは、デュアルダマシン法などを用いることで、配線Ｈ１〜Ｈ１４とともに一括して形成することができる。 The contacts C1 to C18 can be embedded contacts in which a conductor is embedded in the contacts C1 to C18. The buried contacts can be formed together with the wirings H1 to H14 by using a dual damascene method or the like.
また、書き込み用ビット線ＷＢＬｔは、拡散層Ｄ２に接続され、書き込み用ビット線ＷＢＬｃは、拡散層Ｄ７に接続され、第１読み出し用ビット線ＲＢＬ１は、拡散層Ｄ１に接続され、第２読み出し用ビット線ＲＢＬ２は、拡散層Ｄ６に接続されている。また、書き込み用ワード線ＷＷＬは、コンタクトＣ１９、Ｃ２０をそれぞれ介して配線Ｈ２、Ｈ９にそれぞれ接続され、第１読み出し用ワード線ＲＷＬ１は、ゲート電極Ｇ１に接続され、第２読み出し用ワード線ＲＷＬ２は、ゲート電極Ｇ４に接続されている。 The write bit line WBLt is connected to the diffusion layer D2, the write bit line WBLc is connected to the diffusion layer D7, and the first read bit line RBL1 is connected to the diffusion layer D1, and the second read bit line is connected. The bit line RBL2 is connected to the diffusion layer D6. The write word line WWL is connected to the wirings H2 and H9 via the contacts C19 and C20, respectively. The first read word line RWL1 is connected to the gate electrode G1, and the second read word line RWL2 is Are connected to the gate electrode G4.
ここで、第１読み出し用ワード線ＲＷＬ１と第２読み出し用ワード線ＲＷＬ２との間に書き込み用ワード線ＷＷＬを配置することにより、１個のデータの書き込みと２個のデータの読み出しを同時に行わせることが可能となり、１０個のトランジスタをビットセルに設けた場合においても、１個のライトポートおよび２個のリードポートをＳＲＡＭに持たせることができる。 Here, by arranging the write word line WWL between the first read word line RWL1 and the second read word line RWL2, one data write and two data read are performed simultaneously. Even when ten transistors are provided in the bit cell, the SRAM can have one write port and two read ports.
なお、図２の実施形態では、図１の負荷トランジスタＬ１の拡散層Ｄ８、Ｄ８´と図１の駆動トランジスタＤ１の拡散層Ｄ９、Ｄ９´とを分離するとともに、図１の負荷トランジスタＬ２の拡散層Ｄ３、Ｄ３´と図１の駆動トランジスタＤ２の拡散層Ｄ４、Ｄ４´とを分離し、配線Ｈ４を介して拡散層Ｄ８´と拡散層Ｄ９´とを接続するとともに、配線Ｈ１１を介して拡散層Ｄ３´と拡散層Ｄ４´とを接続する方法について説明したが、拡散層Ｄ８´と拡散層Ｄ９´とを直接接続し、拡散層Ｄ３´と拡散層Ｄ４´とを直接接続するようにしてもよい。 In the embodiment of FIG. 2, the diffusion layers D8 and D8 ′ of the load transistor L1 of FIG. 1 are separated from the diffusion layers D9 and D9 ′ of the drive transistor D1 of FIG. 1, and the diffusion of the load transistor L2 of FIG. The layers D3 and D3 ′ are separated from the diffusion layers D4 and D4 ′ of the driving transistor D2 of FIG. 1, and the diffusion layers D8 ′ and D9 ′ are connected through the wiring H4 and diffused through the wiring H11. Although the method of connecting the layer D3 ′ and the diffusion layer D4 ′ has been described, the diffusion layer D8 ′ and the diffusion layer D9 ′ are directly connected, and the diffusion layer D3 ′ and the diffusion layer D4 ′ are directly connected. Also good.
（第２実施形態）
図３は、本発明の第２実施形態に係る半導体記憶装置のビットセルのレイアウト構成を示す平面図である。
図３において、半導体基板Ｓ２上には、ゲート電極Ｇ５１〜Ｇ５６が配置されている。ここで、ゲート電極Ｇ５１、Ｇ５３は、同一直線上に配置され、ゲート電極Ｇ５２、Ｇ５５は、ゲート電極Ｇ５１、Ｇ５３が配置された直線とは異なる直線上に配置され、ゲート電極Ｇ５４、Ｇ５６は、ゲート電極Ｇ５１、Ｇ５３およびゲート電極Ｇ５２、Ｇ５５がそれぞれ配置された直線とは異なる直線上に配置されている。また、ゲート電極Ｇ５１〜Ｇ５３とゲート電極Ｇ５４〜Ｇ５６とは互いに回転対称になるように縦方向に並べて配置されている。
(Second Embodiment)
FIG. 3 is a plan view showing the layout configuration of the bit cells of the semiconductor memory device according to the second embodiment of the present invention.
In FIG. 3, gate electrodes G51 to G56 are arranged on the semiconductor substrate S2. Here, the gate electrodes G51 and G53 are arranged on the same straight line, the gate electrodes G52 and G55 are arranged on a straight line different from the straight line on which the gate electrodes G51 and G53 are arranged, and the gate electrodes G54 and G56 are The gate electrodes G51 and G53 and the gate electrodes G52 and G55 are arranged on a straight line different from the straight line on which the gate electrodes G51 and G53 are arranged. The gate electrodes G51 to G53 and the gate electrodes G54 to G56 are arranged side by side in the vertical direction so as to be rotationally symmetric with each other.
そして、ゲート電極Ｇ５１の両側にそれぞれ配置されるようにして拡散層Ｄ５１、Ｄ５１´が半導体基板Ｓ２に形成されることで、図１の伝送トランジスタＦ１が構成されている。また、ゲート電極Ｇ５２の両側にそれぞれ配置されるようにして拡散層Ｄ５２、Ｄ５２´が半導体基板Ｓ２に形成されることで、図１の読み出し専用伝送トランジスタＦＲ１が構成されている。 Then, the diffusion layers D51 and D51 ′ are formed on the semiconductor substrate S2 so as to be disposed on both sides of the gate electrode G51, respectively, so that the transmission transistor F1 of FIG. 1 is configured. Further, the diffusion layers D52 and D52 ′ are formed on the semiconductor substrate S2 so as to be disposed on both sides of the gate electrode G52, respectively, thereby configuring the read-only transmission transistor FR1 of FIG.
また、ゲート電極Ｇ５６の両側にそれぞれ配置されるようにして拡散層Ｄ５８、Ｄ５８´が半導体基板Ｓ２に形成されることで、図１の負荷トランジスタＬ１が構成されている。また、ゲート電極Ｇ５６の両側にそれぞれ配置されるようにして拡散層Ｄ５９、Ｄ５９´が半導体基板Ｓ２に形成されることで、図１の読み出し専用駆動トランジスタＤＲ１が構成されている。また、ゲート電極Ｇ５６の両側にそれぞれ配置されるようにして拡散層Ｄ６０、Ｄ６０´が半導体基板Ｓ２に形成されることで、図１の駆動トランジスタＤ１が構成されている。 Further, the diffusion layers D58 and D58 ′ are formed on the semiconductor substrate S2 so as to be disposed on both sides of the gate electrode G56, respectively, thereby configuring the load transistor L1 of FIG. Further, the diffusion layers D59 and D59 ′ are formed on the semiconductor substrate S2 so as to be disposed on both sides of the gate electrode G56, respectively, thereby configuring the read-only drive transistor DR1 of FIG. Further, the diffusion layers D60 and D60 ′ are formed on the semiconductor substrate S2 so as to be disposed on both sides of the gate electrode G56, respectively, thereby configuring the drive transistor D1 of FIG.
また、ゲート電極Ｇ５４の両側にそれぞれ配置されるようにして拡散層Ｄ５６、Ｄ５６´が半導体基板Ｓ２に形成されることで、図１の伝送トランジスタＦ２が構成されている。また、ゲート電極Ｇ５５の両側にそれぞれ配置されるようにして拡散層Ｄ５７、Ｄ５７´が半導体基板Ｓ２に形成されることで、図１の読み出し専用伝送トランジスタＦＲ２が構成されている。 Further, the diffusion layers D56 and D56 ′ are formed on the semiconductor substrate S2 so as to be disposed on both sides of the gate electrode G54, respectively, so that the transmission transistor F2 of FIG. 1 is configured. Further, the diffusion layers D57 and D57 ′ are formed on the semiconductor substrate S2 so as to be disposed on both sides of the gate electrode G55, respectively, so that the read-only transmission transistor FR2 of FIG. 1 is configured.
また、ゲート電極Ｇ５３の両側にそれぞれ配置されるようにして拡散層Ｄ５３、Ｄ５３´が半導体基板Ｓ２に形成されることで、図１の負荷トランジスタＬ２が構成されている。また、ゲート電極Ｇ５３の両側にそれぞれ配置されるようにして拡散層Ｄ５４、Ｄ５４´が半導体基板Ｓ２１に形成されることで、図１の読み出し専用駆動トランジスタＤＲ２が構成されている。また、ゲート電極Ｇ５３の両側にそれぞれ配置されるようにして拡散層Ｄ５５、Ｄ５５´が半導体基板Ｓ２に形成されることで、図１の駆動トランジスタＤ２が構成されている。 Further, the diffusion layers D53 and D53 ′ are formed on the semiconductor substrate S2 so as to be disposed on both sides of the gate electrode G53, respectively, thereby configuring the load transistor L2 of FIG. In addition, the diffusion layers D54 and D54 ′ are formed on the semiconductor substrate S21 so as to be arranged on both sides of the gate electrode G53, respectively, so that the read-only drive transistor DR2 of FIG. 1 is configured. Further, the diffusion layers D55 and D55 ′ are formed on the semiconductor substrate S2 so as to be disposed on both sides of the gate electrode G53, respectively, thereby configuring the drive transistor D2 of FIG.
ここで、拡散層Ｄ５１´と拡散層Ｄ６０´とは互いに接続され、拡散層Ｄ５２´と拡散層Ｄ５９´とは互いに接続され、拡散層Ｄ５４´と拡散層Ｄ５７´とは互いに接続され、拡散層Ｄ５５´と拡散層Ｄ５６´とは互いに接続されている。そして、拡散層Ｄ５１、Ｄ５１´、Ｄ６０、Ｄ６０´と拡散層Ｄ５２、Ｄ５２´、Ｄ５９、Ｄ５９´と拡散層Ｄ５３、Ｄ５３´と拡散層Ｄ５８、Ｄ５８´と拡散層Ｄ５４、Ｄ５４´、Ｄ５７、Ｄ５７´と拡散層Ｄ５５、Ｄ５５´、Ｄ５６、Ｄ５６´は、互いに素子分離領域を介して半導体基板Ｓ２上で素子分離されている。この素子分離領域としては、例えば、ＳＴＩ構造を用いるようにしてもよいし、ＬＯＣＯＳ構造を用いるようにしてもよい。 Here, the diffusion layer D51 ′ and the diffusion layer D60 ′ are connected to each other, the diffusion layer D52 ′ and the diffusion layer D59 ′ are connected to each other, the diffusion layer D54 ′ and the diffusion layer D57 ′ are connected to each other, and the diffusion layer D55 ′ and diffusion layer D56 ′ are connected to each other. Diffusion layers D51, D51 ′, D60, D60 ′ and diffusion layers D52, D52 ′, D59, D59 ′, diffusion layers D53, D53 ′, diffusion layers D58, D58 ′, and diffusion layers D54, D54 ′, D57, D57 'And the diffusion layers D55, D55', D56, and D56 'are isolated from each other on the semiconductor substrate S2 via the element isolation region. As this element isolation region, for example, an STI structure may be used, or a LOCOS structure may be used.
そして、拡散層Ｄ５１、Ｄ５１´、Ｄ６０、Ｄ６０´と拡散層Ｄ５２、Ｄ５２´、Ｄ５９、Ｄ５９´と拡散層Ｄ５３、Ｄ５３´と拡散層Ｄ５８、Ｄ５８´と拡散層Ｄ５４、Ｄ５４´、Ｄ５７、Ｄ５７´と拡散層Ｄ５５、Ｄ５５´、Ｄ５６、Ｄ５６´は、横方向に並べて配置されている。また、拡散層Ｄ５３、Ｄ５３´、Ｄ５４、Ｄ５４´、Ｄ５５、Ｄ５５´にてゲート電極Ｇ５３が共有され、拡散層Ｄ５８、Ｄ５８´、Ｄ５９、Ｄ５９´、Ｄ６０、Ｄ６０´にてゲート電極Ｇ５６が共有されている。 Diffusion layers D51, D51 ′, D60, D60 ′ and diffusion layers D52, D52 ′, D59, D59 ′, diffusion layers D53, D53 ′, diffusion layers D58, D58 ′, and diffusion layers D54, D54 ′, D57, D57 'And the diffusion layers D55, D55', D56, and D56 'are arranged side by side in the horizontal direction. Further, the gate electrode G53 is shared by the diffusion layers D53, D53 ′, D54, D54 ′, D55, and D55 ′, and the gate electrode G56 is shared by the diffusion layers D58, D58 ′, D59, D59 ′, D60, and D60 ′. Has been.
そして、ゲート電極Ｇ５１〜Ｇ５６上には配線Ｈ５１〜Ｈ６４が形成され、配線Ｈ５１〜Ｈ６４上には、書き込み用ビット線ＷＢＬｔ、ＷＢＬｃ、第１読み出し用ビット線ＲＢＬ１および第２読み出し用ビット線ＲＢＬ２が形成され、書き込み用ビット線ＷＢＬｔ、ＷＢＬｃ、第１読み出し用ビット線ＲＢＬ１および第２読み出し用ビット線ＲＢＬ２上には、書き込み用ワード線ＷＷＬ、第１読み出し用ワード線ＲＷＬ１および第２読み出し用ワード線ＲＷＬ１が形成されている。なお、配線Ｈ５１〜Ｈ６４は第１層目配線層、書き込み用ビット線ＷＢＬｔ、ＷＢＬｃ、第１読み出し用ビット線ＲＢＬ１および第２読み出し用ビット線ＲＢＬ２は第２層目配線層、書き込み用ワード線ＷＷＬ、第１読み出し用ワード線ＲＷＬ１および第２読み出し用ワード線ＲＷＬ１は第３層目配線層を用いることができる。 Then, wirings H51 to H64 are formed on the gate electrodes G51 to G56, and the writing bit lines WBLt and WBLc, the first reading bit line RBL1 and the second reading bit line RBL2 are formed on the wirings H51 to H64. A write word line WWL, a first read word line RWL1, and a second read word line are formed on the write bit lines WBLt, WBLc, the first read bit line RBL1, and the second read bit line RBL2. RWL1 is formed. The wirings H51 to H64 are the first wiring layer, the write bit lines WBLt and WBLc, the first read bit line RBL1 and the second read bit line RBL2 are the second layer wiring layer, and the write word line WWL. The first read word line RWL1 and the second read word line RWL1 can use a third wiring layer.
ここで、書き込み用ビット線ＷＢＬｔ、ＷＢＬｃ、第１読み出し用ビット線ＲＢＬ１および第２読み出し用ビット線ＲＢＬ２は縦方向に並べて配置され、書き込み用ワード線ＷＷＬ、第１読み出し用ワード線ＲＷＬ１および第２読み出し用ワード線ＲＷＬ１は横方向に並べて配置されている。また、第１読み出し用ワード線ＲＷＬ１は、ゲート電極Ｇ５１、Ｇ５３上に配置され、第２読み出し用ワード線ＲＷＬ２は、ゲート電極Ｇ５４、Ｇ５６上に配置され、書き込み用ワード線ＷＷＬは、ゲート電極Ｇ５２、Ｇ５５上に配置されている。 Here, the write bit lines WBLt and WBLc, the first read bit line RBL1 and the second read bit line RBL2 are arranged in the vertical direction, and the write word line WWL, the first read word line RWL1 and the second read bit line RBL1 are arranged in the vertical direction. The read word line RWL1 is arranged in the horizontal direction. The first read word line RWL1 is disposed on the gate electrodes G51 and G53, the second read word line RWL2 is disposed on the gate electrodes G54 and G56, and the write word line WWL is disposed on the gate electrode G52. , G55.
また、拡散層Ｄ５１はコンタクトＣ５１を介して配線Ｈ５１に接続され、拡散層Ｄ５２はコンタクトＣ５３を介して配線Ｈ５３に接続され、拡散層Ｄ５３はコンタクトＣ５５を介して配線Ｈ５５に接続され、拡散層Ｄ５４はコンタクトＣ５７を介して配線Ｈ５６に接続され、拡散層Ｄ５５はコンタクトＣ５８を介して配線Ｈ５６に接続され、拡散層Ｄ５６はコンタクトＣ６１を介して配線Ｈ５８に接続され、拡散層Ｄ５７はコンタクトＣ６３を介して配線Ｈ６０に接続され、拡散層Ｄ５８はコンタクトＣ６５を介して配線Ｈ６２に接続され、拡散層Ｄ５９はコンタクトＣ６７を介して配線Ｈ６３に接続され、拡散層Ｄ６０はコンタクトＣ６８を介して配線Ｈ６３に接続されている。 Further, the diffusion layer D51 is connected to the wiring H51 through the contact C51, the diffusion layer D52 is connected to the wiring H53 through the contact C53, the diffusion layer D53 is connected to the wiring H55 through the contact C55, and the diffusion layer D54. Is connected to the wiring H56 via the contact C57, the diffusion layer D55 is connected to the wiring H56 via the contact C58, the diffusion layer D56 is connected to the wiring H58 via the contact C61, and the diffusion layer D57 is connected via the contact C63. The diffusion layer D58 is connected to the wiring H62 through the contact C65, the diffusion layer D59 is connected to the wiring H63 through the contact C67, and the diffusion layer D60 is connected to the wiring H63 through the contact C68. Has been.
また、拡散層Ｄ５１´、Ｄ６０´はコンタクトＣ６９を介して配線Ｈ５４に接続され、拡散層Ｄ５８´はコンタクトＣ６６を介して配線Ｈ５４に接続され、拡散層Ｄ５３´はコンタクトＣ５６を介して配線Ｈ６１に接続され、拡散層Ｄ５５´、Ｄ５６´はコンタクトＣ５９を介して配線Ｈ６１に接続されている。 Further, the diffusion layers D51 ′ and D60 ′ are connected to the wiring H54 via the contact C69, the diffusion layer D58 ′ is connected to the wiring H54 via the contact C66, and the diffusion layer D53 ′ is connected to the wiring H61 via the contact C56. The diffusion layers D55 ′ and D56 ′ are connected to the wiring H61 via the contact C59.
また、ゲート電極Ｇ５１はコンタクトＣ７０を介して配線Ｈ６４に接続され、ゲート電極Ｇ５２はコンタクトＣ５２を介して配線Ｈ５２に接続され、ゲート電極Ｇ５３はコンタクトＣ５４を介して配線Ｈ５４に接続され、ゲート電極Ｇ５４はコンタクトＣ６０を介して配線Ｈ５７に接続され、ゲート電極Ｇ５５はコンタクトＣ６２を介して配線Ｈ５９に接続され、ゲート電極Ｇ５６はコンタクトＣ６４を介して配線Ｈ６１に接続されている。 The gate electrode G51 is connected to the wiring H64 through the contact C70, the gate electrode G52 is connected to the wiring H52 through the contact C52, the gate electrode G53 is connected to the wiring H54 through the contact C54, and the gate electrode G54. Is connected to the wiring H57 through the contact C60, the gate electrode G55 is connected to the wiring H59 through the contact C62, and the gate electrode G56 is connected to the wiring H61 through the contact C64.
なお、コンタクトＣ５１〜Ｃ７０は、コンタクトＣ５１〜Ｃ７０内に導電体が埋め込まれた埋め込みコンタクトを用いることができる。そして、この埋め込みコンタクトは、デュアルダマシン法などを用いることで、配線Ｈ５１〜Ｈ６４とともに一括して形成することができる。 The contacts C51 to C70 can be embedded contacts in which a conductor is embedded in the contacts C51 to C70. The buried contacts can be formed together with the wirings H51 to H64 by using a dual damascene method or the like.
また、書き込み用ビット線ＷＢＬｔは、拡散層Ｄ５１に接続され、書き込み用ビット線ＷＢＬｃは、拡散層Ｄ５６に接続され、第１読み出し用ビット線ＲＢＬ１は、拡散層Ｄ５２に接続され、第２読み出し用ビット線ＲＢＬ２は、拡散層Ｄ５７に接続されている。また、書き込み用ワード線ＷＷＬは、ゲート電極Ｇ５１、Ｇ５４に接続され、第１読み出し用ワード線ＲＷＬ１は、ゲート電極Ｇ５２に接続され、第２読み出し用ワード線ＲＷＬ２は、ゲート電極Ｇ５５に接続されている。 Further, the write bit line WBLt is connected to the diffusion layer D51, the write bit line WBLc is connected to the diffusion layer D56, and the first read bit line RBL1 is connected to the diffusion layer D52, and is connected to the second read line. The bit line RBL2 is connected to the diffusion layer D57. The write word line WWL is connected to the gate electrodes G51 and G54, the first read word line RWL1 is connected to the gate electrode G52, and the second read word line RWL2 is connected to the gate electrode G55. Yes.
ここで、第１読み出し用ワード線ＲＷＬ１と第２読み出し用ワード線ＲＷＬ２との間に書き込み用ワード線ＷＷＬを配置することにより、１個のデータの書き込みと２個のデータの読み出しを同時に行わせることが可能となり、１個のライトポートおよび２個のリードポートをＳＲＡＭに持たせることができる。 Here, by arranging the write word line WWL between the first read word line RWL1 and the second read word line RWL2, one data write and two data read are performed simultaneously. The SRAM can have one write port and two read ports.
また、第１読み出し用ワード線ＲＷＬ１下にゲート電極Ｇ５１、Ｇ５３を配置し、第２読み出し用ワード線ＲＷＬ２下にゲート電極Ｇ５４、Ｇ５６を配置し、書き込み用ワード線ＷＷＬ下にゲート電極Ｇ５２、Ｇ５５を配置することで、ゲート電極Ｇ５１、Ｇ５３間の間隔を狭めることが可能となるとともに、ゲート電極Ｇ５４、Ｇ５６間の間隔を狭めることが可能となる。このため、ユニットの縦方向の寸法を増大させることなく、ユニットの横方向の寸法を減少させることが可能となり、ＳＲＡＭの集積度を向上させることが可能となるとともに、書き込み用ワード線ＷＷＬ、第１読み出し用ワード線ＲＷＬ１および第２読み出し用ワード線ＲＷＬ２の長さを短くすることが可能となる。この結果、書き込み用ワード線ＷＷＬ、第１読み出し用ワード線ＲＷＬ１および第２読み出し用ワード線ＲＷＬ２の抵抗を低下させることが可能となり、書き込み用ワード線ＷＷＬ、第１読み出し用ワード線ＲＷＬ１および第２読み出し用ワード線ＲＷＬ２の電位の立ち上がりの傾きを急峻化することが可能となることから、ＳＲＡＭの動作速度を向上させることができる。 Further, gate electrodes G51 and G53 are arranged under the first read word line RWL1, gate electrodes G54 and G56 are arranged under the second read word line RWL2, and gate electrodes G52 and G55 are arranged under the write word line WWL. By arranging this, it is possible to reduce the interval between the gate electrodes G51 and G53 and also reduce the interval between the gate electrodes G54 and G56. For this reason, it is possible to reduce the horizontal dimension of the unit without increasing the vertical dimension of the unit, to improve the integration density of the SRAM, and to increase the write word line WWL, It is possible to shorten the lengths of the first read word line RWL1 and the second read word line RWL2. As a result, the resistances of the write word line WWL, the first read word line RWL1, and the second read word line RWL2 can be reduced, and the write word line WWL, the first read word line RWL1, and the second read word line RWL1 are reduced. Since the rising slope of the potential of the read word line RWL2 can be made steep, the operation speed of the SRAM can be improved.
なお、図３の実施形態では、ゲート電極Ｇ５１、Ｇ５３を同一直線上に配置し、ゲート電極Ｇ５１、Ｇ５３が配置された直線とは異なる直線上にゲート電極Ｇ５２、Ｇ５５を配置し、ゲート電極Ｇ５１、Ｇ５３およびゲート電極Ｇ５２、Ｇ５５がそれぞれ配置された直線とは異なる直線上にゲート電極Ｇ５４、Ｇ５６を配置する方法について説明したが、ゲート電極Ｇ５１、Ｇ５２が互いに異なる直線上に配置されるとともに、ゲート電極Ｇ５４、Ｇ５５が互いに異なる直線上に配置されていればよい。例えば、ゲート電極Ｇ５１、Ｇ５４を同一直線上に配置し、ゲート電極Ｇ５１、Ｇ５４が配置された直線とは異なる直線上にゲート電極Ｇ５２、Ｇ５３を配置し、ゲート電極Ｇ５１、Ｇ５４およびゲート電極Ｇ５２、Ｇ５３がそれぞれ配置された直線とは異なる直線上にゲート電極Ｇ５５、Ｇ５６を配置するようにしてもよい。 In the embodiment of FIG. 3, the gate electrodes G51 and G53 are arranged on the same straight line, and the gate electrodes G52 and G55 are arranged on a straight line different from the straight line on which the gate electrodes G51 and G53 are arranged. , G53 and the gate electrodes G52 and G55 have been described on the method of disposing the gate electrodes G54 and G56 on a straight line different from the straight line on which the gate electrodes G52 and G55 are respectively disposed. The gate electrodes G54 and G55 only need to be arranged on different straight lines. For example, the gate electrodes G51 and G54 are arranged on the same straight line, the gate electrodes G52 and G53 are arranged on a straight line different from the straight line on which the gate electrodes G51 and G54 are arranged, and the gate electrodes G51 and G54 and the gate electrode G52, The gate electrodes G55 and G56 may be arranged on a straight line different from the straight line on which G53 is arranged.
また、図３の実施形態では、図１の負荷トランジスタＬ１の拡散層Ｄ５８、Ｄ５８´と図１の駆動トランジスタＤ１の拡散層Ｄ６０、Ｄ６０´とを分離するとともに、図１の負荷トランジスタＬ２の拡散層Ｄ５３、Ｄ５３´と図１の駆動トランジスタＤ２の拡散層Ｄ５５、Ｄ５５´とを分離し、負荷トランジスタＬ１の拡散層Ｄ５８、Ｄ５８´と駆動トランジスタＤ１の拡散層Ｄ６０、Ｄ６０´との間に読み出し専用駆動トランジスタＤＲ１の拡散層Ｄ５９、Ｄ５９´を配置するとともに、負荷トランジスタＬ２の拡散層Ｄ５３、Ｄ５３´と駆動トランジスタＤ２の拡散層Ｄ５５、Ｄ５５´との間に読み出し専用駆動トランジスタＤＲ２の拡散層Ｄ５４、Ｄ５４´を配置する方法について説明したが、負荷トランジスタＬ１の拡散層Ｄ５８、Ｄ５８´と駆動トランジスタＤ１の拡散層Ｄ６０、Ｄ６０´とを互いに隣接させて配置するとともに、負荷トランジスタＬ２の拡散層Ｄ５３、Ｄ５３´と駆動トランジスタＤ２の拡散層Ｄ５５、Ｄ５５´とを互いに隣接させて配置するようにしてもよい。 3, the diffusion layers D58 and D58 ′ of the load transistor L1 in FIG. 1 and the diffusion layers D60 and D60 ′ of the drive transistor D1 in FIG. 1 are separated, and the diffusion of the load transistor L2 in FIG. The layers D53 and D53 ′ are separated from the diffusion layers D55 and D55 ′ of the driving transistor D2 of FIG. 1, and the reading is performed between the diffusion layers D58 and D58 ′ of the load transistor L1 and the diffusion layers D60 and D60 ′ of the driving transistor D1. The diffusion layers D59 and D59 ′ of the dedicated drive transistor DR1 are arranged, and the diffusion layer D54 of the read-only drive transistor DR2 is disposed between the diffusion layers D53 and D53 ′ of the load transistor L2 and the diffusion layers D55 and D55 ′ of the drive transistor D2. , D54 ′ has been described, but the diffusion layers D58 and D58 ′ of the load transistor L1 are described. And the diffusion layers D60 and D60 ′ of the driving transistor D1 are disposed adjacent to each other, and the diffusion layers D53 and D53 ′ of the load transistor L2 and the diffusion layers D55 and D55 ′ of the driving transistor D2 are disposed adjacent to each other. You may do it.
（第３実施形態）
図４は、本発明の第３実施形態に係る半導体記憶装置のビットセルの回路構成を示す図である。
図４において、半導体記憶装置として用いられるＳＲＡＭのビットセルには、一対の駆動トランジスタＤ１１、Ｄ１２、一対の負荷トランジスタＬ１１、Ｌ１２、一対の伝送トランジスタＦ１１、Ｆ１２、一対の読み出し専用伝送トランジスタＦＲ１１、ＦＲ１２が設けられている。なお、負荷トランジスタＬ１１、Ｌ１２としては、Ｐチャンネル電界効果トランジスタ、駆動トランジスタＤ１１、Ｄ１２、伝送トランジスタＦ１１、Ｆ１２、読み出し専用伝送トランジスタＦＲ１１、ＦＲ１２としては、Ｎチャンネル電界効果トランジスタを用いることができる。
また、このビットセルには、書き込み用ワード線ＷＷＬ、第１読み出し用ワード線ＲＷＬ１、第２読み出し用ワード線ＲＷＬ１、一対の書き込み用ビット線ＷＢＬｔ、ＷＢＬｃ、第１読み出し用ビット線ＲＢＬ１、第２読み出し用ビット線ＲＢＬ２が設けられている。
(Third embodiment)
FIG. 4 is a diagram showing a circuit configuration of the bit cell of the semiconductor memory device according to the third embodiment of the present invention.
In FIG. 4, a SRAM bit cell used as a semiconductor memory device includes a pair of drive transistors D11 and D12, a pair of load transistors L11 and L12, a pair of transmission transistors F11 and F12, and a pair of read-only transmission transistors FR11 and FR12. Is provided. As the load transistors L11 and L12, P-channel field effect transistors, drive transistors D11 and D12, transmission transistors F11 and F12, and read-only transmission transistors FR11 and FR12 can be N-channel field effect transistors.
The bit cell includes a write word line WWL, a first read word line RWL1, a second read word line RWL1, a pair of write bit lines WBLt and WBLc, a first read bit line RBL1, and a second read. A bit line RBL2 is provided.
ここで、駆動トランジスタＤ１１と負荷トランジスタＬ１１とは互いに直列接続されることでＣＭＯＳインバータが構成されるとともに、駆動トランジスタＤ１２と負荷トランジスタＬ１２とは互いに直列接続されることでＣＭＯＳインバータが構成されている。そして、これらの一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。 Here, the drive transistor D11 and the load transistor L11 are connected in series to constitute a CMOS inverter, and the drive transistor D12 and the load transistor L12 are connected in series to constitute a CMOS inverter. . A flip-flop is configured by cross-coupling the outputs and inputs of the pair of CMOS inverters.
また、伝送トランジスタＦ１１のドレインには、駆動トランジスタＤ１１のゲートと負荷トランジスタＬ１１のゲートと駆動トランジスタＤ１２のドレインと負荷トランジスタＬ１２のドレインが接続されている。 The drain of the transmission transistor F11 is connected to the gate of the driving transistor D11, the gate of the load transistor L11, the drain of the driving transistor D12, and the drain of the load transistor L12.
また、伝送トランジスタＦ１２のドレインには、駆動トランジスタＤ１１のドレインと負荷トランジスタＬ１１のドレインと駆動トランジスタＤ１２のゲートと負荷トランジスタＬ１２のゲートが接続されている。 The drain of the transmission transistor F12 is connected to the drain of the driving transistor D11, the drain of the load transistor L11, the gate of the driving transistor D12, and the gate of the load transistor L12.
また、読み出し専用伝送トランジスタＦＲ１１のドレインには、駆動トランジスタＤ１１のゲートと負荷トランジスタＬ１１のゲートと駆動トランジスタＤ１２のドレインと負荷トランジスタＬ１２のドレインが接続されている。 The drain of the read-only transmission transistor FR11 is connected to the gate of the drive transistor D11, the gate of the load transistor L11, the drain of the drive transistor D12, and the drain of the load transistor L12.
また、読み出し専用伝送トランジスタＦＲ１２のドレインには、駆動トランジスタＤ１１のドレインと負荷トランジスタＬ１１のドレインと駆動トランジスタＤ１２のゲートと負荷トランジスタＬ１２のゲートが接続されている。 Further, the drain of the read-only transmission transistor FR12 is connected to the drain of the drive transistor D11, the drain of the load transistor L11, the gate of the drive transistor D12, and the gate of the load transistor L12.
また、書き込み用ワード線ＷＷＬには、伝送トランジスタＦ１１、Ｆ１２のゲートが接続されている。また、第１読み出し用ワード線ＲＷＬ１には、読み出し専用伝送トランジスタＦＲ１１のゲートが接続されている。また、第２読み出し用ワード線ＲＷＬ２には、読み出し専用伝送トランジスタＦＲ１２のゲートが接続されている。 The gates of the transfer transistors F11 and F12 are connected to the write word line WWL. The gate of the read-only transmission transistor FR11 is connected to the first read word line RWL1. Further, the gate of the read-only transmission transistor FR12 is connected to the second read word line RWL2.
また、書き込み用ビット線ＷＢＬｔ、ＷＢＬｃには、伝送トランジスタＦ１１、Ｆ１２のソースがそれぞれ接続されている。また、第１読み出し用ビット線ＲＢＬ１には、読み出し専用伝送トランジスタＦＲ１１のソースが接続されている。また、第２読み出し用ビット線ＲＢＬ２には、読み出し専用伝送トランジスタＦＲ１２のソースが接続されている。 The sources of transmission transistors F11 and F12 are connected to the write bit lines WBLt and WBLc, respectively. The source of the read-only transmission transistor FR11 is connected to the first read bit line RBL1. The source of the read-only transmission transistor FR12 is connected to the second read bit line RBL2.
そして、ライトポートからビットセルにアクセスする場合、書き込み用ワード線ＷＷＬおよび書き込み用ビット線ＷＢＬｔ、ＷＢＬｃを介して、伝送トランジスタＦ１１、Ｆ１２を動作させることでビットセルを選択することができ、そのビットセルにライトポートからデータを書き込むことができる。 When accessing the bit cell from the write port, the bit cell can be selected by operating the transmission transistors F11 and F12 via the write word line WWL and the write bit lines WBLt and WBLc, and the bit cell can be written to. Data can be written from the port.
また、第１リードポートからビットセルにアクセスする場合、第１読み出し用ワード線ＲＷＬ１および第１読み出し用ビット線ＲＢＬ１を介して、読み出し専用伝送トランジスタＦＲ１１を動作させることでビットセルを選択することができ、そのビットセルから第１リードポートにデータを読み出すことができる。 Further, when accessing a bit cell from the first read port, the bit cell can be selected by operating the read-only transmission transistor FR11 via the first read word line RWL1 and the first read bit line RBL1, Data can be read from the bit cell to the first read port.
また、第２リードポートからビットセルにアクセスする場合、第２読み出し用ワード線ＲＷＬ２および第２読み出し用ビット線ＲＢＬ２を介して、読み出し専用伝送トランジスタＦＲ１２を動作させることでビットセルを選択することができ、そのビットセルから第２リードポートにデータを読み出すことができる。 When accessing the bit cell from the second read port, the bit cell can be selected by operating the read-only transmission transistor FR12 via the second read word line RWL2 and the second read bit line RBL2. Data can be read from the bit cell to the second read port.
これにより、８個のトランジスタをビットセルに設けることで、１個のライトポートおよび２個のリードポートをＳＲＡＭに持たせることができ、１個のデータの書き込みと２つのリードポートによるデータの読み出しを同時に行わせることが可能となる。 Thus, by providing eight transistors in the bit cell, the SRAM can have one write port and two read ports, and one data can be written and two data can be read from the two read ports. It is possible to perform them simultaneously.
図５は、本発明の第３実施形態に係る半導体記憶装置のビットセルのレイアウト構成を示す平面図である。
図５において、半導体基板Ｓ３上には、ゲート電極Ｇ２１〜Ｇ２６が配置されている。ここで、ゲート電極Ｇ２１〜Ｇ２３は横方向に並べて配置されるとともに、ゲート電極Ｇ２４〜Ｇ２６は横方向に並べて配置されている。また、ゲート電極Ｇ２１〜Ｇ２３とゲート電極Ｇ２４〜Ｇ２６とは互いに回転対称になるように縦方向に並べて配置されている。
FIG. 5 is a plan view showing the layout configuration of the bit cells of the semiconductor memory device according to the third embodiment of the present invention.
In FIG. 5, gate electrodes G21 to G26 are arranged on the semiconductor substrate S3. Here, the gate electrodes G21 to G23 are arranged in the horizontal direction, and the gate electrodes G24 to G26 are arranged in the horizontal direction. The gate electrodes G21 to G23 and the gate electrodes G24 to G26 are arranged side by side in the vertical direction so as to be rotationally symmetric with each other.
そして、ゲート電極Ｇ２１の両側にそれぞれ配置されるようにして拡散層Ｄ２１、Ｄ２１´が半導体基板Ｓ３に形成されることで、図４の読み出し専用伝送トランジスタＦＲ１１が構成されている。また、ゲート電極Ｇ２２の両側にそれぞれ配置されるようにして拡散層Ｄ２２、Ｄ２２´が半導体基板Ｓ３に形成されることで、図４の伝送トランジスタＦ１１が構成されている。 Then, the diffusion layers D21 and D21 ′ are formed on the semiconductor substrate S3 so as to be arranged on both sides of the gate electrode G21, thereby configuring the read-only transmission transistor FR11 of FIG. Further, the diffusion layers D22 and D22 ′ are formed on the semiconductor substrate S3 so as to be disposed on both sides of the gate electrode G22, respectively, so that the transmission transistor F11 of FIG. 4 is configured.
また、ゲート電極Ｇ２３の両側にそれぞれ配置されるようにして拡散層Ｄ２３、Ｄ２３´が半導体基板Ｓ３に形成されることで、図４の負荷トランジスタＬ１１が構成されている。また、ゲート電極Ｇ２３の両側にそれぞれ配置されるようにして拡散層Ｄ２４、Ｄ２４´が半導体基板Ｓ３に形成されることで、図４の駆動トランジスタＤ１１が構成されている。 Also, the diffusion layers D23 and D23 ′ are formed on the semiconductor substrate S3 so as to be disposed on both sides of the gate electrode G23, thereby configuring the load transistor L11 of FIG. Further, the diffusion layers D24 and D24 ′ are formed on the semiconductor substrate S3 so as to be disposed on both sides of the gate electrode G23, respectively, so that the driving transistor D11 of FIG. 4 is configured.
また、ゲート電極Ｇ２４の両側にそれぞれ配置されるようにして拡散層Ｄ２５、Ｄ２５´が半導体基板Ｓ３に形成されることで、図４の読み出し専用伝送トランジスタＦＲ１２が構成されている。また、ゲート電極Ｇ２５の両側にそれぞれ配置されるようにして拡散層Ｄ２６、Ｄ２６´が半導体基板Ｓ３に形成されることで、図４の伝送トランジスタＦ１２が構成されている。 Further, the diffusion layers D25 and D25 ′ are formed on the semiconductor substrate S3 so as to be disposed on both sides of the gate electrode G24, respectively, thereby configuring the read-only transmission transistor FR12 of FIG. Further, the diffusion layers D26 and D26 ′ are formed on the semiconductor substrate S3 so as to be disposed on both sides of the gate electrode G25, respectively, thereby configuring the transmission transistor F12 of FIG.
また、ゲート電極Ｇ２６の両側にそれぞれ配置されるようにして拡散層Ｄ２７、Ｄ２７´が半導体基板Ｓ３に形成されることで、図４の負荷トランジスタＬ１２が構成されている。また、ゲート電極Ｇ２６の両側にそれぞれ配置されるようにして拡散層Ｄ２８、Ｄ２８´が半導体基板Ｓ３に形成されることで、図４の駆動トランジスタＤ１２が構成されている。 Further, the diffusion layers D27 and D27 ′ are formed on the semiconductor substrate S3 so as to be disposed on both sides of the gate electrode G26, respectively, thereby configuring the load transistor L12 of FIG. Also, the diffusion layers D28 and D28 ′ are formed on the semiconductor substrate S3 so as to be disposed on both sides of the gate electrode G26, respectively, thereby configuring the drive transistor D12 of FIG.
ここで、拡散層Ｄ２１、Ｄ２１´と拡散層Ｄ２２、Ｄ２２´と拡散層Ｄ２３、Ｄ２３´と拡散層Ｄ２４、Ｄ２４´と拡散層Ｄ２５、Ｄ２５´、Ｄ２６、Ｄ２６´と拡散層Ｄ２７、Ｄ２７´と拡散層Ｄ２８、Ｄ２８´は、互いに素子分離領域を介して半導体基板Ｓ３上で素子分離されている。この素子分離領域としては、例えば、ＳＴＩ構造を用いるようにしてもよいし、ＬＯＣＯＳ構造を用いるようにしてもよい。 Here, diffusion layers D21, D21 ′, diffusion layers D22, D22 ′, diffusion layers D23, D23 ′, diffusion layers D24, D24 ′, diffusion layers D25, D25 ′, D26, D26 ′ and diffusion layers D27, D27 ′ The diffusion layers D28 and D28 'are isolated from each other on the semiconductor substrate S3 via an element isolation region. As this element isolation region, for example, an STI structure may be used, or a LOCOS structure may be used.
そして、拡散層Ｄ２１、Ｄ２１´と拡散層Ｄ２２、Ｄ２２´と拡散層Ｄ２３、Ｄ２３´と拡散層Ｄ２４、Ｄ２４´は、横方向に並べて配置されるとともに、拡散層Ｄ２５、Ｄ２５´、Ｄ２６、Ｄ２６´と拡散層Ｄ２７、Ｄ２７´と拡散層Ｄ２８、Ｄ２８´は、横方向に並べて配置されている。また、拡散層Ｄ２３、Ｄ２３´、Ｄ２４、Ｄ２４´にてゲート電極Ｇ２３が共有され、拡散層Ｄ２７、Ｄ２７´、Ｄ２８、Ｄ２８´にてゲート電極Ｇ２６が共有されている。 The diffusion layers D21, D21 ′, the diffusion layers D22, D22 ′, the diffusion layers D23, D23 ′, and the diffusion layers D24, D24 ′ are arranged side by side in the horizontal direction, and the diffusion layers D25, D25 ′, D26, D26 are arranged. ', The diffusion layers D27, D27' and the diffusion layers D28, D28 'are arranged side by side in the horizontal direction. Further, the gate electrode G23 is shared by the diffusion layers D23, D23 ′, D24, and D24 ′, and the gate electrode G26 is shared by the diffusion layers D27, D27 ′, D28, and D28 ′.
そして、ゲート電極Ｇ２１〜Ｇ２６上には配線Ｈ２１〜Ｈ３４が形成され、配線Ｈ２１〜Ｈ３４上には、書き込み用ビット線ＷＢＬｔ、ＷＢＬｃ、第１読み出し用ビット線ＲＢＬ１および第２読み出し用ビット線ＲＢＬ２が形成され、書き込み用ビット線ＷＢＬｔ、ＷＢＬｃ、第１読み出し用ビット線ＲＢＬ１および第２読み出し用ビット線ＲＢＬ２上には、書き込み用ワード線ＷＷＬ、第１読み出し用ワード線ＲＷＬ１および第２読み出し用ワード線ＲＷＬ１が形成されている。なお、配線Ｈ２１〜Ｈ３４は第１層目配線層、書き込み用ビット線ＷＢＬｔ、ＷＢＬｃ、第１読み出し用ビット線ＲＢＬ１および第２読み出し用ビット線ＲＢＬ２は第２層目配線層、書き込み用ワード線ＷＷＬ、第１読み出し用ワード線ＲＷＬ１および第２読み出し用ワード線ＲＷＬ１は第３層目配線層を用いることができる。 Wirings H21 to H34 are formed on the gate electrodes G21 to G26, and the writing bit lines WBLt and WBLc, the first reading bit line RBL1 and the second reading bit line RBL2 are formed on the wirings H21 to H34. A write word line WWL, a first read word line RWL1, and a second read word line are formed on the write bit lines WBLt, WBLc, the first read bit line RBL1, and the second read bit line RBL2. RWL1 is formed. The wirings H21 to H34 are the first wiring layer, the writing bit lines WBLt and WBLc, the first reading bit line RBL1 and the second reading bit line RBL2 are the second wiring layer, and the writing word line WWL. The first read word line RWL1 and the second read word line RWL1 can use a third wiring layer.
ここで、書き込み用ビット線ＷＢＬｔ、ＷＢＬｃ、第１読み出し用ビット線ＲＢＬ１および第２読み出し用ビット線ＲＢＬ２は縦方向に並べて配置され、書き込み用ワード線ＷＷＬ、第１読み出し用ワード線ＲＷＬ１および第２読み出し用ワード線ＲＷＬ１は横方向に並べて配置されている。また、第１読み出し用ワード線ＲＷＬ１は、ゲート電極Ｇ２１〜Ｇ２３上に配置され、第２読み出し用ワード線ＲＷＬ２は、ゲート電極Ｇ２４〜Ｇ２６上に配置され、書き込み用ワード線ＷＷＬは、第１読み出し用ワード線ＲＷＬ１と第２読み出し用ワード線ＲＷＬ２との間に配置されている。 Here, the write bit lines WBLt and WBLc, the first read bit line RBL1 and the second read bit line RBL2 are arranged in the vertical direction, and the write word line WWL, the first read word line RWL1 and the second read bit line RBL1 are arranged in the vertical direction. The read word line RWL1 is arranged in the horizontal direction. The first read word line RWL1 is disposed on the gate electrodes G21 to G23, the second read word line RWL2 is disposed on the gate electrodes G24 to G26, and the write word line WWL is the first read. The second read word line RWL2 is disposed between the read word line RWL1 and the second read word line RWL2.
また、拡散層Ｄ２１はコンタクトＣ２１を介して配線Ｈ２１に接続され、拡散層Ｄ２２はコンタクトＣ２３を介して配線Ｈ２２に接続され、拡散層Ｄ２３はコンタクトＣ２４を介して配線Ｈ２３に接続され、拡散層Ｄ２４はコンタクトＣ２５、Ｃ２６を介して配線Ｈ２４に接続され、拡散層Ｄ２５はコンタクトＣ２７を介して配線Ｈ２６に接続され、拡散層Ｄ２６はコンタクトＣ２９を介して配線Ｈ２７に接続され、拡散層Ｄ２７はコンタクトＣ３０を介して配線Ｈ２８に接続され、拡散層Ｄ２８はコンタクトＣ３１、Ｃ３２を介して配線Ｈ２９に接続されている。 Further, the diffusion layer D21 is connected to the wiring H21 through the contact C21, the diffusion layer D22 is connected to the wiring H22 through the contact C23, the diffusion layer D23 is connected to the wiring H23 through the contact C24, and the diffusion layer D24. Is connected to the wiring H24 via the contacts C25 and C26, the diffusion layer D25 is connected to the wiring H26 via the contact C27, the diffusion layer D26 is connected to the wiring H27 via the contact C29, and the diffusion layer D27 is connected to the contact C30. The diffusion layer D28 is connected to the wiring H29 via contacts C31 and C32.
また、拡散層Ｄ２１´はコンタクトＣ３３を介して配線Ｈ３３に接続され、拡散層Ｄ２２´はコンタクトＣ３４を介して配線Ｈ３３に接続され、拡散層Ｄ２３´はコンタクトＣ４０を介して配線Ｈ３２に接続され、拡散層Ｄ２４´はコンタクトＣ３６、Ｃ３７を介して配線Ｈ３２に接続され、拡散層Ｄ２５´はコンタクトＣ３８を介して配線Ｈ３２に接続され、拡散層Ｄ２６´はコンタクトＣ３９を介して配線Ｈ３２に接続され、拡散層Ｄ２７´はコンタクトＣ３５を介して配線Ｈ３３に接続され、拡散層Ｄ２８´はコンタクトＣ４１、Ｃ４２を介して配線Ｈ３３に接続されている。 Further, the diffusion layer D21 ′ is connected to the wiring H33 via the contact C33, the diffusion layer D22 ′ is connected to the wiring H33 via the contact C34, and the diffusion layer D23 ′ is connected to the wiring H32 via the contact C40. The diffusion layer D24 ′ is connected to the wiring H32 via the contacts C36 and C37, the diffusion layer D25 ′ is connected to the wiring H32 via the contact C38, and the diffusion layer D26 ′ is connected to the wiring H32 via the contact C39. The diffusion layer D27 ′ is connected to the wiring H33 via the contact C35, and the diffusion layer D28 ′ is connected to the wiring H33 via the contacts C41 and C42.
また、ゲート電極Ｇ２１はコンタクトＣ４４を介して配線Ｈ３０に接続され、ゲート電極Ｇ２２はコンタクトＣ２２を介して配線Ｈ３４に接続され、ゲート電極Ｇ２３はコンタクトＣ３５を介して配線Ｈ３３に接続され、ゲート電極Ｇ２４はコンタクトＣ４３を介して配線Ｈ２５に接続され、ゲート電極Ｇ２５はコンタクトＣ２８を介して配線Ｈ３１に接続され、ゲート電極Ｇ２６はコンタクトＣ４０を介して配線Ｈ３２に接続されている。 The gate electrode G21 is connected to the wiring H30 via the contact C44, the gate electrode G22 is connected to the wiring H34 via the contact C22, the gate electrode G23 is connected to the wiring H33 via the contact C35, and the gate electrode G24. Is connected to the wiring H25 through the contact C43, the gate electrode G25 is connected to the wiring H31 through the contact C28, and the gate electrode G26 is connected to the wiring H32 through the contact C40.
なお、コンタクトＣ２１〜Ｃ４４は、コンタクトＣ２１〜Ｃ４４内に導電体が埋め込まれた埋め込みコンタクトを用いることができる。そして、この埋め込みコンタクトは、デュアルダマシン法などを用いることで、配線Ｈ２１〜Ｈ３４とともに一括して形成することができる。 The contacts C21 to C44 can be embedded contacts in which a conductor is embedded in the contacts C21 to C44. The buried contacts can be formed together with the wirings H21 to H34 by using a dual damascene method or the like.
また、書き込み用ビット線ＷＢＬｔは、拡散層Ｄ２２に接続され、書き込み用ビット線ＷＢＬｃは、拡散層Ｄ２６に接続され、第１読み出し用ビット線ＲＢＬ１は、拡散層Ｄ２１に接続され、第２読み出し用ビット線ＲＢＬ２は、拡散層Ｄ２５に接続されている。また、書き込み用ワード線ＷＷＬは、ゲート電極Ｇ２２、Ｇ２５に接続され、第１読み出し用ワード線ＲＷＬ１は、ゲート電極Ｇ２１に接続され、第２読み出し用ワード線ＲＷＬ２は、ゲート電極Ｇ２４に接続されている。 In addition, the write bit line WBLt is connected to the diffusion layer D22, the write bit line WBLc is connected to the diffusion layer D26, and the first read bit line RBL1 is connected to the diffusion layer D21, and is connected to the second read line. The bit line RBL2 is connected to the diffusion layer D25. The write word line WWL is connected to the gate electrodes G22 and G25, the first read word line RWL1 is connected to the gate electrode G21, and the second read word line RWL2 is connected to the gate electrode G24. Yes.
ここで、第１読み出し用ワード線ＲＷＬ１と第２読み出し用ワード線ＲＷＬ２との間に書き込み用ワード線ＷＷＬを配置することにより、１個のデータの書き込みと２個のデータの読み出しを同時に行わせることが可能となり、８個のトランジスタをビットセルに設けた場合においても、１個のライトポートおよび２個のリードポートをＳＲＡＭに持たせることができる。 Here, by arranging the write word line WWL between the first read word line RWL1 and the second read word line RWL2, one data write and two data read are performed simultaneously. Even when eight transistors are provided in the bit cell, the SRAM can have one write port and two read ports.
なお、図５の実施形態では、ゲート電極Ｇ２１〜Ｇ２３を同一直線上に配置し、ゲート電極Ｇ２１〜Ｇ２３が配置された直線とは異なる直線上にゲート電極Ｇ２４〜Ｇ２６を配置する方法について説明したが、ゲート電極Ｇ２１、Ｇ２３を同一直線上に配置し、ゲート電極Ｇ２１、Ｇ２３が配置された直線とは異なる直線上にゲート電極Ｇ２４、Ｇ２６を配置し、ゲート電極Ｇ２１、Ｇ２３およびゲート電極Ｇ２４、Ｇ２６がそれぞれ配置された直線とは異なる直線上にゲート電極Ｇ２２、Ｇ２５を配置するようにしてもよいし、ゲート電極Ｇ２２、Ｇ２３を同一直線上に配置し、ゲート電極Ｇ２２、Ｇ２３が配置された直線とは異なる直線上にゲート電極Ｇ２５、Ｇ２６を配置し、ゲート電極Ｇ２２、Ｇ２３およびゲート電極Ｇ２５、Ｇ２６がそれぞれ配置された直線とは異なる直線上にゲート電極Ｇ２１、Ｇ２４を配置するようにしてもよい。 In the embodiment of FIG. 5, the method of arranging the gate electrodes G21 to G23 on the same straight line and arranging the gate electrodes G24 to G26 on a straight line different from the straight line on which the gate electrodes G21 to G23 are arranged has been described. However, the gate electrodes G21 and G23 are arranged on the same straight line, the gate electrodes G24 and G26 are arranged on a straight line different from the straight line on which the gate electrodes G21 and G23 are arranged, and the gate electrodes G21 and G23 and the gate electrode G24, The gate electrodes G22 and G25 may be arranged on a straight line different from the straight line on which G26 is arranged, or the gate electrodes G22 and G23 are arranged on the same straight line, and the gate electrodes G22 and G23 are arranged. The gate electrodes G25 and G26 are arranged on a straight line different from the straight line, and the gate electrodes G22 and G23 and the gate electrodes G25 and G2 are arranged. There may be disposed a gate electrode G21, G24 on a different line from the line respectively disposed.
Ｓ１〜Ｓ３ 半導体基板、Ｆ１、Ｆ２、Ｆ１１、Ｆ１２ 伝送トランジスタ、Ｄ１、Ｄ２、Ｄ１１、Ｄ１２ 駆動トランジスタ、Ｌ１、Ｌ２、Ｌ１１、Ｌ１２ 負荷トランジスタ、ＦＲ１、ＦＲ２、ＦＲ１１、ＦＲ１２ 読み出し専用伝送トランジスタ、ＤＲ１、ＤＲ２ 読み出し専用駆動トランジスタ、ＷＷＬ 書き込み用ワード線、ＲＷＬ１ 第１読み出し用ワード線、ＲＷＬ２ 第２読み出し用ワード線、ＷＢＬｔ、ＷＢＬｃ 書き込み用ビット線、ＲＢＬ１ 第１読み出し用ビット線、ＲＢＬ２ 第２読み出し用ビット線、Ｇ１〜Ｇ６、Ｇ２１〜Ｇ２６、Ｇ５１〜Ｇ５６ ゲート電極、Ｄ１〜Ｄ１０、Ｄ１´〜Ｄ１０´、Ｄ２１〜Ｄ２８、Ｄ２１´〜Ｄ２８´、Ｄ５１〜Ｄ６０、Ｄ６１´〜Ｄ６０´ 拡散層、Ｈ１〜Ｈ１４、Ｈ２１〜Ｈ３４、Ｈ５１〜Ｈ６４ 配線、Ｃ１〜Ｃ２０、Ｃ２１〜Ｃ４４、Ｃ５１〜Ｃ７０ コンタクト
S1-S3 Semiconductor substrate, F1, F2, F11, F12 Transmission transistor, D1, D2, D11, D12 Driving transistor, L1, L2, L11, L12 Load transistor, FR1, FR2, FR11, FR12 Read-only transmission transistor, DR1, DR2 read-only drive transistor, WWL write word line, RWL1 first read word line, RWL2 second read word line, WBLt, WBLc write bit line, RBL1 first read bit line, RBL2 second read bit Line, G1 to G6, G21 to G26, G51 to G56 Gate electrode, D1 to D10, D1 ′ to D10 ′, D21 to D28, D21 ′ to D28 ′, D51 to D60, D61 ′ to D60 ′ Diffusion layer, H1 H14, H21-H34,
Claims (3)
第２の駆動トランジスタと、
前記第１の駆動トランジスタと直列に接続された第１の負荷トランジスタと、
前記第２の駆動トランジスタと直列に接続された第２の負荷トランジスタと、
前記第１の駆動トランジスタのゲートと前記第１の負荷トランジスタのゲートと前記第２の駆動トランジスタのドレインと前記第２の負荷トランジスタのドレインにドレインが接続された第１の伝送トランジスタと、
前記第１の駆動トランジスタのドレインと前記第１の負荷トランジスタのドレインと前記第２の駆動トランジスタのゲートと前記第２の負荷トランジスタのゲートにドレインが接続された第２の伝送トランジスタと、
前記第１の駆動トランジスタのゲートと前記第１の負荷トランジスタのゲートと前記第２の駆動トランジスタのドレインと前記第２の負荷トランジスタのドレインにゲートが接続された第１の読み出し専用駆動トランジスタと、
前記第１の駆動トランジスタのドレインと前記第１の負荷トランジスタのドレインと前記第２の駆動トランジスタのゲートと前記第２の負荷トランジスタのゲートにゲートが接続された第２の読み出し専用駆動トランジスタと、
前記第１の読み出し専用駆動トランジスタのドレインにドレインが接続された第１の読み出し専用伝送トランジスタと、
前記第２の読み出し専用駆動トランジスタのドレインにドレインが接続された第２の読み出し専用伝送トランジスタと、
前記第１の伝送トランジスタのゲートと前記第２の伝送トランジスタのゲートに接続された書き込み用ワード線と、
前記第１の読み出し専用伝送トランジスタのゲートに接続された第１読み出し用ワード線と、
前記第２の読み出し専用伝送トランジスタのゲートに接続された第２読み出し用ワード線と、
前記第１の伝送トランジスタのソースに接続された第１書き込み用ビット線と、
前記第２の伝送トランジスタのソースに接続された第２書き込み用ビット線と、
前記第１の読み出し専用伝送トランジスタのソースに接続された第１読み出し用ビット線と、
前記第２の読み出し専用伝送トランジスタのソースに接続された第２読み出し用ビット線とを備え、
前記第１の伝送トランジスタのゲート電極と前記第２の読み出し専用伝送トランジスタのゲート電極とは互いに異なる直線上に配置されているとともに、前記第２の伝送トランジスタのゲート電極と前記第１の読み出し専用伝送トランジスタのゲート電極とは互いに異なる直線上に配置され、
前記第１の伝送トランジスタのゲートおよび前記第２の負荷トランジスタのゲートは前記第１読み出し用ワード線下に配置され、前記第２の伝送トランジスタのゲートおよび前記第１の負荷トランジスタのゲートは前記第２読み出し用ワード線下に配置され、前記第１の読み出し専用伝送トランジスタのゲートおよび前記第２の読み出し専用伝送トランジスタのゲートは前記書き込み用ワード線下に配置されていることを特徴とする半導体記憶装置。 A first drive transistor;
A second drive transistor;
A first load transistor connected in series with the first drive transistor;
A second load transistor connected in series with the second drive transistor;
A first transmission transistor having a drain connected to the gate of the first driving transistor, the gate of the first load transistor, the drain of the second driving transistor, and the drain of the second load transistor;
A drain of the first drive transistor, a drain of the first load transistor, a gate of the second drive transistor, and a second transmission transistor having a drain connected to the gate of the second load transistor;
A first read-only drive transistor having a gate connected to the gate of the first drive transistor, the gate of the first load transistor, the drain of the second drive transistor, and the drain of the second load transistor;
A second read-only drive transistor having a gate connected to the drain of the first drive transistor, the drain of the first load transistor, the gate of the second drive transistor, and the gate of the second load transistor;
A first read-only transmission transistor having a drain connected to a drain of the first read-only drive transistor;
A second read-only transmission transistor having a drain connected to the drain of the second read-only drive transistor;
A write word line connected to the gate of the first transmission transistor and the gate of the second transmission transistor;
A first read word line connected to the gate of the first read-only transmission transistor;
A second read word line connected to the gate of the second read-only transmission transistor;
A first write bit line connected to a source of the first transmission transistor;
A second write bit line connected to the source of the second transmission transistor;
A first read bit line connected to a source of the first read-only transmission transistor;
A second read bit line connected to the source of the second read-only transmission transistor ;
The gate electrode of the first transmission transistor and the gate electrode of the second read-only transmission transistor are arranged on different straight lines, and the gate electrode of the second transmission transistor and the first read-only It is arranged on a straight line different from the gate electrode of the transmission transistor,
The gate of the first transmission transistor and the gate of the second load transistor are disposed below the first read word line, and the gate of the second transmission transistor and the gate of the first load transistor are the first placed under a second read word line, a gate of the gate and the second read-only transfer transistors of the first read-only transfer transistor semiconductor memory characterized that you have been placed under the write word line apparatus.
前記第２の駆動トランジスタのゲートと前記第２の負荷トランジスタのゲートと前記第２の読み出し専用駆動トランジスタのゲートは第２のゲート電極にて共有されていることを特徴とする請求項１に記載の半導体記憶装置。 A gate of the first drive transistor, a gate of the first load transistor, and a gate of the first read-only drive transistor are shared by a first gate electrode;
According to claim 1, characterized in that the gates of said second read-only drive transistor gate and the second load transistor of the second driving transistor is shared by the second gate electrode Semiconductor memory device.
前記第２の駆動トランジスタのドレインと前記第２の負荷トランジスタのドレインとの間では不純物拡散層が互いに分離され、
前記第１の読み出し専用駆動トランジスタのドレインと前記第１の読み出し専用伝送トランジスタとの間では不純物拡散層が互いに共有され、
前記第２の読み出し専用駆動トランジスタのドレインと前記第２の読み出し専用伝送トランジスタとの間では不純物拡散層が互いに共有され、
前記第１の駆動トランジスタのドレインと前記第２の伝送トランジスタのドレインとの間では不純物拡散層が互いに共有され、
前記第２の駆動トランジスタのドレインと前記第１の伝送トランジスタのドレインとの間では不純物拡散層が互いに共有されていることを特徴とする請求項２に記載の半導体記憶装置。 Impurity diffusion layers are separated from each other between the drain of the first driving transistor and the drain of the first load transistor,
Impurity diffusion layers are separated from each other between the drain of the second driving transistor and the drain of the second load transistor,
An impurity diffusion layer is shared between the drain of the first read-only drive transistor and the first read-only transmission transistor,
An impurity diffusion layer is shared between the drain of the second read-only drive transistor and the second read-only transmission transistor,
An impurity diffusion layer is shared between the drain of the first driving transistor and the drain of the second transmission transistor,
3. The semiconductor memory device according to claim 2 , wherein an impurity diffusion layer is shared between the drain of the second drive transistor and the drain of the first transmission transistor.
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