JP5210918B2

JP5210918B2 - Variable gain amplifier

Info

Publication number: JP5210918B2
Application number: JP2009036142A
Authority: JP
Inventors: 圭亮門脇; 浩二西川; 智幸御木
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2009-02-19
Filing date: 2009-02-19
Publication date: 2013-06-12
Anticipated expiration: 2029-02-19
Also published as: JP2010193233A

Description

本発明は、利得可変増幅器に関するものである。 The present invention relates to a variable gain amplifier.

図１２Ａは、利得可変増幅器の一従来例を示す回路図である。本図の利得可変増幅器はメインアンプ１０１と、ＤＡＣ［Digital/Analog Convertor］１０２と、を有して成る。 FIG. 12A is a circuit diagram showing a conventional example of a variable gain amplifier. The variable gain amplifier of this figure includes a main amplifier 101 and a DAC [Digital / Analog Converter] 102.

メインアンプ１０１の非反転入力端（＋）は、入力電圧ＶＩＮの印加端に接続されている。メインアンプ１０１の反転入力端（−）は、帰還電圧ＶＦＢの印加端（ＤＡＣ１０２の出力端）に接続されている。メインアンプ１０１の出力端は、出力電圧ＶＯＵＴの出力端に接続される一方、ＤＡＣ１０２の電源端にも接続されている。 The non-inverting input terminal (+) of the main amplifier 101 is connected to the application terminal for the input voltage VIN. The inverting input terminal (−) of the main amplifier 101 is connected to the application terminal of the feedback voltage VFB (the output terminal of the DAC 102). The output terminal of the main amplifier 101 is connected to the output terminal of the output voltage VOUT, and is also connected to the power supply terminal of the DAC 102.

ＤＡＣ１０２は、メインアンプ１０１の負帰還ループ内に挿入され、ｎビット（ただしｎ≧２）の外部デジタルデータＴＨＩＤをデジタル／アナログ変換することにより、帰還電圧ＶＦＢを生成する手段である。帰還電圧ＶＦＢの電圧値は、次の（１）式で算出される。（１）式において、パラメータＴＨＩＤ（ｄ）は、ｎビットの外部デジタルデータＴＨＩＤのデータ値を１０進数表記したものであり、１〜２ⁿ−１の整数値を取り得る。 The DAC 102 is inserted in the negative feedback loop of the main amplifier 101 and is a means for generating a feedback voltage VFB by digital / analog conversion of n-bit (where n ≧ 2) external digital data THID. The voltage value of the feedback voltage VFB is calculated by the following equation (1). In the equation (1), the parameter THID (d) is a decimal value representing the data value of the n-bit external digital data THID, and can take an integer value of 1 to 2 ⁿ -1.

メインアンプ１０１は、非反転入力端（＋）に入力される入力電圧ＶＩＮと反転入力端（−）に入力される帰還電圧ＶＦＢとが一致するように、出力電圧ＶＯＵＴを生成する。従って、出力電圧ＶＯＵＴの電圧値は、次の（２）式で算出される。 The main amplifier 101 generates the output voltage VOUT so that the input voltage VIN input to the non-inverting input terminal (+) matches the feedback voltage VFB input to the inverting input terminal (−). Therefore, the voltage value of the output voltage VOUT is calculated by the following equation (2).

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。 As an example of the related art related to the above, Patent Document 1 can be cited.

特開平５−１２０６１５号公報JP-A-5-120615

確かに、上記構成から成る利得可変増幅器であれば、先出の（２）式からも分かるように、外部デジタルデータＴＨＩＤのデータ値を適宜調整することにより、その利得を可変制御することが可能である。具体的には、外部デジタルデータＴＨＩＤのデータ値を小さく設定するほど、利得可変増幅器の利得を高く設定することが可能であり、逆に、外部デジタルデータＴＨＩＤのデータ値を大きく設定するほど、利得可変増幅器の利得を低く設定することが可能である。 Certainly, with the variable gain amplifier configured as described above, the gain can be variably controlled by appropriately adjusting the data value of the external digital data THID, as can be seen from the above equation (2). It is. Specifically, the gain of the variable gain amplifier can be set higher as the data value of the external digital data THID is set smaller, and conversely, the gain is increased as the data value of the external digital data THID is set larger. It is possible to set the gain of the variable amplifier low.

しかしながら、上記構成から成る利得可変増幅器では、入力電圧ＶＩＮの増幅手段がメインアンプ１０１のみであるため、メインアンプ１０１自体の増幅能力が不足していた場合には、外部デジタルデータＴＨＩＤのデータ値をどれだけ小さく設定しても、メインアンプ１０１自体の増幅能力を超える利得は得ることができない、という問題があった（図１３の実線Ｘ１と破線Ｘ１’を比較参照）。 However, in the variable gain amplifier configured as described above, the amplification means for the input voltage VIN is only the main amplifier 101. Therefore, if the amplification capability of the main amplifier 101 itself is insufficient, the data value of the external digital data THID is set. There is a problem that a gain exceeding the amplification capability of the main amplifier 101 itself cannot be obtained no matter how small it is set (see comparison between the solid line X1 and the broken line X1 ′ in FIG. 13).

なお、上記の問題を解決する手段としては、図１２Ｂに示すように、入力電圧ＶＩＮの印加端とメインアンプ１０１の非反転入力端（＋）との間に、所定の利得Ａを有するプリアンプ１０３を挿入し、メインアンプ１０１の非反転入力端（＋）に対して、プリアンプ１０３から出力される増幅電圧ＶＩＮ２（＝Ａ×ＶＩＮ）を印加することが考えられる。 As a means for solving the above problem, as shown in FIG. 12B, a preamplifier 103 having a predetermined gain A between the application terminal of the input voltage VIN and the non-inverting input terminal (+) of the main amplifier 101 is used. It is conceivable that the amplified voltage VIN2 (= A × VIN) output from the preamplifier 103 is applied to the non-inverting input terminal (+) of the main amplifier 101.

確かに、上記構成から成る利得可変増幅器であれば、大きな出力電圧ＶＯＵＴを出力する必要がある場合であっても、メインアンプ１０１自体の利得については、プリアンプ１０３が挿入されていない構成（図１２Ａの構成）に比べて低く設定すれば足りるので、メインアンプ１０１自体の増幅能力を不要に増強する必要がなくなる。 Certainly, in the case of the variable gain amplifier configured as described above, even if it is necessary to output a large output voltage VOUT, the gain of the main amplifier 101 itself is configured such that the preamplifier 103 is not inserted (FIG. 12A). Therefore, it is not necessary to unnecessarily increase the amplification capability of the main amplifier 101 itself.

しかしながら、上記構成から成る利得可変増幅器において、プリアンプ１０３の利得Ａを固定した場合には、プリアンプ１０３の利得分だけ、利得可変増幅器の利得可変範囲が高利得側にオフセットされた形となるので、利得可変範囲の最低値が高くなってしまう、という問題があった（図１３の実線Ｘ２を参照）。また、上記構成から成る利得可変増幅器において、利得可変増幅器全体の利得Ｂを設定するためには、プリアンプ１０３の利得Ａを考慮に入れて、メインアンプ１０１の利得がＢ／Ａとなるように、外部デジタルデータＴＨＩＤのデータ値を調整しなければならず、ユーザに煩雑な演算作業を強いる必要があった。 However, in the variable gain amplifier configured as described above, when the gain A of the preamplifier 103 is fixed, the gain variable range of the variable gain amplifier is offset to the high gain side by the gain of the preamplifier 103. There has been a problem that the minimum value of the variable gain range becomes high (see the solid line X2 in FIG. 13). Further, in the variable gain amplifier having the above configuration, in order to set the gain B of the entire variable gain amplifier, the gain A of the preamplifier 103 is taken into consideration so that the gain of the main amplifier 101 becomes B / A. The data value of the external digital data THID had to be adjusted, and the user had to be forced to perform complicated calculation work.

図１３は、従来における利得可変増幅器の入出力特性の一例を示す図である。なお、図１３の横軸には、外部デジタルデータＴＨＩＤ（８ビット）のデータ値が１０進数表記で示されており、図１３の縦軸には、利得可変増幅器の全体利得α（＝出力電圧ＶＯＵＴ／入力電圧ＶＩＮ）が示されている。また、実線Ｘ１は、図１２Ａの構成から成る利得可変増幅器（プリアンプなし）の現実の入出力特性を示しており、破線Ｘ１’は、図１２Ａの構成から成る利得可変増幅器（プリアンプなし）の理論上の入出力特性を示している。実線Ｘ２は、図１２Ｂの構成から成る利得可変増幅器（プリアンプあり／利得Ａ＝２）の現実の入出力特性（＝理論上の入出力特性）を示している。 FIG. 13 is a diagram illustrating an example of input / output characteristics of a conventional variable gain amplifier. The horizontal axis of FIG. 13 indicates the data value of the external digital data THID (8 bits) in decimal notation, and the vertical axis of FIG. 13 indicates the overall gain α (= output voltage) of the variable gain amplifier. VOUT / input voltage VIN). A solid line X1 indicates an actual input / output characteristic of the variable gain amplifier (without preamplifier) having the configuration of FIG. 12A, and a broken line X1 ′ indicates the theory of the variable gain amplifier (without preamplifier) having the configuration of FIG. 12A. The above input / output characteristics are shown. A solid line X2 indicates an actual input / output characteristic (= theoretical input / output characteristic) of the variable gain amplifier (with preamplifier / gain A = 2) configured as shown in FIG. 12B.

本発明は、上記の問題点に鑑み、メインアンプの増幅能力を不要に増強することなく、利得を広範囲に可変制御することが可能な利得可変増幅器を提供することを目的とする。 In view of the above problems, an object of the present invention is to provide a variable gain amplifier capable of variably controlling the gain over a wide range without unnecessarily increasing the amplification capability of the main amplifier.

上記目的を達成すべく、本発明に係る利得可変増幅器は、非反転入力端に入力される増幅電圧と反転入力端に入力される帰還電圧とが一致するように出力電圧を生成するメインアンプと、前記メインアンプの負帰還ループ内に挿入され、ｎビット（ただしｎ≧２）の内部デジタルデータをデジタル／アナログ変換することにより前記帰還電圧を生成するＤＡＣと、ｎビットの外部デジタルデータに基づいてｍ値設定信号（ただし０≦ｍ＜ｎ）を生成するｍ値設定回路と、前記ｍ値設定信号に基づいて入力電圧を２^m倍することにより前記増幅電圧を生成するプリアンプと、前記ｍ値設定信号に基づいて外部デジタルデータをｍビット分だけ上位側にシフトすることにより内部デジタルデータを生成するｍビットシフト回路と、を有して成る構成（第１の構成）とされている。 In order to achieve the above object, a variable gain amplifier according to the present invention includes a main amplifier that generates an output voltage so that an amplified voltage input to a non-inverting input terminal and a feedback voltage input to an inverting input terminal match. Based on a DAC inserted in the negative feedback loop of the main amplifier and generating the feedback voltage by digital / analog conversion of n-bit (where n ≧ 2) internal digital data and n-bit external digital data An m value setting circuit for generating an m value setting signal (where 0 ≦ m <n), a preamplifier for generating the amplified voltage by multiplying an input voltage by 2 ^m based on the m value setting signal, and the m An m-bit shift circuit that generates internal digital data by shifting external digital data to the upper side by m bits based on a value setting signal. There is a (first configuration).

なお、上記した第１の構成から成る利得可変増幅器において、前記ｍ値設定回路は、外部デジタルデータのデータ値が小さいほど前記プリアンプの利得を高く設定するように、逆に、外部デジタルデータのデータ値が大きいほど前記プリアンプの利得を低く設定するように、前記ｍ値設定信号を生成する構成（第２の構成）にするとよい。 In the variable gain amplifier having the first configuration described above, the m-value setting circuit, conversely, sets the gain of the preamplifier to be higher as the data value of the external digital data is smaller. The m value setting signal may be generated (second configuration) so that the gain of the preamplifier is set lower as the value increases.

また、上記した第２の構成から成る利得可変増幅器において、前記ｍ値設定回路は、前記外部デジタルデータを形成するｎビットのうち、値「１」が入力されている最上位のビットがｓビット目（ただし１≦ｓ≦ｎ）であるとき、ｍ≦ｎ−ｓを満たすように、前記ｍ値設定信号を生成する構成（第３の構成）にするとよい。 In the variable gain amplifier having the second configuration described above, the m-value setting circuit has s bits as the most significant bit to which the value “1” is input among n bits forming the external digital data. When it is the first (where 1 ≦ s ≦ n), the m value setting signal may be generated (third configuration) so as to satisfy m ≦ ns.

また、上記第１〜第３いずれかの構成から成る利得可変増幅器において、前記ＤＡＣはＲ−２Ｒはしご型抵抗回路を有して成る構成（第４の構成）にするとよい。 In the variable gain amplifier having any one of the first to third configurations, the DAC may be configured to include an R-2R ladder resistor circuit (fourth configuration).

また、上記第１〜第４いずれかの構成から成る利得可変増幅器において、前記プリアンプは、前記入力電圧を電圧／電流変換することにより入力電流を生成する電圧／電流変換回路と、前記ｍ値設定信号に基づいて前記入力電流を２^m倍することにより出力電流を生成するカレントミラー回路と、前記出力電流を電流／電圧変換することにより前記増幅電圧を生成する電流／電圧変換回路と、を有して成る構成（第５の構成）にするとよい。 In the variable gain amplifier having any one of the first to fourth configurations, the preamplifier includes a voltage / current conversion circuit that generates an input current by performing voltage / current conversion on the input voltage, and the m value setting. A current mirror circuit that generates an output current by multiplying the input current by 2 ^m based on a signal; and a current / voltage conversion circuit that generates the amplified voltage by current / voltage conversion of the output current. (5th configuration).

また、上記第５の構成から成る利得可変増幅器において、前記カレントミラー回路は、前記入力電流に応じたミラー電流を出力するミラー電流出力段を複数有して成り、各ミラー電流出力段から出力されるミラー電流を合算することにより前記出力電流を生成するものであり、前記ミラー電流出力段の少なくとも一は、前記ｍ値設定信号に基づいて、その出力可否を制御するスイッチを有して成る構成（第６の構成）にするとよい。 In the variable gain amplifier having the fifth configuration, the current mirror circuit includes a plurality of mirror current output stages that output a mirror current corresponding to the input current, and is output from each mirror current output stage. The output current is generated by adding together the mirror currents, and at least one of the mirror current output stages has a switch for controlling whether or not to output based on the m-value setting signal (Sixth configuration) is preferable.

また、上記第１〜第６いずれかの構成から成る利得可変増幅器において、前記ｍビットシフト回路は、前記ｍ値設定信号に基づき、前記内部デジタルデータのｔビット目（ただし１≦ｔ≦ｎ）の値として、前記外部デジタルデータの（ｔ−ｍ）ビット目の値、もしくは、値「０」を選択するｎ個のセレクタモジュールを有して成る構成（第７の構成）にするとよい。 Further, in the variable gain amplifier having any one of the first to sixth configurations, the m-bit shift circuit is based on the m-value setting signal, and the t-th bit (where 1 ≦ t ≦ n) of the internal digital data. The value of the (t−m) -th bit of the external digital data or the configuration (seventh configuration) including n selector modules for selecting the value “0” may be used.

また、上記第７の構成から成る利得可変増幅器において、前記ｍビットシフト回路は、前記外部デジタルデータを形成する全ビットに値「０」が入力されているとき、前記出力電圧の出力動作を停止させるためのゼロ検出信号を生成するゼロ検出モジュールを有して成る構成（第８の構成）にするとよい。 In the variable gain amplifier having the seventh configuration, the m-bit shift circuit stops the output operation of the output voltage when a value “0” is input to all the bits forming the external digital data. It is preferable to adopt a configuration (eighth configuration) including a zero detection module that generates a zero detection signal.

本発明に係る利得可変増幅器であれば、メインアンプの増幅能力を不要に増強することなく、利得を広範囲に可変制御することが可能となる。 With the variable gain amplifier according to the present invention, it is possible to variably control the gain over a wide range without unnecessarily increasing the amplification capability of the main amplifier.

本発明に係る利得可変増幅器の一実施形態を示すブロック図である。1 is a block diagram showing an embodiment of a variable gain amplifier according to the present invention. 本実施形態の利得可変増幅器の入出力特性の一例を示す図である。It is a figure which shows an example of the input-output characteristic of the variable gain amplifier of this embodiment. ＤＡＣ２の一構成例を示す回路図である。It is a circuit diagram which shows one structural example of DAC2. ＤＡＣ２の一変形例を示す回路図である。It is a circuit diagram which shows one modification of DAC2. ｍ値設定回路３の一構成例を示す論理ゲート図である。3 is a logic gate diagram showing an example of the configuration of an m value setting circuit 3. FIG. 外部デジタルデータＴＨＩＤとｍ値設定信号ｘ１、ｘ８、ｘ３２との相関関係を示すテーブルである。4 is a table showing a correlation between external digital data THID and m-value setting signals x1, x8, and x32. プリアンプ４の一構成例を示す回路図である。2 is a circuit diagram showing a configuration example of a preamplifier 4. FIG. ｍビットシフト回路５の一構成例を示すブロック図である。2 is a block diagram showing an example of the configuration of an m-bit shift circuit 5. FIG. セレクタモジュール５０−ｋの一構成例を示す論理ゲート図である。It is a logic gate figure which shows one structural example of the selector module 50-k. ゼロ検出モジュール５１の一構成例を示す論理ゲート図である。FIG. 3 is a logic gate diagram illustrating an example configuration of a zero detection module 51. 本実施形態の利得可変増幅器の一適用例を示す図である。It is a figure which shows one example of application of the variable gain amplifier of this embodiment. 利得可変増幅器の一従来例を示す回路図である。It is a circuit diagram which shows one prior art example of a variable gain amplifier. 利得可変増幅器の別の一従来例を示す回路図である。It is a circuit diagram which shows another prior art example of a variable gain amplifier. 従来における利得可変増幅器の入出力特性の一例を示す図である。It is a figure which shows an example of the input-output characteristic of the conventional variable gain amplifier.

図１は、本発明に係る利得可変増幅器の一実施形態を示すブロック図である。本実施形態の利得可変増幅器は、メインアンプ１と、ＤＡＣ２と、ｍ値設定回路３と、プリアンプ４と、ｍビットシフト回路５と、を有して成る。 FIG. 1 is a block diagram showing an embodiment of a variable gain amplifier according to the present invention. The variable gain amplifier according to this embodiment includes a main amplifier 1, a DAC 2, an m value setting circuit 3, a preamplifier 4, and an m bit shift circuit 5.

メインアンプ１の非反転入力端（＋）は、増幅電圧ＶＩＮ２の印加端（プリアンプ４の出力端）に接続されている。メインアンプ１の反転入力端（−）は、帰還電圧ＶＦＢの印加端（ＤＡＣ２の出力端）に接続されている。メインアンプ１の出力端は、出力電圧ＶＯＵＴの出力端に接続される一方、ＤＡＣ２の電源端にも接続されている。 The non-inverting input terminal (+) of the main amplifier 1 is connected to the application terminal of the amplified voltage VIN2 (the output terminal of the preamplifier 4). The inverting input terminal (−) of the main amplifier 1 is connected to the application terminal of the feedback voltage VFB (the output terminal of the DAC 2). The output terminal of the main amplifier 1 is connected to the output terminal of the output voltage VOUT, and is also connected to the power supply terminal of the DAC 2.

ＤＡＣ２は、メインアンプ１の負帰還ループ内に挿入され、ｎビット（ただしｎ≧２）の内部デジタルデータＩＤをデジタル／アナログ変換することによって、帰還電圧ＶＦＢを生成する手段である。帰還電圧ＶＦＢの電圧値は、次の（３）式で算出される。なお、（３）式において、パラメータＩＤ（ｄ）は、ｎビットの内部デジタルデータＩＤのデータ値を１０進数で表記したものであり、１〜２ⁿ−１の整数値を取り得る。 The DAC 2 is a unit that is inserted into the negative feedback loop of the main amplifier 1 and generates a feedback voltage VFB by performing digital / analog conversion on the n-bit (where n ≧ 2) internal digital data ID. The voltage value of the feedback voltage VFB is calculated by the following equation (3). In the equation (3), the parameter ID (d) represents the data value of the n-bit internal digital data ID in a decimal number, and can take an integer value of 1 to 2 ⁿ -1.

メインアンプ１は、非反転入力端（＋）に入力される増幅電圧ＶＩＮ２と、反転入力端（−）に入力される帰還電圧ＶＦＢとが一致するように、出力電圧ＶＯＵＴを生成する。従って、出力電圧ＶＯＵＴの電圧値は、次の（４）式で算出される。 The main amplifier 1 generates the output voltage VOUT so that the amplified voltage VIN2 input to the non-inverting input terminal (+) matches the feedback voltage VFB input to the inverting input terminal (−). Therefore, the voltage value of the output voltage VOUT is calculated by the following equation (4).

ｍ値設定回路３は、ｎビットの外部デジタルデータＴＨＩＤに応じてｍ値設定信号（ただし０≦ｍ＜ｎ）を生成し、これをプリアンプ４及びｍビットシフト回路５に出力する。 The m-value setting circuit 3 generates an m-value setting signal (where 0 ≦ m <n) according to the n-bit external digital data THID and outputs it to the preamplifier 4 and the m-bit shift circuit 5.

プリアンプ４は、入力電圧ＶＩＮを２^m倍することで増幅電圧ＶＩＮ２を生成し、これをメインアンプ１の非反転入力端（＋）に出力する。増幅電圧ＶＩＮ２の電圧値は、次の（５）式で算出される。 The preamplifier 4 generates the amplified voltage VIN2 by multiplying the input voltage VIN by 2 ^m and outputs it to the non-inverting input terminal (+) of the main amplifier 1. The voltage value of the amplified voltage VIN2 is calculated by the following equation (5).

ｍビットシフト回路５は、外部デジタルデータＴＨＩＤをｍビット分だけ上位側にシフトすることで内部デジタルデータＩＤを生成し、これをＤＡＣ２に出力する。外部デジタルデータＴＨＩＤをｍビット分だけ上位側にシフトさせるという演算処理は、外部デジタルデータＴＨＩＤのデータ値を１０進数表記で２^m倍することに相当する。すなわち、内部デジタルデータＩＤのデータ値は、次の（６）式で算出される。なお、（６）式において、パラメータＴＨＩＤ（ｄ）とパラメータＩＤ（ｄ）は、外部デジタルデータＴＨＩＤのデータ値と内部デジタルデータＩＤのデータ値を各々１０進数表記したものである。 The m-bit shift circuit 5 generates the internal digital data ID by shifting the external digital data THID to the upper side by m bits, and outputs this to the DAC 2. The arithmetic processing of shifting the external digital data THID to the upper side by m bits corresponds to multiplying the data value of the external digital data THID by 2 ^{m in} decimal notation. That is, the data value of the internal digital data ID is calculated by the following equation (6). In equation (6), parameter THID (d) and parameter ID (d) are data values of external digital data THID and data values of internal digital data ID expressed in decimal numbers.

先出の（４）式に（５）式と（６）式を代入すると、出力電圧ＶＯＵＴの電圧値は、次の（７）式で算出される。 When the formulas (5) and (6) are substituted into the previous formula (4), the voltage value of the output voltage VOUT is calculated by the following formula (7).

上記の（７）式は、先出の（２）式と同一である。すなわち、本実施形態の利得可変増幅器で生成される出力電圧ＶＯＵＴの電圧値は、プリアンプ４で設定されている利得２^mの影響を何ら受けないことが分かる。 The above equation (7) is the same as the above equation (2). That is, it can be seen that the voltage value of the output voltage VOUT generated by the variable gain amplifier of the present embodiment is not affected by the gain 2 ^m set by the preamplifier 4.

このように、本実施形態の利得可変増幅器では、ｍ値設定回路３で生成されるｍ値設定信号に基づいて、プリアンプ４の利得可変制御とｍビットシフト回路５による外部デジタルデータＴＨＩＤのビットシフト制御とが互いに連携して実施されており、ＤＡＣ２に入力される内部デジタルデータＩＤのデータ値（延いてはメインアンプ１の利得）は、プリアンプ４の利得分をキャンセルするように、利得可変増幅器の内部（ｍビットシフト回路５）で自動的に最適化されている。従って、本実施形態の利得可変増幅器であれば、ユーザにプリアンプ４の存在を意識させることなく、メインアンプ１の増幅能力不足をプリアンプ４で補填することができる。 As described above, in the variable gain amplifier of the present embodiment, the variable gain control of the preamplifier 4 and the bit shift of the external digital data THID by the m bit shift circuit 5 based on the m value setting signal generated by the m value setting circuit 3. The control is performed in cooperation with each other, and the data value of the internal digital data ID input to the DAC 2 (and hence the gain of the main amplifier 1) is a variable gain amplifier so as to cancel the gain of the preamplifier 4. Are automatically optimized (in the m-bit shift circuit 5). Therefore, with the variable gain amplifier according to the present embodiment, the preamplifier 4 can compensate for the insufficient amplification capability of the main amplifier 1 without making the user aware of the presence of the preamplifier 4.

また、本実施形態の利得可変増幅器では、ｍ値設定回路３で生成されるｍ値設定信号に基づき、プリアンプ４の利得２^mが外部デジタルデータＴＨＩＤのデータ値（延いては、利得可変増幅器全体の利得）に応じて可変制御される。より具体的に述べると、プリアンプ４の利得２^mは、外部デジタルデータＴＨＩＤのデータ値が小さいほど高く設定され、逆に、外部デジタルデータＴＨＩＤのデータ値が大きいほど低く設定される。 In the variable gain amplifier according to the present embodiment, the gain 2 ^{m of the} preamplifier 4 is set to the data value of the external digital data THID based on the m value setting signal generated by the m value setting circuit 3 (and thus the entire variable gain amplifier). The gain is controlled variably according to the gain. More specifically, the gain 2 ^{m of the} preamplifier 4 is set higher as the data value of the external digital data THID is smaller, and conversely, it is set lower as the data value of the external digital data THID is larger.

従って、本実施形態の利得可変増幅器であれば、大きな出力電圧ＶＯＵＴを出力する必要がある場合であっても、メインアンプ１自体の利得については、プリアンプ４が挿入されていない構成（図１２Ａの構成）に比べて低く設定すれば足りるので、メインアンプ１自体の増幅能力を不要に増強する必要がなくなる。また、本実施形態の利得可変増幅器であれば、図１２Ｂの従来構成（プリアンプの利得を固定した構成）と異なり、利得可変増幅器の利得可変範囲が常に高利得側にオフセットされた形とはならず、利得可変範囲の最低値が高くなってしまうことはない。 Therefore, with the variable gain amplifier according to the present embodiment, even when it is necessary to output a large output voltage VOUT, the gain of the main amplifier 1 itself is configured such that the preamplifier 4 is not inserted (FIG. 12A). Therefore, it is not necessary to unnecessarily increase the amplification capability of the main amplifier 1 itself. Further, in the variable gain amplifier of this embodiment, unlike the conventional configuration of FIG. 12B (a configuration in which the gain of the preamplifier is fixed), the variable gain range of the variable gain amplifier is not always offset to the high gain side. Therefore, the minimum value of the variable gain range does not increase.

図２は、本実施形態の利得可変増幅器の入出力特性の一例を示す図である。なお、図２の横軸には、外部デジタルデータＴＨＩＤ（８ビット）のデータ値が１０進数表記で示されており、図２の縦軸には、利得可変増幅器の全体利得α（＝出力電圧ＶＯＵＴ／入力電圧ＶＩＮ）が示されている。本図に示すように、本実施形態の利得可変増幅器では、外部デジタルデータＴＨＩＤのデータ値に応じて、プリアンプ４の利得可変制御とｍビットシフト回路５による外部デジタルデータＴＨＩＤのビットシフト制御とが互いに連携して実施されるので、本実施形態の利得可変増幅器の入出力特性（図２の実線Ｘ１）は、プリアンプなしの理論上の入出力特性（図１２の破線Ｘ１’）と一致する。 FIG. 2 is a diagram illustrating an example of input / output characteristics of the variable gain amplifier according to the present embodiment. The horizontal axis in FIG. 2 shows the data value of the external digital data THID (8 bits) in decimal notation, and the vertical axis in FIG. 2 shows the overall gain α (= output voltage) of the variable gain amplifier. VOUT / input voltage VIN). As shown in this figure, in the variable gain amplifier of this embodiment, the variable gain control of the preamplifier 4 and the bit shift control of the external digital data THID by the m-bit shift circuit 5 are performed according to the data value of the external digital data THID. Since they are implemented in cooperation with each other, the input / output characteristics (solid line X1 in FIG. 2) of the variable gain amplifier of the present embodiment match the theoretical input / output characteristics without a preamplifier (dashed line X1 ′ in FIG. 12).

このように、本実施形態の利得可変増幅器であれば、メインアンプ１自体の増幅能力を不要に増強することなく、外部デジタルデータＴＨＩＤに基づいて、利得を広範囲に可変制御することが可能となる。 Thus, with the variable gain amplifier according to the present embodiment, the gain can be variably controlled over a wide range based on the external digital data THID without unnecessarily increasing the amplification capability of the main amplifier 1 itself. .

また、本実施形態の利得可変増幅器であれば、プリアンプ４からメインアンプ１に至る信号ラインのノイズ耐性を向上することが可能となる。 Further, with the variable gain amplifier of the present embodiment, it is possible to improve the noise resistance of the signal line from the preamplifier 4 to the main amplifier 1.

以下では、外部デジタルデータＴＨＩＤと内部デジタルデータＩＤのビット数ｎを８とし、プリアンプ４の利得可変制御とｍビットシフト回路５による外部デジタルデータＴＨＩＤのビットシフト制御の双方に用いられるｍ値設定信号として、１倍設定信号ｘ１（ｍ＝０）、８倍設定信号ｘ８（ｍ＝３）、及び、３２倍設定信号ｘ３２（ｍ＝５）が生成される構成を例に挙げて、利得可変増幅器を形成する各部の具体的な回路構成を説明する。 In the following, the bit number n of the external digital data THID and the internal digital data ID is set to 8, and an m value setting signal used for both the variable gain control of the preamplifier 4 and the bit shift control of the external digital data THID by the m bit shift circuit 5. As an example, a configuration in which a 1 × setting signal x1 (m = 0), an 8 × setting signal x8 (m = 3), and a 32 × setting signal x32 (m = 5) are generated will be described. A specific circuit configuration of each part forming the circuit will be described.

なお、下記の説明中においては、外部デジタルデータＴＨＩＤの各ビット毎に入力されている値を最下位ビットから順にそれぞれＴＨＩＤ＜０＞〜ＴＨＩＤ＜７＞と表記する。同様に、内部デジタルデータＩＤの各ビット毎に入力されている値を最下位ビットから順にそれぞれＩＤ＜０＞〜ＩＤ＜７＞と表記する。 In the following description, values input for each bit of the external digital data THID are expressed as THID <0> to THID <7> in order from the least significant bit. Similarly, values input for each bit of the internal digital data ID are expressed as ID <0> to ID <7> in order from the least significant bit.

図３は、ＤＡＣ２の一構成例を示す回路図である。図３に示す通り、本構成例のＤＡＣ２は、抵抗２００〜２０５（抵抗値：Ｒ）と、抵抗２１０〜２１９（抵抗値：２Ｒ）と、スイッチ２２０〜２２８と、インバータ２３０〜２３５及びインバータ２３７と、否定論理和演算器２３６と、否定論理積演算器２３８と、を有して成る。 FIG. 3 is a circuit diagram showing a configuration example of the DAC 2. As shown in FIG. 3, the DAC 2 of this configuration example includes resistors 200 to 205 (resistance value: R), resistors 210 to 219 (resistance value: 2R), switches 220 to 228, inverters 230 to 235, and an inverter 237. And a negative OR operator 236 and a negative AND operator 238.

抵抗２００の一端は、抵抗２１０の一端と抵抗２１１の一端に接続されている。抵抗２００の他端は、抵抗２０１の一端と抵抗２１２の一端に接続されている。抵抗２０１の他端は、抵抗２０２の一端と抵抗２１３の一端に接続されている。抵抗２０２の他端は、抵抗２０３の一端と抵抗２１４の一端に接続されている。抵抗２０３の他端は、抵抗２０４の一端と抵抗２１５の一端に接続されている。抵抗２０４の他端は、抵抗２０５の一端と抵抗２１６の一端に接続されている。抵抗２０５の他端は、帰還電圧ＶＦＢの出力端と抵抗２１７〜２１９の各一端に接続されている。抵抗２１０の他端は、接地端に接続されている。抵抗２１１〜２１９の各他端は、それぞれ、スイッチ２２０〜２２８の各共通端に接続されている。スイッチ２２０〜２２８の各第１選択端は、いずれも出力電圧ＶＯＵＴの印加端（ＤＡＣ２の電源端）に接続されている。スイッチ２２０〜２２８の各第２選択端は、いずれも接地端に接続されている。 One end of the resistor 200 is connected to one end of the resistor 210 and one end of the resistor 211. The other end of the resistor 200 is connected to one end of the resistor 201 and one end of the resistor 212. The other end of the resistor 201 is connected to one end of the resistor 202 and one end of the resistor 213. The other end of the resistor 202 is connected to one end of the resistor 203 and one end of the resistor 214. The other end of the resistor 203 is connected to one end of the resistor 204 and one end of the resistor 215. The other end of the resistor 204 is connected to one end of the resistor 205 and one end of the resistor 216. The other end of the resistor 205 is connected to the output end of the feedback voltage VFB and one end of each of the resistors 217 to 219. The other end of the resistor 210 is connected to the ground terminal. The other ends of the resistors 211 to 219 are connected to common ends of the switches 220 to 228, respectively. Each of the first selection terminals of the switches 220 to 228 is connected to the application terminal of the output voltage VOUT (power supply terminal of the DAC 2). Each of the second selection terminals of the switches 220 to 228 is connected to the ground terminal.

インバータ２３０〜２３５の各入力端は、それぞれＴＨＩＤ＜０＞〜ＴＨＩＤ＜５＞の各入力端に接続されている。インバータ２３０〜２３５の各出力端は、それぞれスイッチ２２０〜２２５の各制御端に接続されている。否定論理和演算器２３６の第１入力端は、ＴＨＩＤ＜６＞の入力端に接続されている。否定論理和演算器２３６の第２入力端は、ＴＨＩＤ＜７＞の入力端に接続されている。否定論理和演算器２３６の出力端は、スイッチ２２６の制御端に接続されている。インバータ２３７の入力端は、ＴＨＩＤ＜７＞の入力端に接続されている。インバータ２３７の出力端は、スイッチ２２７の制御端に接続されている。否定論理積演算器２３８の第１入力端は、ＴＨＩＤ＜７＞の入力端に接続されている。否定論理積演算器２３８の第２入力端は、ＴＨＩＤ＜６＞の入力端に接続されている。否定論理積演算器２３８の出力端は、スイッチ２２８の制御端に接続されている。 The input terminals of the inverters 230 to 235 are connected to the input terminals of THID <0> to THID <5>, respectively. The output terminals of the inverters 230 to 235 are connected to the control terminals of the switches 220 to 225, respectively. The first input terminal of the negative OR calculator 236 is connected to the input terminal of THID <6>. The second input terminal of the negative OR calculator 236 is connected to the input terminal of THID <7>. The output terminal of the negative OR calculator 236 is connected to the control terminal of the switch 226. The input terminal of the inverter 237 is connected to the input terminal of THID <7>. The output terminal of the inverter 237 is connected to the control terminal of the switch 227. A first input terminal of the NAND operator 238 is connected to an input terminal of THID <7>. The second input terminal of the NAND operator 238 is connected to the input terminal of THID <6>. The output terminal of the NAND operator 238 is connected to the control terminal of the switch 228.

上記構成から成るＤＡＣ２において、スイッチ２２０〜２２８は、各々の制御端に入力される制御信号がローレベルであるときに、各々の第１選択端と共通端とを導通させて、抵抗２１１〜２１９の各他端に出力電圧ＶＯＵＴを印加する。逆に、スイッチ２２０〜２２８は、各々の制御端に入力される制御信号がハイレベルであるときに、各々の第２選択端と共通端とを導通させて、抵抗２１１〜２１９の各他端に接地電圧ＧＮＤを印加する。 In the DAC 2 configured as described above, the switches 220 to 228 make the resistors 211 to 219 conductive when the control signals input to the respective control terminals are at a low level, causing the first selection terminals and the common terminals to conduct. The output voltage VOUT is applied to the other end of each. On the contrary, the switches 220 to 228 conduct the respective second selection terminals and the common terminals when the control signals input to the respective control terminals are at a high level, and connect the other terminals of the resistors 211 to 219. Is applied with ground voltage GND.

このように、Ｒ−２Ｒはしご型抵抗回路を有して成るＤＡＣ２であれば、桁数の多い高精度のデジタル／アナログ変換処理を簡易な回路構成によって実現することができる。なお、ＤＡＣ２の入出力線形性を高めるために、図３の回路構成では、ＴＨＩＤ＜６＞、ＴＨＩＤ＜７＞の２値に基づいて、３つのスイッチ２２６〜２２８の切替制御（延いては、３つの抵抗２１７〜２１９の各他端に対する電圧印加制御）を行う構成を例に挙げたが、本発明の構成はこれに限定されるものではなく、例えば、図４に示すように、否定論理和演算器２３６をインバータ２３６Ｘに置き換えた上で、否定論理積演算器２３８、スイッチ２２８、及び、抵抗２１９を削除し、抵抗２１７と抵抗２１８との間に、新たに抵抗値Ｒの抵抗２０６を挿入した構成に変更しても構わない。 As described above, if the DAC 2 includes the R-2R ladder-type resistor circuit, high-precision digital / analog conversion processing with a large number of digits can be realized with a simple circuit configuration. In order to improve the input / output linearity of the DAC 2, in the circuit configuration of FIG. 3, the switching control of the three switches 226 to 228 (by extension, based on the binary values of THID <6> and THID <7>) The configuration of performing the voltage application control to the other ends of the three resistors 217 to 219) is given as an example, but the configuration of the present invention is not limited to this. For example, as shown in FIG. After replacing the sum calculator 236 with the inverter 236X, the NAND operator 238, the switch 228, and the resistor 219 are deleted, and a resistor 206 having a resistance value R is newly added between the resistors 217 and 218. It may be changed to the inserted configuration.

図５は、ｍ値設定回路３の一構成例を示す論理ゲート図である。図５に示すように、本構成例のｍ値設定回路３は、論理和演算器３１〜３３と、インバータ３４及び３５と、論理積演算器３６及び３７と、を有して成る。 FIG. 5 is a logic gate diagram illustrating a configuration example of the m-value setting circuit 3. As shown in FIG. 5, the m-value setting circuit 3 of this configuration example includes OR calculators 31 to 33, inverters 34 and 35, and AND calculators 36 and 37.

論理和演算器３１の第１入力端は、ＴＨＩＤ＜３＞の入力端に接続されている。論理和演算器３１の第２入力端は、ＴＨＩＤ＜４＞の入力端に接続されている。論理和演算器３２の第１入力端は、ＴＨＩＤ＜５＞の入力端に接続されている。論理和演算器３２の第２入力端は、ＴＨＩＤ＜６＞の入力端に接続されている。論理和演算器３２の第３入力端はＴＨＩＤ＜７＞の入力端に接続されている。論理和演算器３３の第１入力端は、論理和演算器３１の出力端に接続されている。論理和演算器３３の第２入力端は、論理和演算器３２の出力端に接続されている。インバータ３４の入力端は、論理和演算器３３の出力端に接続されている。インバータ３５の入力端は、論理和演算器３２の出力端に接続されている。論理積演算器３６の第１入力端は、インバータ３４の出力端に接続されている。論理積演算器３６の第２入力端は、インバータ３５の出力端に接続されている。論理積演算器３７の第１入力端は、インバータ３５の出力端に接続されている。論理積演算器３７の第２入力端は、論理和演算器３３の出力端に接続されている。１倍設定信号ｘ１は、論理和演算器３２の出力端から引き出されている。８倍設定信号ｘ８は、論理積演算器３７の出力端から引き出されている。３２倍設定信号ｘ３２は、論理積演算器３６の出力端から引き出されている。 The first input terminal of the logical sum calculator 31 is connected to the input terminal of THID <3>. The second input terminal of the logical sum calculator 31 is connected to the input terminal of THID <4>. The first input terminal of the logical sum calculator 32 is connected to the input terminal of THID <5>. The second input terminal of the logical sum calculator 32 is connected to the input terminal of THID <6>. The third input terminal of the logical sum calculator 32 is connected to the input terminal of THID <7>. The first input terminal of the logical sum calculator 33 is connected to the output terminal of the logical sum calculator 31. The second input terminal of the logical sum calculator 33 is connected to the output terminal of the logical sum calculator 32. An input terminal of the inverter 34 is connected to an output terminal of the logical sum calculator 33. The input terminal of the inverter 35 is connected to the output terminal of the logical sum calculator 32. The first input terminal of the AND operator 36 is connected to the output terminal of the inverter 34. The second input terminal of the AND operator 36 is connected to the output terminal of the inverter 35. The first input terminal of the AND operator 37 is connected to the output terminal of the inverter 35. A second input terminal of the AND operator 37 is connected to an output terminal of the OR operator 33. The 1 × setting signal x 1 is drawn from the output terminal of the logical sum calculator 32. The 8-fold setting signal x8 is drawn from the output terminal of the AND operator 37. The 32-times setting signal x32 is drawn from the output terminal of the AND operator 36.

上記構成から成るｍ値設定回路３は、ＴＨＩＤ＜３＞〜ＴＨＩＤ＜７＞がいずれもローレベル（値「０」）であるとき、言い換えれば、外部デジタルデータＴＨＩＤのデータ値が１０進数表記で１〜７であるときには、３２倍設定信号ｘ３２（ｍ＝５）をハイレベルとし、１倍設定信号ｘ１（ｍ＝０）と８倍設定信号ｘ８（ｍ＝３）をローレベルとする。 In the m-value setting circuit 3 having the above configuration, when THID <3> to THID <7> are all at a low level (value “0”), in other words, the data value of the external digital data THID is expressed in decimal notation. When 1 to 7, the 32 × setting signal x32 (m = 5) is set to the high level, and the 1 × setting signal x1 (m = 0) and the 8 × setting signal x8 (m = 3) are set to the low level.

また、上記構成から成るｍ値設定回路３は、ＴＨＩＤ＜５＞〜ＴＨＩＤ＜７＞がいずれもローレベル（値「０」）であるが、ＴＨＩＤ＜３＞及びＴＨＩＤ＜４＞の少なくとも一がハイレベル（値「１」）であるとき、言い換えれば、外部デジタルデータＴＨＩＤのデータ値が１０進数表記で８〜３１であるときには、８倍設定信号ｘ８（ｍ＝３）をハイレベルとし、１倍設定信号ｘ１（ｍ＝０）と３２倍設定信号ｘ３２（ｍ＝５）をいずれもローレベルとする。 In the m-value setting circuit 3 configured as described above, THID <5> to THID <7> are all at a low level (value “0”), but at least one of THID <3> and THID <4> is When it is at the high level (value “1”), in other words, when the data value of the external digital data THID is 8 to 31 in decimal notation, the 8-fold setting signal x8 (m = 3) is set to the high level. Both the double setting signal x1 (m = 0) and the 32-times setting signal x32 (m = 5) are set to the low level.

また、上記構成から成るｍ値設定回路３は、ＴＨＩＤ＜５＞〜ＴＨＩＤ＜７＞の少なくとも一がハイレベル（値「１」）であるとき、すなわち、外部デジタルデータＴＨＩＤのデータ値が１０進数表記で３２〜２５５であるときには、１倍設定信号ｘ１（ｍ＝０）をハイレベルとし、８倍設定信号ｘ８（ｍ＝３）と３２倍設定信号ｘ３２（ｍ＝５）をローレベルとする。 Further, the m-value setting circuit 3 configured as described above is configured such that when at least one of THID <5> to THID <7> is at a high level (value “1”), that is, the data value of the external digital data THID is a decimal number. In the case of 32 to 255, the 1 × setting signal x1 (m = 0) is set to the high level, and the 8 × setting signal x8 (m = 3) and the 32 × setting signal x32 (m = 5) are set to the low level. .

図６は、外部デジタルデータＴＨＩＤ（ｄ）とｍ値設定信号（１倍設定信号ｘ１、８倍設定信号ｘ８、及び、３２倍設定信号ｘ３２）との相関関係を示すテーブルである。 FIG. 6 is a table showing the correlation between the external digital data THID (d) and the m-value setting signal (1 × setting signal x1, 8 × setting signal x8, and 32 × setting signal x32).

上記したように、本実施形態の利得可変増幅器において、ｍ値設定回路３は、外部デジタルデータＴＨＩＤを形成する８ビット（ＴＨＩＤ＜０＞〜ＴＨＩＤ＜７＞）のうち、値「１」が入力されている最上位のビットがｓビット目（ただし１≦ｓ≦８）であるとき、ｍ≦８−ｓを満たすように、ｍ値設定信号（１倍設定信号ｘ１、８倍設定信号ｘ８、及び３２倍設定信号ｘ３２）を生成する構成とされている。 As described above, in the variable gain amplifier of the present embodiment, the m-value setting circuit 3 receives the value “1” among the 8 bits (THID <0> to THID <7>) forming the external digital data THID. When the most significant bit is the sth bit (where 1 ≦ s ≦ 8), the m value setting signal (1 × setting signal x1, 8 × setting signal x8, And 32 times setting signal x32).

このような構成とすることにより、ｍビットシフト回路５で生成される内部デジタルデータＩＤは、ＴＨＩＤ＜０＞〜ＴＨＩＤ＜ｓ＞の欠落を招くことなく、これをｍビット分だけ上位側にシフトさせたデータ値、すなわち、先出の数式（６）で算出されるデータ値を有することになる。従って、本実施形態の利得可変増幅器は、先にも説明した通り、プリアンプ４の利得可変制御とｍビットシフト回路５による外部デジタルデータＴＨＩＤのビットシフト制御とを互いに連携させて、ユーザの意図した出力電圧ＶＯＵＴを生成することが可能となる。 By adopting such a configuration, the internal digital data ID generated by the m-bit shift circuit 5 is shifted to the upper side by m bits without causing loss of THID <0> to THID <s>. The data value thus obtained, that is, the data value calculated by the above-described equation (6) is provided. Therefore, as described above, the variable gain amplifier according to the present embodiment links the gain variable control of the preamplifier 4 and the bit shift control of the external digital data THID by the m-bit shift circuit 5 to each other. The output voltage VOUT can be generated.

図７は、プリアンプ４の一構成例を示す回路図である。図７に示すように、本構成例のプリアンプ４は、電圧／電流変換回路４１と、カレントミラー回路４２と、電流／電圧変換回路４３と、を有して成る。 FIG. 7 is a circuit diagram showing a configuration example of the preamplifier 4. As shown in FIG. 7, the preamplifier 4 of this configuration example includes a voltage / current conversion circuit 41, a current mirror circuit 42, and a current / voltage conversion circuit 43.

電圧／電流変換回路４１は、入力電圧ＶＩＮを電圧／電流変換して入力電流ｉ０を生成する手段であり、Ｎチャネル型ＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタ４１０と、抵抗４１１（抵抗値：Ｒｘ）と、アンプ４１２と、を有して成る。 The voltage / current conversion circuit 41 is means for generating an input current i0 by performing voltage / current conversion on the input voltage VIN, and includes an N-channel MOS [Metal Oxide Semiconductor] field effect transistor 410 and a resistor 411 (resistance value: Rx). ) And an amplifier 412.

トランジスタ４１０のドレインは、電圧／電流変換回路４１の電流出力端に相当し、カレントミラー回路４２の電流入力端に接続されている。トランジスタ４１０のソース及びバックゲートは、抵抗４１１を介して、接地端に接続されている。トランジスタ４１０のゲートは、アンプ４１２の出力端に接続されている。アンプ４１２の非反転入力端（＋）は、入力電圧ＶＩＮの印加端に接続されている。アンプ４１２の反転入力端（−）は、抵抗４１１の一端に接続されている。 The drain of the transistor 410 corresponds to the current output terminal of the voltage / current conversion circuit 41 and is connected to the current input terminal of the current mirror circuit 42. The source and back gate of the transistor 410 are connected to the ground terminal via the resistor 411. The gate of the transistor 410 is connected to the output terminal of the amplifier 412. The non-inverting input terminal (+) of the amplifier 412 is connected to the application terminal for the input voltage VIN. An inverting input terminal (−) of the amplifier 412 is connected to one end of the resistor 411.

上記の構成から成る電圧／電流変換回路４１において、アンプ４１２は、非反転入力端（＋）と反転入力端（−）の各印加電圧が互いに一致するように、トランジスタ４１０のゲート信号を生成する。すなわち、抵抗４１１の一端には、入力電圧ＶＩＮが印加されることになるので、入力電流ｉ０の電流値は、次の（８）式で算出される。 In the voltage / current conversion circuit 41 configured as described above, the amplifier 412 generates the gate signal of the transistor 410 so that the applied voltages at the non-inverting input terminal (+) and the inverting input terminal (−) match each other. . That is, since the input voltage VIN is applied to one end of the resistor 411, the current value of the input current i0 is calculated by the following equation (8).

カレントミラー回路４２は、ｍ値設定信号（１倍設定信号ｘ１（ｍ＝０）、８倍設定信号ｘ８（ｍ＝３）、及び、３２倍設定信号ｘ３２（ｍ＝５））に基づいて入力電流ｉ０を２^m倍することにより、出力電流ｉ４（＝ｉ０×２^m）を生成する手段であり、Ｐチャネル型ＭＯＳ電界効果トランジスタ４２１〜４２６と、スイッチ４２７及び４２８と、論理和演算器４２９と、を有して成る。 The current mirror circuit 42 is input based on an m-value setting signal (1 × setting signal x1 (m = 0), 8 × setting signal x8 (m = 3), and 32 × setting signal x32 (m = 5)). This is means for generating an output current i4 (= i0 × 2 ^m ) by multiplying the current i0 by 2 ^m , and includes P-channel MOS field effect transistors 421 to 426, switches 427 and 428, and an OR calculator 429. And comprising.

トランジスタ４２１〜４２６のソース及びバックゲートは、いずれも電源端に接続されている。トランジスタ４２１のゲート及びドレインは、カレントミラー回路４２の電流入力端に相当し、電圧／電流変換回路４１の電流出力端に接続されている。トランジスタ４２２〜４２４のドレインは、カレントミラー回路４２の電流出力端に相当し、電流／電圧変換回路４３の電流入力端に接続されている。トランジスタ４２２のゲートは、トランジスタ４２１のゲートに直接接続されている。トランジスタ４２３のゲートは、スイッチ４２７を介してトランジスタ４２１のゲートに接続されている。トランジスタ４２４のゲートは、スイッチ４２８を介してトランジスタ４２１のゲートに接続されている。トランジスタ４２５のドレインは、トランジスタ４２３のゲートに接続されている。トランジスタ４２６のドレインは、トランジスタ４２４のゲートに接続されている。論理和演算器４２９の第１入力端は、８倍設定信号ｘ８の入力端に接続されている。論理和演算器４２９の第２入力端は、３２倍設定信号ｘ３２の入力端に接続されている。トランジスタ４２５のゲート及びスイッチ４２７の制御端は、いずれも論理和演算器４２９の出力端に接続されている。トランジスタ４２６のゲート及びスイッチ４２８の制御端は、いずれも３２倍設定信号ｘ３２の入力端に接続されている。 The sources and back gates of the transistors 421 to 426 are all connected to the power supply terminal. The gate and drain of the transistor 421 correspond to the current input terminal of the current mirror circuit 42 and are connected to the current output terminal of the voltage / current conversion circuit 41. The drains of the transistors 422 to 424 correspond to the current output terminal of the current mirror circuit 42 and are connected to the current input terminal of the current / voltage conversion circuit 43. The gate of the transistor 422 is directly connected to the gate of the transistor 421. The gate of the transistor 423 is connected to the gate of the transistor 421 through the switch 427. The gate of the transistor 424 is connected to the gate of the transistor 421 through the switch 428. The drain of the transistor 425 is connected to the gate of the transistor 423. The drain of the transistor 426 is connected to the gate of the transistor 424. The first input terminal of the logical sum calculator 429 is connected to the input terminal of the 8 × setting signal x8. The second input terminal of the logical sum calculator 429 is connected to the input terminal of the 32-times setting signal x32. The gate of the transistor 425 and the control terminal of the switch 427 are both connected to the output terminal of the logical sum calculator 429. The gate of the transistor 426 and the control terminal of the switch 428 are both connected to the input terminal of the 32-times setting signal x32.

上記構成から成るカレントミラー回路４２は、入力電流ｉ０を等倍した第１ミラー電流ｉ１（＝ｉ０）を出力する第１ミラー電流出力段（トランジスタ４２２）と、入力電流ｉ０を７倍した第２ミラー電流ｉ２（＝ｉ０×７）を出力する第２ミラー電流出力段（トランジスタ４２３、トランジスタ４２５、及び、スイッチ４２７）と、入力電流ｉ０を２４倍した第３ミラー電流ｉ３（＝ｉ０×２４）を出力する第３ミラー電流出力段（トランジスタ４２４、トランジスタ４２６、及び、スイッチ４２８）と、を有して成り、第１ミラー電流ｉ１、第２ミラー電流ｉ２、及び、第３ミラー電流ｉ３を合算することにより、出力電ｉ４を生成する構成とされている。 The current mirror circuit 42 configured as described above includes a first mirror current output stage (transistor 422) that outputs a first mirror current i1 (= i0) obtained by multiplying the input current i0 by an equal number, and a second mirror current output stage that is multiplied by seven. A second mirror current output stage (transistor 423, transistor 425, and switch 427) that outputs a mirror current i2 (= i0 × 7), and a third mirror current i3 (= i0 × 24) obtained by multiplying the input current i0 by 24 A third mirror current output stage (transistor 424, transistor 426, and switch 428) that outputs the first mirror current i1, the second mirror current i2, and the third mirror current i3. By doing so, it is configured to generate the output electricity i4.

また、上記の第２ミラー電流出力段は、ｍ値設定信号（図７の例では、８倍設定信号ｘ８と３２倍設定信号ｘ３２との論理和信号）に基づいて、第２ミラー電流ｉ２の出力可否を制御するスイッチ４２７及びトランジスタ４２５を有して成る。なお、スイッチ４２７は、その制御端に入力される制御信号がハイレベルであるときにオンとなり、ローレベルであるときにオフとなるアナログスイッチである。すなわち、上記の第２ミラー電流出力段は、８倍設定信号ｘ８と３２倍設定信号ｘ３２の少なくとも一方がハイレベルであるときに第２ミラー電流ｉ２の出力を行い、両方がローレベルであるときに第２ミラー電流ｉ２の出力を停止するように、その出力可否が制御される。 In addition, the second mirror current output stage described above is based on the m-value setting signal (in the example of FIG. 7, the logical sum signal of the 8-fold setting signal x8 and the 32-fold setting signal x32). It has a switch 427 and a transistor 425 for controlling the output availability. The switch 427 is an analog switch that is turned on when the control signal input to the control terminal is at a high level and turned off when the control signal is at a low level. That is, the second mirror current output stage outputs the second mirror current i2 when at least one of the 8 × setting signal x8 and the 32 × setting signal x32 is at a high level, and when both are at a low level. The output availability is controlled so that the output of the second mirror current i2 is stopped.

同様に、上記の第３ミラー電流出力段は、ｍ値設定信号（図７の例では、３２倍設定信号ｘ３２）に基づいて、第３ミラー電流ｉ３の出力可否を制御するスイッチ４２８及びトランジスタ４２６を有して成る。なお、スイッチ４２８は、その制御端に入力される制御信号がハイレベルであるときにオンとなり、ローレベルであるときにオフとなるアナログスイッチである。すなわち、上記の第３ミラー電流出力段は、３２倍設定信号ｘ３２がハイレベルであるときに第３ミラー電流ｉ３の出力を行い、ローレベルであるときに第３ミラー電流ｉ３の出力を停止するように、その出力可否が制御される。 Similarly, the third mirror current output stage includes a switch 428 and a transistor 426 that control whether or not the third mirror current i3 can be output based on an m-value setting signal (32 times setting signal x32 in the example of FIG. 7). It has. Note that the switch 428 is an analog switch that is turned on when the control signal input to the control terminal is at a high level and turned off when the control signal is at a low level. That is, the third mirror current output stage outputs the third mirror current i3 when the 32-fold setting signal x32 is at the high level, and stops outputting the third mirror current i3 when the signal is at the low level. As described above, whether or not the output is possible is controlled.

上記の動作をまとめると、カレントミラー回路４２は、３２倍設定信号ｘ３２がハイレベルであるときには、入力電流ｉ０を３２倍した出力電流ｉ４（＝ｉ１＋ｉ２＋ｉ３＝ｉ０＋ｉ０×７＋ｉ０×２４）を出力し、８倍設定信号ｘ８がハイレベルであるときには、入力電流ｉ０を８倍した出力電流ｉ４（＝ｉ１＋ｉ２＝ｉ０＋ｉ０×７）を出力し、３２倍設定信号ｘ３２と８倍設定信号ｘ８の双方がローレベルであるとき（１倍設定信号ｘ１がハイレベルであるとき）には、入力信号ｉ０を等倍した出力電流ｉ４（＝ｉ１＝ｉ０）を出力する構成とされている。 In summary, the current mirror circuit 42 outputs the output current i4 (= i1 + i2 + i3 = i0 + i0 × 7 + i0 × 24) obtained by multiplying the input current i0 by 32 when the 32-fold setting signal x32 is at the high level. When the double setting signal x8 is at the high level, an output current i4 (= i1 + i2 = i0 + i0 × 7) obtained by multiplying the input current i0 by 8 is output, and both the 32-fold setting signal x32 and the 8-fold setting signal x8 are at the low level. In some cases (when the 1 × setting signal x1 is at a high level), an output current i4 (= i1 = i0) obtained by multiplying the input signal i0 by an equal magnification is output.

電流／電圧変換回路４３は、出力電流ｉ４を電流／電圧変換することにより増幅電圧ＶＩＮ２を生成する手段であり、抵抗４３１（抵抗値：Ｒｘ）を有して成る。抵抗４３１の一端は、電流／電圧変換回路４３の電流入力端に相当し、カレントミラー回路４２の電流出力端に接続されている。また、抵抗４３１の一端は、電流／電圧変換回路４３の電圧出力端（増幅電圧ＶＩＮ２の出力端）にも相当し、メインアンプ１の非反転入力端（＋）にも接続されている。抵抗４３１の他端は、接地端に接続されている。 The current / voltage conversion circuit 43 is means for generating the amplified voltage VIN2 by current / voltage conversion of the output current i4, and includes a resistor 431 (resistance value: Rx). One end of the resistor 431 corresponds to the current input terminal of the current / voltage conversion circuit 43 and is connected to the current output terminal of the current mirror circuit 42. One end of the resistor 431 corresponds to the voltage output terminal of the current / voltage conversion circuit 43 (the output terminal of the amplified voltage VIN2), and is also connected to the non-inverting input terminal (+) of the main amplifier 1. The other end of the resistor 431 is connected to the ground terminal.

上記の構成から成る電流／電圧変換回路４３において、抵抗４３１には、カレントミラー回路４３から出力電流ｉ４が流れ込むので、抵抗４３１の一端から引き出される増幅電圧ＶＩＮ２の電圧値は、次の（９）式で算出される。 In the current / voltage conversion circuit 43 configured as described above, since the output current i4 flows from the current mirror circuit 43 into the resistor 431, the voltage value of the amplified voltage VIN2 drawn from one end of the resistor 431 is (9) Calculated by the formula.

上記の（９）式は、先出の（５）式と同一である。このように、本構成例のプリアンプ２であれば、簡易な回路構成を用いてｍ値設定信号に基づく利得可変制御を行い、入力電圧ＶＩＮを２^m倍した増幅電圧ＶＩＮ２を生成することが可能となる。 The above equation (9) is the same as the above equation (5). Thus, with the preamplifier 2 of this configuration example, it is possible to perform gain variable control based on the m-value setting signal using a simple circuit configuration, and generate the amplified voltage VIN2 that is 2 ^m times the input voltage VIN. It becomes.

図８は、ｍビットシフト回路５の一構成例を示すブロック図である。図８に示す通り、本構成例のｍビットシフト回路５は、８個のセレクタモジュール５０−０〜５０−７を有して成る。また、図８では明示されていないが、ｍビットシフト回路５は、外部デジタルデータＴＨＩＤを形成する全ビットに値「０」が入力されているとき、出力電圧ＶＯＵＴの出力動作を停止させるためのゼロ検出信号ＺＥＲＯを生成するゼロ検出モジュール５１を有して成る。 FIG. 8 is a block diagram illustrating a configuration example of the m-bit shift circuit 5. As shown in FIG. 8, the m-bit shift circuit 5 of this configuration example includes eight selector modules 50-0 to 50-7. Although not clearly shown in FIG. 8, the m-bit shift circuit 5 is used to stop the output operation of the output voltage VOUT when the value “0” is input to all the bits forming the external digital data THID. It has a zero detection module 51 for generating a zero detection signal ZERO.

セレクタモジュール５０−０は、ｘ１入力端子に入力される１倍設定信号ｘ１がハイレベルであるとき、ｘ１＿ｓｉｇ入力端子に入力されるＴＨＩＤ＜０＞をＩＤ＜０＞として出力する。また、セレクタモジュール５０−０は、ｘ８入力端子に入力される８倍設定信号ｘ８がハイレベルであるとき、ｘ８＿ｓｉｇ端子に入力される値「０」をＩＤ＜０＞として出力する。また、セレクタモジュール５０−０は、ｘ３２入力端子に入力される３２倍設定信号ｘ３２がハイレベルであるとき、ｘ３２＿ｓｉｇ端子に入力される値「０」をＩＤ＜０＞として出力する。 When the 1 × setting signal x1 input to the x1 input terminal is at a high level, the selector module 50-0 outputs THID <0> input to the x1_sig input terminal as ID <0>. The selector module 50-0 outputs the value “0” input to the x8_sig terminal as ID <0> when the 8 × setting signal x8 input to the x8 input terminal is at a high level. The selector module 50-0 outputs the value “0” input to the x32_sig terminal as ID <0> when the 32 × setting signal x32 input to the x32 input terminal is at a high level.

セレクタモジュール５０−１は、ｘ１入力端子に入力される１倍設定信号ｘ１がハイレベルであるとき、ｘ１＿ｓｉｇ入力端子に入力されるＴＨＩＤ＜１＞をＩＤ＜１＞として出力する。また、セレクタモジュール５０−１は、ｘ８入力端子に入力される８倍設定信号ｘ８がハイレベルであるとき、ｘ８＿ｓｉｇ端子に入力される値「０」をＩＤ＜１＞として出力する。また、セレクタモジュール５０−０は、ｘ３２入力端子に入力される３２倍設定信号ｘ３２がハイレベルであるとき、ｘ３２＿ｓｉｇ端子に入力される値「０」をＩＤ＜１＞として出力する。 When the 1 × setting signal x1 input to the x1 input terminal is at a high level, the selector module 50-1 outputs THID <1> input to the x1_sig input terminal as ID <1>. The selector module 50-1 outputs the value “0” input to the x8_sig terminal as ID <1> when the 8 × setting signal x8 input to the x8 input terminal is at a high level. The selector module 50-0 outputs the value “0” input to the x32_sig terminal as ID <1> when the 32-times setting signal x32 input to the x32 input terminal is at the high level.

セレクタモジュール５０−２は、ｘ１入力端子に入力される１倍設定信号ｘ１がハイレベルであるとき、ｘ１＿ｓｉｇ入力端子に入力されるＴＨＩＤ＜２＞をＩＤ＜２＞として出力する。また、セレクタモジュール５０−２は、ｘ８入力端子に入力される８倍設定信号ｘ８がハイレベルであるとき、ｘ８＿ｓｉｇ端子に入力される値「０」をＩＤ＜２＞として出力する。また、セレクタモジュール５０−２は、ｘ３２入力端子に入力される３２倍設定信号ｘ３２がハイレベルであるとき、ｘ３２＿ｓｉｇ端子に入力される値「０」をＩＤ＜２＞として出力する。 The selector module 50-2 outputs THID <2> input to the x1_sig input terminal as ID <2> when the 1 × setting signal x1 input to the x1 input terminal is at a high level. The selector module 50-2 outputs the value “0” input to the x8_sig terminal as ID <2> when the 8 × setting signal x8 input to the x8 input terminal is at a high level. The selector module 50-2 outputs the value “0” input to the x32_sig terminal as ID <2> when the 32 × setting signal x32 input to the x32 input terminal is at a high level.

セレクタモジュール５０−３は、ｘ１入力端子に入力される１倍設定信号ｘ１がハイレベルであるとき、ｘ１＿ｓｉｇ入力端子に入力されるＴＨＩＤ＜３＞をＩＤ＜３＞として出力する。また、セレクタモジュール５０−３は、ｘ８入力端子に入力される８倍設定信号ｘ８がハイレベルであるとき、ｘ８＿ｓｉｇ端子に入力されているＴＨＩＤ＜０＞をＩＤ＜３＞として出力する。また、セレクタモジュール５０−３は、ｘ３２入力端子に入力される３２倍設定信号ｘ３２がハイレベルであるとき、ｘ３２＿ｓｉｇ端子に入力される値「０」をＩＤ＜３＞として出力する。 The selector module 50-3 outputs THID <3> input to the x1_sig input terminal as ID <3> when the 1 × setting signal x1 input to the x1 input terminal is at a high level. The selector module 50-3 outputs THID <0> input to the x8_sig terminal as ID <3> when the 8-fold setting signal x8 input to the x8 input terminal is at a high level. The selector module 50-3 outputs the value “0” input to the x32_sig terminal as ID <3> when the 32 × setting signal x32 input to the x32 input terminal is at the high level.

セレクタモジュール５０−４は、ｘ１入力端子に入力される１倍設定信号ｘ１がハイレベルであるとき、ｘ１＿ｓｉｇ入力端子に入力されるＴＨＩＤ＜４＞をＩＤ＜４＞として出力する。また、セレクタモジュール５０−４は、ｘ８入力端子に入力される８倍設定信号ｘ８がハイレベルであるとき、ｘ８＿ｓｉｇ端子に入力されているＴＨＩＤ＜１＞をＩＤ＜４＞として出力する。また、セレクタモジュール５０−４は、ｘ３２入力端子に入力される３２倍設定信号ｘ３２がハイレベルであるとき、ｘ３２＿ｓｉｇ端子に入力される値「０」をＩＤ＜４＞として出力する。 The selector module 50-4 outputs THID <4> input to the x1_sig input terminal as ID <4> when the 1 × setting signal x1 input to the x1 input terminal is at a high level. The selector module 50-4 outputs THID <1> input to the x8_sig terminal as ID <4> when the 8 × setting signal x8 input to the x8 input terminal is at a high level. The selector module 50-4 outputs the value “0” input to the x32_sig terminal as ID <4> when the 32 × setting signal x32 input to the x32 input terminal is at a high level.

セレクタモジュール５０−５は、ｘ１入力端子に入力される１倍設定信号ｘ１がハイレベルであるとき、ｘ１＿ｓｉｇ入力端子に入力されるＴＨＩＤ＜５＞をＩＤ＜５＞として出力する。また、セレクタモジュール５０−５は、ｘ８入力端子に入力される８倍設定信号ｘ８がハイレベルであるとき、ｘ８＿ｓｉｇ端子に入力されているＴＨＩＤ＜２＞をＩＤ＜５＞として出力する。また、セレクタモジュール５０−５は、ｘ３２入力端子に入力される３２倍設定信号ｘ３２がハイレベルであるとき、ｘ３２＿ｓｉｇ端子に入力されるＴＨＩＤ＜０＞をＩＤ＜５＞として出力する。 When the 1 × setting signal x1 input to the x1 input terminal is at a high level, the selector module 50-5 outputs THID <5> input to the x1_sig input terminal as ID <5>. The selector module 50-5 outputs THID <2> input to the x8_sig terminal as ID <5> when the 8-fold setting signal x8 input to the x8 input terminal is at a high level. The selector module 50-5 outputs THID <0> input to the x32_sig terminal as ID <5> when the 32-fold setting signal x32 input to the x32 input terminal is at a high level.

セレクタモジュール５０−６は、ｘ１入力端子に入力される１倍設定信号ｘ１がハイレベルであるとき、ｘ１＿ｓｉｇ入力端子に入力されるＴＨＩＤ＜６＞をＩＤ＜６＞として出力する。また、セレクタモジュール５０−６は、ｘ８入力端子に入力される８倍設定信号ｘ８がハイレベルであるとき、ｘ８＿ｓｉｇ端子に入力されているＴＨＩＤ＜３＞をＩＤ＜６＞として出力する。また、セレクタモジュール５０−６は、ｘ３２入力端子に入力される３２倍設定信号ｘ３２がハイレベルであるとき、ｘ３２＿ｓｉｇ端子に入力されるＴＨＩＤ＜１＞をＩＤ＜６＞として出力する。 When the 1 × setting signal x1 input to the x1 input terminal is at a high level, the selector module 50-6 outputs THID <6> input to the x1_sig input terminal as ID <6>. The selector module 50-6 outputs THID <3> input to the x8_sig terminal as ID <6> when the 8-fold setting signal x8 input to the x8 input terminal is at a high level. The selector module 50-6 outputs THID <1> input to the x32_sig terminal as ID <6> when the 32-fold setting signal x32 input to the x32 input terminal is at a high level.

セレクタモジュール５０−７は、ｘ１入力端子に入力される１倍設定信号ｘ１がハイレベルであるとき、ｘ１＿ｓｉｇ入力端子に入力されるＴＨＩＤ＜７＞をＩＤ＜７＞として出力する。また、セレクタモジュール５０−７は、ｘ８入力端子に入力される８倍設定信号ｘ８がハイレベルであるとき、ｘ８＿ｓｉｇ端子に入力されているＴＨＩＤ＜４＞をＩＤ＜７＞として出力する。また、セレクタモジュール５０−７は、ｘ３２入力端子に入力される３２倍設定信号ｘ３２がハイレベルであるとき、ｘ３２＿ｓｉｇ端子に入力されるＴＨＩＤ＜２＞をＩＤ＜７＞として出力する。 When the 1 × setting signal x1 input to the x1 input terminal is at a high level, the selector module 50-7 outputs THID <7> input to the x1_sig input terminal as ID <7>. Further, the selector module 50-7 outputs THID <4> input to the x8_sig terminal as ID <7> when the 8-fold setting signal x8 input to the x8 input terminal is at a high level. The selector module 50-7 outputs THID <2> input to the x32_sig terminal as ID <7> when the 32-times setting signal x32 input to the x32 input terminal is at a high level.

このように、本構成例のｍビットシフト回路５であれば、簡易な回路構成を用いてｍ値設定信号に基づく外部デジタルデータＴＨＩＤのビットシフト制御を行い、適切な内部デジタルデータＩＤを生成することが可能となる。 As described above, the m-bit shift circuit 5 of the present configuration example performs bit shift control of the external digital data THID based on the m-value setting signal using a simple circuit configuration, and generates an appropriate internal digital data ID. It becomes possible.

図９は、セレクタモジュール５０−ｋ（ただしｋ＝０、１、…、７）の一構成例を示す論理ゲート図である。図９に示すように、本構成例のセレクタモジュール５０−ｋは、論理積演算器５０１−ｋ〜５０３−ｋと、論理和演算器５０４−ｋと、を有して成る。 FIG. 9 is a logic gate diagram showing a configuration example of the selector module 50-k (where k = 0, 1,..., 7). As shown in FIG. 9, the selector module 50-k of this configuration example includes AND operation units 501-k to 503-k and an OR operation unit 504-k.

論理積演算器５０１−ｋの第１入力端は、ｘ３２入力端子に接続されている。論理積演算器５０１−ｋの第２入力端は、ｘ３２＿ｓｉｇ入力端子に接続されている。論理積演算器５０２−ｋの第１入力端は、ｘ８入力端子に接続されている。論理積演算器５０２−ｋの第２入力端は、ｘ８＿ｓｉｇ入力端子に接続されている。論理積演算器５０３−ｋの第１入力端は、ｘ１入力端子に接続されている。論理積演算器５０３−ｋの第２入力端は、ｘ１＿ｓｉｇ入力端子に接続されている。論理和演算器５０４−ｋの第１入力端は、論理積演算器５０１−ｋの出力端に接続されている。論理和演算器５０４−ｋの第２入力端は論理積演算器５０２−ｋの出力端に接続されている。論理和演算器５０４−ｋの第３入力端は、論理積演算器５０３−ｋの出力端に接続されている。論理和演算器５０４−ｋの出力端は、ＩＤ＜ｋ＞の出力端子に接続されている。 The first input terminal of the AND operator 501 -k is connected to the x32 input terminal. The second input terminal of the AND operator 501-k is connected to the x32_sig input terminal. The first input terminal of the AND operator 502-k is connected to the x8 input terminal. The second input terminal of the AND operator 502-k is connected to the x8_sig input terminal. The first input terminal of the AND operator 503-k is connected to the x1 input terminal. The second input terminal of the AND operator 503-k is connected to the x1_sig input terminal. The first input terminal of the logical sum calculator 504-k is connected to the output terminal of the logical product calculator 501-k. A second input terminal of the logical sum calculator 502-k is connected to an output terminal of the logical product calculator 502-k. The third input terminal of the logical sum calculator 504-k is connected to the output terminal of the logical product calculator 503-k. The output terminal of the logical sum calculator 504-k is connected to the output terminal of ID <k>.

上記構成から成るセレクタモジュール５０−ｋにおいて、ｘ３２入力端子に入力される３２倍設定信号ｘ３２がハイレベルであり、ｘ８入力端子に入力される８倍設定信号ｘ８とｘ１入力端子に入力される１倍設定信号ｘ１がいずれもローレベルである場合には、ｘ３２入力端子に入力される信号がＩＤ＜ｋ＞として出力される。また、ｘ８入力端子に入力される８倍設定信号ｘ８がハイレベルであり、ｘ３２入力端子に入力される３２倍設定信号ｘ３２とｘ１入力端子に入力される１倍設定信号ｘ１がいずれもローレベルである場合には、ｘ８入力端子に入力される信号がＩＤ＜ｋ＞として出力される。また、ｘ１入力端子に入力される１倍設定信号ｘ１がハイレベルであり、ｘ８入力端子に入力される８倍設定信号ｘ８とｘ３２入力端子に入力される３２倍設定信号ｘ３２がいずれもローレベルである場合には、ｘ１入力端子に入力される信号がＩＤ＜ｋ＞として出力される。 In the selector module 50-k configured as described above, the 32 × setting signal x32 input to the x32 input terminal is at a high level, and the 8 × setting signal x8 input to the x8 input terminal and 1 input to the x1 input terminal. When both of the multiplication setting signals x1 are at a low level, a signal input to the x32 input terminal is output as ID <k>. Further, the 8 × setting signal x8 input to the x8 input terminal is at the high level, and both the 32 × setting signal x32 input to the x32 input terminal and the 1 × setting signal x1 input to the x1 input terminal are both at the low level. In this case, the signal input to the x8 input terminal is output as ID <k>. Further, the 1 × setting signal x1 input to the x1 input terminal is at a high level, and both the 8 × setting signal x8 input to the x8 input terminal and the 32 × setting signal x32 input to the x32 input terminal are both at a low level. In this case, the signal input to the x1 input terminal is output as ID <k>.

このように、本構成例のセレクタモジュール５０−ｋであれば、簡易な回路構成を用いてｍ値設定信号に基づく入力信号の選択制御を行い、適切なＩＤ＜ｋ＞を生成することが可能となる。 Thus, with the selector module 50-k of this configuration example, it is possible to perform selection control of the input signal based on the m-value setting signal using a simple circuit configuration and generate an appropriate ID <k>. It becomes.

図１０は、ゼロ検出モジュール５１の一構成例を示す論理ゲート図である。図１０に示すように、本構成例のゼロ検出モジュール５１は、ＴＨＩＤ＜０＞〜ＴＨＩＤ＜７＞を入力とする否定論理和演算器５１を有して成る。すなわち、ゼロ検出信号ＺＥＲＯは、ＴＨＩＤ＜０＞〜ＴＨＩＤ＜７＞全てがローレベル（値「０」）である場合にのみハイレベルとなり、その余の場合にはローレベルとなる。このようなゼロ検出モジュール５１を用いれば、先に説明したプリアンプ４の利得可変制御や外部デジタルデータＴＨＩＤのビットシフト制御とは別に、出力電圧ＶＯＵＴの出力可否制御を行うことが可能となる。 FIG. 10 is a logic gate diagram showing one configuration example of the zero detection module 51. As shown in FIG. 10, the zero detection module 51 of this configuration example includes a negative OR calculator 51 having THID <0> to THID <7> as inputs. That is, the zero detection signal ZERO is at a high level only when all of THID <0> to THID <7> are at a low level (value “0”), and is at a low level in other cases. If such a zero detection module 51 is used, output enable / disable control of the output voltage VOUT can be performed separately from the above-described variable gain control of the preamplifier 4 and bit shift control of the external digital data THID.

図１１は、本実施形態の利得可変増幅器の一適用例を示す図である。なお、本図では、スイッチングレギュレータに含まれる過電流保護回路の一部として、本実施形態の利得可変増幅器を適用した構成を例に挙げて説明を行う。 FIG. 11 is a diagram illustrating an application example of the variable gain amplifier according to the present embodiment. In this figure, as an example, a configuration in which the variable gain amplifier according to the present embodiment is applied as a part of the overcurrent protection circuit included in the switching regulator will be described.

本構成例のスイッチングレギュレータは、制御部Ａ１と、駆動部Ａ２と、過電流保護部Ａ３と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１と、コイルＬ１と、抵抗Ｒ１と、コンデンサＣ１及びＣ２と、を有して成り、入力電圧Ｖｉｎを降圧して所望の出力電圧Ｖｏｕｔを生成する同期整流方式の降圧型スイッチングレギュレータである。 The switching regulator of this configuration example includes a control unit A1, a drive unit A2, an overcurrent protection unit A3, a P-channel MOS field effect transistor P1, an N-channel MOS field effect transistor N1, a coil L1, and a resistance. The synchronous rectification step-down switching regulator includes R1 and capacitors C1 and C2, and generates a desired output voltage Vout by stepping down the input voltage Vin.

トランジスタＰ１のソースは、入力電圧Ｖｉｎの入力端に接続されている。トランジスタＰ１のドレインは、トランジスタＮ１のドレインに接続されている。トランジスタＮ１のソースは、接地端に接続されている。トランジスタＰ１、Ｎ１のゲートは、それぞれ、駆動部Ａ２のゲート信号出力端に接続されている。コイルＬ１の一端は、トランジスタＰ１のドレインとトランジスタＮ１のドレインの接続ノードに接続されている。コイルＬ１の他端は、出力電圧Ｖｏｕｔの出力端に接続されている。抵抗Ｒ１の一端は、コイルＬ１の一端に接続されている。抵抗Ｒ１の他端は、コンデンサＣ１の一端に接続されている。コンデンサＣ１の他端は、コイルＬ１の他端に接続されている。コンデンサＣ２の一端は出力電圧Ｖｏｕｔの出力端に接続されている。コンデンサＣ２の他端は、接地端に接続されている。出力電圧Ｖｏｕｔの出力端には、負荷Ｚが接続されている。 The source of the transistor P1 is connected to the input terminal of the input voltage Vin. The drain of the transistor P1 is connected to the drain of the transistor N1. The source of the transistor N1 is connected to the ground terminal. The gates of the transistors P1 and N1 are each connected to the gate signal output terminal of the drive unit A2. One end of the coil L1 is connected to a connection node between the drain of the transistor P1 and the drain of the transistor N1. The other end of the coil L1 is connected to the output end of the output voltage Vout. One end of the resistor R1 is connected to one end of the coil L1. The other end of the resistor R1 is connected to one end of the capacitor C1. The other end of the capacitor C1 is connected to the other end of the coil L1. One end of the capacitor C2 is connected to the output end of the output voltage Vout. The other end of the capacitor C2 is connected to the ground terminal. A load Z is connected to the output terminal of the output voltage Vout.

制御部Ａ１は、出力電圧Ｖｏｕｔが所定の目標設定値となるように、駆動部Ａ２の制御信号を生成する一方、過電流保護部Ａ３から入力される過電流保護信号ＯＳＰを監視し、過電流状態が検出されたときには、出力電圧Ｖｏｕｔの出力をシャットダウンする機能を備えている。 The control unit A1 generates a control signal for the drive unit A2 so that the output voltage Vout becomes a predetermined target set value, while monitoring the overcurrent protection signal OSP input from the overcurrent protection unit A3. When the state is detected, a function of shutting down the output of the output voltage Vout is provided.

駆動部Ａ２は、制御部Ａ１からの制御信号に基づいて、トランジスタＰ１及びトランジスタＮ１の各ゲート信号を生成し、各々のオン／オフ制御を行う。 The drive unit A2 generates each gate signal of the transistor P1 and the transistor N1 based on the control signal from the control unit A1, and performs on / off control of each.

過電流保護部Ａ３は、利得可変増幅器Ａ３１と、差動増幅器Ａ３２と、比較器Ａ３３とを有して成る。 The overcurrent protection unit A3 includes a variable gain amplifier A31, a differential amplifier A32, and a comparator A33.

利得可変増幅器Ａ３１は、基本的に図１の利得可変増幅器と同様の構成から成り、メインアンプ１と、ＤＡＣ２と、ｍ値設定回路３と、プリアンプ４と、ｍビットシフト回路５と、を有して成る。なお、プリアンプ４の入力端は、抵抗Ｒ１とコンデンサＣ１との接続ノードに接続されている。また、ＤＡＣ２は、メインアンプ１の出力端（利得可変増幅器Ａ３で生成される出力電圧ＶＯＵＴの出力端）と、スイッチングレギュレータで生成される出力電圧Ｖｏｕｔの出力端との間に接続されている。 The variable gain amplifier A31 basically has the same configuration as the variable gain amplifier of FIG. 1, and includes a main amplifier 1, a DAC 2, an m value setting circuit 3, a preamplifier 4, and an m bit shift circuit 5. It consists of The input terminal of the preamplifier 4 is connected to a connection node between the resistor R1 and the capacitor C1. The DAC 2 is connected between the output terminal of the main amplifier 1 (the output terminal of the output voltage VOUT generated by the variable gain amplifier A3) and the output terminal of the output voltage Vout generated by the switching regulator.

差動増幅器Ａ３２の非反転入力端（＋）は、利得可変増幅器Ａ３１の出力端（出力電圧ＶＯＵＴの出力端）に接続されている。差動増幅器Ａ３２の反転入力端（−）は、スイッチングレギュレータの出力端（出力電圧Ｖｏｕｔの出力端）に接続されている。 The non-inverting input terminal (+) of the differential amplifier A32 is connected to the output terminal of the variable gain amplifier A31 (the output terminal of the output voltage VOUT). The inverting input terminal (−) of the differential amplifier A32 is connected to the output terminal of the switching regulator (the output terminal of the output voltage Vout).

比較器Ａ３３の非反転入力端（＋）は、差動増幅器Ａ３２の出力端に接続されている。比較器Ａ３３の反転入力端（−）は、参照電圧Ｖｒｅｆ（固定電圧値）の入力端に接続されている。比較器Ａ３３の出力端は、過電流保護信号ＯＣＰの出力端として、制御部Ａ１に接続されている。 The non-inverting input terminal (+) of the comparator A33 is connected to the output terminal of the differential amplifier A32. The inverting input terminal (−) of the comparator A33 is connected to the input terminal of the reference voltage Vref (fixed voltage value). The output terminal of the comparator A33 is connected to the control unit A1 as the output terminal of the overcurrent protection signal OCP.

上記構成から成る過電流保護部Ａ３において、過電流保護をかけるための過電流保護値は、比較器Ａ３３の反転入力端（−）に入力される参照電圧Ｖｒｅｆの電圧値によって設定される。従来、上記の過電流保護値を調整するためには、参照電圧Ｖｒｅｆを可変制御する必要があったが、本発明に係る利得可変増幅器Ａ３１を用いれば、外部デジタルデータＴＨＩＤのデータ値を任意に設定して、電流検出信号（プリアンプ４に入力される入力電圧ＶＩＮ）を増幅する際の利得を可変制御することにより、参照電圧Ｖｒｅｆの電圧値を固定したまま、過電流保護部Ａ３の過電流保護値を任意に調整することが可能となる。 In the overcurrent protection unit A3 configured as described above, the overcurrent protection value for applying overcurrent protection is set by the voltage value of the reference voltage Vref input to the inverting input terminal (−) of the comparator A33. Conventionally, in order to adjust the overcurrent protection value, it has been necessary to variably control the reference voltage Vref. However, if the variable gain amplifier A31 according to the present invention is used, the data value of the external digital data THID can be arbitrarily set. By setting and variably controlling the gain at the time of amplifying the current detection signal (input voltage VIN input to the preamplifier 4), the overcurrent of the overcurrent protection unit A3 is maintained while the voltage value of the reference voltage Vref is fixed. The protection value can be arbitrarily adjusted.

なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。 The configuration of the present invention can be variously modified in addition to the above-described embodiment without departing from the gist of the invention.

例えば、上記実施形態（特に図２以降）では、外部デジタルデータＴＨＩＤと内部デジタルデータＩＤのビット数ｎを８とし、プリアンプ４の利得可変制御とｍビットシフト回路５による外部デジタルデータＴＨＩＤのビットシフト制御の双方に用いられるｍ値設定信号として、１倍設定信号ｘ１（ｍ＝０）、８倍設定信号ｘ８（ｍ＝３）、及び、３２倍設定信号ｘ３２（ｍ＝５）が生成される構成を例に挙げて、利得可変増幅器を形成する各部の具体的な回路構成を説明したが、このような変数値ｍ、ｎの設定は、発明の内容を説明する上で便宜を図るための単なる例示に過ぎず、本発明の構成が上記に限定されるものでないことは言うまでもない。 For example, in the above embodiment (particularly after FIG. 2), the number of bits n of the external digital data THID and the internal digital data ID is set to 8, the gain variable control of the preamplifier 4 and the bit shift of the external digital data THID by the m-bit shift circuit 5. As an m-value setting signal used for both controls, a 1 × setting signal x1 (m = 0), an 8 × setting signal x8 (m = 3), and a 32 × setting signal x32 (m = 5) are generated. The specific circuit configuration of each part forming the variable gain amplifier has been described by taking the configuration as an example, but such setting of the variable values m and n is for convenience in explaining the contents of the invention. Needless to say, the configuration of the present invention is not limited to the above example.

本発明は、例えば、電源装置の出力電流や駆動電流を計測するに際して、電流値に応じた電圧信号の増幅手段として用いられる利得可変増幅器に利用可能な技術である。 The present invention, for example, is a technique that can be used for a variable gain amplifier that is used as a means for amplifying a voltage signal according to a current value when measuring an output current or a drive current of a power supply device.

１メインアンプ
２ＤＡＣ（ｎビット）
３ｍ値設定回路
４プリアンプ
５ｍビットシフト回路
２００〜２０６抵抗（抵抗値：Ｒ）
２１０〜２１９抵抗（抵抗値：２Ｒ）
２２０〜２２８スイッチ
２３０〜２３５、２３６Ｘ、２３７インバータ
２３６否定論理和演算器
２３８否定論理積演算器
３１〜３３論理和演算器
３４、３５インバータ
３６、３７論理積演算器
４１電圧／電流変換回路
４２カレントミラー回路
４３電流／電圧変換回路
４１０Ｎチャネル型ＭＯＳ電界効果トランジスタ
４１１抵抗（抵抗値：Ｒｘ）
４１２アンプ
４２１〜４２６Ｐチャネル型ＭＯＳ電界効果トランジスタ
４２７、４２８スイッチ
４２９論理和演算器
４３１抵抗（抵抗値：Ｒｘ）
５０−ｋ（ｋ＝０、１、…、７）セレクタモジュール
５０１−ｋ〜５０３−ｋ（ｋ＝０、１、…、７）論理積演算器
５０４−ｋ（ｋ＝０、１、…、７）論理和演算器
５１ゼロ検出モジュール（否定論理和演算器）
ＶＩＮ入力電圧
ＶＩＮ２増幅入力電圧
ＶＯＵＴ出力電圧
ＶＦＢ帰還電圧
ＴＨＩＤ外部デジタルデータ（ｎビット）
ＩＤ内部デジタルデータ（ｎビット）
ｘ１ｍ値設定信号（１倍設定信号；ｍ＝０）
ｘ８ｍ値設定信号（８倍設定信号；ｍ＝３）
ｘ３２ｍ値設定信号（３２倍設定信号；ｍ＝５）
ｉ０入力電流
ｉ１第１ミラー電流（ｉ１＝ｉ０）
ｉ２第２ミラー電流（ｉ２＝ｉ０×７）
ｉ３第３ミラー電流（ｉ３＝ｉ０×２４）
ｉ４出力電流（ｉ４＝ｉ１＋ｉ２＋ｉ３）
Ａ１制御部
Ａ２駆動部
Ａ３過電流保護部
Ａ３１利得可変増幅器
Ａ３２差動増幅器
Ａ３３比較器
Ｐ１Ｐチャネル型ＭＯＳ電界効果トランジスタ（出力トランジスタ）
Ｎ１Ｎチャネル型ＭＯＳ電界効果トランジスタ（同期整流トランジスタ）
Ｌ１コイル
Ｒ１抵抗
Ｃ１、Ｃ２コンデンサ
Ｖｉｎ入力電圧
Ｖｏｕｔ出力電圧 1 Main amplifier 2 DAC (n bits)
3 m value setting circuit 4 preamplifier 5 m bit shift circuit 200 to 206 resistance (resistance value: R)
210-219 Resistance (resistance value: 2R)
220-228 Switch 230-235, 236X, 237 Inverter 236 Negative OR operator 238 Negative AND operator 31-33 OR operator 34, 35 Inverter 36, 37 AND operator 41 Voltage / current conversion circuit 42 Current Mirror circuit 43 Current / voltage conversion circuit 410 N-channel MOS field effect transistor 411 Resistance (resistance value: Rx)
412 Amplifier 421 to 426 P-channel MOS field effect transistor 427, 428 switch 429 OR operator 431 resistance (resistance value: Rx)
50-k (k = 0, 1,..., 7) selector modules 501-k to 503-k (k = 0, 1,..., 7) AND operator 504-k (k = 0, 1,..., 7) 7) OR operator 51 Zero detection module (Negation operator)
VIN input voltage VIN2 amplified input voltage VOUT output voltage VFB feedback voltage THID external digital data (n bits)
ID Internal digital data (n bits)
x1 m value setting signal (1x setting signal; m = 0)
x8 m value setting signal (8 times setting signal; m = 3)
x32 m value setting signal (32 times setting signal; m = 5)
i0 input current i1 first mirror current (i1 = i0)
i2 Second mirror current (i2 = i0 × 7)
i3 Third mirror current (i3 = i0 × 24)
i4 output current (i4 = i1 + i2 + i3)
A1 control unit A2 drive unit A3 overcurrent protection unit A31 variable gain amplifier A32 differential amplifier A33 comparator P1 P-channel MOS field effect transistor (output transistor)
N1 N-channel MOS field effect transistor (synchronous rectification transistor)
L1 Coil R1 Resistor C1, C2 Capacitor Vin Input voltage Vout Output voltage

Claims

A main amplifier that generates an output voltage so that the amplified voltage input to the non-inverting input terminal matches the feedback voltage input to the inverting input terminal;
A DAC inserted in the negative feedback loop of the main amplifier and generating the feedback voltage by digital / analog conversion of n-bit (where n ≧ 2) internal digital data;
an m-value setting circuit that generates an m-value setting signal (where 0 ≦ m <n) based on n-bit external digital data;
A preamplifier for generating the amplified voltage by multiplying an input voltage by 2 ^m based on the m-value setting signal;
An m-bit shift circuit that generates the internal digital data by shifting the external digital data to the upper side by m bits based on the m-value setting signal;
A variable gain amplifier comprising:

The m value setting circuit sets the gain of the preamplifier higher as the data value of the external digital data is smaller, and conversely sets the gain of the preamplifier as lower as the data value of the external digital data is larger. The variable gain amplifier according to claim 1, wherein the m-value setting signal is generated.

The m value setting circuit, when the most significant bit to which the value “1” is input among the n bits forming the external digital data is the s bit (where 1 ≦ s ≦ n), m ≦ The variable gain amplifier according to claim 2, wherein the m-value setting signal is generated so as to satisfy n−s.

4. The variable gain amplifier according to claim 1, wherein the DAC includes an R-2R ladder resistor circuit.

The preamplifier generates an output current by multiplying the input current by 2 ^m based on a voltage / current conversion circuit that generates an input current by performing voltage / current conversion on the input voltage and the m-value setting signal. 5. A current mirror circuit, and a current / voltage conversion circuit that generates the amplified voltage by converting the output current into a current / voltage. 5. The variable gain amplifier described.

The current mirror circuit includes a plurality of mirror current output stages that output a mirror current corresponding to the input current, and generates the output current by adding the mirror currents output from the mirror current output stages. Is,
6. The variable gain amplifier according to claim 5, wherein at least one of the mirror current output stages includes a switch for controlling whether or not to output based on the m-value setting signal.

The m-bit shift circuit, based on the m-value setting signal, sets the value of the (t−m) -th bit of the external digital data as the value of the t-th bit (where 1 ≦ t ≦ n) of the internal digital data, The variable gain amplifier according to claim 1, further comprising n selector modules for selecting a value “0”.

The m-bit shift circuit includes a zero detection module that generates a zero detection signal for stopping the output operation of the output voltage when a value “0” is input to all the bits forming the external digital data. 8. The variable gain amplifier according to claim 7, wherein