JP5187043B2 - Semiconductor device - Google Patents

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Description

本発明は半導体装置に関し、特に、縦型構造の電界効果トランジスタを備える半導体装置に関する。   The present invention relates to a semiconductor device, and more particularly to a semiconductor device including a field effect transistor having a vertical structure.

近年のパワーエレクトロニクス分野における電源機器の小型化、高性能化への要求を受けて、電力用半導体装置では、高耐圧化、大電流化と共に、低損失化、高破壊耐量化、高速化に対する性能改善が注力されている。そして、大電流化、低損失化が可能な電力用半導体装置として、縦型構造のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：電界効果トランジスタ）が多く用いられている。   In response to the recent demand for miniaturization and high performance of power supply equipment in the field of power electronics, power semiconductor devices have high breakdown voltage and large current, as well as low loss, high destruction resistance, and high speed performance. Improvement is focused on. A vertical structure MOSFET (Metal Oxide Semiconductor Field Effect Transistor) is often used as a power semiconductor device capable of increasing current and reducing loss.

一般に、縦型構造のＭＯＳＦＥＴは、半導体基板の片面にゲート電極およびソース電極が、他方の片面にドレイン電極がそれぞれ形成されている。縦型構造のＭＯＳＦＥＴがドレイン電極側を向けて、はんだを介してリードフレームに搭載される。ソース電極およびゲート電極はワイヤを介してリードとそれぞれ接続する。   Generally, a MOSFET having a vertical structure has a gate electrode and a source electrode formed on one side of a semiconductor substrate, and a drain electrode formed on the other side. A vertical MOSFET is mounted on the lead frame via solder with the drain electrode side facing. The source electrode and the gate electrode are connected to the leads through wires.

このようなＭＯＳＦＥＴでは、スイッチング電源回路、モータ制御回路などの電力変換回路において、ドレイン電極は１０ｋＨｚ〜１ＭＨｚ程度の高周波で電位が変動する高電圧側に接続される。また、このような電力変換回路では消費電力が大きいため、発熱量も増大することから、半導体装置は放熱体が設置されて用いられる。なお、放熱体は、例えば、アルミニウム（Ａｌ）などで構成された放熱板やヒートシンクが用いられている。   In such a MOSFET, in a power conversion circuit such as a switching power supply circuit or a motor control circuit, the drain electrode is connected to the high voltage side where the potential varies at a high frequency of about 10 kHz to 1 MHz. In addition, since such a power conversion circuit consumes a large amount of power and generates a large amount of heat, the semiconductor device is used with a radiator. For example, a heat sink or a heat sink made of aluminum (Al) or the like is used as the heat radiator.

このような縦型構造のＭＯＳＦＥＴからさらに小型化、高性能化が進められた技術が提案されている。例えば、電気的に分離された導電路に対して、ゲート電極およびソース電極がそれぞれ導電ボールで固着されて、ドレイン電極を金属接続板によって所望の導電路に接続するＭＯＳＦＥＴなどが提案されている（例えば、特許文献１参照）。
特開２００２−７６１９５号公報 Techniques have been proposed in which further downsizing and higher performance have been promoted from such a vertical structure MOSFET. For example, a MOSFET has been proposed in which a gate electrode and a source electrode are fixed to each electrically conductive path by a conductive ball, and a drain electrode is connected to a desired conductive path by a metal connection plate ( For example, see Patent Document 1).
JP 2002-76195 A

しかし、縦型のＭＯＳＦＥＴでは次のような問題点があった。
ドレイン電極と放熱体とが電気的に接続されると、放熱板を接地電位とすることができない。このため、放熱体が、ドレイン電極に対する高周波での電位変動が電磁ノイズとなって放出される際のアンテナとなる可能性があり、この場合、放射ノイズが大きくなり、ＭＯＳＦＥＴの誤動作の原因となっていた。 However, the vertical MOSFET has the following problems.
When the drain electrode and the radiator are electrically connected, the radiator plate cannot be set to the ground potential. For this reason, there is a possibility that the heat radiator becomes an antenna when a potential fluctuation at a high frequency with respect to the drain electrode is emitted as electromagnetic noise. In this case, radiation noise becomes large, which causes a malfunction of the MOSFET. It was.

このような問題を解決するためにドレイン電極と放熱体とを絶縁層で電気的に分離する方法がある。しかし、この方法を用いれば放熱体を接地電位にすることはできるが、ドレイン電極と放熱体との間にストレー容量が発生する。このため、高周波での電位変動による接地電位に向かって充放電電流が流れるために伝導ノイズが増大する。   In order to solve such a problem, there is a method of electrically separating the drain electrode and the heat radiating body with an insulating layer. However, if this method is used, the radiator can be set to the ground potential, but a stray capacitance is generated between the drain electrode and the radiator. For this reason, since the charging / discharging current flows toward the ground potential due to the potential fluctuation at high frequency, the conduction noise increases.

ストレー容量の発生を抑制する方法の１つとして、ドレイン電極と放熱体との間の絶縁層を厚くすることが考えられる。しかし、絶縁層が厚くなると放熱体による放熱性が低下してしまうという問題があった。   One method for suppressing the generation of stray capacitance is to increase the thickness of the insulating layer between the drain electrode and the heat radiator. However, when the insulating layer is thick, there is a problem in that the heat dissipation by the heat radiator is reduced.

一方、上記特許文献１では、ゲート電極およびソース電極が導電ボールで導電路と点接続しているために、面接続と比較すると放熱性が低いという問題点があった。
本発明はこのような点に鑑みてなされたものであり、放熱性および信頼性が向上した半導体装置を提供することを目的とする。 On the other hand, in Patent Document 1, since the gate electrode and the source electrode are point-connected to the conductive path by a conductive ball, there is a problem that heat dissipation is low as compared with surface connection.
The present invention has been made in view of these points, and an object thereof is to provide a semiconductor device with improved heat dissipation and reliability.

上記目的を達成するために、縦型構造の電界効果トランジスタを備える半導体装置が提供される。
この半導体装置は、第１の主面にゲート電極部およびソース電極部を、前記第１の主面の反対側の第２の主面にドレイン電極部をそれぞれ備える半導体素子基板と、表面に絶縁層を介してゲートパターンが形成され、前記ゲートパターンに第１のはんだ部材を介して前記半導体素子基板の前記ゲート電極部が接続されるとともに、前記絶縁層の形成領域外において、第２のはんだ部材を介して前記半導体素子基板の前記ソース電極部が接続されたダイパッドと、前記ダイパッドと接続する第１のリード端子と、前記ゲートパターンに第１のワイヤを介して電気的に接続された第２のリード端子と、前記ドレイン電極部に第２のワイヤを介して電気的に接続された第３のリード端子とを備えるリードフレームと、前記リードフレームに搭載させた前記半導体素子基板と、前記第１のワイヤおよび前記第２のワイヤとを被覆し、ダイパッドの裏面を露出した封止樹脂と、を有する。さらに、前記リードフレームの裏面に設置させた放熱体を有するようにしてもよい。 In order to achieve the above object, a semiconductor device including a vertical field effect transistor is provided.
The semiconductor device includes a semiconductor element substrate having a gate electrode portion and a source electrode portion on a first main surface, and a drain electrode portion on a second main surface opposite to the first main surface, and an insulating surface. A gate pattern is formed through the layer, the gate electrode portion of the semiconductor element substrate is connected to the gate pattern through a first solder member, and a second solder is formed outside the insulating layer formation region. A die pad connected to the source electrode portion of the semiconductor element substrate via a member; a first lead terminal connected to the die pad; and a first lead terminal electrically connected to the gate pattern via a first wire. A lead frame including two lead terminals and a third lead terminal electrically connected to the drain electrode portion via a second wire; and mounted on the lead frame. Wherein the semiconductor device substrate was coated with said first wire and said second wire, has a sealing resin exposed backside of the die pad, the. Furthermore, you may make it have the heat radiator installed in the back surface of the said lead frame.

このような半導体装置によれば、ダイパッドに、表面に絶縁層を介してゲートパターンが形成され、ゲートパターンにはんだ部材を介して半導体素子基板のゲート電極部が接続されるとともに、絶縁層の形成領域外において、はんだ部材を介して半導体素子基板のソース電極部が接続されて、リードフレームの裏面に放熱体が設置されるようになる。   According to such a semiconductor device, the gate pattern is formed on the surface of the die pad via the insulating layer, the gate electrode portion of the semiconductor element substrate is connected to the gate pattern via the solder member, and the insulating layer is formed. Outside the region, the source electrode portion of the semiconductor element substrate is connected via the solder member, and the heat radiating body is installed on the back surface of the lead frame.

上記半導体装置では、放熱性および信頼性が向上する。   In the semiconductor device, heat dissipation and reliability are improved.

以下に、本発明の実施の形態について説明する。
まず、第１の実施の形態について説明する。
図１は、第１の実施の形態に係る半導体装置の平面図、図２および図３は、第１の実施の形態に係る半導体装置の断面図である。但し、図２および図３では、図１に示す半導体装置１００の一点鎖線Ｘ−Ｘ，Ｙ−Ｙによる断面を表している。以下、図１、図２および図３を参照しながら説明する。 Embodiments of the present invention will be described below.
First, the first embodiment will be described.
FIG. 1 is a plan view of the semiconductor device according to the first embodiment, and FIGS. 2 and 3 are cross-sectional views of the semiconductor device according to the first embodiment. 2 and 3 show cross sections taken along one-dot chain lines XX and YY of the semiconductor device 100 shown in FIG. Hereinafter, description will be made with reference to FIGS. 1, 2 and 3.

半導体装置１００は、リードフレーム１２０に搭載された半導体素子１１０が封止樹脂１３０で被覆されて、リードフレーム１２０の裏面に放熱体としてのヒートシンク１４０が設置されて構成されている。   The semiconductor device 100 is configured such that a semiconductor element 110 mounted on a lead frame 120 is covered with a sealing resin 130, and a heat sink 140 as a heat radiator is installed on the back surface of the lead frame 120.

ここで、ヒートシンク１４０は、リードフレーム１２０とは別体として構成してもよいし、リードフレーム１２０の裏面に一体にあらかじめ設置してもよい。ヒートシンク１４０を別途用意する場合には、リードフレーム１２０の裏面に接触させて固定してもよい。固定の方法としては、半導体装置を実装する際に、リードフレーム１２０とヒートシンク１４０を図示しないねじなどで固定すればよい。リードフレーム１２０とヒートシンク１４０をあらかじめ一体にする場合には、リードフレームのダイパッドの裏面を他の部分より厚くする異形部材としてリードフレーム１２０がヒートシンク１４０を兼ねるように構成してもよい。   Here, the heat sink 140 may be configured separately from the lead frame 120, or may be previously installed integrally on the back surface of the lead frame 120. When the heat sink 140 is prepared separately, the heat sink 140 may be fixed in contact with the back surface of the lead frame 120. As a fixing method, when the semiconductor device is mounted, the lead frame 120 and the heat sink 140 may be fixed with screws or the like (not shown). When the lead frame 120 and the heat sink 140 are integrated in advance, the lead frame 120 may be configured to serve as the heat sink 140 as a deformed member that makes the back surface of the die pad of the lead frame thicker than other portions.

半導体素子１１０は、Ｎ型チャネルの縦型構造のＭＯＳＦＥＴを有する。半導体素子１１０の同一主面にゲート電極１１１およびソース電極１１２が形成されている。さらに、他方の主面にドレイン電極１１３が形成されている。ゲート電極１１１、ソース電極１１２およびドレイン電極１１３の電極パッドは金（Ａｕ）またはＡｌなどで構成されている。   The semiconductor element 110 has an N-type channel vertical structure MOSFET. A gate electrode 111 and a source electrode 112 are formed on the same main surface of the semiconductor element 110. Further, a drain electrode 113 is formed on the other main surface. The electrode pads of the gate electrode 111, the source electrode 112, and the drain electrode 113 are made of gold (Au) or Al.

なお、ゲート電極１１１は、図１に示されるように、当該主面の角部に形成されている。ゲート電極１１１の半導体素子１１０の主面に対する形成位置は、半導体素子１１０の主面のリード１２０ｃ側の角部、もしくは、半導体素子１１０のリード１２０ｃ側の辺の中央部が好ましい。ソース電極１１２は、ゲート電極１１１と同一主面のゲート電極１１１の形成領域外に形成されている。このため、ゲート電極１１１のこのような位置に形成することにより、ソース電極１１２とダイパッド１２０ａ（後述）との接続面積が向上する。   The gate electrode 111 is formed at the corner of the main surface as shown in FIG. The formation position of the gate electrode 111 with respect to the main surface of the semiconductor element 110 is preferably the corner of the main surface of the semiconductor element 110 on the lead 120c side or the center of the side of the semiconductor element 110 on the lead 120c side. The source electrode 112 is formed outside the formation region of the gate electrode 111 on the same main surface as the gate electrode 111. Therefore, by forming the gate electrode 111 at such a position, the connection area between the source electrode 112 and the die pad 120a (described later) is improved.

リードフレーム１２０は、図１に示されるように、ダイパッド１２０ａおよびリード１２０ｂ，１２０ｃ，１２０ｄにより構成されている。なお、リードフレーム１２０の構成材料は、例えば、鉄（Ｆｅ）−ニッケル（Ｎｉ）合金系または銅（Ｃｕ）合金系などである。また、リードフレーム１２０の厚さは、０．５ｍｍ〜２ｍｍ程度である。既述の通り、リードフレーム１２０に上記の半導体素子１１０が搭載されている。   As shown in FIG. 1, the lead frame 120 includes a die pad 120a and leads 120b, 120c, and 120d. The constituent material of the lead frame 120 is, for example, an iron (Fe) -nickel (Ni) alloy system or a copper (Cu) alloy system. The lead frame 120 has a thickness of about 0.5 mm to 2 mm. As described above, the semiconductor element 110 is mounted on the lead frame 120.

ダイパッド１２０ａは、半導体素子１１０が搭載される領域である。ダイパッド１２０ａは、Ｃｕなどの導電性部材によって構成されたゲートパターン１２１が、はんだ１２３（後述）などの溶融温度以上の耐熱性をもつ、例えばポリイミドフィルムなどの絶縁層１２２を介して形成されている。このため、ゲートパターン１２１はダイパッド１２０ａに対して絶縁性が保たれる。また、ゲートパターン１２１は、例えば、図１に示されるように、ゲート電極１１１およびワイヤ１２５のそれぞれと接続させるための領域１２１ａ，１２１ｂから構成されている。   The die pad 120a is a region where the semiconductor element 110 is mounted. In the die pad 120a, a gate pattern 121 made of a conductive member such as Cu is formed through an insulating layer 122 such as a polyimide film having heat resistance equal to or higher than a melting temperature such as solder 123 (described later). . For this reason, the gate pattern 121 is kept insulative with respect to the die pad 120a. Moreover, the gate pattern 121 is comprised from the area | regions 121a and 121b for connecting with the gate electrode 111 and each of the wire 125, for example, as FIG. 1 shows.

リード１２０ｂは、ダイパッド１２０ａの辺の中心部と接続して、ダイパッド１２０ａを支持している。リード１２０ｂは外部の電極と接続する。
リード１２０ｃは、ワイヤ１２５を介して、ゲートパターン１２１の領域１２１ｂと電気的に接続される。リード１２０ｃは外部の電極と接続して、ゲートパターン１２１にワイヤ１２５を介して電圧を供給する。 The lead 120b supports the die pad 120a by connecting to the center of the side of the die pad 120a. The lead 120b is connected to an external electrode.
The lead 120 c is electrically connected to the region 121 b of the gate pattern 121 through the wire 125. The lead 120c is connected to an external electrode and supplies a voltage to the gate pattern 121 via the wire 125.

リード１２０ｄは、ワイヤ１２６を介して、半導体素子１１０のドレイン電極１１３と電気的に接続される。リード１２０ｄは外部の電極と接続して、ドレイン電極１１３にワイヤ１２６を介して電圧を供給する。   The lead 120 d is electrically connected to the drain electrode 113 of the semiconductor element 110 through the wire 126. The lead 120d is connected to an external electrode and supplies a voltage to the drain electrode 113 via the wire 126.

なお、ワイヤ１２５，１２６はともに、ＡｕまたはＡｌなどで構成された細線である。
このようなリードフレーム１２０に対して、半導体素子１１０のゲート電極１１１をはんだ１２３を介してゲートパターン１２１の領域１２１ａと接続させ、半導体素子１１０のソース電極１１２をはんだ１２４を介して絶縁層１２２の形成領域以外と面接続させている。さらに、ゲートパターン１２１の領域１２１ｂを、ワイヤ１２５を用いてリード１２０ｃと電気的に接続させ、半導体素子１１０のドレイン電極１１３を、ワイヤ１２６を用いてリード１２０ｄと電気的に接続させている。なお、上記のリードは、リード１２０ｂを中央に配置させており、例えば、図１に示されるように、左から、リード１２０ｃ，１２０ｂ，１２０ｄの順序で配置させている。このため、ゲートパターン１２１からのワイヤ１２５と、ドレイン電極１１３からのワイヤ１２６との短絡を防止できる。 The wires 125 and 126 are both thin wires made of Au or Al.
With respect to such a lead frame 120, the gate electrode 111 of the semiconductor element 110 is connected to the region 121a of the gate pattern 121 via the solder 123, and the source electrode 112 of the semiconductor element 110 is connected to the insulating layer 122 via the solder 124. Surface connection is made with areas other than the formation area. Further, the region 121 b of the gate pattern 121 is electrically connected to the lead 120 c using the wire 125, and the drain electrode 113 of the semiconductor element 110 is electrically connected to the lead 120 d using the wire 126. In the above lead, the lead 120b is arranged at the center. For example, as shown in FIG. 1, the leads 120c, 120b, and 120d are arranged in this order from the left. For this reason, a short circuit between the wire 125 from the gate pattern 121 and the wire 126 from the drain electrode 113 can be prevented.

封止樹脂１３０は、例えば、熱硬化性のエポキシ系の樹脂で構成されており、半導体素子１１０と、ワイヤ１２５，１２６とを封止している。なお、この際には、リード１２０ｂ，１２０ｃ，１２０ｄの一部が封止樹脂１３０により被覆されている。   The sealing resin 130 is made of, for example, a thermosetting epoxy resin, and seals the semiconductor element 110 and the wires 125 and 126. At this time, some of the leads 120b, 120c, and 120d are covered with the sealing resin 130.

ヒートシンク１４０は、例えば、Ａｌを材料として、ベース１４０ａに対して複数のフィン１４０ｂが形成されることで構成され、リードフレーム１２０の裏面に設置されている。   The heat sink 140 is configured by forming a plurality of fins 140b with respect to the base 140a, for example, using Al as a material, and is installed on the back surface of the lead frame 120.

上記のような半導体装置１００は、ヒートシンク１４０とドレイン電極１１３とは構成上、電気的に接続されないために、接地電位としたヒートシンク１４０は、ドレイン電極１１３に対する高周波による電位伝導に起因して発生した電磁ノイズのアンテナとはならない。このため、放射ノイズの発生が抑制される。また、ヒートシンク１４０はアンテナとして機能しないため、ヒートシンク１４０とドレイン電極１１３との間には当然ながら絶縁層を設置する必要がない。このため、ストレー容量が蓄積されることもない。   In the semiconductor device 100 as described above, since the heat sink 140 and the drain electrode 113 are not electrically connected due to the configuration, the heat sink 140 having a ground potential is generated due to potential conduction to the drain electrode 113 by high frequency. It is not an electromagnetic noise antenna. For this reason, generation | occurrence | production of radiation noise is suppressed. Further, since the heat sink 140 does not function as an antenna, it is naturally not necessary to provide an insulating layer between the heat sink 140 and the drain electrode 113. For this reason, the stray capacity is not accumulated.

したがって、半導体装置１００はノイズを発生させずにヒートシンク１４０を設置できるため、放熱性が向上する。
次に、第２の実施の形態について説明する。 Therefore, since the semiconductor device 100 can install the heat sink 140 without generating noise, heat dissipation is improved.
Next, a second embodiment will be described.

第２の実施の形態では、ダイパッドに形成した絶縁層の周囲などに溝を形成した場合を例に挙げて説明する。
図４は、第２の実施の形態に係る半導体装置の平面図、図５および図６は、第２の実施の形態に係る半導体装置の断面図である。但し、図５および図６では、図４に示す半導体装置２００の一点鎖線Ｘ−Ｘ，Ｙ−Ｙによる断面を表している。以下、図４、図５および図６を参照しながら説明する。 In the second embodiment, a case where a groove is formed around an insulating layer formed on a die pad will be described as an example.
FIG. 4 is a plan view of the semiconductor device according to the second embodiment, and FIGS. 5 and 6 are cross-sectional views of the semiconductor device according to the second embodiment. 5 and 6 show cross sections taken along one-dot chain lines XX and YY of the semiconductor device 200 shown in FIG. Hereinafter, a description will be given with reference to FIGS. 4, 5 and 6.

半導体装置２００は、リードフレーム２２０に搭載された半導体素子１１０が封止樹脂１３０で被覆されて、リードフレーム１２０の裏面にヒートシンク１４０が設置されて構成されている。   The semiconductor device 200 is configured by covering a semiconductor element 110 mounted on a lead frame 220 with a sealing resin 130 and installing a heat sink 140 on the back surface of the lead frame 120.

半導体素子１１０は、第１の実施の形態で説明した半導体素子と同一の構成であるために詳細な説明を省略する。
リードフレーム２２０は、第１の実施の形態で説明したリードフレーム１２０と同様にダイパッド２２０ａおよびリード２２０ｂ，２２０ｃ，２２０ｄにより構成されている。 Since the semiconductor element 110 has the same configuration as the semiconductor element described in the first embodiment, detailed description thereof is omitted.
The lead frame 220 includes a die pad 220a and leads 220b, 220c, and 220d, similar to the lead frame 120 described in the first embodiment.

ダイパッド２２０ａは、半導体素子１１０が搭載される領域である。第２の実施の形態のダイパッド２２０ａは、新たに、凹部２２８が形成されている。この凹部２２８内に、絶縁層２２２およびゲートパターン２２１が順に形成されている。なお、凹部２２８は、絶縁層２２２の高さよりも深く、絶縁層２２２およびゲートパターン２２１を合わせた高さよりも浅い。凹部２２８の幅は、図５に示されるように、ゲートパターン２２１および後に塗布されるはんだ２２３よりも広い。したがって、凹部２２８内のゲートパターン２２１の側部と凹部２２８の内壁との間には隙間が存在する。なお、第１の実施の形態と同様に、ゲートパターン２２１は、導電性部材によって構成されているとともに、ゲート電極１１１およびワイヤ２２５のそれぞれと接続させるための領域２２１ａ，２２１ｂから構成されている。絶縁層２２２は、はんだ２２３などの溶融温度以上の耐熱性をもつ、例えばポリイミドフィルムなどで構成されている。また、ダイパッド２２０ａには、絶縁層２２２およびゲートパターン２２１の形成領域の周囲に溝部２２７が形成されており、図４に示されるように、溝部２２７によりこの形成領域がダイパッド２２０ａから分離されている。   The die pad 220a is a region where the semiconductor element 110 is mounted. In the die pad 220a of the second embodiment, a recess 228 is newly formed. In this recess 228, an insulating layer 222 and a gate pattern 221 are formed in order. Note that the recess 228 is deeper than the height of the insulating layer 222 and shallower than the combined height of the insulating layer 222 and the gate pattern 221. As shown in FIG. 5, the width of the recess 228 is wider than the gate pattern 221 and the solder 223 applied later. Therefore, a gap exists between the side portion of the gate pattern 221 in the recess 228 and the inner wall of the recess 228. As in the first embodiment, the gate pattern 221 is composed of a conductive member, and is composed of regions 221a and 221b for connection to the gate electrode 111 and the wire 225, respectively. The insulating layer 222 is made of, for example, a polyimide film having heat resistance equal to or higher than the melting temperature of the solder 223 or the like. In addition, a groove 227 is formed around the formation region of the insulating layer 222 and the gate pattern 221 in the die pad 220a. As shown in FIG. 4, the formation region is separated from the die pad 220a by the groove 227. .

リード２２０ｂは、ダイパッド２２０ａの辺の中心部と接続して、ダイパッド２２０ａを支持している。
リード２２０ｃ，２２０ｄは、ワイヤ２２５，２２６のそれぞれを介して、ゲートパターン２２１の領域２２１ｂおよび半導体素子１１０のドレイン電極１１３に電気的にそれぞれ接続される。 The lead 220b is connected to the center of the side of the die pad 220a and supports the die pad 220a.
The leads 220c and 220d are electrically connected to the region 221b of the gate pattern 221 and the drain electrode 113 of the semiconductor element 110 via the wires 225 and 226, respectively.

なお、上記のリードも、リード２２０ｂを中央に配置させており、例えば、図４に示されるように、左から、リード２２０ｃ，２２０ｂ，２２０ｄの順序で配置させている。
このようなリードフレーム２２０に対して、半導体素子１１０のゲート電極１１１をはんだ２２３を介してゲートパターン２２１の領域２２１ａと接続させ、半導体素子１１０のソース電極１１２をはんだ２２４を介して絶縁層２２２の形成領域以外と面接続させている。さらに、ゲートパターン２２１の領域２２１ｂを、ワイヤ２２５を用いてリード２２０ｃと電気的に接続させ、半導体素子１１０のドレイン電極１１３を、ワイヤ２２６を用いてリード２２０ｄと電気的に接続させている。リードフレーム２２０に搭載された半導体素子１１０を封止樹脂１３０で被覆して、半導体装置２００が構成される。さらに、半導体装置２００のダイパッド２２０ａの裏面に放熱板を設置させている。 In addition, the lead 220b is also arranged at the center, for example, as shown in FIG. 4, from the left, the leads 220c, 220b, and 220d are arranged in this order.
With respect to such a lead frame 220, the gate electrode 111 of the semiconductor element 110 is connected to the region 221 a of the gate pattern 221 through the solder 223, and the source electrode 112 of the semiconductor element 110 is connected to the insulating layer 222 through the solder 224. Surface connection is made with areas other than the formation area. Further, the region 221 b of the gate pattern 221 is electrically connected to the lead 220 c using the wire 225, and the drain electrode 113 of the semiconductor element 110 is electrically connected to the lead 220 d using the wire 226. A semiconductor device 200 is configured by covering the semiconductor element 110 mounted on the lead frame 220 with a sealing resin 130. Further, a heat sink is installed on the back surface of the die pad 220a of the semiconductor device 200.

封止樹脂１３０は、第１の実施の形態と同様に、半導体素子１１０と、ワイヤ２２５，２２６とを封止している。なお、この際には、リード２２０ｂ，２２０ｃ，２２０ｄの一部が封止樹脂１３０により被覆されている。   The sealing resin 130 seals the semiconductor element 110 and the wires 225 and 226 as in the first embodiment. At this time, some of the leads 220b, 220c, and 220d are covered with the sealing resin 130.

ヒートシンク１４０は、第１の実施の形態と同様に、ベース１４０ａに対して複数のフィン１４０ｂが形成されることで構成され、リードフレーム２２０の裏面に設置されている。   As in the first embodiment, the heat sink 140 is configured by forming a plurality of fins 140b on the base 140a, and is installed on the back surface of the lead frame 220.

上記のような半導体装置２００は、第１の実施の形態と同様に、ノイズを発生させることなく放熱板を設置することができる。また、ゲート電極１１１へのワイヤ２２５と、ドレイン電極１１３へのワイヤ２２６との短絡も防止できる。   In the semiconductor device 200 as described above, a heat sink can be installed without generating noise, as in the first embodiment. In addition, a short circuit between the wire 225 to the gate electrode 111 and the wire 226 to the drain electrode 113 can be prevented.

また、半導体装置２００では、ソース電極１１２を面接続するはんだ２２４の量は、ゲート電極１１１を接続するはんだ２２３よりも多い。半導体素子１１０とリードフレーム２２０との接続の際の熱処理などにより、これらのはんだ２２３，２２４が溶融して流れ出した場合には、ゲート電極１１１とソース電極１１２とが短絡する恐れがある。そこで、第２の実施の形態では、凹部２２８および溝部２２７をそれぞれ形成することにより、溶融したはんだ２２３，２２４の広がりが抑制されて、ゲート電極１１１とソース電極１１２との短絡が防止される。   Further, in the semiconductor device 200, the amount of the solder 224 that connects the surface of the source electrode 112 is larger than that of the solder 223 that connects the gate electrode 111. When these solders 223 and 224 melt and flow out due to heat treatment at the time of connecting the semiconductor element 110 and the lead frame 220, the gate electrode 111 and the source electrode 112 may be short-circuited. Therefore, in the second embodiment, by forming the recess 228 and the groove 227, respectively, the spread of the molten solders 223 and 224 is suppressed, and a short circuit between the gate electrode 111 and the source electrode 112 is prevented.

次に、第３の実施の形態について説明する。
第３の実施の形態では、ダイパッドのソース電極との接続面に複数のノッチ（notch：切り込み溝）を形成した場合を例に挙げて説明する。 Next, a third embodiment will be described.
In the third embodiment, a case where a plurality of notches are formed on the connection surface of the die pad with the source electrode will be described as an example.

図７は、第３の実施の形態に係る半導体装置の平面図、図８および図９は、第３の実施の形態に係る半導体装置の断面図である。但し、図８および図９では、図７に示す半導体装置３００の一点鎖線Ｘ−Ｘ，Ｙ−Ｙによる断面を表している。以下、図７、図８および図９を参照しながら説明する。   FIG. 7 is a plan view of a semiconductor device according to the third embodiment, and FIGS. 8 and 9 are cross-sectional views of the semiconductor device according to the third embodiment. Note that FIGS. 8 and 9 show cross sections taken along one-dot chain lines XX and YY of the semiconductor device 300 shown in FIG. Hereinafter, a description will be given with reference to FIGS. 7, 8 and 9.

半導体装置３００は、リードフレーム３２０に搭載された半導体素子１１０が封止樹脂１３０で被覆されて、リードフレーム３２０の裏面にヒートシンク１４０が設置されて構成されている。   The semiconductor device 300 is configured such that a semiconductor element 110 mounted on a lead frame 320 is covered with a sealing resin 130 and a heat sink 140 is installed on the back surface of the lead frame 320.

半導体素子１１０は、第１の実施の形態で説明した半導体素子と同一の構成であるために詳細な説明を省略する。
リードフレーム３２０は、第１の実施の形態で説明したリードフレーム１２０と同様にダイパッド３２０ａおよびリード３２０ｂ，３２０ｃ，３２０ｄにより構成されている。 Since the semiconductor element 110 has the same configuration as the semiconductor element described in the first embodiment, detailed description thereof is omitted.
The lead frame 320 includes a die pad 320a and leads 320b, 320c, and 320d, similar to the lead frame 120 described in the first embodiment.

ダイパッド３２０ａは、半導体素子１１０が搭載される領域である。第３の実施の形態では、ダイパッド３２０ａに絶縁層３２２が形成されている。この絶縁層３２２の上部にゲートパターン３２１を埋没させて、ゲートパターン３２１のはんだ３２３との接触面を露出させている。また、ダイパッド３２０ａにも、図７に示されるように、絶縁層３２２の形成領域の周囲に溝部３２７が形成されており、溝部３２７により絶縁層３２２の形成領域がダイパッド３２０ａから分離されている。また、ダイパッド３２０ａのソース電極１１２との接続面に複数のノッチ３２０ｅが形成されている。ダイパッド３２０ａにノッチ３２０ｅを形成することで、ダイパッド３２０ａと絶縁層３２２とを合わせた高さと、ダイパッド３２０ａとノッチ３２０ｅとを合わせた高さとを略等しくすることができる。このため、半導体素子１１０を接続する際のはんだ３２３，３２４の厚さも略均等にできて、放熱性が均一化され、熱応力のストレスも均一化されて、熱による半導体装置３００の歪みが抑制されて信頼性が向上する。なお、第３の実施の形態では、ゲートパターン３２１をはんだ３２３との接触面が露出して埋没させた絶縁層３２２の場合を例に挙げたが、第１の実施の形態のように絶縁層およびゲートパターンを順に形成したダイパッドにノッチ３２０ｅを形成するようにしても構わない。   The die pad 320a is a region where the semiconductor element 110 is mounted. In the third embodiment, an insulating layer 322 is formed on the die pad 320a. A gate pattern 321 is buried above the insulating layer 322 to expose the contact surface of the gate pattern 321 with the solder 323. Further, as shown in FIG. 7, a groove 327 is also formed around the formation region of the insulating layer 322 in the die pad 320 a, and the formation region of the insulating layer 322 is separated from the die pad 320 a by the groove 327. A plurality of notches 320e are formed on the connection surface of the die pad 320a with the source electrode 112. By forming the notch 320e in the die pad 320a, the combined height of the die pad 320a and the insulating layer 322 can be made substantially equal to the combined height of the die pad 320a and the notch 320e. For this reason, the thicknesses of the solders 323 and 324 when connecting the semiconductor element 110 can be made substantially uniform, heat dissipation is made uniform, thermal stress is also made uniform, and distortion of the semiconductor device 300 due to heat is suppressed. Reliability is improved. In the third embodiment, the case of the insulating layer 322 in which the gate pattern 321 is buried with the contact surface with the solder 323 exposed is taken as an example. However, as in the first embodiment, the insulating layer The notch 320e may be formed in the die pad in which the gate pattern is formed in order.

リード３２０ｂは、ダイパッド３２０ａの辺の中心部と接続して、ダイパッド３２０ａを支持している。
リード３２０ｃ，３２０ｄは、ワイヤ３２５，３２６のそれぞれを介して、ゲートパターン３２１の領域３２１ｂおよび半導体素子１１０のドレイン電極１１３に電気的にそれぞれ接続される。 The lead 320b is connected to the center of the side of the die pad 320a and supports the die pad 320a.
The leads 320c and 320d are electrically connected to the region 321b of the gate pattern 321 and the drain electrode 113 of the semiconductor element 110 via the wires 325 and 326, respectively.

なお、上記のリードも、リード３２０ｂを中央に配置させており、例えば、図７に示されるように、左から、リード３２０ｃ，３２０ｂ，３２０ｄの順序で配置させている。
このようなリードフレーム３２０に対して、半導体素子１１０のゲート電極１１１をはんだ３２３を介してゲートパターン３２１の領域３２１ａと接続させ、半導体素子１１０のソース電極１１２を、ノッチ３２０ｅに塗布したはんだ３２４を介して絶縁層３２２の形成領域以外と面接続させる。さらに、ゲートパターン３２１の領域３２１ｂを、ワイヤ３２５を用いてリード３２０ｃと電気的に接続させ、半導体素子１１０のドレイン電極１１３を、ワイヤ３２６を用いてリード３２０ｄと電気的に接続させる。 In addition, the lead 320b is also arranged in the center of the above-described lead. For example, as shown in FIG. 7, the leads 320c, 320b, and 320d are arranged in this order from the left.
For such a lead frame 320, the gate electrode 111 of the semiconductor element 110 is connected to the region 321a of the gate pattern 321 through the solder 323, and the solder 324 in which the source electrode 112 of the semiconductor element 110 is applied to the notch 320e is applied. Through this, surface connection is made with a region other than the formation region of the insulating layer 322. Further, the region 321 b of the gate pattern 321 is electrically connected to the lead 320 c using the wire 325, and the drain electrode 113 of the semiconductor element 110 is electrically connected to the lead 320 d using the wire 326.

封止樹脂１３０は、第１の実施の形態と同様に、半導体素子１１０と、ワイヤ３２５，３２６とを封止している。なお、この際には、リード３２０ｂ，３２０ｃ，３２０ｄの一部が封止樹脂１３０により被覆されている。   The sealing resin 130 seals the semiconductor element 110 and the wires 325 and 326 as in the first embodiment. At this time, the leads 320b, 320c, and 320d are partially covered with the sealing resin 130.

ヒートシンク１４０は、第１の実施の形態と同様に、ベース１４０ａに対して複数のフィン１４０ｂが形成されることで構成され、リードフレーム３２０の裏面に設置されている。   As in the first embodiment, the heat sink 140 is configured by forming a plurality of fins 140b on the base 140a, and is installed on the back surface of the lead frame 320.

上記のような半導体装置３００は、第１の実施の形態と同様に、ノイズを発生させることなく放熱板を設置することができる。また、ゲート電極１１１へのワイヤ３２５と、ドレイン電極１１３へのワイヤ３２６との短絡も防止できる。   In the semiconductor device 300 as described above, a heat sink can be installed without generating noise, as in the first embodiment. In addition, a short circuit between the wire 325 to the gate electrode 111 and the wire 326 to the drain electrode 113 can be prevented.

また、半導体装置３００でも、第２の実施の形態と同様に、ソース電極１１２を面接続するはんだ３２４の量は、ゲート電極１１１を接続するはんだ３２３よりも非常に多い。そこで、第３の実施の形態では、溝部３２７をそれぞれ形成することにより、溶融したはんだ３２３，３２４の広がりが抑制されて、ゲート電極１１１とソース電極１１２との短絡が防止される。   Also in the semiconductor device 300, as in the second embodiment, the amount of the solder 324 that connects the surface of the source electrode 112 is much larger than that of the solder 323 that connects the gate electrode 111. Therefore, in the third embodiment, by forming the groove portions 327, the spread of the melted solders 323 and 324 is suppressed, and a short circuit between the gate electrode 111 and the source electrode 112 is prevented.

第１の実施の形態に係る半導体装置の平面図である。1 is a plan view of a semiconductor device according to a first embodiment. 第１の実施の形態に係る半導体装置の断面図（その１）である。1 is a cross-sectional view (part 1) of a semiconductor device according to a first embodiment; 第１の実施の形態に係る半導体装置の断面図（その２）である。FIG. 3 is a second cross-sectional view of the semiconductor device according to the first embodiment. 第２の実施の形態に係る半導体装置の平面図である。It is a top view of the semiconductor device concerning a 2nd embodiment. 第２の実施の形態に係る半導体装置の断面図（その１）である。It is sectional drawing (the 1) of the semiconductor device which concerns on 2nd Embodiment. 第２の実施の形態に係る半導体装置の断面図（その２）である。It is sectional drawing (the 2) of the semiconductor device which concerns on 2nd Embodiment. 第３の実施の形態に係る半導体装置の平面図である。It is a top view of the semiconductor device concerning a 3rd embodiment. 第３の実施の形態に係る半導体装置の断面図（その１）である。It is sectional drawing (the 1) of the semiconductor device which concerns on 3rd Embodiment. 第３の実施の形態に係る半導体装置の断面図（その２）である。It is sectional drawing (the 2) of the semiconductor device which concerns on 3rd Embodiment.

符号の説明Explanation of symbols

１００ 半導体装置
１１０ 半導体素子
１１１ ゲート電極
１１２ ソース電極
１１３ ドレイン電極
１２０ リードフレーム
１２０ａ ダイパッド
１２０ｂ，１２０ｃ，１２０ｄ リード
１２１ ゲートパターン
１２２ 絶縁層
１２５，１２６ ワイヤ
１３０ 封止樹脂 DESCRIPTION OF SYMBOLS 100 Semiconductor device 110 Semiconductor element 111 Gate electrode 112 Source electrode 113 Drain electrode 120 Lead frame 120a Die pad 120b, 120c, 120d Lead 121 Gate pattern 122 Insulating layer 125, 126 Wire 130 Sealing resin

Claims (6)

第１の主面にゲート電極部およびソース電極部を、前記第１の主面の反対側の第２の主面にドレイン電極部をそれぞれ備える半導体素子基板と、
表面に絶縁層を介してゲートパターンが形成され、前記ゲートパターンに第１のはんだ部材を介して前記半導体素子基板の前記ゲート電極部が接続されるとともに、前記絶縁層の形成領域外において、第２のはんだ部材を介して前記半導体素子基板の前記ソース電極部が接続されたダイパッドと、前記ダイパッドと接続する第１のリード端子と、前記ゲートパターンに第１のワイヤを介して電気的に接続された第２のリード端子と、前記ドレイン電極部に第２のワイヤを介して電気的に接続された第３のリード端子とを備えるリードフレームと、
前記リードフレームに搭載させた前記半導体素子基板と、前記第１のワイヤおよび前記第２のワイヤとを被覆し、前記ダイパッドの裏面を露出した封止樹脂と、
を有することを特徴とする半導体装置。 A semiconductor element substrate having a gate electrode portion and a source electrode portion on a first main surface, and a drain electrode portion on a second main surface opposite to the first main surface;
A gate pattern is formed on the surface via an insulating layer, the gate electrode portion of the semiconductor element substrate is connected to the gate pattern via a first solder member, and outside the region where the insulating layer is formed, A die pad to which the source electrode portion of the semiconductor element substrate is connected via a solder member, a first lead terminal connected to the die pad, and an electrical connection to the gate pattern via a first wire A lead frame comprising: the second lead terminal formed; and a third lead terminal electrically connected to the drain electrode portion via a second wire;
Encapsulating the semiconductor element substrate mounted on the lead frame, the first wire and the second wire, and exposing a back surface of the die pad;
A semiconductor device comprising: 露出した前記ダイパッドの裏面に放熱体を有することを特徴とする請求項１記載の半導体装置。   The semiconductor device according to claim 1, further comprising a heat radiator on the exposed back surface of the die pad. 前記ダイパッドは、前記絶縁層の前記形成領域の周囲に溝部を有することを特徴とする請求項１または２に記載の半導体装置。   The semiconductor device according to claim 1, wherein the die pad has a groove around the formation region of the insulating layer. 前記ダイパッドは、凹部が形成されており、前記凹部内に前記ゲートパターンが前記絶縁層を介して形成されていることを特徴とする請求項３記載の半導体装置。   4. The semiconductor device according to claim 3, wherein the die pad has a recess, and the gate pattern is formed in the recess through the insulating layer. 前記ダイパッドの前記絶縁層の前記形成領域外に、前記絶縁層と前記ゲートパターンとを合わせた高さと等しいノッチが複数形成されていることを特徴とする請求項３記載の半導体装置。   4. The semiconductor device according to claim 3, wherein a plurality of notches having a height equal to the combined height of the insulating layer and the gate pattern are formed outside the formation region of the insulating layer of the die pad. 前記第１のリード端子は前記第２のリード端子と前記第３のリード端子との間に位置していることを特徴とする請求項１記載の半導体装置。   The semiconductor device according to claim 1, wherein the first lead terminal is located between the second lead terminal and the third lead terminal.
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