JP5177980B2

JP5177980B2 - Semiconductor device and manufacturing method thereof

Info

Publication number: JP5177980B2
Application number: JP2006240419A
Authority: JP
Inventors: 浩二秋山; 一仁遠江
Original assignee: Tokyo Electron Ltd
Current assignee: Tokyo Electron Ltd
Priority date: 2006-09-05
Filing date: 2006-09-05
Publication date: 2013-04-10
Anticipated expiration: 2026-09-05
Also published as: JP2008066394A

Description

本発明は、メタルゲート電極を有するＭＯＳ型の半導体装置およびその製造方法に関する。 The present invention relates to a MOS type semiconductor device having a metal gate electrode and a method for manufacturing the same.

従来から、ＭＯＳ型半導体装置においては、ゲート電極としてポリシリコン（Ｐｏｌｙ−Ｓｉ）が用いられてきたが、素子のスケールダウンにともない、Ｐｏｌｙ−Ｓｉゲート電極における空乏化や、高誘電率（Ｈｉｇｈ−ｋ）ゲート絶縁膜との組み合わせでは、フェルミレベルのピニングによる仕事関数の変調が問題となっており、メタルゲート電極への転換が求められている。 Conventionally, in a MOS type semiconductor device, polysilicon (Poly-Si) has been used as a gate electrode. However, as the element is scaled down, the Poly-Si gate electrode is depleted or has a high dielectric constant (High-). k) In combination with a gate insulating film, there is a problem of modulation of work function due to Fermi level pinning, and conversion to a metal gate electrode is required.

メタルゲート電極をＣＭＯＳトランジスタに適用する場合、Ｐｏｌｙ−Ｓｉのようにイオンインプランテーションによりｎ，ｐの２種類の電極を形成することができないため、ｎ型ＭＯＳ領域とｐ型ＭＯＳ領域では、それぞれトランジスタの閾値を設定するために異なる仕事関数のメタル材料が必要とされており、したがって、ｎ，ｐ各領域でそれぞれ必要とされるメタルゲートを造り分ける必要がある。このように各領域に対してメタルゲートを造り分ける際にはエッチングプロセスによるゲート絶縁膜へのダメージを最小限にする必要がある。また、ゲート絶縁膜形成を各領域で個別に行う場合も、工程数やマスクの増加となるため、製造コスト上望ましくない。高精度な加工が求められるゲート加工ではｎ型ＭＯＳ領域、ｐ型ＭＯＳ領域ともに同一の材料系でかつ仕事関数を制御できるメタルゲートがより好ましい。 When a metal gate electrode is applied to a CMOS transistor, two types of electrodes n and p cannot be formed by ion implantation as in Poly-Si. Therefore, in an n-type MOS region and a p-type MOS region, transistors In order to set the threshold value, metal materials having different work functions are required. Therefore, it is necessary to make different metal gates necessary for the n and p regions. Thus, when forming a metal gate for each region, it is necessary to minimize damage to the gate insulating film due to the etching process. Further, when the gate insulating film is formed individually in each region, the number of processes and masks are increased, which is not desirable in terms of manufacturing cost. In gate processing that requires high-precision processing, a metal gate that can control the work function with the same material system in both the n-type MOS region and the p-type MOS region is more preferable.

このようなメタルゲート電極としては、ポリシリコンよりも低抵抗で、仕事関数をシリコンのミッド・ギャップ付近に位置させることができるＷＳｉ系材料が検討されている。例えば特許文献１には、ＷＳｉにバリア層としてＷＳｉＮを積層させた二層または三層構造のメタルゲート電極が開示されている。
特開２０００−９１５７９号公報 As such a metal gate electrode, a WSi material having a lower resistance than polysilicon and capable of positioning a work function in the vicinity of the silicon mid gap has been studied. For example, Patent Document 1 discloses a metal gate electrode having a two-layer or three-layer structure in which WSiN is stacked as a barrier layer on WSi.
JP 2000-91579 A

しかしながら、ＷＳｉ系のゲート電極は、優れた特性は有するものの、ｎ型ＭＯＳ領域からｐ型ＭＯＳ領域に亘る広い範囲で仕事関数を制御することが困難であり、ＣＭＯＳトランジスタの両導電型領域のゲート電極をカバーすることはできていない。 However, although the WSi-type gate electrode has excellent characteristics, it is difficult to control the work function in a wide range from the n-type MOS region to the p-type MOS region. The electrode cannot be covered.

本発明はかかる事情に鑑みてなされたものであって、メタルゲート電極の仕事関数を広範囲に亘って制御することができる、メタルゲート電極を用いたＭＯＳ型の半導体装置およびその製造方法を提供することを目的とする。また、同一の材料のメタルゲート電極をｎ型ＭＯＳ領域およびｐ型ＭＯＳ領域に用いて高精度で仕事関数を制御することができるＣＭＯＳ型の半導体装置およびその製造方法を提供することを目的とする。 The present invention has been made in view of such circumstances, and provides a MOS type semiconductor device using a metal gate electrode and a manufacturing method thereof capable of controlling the work function of the metal gate electrode over a wide range. For the purpose. It is another object of the present invention to provide a CMOS semiconductor device capable of controlling the work function with high accuracy by using a metal gate electrode of the same material for an n-type MOS region and a p-type MOS region, and a method for manufacturing the same. .

上記課題を解決するため、本発明の第１の観点では、半導体基板と、前記半導体基板の主面に高誘電率膜を介して形成されたメタルゲート電極と、前記主面に前記メタルゲート電極を挟んでそれぞれ形成されたソース電極およびドレイン電極とを有するＭＯＳ型の半導体装置であって、前記メタルゲート電極は、Ｗ−Ｓｉ−Ｎ三元系材料（Ｎを含有しない場合も含む）からなる膜を含み、Ｎ含有量かつＳｉ含有量を制御することにより仕事関数を制御し、前記ＭＯＳ型の半導体装置がｐＭＯＳ型であるとき、前記Ｗ−Ｓｉ−Ｎ三元系材料は、ＳｉとＷの組成比がＳｉ／Ｗ≦０．７８で、かつＮの組成を２５％以上とし、前記ＭＯＳ型の半導体装置がｎＭＯＳ型であるとき、前記Ｗ−Ｓｉ−Ｎ三元系材料はＮを含まず、ＳｉとＷの組成比をＳｉ／Ｗ≧２．０とすることを特徴とする半導体装置を提供する。 In order to solve the above problems, according to a first aspect of the present invention, a semiconductor substrate, a metal gate electrode formed on a main surface of the semiconductor substrate via a high dielectric constant film, and the metal gate electrode on the main surface MOS type semiconductor device each having a source electrode and a drain electrode formed on both sides of the substrate, wherein the metal gate electrode is made of a W—Si—N ternary material (including a case where N is not contained). When the work function is controlled by controlling the N content and the Si content, including the film, and the MOS type semiconductor device is a pMOS type, the W—Si—N ternary system material includes Si and W When the composition ratio of Si / W ≦ 0.78, the composition of N is 25% or more, and the MOS type semiconductor device is an nMOS type, the W—Si—N ternary material contains N The composition ratio of Si and W is Si To provide a semiconductor device which is characterized in that the W ≧ 2.0.

本発明の第２の観点では、半導体基板の主面に形成されたｎＭＯＳ領域およびｐＭＯＳ領域を含むＣＭＯＳ型の半導体装置であって、前記ｎＭＯＳ領域は、ＷＳｉ膜を含むメタルゲート電極を有し、前記ｐＭＯＳ領域は、ＷＳｉＮ膜を含むメタルゲート電極を有し、前記ＷＳｉＮ膜のＮ量およびＳｉ量を制御してその仕事関数を制御し、前記ｐＭＯＳ領域におけるメタルゲート電極の閾値を制御し、前記ＷＳｉ膜のＳｉ量を制御してその仕事関数を制御し、前記ｎＭＯＳ領域におけるメタルゲート電極の閾値を制御することを特徴とする半導体装置を提供する。 According to a second aspect of the present invention, there is provided a CMOS semiconductor device including an nMOS region and a pMOS region formed on a main surface of a semiconductor substrate, the nMOS region having a metal gate electrode including a WSi film, The pMOS region has a metal gate electrode including a WSiN film, controls the work function by controlling the N amount and Si amount of the WSiN film, controls the threshold value of the metal gate electrode in the pMOS region , Provided is a semiconductor device characterized by controlling the Si function of a WSi film to control the work function thereof, thereby controlling the threshold value of a metal gate electrode in the nMOS region .

上記第２の観点において、前記ｐＭＯＳ領域におけるメタルゲート電極である前記ＷＳｉＮ膜は、第１のＷＳｉ膜と金属窒化膜との積層体を形成した後、前記金属窒化膜から前記第１のＷＳｉ膜へＮを固相拡散させることにより形成されたものとすることができ、また、前記ｐＭＯＳ領域におけるメタルゲート電極である前記ＷＳｉＮ膜は、第１のＷＳｉ膜にイオン注入またはプラズマ窒化処理によりＮを導入して形成されたものとすることができる。また、前記ｎＭＯＳ領域におけるメタルゲート電極である前記ＷＳｉ膜は、第１のＷＳｉ膜とポリシリコン膜との積層体を形成した後、前記ポリシリコン膜から前記第１のＷＳｉ膜へＳｉを固相拡散させることにより形成されたものとすることができる。 In the second aspect, the WSiN film that is a metal gate electrode in the pMOS region is formed by forming a stack of a first WSi film and a metal nitride film, and then forming the first WSi film from the metal nitride film. The WSiN film, which is a metal gate electrode in the pMOS region , is formed by ion implantation or plasma nitridation treatment in the first WSi film. It can be formed by introduction. The WSi film, which is a metal gate electrode in the nMOS region, forms a stack of a first WSi film and a polysilicon film, and then solidifies Si from the polysilicon film to the first WSi film. It can be formed by diffusing.

本発明の第３の観点では、半導体基板の主面に高誘電率膜を介してメタルゲート電極を形成する工程と、前記主面に前記メタルゲート電極を挟んでそれぞれソース電極およびドレイン電極を形成する工程とを有するＭＯＳ型の半導体装置を製造する方法であって、前記メタルゲート電極を形成する工程は、第１のＷＳｉ膜を形成する工程と、前記第１のＷＳｉ膜にＮを導入することによりＷＳｉＮ膜とし、前記第１のＷＳｉ膜のＳｉ濃度および前記ＷＳｉＮ膜のＮ濃度を制御することによりｐＭＯＳ型のメタルゲート電極に使われる前記ＷＳｉＮ膜の仕事関数を制御する工程と、前記第１のＷＳｉ膜にＳｉを導入することにより第２のＷＳｉ膜とし、前記第２のＷＳｉ膜のＳｉ濃度を制御することによりｎＭＯＳ型のメタルゲート電極に使われる前記第２のＷＳｉ膜の仕事関数を制御する工程とを含むことを特徴とする半導体装置の製造方法を提供する。 In a third aspect of the present invention, a metal gate electrode is formed on a main surface of a semiconductor substrate via a high dielectric constant film, and a source electrode and a drain electrode are formed on the main surface with the metal gate electrode interposed therebetween, respectively. A step of forming the metal gate electrode includes the step of forming a first WSi film and introducing N into the first WSi film. Thereby controlling the work function of the WSiN film used for the pMOS type metal gate electrode by controlling the Si concentration of the first WSi film and the N concentration of the WSiN film; by introducing Si into 1 of WSi film as a second WSi film, used in the metal gate electrode of the nMOS type by controlling the Si concentration of the second WSi film To provide a method of manufacturing a semiconductor device which comprises a step of controlling the work function of the second WSi film that.

上記第３の観点において、前記第１のＷＳｉ膜にＮを導入する工程は、前記第１のＷＳｉ膜に金属窒化膜を積層し、熱処理することにより、該金属窒化膜から前記第１のＷＳｉ膜にＮを固相拡散させてもよいし、前記第１のＷＳｉ膜にイオン注入によりＮを導入してもよいし、前記第１のＷＳｉ膜をプラズマ窒化処理することによりＮを導入してもよい。この場合に、前記プラズマ窒化処理は、平面アンテナにて処理室内にマイクロ波を導入してＮのプラズマを発生させるマイクロ波プラズマ処理装置を用いて行われることが好ましい。また、前記第１のＷＳｉ膜にＳｉを導入する工程は、前記第１のＷＳｉ膜にポリシリコン膜を積層し、熱処理することにより、ポリシリコン膜から前記第１のＷＳｉ膜にＳｉを固相拡散させてもよい。 In the third aspect, the step of introducing the N in the first WSi film, the metal nitride film is laminated on the first WSi film, by heat treatment, it said from the metal nitride layer first WSi N may be solid phase diffused into the film, N may be introduced into the first WSi film by ion implantation, or N may be introduced by plasma nitriding the first WSi film. Also good. In this case, the plasma nitriding treatment is preferably performed using a microwave plasma processing apparatus that introduces microwaves into the processing chamber using a planar antenna to generate N plasma . The step of introducing Si into the first WSi film is performed by laminating a polysilicon film on the first WSi film and performing a heat treatment, so that Si is solid-phased from the polysilicon film to the first WSi film. It may be diffused .

本発明の第４の観点では、半導体基板中に素子分離領域を介してｎＭＯＳ領域形成部とｐＭＯＳ領域形成部とを形成する工程と、半導体基板の主面のｎＭＯＳ領域形成部およびｐＭＯＳ領域形成部にそれぞれ高誘電率膜を介してメタルゲート電極を形成する工程と、前記主面に前記メタルゲート電極を挟んでそれぞれソース電極およびドレイン電極を形成する工程とを有し、ｎＭＯＳ領域形成部とｐＭＯＳ領域とを含むＣＭＯＳ型の半導体装置を製造する方法であって、半導体基板の主面のｎＭＯＳ領域形成部およびｐＭＯＳ領域形成部にそれぞれ高誘電率膜を介してメタルゲート電極を形成する工程は、全面にＷＳｉ膜を形成する工程と、該ＷＳｉ膜のｐＭＯＳ領域形成部に対応する部分のみにＮを導入する工程と、前記ＷＳｉ膜のｎＭＯＳ領域形成部に対応する部分のみにＳｉを導入する工程と、前記ｎＭＯＳ領域形成部にＷＳｉ膜を含むメタルゲート電極を形成する工程と、前記ｐＭＯＳ領域形成部にＷＳｉＮ膜を含むメタルゲート電極を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供する。 In a fourth aspect of the present invention, a step of forming an nMOS region forming portion and a pMOS region forming portion in a semiconductor substrate via an element isolation region, and an nMOS region forming portion and a pMOS region forming portion on the main surface of the semiconductor substrate Forming a metal gate electrode through a high dielectric constant film, and forming a source electrode and a drain electrode with the metal gate electrode sandwiched between the main surface and an nMOS region forming portion and a pMOS, respectively. a method of manufacturing a CMOS semiconductor device including a region, forming a metal gate electrode respectively in the nMOS region forming unit and the pMOS region forming part of the main surface of the semiconductor substrate through the high dielectric constant film, forming a WSi film on the entire surface, a step of introducing the N only a portion corresponding to the pMOS region forming part of the WSi film, NMO the WSi film Forming introducing a Si only in a portion corresponding to the pattern forming portion, and forming a metal gate electrode comprising the WSi film to the nMOS region forming unit, a metal gate electrode comprising a WSiN film in the pMOS region forming unit And a process for manufacturing the semiconductor device.

上記第４の観点において、前記ＷＳｉＮ膜を形成する際のＮ濃度を制御することによりＷＳｉＮ膜の仕事関数を制御するようにすることが好ましい。また、前記ＷＳｉ膜のｐＭＯＳ領域形成部に対応する部分のみにＮを導入する工程は、前記ＷＳｉ膜に金属窒化膜を積層し、熱処理することにより、該金属窒化膜から前記ＷＳｉ膜にＮを固相拡散させてもよいし、前記ＷＳｉ膜にイオン注入によりＮを導入してもよいし、前記ＷＳｉ膜をプラズマ窒化処理することによりＮを導入してもよい。この場合に、前記プラズマ窒化処理は、平面アンテナにて処理室内にマイクロ波を導入してＮのプラズマを発生させるマイクロ波プラズマ処理装置を用いて行われることが好ましい。また、前記ｎＭＯＳ領域において前記ＷＳｉ膜にＳｉを導入する工程は、前記ＷＳｉ膜にポリシリコン膜を積層し、熱処理することにより、ポリシリコン膜から前記ＷＳｉ膜にＳｉを固相拡散させることにより行うことができる。 In the fourth aspect, it is preferable to control the work function of the WSiN film by controlling the N concentration when the WSiN film is formed. In addition, the step of introducing N only into the portion corresponding to the pMOS region forming portion of the WSi film includes laminating a metal nitride film on the WSi film and performing a heat treatment to thereby introduce N into the WSi film from the metal nitride film. Solid phase diffusion may be performed, N may be introduced into the WSi film by ion implantation, or N may be introduced by plasma nitriding the WSi film. In this case, the plasma nitriding treatment is preferably performed using a microwave plasma processing apparatus that introduces microwaves into the processing chamber using a planar antenna to generate N plasma. The step of introducing Si into the WSi film in the nMOS region is performed by laminating Si from the polysilicon film to the WSi film by solid-phase diffusion by stacking a polysilicon film on the WSi film and performing heat treatment. be able to.

本発明によれば、メタルゲート電極は、Ｗ−Ｓｉ−Ｎ三元系材料（Ｎを含有しない場合も含む）からなる膜を含み、Ｎ含有量かつＳｉ含有量を制御することにより仕事関数を制御するので、仕事関数を高精度で広範囲に亘って制御することが可能となる。 According to the present invention, the metal gate electrode includes a film made of a W—Si—N ternary material (including a case where N is not contained), and the work function is controlled by controlling the N content and the Si content. Since control is performed, the work function can be controlled over a wide range with high accuracy.

また、本発明によれば、ＣＭＯＳ型の半導体装置において、ｎＭＯＳ領域をＷＳｉ膜を含むメタルゲート電極を有するものとし、ｐＭＯＳ領域は、ＷＳｉＮ膜を含むメタルゲート電極を有するものとし、ＷＳｉＮ膜のＮ量を制御してその仕事関数を制御するので、広範囲で仕事関数を制御することができ、同一の材料系のメタルゲート電極をｎＭＯＳ領域およびｐＭＯＳ領域に用いた実用的なＣＭＯＳ型の半導体装置を実現することができる。 According to the present invention, in the CMOS type semiconductor device, the nMOS region has the metal gate electrode including the WSi film, the pMOS region has the metal gate electrode including the WSiN film, and the N of the WSiN film Since the work function is controlled by controlling the amount, the work function can be controlled in a wide range, and a practical CMOS type semiconductor device using a metal gate electrode of the same material system for the nMOS region and the pMOS region is provided. Can be realized.

以下、添付図面を参照して本発明の好ましい実施形態について説明する。
上述したようにＷＳｉ系材料はポリシリコンよりも低抵抗であり、仕事関数をシリコンのミッド・ギャップ付近に位置させることができるが、仕事関数を大きく変化させることが困難である。 Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
As described above, the WSi-based material has a lower resistance than polysilicon, and the work function can be positioned in the vicinity of the silicon mid gap, but it is difficult to greatly change the work function.

これに対して、ＷＳｉ系材料にＮを加えたＷＳｉＮ系材料は、ＷＳｉ系材料の特性を維持しつつ、仕事関数を広い範囲で変化させることが可能である。図１は、ゲート絶縁膜としてＨｉｇｈ−ｋ材料であるＨｆＳｉＯＮ膜を用い、その上にＷ−Ｓｉ−Ｎ三元系材料（Ｎが０のＷＳｉ系材料も含む）からなるゲート電極を形成した場合における、組成と仕事関数との関係を示す図である。この図に示すように、Ｗ−Ｓｉ−Ｎ三元系材料（Ｎが０のＷＳｉ系材料も含む）は、仕事関数をシリコンのミッドギャップである４．５８ｅＶを挟んで４．３７ｅＶから４．９３ｅＶの範囲で変化させることができ、ｎＭＯＳ領域からｐＭＯＳ領域までカバーすることが可能である。このため、本発明においては、ＭＯＳ型の半導体装置のゲート電極として、Ｗ−Ｓｉ−Ｎ三元系材料（Ｎが０のＷＳｉ系材料も含む）を用いる。図１から明らかなように、Ｎが増加するに従って仕事関数が増加する傾向にあることから、シリコンのミッドギャップよりも高い仕事関数が必要なｐＭＯＳ領域にはＷＳｉＮ系材料を用い、シリコンのミッドギャップよりも低い仕事関数が必要なｎＭＯＳ領域にはＷＳｉ系材料を用いることが有効である。 In contrast, a WSiN material obtained by adding N to a WSi material can change the work function in a wide range while maintaining the characteristics of the WSi material. FIG. 1 shows a case where a high-k material HfSiON film is used as a gate insulating film, and a gate electrode made of a W—Si—N ternary material (including a WSi material where N is 0) is formed thereon. It is a figure which shows the relationship between a composition and a work function. As shown in this figure, the W—Si—N ternary material (including a WSi material with N = 0) has a work function of 4.37 eV to 4.37 eV across a silicon midgap of 4.58 eV. It can be changed in a range of 93 eV, and can cover from the nMOS region to the pMOS region. Therefore, in the present invention, a W—Si—N ternary material (including a WSi material where N is 0) is used as a gate electrode of a MOS semiconductor device. As apparent from FIG. 1, since the work function tends to increase as N increases, a WSiN material is used for the pMOS region that requires a work function higher than that of silicon, and the silicon mid gap is used. It is effective to use a WSi material for an nMOS region that requires a lower work function.

より具体的には、Ｗ−Ｓｉ−Ｎ三元系材料をＷ_ｘＳｉ_ｙＮ_ｚで表した場合に、ｚ＝０（Ｎを含まない）でｙ／ｘ＝０．６（Ｓｉ／Ｗ＝０．６）のとき（点Ａ）に仕事関数がシリコンのミッドギャップである４．５８ｅＶとなる。そして、仕事関数はＳｉの増加にともなって減少し、Ｗ_ｘＳｉ_ｙＮ_ｚのｚ＝０でｙ／ｘ＝２．２のとき（点Ｂ）に４．４５ｅＶとなり、Ｗ_ｘＳｉ_ｙＮ_ｚのｚ＝０でｙ／ｘ＝３．３のとき（点Ｃ）に４．３７ｅＶとなる。一方、これにＮを添加して行くと仕事関数は上昇する傾向にあり、Ｗ_ｘＳｉ_ｙＮ_ｚのｘ＝０．４４、ｙ＝０．３１、ｚ＝０．２５のとき（点Ｄ）に４．８１ｅＶとなり、ｘ＝０．２０、ｙ＝０．４２、ｚ＝０．３８のとき（点Ｅ）に４．７７ｅＶとなり、ｘ＝０．２０、ｙ＝０．４２、ｚ＝０．３８のとき（点Ｆ）に４．９０ｅＶとなり、ｘ＝０．３５、ｙ＝０．１２、ｚ＝０．５７のとき（点Ｇ）に４．９３ｅＶとなる。 More specifically, when the W—Si—N ternary material is represented by W _x Si _y N _z , z = 0 (not including N) and y / x = 0.6 (Si / W = 0.6) (point A), the work function is 4.58 eV, which is the silicon midgap. Then, the work function decreases as Si increases. When z = 0 of W _x Si _y N _z and y / x = 2.2 (point B), the work function becomes 4.45 eV, and W _x Si _y N _z When z = 0 and y / x = 3.3 (point C), 4.37 eV. On the other hand, when N is added to this, the work function tends to increase. When x = 0.44, y = 0.31, and z = 0.25 of W _x Si _y N _z (point D) 4.81 eV, and when x = 0.20, y = 0.42, z = 0.38 (point E), it becomes 4.77 eV, x = 0.20, y = 0.42, z = 0. 4.38 eV when .38 (point F), and 4.93 eV when x = 0.35, y = 0.12 and z = 0.57 (point G).

ｎＭＯＳ領域のゲート電極としては、仕事関数が４．０〜４．４ｅＶ程度の範囲のものが必要であることを考慮すると、図１からｚ＝０であるＷＳｉで、ＳｉとＷの組成比がＳｉ／Ｗ≧２．０である範囲が好ましい。一方、ｐＭＯＳ領域のゲート電極としては、仕事関数が４．８〜５．０ｅＶ程度の範囲のものが必要であることを考慮すると、図１からＷＳｉＮ三元系材料で、ＳｉとＷの組成比がＳｉ／Ｗ≦０．７８で、かつＮの組成が２５％以上である範囲が好ましい。 Considering that the gate electrode of the nMOS region needs to have a work function in the range of about 4.0 to 4.4 eV, it is WSi with z = 0 from FIG. 1, and the composition ratio of Si and W is A range where Si / W ≧ 2.0 is preferred. On the other hand, considering that the gate electrode of the pMOS region needs to have a work function in the range of about 4.8 to 5.0 eV, the composition ratio of Si and W is a WSiN ternary material from FIG. Is preferable that Si / W ≦ 0.78 and the composition of N is 25% or more.

次に、このような材料を用いて実際に半導体装置を製造する具体的な実施形態について説明する。 Next, a specific embodiment in which a semiconductor device is actually manufactured using such a material will be described.

＜第１実施形態＞
まず、本発明の第１実施形態について説明する。
図２〜９は、本発明の第１実施形態に係る方法を説明するための工程断面図である。まず、図２に示すように、シリコンからなる半導体基板１０中に素子分離領域１１およびｎＭＯＳ領域形成部となるｐ型ウェル１２およびｐＭＯＳ領域形成部となるｎ型ウェル１３を形成する。 <First Embodiment>
First, a first embodiment of the present invention will be described.
2 to 9 are process cross-sectional views for explaining the method according to the first embodiment of the present invention. First, as shown in FIG. 2, an element isolation region 11 and a p-type well 12 serving as an nMOS region forming portion and an n-type well 13 serving as a pMOS region forming portion are formed in a semiconductor substrate 10 made of silicon.

次に、図３に示すように、半導体基板１０の主面上の全面に酸化シリコンまたは酸窒化シリコンからなる下地膜１４を形成し、さらにその上に高誘電率膜であるＨｉｇｈ−ｋ膜１５を形成する。これら下地膜１４とＨｉｇｈ−ｋ膜１５によりゲート絶縁膜１６が構成される。Ｈｉｇｈ−ｋ膜１５としては、ＨｆＯ_２、ＨｆＳｉ_ｘＯ_ｙ等が好適である。Ｈｉｇｈ−ｋ膜１５は、従来ゲート絶縁膜として用いられていたＳｉＯ_２等よりも比誘電率が高いため、ＳｉＯ_２容量換算膜厚（ＥＯＴ）を小さくすることが可能である。ゲート絶縁膜１６の上の全面には、ＷＳｉ膜１７を形成し、その上にＴａＮやＷＮ等の金属窒化膜１８を形成し、さらにその上に、バリア膜としてのＴａＳｉＮ膜１９を形成する。 Next, as shown in FIG. 3, a base film 14 made of silicon oxide or silicon oxynitride is formed on the entire main surface of the semiconductor substrate 10, and a high-k film 15 which is a high dielectric constant film is formed thereon. Form. The base film 14 and the high-k film 15 constitute a gate insulating film 16. As the High-k film 15, HfO ₂ , HfSi _x O _y, or the like is suitable. Since the high-k film 15 has a relative dielectric constant higher than that of SiO ₂ or the like conventionally used as a gate insulating film, the SiO ₂ capacitance equivalent film thickness (EOT) can be reduced. A WSi film 17 is formed on the entire surface of the gate insulating film 16, a metal nitride film 18 such as TaN or WN is formed thereon, and a TaSiN film 19 as a barrier film is further formed thereon.

次に、図４に示すように、ｐＭＯＳ領域形成部をエッチングマスクとしてのフォトレジスト膜２０で覆い、希フッ酸等を用いたウェットエッチングまたはＲＩＥエッチングによりｎＭＯＳ領域形成部に対応する部分の金属窒化膜１８および拡散防止膜１９を除去する。 Next, as shown in FIG. 4, the pMOS region forming portion is covered with a photoresist film 20 as an etching mask, and metal nitriding is performed on the portion corresponding to the nMOS region forming portion by wet etching or RIE etching using diluted hydrofluoric acid or the like. The film 18 and the diffusion preventing film 19 are removed.

次に、図５に示すように、全面にＷ膜２１を形成し、引き続き、図６に示すように、フォトリソグラフィ法を用いて、メタルゲート電極を形成するためのレジストパターン２２を形成し、ＲＩＥなどの異方性エッチングにより、ｎＭＯＳ領域形成部ではＷＳｉ膜１７とＷ膜２１の積層膜からなるメタルゲート電極２３を形成し、ｐＭＯＳ領域形成部では、ＷＳｉ膜１７と金属窒化膜１８とＴａＳｉＮ膜１９とＷ膜２１の４層構造からなるメタルゲート電極部位２４を形成する。このときに、メタルゲート電極２３およびメタルゲート電極部位２４を保護する目的で、フォトレジストパターン２２を形成する前に、シリコン窒化膜やシリコン酸化膜等からなる図示しないキャップ膜を形成することが好ましい。なお、Ｗ膜の代わりにポリシリコン膜を用いてもよい。 Next, as shown in FIG. 5, a W film 21 is formed on the entire surface, and subsequently, as shown in FIG. 6, a resist pattern 22 for forming a metal gate electrode is formed using photolithography, By the anisotropic etching such as RIE, the metal gate electrode 23 composed of the laminated film of the WSi film 17 and the W film 21 is formed in the nMOS region forming portion, and the WSi film 17, the metal nitride film 18 and TaSiN are formed in the pMOS region forming portion. A metal gate electrode portion 24 having a four-layer structure of the film 19 and the W film 21 is formed. At this time, in order to protect the metal gate electrode 23 and the metal gate electrode portion 24, it is preferable to form a cap film (not shown) made of a silicon nitride film, a silicon oxide film or the like before forming the photoresist pattern 22. . A polysilicon film may be used instead of the W film.

次に、図７に示すように、メタルゲート電極２３およびメタルゲート電極部位２４の外部基板表面に露出したゲート絶縁膜１６をエッチング除去し、ｎＭＯＳ領域形成部のエクステンション２６およびｐＭＯＳ領域形成部のエクステンション２８を通常技術で形成する。具体的には、ｎＭＯＳ領域形成部のエクステンション形成時は、ｐＭＯＳ領域形成部をレジストマスクしてイオン注入し、ｐＭＯＳ領域形成部のエクステンション形成時は、ｎＭＯＳ領域形成部をレジストマスクしてイオン注入することにより、エクステンションを形成する。 Next, as shown in FIG. 7, the gate insulating film 16 exposed on the external substrate surface of the metal gate electrode 23 and the metal gate electrode portion 24 is removed by etching, and the extension 26 of the nMOS region forming portion and the extension of the pMOS region forming portion are removed. 28 is formed by conventional techniques. Specifically, when forming an extension of the nMOS region forming portion, ion implantation is performed using the pMOS region forming portion as a resist mask, and when forming an extension of the pMOS region forming portion, ion implantation is performed using the nMOS region forming portion as a resist mask. Thus, an extension is formed.

次に、図８に示すように、メタルゲート電極２３およびメタルゲート電極部位２４に絶縁膜からなるゲート側壁３０を形成し、メタルゲート電極２３およびメタルゲート電極部位２４および側壁３０をマスクにしてイオン注入を行うことにより、ｎＭＯＳ領域形成部のソース電極３１およびドレイン電極３２ならびにｐＭＯＳ領域形成部のソース電極３３およびドレイン電極３４を形成する。ゲート側壁３０の材料としては、シリコン窒化膜等が好適である。 Next, as shown in FIG. 8, a gate sidewall 30 made of an insulating film is formed on the metal gate electrode 23 and the metal gate electrode portion 24, and ions are formed using the metal gate electrode 23, the metal gate electrode portion 24 and the sidewall 30 as a mask. By performing the implantation, the source electrode 31 and the drain electrode 32 in the nMOS region forming portion and the source electrode 33 and the drain electrode 34 in the pMOS region forming portion are formed. As a material for the gate sidewall 30, a silicon nitride film or the like is suitable.

次に、図９に示すように、ソース・ドレイン形成の際のイオン注入後のゲート活性化（イオン注入した不純物を電気的に活性化する）のためのアニールを行う。このアニールは、ｐＭＯＳ領域形成部のゲート電極部位２４において、金属窒化膜１８からＷＳｉ膜１７へＮを固相拡散させる熱処理の役割も兼備している。この熱処理により、ＷＳｉ膜１７にＮが拡散してきてＷＳｉＮ膜３５となり、金属窒化膜１８とＴａＳｉＮ膜１９は相互拡散により一体化して金属窒化膜３６となる。これにより、ＷＳｉＮ膜３５、金属窒化膜３６およびＷ膜２１の３層が積層した構造のメタルゲート電極２５が形成される。この際のＮの拡散を制御してＷＳｉＮ膜３５のＮ濃度を制御することにより、上述したように仕事関数を制御することができ、閾値の制御が可能となる。このときのアニールの温度は、ゲート活性化の条件に左右されるが、Ｎの拡散の観点からは６００〜１０００℃程度が好ましい。また、アニールの時間は１０〜６００秒程度が好ましい。 Next, as shown in FIG. 9, annealing is performed for gate activation (electrically activating the ion-implanted impurities) after ion implantation in forming the source / drain. This annealing also has a role of heat treatment for solid-phase diffusion of N from the metal nitride film 18 to the WSi film 17 in the gate electrode portion 24 of the pMOS region forming portion. By this heat treatment, N diffuses into the WSi film 17 to become the WSiN film 35, and the metal nitride film 18 and the TaSiN film 19 are integrated into a metal nitride film 36 by mutual diffusion. As a result, the metal gate electrode 25 having a structure in which the three layers of the WSiN film 35, the metal nitride film 36, and the W film 21 are stacked is formed. By controlling the N diffusion at this time to control the N concentration of the WSiN film 35, the work function can be controlled as described above, and the threshold value can be controlled. The annealing temperature at this time depends on the gate activation conditions, but is preferably about 600 to 1000 ° C. from the viewpoint of N diffusion. The annealing time is preferably about 10 to 600 seconds.

なお、ゲート活性化のためのアニールでＮの拡散が十分でない場合には、別途Ｎ拡散のための熱処理を行ってもよい。また、Ｎ拡散のための熱処理は、このようなゲート活性化のためのアニールの際に行う場合に限らず、例えば、図５の状態で行うこともできる。 In the case where the N diffusion is not sufficient by annealing for gate activation, a heat treatment for N diffusion may be separately performed. Further, the heat treatment for N diffusion is not limited to the case of annealing for such gate activation, and can be performed in the state of FIG. 5, for example.

その後、通常の技術を用いて層間絶縁膜および配線を形成し、ｎＭＯＳ領域形成部にｎＭＯＳ領域３７が形成され、ｐＭＯＳ領域形成部にｐＭＯＳ領域３８が形成されて、ＣＭＯＳ型ＦＥＴが完成する。この場合に、先に図１を参照して説明したように、ＷＳｉ膜１７は組成を調整することにより仕事関数を４．４ｅＶ以下とすることができるのでｎＭＯＳ領域３７のゲート電極として適したものとなる。また、ＷＳｉＮ膜３５は組成を調整することにより仕事関数を４．９ｅＶ付近とすることができるのでｐＭＯＳ領域３８のゲート電極として適したものとなる。Ｎの固相拡散により所望のＮ濃度のＷＳｉＮ膜を成膜するためには、金属窒化膜１８の組成や厚さを適切に調整することが重要である。メタルゲート電極の厚さは、一般的に、１０〜５０ｎｍが好適な範囲であるから、この範囲内において所望のＮ濃度になるように、金属窒化膜１８の組成および厚さを調整すればよい。 Thereafter, an interlayer insulating film and wiring are formed using a normal technique, an nMOS region 37 is formed in the nMOS region forming portion, and a pMOS region 38 is formed in the pMOS region forming portion, thereby completing a CMOS type FET. In this case, as described above with reference to FIG. 1, the work function of the WSi film 17 can be reduced to 4.4 eV or less by adjusting the composition, so that it is suitable as the gate electrode of the nMOS region 37. It becomes. Further, the work function of the WSiN film 35 can be adjusted to around 4.9 eV by adjusting the composition, so that it is suitable as the gate electrode of the pMOS region 38. In order to form a WSiN film having a desired N concentration by solid phase diffusion of N, it is important to appropriately adjust the composition and thickness of the metal nitride film 18. Since the thickness of the metal gate electrode is generally within a preferable range of 10 to 50 nm, the composition and thickness of the metal nitride film 18 may be adjusted so that a desired N concentration is obtained within this range. .

＜第２実施形態＞
次に、本発明の第２実施形態について説明する。
図１０〜１６は、本発明の第２実施形態に係る方法を説明するための工程断面図である。まず、図１０に示すように、第１実施形態と同様、シリコンからなる半導体基板４０中に素子分離領域４１およびｎＭＯＳ領域形成部となるｐ型ウェル４２およびｐＭＯＳ領域形成部となるｎ型ウェル４３を形成する。 Second Embodiment
Next, a second embodiment of the present invention will be described.
10 to 16 are process cross-sectional views for explaining a method according to the second embodiment of the present invention. First, as shown in FIG. 10, as in the first embodiment, in the semiconductor substrate 40 made of silicon, an element isolation region 41, a p-type well 42 serving as an nMOS region forming portion, and an n-type well 43 serving as a pMOS region forming portion. Form.

次に、図１１に示すように、第１実施形態と同様、半導体基板４０の主面上の全面に酸化シリコンまたは酸窒化シリコンからなる下地膜４４を形成し、さらにその上に高誘電率膜であるＨｉｇｈ−ｋ膜４５を形成する。これら下地膜４４とＨｉｇｈ−ｋ膜４５によりゲート絶縁膜４６が構成される。ゲート絶縁膜４６の上の全面には、ＷＳｉ膜４７を形成する。 Next, as shown in FIG. 11, as in the first embodiment, a base film 44 made of silicon oxide or silicon oxynitride is formed on the entire main surface of the semiconductor substrate 40, and a high dielectric constant film is further formed thereon. A high-k film 45 is formed. The base film 44 and the high-k film 45 constitute a gate insulating film 46. A WSi film 47 is formed on the entire surface of the gate insulating film 46.

次に、図１２に示すように、ｎＭＯＳ領域形成部をフォトレジストまたはＳｉＯ_２からなるマスク４９で覆い、イオン注入によりまたはプラズマ窒化処理によりｐＭＯＳ領域形成部のＷＳｉ膜４７にＮを導入し、ＷＳｉＮ膜４８とする。イオン注入の場合には、マスク４９はフォトレジストで十分であるが、プラズマ窒化処理の場合にはフォトレジストでは耐性に問題があるためＳｉＯ_２を用いることが好ましい。 Next, as shown in FIG. 12, the nMOS region forming portion is covered with a mask 49 made of photoresist or SiO ₂ , and N is introduced into the WSi film 47 of the pMOS region forming portion by ion implantation or by plasma nitridation treatment. The film 48 is used. In the case of ion implantation, a photoresist is sufficient for the mask 49, but in the case of plasma nitriding treatment, it is preferable to use SiO ₂ because the photoresist has a problem in durability.

プラズマ窒化処理は、複数のスロットを有する平面アンテナ、特にＲＬＳＡ（Radial
Line Slot Antenna；ラジアルラインスロットアンテナ）にて処理室内にマイクロ波を導入してＮのプラズマを発生させるタイプのマイクロ波プラズマ処理装置を用いて行うことが好ましい。このような装置にてプラズマ窒化処理を行う際には、１×１０^１０〜５×１０^１２／ｃｍ^３の高プラズマ密度で、かつ０．５〜２ｅＶの低電子温度のプラズマによる処理が可能であるため、膜や下地にダメージを与えることなく、高効率で窒化処理を行うことができる。 The plasma nitriding process is a planar antenna having a plurality of slots, particularly RLSA (Radial
It is preferable to use a microwave plasma processing apparatus of a type that generates N plasma by introducing a microwave into the processing chamber with a line slot antenna (radial line slot antenna). When performing the plasma nitriding treatment in such an apparatus, it is possible to perform treatment with a plasma having a high plasma density of 1 × 10 ^{10 to} 5 × 10 ¹² / cm ³ and a low electron temperature of 0.5 to 2 eV. Therefore, the nitriding treatment can be performed with high efficiency without damaging the film and the base.

イオン注入の場合には、１０ｎｍ以上の深い位置までＮを注入することができるため、ＷＳｉ膜４７の膜厚は特に制限はないが、プラズマ窒化処理の場合には深い位置まで窒化することが困難であるため、ＷＳｉ膜４７の膜厚は１０ｎｍ程度以下であることが好ましい。 In the case of ion implantation, since N can be implanted to a deep position of 10 nm or more, the thickness of the WSi film 47 is not particularly limited, but in the case of plasma nitriding, it is difficult to nitride to a deep position. Therefore, the thickness of the WSi film 47 is preferably about 10 nm or less.

次に、図１３に示すように、全面にＷ膜５０を被覆する。これによりｎＭＯＳ領域形成部ではＷＳｉ膜４７上にＷ膜５０が形成された状態、ｐＭＯＳ領域形成部ではＷＳｉＮ膜４８上にＷ膜５０が形成された状態となる。なお、Ｗ膜の代わりにポリシリコン膜を用いてもよい。 Next, as shown in FIG. 13, a W film 50 is coated on the entire surface. As a result, the W film 50 is formed on the WSi film 47 in the nMOS region forming portion, and the W film 50 is formed on the WSiN film 48 in the pMOS region forming portion. A polysilicon film may be used instead of the W film.

次に、図１４に示すように、フォトリソグラフィ法を用いて、メタルゲート電極を形成するためのレジストパターン５１を形成し、ＲＩＥなどの異方性エッチングにより、ｎＭＯＳ領域形成部ではＷＳｉ膜４７およびＷ膜５０からなるメタルゲート電極５３を形成し、ｐＭＯＳ領域形成部では、ＷＳｉＮ膜４８とＷ膜５０の２層構造からなるメタルゲート電極５５を形成する。このときに、第１実施形態と同様、フォトレジストパターン５１を形成する前に、シリコン窒化膜やシリコン酸化膜等からなる図示しないキャップ膜を形成することが好ましい。 Next, as shown in FIG. 14, a resist pattern 51 for forming a metal gate electrode is formed by photolithography, and the WSi film 47 and the nMOS region forming portion are formed by anisotropic etching such as RIE. A metal gate electrode 53 made of a W film 50 is formed, and a metal gate electrode 55 made of a two-layer structure of a WSiN film 48 and a W film 50 is formed in the pMOS region forming portion. At this time, as in the first embodiment, it is preferable to form a cap film (not shown) made of a silicon nitride film, a silicon oxide film, or the like before forming the photoresist pattern 51.

次に、図１５に示すように、メタルゲート電極５３および５５の外部基板表面に露出したゲート絶縁膜４６を除去し、ｎＭＯＳ領域形成部のエクステンション５６およびｐＭＯＳ領域形成部のエクステンション５８を通常技術で形成する。 Next, as shown in FIG. 15, the gate insulating film 46 exposed on the surface of the external substrate of the metal gate electrodes 53 and 55 is removed, and the extension 56 of the nMOS region forming portion and the extension 58 of the pMOS region forming portion are formed by a conventional technique. Form.

次に、図１６に示すようにメタルゲート電極５３および５５に絶縁膜からなるゲート側壁６０を形成し、メタルゲート電極５３および５５および側壁６０をマスクにしてイオン注入を行うことにより、ｎＭＯＳ領域形成部のソース電極６１およびドレイン電極６２ならびにｐＭＯＳ領域形成部のソース電極６３およびドレイン電極６４を形成する。そして、ソース・ドレイン形成の際のイオン注入後のゲート活性化のためのアニールを行う。このアニールにより、ＷＳｉＮ膜４８のＮ濃度を膜中で均一にすることができる。なお、このような均一化熱処理は、ＷＳｉ膜にＮを導入した直後に行ってもよい。 Next, as shown in FIG. 16, a gate sidewall 60 made of an insulating film is formed on the metal gate electrodes 53 and 55, and ion implantation is performed using the metal gate electrodes 53 and 55 and the sidewall 60 as a mask, thereby forming an nMOS region. The source electrode 61 and the drain electrode 62 of the part and the source electrode 63 and the drain electrode 64 of the pMOS region forming part are formed. Then, annealing is performed to activate the gate after ion implantation when forming the source / drain. By this annealing, the N concentration of the WSiN film 48 can be made uniform in the film. Such a uniform heat treatment may be performed immediately after introducing N into the WSi film.

その後、通常の技術を用いて層間絶縁膜および配線を形成し、ｎＭＯＳ領域形成部にｎＭＯＳ領域６５が形成され、ｐＭＯＳ領域形成部にｐＭＯＳ領域６６が形成されて、ＣＭＯＳ型ＦＥＴが完成する。 Thereafter, an interlayer insulating film and wiring are formed using a normal technique, an nMOS region 65 is formed in the nMOS region forming portion, and a pMOS region 66 is formed in the pMOS region forming portion, thereby completing a CMOS type FET.

この実施形態の場合には、イオン注入のドーズ量や窒化処理の際のＮ_２ガスの流量を変化させてＷＳｉＮ膜４８のＮ濃度を制御することにより、ｐＭＯＳ領域のゲート電極の仕事関数を高精度で制御することができる。 In the case of this embodiment, the work function of the gate electrode in the pMOS region is increased by controlling the N concentration of the WSiN film 48 by changing the dose of ion implantation and the flow rate of N ₂ gas during nitriding. It can be controlled with accuracy.

また、第１実施形態では、ｎＭＯＳ領域３７のメタルゲート電極が２層の積層体であり、ｐＭＯＳ領域３８のメタルゲート電極が４層積層体であるため、両者の厚さの違いが大きく、製造過程で段差が問題になることもあり得るが、本実施形態では、このような大きな段差が生じず、加工上のメリットが大きい。 In the first embodiment, the metal gate electrode of the nMOS region 37 is a two-layered laminate, and the metal gate electrode of the pMOS region 38 is a four-layered laminate. Although a step may become a problem in the process, in this embodiment, such a large step does not occur, and a merit in processing is great.

＜第３実施形態＞
次に、本発明の第３実施形態について説明する。
図１７〜２５は、本発明の第３実施形態に係る方法を説明するための工程断面図である。まず、図１７に示すように、第１実施形態と同様、シリコンからなる半導体基板７０中に素子分離領域７１およびｎＭＯＳ領域形成部となるｐ型ウェル７２およびｐＭＯＳ領域形成部となるｎ型ウェル７３を形成する。 <Third Embodiment>
Next, a third embodiment of the present invention will be described.
17 to 25 are process cross-sectional views for explaining a method according to the third embodiment of the present invention. First, as shown in FIG. 17, as in the first embodiment, in a semiconductor substrate 70 made of silicon, an element isolation region 71, a p-type well 72 serving as an nMOS region forming portion, and an n-type well 73 serving as a pMOS region forming portion. Form.

次に、図１８に示すように、第１実施形態と同様、半導体基板７０の主面上の全面に酸化シリコンまたは酸窒化シリコンからなる下地膜７４を形成し、さらにその上に高誘電率膜であるＨｉｇｈ−ｋ膜７５を形成する。これら下地膜７４とＨｉｇｈ−ｋ膜７５によりゲート絶縁膜７６が構成される。ゲート絶縁膜７６の上の全面には、ＷＳｉ膜７７を形成し、さらにその上にポリシリコン膜７８を形成する。 Next, as shown in FIG. 18, as in the first embodiment, a base film 74 made of silicon oxide or silicon oxynitride is formed on the entire main surface of the semiconductor substrate 70, and a high dielectric constant film is further formed thereon. A High-k film 75 is formed. The base film 74 and the high-k film 75 constitute a gate insulating film 76. A WSi film 77 is formed on the entire surface of the gate insulating film 76, and a polysilicon film 78 is further formed thereon.

次に、図１９に示すように、ｎＭＯＳ領域形成部をエッチングマスクとしてのフォトレジスト膜７９で覆い、希フッ酸等を用いたウェットエッチングまたはＲＩＥエッチングによりｐＭＯＳ領域形成部に対応する部分のポリシリコン膜７８を除去する。 Next, as shown in FIG. 19, the nMOS region forming portion is covered with a photoresist film 79 as an etching mask, and the polysilicon corresponding to the pMOS region forming portion is formed by wet etching using dilute hydrofluoric acid or RIE etching. The film 78 is removed.

次に、図２０に示すように、ｎＭＯＳ領域形成部をフォトレジストまたはＳｉＯ_２からなるマスク８０で覆い、第２の実施形態と同様に、イオン注入によりまたはプラズマ窒化処理によりｐＭＯＳ領域形成部のＷＳｉ膜７７にＮを導入し、ＷＳｉＮ膜８１とする。イオン注入の場合には、マスク８０はフォトレジストで十分であるが、プラズマ窒化処理の場合にはフォトレジストでは耐性に問題があるためＳｉＯ_２を用いることが好ましい。可能であれば、上記ポリシリコン膜７８をエッチングする工程で使用したフォトレジスト７９をそのままマスク８０として使用してもよい。本実施形態の場合もプラズマ窒化処理は、複数のスロットを有する平面アンテナ、特にＲＬＳＡ（Radial Line Slot Antenna；ラジアルラインスロットアンテナ）にて処理室内にマイクロ波を導入してＮのプラズマを発生させるタイプのマイクロ波プラズマ処理装置を用いて行うことが好ましい。 Next, as shown in FIG. 20, the nMOS region forming portion is covered with a mask 80 made of photoresist or SiO ₂ , and the WSi of the pMOS region forming portion is formed by ion implantation or plasma nitriding as in the second embodiment. N is introduced into the film 77 to form a WSiN film 81. In the case of ion implantation, a photoresist is sufficient for the mask 80. However, in the case of plasma nitriding treatment, it is preferable to use SiO ₂ because the photoresist has a problem in durability. If possible, the photoresist 79 used in the step of etching the polysilicon film 78 may be used as the mask 80 as it is. Also in the present embodiment, the plasma nitridation process is a type in which microwaves are introduced into a processing chamber by a planar antenna having a plurality of slots, in particular, an RLSA (Radial Line Slot Antenna) to generate N plasma. It is preferable to use the microwave plasma processing apparatus.

次に、図２１に示すように、熱処理を行ってポリシリコン膜７８からＷＳｉ膜７７へＳｉの固相拡散を生じさせて、よりＳｉ濃度の高いＷＳｉ膜７７ａを形成する。その後、図２２に示すように、全面にＷ膜８２を被覆する。これによりｎＭＯＳ領域形成部ではＷＳｉ膜７７ａ上にＷ膜８２が形成された状態、ｐＭＯＳ領域形成部ではＷＳｉＮ膜８１上にＷ膜８２が形成された状態となる。なお、Ｗ膜の代わりにポリシリコン膜を用いてもよい。 Next, as shown in FIG. 21, heat treatment is performed to cause Si solid phase diffusion from the polysilicon film 78 to the WSi film 77, thereby forming a WSi film 77a having a higher Si concentration. Thereafter, as shown in FIG. 22, a W film 82 is coated on the entire surface. As a result, the W film 82 is formed on the WSi film 77a in the nMOS region forming portion, and the W film 82 is formed on the WSiN film 81 in the pMOS region forming portion. A polysilicon film may be used instead of the W film.

次に、図２３に示すように、フォトリソグラフィ法を用いて、メタルゲート電極を形成するためのレジストパターン８３を形成し、ＲＩＥなどの異方性エッチングにより、ｎＭＯＳ領域形成部ではＷＳｉ膜７７ａおよびＷ膜８２からなるメタルゲート電極８４を形成し、ｐＭＯＳ領域形成部では、ＷＳｉＮ膜８１とＷ膜８２の２層構造からなるメタルゲート電極８５を形成する。このときに、第１実施形態と同様、フォトレジストパターン８３を形成する前に、シリコン窒化膜やシリコン酸化膜等からなる図示しないキャップ膜を形成することが好ましい。 Next, as shown in FIG. 23, a resist pattern 83 for forming a metal gate electrode is formed by photolithography, and the WSi film 77a and the nMOS region forming portion are formed by anisotropic etching such as RIE. A metal gate electrode 84 made of a W film 82 is formed, and a metal gate electrode 85 having a two-layer structure of a WSiN film 81 and a W film 82 is formed in the pMOS region forming portion. At this time, it is preferable to form a cap film (not shown) made of a silicon nitride film, a silicon oxide film, or the like before forming the photoresist pattern 83, as in the first embodiment.

次に、図２４に示すように、メタルゲート電極８４および８５の外部基板表面に露出したゲート絶縁膜７６を除去し、ｎＭＯＳ領域形成部のエクステンション８６およびｐＭＯＳ領域形成部のエクステンション８８を通常技術で形成する。 Next, as shown in FIG. 24, the gate insulating film 76 exposed on the external substrate surface of the metal gate electrodes 84 and 85 is removed, and the extension 86 of the nMOS region forming portion and the extension 88 of the pMOS region forming portion are formed by a conventional technique. Form.

次に、図２５に示すようにメタルゲート電極８４および８５に絶縁膜からなるゲート側壁９０を形成し、メタルゲート電極８４および８５および側壁９０をマスクにしてイオン注入を行うことにより、ｎＭＯＳ領域形成部のソース電極９１およびドレイン電極９２ならびにｐＭＯＳ領域形成部のソース電極９３およびドレイン電極９４を形成する。そして、ソース・ドレイン形成の際のイオン注入後のゲート活性化のためのアニールを行う。このアニールにより、ＷＳｉＮ膜８１のＮ濃度を膜中で均一にすることができる。なお、このような均一化熱処理は、ＷＳｉ膜にＮを導入した直後に行ってもよい。 Next, as shown in FIG. 25, gate sidewalls 90 made of an insulating film are formed on metal gate electrodes 84 and 85, and ion implantation is performed using metal gate electrodes 84 and 85 and sidewalls 90 as a mask, thereby forming an nMOS region. The source electrode 91 and the drain electrode 92 of the part and the source electrode 93 and the drain electrode 94 of the pMOS region forming part are formed. Then, annealing is performed to activate the gate after ion implantation when forming the source / drain. By this annealing, the N concentration of the WSiN film 81 can be made uniform in the film. Such a uniform heat treatment may be performed immediately after introducing N into the WSi film.

その後、通常の技術を用いて層間絶縁膜および配線を形成し、ｎＭＯＳ領域形成部にｎＭＯＳ領域９５が形成され、ｐＭＯＳ領域形成部にｐＭＯＳ領域９６が形成されて、ＣＭＯＳ型ＦＥＴが完成する。 Thereafter, an interlayer insulating film and wiring are formed using a normal technique, an nMOS region 95 is formed in the nMOS region forming portion, and a pMOS region 96 is formed in the pMOS region forming portion, thereby completing a CMOS type FET.

本実施形態においては、ｎＭＯＳ領域９５のゲート電極を構成するＷＳｉ膜のＳｉ濃度を上昇させて仕事関数を制御することができる。具体的には、先に図１を参照して説明したように、仕事関数を低下させることができ、ｎＭＯＳ領域９５においてより適した閾値に制御することができる。 In the present embodiment, the work function can be controlled by increasing the Si concentration of the WSi film constituting the gate electrode of the nMOS region 95. Specifically, as described above with reference to FIG. 1, the work function can be lowered and the nMOS region 95 can be controlled to a more suitable threshold value.

なお、ここでは、第２の実施形態の方法をベースに、ＷＳｉ膜にポリシリコン膜を積層して、よりＳｉ濃度の高いＷＳｉ膜を形成したが、このような手法は、上記第１の実施形態の方法に適用することも可能である。 Here, based on the method of the second embodiment, a polysilicon film is stacked on the WSi film to form a WSi film having a higher Si concentration. It is also possible to apply to the method of form.

なお、本発明は上記実施形態に限定されず種々変形可能である。
例えば、上記実施形態では、本発明をＣＭＯＳ型の半導体装置に適用したが、必ずしもこれに限らず、ＭＯＳ型の半導体装置の仕事関数の制御に広く用いることができる。また、上記実施形態では、ゲート電極を先に形成した後に他の素子要素を形成する場合について説明したが、ダミーゲート電極を用いて他の素子要素を形成した後、ダミーゲートを除去し、その後にゲート電極を形成する、いわゆるダマシンゲート法等、ゲート電極を後で形成する手法を採用することもできる。 In addition, this invention is not limited to the said embodiment, A various deformation | transformation is possible.
For example, in the above-described embodiment, the present invention is applied to a CMOS type semiconductor device. However, the present invention is not necessarily limited thereto, and can be widely used for controlling a work function of a MOS type semiconductor device. Further, in the above embodiment, the case where the other element element is formed after the gate electrode is formed first is described. However, after the other element element is formed using the dummy gate electrode, the dummy gate is removed, and then A method of forming a gate electrode later, such as a so-called damascene gate method in which a gate electrode is formed on the substrate, can also be employed.

本発明のゲート電極として適用されるＷ−Ｓｉ−Ｎ三元系材料の組成と仕事関数との関係を示す組成図。The composition diagram which shows the relationship between the composition of a W-Si-N ternary system material applied as a gate electrode of this invention, and a work function. 本発明の第１実施形態に係る方法を説明するための工程断面図。Process sectional drawing for demonstrating the method which concerns on 1st Embodiment of this invention. 本発明の第１実施形態に係る方法を説明するための工程断面図。Process sectional drawing for demonstrating the method which concerns on 1st Embodiment of this invention. 本発明の第１実施形態に係る方法を説明するための工程断面図。Process sectional drawing for demonstrating the method which concerns on 1st Embodiment of this invention. 本発明の第１実施形態に係る方法を説明するための工程断面図。Process sectional drawing for demonstrating the method which concerns on 1st Embodiment of this invention. 本発明の第１実施形態に係る方法を説明するための工程断面図。Process sectional drawing for demonstrating the method which concerns on 1st Embodiment of this invention. 本発明の第１実施形態に係る方法を説明するための工程断面図。Process sectional drawing for demonstrating the method which concerns on 1st Embodiment of this invention. 本発明の第１実施形態に係る方法を説明するための工程断面図。Process sectional drawing for demonstrating the method which concerns on 1st Embodiment of this invention. 本発明の第１実施形態に係る方法を説明するための工程断面図。Process sectional drawing for demonstrating the method which concerns on 1st Embodiment of this invention. 本発明の第２実施形態に係る方法を説明するための工程断面図。Process sectional drawing for demonstrating the method which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係る方法を説明するための工程断面図。Process sectional drawing for demonstrating the method which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係る方法を説明するための工程断面図。Process sectional drawing for demonstrating the method which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係る方法を説明するための工程断面図。Process sectional drawing for demonstrating the method which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係る方法を説明するための工程断面図。Process sectional drawing for demonstrating the method which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係る方法を説明するための工程断面図。Process sectional drawing for demonstrating the method which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係る方法を説明するための工程断面図。Process sectional drawing for demonstrating the method which concerns on 2nd Embodiment of this invention. 本発明の第３実施形態に係る方法を説明するための工程断面図。Process sectional drawing for demonstrating the method which concerns on 3rd Embodiment of this invention. 本発明の第３実施形態に係る方法を説明するための工程断面図。Process sectional drawing for demonstrating the method which concerns on 3rd Embodiment of this invention. 本発明の第３実施形態に係る方法を説明するための工程断面図。Process sectional drawing for demonstrating the method which concerns on 3rd Embodiment of this invention. 本発明の第３実施形態に係る方法を説明するための工程断面図。Process sectional drawing for demonstrating the method which concerns on 3rd Embodiment of this invention. 本発明の第３実施形態に係る方法を説明するための工程断面図。Process sectional drawing for demonstrating the method which concerns on 3rd Embodiment of this invention. 本発明の第３実施形態に係る方法を説明するための工程断面図。Process sectional drawing for demonstrating the method which concerns on 3rd Embodiment of this invention. 本発明の第３実施形態に係る方法を説明するための工程断面図。Process sectional drawing for demonstrating the method which concerns on 3rd Embodiment of this invention. 本発明の第３実施形態に係る方法を説明するための工程断面図。Process sectional drawing for demonstrating the method which concerns on 3rd Embodiment of this invention. 本発明の第３実施形態に係る方法を説明するための工程断面図。Process sectional drawing for demonstrating the method which concerns on 3rd Embodiment of this invention.

Explanation of symbols

１０，４０，７０；半導体基板
１１，４１，７１；素子分離領域
１２，４２，７２；ｐ型ウェル（ｎＭＯＳ領域形成部）
１３，４３，７２；ｎ型ウェル（ｐＭＯＳ領域形成部）
１６，４６，７６；ゲート絶縁膜
１７，４７，７７，７７ａ；ＷＳｉ膜
１８；金属窒化膜
２１，５０，８２；Ｗ膜
２３，２５，５３，５５，８４，８５；メタルゲート電極
２４；メタルゲート電極部位
２６，５６，８６；ｎＭＯＳ領域のエクステンション
２８，５８，８８；ｐＭＯＳ領域のエクステンション
３１，６１，９１；ｎＭＯＳ領域のソース電極
３２，６２，９２；ｎＭＯＳ領域のドレイン電極
３３，６３，９３；ｐＭＯＳ領域のソース電極
３４，６４，９４；ｐＭＯＳ領域のドレイン電極
３５，４８，８１；ＷＳｉＮ膜
３７，６５，９５；ｎＭＯＳ領域
３８，６６，９６；ｐ型ＭＯＳ領域 10, 40, 70; semiconductor substrate 11, 41, 71; element isolation region 12, 42, 72; p-type well (nMOS region forming portion)
13, 43, 72; n-type well (pMOS region forming portion)
16, 46, 76; gate insulating film 17, 47, 77, 77a; WSi film 18; metal nitride film 21, 50, 82; W film 23, 25, 53, 55, 84, 85; metal gate electrode 24; Gate electrode parts 26, 56, 86; nMOS region extensions 28, 58, 88; pMOS region extensions 31, 61, 91; nMOS region source electrodes 32, 62, 92; nMOS region drain electrodes 33, 63, 93 PMOS region source electrode 34, 64, 94; pMOS region drain electrode 35, 48, 81; WSiN film 37, 65, 95; nMOS region 38, 66, 96; p-type MOS region

Claims

MOS having a semiconductor substrate, a metal gate electrode formed on the main surface of the semiconductor substrate via a high dielectric constant film, and a source electrode and a drain electrode formed on the main surface with the metal gate electrode interposed therebetween, respectively Type semiconductor device,
The metal gate electrode includes a film made of a W—Si—N ternary material (including a case where N is not included), and controls the work function by controlling the N content and the Si content .
When the MOS type semiconductor device is a pMOS type, the W—Si—N ternary material has a Si / W composition ratio of Si / W ≦ 0.78 and an N composition of 25% or more. ,
When the MOS semiconductor device is an nMOS type, the W—Si—N ternary material does not contain N, and the composition ratio of Si and W is Si / W ≧ 2.0. Semiconductor device.

A CMOS type semiconductor device including an nMOS region and a pMOS region formed on a main surface of a semiconductor substrate,
The nMOS region has a metal gate electrode including a WSi film,
The pMOS region has a metal gate electrode including a WSiN film,
Control the work function by controlling the N amount and Si amount of the WSiN film, and control the threshold value of the metal gate electrode in the pMOS region ,
A semiconductor device characterized by controlling the Si function of the WSi film to control its work function, thereby controlling the threshold value of the metal gate electrode in the nMOS region .

The WSiN film, which is a metal gate electrode in the pMOS region , forms a stack of a first WSi film and a metal nitride film, and then solid-phase diffuses N from the metal nitride film to the first WSi film. The semiconductor device according to claim 2 , wherein the semiconductor device is formed.

3. The semiconductor according to claim 2 , wherein the WSiN film, which is a metal gate electrode in the pMOS region, is formed by introducing N into the first WSi film by ion implantation or plasma nitriding. apparatus.

The WSi film, which is a metal gate electrode in the nMOS region, forms a stack of a first WSi film and a polysilicon film, and then solid-phase diffuses Si from the polysilicon film to the first WSi film. The semiconductor device according to claim 2, wherein the semiconductor device is formed.

A MOS type semiconductor having a step of forming a metal gate electrode on a main surface of a semiconductor substrate via a high dielectric constant film, and a step of forming a source electrode and a drain electrode on the main surface with the metal gate electrode interposed therebetween, respectively. A method of manufacturing a device comprising:
The step of forming the metal gate electrode includes a step of forming a first WSi film and a WSiN film by introducing N into the first WSi film, and the Si concentration of the first WSi film and the WSiN film. A step of controlling the work function of the WSiN film used for the pMOS type metal gate electrode by controlling the N concentration of the film, and a second WSi film by introducing Si into the first WSi film, And a step of controlling a work function of the second WSi film used for the nMOS type metal gate electrode by controlling a Si concentration of the second WSi film.

The step of introducing N into the first WSi film includes solid-phase diffusion of N from the metal nitride film to the first WSi film by laminating a metal nitride film on the first WSi film and performing a heat treatment. The method of manufacturing a semiconductor device according to claim 6 , wherein:

The method of manufacturing a semiconductor device according to claim 6 , wherein in the step of introducing N into the first WSi film, N is introduced into the first WSi film by ion implantation.

The method of manufacturing a semiconductor device according to claim 6 , wherein in the step of introducing N into the first WSi film, N is introduced by plasma nitriding the first WSi film.

The semiconductor device manufacturing method according to claim 9 , wherein the plasma nitriding process is performed using a microwave plasma processing apparatus that generates N plasma by introducing a microwave into a processing chamber using a planar antenna. Method.

In the step of introducing Si into the first WSi film, a polysilicon film is stacked on the first WSi film, and heat treatment is performed, so that Si is solid-phase diffused from the polysilicon film to the first WSi film. The method for manufacturing a semiconductor device according to claim 6, wherein the method is a semiconductor device manufacturing method.

A step of forming an nMOS region forming portion and a pMOS region forming portion in the semiconductor substrate via the element isolation region; and a high dielectric constant film on each of the nMOS region forming portion and the pMOS region forming portion on the main surface of the semiconductor substrate. A CMOS type semiconductor device having a step of forming a metal gate electrode and a step of forming a source electrode and a drain electrode with the metal gate electrode sandwiched between the main surface and an nMOS region forming portion and a pMOS region, respectively. A method of manufacturing
The step of forming the metal gate electrode through the high dielectric constant film on each of the nMOS region forming portion and the pMOS region forming portion on the main surface of the semiconductor substrate includes forming a WSi film on the entire surface, and forming the pMOS region of the WSi film. A step of introducing N only into a portion corresponding to the portion, a step of introducing Si only into a portion corresponding to the nMOS region forming portion of the WSi film, and forming a metal gate electrode including a WSi film in the nMOS region forming portion. And a method of forming a metal gate electrode including a WSiN film in the pMOS region forming portion.

13. The method of manufacturing a semiconductor device according to claim 12 , wherein the work function of the WSiN film is controlled by controlling an N concentration when forming the WSiN film.

The step of introducing N only into the portion corresponding to the pMOS region forming portion of the WSi film includes laminating a metal nitride film on the WSi film and performing a heat treatment, so that N is solid-phased from the metal nitride film to the WSi film. the method of manufacturing a semiconductor device according to claim 12 or claim 13, wherein the diffusing.

It said introducing N only a portion corresponding to the pMOS region forming part of the WSi film process, the semiconductor device according to claim 12 or claim 13, characterized in that introducing an N by ion implantation into the WSi film Production method.

The WSi introducing N only a portion corresponding to the pMOS region forming part of the membrane process of claim 12 or claim 13, characterized in that introducing the N by the WSi film processing the plasma nitriding A method for manufacturing a semiconductor device.

17. The manufacturing method of a semiconductor device according to claim 16 , wherein the plasma nitriding process is performed using a microwave plasma processing apparatus that generates N plasma by introducing a microwave into a processing chamber using a planar antenna. Method.

The step of introducing Si into the WSi film in the nMOS region is characterized in that Si is solid-phase diffused from the polysilicon film to the WSi film by laminating a polysilicon film on the WSi film and performing a heat treatment. The method for manufacturing a semiconductor device according to claim 12 .