JP5166927B2 - Processing equipment - Google Patents

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Description

本発明は、データ転送のための複数のインタフェースを有する処理装置およびそのクロック制御方法に関し、特にＩＳＯ７８１６に準拠したＩＣカード等の処理装置に適用して有効な技術に関するものである。   The present invention relates to a processing apparatus having a plurality of interfaces for data transfer and a clock control method therefor, and more particularly to a technique effective when applied to a processing apparatus such as an IC card conforming to ISO7816.

外部端子付きＩＣカードの規格であるＩＳＯ７８１６において、ＩＳＯ７８１６−２に準拠した外部端子を有する処理装置では、ＩＳＯ７８１６−３に準拠したデータ転送に加え、ＩＳＯ７８１６−１２に準拠したＵＳＢ（Universal Serial Bus）転送も行うことができる。ここで、ＩＳＯ７８１６−１２では、外部端末が処理装置にクロックを供給するという仕様ではないため、ＩＳＯ７８１６−１２に準拠したＵＳＢ転送を行う場合、原則として処理装置内部で生成したクロックを用いて処理装置を動作させる必要がある。   In ISO7816, which is an IC card standard with an external terminal, in a processing apparatus having an external terminal conforming to ISO7816-2, in addition to data transfer conforming to ISO7816-3, USB (Universal Serial Bus) transfer conforming to ISO7816-12 Can also be done. Here, ISO 7816-12 does not have a specification in which an external terminal supplies a clock to the processing device. Therefore, when USB transfer conforming to ISO 7816-12 is performed, in principle, the processing device uses a clock generated inside the processing device. Need to work.

また、ＩＳＯ７８１６−３に準拠したデータ転送では、外部端末と処理装置間のデータ転送に使用するクロックに関する仕様は定めているが、処理装置内部で使用するクロックに関する仕様は規定されていない。処理装置内部で生成したクロックを利用する場合、オシレータやＰＬＬなどのモジュールを動作させる必要があるため、外部端末から供給されるクロックのみを利用して動作する場合と比べて消費電力が増大するため、外部端末から供給されるクロックを利用して動作する場合がある。   In addition, in data transfer conforming to ISO 7816-3, specifications relating to a clock used for data transfer between an external terminal and a processing device are defined, but specifications relating to a clock used in the processing device are not defined. When using a clock generated inside the processing device, it is necessary to operate a module such as an oscillator or PLL, which increases power consumption compared to operating using only a clock supplied from an external terminal. In some cases, the operation is performed using a clock supplied from an external terminal.

ＩＳＯ７８１６−３に準拠したデータ転送とＩＳＯ７８１６−１２に準拠したＵＳＢ転送とは、使用する外部端子が重複しないため同時に行うことが可能である。ここで、例えばＩＳＯ７８１６−３に準拠したデータ転送中にＩＳＯ７８１６−１２に準拠したＵＳＢ転送を活性化する場合、処理装置が利用するクロックを外部クロックから内部クロックに切り替える必要が生じる。しかし、処置装置の動作中にクロックを切り替えると、ノイズなどの影響により処理装置内のＣＰＵなどが誤動作する恐れがある。   Data transfer conforming to ISO 7816-3 and USB transfer conforming to ISO 7816-12 can be performed simultaneously because the external terminals used do not overlap. Here, for example, when USB transfer conforming to ISO 7816-12 is activated during data transfer conforming to ISO 7816-3, it is necessary to switch the clock used by the processing device from an external clock to an internal clock. However, if the clock is switched during the operation of the treatment apparatus, the CPU in the processing apparatus may malfunction due to the influence of noise or the like.

そこで本発明の目的は、外部クロックに同期してデータ転送を行うインタフェースと、外部クロックを利用せずに内部クロックを用いてデータ転送を行うインタフェースとを有する処理装置、特にＩＳＯ７８１６の規格に準拠する外部端子を有し、ＩＳＯ７８１６−３とＩＳＯ７８１６−１２とに準拠したインタフェースを有する処理装置において、外部端末との間でデータ転送を行うために使用するインタフェースに応じて、処理装置が利用するクロックを切り替えることができる処理装置およびそのクロック制御方法を提供することにある。   Therefore, an object of the present invention is to comply with the standard of ISO 7816, which is a processing apparatus having an interface for transferring data in synchronization with an external clock and an interface for transferring data using an internal clock without using the external clock. In a processing apparatus having an external terminal and having an interface compliant with ISO 7816-3 and ISO 7816-12, a clock used by the processing apparatus is selected according to the interface used for data transfer with the external terminal. An object of the present invention is to provide a processing device capable of switching and a clock control method thereof.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

本発明は、外部端末から供給される外部クロックに同期して前記外部端末との間でデータ転送を行う第１のインタフェースおよびその制御回路と、クロックを生成するクロック生成回路と、前記クロック生成回路で生成された内部クロックを用いて前記外部端末との間でデータ転送を行う第２のインタフェースおよびその制御回路とを有する処理装置およびそのクロック制御方法であって、該処理装置が前記外部端末との間でデータ転送を行うために使用するインタフェースに応じて、該処理装置内のＣＰＵおよびその他のモジュールが利用するシステムクロックを、前記外部クロックと前記内部クロックとの間で切り替えるクロック制御回路を有し、前記システムクロックを前記外部クロックと前記内部クロックとの間で切り替える際に、前記ＣＰＵをスリープ状態にした後に切り替え、切り替えが完了した後に前記ＣＰＵのスリープ状態を解除して動作を再開させることを特徴とするものである。   The present invention provides a first interface for transferring data to and from the external terminal in synchronization with an external clock supplied from an external terminal, its control circuit, a clock generation circuit for generating a clock, and the clock generation circuit A processing device having a second interface for transferring data to and from the external terminal using the internal clock generated in step (b) and a control circuit for the second interface, and a clock control method for the processing device. A clock control circuit that switches a system clock used by the CPU and other modules in the processing device between the external clock and the internal clock according to an interface used for data transfer between the external clock and the internal clock. And when switching the system clock between the external clock and the internal clock, Switch after the serial CPU to sleep, is characterized in that to resume the operation to release the sleep state of the CPU after the switching is completed.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。   Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

本発明によれば、一つの処理装置で複数のインタフェースによるデータ転送、特にＩＳＯ７８１６−３に準拠したデータ転送とＩＳＯ７８１６−１２に準拠したＵＳＢ転送を行う際に、使用するインタフェースに応じて処理装置が利用するクロックを動的に切り替えることが可能となり、ＩＳＯ７８１６−３に準拠したデータ転送とＩＳＯ７８１６−１２に準拠したＵＳＢ転送の両方を同時に行うことが可能となる。   According to the present invention, when data transfer by a plurality of interfaces is performed by one processing device, in particular, data transfer conforming to ISO7816-3 and USB transfer conforming to ISO7816-12, the processing device is selected according to the interface to be used. The clock to be used can be dynamically switched, and both data transfer conforming to ISO7816-3 and USB transfer conforming to ISO7816-12 can be performed simultaneously.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部には原則として同一の符号を付し、その繰り返しの説明は省略する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.

＜実施の形態１＞
本発明の実施の形態１である処理装置について説明する。図１は、本実施の形態の処理装置の内部構成の例を示した図である。また、図２は、本実施の形態の処理装置の外部端子の配置例を示した図である。 <Embodiment 1>
A processing apparatus according to the first embodiment of the present invention will be described. FIG. 1 is a diagram illustrating an example of the internal configuration of the processing apparatus according to the present embodiment. FIG. 2 is a diagram showing an arrangement example of the external terminals of the processing apparatus according to the present embodiment.

図１において、処理装置１００は、ＩＳＯ７８１６互換の外部インタフェースとして、ＥＸ＿ＣＬＫ１１０、ＥＸ＿ＲＥＳＥＴ１１１、ＵＡＲＴ＿Ｉ／Ｏ１１２、Ｄ＋１１３、Ｄ−１１４、Ｖｃｃ１１５、ＧＮＤ１１６を有し、また、内部オシレータ１２０、クロック制御回路１３０、ＣＰＵ１４１、ＵＡＲＴ制御回路１４２、ＵＳＢ制御回路１４３を有する構成となっている。   In FIG. 1, the processing apparatus 100 has EX_CLK110, EX_RESET111, UART_I / O112, D + 113, D-114, Vcc115, and GND116 as external interfaces compatible with ISO7816, and also includes an internal oscillator 120, a clock control circuit 130, a CPU 141, The configuration includes a UART control circuit 142 and a USB control circuit 143.

処理装置１００としては、主にＩＣカードチップやセキュリティ機能付きメモリカード等が該当するが、複数のデータ転送のインタフェースを有する装置であればこれらに限られない。また、１つのチップではなく、各回路または各回路の集まり毎に別々のチップとして構成されていてもよい。   The processing device 100 mainly corresponds to an IC card chip, a memory card with a security function, or the like, but is not limited thereto as long as it has a plurality of data transfer interfaces. Further, instead of one chip, each circuit or a group of circuits may be configured as a separate chip.

ＥＸ＿ＣＬＫ１１０は、外部端末から処理装置１００へＩＳＯ７８１６に準拠した処理を行うために必要なクロック信号を入力するための外部インタフェースであり、ＩＳＯ７８１６では図２におけるＣ３端子２０３が割り当てられている。以下では、ＥＸ＿ＣＬＫ１１０経由で供給されるクロックを外部クロックと記載する。ＥＸ＿ＲＥＳＥＴ１１１は、外部端末から処理装置１００へリセット信号を入力するための外部インタフェースであり、ＩＳＯ７８１６では図２におけるＣ２端子２０２が割り当てられている。以下では、ＥＸ＿ＲＥＳＥＴ１１１経由のリセットを外部リセットと記載する。   EX_CLK 110 is an external interface for inputting a clock signal necessary for performing processing conforming to ISO 7816 from the external terminal to the processing apparatus 100. In ISO 7816, the C3 terminal 203 in FIG. 2 is assigned. Hereinafter, a clock supplied via EX_CLK 110 is referred to as an external clock. EX_RESET 111 is an external interface for inputting a reset signal from the external terminal to the processing apparatus 100. In ISO 7816, the C2 terminal 202 in FIG. 2 is assigned. Hereinafter, a reset via EX_RESET 111 is referred to as an external reset.

ＵＡＲＴ＿Ｉ／Ｏ１１２は、外部端末と処理装置１００との間でＡＰＤＵ（Application Protocol Data Unit）を送受信するための外部インタフェースであり、ＩＳＯ７８１６ではＣ７端子２０７が割り当てられている。Ｄ＋１１３およびＤ−１１４は、ＩＳＯ７８１６−１２に準拠したＵＳＢ転送において、外部端末と処理装置１００との間でコマンドやデータを転送するために用いられ、ＩＳＯ７８１６ではＤ＋１１３としてＣ４端子２０４、Ｄ−１１４としてＣ８端子２０８が割り当てられている。   The UART_I / O 112 is an external interface for transmitting and receiving an APDU (Application Protocol Data Unit) between the external terminal and the processing apparatus 100, and a C7 terminal 207 is assigned in ISO7816. D + 113 and D-114 are used for transferring commands and data between the external terminal and the processing apparatus 100 in USB transfer in conformity with ISO 7816-12. In ISO 7816, as D + 113, the C4 terminal 204 and D-114 are used. A C8 terminal 208 is assigned.

Ｖｃｃ１１５は、処理装置１００への入力電圧を取得する外部インタフェースであり、ＩＳＯ７８１６ではＣ１端子２０１が割り当てられている。ＧＮＤ１１６は、処理装置１００へのグランド線であり、ＩＳＯ７８１６ではＣ５端子２０５が割り当てられている。なお、ＩＳＯ７８１６−３に準拠したデータ転送およびＩＳＯ７８１６−１２に準拠したＵＳＢ転送において、どの外部端子がどの外部インタフェースに割り当たっていても、その割り当てが明らかであれば、本実施の形態における処理装置１００およびクロック制御方法の本質には影響しない。   Vcc 115 is an external interface for acquiring an input voltage to the processing apparatus 100, and a C1 terminal 201 is assigned in ISO7816. The GND 116 is a ground line to the processing apparatus 100, and the C5 terminal 205 is assigned in ISO 7816. In the data transfer conforming to ISO 7816-3 and the USB transfer conforming to ISO 7816-12, if any external terminal is assigned to which external interface and the assignment is clear, the processing device according to the present embodiment 100 and does not affect the nature of the clock control method.

ＵＡＲＴ制御回路１４２は、ＩＳＯ７８１６−３の規定で定められたＡＰＤＵ転送を実現する回路である。以下では、外部クロックに同期してＩＳＯ７８１６−３に準拠したＡＰＤＵ転送を行うインタフェースをＩＳＯ７８１６インタフェースと記載する。ＵＳＢ制御回路１４３は、ＩＳＯ７８１６−１２の規定で定められたＵＳＢ仕様に準拠したデータ転送を実現する回路である。以下では、ＩＳＯ７８１６−１２の規定で定められたＵＳＢ仕様に準拠したデータ転送を行うインタフェースをＵＳＢインタフェースと記載する。また、以下では、ＵＡＲＴ制御回路１４２およびＵＳＢ制御回路１４３の総称としてインタフェース制御回路と記載する場合がある。   The UART control circuit 142 is a circuit that realizes APDU transfer defined by ISO 7816-3. Hereinafter, an interface that performs APDU transfer conforming to ISO 7816-3 in synchronization with an external clock is referred to as an ISO 7816 interface. The USB control circuit 143 is a circuit that realizes data transfer conforming to the USB specification defined by the regulations of ISO7816-12. Hereinafter, an interface that performs data transfer in conformity with the USB specification defined in the ISO 7816-12 standard is referred to as a USB interface. Hereinafter, the UART control circuit 142 and the USB control circuit 143 may be collectively referred to as an interface control circuit.

各インタフェース制御回路の機能を、ＣＰＵ１４１により行うように実装することも可能である。ただし、各インタフェース制御回路を独自に有し、これらを動作させるための電力がＣＰＵ１４１を動作させるための電力とは別に制御可能な場合には、データ転送の際にどちらかのインタフェースが選択された際、他方のインタフェース制御回路への電力供給を停止することで、処理装置１００の消費電力を低減させることができる。   The functions of each interface control circuit can be implemented so as to be performed by the CPU 141. However, if each interface control circuit has its own and the power for operating these can be controlled separately from the power for operating the CPU 141, either interface is selected during data transfer. At this time, the power consumption of the processing apparatus 100 can be reduced by stopping the power supply to the other interface control circuit.

ＵＳＢインタフェースによるデータ転送の場合でも外部クロックを利用することは可能であるが、その動作周波数が４ＭＨｚ程度と低速であるため、大容量のデータを扱うＵＳＢインタフェースによるデータ転送には適さない。さらに、ＵＳＢインタフェースによる処理中に継続して外部端末から外部クロックが供給されるという保証もない。   Even in the case of data transfer by the USB interface, it is possible to use the external clock, but since the operating frequency is as low as about 4 MHz, it is not suitable for data transfer by the USB interface that handles a large amount of data. Furthermore, there is no guarantee that an external clock is continuously supplied from an external terminal during processing by the USB interface.

そこで、本実施の形態の処理装置１００では、クロック生成回路として内部オシレータ１２０を設け、ＵＳＢインタフェースによる処理の際には内部オシレータ１２０により生成したクロックを使用する構成とする。なお、内部オシレータ１２０は、処理装置１００の内部に限られず、処理装置１００の外部から接続する構成であってもよい。以下では、内部オシレータ１２０が生成したクロックを内部クロックと記載する。   Therefore, the processing apparatus 100 according to the present embodiment is configured such that the internal oscillator 120 is provided as a clock generation circuit, and the clock generated by the internal oscillator 120 is used in the processing by the USB interface. The internal oscillator 120 is not limited to the inside of the processing apparatus 100, and may be configured to be connected from the outside of the processing apparatus 100. Hereinafter, the clock generated by the internal oscillator 120 is referred to as an internal clock.

図３は、処理装置１００のような、ＩＳＯ７８１６インタフェースとＵＳＢインタフェースを持つＩＣカードの初期動作の流れの一例を示した図である。まず、電圧投入前、ステップ３００にて、ＥＸ＿ＣＬＫ１１０をＬｏｗ状態、ＥＸ＿ＲＥＳＥＴ１１１をＬｏｗ状態、ＵＡＲＴ＿Ｉ／Ｏ１１２をＨｉｇｈ状態、Ｄ＋１１３をＨｉｇｈ状態、Ｄ−１１４をＨｉｇｈ状態に設定する。電圧投入後、規定された動作電圧に達した後、Ｄ＋１１３とＤ−１１４とが少なくとも１０ｍｓの間Ｌｏｗ状態であるかどうかを判定する（ステップ３０１）。ステップ３０１での判定条件を満たしている場合のみ、以下で述べるＵＳＢインタフェース活性化手順を行う。   FIG. 3 is a diagram illustrating an example of an initial operation flow of an IC card having an ISO 7816 interface and a USB interface, such as the processing apparatus 100. First, before voltage application, in step 300, EX_CLK 110 is set to a low state, EX_RESET 111 is set to a low state, UART_I / O 112 is set to a high state, D + 113 is set to a high state, and D-114 is set to a high state. After the voltage is applied, after reaching the specified operating voltage, it is determined whether D + 113 and D-114 are in a low state for at least 10 ms (step 301). Only when the determination conditions in step 301 are satisfied, the USB interface activation procedure described below is performed.

ＵＳＢインタフェース活性化手順では、まず、処理装置１００は、ＵＳＢインタフェースがＵＳＢ仕様におけるＦｕｌｌ ＳｐｅｅｄもしくはＨｉｇｈ Ｓｐｅｅｄに対応している場合はＤ＋１１３をＨｉｇｈ状態にし、Ｌｏｗ Ｓｐｅｅｄのみに対応している場合はＤ−１１４をＨｉｇｈ状態にする（ステップ３０２）。次に、Ｄ＋１１３もしくはＤ−１１４がＨｉｇｈ状態になったことにより、処理装置１００と接続している外部端末は、ＵＳＢインタフェースを持つ処理装置１００が接続されたことを検知し、Ｈｉｇｈ状態になっているＤ＋１１３もしくはＤ−１１４をＬｏｗ状態にする（ステップ３０３）。   In the USB interface activation procedure, first, the processing apparatus 100 sets D + 113 to the High state when the USB interface supports Full Speed or High Speed in the USB specification, and D- when the USB interface supports only Low Speed. 114 is set to a high state (step 302). Next, when D + 113 or D-114 is in the High state, the external terminal connected to the processing device 100 detects that the processing device 100 having the USB interface is connected, and enters the High state. D + 113 or D-114 that is present is set to the low state (step 303).

ステップ３０１〜ステップ３０３の各処理が正常に行われた場合のみ、ＵＳＢインタフェースが活性化され、処理装置１００はＵＳＢインタフェースでデータ転送を行う装置として動作する。ステップ３０１〜ステップ３０３の各処理が正常に行われなかった場合は、外部装置からＥＸ＿ＣＬＫ１１０経由で動作周波数４ＭＨｚ程度の外部クロックが供給される／されているかどうかを判定する（ステップ３１１）。外部クロックが供給される／されている場合には、以下で述べるＩＳＯ７８１６インタフェース活性化手順を行う。   Only when the processes in steps 301 to 303 are normally performed, the USB interface is activated, and the processing device 100 operates as a device that performs data transfer with the USB interface. If each of the processes of Step 301 to Step 303 is not normally performed, it is determined whether or not an external clock having an operation frequency of about 4 MHz is supplied / externally from the external device via EX_CLK 110 (Step 311). When an external clock is supplied / is supplied, the ISO 7816 interface activation procedure described below is performed.

ＩＳＯ７８１６インタフェース活性化手順では、まず、外部クロックが供給されてから４００クロックの間に、外部端末がＥＸ＿ＲＥＳＥＴ１１１をＨｉｇｈ状態にする（ステップ３１２）。次に、ＥＸ＿ＲＥＳＥＴ１１１がＨｉｇｈ状態になってから４０，０００クロックの間に、処理装置１００は、ＵＡＲＴ＿Ｉ／Ｏ１１２経由でＡＴＲ（Answer To Reset）を外部端末に送信する（ステップ３１３）。   In the ISO 7816 interface activation procedure, first, the external terminal sets the EX_RESET 111 to the high state for 400 clocks after the external clock is supplied (step 312). Next, during 40,000 clocks after EX_RESET 111 becomes High, the processing apparatus 100 transmits an ATR (Answer To Reset) to the external terminal via the UART_I / O 112 (step 313).

ステップ３１１〜ステップ３１３の各処理が正常に行われた場合のみ、ＩＳＯ７８１６インタフェースが活性化され、処理装置１００はＩＳＯ７８１６インタフェースでデータ転送を行う装置として動作する。ステップ３０１〜ステップ３０３の各処理およびステップ３１１〜ステップ３１３の各処理が正常に行われなかった場合は、処理装置１００は、Ｄ＋１１３とＤ−１１４とが少なくとも１０ｍｓの間Ｌｏｗ状態になるか（ステップ３０１）、またはＥＸ＿ＣＬＫ１１０経由で外部クロックが供給されるか（ステップ３１１）のどちらかの条件が成立するのを待つ。   Only when the processes in steps 311 to 313 are normally performed, the ISO 7816 interface is activated, and the processing apparatus 100 operates as an apparatus that performs data transfer through the ISO 7816 interface. If the processes in steps 301 to 303 and the processes in steps 311 to 313 are not performed normally, the processing apparatus 100 determines that D + 113 and D-114 are in a low state for at least 10 ms (steps). 301) or whether an external clock is supplied via EX_CLK 110 (step 311).

以上に示すような各インタフェースの活性化の処理を行うため、処理装置１００は、図１に示すようにクロック制御回路１３０を有する構成となっている。クロック制御回路１３０は、処理装置１００が外部端末との間でデータ転送を行うために使用するインタフェースに応じて、ＣＰＵ１４１や各インタフェース制御回路などに供給するクロックやリセットの選択を行うモジュールである。以下では、ＣＰＵ１４１や各インタフェース制御回路などに供給するクロックをシステムクロックと記載する。   In order to perform the activation process of each interface as described above, the processing apparatus 100 is configured to include a clock control circuit 130 as shown in FIG. The clock control circuit 130 is a module that selects a clock or reset to be supplied to the CPU 141, each interface control circuit, or the like according to an interface used by the processing apparatus 100 to transfer data to / from an external terminal. Hereinafter, a clock supplied to the CPU 141, each interface control circuit, and the like is referred to as a system clock.

図４は、本実施の形態におけるクロック制御回路１３０に含まれるモジュールの構成例を示した図である。クロック制御回路１３０は、クロック切り替え回路４１０、リセット制御回路４２０、ＵＳＢ検出回路４３０を有する構成となっている。クロック切り替え回路４１０は、ＥＸ＿ＣＬＫ１１０経由で外部端末から供給される外部クロック４１１と、内部オシレータ１２０で生成した内部クロック４１２とから、ＣＰＵ１４１や各インタフェース制御回路などに供給するシステムクロック４１３を選択するモジュールである。   FIG. 4 is a diagram showing a configuration example of modules included in the clock control circuit 130 in the present embodiment. The clock control circuit 130 includes a clock switching circuit 410, a reset control circuit 420, and a USB detection circuit 430. The clock switching circuit 410 is a module that selects a system clock 413 to be supplied to the CPU 141, each interface control circuit, and the like from an external clock 411 supplied from an external terminal via EX_CLK 110 and an internal clock 412 generated by the internal oscillator 120. is there.

また、クロック切り替え回路４１０は、外部クロック検出信号４１４および内部クロックスタート信号４１５を、リセット制御回路４２０に供給する。ここで、外部クロック検出信号４１４は、ＥＸ＿ＣＬＫ１１０経由で外部クロック４１１が供給されたことを検知するとＨｉｇｈ状態にする信号である。また、内部クロックスタート信号４１５は、内部オシレータ１２０で生成した内部クロック４１２をＣＰＵ１４１や各インタフェース制御回路などに供給する際にＨｉｇｈ状態にする信号である。   In addition, the clock switching circuit 410 supplies the external clock detection signal 414 and the internal clock start signal 415 to the reset control circuit 420. Here, the external clock detection signal 414 is a signal that is brought into a High state when it is detected that the external clock 411 is supplied via EX_CLK 110. The internal clock start signal 415 is a signal that is brought into a high state when the internal clock 412 generated by the internal oscillator 120 is supplied to the CPU 141 or each interface control circuit.

さらに、クロック切り替え回路４１０は、ＣＰＵ１４１からスリープ信号４１６を入力し、またＣＰＵ１４１やその他のモジュールにクロック切り替え信号４１７を出力する構成となっているが、これら信号については後述する。   Further, the clock switching circuit 410 is configured to receive a sleep signal 416 from the CPU 141 and to output a clock switching signal 417 to the CPU 141 and other modules. These signals will be described later.

リセット制御回路４２０は、ＣＰＵ１４１や各インタフェース制御回路などに供給するリセットを制御するモジュールである。リセット制御回路４２０が供給するリセットとして、システムリセット４２２、ＵＡＲＴリセット４２３、ＵＳＢリセット４２４がある。システムリセット４２２は、処理装置１００内の全モジュールに対してリセットを供給する信号である。ＵＡＲＴリセット４２３は、ＩＳＯ７８１６インタフェース経由で転送するデータの処理のために必要なモジュールのみにリセットを供給する信号である。ＵＳＢリセット４２４は、ＵＳＢインタフェース経由で転送するデータの処理のために必要なモジュールのみにリセットを供給する信号である。   The reset control circuit 420 is a module that controls reset supplied to the CPU 141, each interface control circuit, and the like. As resets supplied by the reset control circuit 420, there are a system reset 422, a UART reset 423, and a USB reset 424. The system reset 422 is a signal that supplies reset to all modules in the processing apparatus 100. The UART reset 423 is a signal for supplying a reset only to a module necessary for processing data transferred via the ISO7816 interface. The USB reset 424 is a signal for supplying a reset only to a module necessary for processing data transferred via the USB interface.

ＵＳＢ検出回路４３０は、Ｄ＋１１３およびＤ−１１４の信号線の状態を監視し、Ｄ＋１１３とＤ−１１４の両方の信号線が少なくとも１０ｍｓの間Ｌｏｗ状態であることを検知すると、ＵＳＢ検出信号４３１をＨｉｇｈ状態にするモジュールである。ＵＳＢ検出信号４３１は、ＣＰＵ１４１およびその他のモジュールにＵＳＢインタフェースによりデータが転送されることを通知するための信号である。   The USB detection circuit 430 monitors the state of the signal lines D + 113 and D-114. When the USB detection circuit 430 detects that both the signal lines D + 113 and D-114 are in the Low state for at least 10 ms, the USB detection signal 431 is High. It is a module to put into a state. The USB detection signal 431 is a signal for notifying the CPU 141 and other modules that data is transferred through the USB interface.

内部オシレータ１２０は、ＵＳＢ検出信号４３１がＨｉｇｈ状態になるとクロックの生成を開始する。ただし、クロックはその発振が安定するまでＣＰＵ１４１などに供給するのを待つ必要がある。通常、発振器の仕様などからクロックが安定するまでの時間を知ることが可能なので、その時間を基に作成した専用ハードウェアタイマなどを利用して発振が安定するのを待ち、安定後にＣＰＵ１４１などに供給する。当該タイマは、クロック切り替え回路４１０や内部オシレータ１２０内にあってもよい。   The internal oscillator 120 starts generating a clock when the USB detection signal 431 is in a high state. However, it is necessary to wait for the clock to be supplied to the CPU 141 or the like until the oscillation is stabilized. Normally, it is possible to know the time until the clock is stabilized from the specifications of the oscillator, etc., and wait for the oscillation to stabilize using a dedicated hardware timer or the like created based on that time. Supply. The timer may be in the clock switching circuit 410 or the internal oscillator 120.

以下に、本実施の形態の処理装置１００におけるＵＳＢインタフェースの活性化方法およびＩＳＯ７８１６インタフェースの活性化方法について説明する。図５は、本実施の形態の処理装置１００におけるＵＳＢインタフェースの活性化手順およびＩＳＯ７８１６インタフェースの活性化手順の例を表したフロー図である。また、図６は、本実施の形態の処理装置１００におけるＵＳＢインタフェースの活性化手順のタイミングチャートの例である。また、図７は、本実施の形態の処理装置１００におけるＩＳＯ７８１６インタフェースの活性化手順のタイミングチャートの例である。   Hereinafter, a USB interface activation method and an ISO 7816 interface activation method in the processing apparatus 100 according to the present embodiment will be described. FIG. 5 is a flowchart showing an example of the USB interface activation procedure and the ISO 7816 interface activation procedure in the processing apparatus 100 according to the present embodiment. FIG. 6 is an example of a timing chart of the USB interface activation procedure in the processing apparatus 100 according to the present embodiment. FIG. 7 is an example of a timing chart of the activation procedure of the ISO 7816 interface in the processing apparatus 100 according to the present embodiment.

まず、図６、図７において、電圧投入前に、ＥＸ＿ＣＬＫ１１０をＬｏｗ状態、ＥＸ＿ＲＥＳＥＴ１１１をＬｏｗ状態、ＵＡＲＴ＿Ｉ／Ｏ１１２をＨｉｇｈ状態、Ｄ＋１１３をＨｉｇｈ状態、Ｄ−１１４をＨｉｇｈ状態にそれぞれ設定する（タイミング６１０、タイミング７１０）。図５における電圧投入後（ステップ５０１）、ＵＳＢ検出回路４３０が、Ｄ＋１１３とＤ−１１４とが少なくとも１０ｍｓの間Ｌｏｗ状態であることを検知した場合（ステップ５０２）、ＵＳＢインタフェース活性化手順を開始する。このとき、ＵＳＢ検出回路４３０はＵＳＢ検出信号４３１をＨｉｇｈ状態にする（タイミング６２０）。   First, in FIG. 6 and FIG. 7, before voltage application, EX_CLK 110 is set to a low state, EX_RESET 111 is set to a low state, UART_I / O 112 is set to a high state, D + 113 is set to a high state, and D-114 is set to a high state (timing 610, Timing 710). After the voltage application in FIG. 5 (step 501), when the USB detection circuit 430 detects that D + 113 and D-114 are in a low state for at least 10 ms (step 502), the USB interface activation procedure is started. . At this time, the USB detection circuit 430 sets the USB detection signal 431 to a high state (timing 620).

ＵＳＢ検出回路４３０は、内部オシレータ１２０とは別のオシレータで生成したクロックを利用して動作する。ただし、消費電力を低減するため、その動作周波数は数ＭＨｚ程度とする。また、当該クロックは内部オシレータ１２０で生成したクロックであってもよい。ただし、その場合は電圧投入時に内部オシレータ１２０を起動する必要がある。   The USB detection circuit 430 operates using a clock generated by an oscillator different from the internal oscillator 120. However, the operating frequency is about several MHz in order to reduce power consumption. The clock may be a clock generated by the internal oscillator 120. However, in that case, it is necessary to start the internal oscillator 120 when the voltage is applied.

内部オシレータ１２０は、ＵＳＢ検出信号４３１がＨｉｇｈ状態になったことを検知すると、内部クロック４１２を生成する（ステップ５１１、タイミング６２０）。その後、内部オシレータ１２０内のタイマを利用して、内部クロック４１２の発振が安定するのを待ち、安定した後、クロック切り替え回路４１０を経由して、ＣＰＵ１４１および各インタフェース制御回路などに内部クロック４１２をシステムクロック４１３として供給する（ステップ５１２）。このとき、クロック切り替え回路４１０は、内部クロックスタート信号４１５をＨｉｇｈ状態にする（タイミング６３０）。なお、ＵＡＲＴ制御回路１４２には内部クロック４１２を供給しなくてもよい。   When the internal oscillator 120 detects that the USB detection signal 431 is in a high state, the internal oscillator 120 generates an internal clock 412 (step 511, timing 620). Thereafter, the timer in the internal oscillator 120 is used to wait for the oscillation of the internal clock 412 to stabilize. After the stabilization, the internal clock 412 is sent to the CPU 141 and each interface control circuit via the clock switching circuit 410. This is supplied as the system clock 413 (step 512). At this time, the clock switching circuit 410 sets the internal clock start signal 415 to a high state (timing 630). The UART control circuit 142 need not be supplied with the internal clock 412.

次に、リセット制御回路４２０は、ＵＳＢ検出信号４３１がＨｉｇｈ状態であり、かつ内部クロックスタート信号４１５がＨｉｇｈ状態あることを確認した後、システムリセット４２２をＨｉｇｈ状態にする（ステップ５１３、タイミング６４０）。なお、システムリセット４２２ではなく、ＵＳＢリセット４２４をＨｉｇｈ状態にしてもよい。   Next, after confirming that the USB detection signal 431 is in the high state and the internal clock start signal 415 is in the high state, the reset control circuit 420 sets the system reset 422 to the high state (step 513, timing 640). . Instead of the system reset 422, the USB reset 424 may be in a high state.

システムリセット４２２がＨｉｇｈ状態になった後、ＵＳＢ制御回路１４３は、処理装置１００がＦｕｌｌ ＳｐｅｅｄもしくはＨｉｇｈ Ｓｐｅｅｄに対応している場合はＤ＋１１３をＨｉｇｈ状態にし、Ｌｏｗ Ｓｐｅｅｄのみに対応している場合はＤ−１１４をＨｉｇｈ状態にする（ステップ５１４、タイミング６５０）。なお、以降の説明においては、本実施の形態の処理装置１００はＨｉｇｈ Ｓｐｅｅｄに対応しているものとする。   After the system reset 422 is in the high state, the USB control circuit 143 sets D + 113 to the high state when the processing device 100 supports full speed or high speed, and sets the D + 113 to only low speed when the processing device 100 supports low speed. -114 is set to the high state (step 514, timing 650). In the following description, it is assumed that the processing apparatus 100 according to the present embodiment is compatible with High Speed.

ＵＳＢ制御回路１４３の代わりに専用ハードウェアがＤ＋１１３もしくはＤ−１１４をＨｉｇｈ状態にする構成であってもよい。専用ハードウェアを用いる場合は、内部クロック４１２の供給がなくても動作可能であるため、処理装置１００全体の消費電力を低減するため、内部クロック４１２の生成・供給（ステップ５１１、Ｓ５１２）やリセット処理（ステップ５１３）は、できるだけ遅いタイミングであるステップ５１５の後に行うことが望ましい。   Instead of the USB control circuit 143, the dedicated hardware may be configured to put D + 113 or D-114 in a high state. When dedicated hardware is used, the operation is possible without the supply of the internal clock 412. Therefore, the internal clock 412 is generated and supplied (steps 511 and S512) and reset in order to reduce the power consumption of the entire processing apparatus 100. The processing (step 513) is desirably performed after step 515 which is as late as possible.

Ｄ＋１１３がＨｉｇｈ状態になったことにより、外部端末はＵＳＢインタフェースを持つ処理装置１００が接続されたことを検知し、Ｈｉｇｈ状態になったＤ＋１１３をＬｏｗ状態にする（ステップ５１５、タイミング６６０）。以上の処理が正常に行われた場合のみ、ＵＳＢインタフェースが活性化され、処理装置１００はＵＳＢインタフェースでデータ転送を行う装置として動作することができる。   When D + 113 is in the High state, the external terminal detects that the processing apparatus 100 having the USB interface is connected, and sets D + 113 in the High state to the Low state (step 515, timing 660). Only when the above processing is normally performed, the USB interface is activated, and the processing device 100 can operate as a device that performs data transfer with the USB interface.

ステップ５０２で、ＵＳＢ検出回路４３０がＤ＋１１３とＤ−１１４とが１０ｍｓの間Ｌｏｗ状態になったことを検知せず、さらにステップ５２１で、クロック切り替え回路４１０がＥＸ＿ＣＬＫ１１０経由で外部クロック４１１が供給されたことを検知した場合、ＩＳＯ７８１６インタフェース活性化手順を開始する。このとき、クロック切り替え回路４１０は、ＵＳＢ検出信号４３１がＬｏｗ状態であることを確認した後、外部クロック４１１をシステムクロック４１３として供給し、外部クロック検出信号４１４をＨｉｇｈ状態にする（タイミング７２０）。   In step 502, the USB detection circuit 430 does not detect that D + 113 and D-114 have been in a low state for 10 ms, and in step 521, the clock switching circuit 410 is supplied with the external clock 411 via EX_CLK110. If this is detected, the ISO 7816 interface activation procedure is started. At this time, after confirming that the USB detection signal 431 is in the Low state, the clock switching circuit 410 supplies the external clock 411 as the system clock 413 and sets the external clock detection signal 414 to the High state (timing 720).

次に、リセット制御回路４２０は、外部クロック検出信号４１４がＨｉｇｈ状態になってから４００クロック以内にＥＸ＿ＲＥＳＥＴ１１１経由の外部リセット４２１がＨｉｇｈ状態になったことを検知したら、システムリセット４２２をＨｉｇｈ状態にする（ステップ５２２、タイミング７３０）。なお、システムリセット４２２ではなく、ＵＡＲＴリセット４２３をＨｉｇｈ状態にしてもよい。また、ＩＳＯ７８１６インタフェース活性化手順への移行は、外部クロック４１１の検知からではなく、外部リセット４２１がＨｉｇｈ状態になったことを検知してからでもよい。   Next, when the reset control circuit 420 detects that the external reset 421 via the EX_RESET 111 is in the high state within 400 clocks after the external clock detection signal 414 is in the high state, the reset control circuit 420 sets the system reset 422 to the high state. (Step 522, timing 730). Note that instead of the system reset 422, the UART reset 423 may be in a high state. Further, the transition to the ISO 7816 interface activation procedure may be performed not after detecting the external clock 411 but when detecting that the external reset 421 is in a high state.

システムリセット４２２がＨｉｇｈ状態になった後、ＵＡＲＴ制御回路１４２は、４０，０００クロック以内にＡＴＲ（Answer To Reset）をＵＡＲＴ＿Ｉ／Ｏ１１２経由で外部端末に送信する（ステップ５２３、タイミング７４０）。以上の処理が正常に行われた場合のみ、ＩＳＯ７８１６インタフェースが活性化され、処理装置１００はＩＳＯ７８１６インタフェースでデータ転送を行う装置として動作することができる。なお、ＩＳＯ７８１６インタフェースが活性化したときは、ＵＳＢ制御回路１４３に外部クロック４１１を供給しなくてもよい。   After the system reset 422 enters the high state, the UART control circuit 142 transmits an ATR (Answer To Reset) to the external terminal via the UART_I / O 112 within 40,000 clocks (step 523, timing 740). Only when the above processing is normally performed, the ISO 7816 interface is activated, and the processing device 100 can operate as a device that performs data transfer with the ISO 7816 interface. When the ISO 7816 interface is activated, the external clock 411 may not be supplied to the USB control circuit 143.

以上の処理は、クロック制御回路１３０の他に、ＵＡＲＴ制御回路１４２やＵＳＢ制御回路１４３を利用することにより、全てハードウェアで行うことが可能であるが、以下では、ＣＰＵ１４１に内蔵されたＲＯＭ等に搭載したファームウェアを用いて、ＵＳＢインタフェースおよびＩＳＯ７８１６インタフェースの活性化を行う方法の例について説明する。   The above processing can be performed entirely by hardware by using the UART control circuit 142 and the USB control circuit 143 in addition to the clock control circuit 130, but in the following, a ROM built in the CPU 141, etc. An example of a method for activating the USB interface and the ISO7816 interface using the firmware installed in FIG.

図１５は、本実施の形態の処理装置１００における、ＵＳＢインタフェースおよびＩＳＯ７８１６インタフェースの活性化の際に使用するレジスタの構成例の一部を示した図である。また、図１６は、本実施の形態の処理装置１００におけるファームウェアを用いたＵＳＢインタフェースの活性化手順およびＩＳＯ７８１６インタフェースの活性化手順の例を表したフロー図である。   FIG. 15 is a diagram illustrating a part of a configuration example of registers used when the USB interface and the ISO 7816 interface are activated in the processing apparatus 100 according to the present embodiment. FIG. 16 is a flowchart showing an example of a USB interface activation procedure and an ISO 7816 interface activation procedure using firmware in the processing apparatus 100 according to the present embodiment.

図１５において、ＣＬＫ＿ＳＥＬＥＣＴ１５０１は、システムクロック４１３の供給源を示すビットである。例えば、“０”の場合は供給源が外部クロック４１１であることを示し、“１”の場合は供給源が内部クロック４１２であることを示す。ＲＥＳＥＴ＿ＳＥＬＥＣＴ１５０２は、外部リセット４２１の有効／無効を示すビットである。例えば、“０”の場合は外部リセット４２１が無効であることを示し、“１”の場合は有効であることを示す。ＭＯＤＥ＿ＳＥＬＥＣＴ１５０３は、使用可能なインタフェースを示すビットである。例えば、“０１”の場合はＩＳＯ７８１６インタフェースが使用可能であることを示し、“１０”の場合はＵＳＢインタフェースが使用可能であることを示す。さらに、“１１”の場合は両方のインタフェースが使用可能であることを示す。   In FIG. 15, CLK_SELECT 1501 is a bit indicating a supply source of the system clock 413. For example, “0” indicates that the supply source is the external clock 411, and “1” indicates that the supply source is the internal clock 412. RESET_SELECT 1502 is a bit indicating whether the external reset 421 is valid / invalid. For example, “0” indicates that the external reset 421 is invalid, and “1” indicates that it is valid. MODE_SELECT 1503 is a bit indicating an available interface. For example, “01” indicates that the ISO 7816 interface can be used, and “10” indicates that the USB interface can be used. Further, “11” indicates that both interfaces can be used.

ＤＰＰＵ１５１１は、例えば、“１”を設定するとＤ＋１１３もしくはＤ−１１４をプルアップするビットである。ＵＳＢ＿ＤＥＴＥＣＴ１５１２は、Ｄ＋１１３およびＤ−１１４が少なくとも１０ｍｓ間Ｌｏｗ状態であることをＵＳＢ検出回路４３０が検知すると“１”が設定されるビットである。ＵＳＢ＿ＭＯＤＥ１５１３は、ＵＳＢインタフェースの速度を示すビットである。例えば、“０”の場合はＬｏｗ Ｓｐｅｅｄであることを示し、“１”の場合はＦｕｌｌ Ｓｐｅｅｄであることを示す。   The DPPU 1511 is, for example, a bit that pulls up D + 113 or D-114 when “1” is set. USB_DETECT 1512 is a bit that is set to “1” when the USB detection circuit 430 detects that D + 113 and D-114 are in a low state for at least 10 ms. USB_MODE 1513 is a bit indicating the speed of the USB interface. For example, “0” indicates Low Speed, and “1” indicates Full Speed.

ＤＰ１５２１は、Ｄ＋１１３の状態を示すビットである。例えば、“０”の場合はＤ＋１１３がＬｏｗ状態であることを示し、“１”の場合はＨｉｇｈ状態であることを示す。ＤＭ１５２２は、Ｄ−１１４の状態を示すビットである。例えば、“０”の場合はＤ−１１４がＬｏｗ状態であることを示し、“１”の場合はＨｉｇｈ状態であることを示す。   DP1521 is a bit indicating the state of D + 113. For example, “0” indicates that D + 113 is in a low state, and “1” indicates that it is in a high state. DM1522 is a bit indicating the state of D-114. For example, “0” indicates that D-114 is in a low state, and “1” indicates that it is in a high state.

図１６において、電圧投入前は、ＣＬＫ＿ＳＥＬＥＣＴ１５０１には“０”、ＲＥＳＥＴ＿ＳＥＬＥＣＴ１５０２には“１”、ＭＯＤＥ＿ＳＥＬＥＣＴ１５０３には“０１”が設定されており、また、ＤＰＰＵ１５１１には“０”、ＵＳＢ＿ＤＥＴＥＣＴ１５１２には“０”がそれぞれ設定されている（ステップ１６００）。なお、ＵＳＢ＿ＭＯＤＥ１５１３、ＤＰ１５２１、ＤＭ１５２２には、処理装置１００の仕様によって異なる値が設定され得るが、本実施の形態の処理装置１００では全て“１”が設定されているものとする。   In FIG. 16, before voltage application, CLK_SELECT 1501 is set to “0”, RESET_SELECT 1502 is set to “1”, MODE_SELECT 1503 is set to “01”, DPPU 1511 is set to “0”, and USB_DETECT 1512 is set to “0”. Are set (step 1600). Note that different values can be set in the USB_MODE 1513, DP1521, and DM1522, depending on the specifications of the processing apparatus 100, but it is assumed that all the processing apparatuses 100 of the present embodiment are set to “1”.

電圧投入後、ＣＰＵ１４１に対してリセット割り込みが発生すると（ステップ１６０１）、ファームウェアは、リセット割り込み関数内でＭＯＤＥ＿ＳＥＬＥＣＴ１５０３の値を確認する（ステップ１６０２）。なお、ＭＯＤＥ＿ＳＥＬＥＣＴ１５０３の値はリセット制御回路４２０が設定するものとする。ＭＯＤＥ＿ＳＥＬＥＣＴ１５０３の値が“１０”の場合、ファームウェアはＤＰＰＵ１５１１に“１”を設定し、Ｄ＋１１３をＨｉｇｈ状態にする（ステップ１６１１）。その後、ファームウェアは、ＤＰ１５２１の値が“０”であるかどうかを監視し（ステップ１６１２）、“０”になった場合は、処理装置１００はＵＳＢインタフェースで動作する。   When a reset interrupt occurs to the CPU 141 after voltage application (step 1601), the firmware checks the value of MODE_SELECT 1503 in the reset interrupt function (step 1602). Note that the value of MODE_SELECT 1503 is set by the reset control circuit 420. If the value of MODE_SELECT 1503 is “10”, the firmware sets “1” in DPPU 1511 and sets D + 113 to the High state (step 1611). Thereafter, the firmware monitors whether the value of DP 1521 is “0” (step 1612). If the value is “0”, the processing device 100 operates with the USB interface.

なお、Ｄ＋１１３がＬｏｗ状態になったときに、ＵＳＢ検出回路４３０もしくはＵＳＢ制御回路１４３がＣＰＵ１４１に対して割り込みを発生させるようにしてもよい。以上のような処理が正常に行われた場合のみ、ＵＳＢインタフェースが活性化され、処理装置１００はＵＳＢインタフェースでデータ転送を行う装置として動作することができる。   Note that the USB detection circuit 430 or the USB control circuit 143 may generate an interrupt to the CPU 141 when D + 113 is in the Low state. Only when the above processing is normally performed, the USB interface is activated, and the processing device 100 can operate as a device that performs data transfer through the USB interface.

また、ステップ１６０２においてＭＯＤＥ＿ＳＥＬＥＣＴ１５０３の値が“０１”の場合、ファームウェアは、４０，０００クロック以内にリセット割り込み関数内でＡＴＲをＵＡＲＴ＿Ｉ／Ｏ１１２経由で外部端末に送信する（ステップ１６２１）。以上のような処理が正常に行われた場合のみ、ＩＳＯ７８１６インタフェースが活性化され、処理装置１００はＩＳＯ７８１６インタフェースでデータ転送を行う装置として動作することができる。   If the value of MODE_SELECT 1503 is “01” in step 1602, the firmware transmits ATR to the external terminal via the UART_I / O 112 within the reset interrupt function within 40,000 clocks (step 1621). Only when the above processing is performed normally, the ISO 7816 interface is activated, and the processing device 100 can operate as a device that performs data transfer with the ISO 7816 interface.

以上の処理により、一つの処理装置１００において、ＩＳＯ７８１６インタフェースおよびＵＳＢインタフェースを活性化することができ、複数のインタフェースでのデータ転送に対応することが可能となる。ここで、図２に示したように、ＩＳＯ７８１６インタフェースによるデータ転送に使用する外部端子と、ＵＳＢインタフェースによるデータ転送に使用する外部端子とは重複していない。そのため、物理的には両方のインタフェースを同時に使用することも可能である。   Through the above processing, the ISO 7816 interface and the USB interface can be activated in one processing apparatus 100, and data transfer through a plurality of interfaces can be supported. Here, as shown in FIG. 2, the external terminals used for data transfer by the ISO7816 interface do not overlap with the external terminals used for data transfer by the USB interface. Therefore, physically both interfaces can be used simultaneously.

しかし、上述の初期動作時の処理の結果、処理装置１００は、ＩＳＯ７８１６インタフェースで動作しているときは外部クロック４１１で動作し、ＵＳＢインタフェースで動作しているときは内部クロック４１２で動作している。そのため、両方のインタフェースを同時に使用する場合は、システムクロック４１３を外部クロック４１１もしくは内部クロック４１２のどちらかに統一する必要がある。   However, as a result of the processing during the initial operation described above, the processing device 100 operates with the external clock 411 when operating with the ISO 7816 interface, and operates with the internal clock 412 when operating with the USB interface. . Therefore, when both interfaces are used simultaneously, it is necessary to unify the system clock 413 as either the external clock 411 or the internal clock 412.

前述のように、ＵＳＢインタフェースによるデータ転送の場合でも外部クロック４１１を利用することは可能であるが、その動作周波数が４ＭＨｚ程度と低速であるため、大容量のデータを扱うＵＳＢインタフェースによるデータ転送には適さない。そこで、本実施の形態の処理装置１００では、両方のインタフェースを使用する際は、システムクロック４１３として内部クロック４１２を使用して動作するものとする。ただし、外部クロック４１１が高速な場合などは、システムクロック４１３として外部クロック４１１を使用する構成とすることも可能である。   As described above, it is possible to use the external clock 411 even in the case of data transfer by the USB interface, but since the operating frequency is as low as about 4 MHz, the data transfer by the USB interface that handles a large amount of data is possible. Is not suitable. Therefore, the processing apparatus 100 according to the present embodiment operates using the internal clock 412 as the system clock 413 when both interfaces are used. However, when the external clock 411 is at a high speed, the external clock 411 may be used as the system clock 413.

ここで、処理装置１００がＩＳＯ７８１６インタフェースで動作している最中にＵＳＢインタフェースを活性化する場合、システムクロック４１３を外部クロック４１１から内部クロック４１２に切り替える必要が生じる。しかし、処理装置１００の動作中に外部クロック４１１から内部クロック４１２に切り替えると、切り替えの際にノイズが生じ、ＣＰＵ１４１が誤動作する可能性があるという問題点がある。   Here, when the USB interface is activated while the processing apparatus 100 is operating with the ISO 7816 interface, the system clock 413 needs to be switched from the external clock 411 to the internal clock 412. However, when switching from the external clock 411 to the internal clock 412 during the operation of the processing apparatus 100, there is a problem that noise is generated at the time of switching and the CPU 141 may malfunction.

そこで本実施の形態の処理装置１００では、図４に示すように、クロック制御回路１３０に、スリープ信号４１６およびクロック切り替え信号４１７を有する構成としている。スリープ信号４１６は、ＣＰＵ１４１がスリープ状態に移行する際にＨｉｇｈ状態にする信号であり、クロック切り替え信号４１７は、クロック切り替え回路４１０がシステムクロック４１３を外部クロック４１１から内部クロック４１２に切り替えた際にＨｉｇｈ状態にする信号である。   Therefore, in the processing apparatus 100 of the present embodiment, as shown in FIG. 4, the clock control circuit 130 has a sleep signal 416 and a clock switching signal 417. The sleep signal 416 is a signal that is set to a high state when the CPU 141 shifts to the sleep state, and the clock switching signal 417 is a high signal when the clock switching circuit 410 switches the system clock 413 from the external clock 411 to the internal clock 412. It is a signal to make a state.

以下に、本実施の形態の処理装置１００における、ＵＳＢインタフェースにて動作中にＩＳＯ７８１６インタフェースの活性化を行う方法、およびＩＳＯ７８１６インタフェースにて動作中にＵＳＢインタフェースの活性化を行う方法について説明する。   Hereinafter, a method for activating the ISO 7816 interface while operating with the USB interface and a method for activating the USB interface while operating with the ISO 7816 interface in the processing apparatus 100 of the present embodiment will be described.

図８は、本実施の形態の処理装置１００の、ＵＳＢインタフェースにて動作中におけるＩＳＯ７８１６インタフェースの活性化手順、およびＩＳＯ７８１６インタフェースにて動作中におけるＵＳＢインタフェースの活性化手順の例を表したフロー図である。また、図９は、本実施の形態の処理装置１００の、ＵＳＢインタフェースにて動作中におけるＩＳＯ７８１６インタフェースの活性化手順のタイミングチャートの例である。また、図１０は、本実施の形態の処理装置１００の、ＩＳＯ７８１６インタフェースにて動作中におけるＵＳＢインタフェースの活性化手順のタイミングチャートの例である。   FIG. 8 is a flowchart showing an example of the activation procedure of the ISO 7816 interface during the operation with the USB interface and the activation procedure of the USB interface during the operation with the ISO 7816 interface of the processing apparatus 100 according to the present embodiment. is there. FIG. 9 is an example of a timing chart of the activation procedure of the ISO 7816 interface during the operation of the USB interface of the processing apparatus 100 according to the present embodiment. FIG. 10 is an example of a timing chart of the USB interface activation procedure during operation using the ISO 7816 interface of the processing apparatus 100 according to the present embodiment.

まず、処理装置１００がＵＳＢインタフェースで動作しているとき、クロック切り替え回路４１０がＥＸ＿ＣＬＫ１１０経由で外部クロック４１１が供給されたことを検知すると（ステップ８０１）、ＩＳＯ７８１６インタフェース活性化手順を開始する。このとき、クロック切り替え回路４１０は、外部クロック検出信号４１４をＨｉｇｈ状態にする（タイミング９１０）。   First, when the processing device 100 is operating with the USB interface, when the clock switching circuit 410 detects that the external clock 411 is supplied via EX_CLK 110 (step 801), the ISO 7816 interface activation procedure is started. At this time, the clock switching circuit 410 sets the external clock detection signal 414 to a high state (timing 910).

このとき、クロック切り替え回路４１０は、ＵＡＲＴ制御回路１４２には内部クロック４１２を供給する。ただし、ＵＡＲＴ制御回路１４２内にはＵＡＲＴ＿Ｉ／Ｏ１１２経由で外部端末とデータ転送を行うモジュールがあり、これらモジュールは外部クロック４１１にて動作する必要があるため、クロック切り替え回路４１０は、これらモジュールに対してのみ外部クロック４１１を供給するものとする。   At this time, the clock switching circuit 410 supplies the internal clock 412 to the UART control circuit 142. However, in the UART control circuit 142, there are modules that perform data transfer with an external terminal via the UART_I / O 112, and these modules need to operate with the external clock 411. Only the external clock 411 is supplied.

リセット制御回路４２０は、外部クロック検出信号４１４がＨｉｇｈ状態なってから４００クロック以内に、ＥＸ＿ＲＥＳＥＴ１１１経由の外部リセット４２１がＨｉｇｈ状態になったことを検知すると（ステップ８０２）、ＵＡＲＴリセット４２３をＨｉｇｈ状態にする（タイミング９２０）。ＵＡＲＴリセット４２３がＨｉｇｈ状態になった後、ＵＡＲＴ制御回路１４２は、４０，０００クロック以内にＡＴＲをＵＡＲＴ＿Ｉ／Ｏ１１２経由で外部端末に送信する（ステップ８０３、タイミング９３０）。なお、ＵＡＲＴリセット４２３ではなく、システムリセット４２２をＨｉｇｈ状態にしてもよい。   When the reset control circuit 420 detects that the external reset 421 via the EX_RESET 111 is in the high state within 400 clocks after the external clock detection signal 414 is in the high state (step 802), the reset control circuit 420 sets the UART reset 423 to the high state. (Timing 920). After the UART reset 423 enters the high state, the UART control circuit 142 transmits the ATR to the external terminal via the UART_I / O 112 within 40,000 clocks (step 803, timing 930). Note that the system reset 422 may be set to the high state instead of the UART reset 423.

以上の処理が正常に行われた場合のみ、ＵＳＢインタフェースでの動作中にＩＳＯ７８１６インタフェースが活性化され、処理装置１００は、ＵＳＢインタフェースとＩＳＯ７８１６インタフェースの両方を同時に使用して動作することができる。   Only when the above processing is normally performed, the ISO 7816 interface is activated during the operation with the USB interface, and the processing apparatus 100 can operate using both the USB interface and the ISO 7816 interface at the same time.

処理装置１００がＩＳＯ７８１６インタフェースで動作しているとき、ＵＳＢ検出回路４３０が、Ｄ＋１１３とＤ−１１４とが少なくとも１０ｍｓの間Ｌｏｗ状態であることを検知すると（ステップ８１１）、ＵＳＢ活性化手順を開始する。このとき、ＵＳＢ検出回路４３０は、ＵＳＢ検出信号４３１をＨｉｇｈ状態にする（タイミング１０１０）。   When the processing apparatus 100 is operating with the ISO 7816 interface, when the USB detection circuit 430 detects that D + 113 and D-114 are in a low state for at least 10 ms (step 811), the USB activation procedure is started. . At this time, the USB detection circuit 430 sets the USB detection signal 431 to a high state (timing 1010).

内部オシレータ１２０は、ＵＳＢ検出信号４３１がＨｉｇｈ状態になったことを検知すると、内部クロック４１２を生成する（ステップ８１２、タイミング１０１０）。クロック切り替え回路４１０は、内部クロック４１２が安定した後、内部クロックスタート信号４１５をＨｉｇｈ状態にし、また、外部クロック４１１および内部クロック４１２の両方が供給されたことを確認した後、クロック切り替え信号４１７をＨｉｇｈ状態にする（タイミング１０２０）。また、リセット制御回路４２０は、内部クロックスタート信号４１５がＨｉｇｈ状態になったことを検知すると、ＵＳＢリセット４２４をＨｉｇｈ状態にする（タイミング１０２０）。なお、ＵＳＢリセット４２４をＨｉｇｈ状態にするタイミングは、後述するタイミング１０４０の後であってもよい。   When the internal oscillator 120 detects that the USB detection signal 431 is in a high state, the internal oscillator 120 generates an internal clock 412 (step 812, timing 1010). After the internal clock 412 is stabilized, the clock switching circuit 410 sets the internal clock start signal 415 to the High state, and after confirming that both the external clock 411 and the internal clock 412 are supplied, the clock switching signal 417 is output. A high state is set (timing 1020). In addition, when the reset control circuit 420 detects that the internal clock start signal 415 is in a high state, the reset control circuit 420 sets the USB reset 424 in a high state (timing 1020). Note that the timing at which the USB reset 424 is set to the high state may be after timing 1040 to be described later.

ＣＰＵ１４１は、クロック切り替え信号４１７がＨｉｇｈ状態になったことを検知すると、スリープ状態に移行するために必要な処理（レジスタの設定や現在の状態の保存等）およびＵＳＢインタフェースの処理に関するリセット処理を行う。必要な処理が完了した後、スリープ信号４１６をＨｉｇｈ状態にし、スリープ状態に移行する（ステップ８１３、タイミング１０３０）。   When the CPU 141 detects that the clock switching signal 417 is in the high state, the CPU 141 performs processing necessary for shifting to the sleep state (register setting, saving of the current state, etc.) and reset processing related to the USB interface processing. . After the necessary processing is completed, the sleep signal 416 is set to the high state and the sleep state is entered (step 813, timing 1030).

クロック切り替え回路４１０は、スリープ信号４１６がＨｉｇｈ状態になったことを検知すると、システムクロック４１３を外部クロック４１１から内部クロック４１２へと切り替える（ステップ８１４、タイミング１０４０）。システムクロック４１３を切り替えた後、ＣＰＵ１４１に割り込み信号を送信し、ＣＰＵ１４１の動作を再開させる（ステップ８１５）。その際に、クロック切り替え回路４１０は、クロック切り替え信号４１７およびスリープ信号４１６をＬｏｗ状態にする（タイミング１０４０）。   When the clock switching circuit 410 detects that the sleep signal 416 is in a high state, the clock switching circuit 410 switches the system clock 413 from the external clock 411 to the internal clock 412 (step 814, timing 1040). After switching the system clock 413, an interrupt signal is transmitted to the CPU 141 to restart the operation of the CPU 141 (step 815). At that time, the clock switching circuit 410 sets the clock switching signal 417 and the sleep signal 416 to the Low state (timing 1040).

ＣＰＵ１４１の動作再開後、ＵＳＢ制御回路１４３はＤ＋１１３をＨｉｇｈ状態にする（ステップ８１６、タイミング１０５０）。なお、ＵＳＢ制御回路１４３の代わりに専用ハードウェアがＤ＋１１３をＨｉｇｈ状態にしてもよい。また、ＵＳＢリセット４２４をＨｉｇｈ状態にするタイミングがタイミング１０２０ではなくタイミング１０４０の後である場合は、ＵＳＢリセット４２４がＨｉｇｈ状態になった後に、ＵＳＢ制御回路１４３がＤ＋１１３をＨｉｇｈ状態にしてもよい。Ｄ＋１１３がＨｉｇｈ状態になったことにより、外部端末はＵＳＢインタフェースを持つ処理装置１００が接続されたことを検知し、Ｈｉｇｈ状態になったＤ＋１１３をＬｏｗ状態にする（ステップ８１７、タイミング１０６０）。   After the operation of the CPU 141 is resumed, the USB control circuit 143 sets D + 113 to the high state (step 816, timing 1050). Note that, instead of the USB control circuit 143, dedicated hardware may set D + 113 to the High state. In addition, when the timing at which the USB reset 424 is set to the High state is not after the timing 1020 but after the timing 1040, the USB control circuit 143 may set D + 113 to the High state after the USB reset 424 is set to the High state. When D + 113 is in the High state, the external terminal detects that the processing apparatus 100 having the USB interface is connected, and sets D + 113 in the High state to the Low state (step 817, timing 1060).

以上の処理が正常に行われた場合のみ、ＩＳＯ７８１６動作中にＵＳＢインタフェースが活性化され、処理装置１００は、ＵＳＢインタフェースとＩＳＯ７８１６インタフェースの両方を同時に使用して動作することができる。   Only when the above processing is normally performed, the USB interface is activated during the ISO 7816 operation, and the processing apparatus 100 can operate using both the USB interface and the ISO 7816 interface at the same time.

なお、本実施の形態の処理装置１００では、両方のインタフェースを同時に使用する際に、システムクロック４１３として内部クロック４１２を使用する構成としているが、システムクロック４１３として外部クロック４１１を使用する場合は、上述のＣＰＵ１４１のスリープ状態への移行、クロック切り替え処理、ＣＰＵ１４１の動作再開の一連の処理（ステップ８１３〜ステップ８１５）は、ＵＳＢインタフェースでの動作中にＩＳＯ７８１６インタフェースを活性化する処理の中で行われることになる。   In the processing apparatus 100 of the present embodiment, when both interfaces are used simultaneously, the internal clock 412 is used as the system clock 413. However, when the external clock 411 is used as the system clock 413, The series of processes (steps 813 to 815) of the transition to the sleep state of the CPU 141, the clock switching process, and the operation restart of the CPU 141 (steps 813 to 815) are performed in the process of activating the ISO 7816 interface during the operation with the USB interface. It will be.

以上の処理は、クロック制御回路１３０の他に、ＵＡＲＴ制御回路１４２やＵＳＢ制御回路１４３を利用することにより、全てハードウェアで行うことが可能であるが、以下では、ＣＰＵ１４１に内蔵されたＲＯＭ等に搭載したファームウェアを用いて、ＵＳＢインタフェースにて動作中にＩＳＯ７８１６インタフェースの活性化を行う方法、およびＩＳＯ７８１６インタフェースにて動作中にＵＳＢインタフェースの活性化を行う方法の例について説明する。   The above processing can be performed entirely by hardware by using the UART control circuit 142 and the USB control circuit 143 in addition to the clock control circuit 130, but in the following, a ROM built in the CPU 141, etc. An example of a method of activating the ISO 7816 interface during operation with the USB interface and a method of activating the USB interface while operating with the ISO 7816 interface using the firmware installed in the system will be described.

図１７は、本実施の形態の処理装置１００の、ファームウェアを用いたＵＳＢインタフェースにて動作中におけるＩＳＯ７８１６インタフェースの活性化手順、およびＩＳＯ７８１６インタフェースにて動作中におけるＵＳＢインタフェースの活性化手順の例を表したフロー図である。   FIG. 17 illustrates an example of the ISO 7816 interface activation procedure during operation with the USB interface using firmware and the USB interface activation procedure during operation with the ISO 7816 interface of the processing apparatus 100 according to the present embodiment. FIG.

図１７において、処理装置１００がＵＳＢインタフェースで動作しているとき、ＣＬＫ＿ＳＥＬＥＣＴ１５０１には“１”、ＲＥＳＥＴ＿ＳＥＬＥＣＴ１５０２には“０”、ＭＯＤＥ＿ＳＥＬＥＣＴ１５０３には“１０”、ＵＳＢ＿ＤＥＴＥＣＴ１５１２には“１”がそれぞれ設定されている（ステップ１７００）。   In FIG. 17, when the processing apparatus 100 is operating with the USB interface, “1” is set in the CLK_SELECT 1501, “0” in the RESET_SELECT 1502, “10” in the MODE_SELECT 1503, and “1” in the USB_DETECT 1512. (Step 1700).

クロック制御回路１３０もしくはＵＡＲＴ制御回路１４２が、ＩＳＯ７８１６インタフェース活性化手順の開始および外部リセット４２１がＨｉｇｈ状態になったことを検知すると、ＣＰＵ１４１に対してＵＡＲＴ割り込みを発生させる（ステップ１７０１）。このとき、クロック制御回路１３０は、ＭＯＤＥ＿ＳＥＬＥＣＴ１５０３を“１１”に設定する。ＵＡＲＴ割り込みを検知すると、ファームウェアは、４０，０００クロック以内に、ＵＡＲＴ割り込み関数内でＡＴＲをＵＡＲＴ＿Ｉ／Ｏ１１２経由で送信する（ステップ１７０２）。なお、ＡＴＲ送信後にＭＯＤＥ＿ＳＥＬＥＣＴ１５０３に“１１”に設定するようにしてもよい。   When the clock control circuit 130 or the UART control circuit 142 detects that the ISO 7816 interface activation procedure is started and the external reset 421 is in a high state, the CPU 141 generates a UART interrupt (step 1701). At this time, the clock control circuit 130 sets MODE_SELECT 1503 to “11”. When the UART interrupt is detected, the firmware transmits ATR via the UART_I / O 112 within the UART interrupt function within 40,000 clocks (step 1702). Note that MODE_SELECT 1503 may be set to “11” after ATR transmission.

以上のような処理が正常に行われた場合のみ、ＵＳＢインタフェースでの動作中にＩＳＯ７８１６インタフェースが活性化され、処理装置１００は、ＵＳＢインタフェースおよびＩＳＯ７８１６インタフェースの両方を同時に使用して動作することができる。   Only when the above processing is normally performed, the ISO 7816 interface is activated during the operation with the USB interface, and the processing apparatus 100 can operate using both the USB interface and the ISO 7816 interface at the same time. .

処理装置１００がＩＳＯ７８１６インタフェースで動作しているとき、ＣＬＫ＿ＳＥＬＥＣＴ１５０１には“０”、ＲＥＳＥＴ＿ＳＥＬＥＣＴ１５０２には“１”、ＭＯＤＥ＿ＳＥＬＥＣＴ１５０３には“０１”、ＵＳＢ＿ＤＥＴＥＣＴ１５１２には“０”がそれぞれ設定されている（ステップ１７１０）。   When the processing apparatus 100 is operating with the ISO7816 interface, “0” is set in the CLK_SELECT 1501, “1” is set in the RESET_SELECT 1502, “01” is set in the MODE_SELECT 1503, and “0” is set in the USB_DETECT 1512 (Step 1710). .

ＵＳＢ検出回路４３０もしくはＵＳＢ制御回路１４３が、Ｄ＋１１３およびＤ−１１４が少なくとも１０ｍｓの間Ｌｏｗ状態であることを検知すると、ＣＰＵ１４１に対してＵＳＢ検出割り込みを発生させる（ステップ１７１１）。ＵＳＢ検出割り込みを検知すると、ファームウェアは、ＵＳＢ検出割り込み関数内で、ＣＬＫ＿ＳＥＬＥＣＴ１５０１に“１”を設定し（ステップ１７１２）、スリープ命令を実行してＣＰＵ１４１をスリープ状態に移行させる（ステップ１７１３）。なお、ＵＳＢ検出信号４３２がＨｉｇｈ状態になると、ＵＳＢ＿ＤＥＴＥＣＴ１５１２に“１”が設定されるため、ＵＳＢ検出割り込みを利用せず、ＵＳＢ＿ＤＥＴＥＣＴ１５１２が“１”になることをファームウェアで監視する方法でもよい。   When the USB detection circuit 430 or the USB control circuit 143 detects that D + 113 and D-114 are in a low state for at least 10 ms, a USB detection interrupt is generated for the CPU 141 (step 1711). When detecting the USB detection interrupt, the firmware sets “1” to CLK_SELECT 1501 in the USB detection interrupt function (step 1712), executes the sleep command, and shifts the CPU 141 to the sleep state (step 1713). Note that when the USB detection signal 432 is in a High state, “1” is set in the USB_DETECT 1512. Therefore, a method of monitoring the USB_DETECT 1512 to “1” without using the USB detection interrupt may be used.

スリープ命令が実行されるとスリープ信号４１６がＨｉｇｈ状態となるため、クロック切り替え回路４１０がシステムクロック４１３を内部クロック４１２へと切り替え、ＣＰＵ１４１に割り込み信号を送信し、ＣＰＵ１４１の動作を再開させる（ステップ１７１４）。ＣＰＵ１４１の動作が再開した後、ファームウェアは、ＤＰＰＵ１５１１に“１”を設定し、Ｄ＋１１３をＨｉｇｈ状態にする（ステップ１７１５）。その後、ファームウェアは、ＤＰ１５２１の値が“０”であるかどうかを監視し（ステップ１７１６）、“０”になった場合はＵＳＢインタフェースで動作する。なお、Ｄ＋１１３がＬｏｗ状態になったときにＣＰＵ１４１に対して再度割り込みを発生させるようにしてもよい。   When the sleep command is executed, the sleep signal 416 is in a high state, so that the clock switching circuit 410 switches the system clock 413 to the internal clock 412, transmits an interrupt signal to the CPU 141, and resumes the operation of the CPU 141 (step 1714). ). After the operation of the CPU 141 resumes, the firmware sets “1” in the DPPU 1511 and sets D + 113 to the High state (step 1715). Thereafter, the firmware monitors whether the value of DP 1521 is “0” (step 1716). When the value is “0”, the firmware operates with the USB interface. Note that an interrupt may be generated again for the CPU 141 when D + 113 is in the Low state.

以上のような処理が正常に行われた場合のみ、ＩＳＯ７８１６インタフェースにて動作中にＵＳＢインタフェースが活性化され、処理装置１００は、ＵＳＢインタフェースおよびＩＳＯ７８１６インタフェースの両方を同時に使用して動作することができる。   Only when the processing as described above is normally performed, the USB interface is activated during the operation with the ISO 7816 interface, and the processing apparatus 100 can operate using both the USB interface and the ISO 7816 interface at the same time. .

スリープ状態に移行している間はＣＰＵ１４１の動作は停止しているため、上記のようにシステムクロック４１３として供給するクロック系統の切り替えにおいてＣＰＵ１４１をスリープ状態にすることにより、ノイズの影響を受けずにクロック系統を切り替えることが可能となる。さらに、クロック系統の切り替え中に外部からクロックに対する攻撃を受けた場合でも、ＣＰＵ１４１の動作は停止しているため、ＣＰＵ１４１が誤動作する恐れはなく、処理装置１００の耐タンパ性を維持することが可能となる。   Since the operation of the CPU 141 is stopped during the transition to the sleep state, the CPU 141 is brought into the sleep state in the switching of the clock system supplied as the system clock 413 as described above without being affected by noise. The clock system can be switched. Further, even when an external clock attack occurs during the switching of the clock system, the operation of the CPU 141 is stopped, so there is no possibility of the CPU 141 malfunctioning and the tamper resistance of the processing apparatus 100 can be maintained. It becomes.

次に、本実施の形態の処理装置１００における、両方のインタフェースにて動作中にＩＳＯ７８１６インタフェースの非活性化を行う方法、および両方のインタフェースにて動作中にＵＳＢインタフェースの非活性化を行う方法について説明する。   Next, in the processing apparatus 100 of the present embodiment, a method for deactivating the ISO 7816 interface while operating on both interfaces, and a method for deactivating the USB interface while operating on both interfaces explain.

図１１は、本実施の形態の処理装置１００の、両方のインタフェースにて動作中におけるＩＳＯ７８１６インタフェースの非活性化手順、および両方のインタフェースにて動作中におけるＵＳＢインタフェースの非活性化手順の例を表したフロー図である。また、図１２は、本実施の形態の処理装置１００の、両方のインタフェースにて動作中におけるＩＳＯ７８１６インタフェースの非活性化手順のタイミングチャートの例である。また、図１３は、本実施の形態の処理装置１００の、両方のインタフェースにて動作中におけるＵＳＢインタフェースの非活性化手順のタイミングチャートの例である。   FIG. 11 shows an example of the deactivation procedure of the ISO 7816 interface while operating on both interfaces and the deactivation procedure of the USB interface while operating on both interfaces of the processing apparatus 100 of the present embodiment. FIG. FIG. 12 is an example of a timing chart of the ISO 7816 interface deactivation procedure during operation on both interfaces of the processing apparatus 100 according to the present embodiment. FIG. 13 is an example of a timing chart of the USB interface deactivation procedure during operation on both interfaces of the processing apparatus 100 according to the present embodiment.

まず、処理装置１００が両方のインタフェースにて動作している際に、リセット制御回路４２０が、ＥＸ＿ＲＥＳＥＴ１１１経由の外部リセット４２１がＬｏｗ状態になったことを検知した場合（ステップ１１０１）、ＩＳＯ７８１６インタフェース非活性化手順を開始する。その際、リセット制御回路４２０はＵＡＲＴリセット４２３をＬｏｗ状態にする（タイミング１２１０）。外部リセット４２１がＬｏｗ状態になったことを検知した後、クロック切り替え回路４１０は、ＥＸ＿ＣＬＫ１１０経由での外部クロック４１１の供給が停止したことを検知する（ステップ１１０２）。その際、外部クロック検出信号４１４をＬｏｗ状態にする（タイミング１２２０）。   First, when the processing apparatus 100 is operating on both interfaces, if the reset control circuit 420 detects that the external reset 421 via the EX_RESET 111 is in a low state (step 1101), the ISO 7816 interface is deactivated. Start the conversion procedure. At that time, the reset control circuit 420 sets the UART reset 423 to the Low state (timing 1210). After detecting that the external reset 421 is in the Low state, the clock switching circuit 410 detects that the supply of the external clock 411 via the EX_CLK 110 is stopped (Step 1102). At this time, the external clock detection signal 414 is set to the Low state (timing 1220).

以上の処理が正常に行われたとき、ＩＳＯ７８１６インタフェースは非活性化され、処理装置１００は、ＵＳＢインタフェースのみで動作することになる。その後、クロック制御回路１３０が外部クロック４１１の供給を検知することにより、再度ＩＳＯ７８１６インタフェースを活性化することができる。なお、外部端末が外部リセット４２１をＬｏｗ状態にせずに外部クロック４１１の供給を停止した場合も、ＩＳＯ７８１６の規格には反するが、ＩＳＯ７８１６インタフェースを非活性化し、処理装置１００がＵＳＢインタフェースのみで動作するようにしてもよい。   When the above processing is normally performed, the ISO 7816 interface is deactivated, and the processing apparatus 100 operates only with the USB interface. Thereafter, when the clock control circuit 130 detects the supply of the external clock 411, the ISO 7816 interface can be activated again. Even when the external terminal stops supplying the external clock 411 without setting the external reset 421 to the Low state, the ISO 7816 interface is deactivated and the processing apparatus 100 operates only with the USB interface, although it is against the ISO 7816 standard. You may do it.

処理装置１００が両方のインタフェースにて動作している際に、ＵＳＢ検出回路４３０がＤ＋１１３およびＤ−１１４の信号線の状態がサスペンド状態になったことを検知した場合（ステップ１１１１）、ＵＳＢインタフェース非活性化手順を開始する。その際、ＵＳＢ検出回路４３０はＵＳＢ検出信号４３１をＬｏｗ状態にする（タイミング１３１０）。サスペンド状態とは、３ｍｓ以上の間、外部端末との間でデータ転送を行っていないときに、消費電力を削減するため、処理装置１００を省電力モードで動作させる場合の状態である。なお、ＵＳＢ検出回路４３０の代わりに、ＵＳＢ制御回路１４３や専用ハードウェアがサスペンド状態の検知を行ってもよい。   When the processing apparatus 100 is operating on both interfaces, if the USB detection circuit 430 detects that the state of the signal lines D + 113 and D-114 is in the suspended state (step 1111), the USB interface is not connected. Start the activation procedure. At this time, the USB detection circuit 430 sets the USB detection signal 431 to the low state (timing 1310). The suspended state is a state in which the processing apparatus 100 is operated in the power saving mode in order to reduce power consumption when data transfer is not performed with an external terminal for 3 ms or more. Instead of the USB detection circuit 430, the USB control circuit 143 or dedicated hardware may detect the suspended state.

ＣＰＵ１４１は、ＵＳＢ検出信号４３１がＬｏｗ状態になったことを検知すると、スリープ状態に移行するために必要な処理（レジスタの設定や現在の状態の保存等）を行う。必要な処理が完了した後、スリープ信号４１６をＨｉｇｈ状態にし、スリープ状態に移行する（ステップ１１１２、タイミング１３２０）。クロック切り替え回路４１０は、スリープ信号４１６がＨｉｇｈ状態になったことを検知すると、システムクロック４１３を内部クロック４１２から外部クロック４１１へと切り替える（ステップ１１１３、タイミング１３３０）。このとき、内部クロック４１２は停止してもよい。なお、内部クロックスタート信号４１５をＬｏｗ状態にすることにより内部クロック４１２を停止させることも可能である（タイミング１３３０）。   When the CPU 141 detects that the USB detection signal 431 is in the low state, the CPU 141 performs processing (register setting, saving of the current state, etc.) necessary for shifting to the sleep state. After the necessary processing is completed, the sleep signal 416 is set to the high state and the sleep state is entered (step 1112, timing 1320). When the clock switching circuit 410 detects that the sleep signal 416 is in a high state, the clock switching circuit 410 switches the system clock 413 from the internal clock 412 to the external clock 411 (step 1113, timing 1330). At this time, the internal clock 412 may be stopped. Note that the internal clock 412 can be stopped by setting the internal clock start signal 415 to a low state (timing 1330).

システムクロック４１３の切り替え後、ＣＰＵ１４１に割り込み信号を送信し、外部クロック４１１にてＣＰＵ１４１の動作を再開させる（ステップ１１１４、タイミング１３４０）。なお、ステップ１１１１にてＵＳＢインタフェースがサスペンド状態になったことを検知した場合であっても、上記のようにシステムクロック４１３を内部クロック４１２から外部クロック４１１に切り替えず、内部クロック４１２のまま動作するようにしてもよい。   After switching the system clock 413, an interrupt signal is transmitted to the CPU 141, and the operation of the CPU 141 is resumed by the external clock 411 (step 1114, timing 1340). Even when it is detected in step 1111 that the USB interface is in the suspended state, the system clock 413 is not switched from the internal clock 412 to the external clock 411 as described above, and the internal clock 412 is operated. You may do it.

以上の処理が正常に行われたとき、ＵＳＢインタフェースは非活性化され、処理装置１００は、ＩＳＯ７８１６インタフェースのみで動作することになる。その後、ＵＳＢ検出回路４３０もしくはＣＰＵ１４１が、Ｄ＋１１３およびＤ−１１４の信号線の状態がレジューム状態になったことを検知することにより、再度ＵＳＢインタフェースを活性化することができる。   When the above processing is normally performed, the USB interface is deactivated, and the processing apparatus 100 operates only with the ISO 7816 interface. Thereafter, when the USB detection circuit 430 or the CPU 141 detects that the signal lines of D + 113 and D-114 are in the resume state, the USB interface can be activated again.

以上の処理は、クロック制御回路１３０の他に、ＵＡＲＴ制御回路１４２やＵＳＢ制御回路１４３を利用することにより、全てハードウェアで行うことが可能であるが、以下では、ＣＰＵ１４１に内蔵されたＲＯＭ等に搭載したファームウェアを用いて、両方のインタフェースにて動作中にＩＳＯ７８１６インタフェースの非活性化を行う方法、および両方のインタフェースにて動作中にＵＳＢインタフェースの非活性化を行う方法の例について説明する。   The above processing can be performed entirely by hardware by using the UART control circuit 142 and the USB control circuit 143 in addition to the clock control circuit 130, but in the following, a ROM built in the CPU 141, etc. An example of a method of deactivating the ISO 7816 interface while operating on both interfaces and a method of deactivating the USB interface while operating on both interfaces using the firmware installed in the system will be described.

図１８は、本実施の形態の処理装置１００の、ファームウェアを用いた両方のインタフェースにて動作中におけるＩＳＯ７８１６インタフェースの非活性化手順、および両方のインタフェースにて動作中におけるＵＳＢインタフェースの非活性化手順の例を表したフロー図である。   FIG. 18 shows the deactivation procedure of the ISO 7816 interface during operation at both interfaces using the firmware and the deactivation procedure of the USB interface during operation at both interfaces of the processing apparatus 100 of the present embodiment. It is a flowchart showing the example of.

図１８において、処理装置１００が両方のインタフェースにて動作しているとき、ＣＬＫ＿ＳＥＬＥＣＴ１５０１には“１”、ＲＥＳＥＴ＿ＳＥＬＥＣＴ１５０２には“０”、ＭＯＤＥ＿ＳＥＬＥＣＴ１５０３には“１１”、ＵＳＢ＿ＤＥＴＥＣＴ１５１２には“１”がそれぞれ設定されている（ステップ１８００）。   In FIG. 18, when the processing apparatus 100 is operating on both interfaces, “1” is set in the CLK_SELECT 1501, “0” in the RESET_SELECT 1502, “11” in the MODE_SELECT 1503, and “1” in the USB_DETECT 1512. (Step 1800).

処理装置１００が両方のインタフェースにて動作している際に、ＩＳＯ７８１６インタフェースの非活性化手順が開始した場合（ステップ１８０１）、ファームウェアでは特別な処理を行う必要が無いため、クロック制御回路１３０におけるＩＳＯ７８１６インタフェースの非活性化手順が完了すると、処理装置１００はＵＳＢインタフェースのみで動作する。なお、クロック制御回路１３０もしくはＵＡＲＴ制御回路１４２が、ＣＰＵ１４１にＥＸ＿ＣＬＫ１００経由での外部クロック４１１の供給が停止したことを通知する割り込みを発生させてもよい。   When the deactivation procedure of the ISO 7816 interface is started when the processing apparatus 100 is operating on both interfaces (step 1801), the firmware does not need to perform any special processing, so the ISO 7816 in the clock control circuit 130 is not necessary. When the interface deactivation procedure is completed, the processing apparatus 100 operates only with the USB interface. Note that the clock control circuit 130 or the UART control circuit 142 may generate an interrupt notifying the CPU 141 that the supply of the external clock 411 via the EX_CLK 100 is stopped.

処理装置１００が両方のインタフェースにて動作している際に、ＵＳＢ検出回路４３０もしくはＵＳＢ制御回路１４３がＤ＋１１３およびＤ−１１４の信号線の状態がサスペンド状態になったことを検知すると、ＣＰＵ１４１にＵＳＢサスペンド割り込みを発生する（ステップ１８１１）。このとき、ファームウェアは、ＵＳＢサスペンド割り込み関数内でＣＬＫ＿ＳＥＬＥＣＴ１５０１に“０”を設定し（ステップ１８１２）、スリープ命令を実行してＣＰＵ１４１をスリープ状態に移行させる（ステップ１８１３）。なお、Ｄ＋１１３およびＤ−１１４の信号線の状態がサスペンド状態になると“１”が設定されるようなレジスタを用いて、サスペンド状態を検知してもよい。   When the processing apparatus 100 is operating with both interfaces, if the USB detection circuit 430 or the USB control circuit 143 detects that the state of the signal lines D + 113 and D-114 is in the suspended state, the CPU 141 receives the USB signal. A suspend interrupt is generated (step 1811). At this time, the firmware sets “0” to CLK_SELECT 1501 in the USB suspend interrupt function (step 1812), executes the sleep instruction, and shifts the CPU 141 to the sleep state (step 1813). Note that the suspend state may be detected using a register in which “1” is set when the signal lines of D + 113 and D-114 are in the suspend state.

スリープ命令が実行されるとスリープ信号４１６がＨｉｇｈ状態となるため、クロック切り替え回路４１０がシステムクロック４１３を外部クロック４１１へと切り替え、ＣＰＵ１４１に割り込み信号を送信し、ＣＰＵ１４１の動作を再開させる（ステップ１８１４）。以上の処理が正常に行われたとき、ＵＳＢインタフェースは非活性化され、処理装置１００は、ＩＳＯ７８１６インタフェースのみで動作することになる。   When the sleep instruction is executed, the sleep signal 416 is in a high state. Therefore, the clock switching circuit 410 switches the system clock 413 to the external clock 411, transmits an interrupt signal to the CPU 141, and resumes the operation of the CPU 141 (step 1814). ). When the above processing is normally performed, the USB interface is deactivated, and the processing apparatus 100 operates only with the ISO 7816 interface.

以上に説明したように、本実施の形態の処理装置１００によれば、データ転送のためのインタフェースを複数有する場合であっても、インタフェースの状態に応じてシステムクロック４１３を外部クロック４１１と内部クロック４１２との間で切り替えることができ、かつ、クロック切り替えの際のノイズによるＣＰＵ１４１の誤動作がない手順にて切り替えることが可能となる。   As described above, according to the processing apparatus 100 of the present embodiment, even when there are a plurality of interfaces for data transfer, the system clock 413 is set to the external clock 411 and the internal clock according to the state of the interface. It is possible to switch between 412 and 412 in a procedure in which there is no malfunction of the CPU 141 due to noise at the time of clock switching.

これにより、ＩＳＯ７８１６−２に準拠した外部端子を持つ処理装置１００において、ＩＳＯ７８１６−３に準拠したデータ転送を行うインタフェースと、ＩＳＯ７８１６−１２に準拠したＵＳＢ転送を行うインタフェースとを両方同時に使用することができ、ＩＳＯ７８１６−３に準拠した少量のデータの転送を行う際は、消費電力が低い外部クロック４１１を利用して動作し、ＩＳＯ７８１６−１２に準拠した大容量のデータの転送を行う際は、消費電力が高い内部クロック４１２を利用して動作することが可能となる。   Thus, in the processing apparatus 100 having an external terminal compliant with ISO 7816-2, it is possible to simultaneously use both an interface that performs data transfer compliant with ISO 7816-3 and an interface that performs USB transfer compliant with ISO 7816-12. When transferring a small amount of data conforming to ISO 7816-3, it operates using an external clock 411 with low power consumption, and when transferring a large amount of data conforming to ISO 7816-12, It is possible to operate using the internal clock 412 having high power.

＜実施の形態２＞
本発明の実施の形態２である処理装置について説明する。図１４は、本実施の形態の処理装置１００の内部構成の例を示した図であり、図１に示す処理装置１００の構成にコマンド解析モジュール１４０１を追加した構成となっている。 <Embodiment 2>
A processing apparatus according to the second embodiment of the present invention will be described. FIG. 14 is a diagram illustrating an example of the internal configuration of the processing apparatus 100 according to the present embodiment, in which a command analysis module 1401 is added to the configuration of the processing apparatus 100 illustrated in FIG.

処理装置１００が、実施の形態１における図５のステップ５２１〜Ｓ５２３の処理等によりＩＳＯ７８１６インタフェースを活性化した後、外部端末がＵＡＲＴ＿Ｉ／Ｏ１１２経由で特定のコマンドを処理装置１００に入力すると、コマンド解析モジュール１４０１がそのコマンドを解析し、ＣＰＵ１４１をスリープ状態に移行する。   When the processing apparatus 100 activates the ISO 7816 interface by the processing in steps 521 to S523 in FIG. 5 in the first embodiment, and the external terminal inputs a specific command to the processing apparatus 100 via the UART_I / O 112, command analysis The module 1401 analyzes the command and shifts the CPU 141 to the sleep state.

その後、実施の形態１における図８のステップ８１４〜ステップ８１５と同様に、システムクロック４１３を外部クロック４１１から内部クロック４１２へと切り替えた後、ＣＰＵ１４１の動作を開始させる。さらに、内部クロック４１２から外部クロック４１１への切り替えも、上記と同様にＵＡＲＴ＿Ｉ／Ｏ１１２経由の特定のコマンドを用いることにより行うことができる。   After that, after switching the system clock 413 from the external clock 411 to the internal clock 412 as in Steps 814 to 815 in FIG. 8 in the first embodiment, the operation of the CPU 141 is started. Further, switching from the internal clock 412 to the external clock 411 can be performed by using a specific command via the UART_I / O 112 as described above.

また、コマンド解析モジュール１４０１を使用せず、ＣＰＵ１４１に内蔵されたＲＯＭ等に搭載したファームウェアを用いてコマンドを解析し、実施の形態１の図１７におけるステップ１７１２〜ステップ１７１４と同様に、システムクロック４１３を外部クロック４１１から内部クロック４１２へと切り替えた後、ＣＰＵ１４１の動作を開始させるようにしてもよい。さらに、内部クロック４１２から外部クロック４１１への切り替えも同様に行うことができる。   Further, the command is analyzed using the firmware installed in the ROM or the like built in the CPU 141 without using the command analysis module 1401, and the system clock 413 is the same as in steps 1712 to 1714 in FIG. 17 of the first embodiment. After switching from the external clock 411 to the internal clock 412, the operation of the CPU 141 may be started. Further, switching from the internal clock 412 to the external clock 411 can be performed in the same manner.

上記手順によりシステムクロック４１３を外部クロック４１１から内部クロック４１２へと切り替えた後、Ｄ＋１１３およびＤ−１１４が少なくとも１０ｍｓの間Ｌｏｗ状態であることを検知した場合は、ＵＳＢインタフェースの活性化手順を行った後、ＩＳＯ７８１６インタフェースと同時にＵＳＢインタフェースで動作させてもよい。なお、本実施の形態の処理装置１００においては、ＩＳＯ７８１６インタフェースを使用したコマンドの入力によりシステムクロック４１３を切り替えるため、ＵＳＢインタフェースによるデータ転送のために必要なモジュールおよび端子がない構成であっても構わない。   After switching the system clock 413 from the external clock 411 to the internal clock 412 according to the above procedure, if it is detected that D + 113 and D-114 are in a low state for at least 10 ms, the USB interface activation procedure was performed. Thereafter, the USB interface may be operated simultaneously with the ISO 7816 interface. Note that the processing apparatus 100 according to the present embodiment may be configured such that the system clock 413 is switched by inputting a command using the ISO 7816 interface, and thus there are no modules and terminals necessary for data transfer using the USB interface. Absent.

以上に説明したように、本実施の形態の処理装置１００によれば、外部からのコマンドによりシステムクロック４１３を外部クロック４１１と内部クロック４１２との間で切り替えることができ、かつ、クロック切り替えの際のノイズによるＣＰＵ１４１の誤動作がない手順にて切り替えることが可能となる。   As described above, according to the processing apparatus 100 of the present embodiment, the system clock 413 can be switched between the external clock 411 and the internal clock 412 by an external command, and at the time of clock switching. It is possible to switch in accordance with a procedure in which the CPU 141 does not malfunction due to noise.

＜実施の形態３＞
本発明の実施の形態３である処理装置について図１９〜図３０を用いて説明する。図１９は、本実施の形態の処理装置１００の内部構成の例を示した図であり、実施の形態１の図１に示す処理装置１００の構成にＳＷＰ＿Ｉ／Ｏ１９１７、ＳＷＰ用内部オシレータ１９２１、およびＳＷＰ制御回路１９４４を追加した構成となっている。 <Embodiment 3>
The processing apparatus which is Embodiment 3 of this invention is demonstrated using FIGS. 19-30. FIG. 19 is a diagram illustrating an example of the internal configuration of the processing apparatus 100 according to the present embodiment. The configuration of the processing apparatus 100 illustrated in FIG. 1 according to the first embodiment includes the SWP_I / O 1917, the SWP internal oscillator 1921, and The SWP control circuit 1944 is added.

ＳＷＰ＿Ｉ／Ｏ１９１７は、外部端末と処理装置１００との間でＳＷＰ（Single Wire Protocol）に準拠したデータ転送を行うための外部インタフェースであり、ＥＴＳＩ（European Telecommunications Standards Institute）の仕様では図２におけるＣ６端子２０６が割り当てられている。ＳＷＰ制御回路１９４４は、ＳＷＰに準拠したデータ転送を実現する回路である。以下では、ＳＷＰに準拠したデータ転送を行うインタフェースをＳＷＰインタフェースと記載する。ＳＷＰインタフェースによるデータ転送では、例えば、ＲＦ回路を有する外部端末と非接触通信によりデータ転送を行うという形態が一般的である。   SWP_I / O 1917 is an external interface for performing data transfer in conformity with SWP (Single Wire Protocol) between the external terminal and the processing apparatus 100. In the specification of ETSI (European Telecommunications Standards Institute), the C6 terminal in FIG. 206 is assigned. The SWP control circuit 1944 is a circuit that realizes data transfer conforming to SWP. Hereinafter, an interface that performs data transfer in conformity with SWP is referred to as an SWP interface. In the data transfer by the SWP interface, for example, a form in which data transfer is performed by non-contact communication with an external terminal having an RF circuit is common.

ＳＷＰインタフェースによるデータ転送の場合にも外部クロックを利用することは可能であるが、ＳＷＰインタフェースによる処理中に継続して外部端末から外部クロックが供給されるという保証がない。また、ＵＳＢインタフェースの処理に使用する内部オシレータ１２０によって生成される内部クロックを利用することも可能であるが、ＳＷＰインタフェースは大容量のデータを扱わず、さらに消費電力をできるだけ低減させる必要があるため、ＵＳＢインタフェースの処理に使用する内部クロックは適さない。   Although it is possible to use an external clock also in the case of data transfer through the SWP interface, there is no guarantee that the external clock is continuously supplied from the external terminal during the processing through the SWP interface. Although it is possible to use an internal clock generated by the internal oscillator 120 used for processing of the USB interface, the SWP interface does not handle a large amount of data and further needs to reduce power consumption as much as possible. The internal clock used for USB interface processing is not suitable.

そこで、本実施の形態の処理装置１００では、クロック生成回路としてＳＷＰ用内部オシレータ１９２１を設け、ＳＷＰインタフェースによる処理の際にはＳＷＰ用内部オシレータ１９２１により生成したクロックを使用する構成をとる。なお、ＳＷＰ用内部オシレータ１９２１は、処理装置１００の内部に限られず、処理装置１００の外部から接続する構成であってもよい。以下では、ＳＷＰ用内部オシレータ１９２１が生成したクロックをＳＷＰ用内部クロックと記載する。   Therefore, the processing apparatus 100 according to the present embodiment has a configuration in which the SWP internal oscillator 1921 is provided as a clock generation circuit, and a clock generated by the SWP internal oscillator 1921 is used in processing by the SWP interface. The SWP internal oscillator 1921 is not limited to the inside of the processing apparatus 100, and may be configured to be connected from the outside of the processing apparatus 100. Hereinafter, the clock generated by the SWP internal oscillator 1921 is referred to as an SWP internal clock.

図２０は、ＳＷＰインタフェースを持つ処理装置１００の初期動作の流れの一例を表した図である。なお、ＳＷＰインタフェースは、ＩＳＯ７８１６インタフェース、ＵＳＢインタフェースとは独立して動作する。そのため、ＳＷＰインタフェースを持つ処理装置１００におけるＩＳＯ７８１６インタフェース、ＵＳＢインタフェースの初期動作の流れは実施の形態１の図３と同様である。   FIG. 20 is a diagram illustrating an example of an initial operation flow of the processing apparatus 100 having the SWP interface. Note that the SWP interface operates independently of the ISO7816 interface and the USB interface. Therefore, the initial operation flow of the ISO 7816 interface and the USB interface in the processing apparatus 100 having the SWP interface is the same as that in FIG. 3 of the first embodiment.

電圧投入前、ＳＷＰ＿Ｉ／Ｏ１９１７はＬｏｗ状態に設定する（ステップ２０００）。電圧投入後、規定された動作電圧に達した後、ＳＷＰ＿Ｉ／Ｏ１９１７がＨｉｇｈ状態であるかどうかを判定する（ステップ２００１）。ステップ２００１での判定条件を満たしている場合のみ、以下で述べるＳＷＰインタフェース活性化手順を行う。   Before the voltage is turned on, SWP_I / O 1917 is set to a low state (step 2000). After the voltage is applied, after reaching the specified operating voltage, it is determined whether or not the SWP_I / O 1917 is in a high state (step 2001). Only when the determination condition in step 2001 is satisfied, the SWP interface activation procedure described below is performed.

ＳＷＰインタフェース活性化手順では、処理装置１００は、ＳＷＰ＿Ｉ／Ｏ１９１７がＨｉｇｈ状態になったことを検知すると、その応答として外部端末にＡＣＴ＿ＳＹＮＣフレームを送信する（ステップ２００２）。ＡＣＴ＿ＳＹＮＣフレームを受信した外部端末は、受信したＡＣＴ＿ＳＹＮＣフレームや外部端末の仕様に応じたＡＣＴ＿ＰＯＷＥＲ＿ＭＯＤＥフレームを処理装置１００に送信する（ステップ２００３）。外部端末が送信するＡＣＴ＿ＰＯＷＥＲ＿ＭＯＤＥフレームには、外部端末が準拠しているモード（フルパワーモードもしくはローパワーモード）を示すビットや、受信したＡＣＴ＿ＳＹＮＣフレームに異常があったことを示すビット等が含まれる。   In the SWP interface activation procedure, when detecting that the SWP_I / O 1917 is in a high state, the processing apparatus 100 transmits an ACT_SYNC frame to the external terminal as a response (step 2002). The external terminal that has received the ACT_SYNC frame transmits the received ACT_SYNC frame and the ACT_POWER_MODE frame according to the specifications of the external terminal to the processing apparatus 100 (step 2003). The ACT_POWER_MODE frame transmitted by the external terminal includes a bit indicating a mode (full power mode or low power mode) compliant with the external terminal, a bit indicating that the received ACT_SYNC frame is abnormal, and the like.

受信したＡＣＴ＿ＰＯＷＥＲ＿ＭＯＤＥフレームがＡＣＴ＿ＳＹＮＣフレームに異常があったことを示している場合（ステップ２００４）、ステップ２００２に戻って、処理装置１００はＡＣＴ＿ＳＹＮＣフレームの再送を行う。ステップ２００４にて、受信したＡＣＴ＿ＰＯＷＥＲ＿ＭＯＤＥフレームがＡＣＴ＿ＳＹＮＣフレームに異常があったことを示していない場合は、外部端末にＡＣＴ＿ＲＥＡＤＹフレームを送信する（ステップ２００５）。   When the received ACT_POWER_MODE frame indicates that the ACT_SYNC frame is abnormal (step 2004), the processing apparatus 100 returns to step 2002 and retransmits the ACT_SYNC frame. If the received ACT_POWER_MODE frame does not indicate that the ACT_SYNC frame is abnormal in step 2004, the ACT_READY frame is transmitted to the external terminal (step 2005).

以上の処理が正常に行われた場合のみ、ＳＷＰインタフェースは活性化され、処理装置１００はＳＷＰインタフェースでデータ転送を行う装置として動作する。以上の処理が正常に行われなかった場合は、ＳＷＰインタフェースでは動作しない。このとき、ＩＳＯ７８１６インタフェースもしくはＵＳＢインタフェースの活性化が正常に行われた場合は、処理装置１００は当該インタフェースで動作する。   Only when the above processing is normally performed, the SWP interface is activated, and the processing device 100 operates as a device that performs data transfer through the SWP interface. If the above processing is not performed normally, the SWP interface does not operate. At this time, if the ISO 7816 interface or the USB interface is normally activated, the processing device 100 operates with the interface.

図２１は、本実施の形態の処理装置１００におけるクロック制御回路１３０に含まれるモジュールの構成例を示した図である。ここでは、実施の形態１の図４に示すクロック制御回路１３０の構成に、ＳＷＰ検出回路２１４０、ＳＷＰ検出信号２１４１、ＳＷＰ用内部クロック２１１８、ＳＷＰ用内部クロックスタート信号２１１９およびＳＷＰリセット２１２５を追加した構成となっている。なお、ＳＷＰ検出回路２１４０はＳＷＰ制御回路１９４４に搭載された構成であってもよい。   FIG. 21 is a diagram illustrating a configuration example of modules included in the clock control circuit 130 in the processing apparatus 100 according to the present embodiment. Here, the SWP detection circuit 2140, the SWP detection signal 2141, the SWP internal clock 2118, the SWP internal clock start signal 2119, and the SWP reset 2125 are added to the configuration of the clock control circuit 130 shown in FIG. 4 of the first embodiment. It has a configuration. The SWP detection circuit 2140 may be mounted on the SWP control circuit 1944.

ＳＷＰ検出回路２１４０は、ＳＷＰ＿Ｉ／Ｏ１９１７の信号線の状態を監視し、ＳＷＰ＿Ｉ／Ｏ１９１７がＨｉｇｈ状態であることを検知すると、ＳＷＰ検出信号２１２４をＨｉｇｈ状態にするモジュールである。ＳＷＰ検出信号２１４１は、ＣＰＵ１４１およびその他のモジュールにＳＷＰインタフェースによりデータが転送されることを通知するための信号である。   The SWP detection circuit 2140 is a module that monitors the state of the signal line of the SWP_I / O 1917 and sets the SWP detection signal 2124 to the High state when detecting that the SWP_I / O 1917 is in the High state. The SWP detection signal 2141 is a signal for notifying the CPU 141 and other modules that data is transferred through the SWP interface.

ＳＷＰ用内部オシレータ１９２１は、ＳＷＰ検出信号２１４１がＨｉｇｈ状態になるとＳＷＰ用内部クロック２１１８の生成を開始する。ただし、ＳＷＰ用内部クロック２１１８は、その発振が安定するまでＣＰＵ１４１などに供給するのを待つ必要がある。ＳＷＰ用内部クロックスタート信号２１１９は、ＳＷＰ用内部オシレータ１９２１で生成したＳＷＰ用内部クロック２１１８をＣＰＵ１４１や各インタフェース制御回路などに供給する際にＨｉｇｈ状態にする信号である。ＳＷＰリセット２１２５は、ＳＷＰインタフェース経由で転送するデータの処理のために必要なモジュールのみにリセットを供給する信号である。   The SWP internal oscillator 1921 starts generating the SWP internal clock 2118 when the SWP detection signal 2141 is in a High state. However, it is necessary to wait for the SWP internal clock 2118 to be supplied to the CPU 141 or the like until its oscillation is stabilized. The SWP internal clock start signal 2119 is a signal that is brought into a high state when the SWP internal clock 2118 generated by the SWP internal oscillator 1921 is supplied to the CPU 141, each interface control circuit, or the like. The SWP reset 2125 is a signal for supplying a reset only to a module necessary for processing data transferred via the SWP interface.

図２２は、本実施の形態の処理装置１００におけるＳＷＰインタフェースの活性化手順のタイミングチャートの例を表した図である。まず、電圧投入前、ＥＸ＿ＣＬＫ１１０をＬｏｗ状態、ＥＸ＿ＲＥＳＥＴ１１１をＬｏｗ状態、ＵＡＲＴ＿Ｉ／Ｏ１１２をＨｉｇｈ状態、ＳＷＰ＿Ｉ／Ｏ１９１７をＬｏｗ状態、Ｄ＋１１３をＨｉｇｈ状態、Ｄ−１１４をＨｉｇｈ状態に設定する（タイミング２２１０）。電圧投入後、ＳＷＰ検出回路２１４０がＳＷＰ＿Ｉ／Ｏ１９１７がＨｉｇｈ状態であることを検知した場合、ＳＷＰ検出回路２１４０はＳＷＰ検出信号２１４１をＨｉｇｈ状態にする（タイミング２２２０）。   FIG. 22 is a diagram illustrating an example of a timing chart of the SWP interface activation procedure in the processing apparatus 100 according to the present embodiment. First, before voltage application, EX_CLK 110 is set to a low state, EX_RESET 111 is set to a low state, UART_I / O 112 is set to a high state, SWP_I / O 1917 is set to a low state, D + 113 is set to a high state, and D-114 is set to a high state (timing 2210). If the SWP detection circuit 2140 detects that the SWP_I / O 1917 is in the high state after the voltage is applied, the SWP detection circuit 2140 sets the SWP detection signal 2141 in the high state (timing 2220).

ＳＷＰ用内部オシレータ１９２１は、ＳＷＰ検出信号２１４１がＨｉｇｈ状態になったことを検知すると、ＳＷＰ用内部クロック２１１８を生成する。その後、ＳＷＰ用内部オシレータ１９２１内のタイマを利用して、ＳＷＰ用内部クロック２１１８の発振が安定するのを待ち、安定した後、クロック切り替え回路４１０を経由して、ＣＰＵ１４１および各インタフェース制御回路などにＳＷＰ用内部クロック２１１８をシステムクロック４１３として供給する（タイミング２２３０）。   The SWP internal oscillator 1921 generates the SWP internal clock 2118 when detecting that the SWP detection signal 2141 is in a high state. Thereafter, the timer in the SWP internal oscillator 1921 is used to wait for the oscillation of the SWP internal clock 2118 to stabilize, and after stabilization, the CPU 141 and each interface control circuit and the like are connected via the clock switching circuit 410. The SWP internal clock 2118 is supplied as the system clock 413 (timing 2230).

このとき、クロック切り替え回路４１０は、ＳＷＰ用内部クロックスタート信号２２１９をＨｉｇｈ状態にする。なお、ＵＡＲＴ制御回路１４２およびＵＳＢ制御回路１４３にはＳＷＰ用内部クロック２１１８は供給しなくてもよい。また、リセット制御回路４２０は、ＳＷＰ検出信号２１４１がＨｉｇｈ状態であり、かつＳＷＰ用内部クロックスタート信号２１１９がＨｉｇｈ状態であることを確認した後、システムリセット４２２をＨｉｇｈ状態にする（タイミング２２３０）。なお、システムリセット４２２ではなく、ＳＷＰリセット２１２５をＨｉｇｈ状態にしてもよい。   At this time, the clock switching circuit 410 sets the SWP internal clock start signal 2219 to a high state. Note that the SWP internal clock 2118 need not be supplied to the UART control circuit 142 and the USB control circuit 143. Further, after confirming that the SWP detection signal 2141 is in the high state and the SWP internal clock start signal 2119 is in the high state, the reset control circuit 420 sets the system reset 422 to the high state (timing 2230). Note that instead of the system reset 422, the SWP reset 2125 may be in a high state.

システムリセット４２２がＨｉｇｈ状態になった後、ＳＷＰ制御回路１９４４は、外部端末にＡＣＴ＿ＳＹＮＣフレームを送信する（タイミング２２４０）。ＡＣＴ＿ＳＹＮＣフレームを受信した外部端末は、ＡＣＴ＿ＰＯＷＥＲ＿ＭＯＤＥフレームを処理装置１００に送信する（タイミング２２５０）。ＡＣＴ＿ＰＯＷＥＲ＿ＭＯＤＥフレームを受信した処理装置１００は、そのフレームを確認し、異常がない場合のみ外部端末にＡＣＴ＿ＲＥＡＤＹフレームを送信する（タイミング２２６０）。なお、以上の処理をＳＷＰ制御回路１９４４の代わりに専用ハードウェアが行う構成としてもよい。   After the system reset 422 enters the high state, the SWP control circuit 1944 transmits an ACT_SYNC frame to the external terminal (timing 2240). The external terminal that has received the ACT_SYNC frame transmits an ACT_POWER_MODE frame to the processing apparatus 100 (timing 2250). The processing apparatus 100 that has received the ACT_POWER_MODE frame confirms the frame and transmits the ACT_READY frame to the external terminal only when there is no abnormality (timing 2260). The above processing may be performed by dedicated hardware instead of the SWP control circuit 1944.

以上の処理は、クロック制御回路１３０の他に、ＳＷＰ制御回路１９４４を利用することにより、全てハードウェアで行うことが可能であるが、以下では、ＣＰＵ１４１に内蔵されたＲＯＭ等に搭載したファームウェアを用いて、ＳＷＰインタフェースの活性化を行う方法の例について説明する。   The above processing can be performed entirely by hardware by using the SWP control circuit 1944 in addition to the clock control circuit 130, but in the following, firmware loaded in a ROM or the like built in the CPU 141 will be described. An example of a method for activating the SWP interface will be described.

ＳＷＰインタフェースの活性化の際に使用するレジスタの構成は、実施の形態１の図１５の構成と同様であるが、設定する値が異なる。本実施の形態では、図１５において、ＣＬＫ＿ＳＥＬＥＣＴ１５０１は、システムクロック４１３の供給源を示すビットであり、例えば、“００”の場合は供給源が外部クロック４１１であることを示し、“０１”の場合は供給源が内部クロック４１２であることを示し、“１０”の場合は供給源がＳＷＰ用内部クロック２１１８であることを示す。ＲＥＳＥＴ＿ＳＥＬＥＣＴ１５０２は、外部リセット４２１の有効／無効を示すビットであり、例えば、“０”の場合は外部リセット４２１が無効であることを示し、“１”の場合は有効であることを示す。   The configuration of the register used when the SWP interface is activated is the same as the configuration of FIG. 15 of the first embodiment, but the set values are different. In the present embodiment, in FIG. 15, CLK_SELECT 1501 is a bit indicating the supply source of the system clock 413. For example, “00” indicates that the supply source is the external clock 411, and “01”. Indicates that the supply source is the internal clock 412, and “10” indicates that the supply source is the SWP internal clock 2118. The RESET_SELECT 1502 is a bit indicating whether the external reset 421 is valid / invalid. For example, “0” indicates that the external reset 421 is invalid, and “1” indicates that it is valid.

ＭＯＤＥ＿ＳＥＬＥＣＴ１５０３は、使用可能なインタフェースを示すビットであり、例えば、“００１”の場合はＩＳＯ７８１６インタフェースが使用可能であることを示し、“０１０”の場合はＵＳＢインタフェースが使用可能であることを示し、“１００”の場合はＳＷＰインタフェースが使用可能であることを示す。さらに、“０１１”の場合はＩＳＯ７８１６インタフェースとＵＳＢインタフェースの両方が使用可能であることを示し、“１０１”の場合はＩＳＯ７８１６インタフェースとＳＷＰインタフェースの両方が使用可能であることを示し、“１１０”の場合はＵＳＢインタフェースとＳＷＰインタフェースの両方が使用可能であることを示し、“１１１”の場合は全てのインタフェースが使用可能であることを示す。   MODE_SELECT 1503 is a bit indicating an interface that can be used. For example, “001” indicates that the ISO 7816 interface can be used, and “010” indicates that the USB interface can be used. 100 ″ indicates that the SWP interface can be used. Further, “011” indicates that both the ISO 7816 interface and the USB interface can be used, and “101” indicates that both the ISO 7816 interface and the SWP interface can be used. The case indicates that both the USB interface and the SWP interface can be used, and the case of “111” indicates that all the interfaces can be used.

ＤＰＰＵ１５１１は、例えば、“１”を設定するとＤ＋１１３もしくはＤ−１１４をプルアップするビットである。ＵＳＢ＿ＤＥＴＥＣＴ１５１２は、Ｄ＋１１３およびＤ−１１４が少なくとも１０ｍｓ間Ｌｏｗ状態であることをＵＳＢ検出回路４３０が検知すると“１”が設定されるビットである。ＵＳＢ＿ＭＯＤＥ１５１３は、ＵＳＢインタフェースの速度を示すビットである。例えば、“０”の場合はＬｏｗ Ｓｐｅｅｄであることを示し、“１”の場合はＦｕｌｌ Ｓｐｅｅｄであることを示す。   The DPPU 1511 is, for example, a bit that pulls up D + 113 or D-114 when “1” is set. USB_DETECT 1512 is a bit that is set to “1” when the USB detection circuit 430 detects that D + 113 and D-114 are in a low state for at least 10 ms. USB_MODE 1513 is a bit indicating the speed of the USB interface. For example, “0” indicates Low Speed, and “1” indicates Full Speed.

ＤＰ１５２１は、Ｄ＋１１３の状態を示すビットであり、例えば、“０”の場合はＤ＋１１３がＬｏｗ状態であることを示し、“１”の場合はＨｉｇｈ状態であることを示す。ＤＭ１５２２は、Ｄ−１１４の状態を示すビットであり、例えば、“０”の場合はＤ−１１４がＬｏｗ状態であることを示し、“１”の場合はＨｉｇｈ状態であることを示す。   The DP 1521 is a bit indicating the state of D + 113. For example, “0” indicates that D + 113 is in the Low state, and “1” indicates that the state is in the High state. DM1522 is a bit indicating the state of D-114. For example, “0” indicates that D-114 is in the Low state, and “1” indicates that it is in the High state.

図２３は、本実施の形態の処理装置１００におけるファームウェアを用いたＳＷＰインタフェースの活性化手順の例を表したフロー図である。電圧投入前、ＣＬＫ＿ＳＥＬＥＣＴ１５０１には“００”、ＲＥＳＥＴ＿ＳＥＬＥＣＴ１５０２には“１”、ＭＯＤＥ＿ＳＥＬＥＣＴ１５０３には“００１”、ＤＰＰＵ１５１１には“０”、ＵＳＢ＿ＤＥＴＥＣＴ１５１２には“０”がそれぞれ設定されている（ステップ２３００）。なお、ＵＳＢ＿ＭＯＤＥ１５１３、ＤＰ１５２１、ＤＭ１５２２には、処理装置１００の仕様によって異なる値が設定され得るが、本実施の形態の処理装置１００では全て“１”が設定されているものとする。   FIG. 23 is a flowchart showing an example of a procedure for activating the SWP interface using firmware in the processing apparatus 100 according to the present embodiment. Before voltage application, “00” is set in CLK_SELECT 1501, “1” in RESET_SELECT 1502, “001” in MODE_SELECT 1503, “0” in DPPU 1511, and “0” in USB_DETECT 1512 (step 2300). Note that different values can be set in the USB_MODE 1513, DP1521, and DM1522, depending on the specifications of the processing apparatus 100, but it is assumed that all the processing apparatuses 100 of the present embodiment are set to “1”.

電圧投入後、ＣＰＵ１４１に対してリセット割り込みが発生すると（ステップ２３０１）、ファームウェアは、リセット割り込み関数内でＭＯＤＥ＿ＳＥＬＥＣＴ１５０３の値を確認する（ステップ２３０２）。なお、ＭＯＤＥ＿ＳＥＬＥＣＴ１５０３の値はリセット制御回路４２０が設定するものとする。   When a reset interrupt occurs to the CPU 141 after voltage application (step 2301), the firmware checks the value of MODE_SELECT 1503 in the reset interrupt function (step 2302). Note that the value of MODE_SELECT 1503 is set by the reset control circuit 420.

ＭＯＤＥ＿ＳＥＬＥＣＴ１５０３の値が“１００”の場合、ファームウェアはＡＣＴ＿ＳＹＮＣフレームを外部端末に送信する（ステップ２３０３）。ＡＣＴ＿ＳＹＮＣフレームを受信した外部端末は、処理装置１００にＡＣＴ＿ＰＯＷＥＲ＿ＭＯＤＥフレームを送信する（ステップ２３０４）。ＡＣＴ＿ＰＯＷＥＲ＿ＭＯＤＥフレームを受信した処理装置１００は、受信したフレームを確認し（ステップ２３０５）、送信したＡＣＴ＿ＳＹＮＣフレームに異常が無い場合のみ外部端末にＡＣＴ＿ＲＥＡＤＹフレームを送信する（ステップ２３０６）。   If the value of MODE_SELECT 1503 is “100”, the firmware transmits an ACT_SYNC frame to the external terminal (step 2303). The external terminal that has received the ACT_SYNC frame transmits an ACT_POWER_MODE frame to the processing apparatus 100 (step 2304). The processing apparatus 100 that has received the ACT_POWER_MODE frame confirms the received frame (step 2305), and transmits the ACT_READY frame to the external terminal only when there is no abnormality in the transmitted ACT_SYNC frame (step 2306).

以上の処理が正常に行われた場合のみ、ＳＷＰインタフェースが活性化され、処理装置１００はＳＷＰインタフェースでデータ転送を行う装置として動作することができる。なお、ＳＷＰ制御回路１９４４がＡＣＴ＿ＲＥＡＤＹフレームの送信までハードウェアで行い、全て正常に動作した場合のみ、ＣＰＵ１４１に対して割り込みを発生させる構成であってもよい。   Only when the above processing is normally performed, the SWP interface is activated, and the processing device 100 can operate as a device that performs data transfer through the SWP interface. Note that the SWP control circuit 1944 may be configured to generate an interrupt to the CPU 141 only when the ACT_READY frame is transmitted by hardware and everything operates normally.

ステップ２３０２において、ＭＯＤＥ＿ＳＥＬＥＣＴ１５０３の値が“１００”以外の、“００１”や“０１０”、“０１１”である場合には、実施の形態１で説明した手順により、ＩＳＯ７８１６インタフェースやＵＳＢインタフェースの活性化手順を行う（ステップ２３１１）。   In step 2302, if the value of MODE_SELECT 1503 is “001”, “010”, or “011” other than “100”, the ISO 7816 interface or USB interface activation procedure is performed according to the procedure described in the first embodiment. Is performed (step 2311).

以上の処理により、処理装置１００において、ＳＷＰインタフェースを活性化することができる。ここで、図２に示したように、ＳＷＰインタフェースによるデータ転送に使用する外部端子とＩＳＯ７８１６インタフェースおよびＵＳＢインタフェースによるデータ転送に使用する外部端子とは重複しない。そのため、物理的に３つのインタフェースを同時に使用することも可能である。   With the above processing, the SWP interface can be activated in the processing apparatus 100. Here, as shown in FIG. 2, the external terminals used for data transfer by the SWP interface do not overlap with the external terminals used for data transfer by the ISO 7816 interface and the USB interface. Therefore, it is possible to use three physical interfaces simultaneously.

しかし、上述した初期動作時の処理の結果、処理装置１００は、ＩＳＯ７８１６インタフェースで動作しているときは外部クロック４１１で動作し、ＵＳＢインタフェースで動作しているときは内部クロック４１２で動作し、ＳＷＰインタフェースで動作しているときはＳＷＰ用内部クロック２１１８で動作している。そのため、使用するインタフェースの組み合わせに応じて、システムクロック４１３で使用するクロックを統一する必要がある。   However, as a result of the processing during the initial operation described above, the processing apparatus 100 operates with the external clock 411 when operating with the ISO 7816 interface, and operates with the internal clock 412 when operating with the USB interface. When operating on the interface, the SWP internal clock 2118 is used. Therefore, it is necessary to unify the clocks used as the system clock 413 according to the combination of interfaces used.

一般的に、ＳＷＰインタフェースは非接触通信用途として使用する。そのため、ＳＷＰインタフェースで動作している最中にシステムクロックを外部クロック４１１や内部クロック４１２に切り替えることが時間的に難しい。そのため、ＳＷＰインタフェース動作中にＩＳＯ７８１６インタフェースもしくはＵＳＢインタフェースの活性化手順が開始された場合、クロック系統の変更は行わず、システムクロック４１３をＳＷＰ用内部クロック２１１８のままとする。   Generally, the SWP interface is used for non-contact communication. Therefore, it is difficult in terms of time to switch the system clock to the external clock 411 or the internal clock 412 while operating with the SWP interface. Therefore, when the activation procedure of the ISO 7816 interface or the USB interface is started during the SWP interface operation, the clock system is not changed and the system clock 413 remains the SWP internal clock 2118.

また、ＵＳＢインタフェースとＳＷＰインタフェースを比較した場合、ＵＳＢインタフェースの方が大容量のデータを扱うため、通常、内部クロック４１２の方がＳＷＰ用内部クロック２１１８より高速である。そのため、ＵＳＢインタフェース動作中にＳＷＰインタフェースの活性化手順が開始された場合、クロック系統の変更は行わず、システムクロック４１３を内部クロック４１２のままとする。   When the USB interface and the SWP interface are compared, the USB interface handles a larger volume of data, and therefore the internal clock 412 is usually faster than the SWP internal clock 2118. Therefore, when the SWP interface activation procedure is started during the USB interface operation, the clock system is not changed and the system clock 413 remains the internal clock 412.

なお、ＳＷＰインタフェースによるデータ転送の場合でも外部クロック４１１を利用することは可能である。しかし、外部クロック４１１がＳＷＰインタフェースの動作中に供給され続けるという保証はない。そこで、ＩＳＯ７８１６インタフェース動作中にＳＷＰインタフェースの活性化が開始された場合、システムクロック４１３を外部クロック４１１からＳＷＰ用内部クロック２１１８に変更するものとする。   Note that the external clock 411 can be used even in the case of data transfer by the SWP interface. However, there is no guarantee that the external clock 411 will continue to be supplied during operation of the SWP interface. Therefore, when the activation of the SWP interface is started during the ISO 7816 interface operation, the system clock 413 is changed from the external clock 411 to the SWP internal clock 2118.

しかし、処理装置１００の動作中に外部クロック４１１からＳＷＰ用内部クロック２１１８に切り替えると、切り替えの際にノイズが生じ、ＣＰＵ１４１が誤動作する可能性があるという問題点がある。そこで本実施の形態の処理装置１００では、実施の形態１の図４と同様に、クロック制御回路４３０に、スリープ信号４１６およびクロック切り替え信号４１７を有する構成としている。   However, when switching from the external clock 411 to the SWP internal clock 2118 during the operation of the processing apparatus 100, there is a problem that noise is generated at the time of switching and the CPU 141 may malfunction. Therefore, in the processing apparatus 100 of the present embodiment, the clock control circuit 430 includes the sleep signal 416 and the clock switching signal 417 as in FIG. 4 of the first embodiment.

以下に、本実施の形態の処理装置１００が、ＵＳＢインタフェースにて動作中にＳＷＰインタフェースの活性化手順を行う方法、およびＩＳＯ７８１６インタフェースにて動作中にＳＷＰインタフェースの活性化手順を行う方法について説明する。図２４は、本実施の形態の処理装置１００の、ＵＳＢインタフェースまたはＩＳＯ７８１６インタフェースにて動作中におけるＳＷＰインタフェースの活性化手順の流れの例を表したフロー図である。また、図２５は、本実施の形態の処理装置１００の、ＵＳＢインタフェースにて動作中におけるＳＷＰインタフェースの活性化手順のタイミングチャートの例である。また、図２６は、本実施の形態の処理装置１００の、ＩＳＯ７８１６インタフェースにて動作中におけるＳＷＰインタフェースの活性化手順のタイミングチャートの例である。   Hereinafter, a method for performing the SWP interface activation procedure while the processing apparatus 100 according to the present embodiment is operating on the USB interface and a method for performing the SWP interface activation procedure while operating on the ISO 7816 interface will be described. . FIG. 24 is a flowchart showing an example of the flow of the activation procedure of the SWP interface during the operation with the USB interface or the ISO 7816 interface of the processing apparatus 100 of the present embodiment. FIG. 25 is an example of a timing chart of the activation procedure of the SWP interface during the operation with the USB interface of the processing apparatus 100 according to the present embodiment. FIG. 26 is an example of a timing chart of the activation procedure of the SWP interface during the operation by the ISO 7816 interface of the processing apparatus 100 according to the present embodiment.

まず、処理装置１００がＵＳＢインタフェースで動作しているとき、ＳＷＰ検出回路２１４０が、ＳＷＰ＿Ｉ／Ｏ１９１７がＬｏｗ状態からＨｉｇｈ状態に変化したことを検知すると（ステップ２４０１）、ＳＷＰ活性化手順を開始する。このとき、ＳＷＰ検出回路２１４０は、ＳＷＰ検出信号２１４１をＨｉｇｈ状態にする（タイミング２５１０）。   First, when the processing apparatus 100 is operating with the USB interface, when the SWP detection circuit 2140 detects that the SWP_I / O 1917 has changed from the low state to the high state (step 2401), the SWP activation procedure is started. At this time, the SWP detection circuit 2140 sets the SWP detection signal 2141 to a high state (timing 2510).

ＳＷＰ用内部オシレータ１９２１は、ＳＷＰ検出信号２１４１がＨｉｇｈ状態になったことを検知すると、ＳＷＰ用内部クロック２１１８を生成する（タイミング２５１０）。クロック切り替え回路４１０は、ＳＷＰ用内部クロック２１１８が安定した後、ＳＷＰ用内部クロックスタート信号２１１９をＨｉｇｈ状態にする（タイミング２５２０）。このとき、クロック切り替え回路４１０は、ＳＷＰ用制御回路１９４４には内部クロック４１２を供給する。   When the SWP internal oscillator 1921 detects that the SWP detection signal 2141 is in a high state, it generates the SWP internal clock 2118 (timing 2510). The clock switching circuit 410 sets the SWP internal clock start signal 2119 to the high state after the SWP internal clock 2118 is stabilized (timing 2520). At this time, the clock switching circuit 410 supplies the internal clock 412 to the SWP control circuit 1944.

リセット制御回路４２０は、ＳＷＰ用内部クロックスタート信号２１１９がＨｉｇｈ状態になったことを検知すると、ＳＷＰリセット信号２１２５をＨｉｇｈ状態にする（タイミング２５２０）。なお、ＳＷＰリセット信号２１２５をＨｉｇｈ状態にするタイミングは、ＳＷＰ検出信号２１４１がＨｉｇｈ状態になったタイミング（タイミング２５１０）でもよい。   When the reset control circuit 420 detects that the SWP internal clock start signal 2119 is in the high state, the reset control circuit 420 sets the SWP reset signal 2125 in the high state (timing 2520). Note that the timing when the SWP reset signal 2125 is set to the High state may be the timing when the SWP detection signal 2141 is set to the High state (timing 2510).

ＳＷＰ制御回路１９４４は、ＳＷＰリセット信号２１２５がＨｉｇｈ状態になったことを検知すると、外部端末にＡＣＴ＿ＳＹＮＣフレームを送信する（ステップ２４０２、タイミング２５３０）。なお、ＳＷＰ制御回路１９４４は、ＳＷＰ検出信号２１４１がＨｉｇｈ状態になったことを検知することにより、外部端末にＡＣＴ＿ＳＹＮＣフレームを送信してもよい。   When the SWP control circuit 1944 detects that the SWP reset signal 2125 is in a high state, the SWP control circuit 1944 transmits an ACT_SYNC frame to the external terminal (step 2402, timing 2530). Note that the SWP control circuit 1944 may transmit the ACT_SYNC frame to the external terminal by detecting that the SWP detection signal 2141 is in a high state.

ＡＣＴ＿ＳＹＮＣフレームを受信した外部端末は、処理装置１００にＡＣＴ＿ＰＯＷＥＲ＿ＭＯＤＥフレームを送信する（ステップ２４０３、タイミング２５４０）。ＡＣＴ＿ＰＯＷＥＲ＿ＭＯＤＥフレームを受信した処理装置１００は、外部端末にＡＣＴ＿ＲＥＡＤＹフレームを送信する（ステップ２４０４、タイミング２５５０）。   The external terminal that has received the ACT_SYNC frame transmits an ACT_POWER_MODE frame to the processing apparatus 100 (step 2403, timing 2540). The processing apparatus 100 that has received the ACT_POWER_MODE frame transmits an ACT_READY frame to the external terminal (step 2404, timing 2550).

以上の処理が正常に行われた場合のみ、ＵＳＢインタフェースでの動作中にＳＷＰインタフェースが活性化され、処理装置１００は、ＵＳＢインタフェースとＳＷＰインタフェースの両方を同時に使用して動作することができる。   Only when the above processing is normally performed, the SWP interface is activated during the operation with the USB interface, and the processing apparatus 100 can operate using both the USB interface and the SWP interface at the same time.

処理装置１００がＩＳＯ７８１６インタフェースで動作しているとき、ＳＷＰ検出回路２１４０が、ＳＷＰ＿Ｉ／Ｏ１９１７がＬｏｗ状態からＨｉｇｈ状態に変化したことを検知すると（ステップ２４１１）、ＳＷＰ活性化手順を開始する。このとき、ＳＷＰ検出回路２１４０は、ＳＷＰ検出信号２１４１をＨｉｇｈ状態にする（タイミング２６１０）。   When the processing apparatus 100 is operating with the ISO 7816 interface, when the SWP detection circuit 2140 detects that the SWP_I / O 1917 has changed from the low state to the high state (step 2411), the SWP activation procedure is started. At this time, the SWP detection circuit 2140 sets the SWP detection signal 2141 to a high state (timing 2610).

ＳＷＰ用内部オシレータ１９２１は、ＳＷＰ検出信号２１４１がＨｉｇｈ状態になったことを検知すると、ＳＷＰ用内部クロック２１１８を生成する（ステップ２４１２、タイミング２６１０）。クロック切り替え回路４１０は、ＳＷＰ用内部クロック２１１８が安定した後、ＳＷＰ用内部クロックスタート信号２１１９をＨｉｇｈ状態にし、外部クロック４１１およびＳＷＰ用内部クロック２１１８の両方が供給されたことを確認した後、クロック切り替え信号４１７をＨｉｇｈ状態にする（タイミング２６２０）。また、リセット制御回路４２０は、ＳＷＰ用内部クロックスタート信号２１１９がＨｉｇｈ状態になったことを検知すると、ＳＷＰリセット信号２１２５をＨｉｇｈ状態にする（タイミング２６２０）。   When the SWP internal oscillator 1921 detects that the SWP detection signal 2141 is in a high state, it generates the SWP internal clock 2118 (step 2412, timing 2610). After the SWP internal clock 2118 is stabilized, the clock switching circuit 410 sets the SWP internal clock start signal 2119 to the High state, and after confirming that both the external clock 411 and the SWP internal clock 2118 are supplied, The switching signal 417 is set to the high state (timing 2620). When the reset control circuit 420 detects that the SWP internal clock start signal 2119 is in a high state, the reset control circuit 420 sets the SWP reset signal 2125 in a high state (timing 2620).

ＣＰＵ１４１は、クロック切り替え信号４１７がＨｉｇｈ状態になったことを検知すると、スリープ状態に移行するために必要な処理（レジスタの設定や現在の状態の保存等）およびＳＷＰインタフェースの処理に関するリセット処理を行う。必要な処理が完了した後、スリープ信号４１６をＨｉｇｈ状態にし、スリープ状態に移行する（ステップ２４１３、タイミング２６３０）。   When the CPU 141 detects that the clock switching signal 417 is in the high state, the CPU 141 performs processing necessary for shifting to the sleep state (register setting, saving of the current state, etc.) and reset processing related to SWP interface processing. . After the necessary processing is completed, the sleep signal 416 is set to the high state and the sleep state is entered (step 2413, timing 2630).

クロック切り替え回路４１０は、スリープ信号４１６がＨｉｇｈ状態になったことを検知すると、システムクロック４１３を外部クロック４１１からＳＷＰ用内部クロック２１１８へと切り替える（ステップ２４１４、タイミング２６４０）。システムクロック４１３を切り替えた後、ＣＰＵ１４１に割り込み信号を送信し、ＣＰＵ１４１の動作を再開させる（ステップ２４１５）。その際に、クロック切り替え回路４１０は、クロック切り替え信号４１７およびスリープ信号４１６をＬｏｗ状態にする（タイミング２６４０）。   When the clock switching circuit 410 detects that the sleep signal 416 is in a high state, the clock switching circuit 410 switches the system clock 413 from the external clock 411 to the SWP internal clock 2118 (step 2414, timing 2640). After switching the system clock 413, an interrupt signal is transmitted to the CPU 141 to restart the operation of the CPU 141 (step 2415). At that time, the clock switching circuit 410 sets the clock switching signal 417 and the sleep signal 416 to the Low state (timing 2640).

ＣＰＵ１４１の動作再開後、ＳＷＰ制御回路１９４４は、外部端末にＡＣＴ＿ＳＹＮＣフレームを送信する（ステップ２４１６、タイミング２６５０）。ＡＣＴ＿ＳＹＮＣフレームを受信した外部端末は、処理装置１００にＡＣＴ＿ＰＯＷＥＲ＿ＭＯＤＥフレームを送信する（ステップ２４１７）。ＡＣＴ＿ＰＯＷＥＲ＿ＭＯＤＥフレームを受信した処理装置１００は、外部端末にＡＣＴ＿ＲＥＡＤＹフレームを送信する（ステップ２４１８）。   After the operation of the CPU 141 is resumed, the SWP control circuit 1944 transmits an ACT_SYNC frame to the external terminal (step 2416, timing 2650). The external terminal that has received the ACT_SYNC frame transmits an ACT_POWER_MODE frame to the processing apparatus 100 (step 2417). The processing apparatus 100 that has received the ACT_POWER_MODE frame transmits an ACT_READY frame to the external terminal (step 2418).

以上の処理が正常に行われた場合のみ、ＩＳＯ７８１６インタフェースでの動作中にＳＷＰインタフェースが活性化され、処理装置１００は、ＩＳＯ７８１６インタフェースとＳＷＰインタフェースの両方を同時に使用して動作することができる。なお、ＩＳＯ７８１６インタフェースでの動作中にＳＷＰインタフェース活性化手順を行う際に、ＵＳＢインタフェースでの動作中にＳＷＰインタフェース活性化手順を行う場合と同様に、外部クロックからＳＷＰ用内部クロック２１１８へのシステムクロック４１３の切り替えを行わず、システムクロック４１３を外部クロック４１１のまま動作するようにしてもよい。   Only when the above processing is normally performed, the SWP interface is activated during the operation of the ISO 7816 interface, and the processing apparatus 100 can operate using both the ISO 7816 interface and the SWP interface at the same time. Note that when performing the SWP interface activation procedure during operation with the ISO 7816 interface, the system clock from the external clock to the SWP internal clock 2118 is the same as when performing the SWP interface activation procedure during operation with the USB interface. The system clock 413 may be operated as the external clock 411 without switching 413.

処理装置１００がＵＳＢインタフェースおよびＩＳＯ７８１６インタフェースの両方にて動作中にＳＷＰインタフェースの活性化手順を行う場合は、ステップ２４０１〜ステップ２４０４と同様の方法でＳＷＰインタフェースの活性化を行うものとする。また、処理装置１００がＵＳＢインタフェースおよびＩＳＯ７８１６インタフェースの両方にて動作中にＳＷＰインタフェースの活性化手順を行う場合に、ステップ２４１１〜ステップ２４１８と同様の方法でシステムクロック４１３をＳＷＰ用内部クロック２１１８に切り替えても良い。   When the processing apparatus 100 performs the SWP interface activation procedure while operating with both the USB interface and the ISO 7816 interface, the SWP interface is activated in the same manner as in steps 2401 to 2404. In addition, when the processing apparatus 100 performs the SWP interface activation procedure while operating with both the USB interface and the ISO 7816 interface, the system clock 413 is switched to the SWP internal clock 2118 in the same manner as in steps 2411 to 2418. May be.

以上の処理は、クロック制御回路１３０の他に、ＵＡＲＴ制御回路１４２、ＵＳＢ制御回路１４３や、ＳＷＰ制御回路１９４４を利用することにより、全てハードウェアで行うことが可能であるが、以下では、ＣＰＵ１４１に内蔵されたＲＯＭ等に搭載したファームウェアを用いて、ＩＳＯ７８１６インタフェースでの動作中にＳＷＰインタフェースの活性化を行う方法の例について説明する。   The above processing can be performed entirely by hardware by using the UART control circuit 142, the USB control circuit 143, and the SWP control circuit 1944 in addition to the clock control circuit 130, but in the following, the CPU 141 An example of a method for activating the SWP interface during operation with the ISO 7816 interface using firmware loaded in a ROM or the like built in the PC will be described.

図２７は、本実施の形態の処理装置１００の、ファームウェアを用いたＩＳＯ７８１６インタフェースにて動作中におけるＳＷＰインタフェースの活性化手順の流れの例を表したフロー図である。処理装置１００がＩＳＯ７８１６インタフェースで動作しているとき、ＣＬＫ＿ＳＥＬＥＣＴ１５０１には“００”、ＲＥＳＥＴ＿ＳＥＬＥＣＴ１５０２には“１”、ＭＯＤＥ＿ＳＥＬＥＣＴ１５０３には“００１”、ＵＳＢ＿ＤＥＴＥＣＴ１５１２には“０”がそれぞれ設定されている（ステップ２７００）。   FIG. 27 is a flowchart showing an example of the flow of the activation procedure of the SWP interface during the operation of the ISO 7816 interface using firmware in the processing apparatus 100 of the present embodiment. When the processing apparatus 100 is operating with the ISO7816 interface, “00” is set in the CLK_SELECT 1501, “1” is set in the RESET_SELECT 1502, “001” is set in the MODE_SELECT 1503, and “0” is set in the USB_DETECT 1512 (Step 2700). .

処理装置１００がＩＳＯ７８１６インタフェースで動作しているとき、クロック制御回路１３０もしくはＳＷＰ制御回路１９４４が、ＳＷＰ＿Ｉ／Ｏ１９１７がＬｏｗ状態からＨｉｇｈ状態に変化したことを検知すると、ＣＰＵ１４１に対してＳＷＰ検出割り込みを発生させる（ステップ２７０１）。ファームウェアは、ＳＷＰ検出割り込み関数内で、ＣＬＫ＿ＳＥＬＥＣＴ１５０１に“１０”を設定し（ステップ２７０２）、スリープ命令を実行してＣＰＵ１４１をスリープ状態に移行させる（ステップ２７０３）。   When the processing device 100 is operating with the ISO 7816 interface, when the clock control circuit 130 or the SWP control circuit 1944 detects that the SWP_I / O 1917 has changed from the low state to the high state, it generates a SWP detection interrupt to the CPU 141. (Step 2701). In the SWP detection interrupt function, the firmware sets “10” to CLK_SELECT 1501 (step 2702), executes the sleep instruction, and shifts the CPU 141 to the sleep state (step 2703).

スリープ命令が実行されるとスリープ信号４１６がＨｉｇｈ状態となるため、クロック切り替え回路４１０がシステムクロック４１３をＳＷＰ用内部クロック２１１８へと切り替え、ＣＰＵ１４１に割り込み信号を送信し、ＣＰＵ１４１の動作を再開させる（ステップ２７０４）。ＣＰＵ１４１の動作が再開した後、ファームウェアは、外部端末にＡＣＴ＿ＳＹＮＣフレームを送信する（ステップ２７０５）。   When the sleep instruction is executed, the sleep signal 416 is in a high state, so the clock switching circuit 410 switches the system clock 413 to the SWP internal clock 2118, transmits an interrupt signal to the CPU 141, and resumes the operation of the CPU 141 ( Step 2704). After the operation of the CPU 141 resumes, the firmware transmits an ACT_SYNC frame to the external terminal (step 2705).

ＡＣＴ＿ＳＹＮＣフレームを受信した外部端末は、処理装置１００にＡＣＴ＿ＰＯＷＥＲ＿ＭＯＤＥフレームを送信する（ステップ２７０６）。ＡＣＴ＿ＰＯＷＥＲ＿ＭＯＤＥフレームを受信した処理装置１００は、外部端末にＡＣＴ＿ＲＥＡＤＹフレームを送信する（ステップ２７０７）。   The external terminal that has received the ACT_SYNC frame transmits an ACT_POWER_MODE frame to the processing apparatus 100 (step 2706). Receiving the ACT_POWER_MODE frame, the processing device 100 transmits the ACT_READY frame to the external terminal (step 2707).

以上の処理が正常に行われた場合のみ、ＩＳＯ７８１６インタフェースでの動作中にＳＷＰインタフェースが活性化され、処理装置１００は、ＩＳＯ７８１６インタフェースとＳＷＰインタフェースの両方を同時に使用して動作することができる。なお、処理装置１００がＵＳＢインタフェース、もしくはＩＳＯ７８１６インタフェースとＵＳＢインタフェースの両方で動作中に、ＳＷＰインタフェース活性化手順においてシステムクロック４１３を内部クロック４１２からＳＷＰ用クロック２１１８に切り替える場合も、ステップ２７０１〜ステップ２７０７と同様の手順で行うことが可能である。   Only when the above processing is normally performed, the SWP interface is activated during the operation of the ISO 7816 interface, and the processing apparatus 100 can operate using both the ISO 7816 interface and the SWP interface at the same time. Even when the processing device 100 is operating with the USB interface or both the ISO 7816 interface and the USB interface, the system clock 413 is switched from the internal clock 412 to the SWP clock 2118 in the SWP interface activation procedure. The same procedure can be used.

次に、本実施の形態の処理装置１００が、ＩＳＯ７８１６インタフェースおよびＳＷＰインタフェースの両方にて動作中に、ＳＷＰインタフェースを非活性化する方法について説明する。なお、ＩＳＯ７８１６インタフェースおよびＳＷＰインタフェースの両方にて動作中にＩＳＯ７８１６インタフェースを非活性化する際は、実施の形態１の図１１におけるステップ１１０１〜ステップ１１０２およびタイミング１２１０〜タイミング１２２０と同様の手順で行うことができる。   Next, a method for deactivating the SWP interface while the processing apparatus 100 according to the present embodiment is operating with both the ISO 7816 interface and the SWP interface will be described. When deactivating the ISO 7816 interface during operation with both the ISO 7816 interface and the SWP interface, the same procedure as in steps 1101 to 1102 and timings 1210 to 1220 in FIG. 11 of the first embodiment is performed. Can do.

図２８は、本実施の形態の処理装置１００の、ＩＳＯ７８１６インタフェースおよびＳＷＰインタフェースの両方にて動作中におけるＳＷＰインタフェースの非活性化手順の流れの例を表したフロー図である。また、図２９は、本実施の形態の処理装置１００の、ＩＳＯ７８１６インタフェースおよびＳＷＰインタフェースの両方にて動作中におけるＳＷＰインタフェースの非活性化手順のタイミングチャートの例である。   FIG. 28 is a flowchart showing an example of the flow of the deactivation procedure of the SWP interface during the operation of both the ISO 7816 interface and the SWP interface of the processing apparatus 100 of the present embodiment. FIG. 29 is an example of a timing chart of the SWP interface deactivation procedure during the operation of both the ISO 7816 interface and the SWP interface of the processing apparatus 100 according to the present embodiment.

処理装置１００がＩＳＯ７８１６インタフェースおよびＳＷＰインタフェースの両方にて動作している際に、ＳＷＰ検出回路２１４０が、ＳＷＰ＿Ｉ／Ｏ１９１７がＤｅ−Ａｃｔｉｖｅ状態になったことを検知した場合（ステップ２８０１）、ＳＷＰインタフェース非活性化手順を開始する。ＳＷＰ検出回路２１４０は、ＳＷＰ＿Ｉ／Ｏ１９１７がＤｅ−Ａｃｔｉｖｅ状態になったことを検知すると、ＳＷＰ検出信号２１４１をＬｏｗ状態にする（タイミング２９１０）。   When the processing apparatus 100 is operating with both the ISO 7816 interface and the SWP interface, if the SWP detection circuit 2140 detects that the SWP_I / O 1917 is in the De-Active state (step 2801), the SWP interface is not used. Start the activation procedure. When the SWP detection circuit 2140 detects that the SWP_I / O 1917 is in the De-Active state, the SWP detection circuit 2140 sets the SWP detection signal 2141 in the Low state (timing 2910).

ＣＰＵ１４１は、ＳＷＰ検出信号２１４１がＬｏｗ状態になったことを検知すると、スリープ状態に移行するために必要な処理（レジスタの設定や現在の状態の保存等）を行う。必要な処理が完了した後、スリープ信号４１６をＨｉｇｈ状態にし、スリープ状態に移行する（ステップ２８０２、タイミング２９２０）。   When the CPU 141 detects that the SWP detection signal 2141 is in the low state, the CPU 141 performs processing (register setting, saving of the current state, etc.) necessary for shifting to the sleep state. After the necessary processing is completed, the sleep signal 416 is set to the high state and the sleep state is entered (step 2802, timing 2920).

クロック切り替え回路４１０は、スリープ信号４１６がＨｉｇｈ状態になったことを検
知すると、システムクロック４１３をＳＷＰ用内部クロック２１１８から外部クロック４１１へと切り替える（ステップ２８０３、タイミング２９３０）。このとき、ＳＷＰ用内部クロック２１１８は停止してもよい。なお、ＳＷＰ用内部クロックスタート信号２１１９をＬｏｗ状態にすることによりＳＷＰ用内部クロック２１１８を停止させることも可能である（タイミング２９３０）。 When the clock switching circuit 410 detects that the sleep signal 416 is in a high state, the clock switching circuit 410 switches the system clock 413 from the SWP internal clock 2118 to the external clock 411 (step 2803, timing 2930). At this time, the SWP internal clock 2118 may be stopped. Note that the SWP internal clock 2118 can be stopped by setting the SWP internal clock start signal 2119 to the Low state (timing 2930).

システムクロック４１３の切り替え後、ＣＰＵ１４１に割り込み信号を送信し、外部クロック４１１にてＣＰＵ１４１の動作を再開させる（ステップ２８０４、タイミング２９４０）。以上の処理が正常に行われたとき、ＳＷＰインタフェースは非活性化され、処理装置１００は、ＩＳＯ７８１６インタフェースのみで動作することになる。   After switching the system clock 413, an interrupt signal is transmitted to the CPU 141, and the operation of the CPU 141 is resumed by the external clock 411 (step 2804, timing 2940). When the above processing is normally performed, the SWP interface is deactivated, and the processing apparatus 100 operates only with the ISO7816 interface.

以上の処理は、クロック制御回路１３０の他に、ＵＡＲＴ制御回路１４４やＳＷＰ制御回路１９４４を利用することにより、全てハードウェアで行うことが可能であるが、以下では、ＣＰＵ１４１に内蔵されたＲＯＭに搭載したファームウェアを用いてＩＳＯ７８１６インタフェースおよびＳＷＰインタフェースの両方にて動作中にＳＷＰインタフェースの非活性化を行う方法の例について説明する。   The above processing can be performed entirely by hardware by using the UART control circuit 144 and the SWP control circuit 1944 in addition to the clock control circuit 130. However, in the following, the ROM is built in the CPU 141. An example of a method for deactivating the SWP interface while operating on both the ISO 7816 interface and the SWP interface using the installed firmware will be described.

図３０は、本実施の形態の処理装置１００の、ファームウェアを用いたＩＳＯ７８１６インタフェースおよびＳＷＰインタフェースの両方にて動作中におけるＳＷＰインタフェースの非活性化手順の流れの例を表したフロー図である。処理装置１００がＩＳＯ７８１６インタフェースおよびＳＷＰインタフェースの両方にて動作しているとき、ＣＬＫ＿ＳＥＬＥＣＴ１５０１には“１０”、ＲＥＳＥＴ＿ＳＥＬＥＣＴ１５０２には“０”、ＭＯＤＥ＿ＳＥＬＥＣＴ１５０３には“１０１”、ＵＳＢ＿ＤＥＴＥＣＴ１５１２には“１”がそれぞれ設定されている（ステップ３０００）。   FIG. 30 is a flowchart showing an example of the flow of the deactivation procedure of the SWP interface during the operation of both the ISO 7816 interface and the SWP interface using firmware in the processing apparatus 100 of the present embodiment. When the processing device 100 is operating with both the ISO7816 interface and the SWP interface, “10” is set in the CLK_SELECT 1501, “0” is set in the RESET_SELECT 1502, “101” is set in the MODE_SELECT 1503, and “1” is set in the USB_DETECT 1512. (Step 3000).

ＳＷＰ検出回路２１４０もしくはＳＷＰ制御回路１９４４が、ＳＷＰ＿Ｉ／Ｏ１９１７がＤｅ−Ａｃｔｉｖｅ状態になったことを検知すると、ＣＰＵ１４１にＳＷＰ非活性化割り込みを発生させる（ステップ３００１）。ファームウェアは、ＳＷＰ非活性化割り込み関数内で、ＣＬＫ＿ＳＥＬＥＣＴ１５０１に“００”を設定し（ステップ３００２）、スリープ命令を実行してＣＰＵ１４１をスリープ状態に移行させる（ステップ３００３）。   When the SWP detection circuit 2140 or the SWP control circuit 1944 detects that the SWP_I / O 1917 is in the De-Active state, it causes the CPU 141 to generate an SWP deactivation interrupt (step 3001). The firmware sets “00” to CLK_SELECT 1501 in the SWP deactivation interrupt function (step 3002), executes the sleep instruction, and shifts the CPU 141 to the sleep state (step 3003).

スリープ命令が実行されるとスリープ信号４１６がＨｉｇｈ状態となるため、クロック切り替え回路４１０がシステムクロック４１３を外部クロック４１１へと切り替え、ＣＰＵ１４１に割り込み信号を送信し、ＣＰＵ１４１の動作を再開させる（ステップ３００４）。以上の処理が正常に行われたとき、ＳＷＰインタフェースは非活性化され、処理装置１００は、ＩＳＯ７８１６インタフェースのみで動作することになる。   When the sleep command is executed, the sleep signal 416 is in a high state, so the clock switching circuit 410 switches the system clock 413 to the external clock 411, transmits an interrupt signal to the CPU 141, and resumes the operation of the CPU 141 (step 3004). ). When the above processing is normally performed, the SWP interface is deactivated, and the processing apparatus 100 operates only with the ISO7816 interface.

処理装置１００がＵＳＢインタフェースおよびＳＷＰインタフェースにて動作している際に、ＵＳＢインタフェースの非活性化によってシステムクロック４１３のクロック系統を変更する場合は、実施の形態１の図１１のステップ１１１１〜ステップ１１１４、もしくは図１８のステップ１８１１〜ステップ１８１４と同様な手順によって行うことができる。また、ＳＷＰインタフェースの非活性化によってシステムクロック４１３のクロック系統を変更する場合は、図２８のステップ２８０１〜ステップ２８０４、もしくは図３０のステップ３００１〜ステップ３００４と同様な手順によって行うことができる。   When the processing system 100 is operating with the USB interface and the SWP interface, when the clock system of the system clock 413 is changed by deactivation of the USB interface, Steps 1111 to 1114 in FIG. Alternatively, it can be performed by the same procedure as Step 1811 to Step 1814 of FIG. Further, when the clock system of the system clock 413 is changed by deactivation of the SWP interface, it can be performed by the same procedure as Step 2801 to Step 2804 in FIG. 28 or Step 3001 to Step 3004 in FIG.

以上に説明したように、本実施の形態の処理装置１００によれば、ＳＷＰに準拠したデータ転送を行うためのＳＷＰインタフェースを有する場合であっても、システムクロック４１３を外部クロック４１１、内部クロック４１２、およびＳＷＰ用内部クロック２１１８との間で切り替えることができ、かつ、クロック切り替えの際のノイズによるＣＰＵ１４１の誤動作がない手段にて切り替えることが可能となる。   As described above, according to the processing apparatus 100 of the present embodiment, the system clock 413 is the external clock 411 and the internal clock 412 even when the SWP interface for performing data transfer conforming to SWP is provided. , And the SWP internal clock 2118, and can be switched by means that does not cause a malfunction of the CPU 141 due to noise at the time of clock switching.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

本発明は、データ転送のための複数のインタフェースを有する処理装置およびそのクロック制御方法、特にＩＳＯ７８１６に準拠したＩＣカード等の処理装置に利用可能である。   The present invention can be used for a processing apparatus having a plurality of interfaces for data transfer and a clock control method thereof, particularly a processing apparatus such as an IC card conforming to ISO7816.

本発明の実施の形態１である処理装置の内部構成の例を示した図である。It is the figure which showed the example of the internal structure of the processing apparatus which is Embodiment 1 of this invention. 本発明の実施の形態１の処理装置における外部端子の配置例を示した図である。It is the figure which showed the example of arrangement | positioning of the external terminal in the processing apparatus of Embodiment 1 of this invention. 本発明の実施の形態１の処理装置における初期動作の流れの一例を示した図である。It is the figure which showed an example of the flow of the initial stage operation | movement in the processing apparatus of Embodiment 1 of this invention. 本発明の実施の形態１の処理装置におけるクロック制御回路に含まれるモジュールの構成例を示した図である。It is the figure which showed the structural example of the module contained in the clock control circuit in the processing apparatus of Embodiment 1 of this invention. 本発明の実施の形態１の処理装置におけるＵＳＢインタフェースの活性化手順およびＩＳＯ７８１６インタフェースの活性化手順の例を表したフロー図である。It is a flowchart showing the example of the activation procedure of the USB interface in the processing apparatus of Embodiment 1 of this invention, and the activation procedure of the ISO7816 interface. 本発明の実施の形態１の処理装置におけるＵＳＢインタフェースの活性化手順のタイミングチャートの例である。It is an example of the timing chart of the activation procedure of the USB interface in the processing apparatus of Embodiment 1 of this invention. 本発明の実施の形態１の処理装置におけるＩＳＯ７８１６インタフェースの活性化手順のタイミングチャートの例である。It is an example of the timing chart of the activation procedure of the ISO7816 interface in the processing apparatus of Embodiment 1 of this invention. 本発明の実施の形態１の処理装置のＵＳＢインタフェースにて動作中におけるＩＳＯ７８１６インタフェースの活性化手順、およびＩＳＯ７８１６インタフェースにて動作中におけるＵＳＢインタフェースの活性化手順の例を表したフロー図である。It is the flowchart showing the example of the activation procedure of the ISO7816 interface in operation | movement with the USB interface of the processing apparatus of Embodiment 1 of this invention, and the activation procedure of the USB interface in operation | movement with the ISO7816 interface. 本発明の実施の形態１の処理装置のＵＳＢインタフェースにて動作中におけるＩＳＯ７８１６インタフェースの活性化手順のタイミングチャートの例である。It is an example of the timing chart of the activation procedure of the ISO7816 interface in operation | movement with the USB interface of the processing apparatus of Embodiment 1 of this invention. 本発明の実施の形態１の処理装置のＩＳＯ７８１６インタフェースにて動作中におけるＵＳＢインタフェースの活性化手順のタイミングチャートの例である。It is an example of the timing chart of the activation procedure of the USB interface during operation | movement with the ISO7816 interface of the processing apparatus of Embodiment 1 of this invention. 本発明の実施の形態１の処理装置の、両方のインタフェースにて動作中におけるＩＳＯ７８１６インタフェースの非活性化手順、および両方のインタフェースにて動作中におけるＵＳＢインタフェースの非活性化手順の例を表したフロー図である。The flow showing an example of the deactivation procedure of the ISO 7816 interface while operating on both interfaces and the deactivation procedure of the USB interface while operating on both interfaces of the processing apparatus according to the first embodiment of the present invention. FIG. 本発明の実施の形態１の処理装置の、両方のインタフェースにて動作中におけるＩＳＯ７８１６インタフェースの非活性化手順のタイミングチャートの例である。It is an example of the timing chart of the deactivation procedure of the ISO7816 interface in operation | movement in both the interfaces of the processing apparatus of Embodiment 1 of this invention. 本発明の実施の形態１の処理装置の、両方のインタフェースにて動作中におけるＵＳＢインタフェースの非活性化手順のタイミングチャートの例である。It is an example of the timing chart of the deactivation procedure of the USB interface in operation | movement in both the interfaces of the processing apparatus of Embodiment 1 of this invention. 本発明の実施の形態２の処理装置の内部構成の例を示した図である。It is the figure which showed the example of the internal structure of the processing apparatus of Embodiment 2 of this invention. 本発明の実施の形態１の処理装置におけるＵＳＢインタフェースおよびＩＳＯ７８１６インタフェースの活性化の際に使用するレジスタの構成例の一部を示した図である。It is the figure which showed a part of example of a structure of the register | resistor used in the case of activation of the USB interface and ISO7816 interface in the processing apparatus of Embodiment 1 of this invention. 本発明の実施の形態１の処理装置におけるファームウェアを用いたＵＳＢインタフェースの活性化手順およびＩＳＯ７８１６インタフェースの活性化手順の例を表したフロー図である。It is the flowchart showing the example of the activation procedure of the USB interface using the firmware in the processing apparatus of Embodiment 1 of this invention, and the activation procedure of the ISO7816 interface. 本発明の実施の形態１の処理装置の、ファームウェアを用いたＵＳＢインタフェースにて動作中におけるＩＳＯ７８１６インタフェースの活性化手順、およびＩＳＯ７８１６インタフェースにて動作中におけるＵＳＢインタフェースの活性化手順の例を表したフロー図である。The flow showing the example of the activation procedure of the ISO7816 interface in operation | movement with the USB interface using firmware of the processing apparatus of Embodiment 1 of this invention, and the activation procedure of the USB interface in operation | movement with the ISO7816 interface FIG. 本発明の実施の形態１の処理装置の、ファームウェアを用いた両方のインタフェースにて動作中におけるＩＳＯ７８１６インタフェースの非活性化手順、および両方のインタフェースにて動作中におけるＵＳＢインタフェースの非活性化手順の例を表したフロー図である。Examples of the deactivation procedure of the ISO 7816 interface while operating on both interfaces using firmware and the deactivation procedure of the USB interface while operating on both interfaces of the processing apparatus according to the first embodiment of the present invention FIG. 本発明の実施の形態３の処理装置の内部構成の例を示した図である。It is the figure which showed the example of the internal structure of the processing apparatus of Embodiment 3 of this invention. 本発明の実施の形態３の処理装置における初期動作の流れの一例を表した図である。It is a figure showing an example of the flow of the initial stage operation | movement in the processing apparatus of Embodiment 3 of this invention. 本発明の実施の形態３の処理装置におけるクロック制御回路に含まれるモジュールの構成例を示した図である。It is the figure which showed the structural example of the module contained in the clock control circuit in the processing apparatus of Embodiment 3 of this invention. 本発明の実施の形態３の処理装置におけるＳＷＰインタフェースの活性化手順のタイミングチャートの例を表した図である。It is a figure showing the example of the timing chart of the activation procedure of the SWP interface in the processing apparatus of Embodiment 3 of this invention. 本発明の実施の形態３の処理装置におけるファームウェアを用いたＳＷＰインタフェースの活性化手順の例を表したフロー図である。It is a flowchart showing the example of the activation procedure of the SWP interface using the firmware in the processing apparatus of Embodiment 3 of this invention. 本発明の実施の形態３の処理装置の、ＵＳＢインタフェースまたはＩＳＯ７８１６インタフェースにて動作中におけるＳＷＰインタフェースの活性化手順の流れの例を表したフロー図である。It is a flowchart showing the example of the flow of the activation procedure of SWP interface in operation | movement by the USB interface or the ISO7816 interface of the processing apparatus of Embodiment 3 of this invention. 本発明の実施の形態３の処理装置の、ＵＳＢインタフェースにて動作中におけるＳＷＰインタフェースの活性化手順のタイミングチャートの例である。It is an example of the timing chart of the activation procedure of the SWP interface during operation | movement with a USB interface of the processing apparatus of Embodiment 3 of this invention. 本発明の実施の形態３の処理装置の、ＩＳＯ７８１６インタフェースにて動作中におけるＳＷＰインタフェースの活性化手順のタイミングチャートの例である。It is an example of the timing chart of the activation procedure of the SWP interface during operation | movement by the ISO7816 interface of the processing apparatus of Embodiment 3 of this invention. 本発明の実施の形態３の処理装置の、ファームウェアを用いたＩＳＯ７８１６インタフェースにて動作中におけるＳＷＰインタフェースの活性化手順の流れの例を表したフロー図である。It is a flowchart showing the example of the flow of the activation procedure of the SWP interface in operation | movement by the ISO7816 interface using firmware of the processing apparatus of Embodiment 3 of this invention. 本発明の実施の形態３の処理装置の、ＩＳＯ７８１６インタフェースおよびＳＷＰインタフェースの両方にて動作中におけるＳＷＰインタフェースの非活性化手順の流れの例を表したフロー図である。It is a flowchart showing the example of the flow of the deactivation procedure of a SWP interface in operation | movement by both the ISO7816 interface and a SWP interface of the processing apparatus of Embodiment 3 of this invention. 本発明の実施の形態３の処理装置の、ＩＳＯ７８１６インタフェースおよびＳＷＰインタフェースの両方にて動作中におけるＳＷＰインタフェースの非活性化手順のタイミングチャートの例である。It is an example of the timing chart of the deactivation procedure of the SWP interface during operation | movement with both the ISO7816 interface and the SWP interface of the processing apparatus of Embodiment 3 of this invention. 本発明の実施の形態３の処理装置の、ファームウェアを用いたＩＳＯ７８１６インタフェースおよびＳＷＰインタフェースの両方にて動作中におけるＳＷＰインタフェースの非活性化手順の流れの例を表したフロー図である。It is a flowchart showing the example of the flow of the deactivation procedure of the SWP interface in operation | movement by both the ISO7816 interface and SWP interface using firmware of the processing apparatus of Embodiment 3 of this invention.

符号の説明Explanation of symbols

１００…処理装置、１１０…ＥＸ＿ＣＬＫ、１１１…ＥＸ＿ＲＥＳＥＴ、１１２…ＵＡＲＴ＿Ｉ／Ｏ、１１３…Ｄ＋、１１４…Ｄ−、１１５…Ｖｃｃ、１１６…ＧＮＤ、１２０…内部オシレータ、１３０…クロック制御回路、１４１…ＣＰＵ、１４２…ＵＡＲＴ制御回路、１４３…ＵＳＢ制御回路、
２０１…Ｃ１端子、２０２…Ｃ２端子、２０３…Ｃ３端子、２０４…Ｃ４端子、２０５…Ｃ５端子、２０６…Ｃ６端子、２０７…Ｃ７端子、２０８…Ｃ８端子、
４１０…クロック切り替え回路、４１１…外部クロック、４１２…内部クロック、４１３…システムクロック、４１４…外部クロック検出信号、４１５…内部クロックスタート信号、４１６…スリープ信号、４１７…クロック切り替え信号、４２０…リセット制御回路、４２１…外部リセット、４２２…システムリセット、４２３…ＵＡＲＴリセット、４２４…ＵＳＢリセット、４３０…ＵＳＢ検出回路、４３１…ＵＳＢ検出信号、
１４０１…コマンド解析モジュール、
１５０１…ＣＬＫ＿ＳＥＬＥＣＴ、１５０２…ＲＥＳＥＴ＿ＳＥＬＥＣＴ、１５０３…ＭＯＤＥ＿ＳＥＬＥＣＴ、１５１１…ＤＰＰＵ、１５１２…ＵＳＢ＿ＤＥＴＥＣＴ、１５１３…ＵＳＢ＿ＭＯＤＥ、１５２１…ＤＰ、１５２２…ＤＭ、
１９１７…ＳＷＰ＿Ｉ／Ｏ、１９２１…ＳＷＰ用内部オシレータ、１９４４…ＳＷＰ制御回路、
２１１８…ＳＷＰ用内部クロック、２１１９…ＳＷＰ用内部クロックスタート信号、２１２５…ＳＷＰリセット、２１４０…ＳＷＰ検出回路、２１４１…ＳＷＰ検出信号。 DESCRIPTION OF SYMBOLS 100 ... Processing apparatus, 110 ... EX_CLK, 111 ... EX_RESET, 112 ... UART_I / O, 113 ... D +, 114 ... D-, 115 ... Vcc, 116 ... GND, 120 ... Internal oscillator, 130 ... Clock control circuit, 141 ... CPU 142 ... UART control circuit, 143 ... USB control circuit,
201 ... C1 terminal, 202 ... C2 terminal, 203 ... C3 terminal, 204 ... C4 terminal, 205 ... C5 terminal, 206 ... C6 terminal, 207 ... C7 terminal, 208 ... C8 terminal,
410: clock switching circuit, 411: external clock, 412 ... internal clock, 413 ... system clock, 414 ... external clock detection signal, 415 ... internal clock start signal, 416 ... sleep signal, 417 ... clock switching signal, 420 ... reset control Circuit, 421 ... External reset, 422 ... System reset, 423 ... UART reset, 424 ... USB reset, 430 ... USB detection circuit, 431 ... USB detection signal,
1401 ... Command analysis module,
1501 ... CLK_SELECT, 1502 ... RESET_SELECT, 1503 ... MODE_SELECT, 1511 ... DPPU, 1512 ... USB_DETECT, 1513 ... USB_MODE, 1521 ... DP, 1522 ... DM,
1917 ... SWP_I / O, 1921 ... SWP internal oscillator, 1944 ... SWP control circuit,
2118 ... SWP internal clock, 2119 ... SWP internal clock start signal, 2125 ... SWP reset, 2140 ... SWP detection circuit, 2141 ... SWP detection signal.

Claims (8)

外部端末から供給される外部クロックに同期して前記外部端末との間でデータ転送を行う第１のインタフェースおよびその制御回路と、クロックを生成するクロック生成回路と、前記クロック生成回路で生成された内部クロックを用いて前記外部端末との間でデータ転送を行う第２のインタフェースおよびその制御回路とを有する処理装置であって、
該処理装置が前記外部端末との間でデータ転送を行うために使用するインタフェースに応じて、該処理装置内のＣＰＵおよびその他のモジュールが利用するシステムクロックを、前記外部クロックと前記内部クロックとの間で切り替え、その際に、前記ＣＰＵをスリープ状態にした後に切り替え、切り替えが完了した後に前記ＣＰＵのスリープ状態を解除して動作を再開させるクロック制御回路と、
ＩＳＯ７８１６−２準拠の外部端子とを有し、前記第１のインタフェースは、ＩＳＯ７８１６−３に準拠したデータ転送を行うインタフェースであり、前記第２のインタフェースは、ＩＳＯ７８１６−１２に準拠したＵＳＢ転送を行うインタフェースであり、
前記外部端末との間のデータ転送を行うために使用するインタフェースとして、前記ＩＳＯ７８１６−３に準拠したデータ転送を行うインタフェースと、前記ＩＳＯ７８１６−１２に準拠したＵＳＢ転送を行うインタフェースとを両方同時に使用可能であることを特徴とする処理装置。 A first interface for transferring data to and from the external terminal in synchronization with an external clock supplied from an external terminal and its control circuit, a clock generation circuit for generating a clock, and the clock generation circuit A processing device having a second interface for transferring data to and from the external terminal using an internal clock and a control circuit thereof;
A system clock used by the CPU and other modules in the processing device is determined between the external clock and the internal clock according to an interface used by the processing device to transfer data to and from the external terminal. switch between, on time, switching after the CPU to sleep, a clock control circuit Ru to resume operation to release the sleep state of the CPU after the switching is completed,
An external terminal conforming to ISO 7816-2, the first interface is an interface that performs data transfer conforming to ISO 7816-3, and the second interface performs USB transfer conforming to ISO 7816-12 Interface
As an interface used to transfer data to and from the external terminal, both an interface that performs data transfer conforming to ISO 7816-3 and an interface that performs USB transfer conforming to ISO 7816-12 can be used simultaneously. processing apparatus according to claim der Rukoto. 請求項１記載の処理装置において、
該処理装置が前記外部端末との間でデータ転送を行うために使用するインタフェースに応じて、該処理装置内に供給するリセットを選択するリセット制御回路を有することを特徴とする処理装置。 The processing apparatus according to claim 1, wherein
A processing apparatus, comprising: a reset control circuit that selects a reset to be supplied to the processing apparatus in accordance with an interface used to transfer data to and from the external terminal. 請求項１または２に記載の処理装置において、
前記外部端末との間のデータ転送を行うために使用するインタフェースとして、前記ＩＳＯ７８１６−３に準拠したデータ転送を行うインタフェースと、前記ＩＳＯ７８１６−１２に準拠したＵＳＢ転送を行うインタフェースとを両方同時に使用する場合は、前記システムクロックとして前記内部クロックを使用し、前記外部端末との間のデータ転送を行うために使用するインタフェースとして、前記ＩＳＯ７８１６−３に準拠したデータ転送を行うインタフェースを使用している際に、前記ＩＳＯ７８１６−１２に準拠したＵＳＢ転送を行うインタフェースが活性化された場合は、前記システムクロックを前記外部クロックから前記内部クロックに切り替えることを特徴とする処理装置。 The processing apparatus according to claim 1 or 2 ,
As an interface used to transfer data to and from the external terminal, an interface that performs data transfer conforming to the ISO 7816-3 and an interface that performs USB transfer conforming to the ISO 7816-12 are simultaneously used. In this case, when the internal clock is used as the system clock, and an interface that performs data transfer conforming to ISO 7816-3 is used as an interface that is used to perform data transfer with the external terminal. In addition, when an interface that performs USB transfer in conformity with the ISO 7816-12 is activated, the processing clock is switched from the external clock to the internal clock. 請求項１または２に記載の処理装置において、
前記外部端末との間のデータ転送を行うために使用するインタフェースとして、前記ＩＳＯ７８１６−３に準拠したデータ転送を行うインタフェースと、前記ＩＳＯ７８１６−１２に準拠したＵＳＢ転送を行うインタフェースとを両方同時に使用する場合は、前記システムクロックとして前記外部クロックを使用し、前記外部端末との間のデータ転送を行うために使用するインタフェースとして、前記ＩＳＯ７８１６−１２に準拠したＵＳＢ転送を行うインタフェースを使用している際に、前記外部クロックの供給を検知した場合は、前記システムクロックを前記内部クロックから前記外部クロックに切り替えることを特徴とする処理装置。 The processing apparatus according to claim 1 or 2 ,
As an interface used to transfer data to and from the external terminal, an interface that performs data transfer conforming to the ISO 7816-3 and an interface that performs USB transfer conforming to the ISO 7816-12 are simultaneously used. In this case, when the external clock is used as the system clock, and an interface that performs USB transfer conforming to the ISO7816-12 is used as an interface used to perform data transfer with the external terminal. In addition, when the supply of the external clock is detected, the system clock is switched from the internal clock to the external clock. 請求項３記載の処理装置において、
前記外部端末との間のデータ転送を行うために使用するインタフェースとして、前記ＩＳＯ７８１６−３に準拠したデータ転送を行うインタフェースと、前記ＩＳＯ７８１６−１２に準拠したＵＳＢ転送を行うインタフェースとを両方同時に使用し、前記システムクロックとして前記内部クロックを使用している場合において、前記ＩＳＯ７８１６−１２に準拠したＵＳＢ転送を行うインタフェースが非活性化された場合は、前記システムクロックを前記内部クロックから前記外部クロックに切り替えることを特徴とする処理装置。 The processing apparatus according to claim 3 , wherein
As an interface used to transfer data to and from the external terminal, an interface that performs data transfer conforming to the ISO7816-3 and an interface that performs USB transfer conforming to the ISO7816-12 are used at the same time. When the internal clock is used as the system clock and the USB transfer interface compliant with the ISO7816-12 is deactivated, the system clock is switched from the internal clock to the external clock. The processing apparatus characterized by the above-mentioned. 請求項４記載の処理装置において、
前記外部端末との間のデータ転送を行うために使用するインタフェースとして、前記ＩＳＯ７８１６−３に準拠したデータ転送を行うインタフェースと、前記ＩＳＯ７８１６−１２に準拠したＵＳＢ転送を行うインタフェースとを両方同時に使用し、前記システムクロックとして前記外部クロックを使用している場合において、前記ＩＳＯ７８１６−３に準拠したデータ転送を行うインタフェースが非活性化された場合は、前記システムクロックを前記外部クロックから前記内部クロックに切り替えることを特徴とする処理装置。 The processing apparatus according to claim 4 , wherein
As an interface used to transfer data to and from the external terminal, an interface that performs data transfer conforming to the ISO7816-3 and an interface that performs USB transfer conforming to the ISO7816-12 are used at the same time. When the external clock is used as the system clock and the interface that performs data transfer conforming to the ISO7816-3 is deactivated, the system clock is switched from the external clock to the internal clock. The processing apparatus characterized by the above-mentioned. 外部端末から供給される外部クロックに同期して前記外部端末との間でデータ転送を行う第１のインタフェースおよびその制御回路と、クロックを生成する第１のクロック生成回路と、前記第１のクロック生成回路で生成された第１の内部クロックを用いて前記外部端末との間でデータ転送を行う第２のインタフェースおよびその制御回路と、クロックを生成する第２のクロック生成回路と、前記第２のクロック生成回路で生成された第２の内部クロックを用いて前記外部端末との間でデータ転送を行う第３のインタフェースおよびその制御回路とを有する処理装置であって、
該処理装置が前記外部端末との間でデータ転送を行うために使用するインタフェースに応じて、該処理装置内のＣＰＵおよびその他のモジュールが利用するシステムクロックを、前記外部クロックと前記第１の内部クロックと前記第２の内部クロックとの間で切り替え、その際に、前記ＣＰＵをスリープ状態にした後に切り替え、切り替えが完了した後に前記ＣＰＵのスリープ状態を解除して動作を再開させるクロック制御回路と、
ＩＳＯ７８１６−２準拠の外部端子とを有し、前記第１のインタフェースは、ＩＳＯ７８１６−３に準拠したデータ転送を行うインタフェースであり、前記第２のインタフェースは、ＩＳＯ７８１６−１２に準拠したＵＳＢ転送を行うインタフェースであり、前記第３のインタフェースは、前記外部端末内のＲＦ回路とデータ転送を行うインタフェースであり、
前記外部端末との間のデータ転送を行うために使用するインタフェースとして、前記ＩＳＯ７８１６−３に準拠したデータ転送を行うインタフェースと、前記ＩＳＯ７８１６−１２に準拠したＵＳＢ転送を行うインタフェースと、前記外部端末のＲＦ回路とデータ転送を行うインタフェースの内のいずれか２つ以上のインタフェースを同時に使用可能であることを特徴とする処理装置。 A first interface for transferring data to and from the external terminal in synchronization with an external clock supplied from an external terminal, a control circuit for the first interface, a first clock generation circuit for generating a clock, and the first clock A second interface for transferring data to and from the external terminal using the first internal clock generated by the generation circuit and its control circuit; a second clock generation circuit for generating a clock; and the second A processing apparatus having a third interface for transferring data to and from the external terminal using the second internal clock generated by the clock generation circuit and a control circuit for the third interface,
The system clock used by the CPU and other modules in the processing device is changed to the external clock and the first internal depending on the interface used by the processing device to transfer data to and from the external terminal. switching between the clock and the second internal clock when the switching after the CPU to sleep, a clock control circuit we leave for wake of the CPU to resume operation after the switching is completed When,
An external terminal conforming to ISO 7816-2, the first interface is an interface that performs data transfer conforming to ISO 7816-3, and the second interface performs USB transfer conforming to ISO 7816-12 The third interface is an interface that performs data transfer with an RF circuit in the external terminal;
As an interface used for data transfer with the external terminal, an interface for performing data transfer in conformity with the ISO 7816-3, an interface for performing USB transfer in conformity with the ISO 7816-12, and an interface of the external terminal processing and wherein simultaneously available der Rukoto any two or more interfaces of the interface for RF circuit and the data transfer. 請求項７記載の処理装置において、
該処理装置が前記外部端末との間でデータ転送を行うために使用するインタフェースに応じて、該処理装置内に供給するリセットを選択するリセット制御回路を有することを特徴とする処理装置。 The processing apparatus according to claim 7 , wherein
A processing apparatus, comprising: a reset control circuit that selects a reset to be supplied to the processing apparatus in accordance with an interface used to transfer data to and from the external terminal.
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