JP5151567B2 - データ通信システムのデットロック回避方法及びそのシステム並びにその制御プログラム - Google Patents
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例えば、パーソナルコンピュータシステムでは、CPU(Central Processing Unit)と入出力装置との間のデータ転送にシリアル転送インタフェースであるPCI Express(Peripheral Component Interconnect Express)が広く用いられている。このPCI Expressは、データをメモリに書き込むときにその書き込みの到達保証をする手段を備えていない。
そのシステムの構成例を示せば、図3に示すようになる。ノード41からノード42へデータを書き込むとき、ノード41のDMA Engine411からPCI Expressスイッチ43を介してノード42のバッファ422へライト命令が転送されてデータのメモリ423への書き込みを行うように構成されている。この書き込みにおいて、上述した特徴部分が機能して書き込みの到達保証を為さんとするものである。
それは、自己のDMA Engineから大量のライト命令が発行される状態が発生すると、それだけで、自己のバッファが一杯になり、PCI Express43を介して送り込まれる他のノードからのライト命令を受け付けられなくなり、メモリへのライト命令も発行できず、ライト命令がデットロックしてしまうという技術的問題である。
この問題は、PCI ExpressのTransaction Ordering Rulesでの同じTraffic Class(以下、TCという)に属するライト命令は、Relaxed Ordering Attribute Bitを設定しない場合には、同じTCに属するライト命令を追い越すことができないことに起因する。
しかし、これらの手段は、ハードウェア量の大幅な増大を招来してしまうという技術的課題が生ずる。
さらに、到達保証受信のデータとして書き込みデータの冗長コードを組み込んでいるので、データの書き込みを確認することができ、それゆえ、書いたデータの信頼性を高めることができる。
この実施例のデータ処理システム1は、複数のノードの中の任意の送信ノードから他の受信ノードへライト命令が発行されたときに該ライト命令に対する確実な応答を返すようにしたシステムに係り、図1に示すように、データ処理システム1の各ノードNi(i=1,2,…,N)は、ヘッダ解析部Ni1は、メモリ制御部Ni2は、レスポンス生成部Ni3及びDMA統御部(DMA Engine)Ni4から概略構成され、これらのノードNiの各各は、PCI ExpressスイッチSWを介して接続可能に構成されている。
メモリ制御部Ni2は、ヘッダ解析部Ni1からのライト命令の実行と、その実行完了及び書き込んだデータの冗長コードのレスポンス生成部Ni3への通知とを行う機能部である。
DMA Engine Ni4は、ヘッダ解析部Ni1からライト完了命令を受け付けたときに冗長コードの検査、該検査により書き込んだデータに間違いがなければライト完了、ライト完了命令の受け付けなし又は冗長コードに誤りがあったときエラーありの検出を行う機能部である。
ノードN1のメモリのデータをノードN2のメモリにコピーする例について説明する。
この例の説明の都合上、ノードN1のBus Number(Bus Num)を0、Device Number(Device Num)を0、Function Number(Function Num)を0とし、ノードN2のBus Number(Bus Num)を2、Device Number(Device Num)を0、Function Number(Function Num)を0とする。また、ノードN1の書き込み保証用のTag IDを16とする(この例では、書き込み保証用のTag IDを1つしか定義していないが、書き込み保証用のTag IDは1つである必要はない)。
ノードN1からライト命令を受け取ったノードN2のヘッダ解析部N21は、メモリへのライト命令であるので、Requester ID情報(この場合Bus Number=1、Device Number=0、Function Number=0)をレスポンス生成部N23に通達し、同時にメモリ制御部N22に対してライト命令を発行する。
この時、レスポンス生成部N23に通達したRequester ID情報とライト命令との間の相関が保たれるようにライト命令にタグを付けておく。
ライトの完了を受け取ったレスポンス生成部N23は、当該ライトに対する到達保証を行うためにTag IDを16としたCplID又はCplをヘッダ解析部N21から渡されたRequester ID情報で識別されるノードであるノードN1にPCI ExpressスイッチSWを介して送信する。
こうして送られて来るCplID又はCplは、Transaction Ordering Rulesによれば、ライト命令を追い越すことができる。
したがって、上述したようなバッファのライト命令の蓄積量が増大して一杯になったとしてもライト命令がデットロツクすることはない。また、このデットロツク回避のためのハードウェア量の増大も生じない。
完了報告を受けたDMAは、冗長コードをチェックし、問題がなければファームウェアに対してライトの完了を報告する。
例えば、Tag IDは、ライト命令の実行結果に応じてこれを識別し得る識別情報として構成されてもよい。
また、PCI Express以外のプロトコルで、ライト命令に対する応答の規定を定めてないプロトコルでもこの発明を実施することができる。
Ni1 ヘッダ解析部(受信手段)
Ni2 メモリ制御部(生成手段の一部)
Ni3 レスポンス生成部(生成手段の残部、送信手段)
Ni4 DMA Engine(送信手段、認識手段)
SW PCI Expressスイッチ
Claims (13)
- 複数のノード間が所定のプロトコルで接続されるデータ通信システムの各ノードで生ずるライト命令のデットロックを回避する方法であって、
複数の前記ノードのうちの任意の送信ノードからライト命令を受け取った任意の受信ノードにおいて、前記ライト命令の実行結果に基づいて、メモリへのライト完了情報であってライト命令以外の命令との区別をし得る識別情報と書き込んだデータの冗長コードとを含み、かつ、ライト命令を追い越すことができる到達保証情報を生成し、
生成された前記到達保証情報を前記受信ノードから前記送信ノードへ返すことを特徴とするデータ通信システムのデットロック回避方法。 - 複数のノードをPCI Expressスイッチを介して接続するデータ処理システムのデットロック回避方法であって、
複数の前記ノードのうちの任意の送信ノードからライト命令を受け取った、任意の受信ノードにおいて、前記ライト命令の実行結果に基づいて、メモリへのライト完了情報であってライト命令以外の命令との区別をし得る識別情報と書き込んだデータの冗長コードとを含み、かつ、ライト命令を追い越すことができる到達保証情報を生成し、
生成された前記到達保証情報を前記受信ノードから前記送信ノードへ返すことを特徴とするデータ処理システムのデットロック回避方法。 - 前記識別情報は、ライト命令到達保証専用のタグIDであることを特徴とする請求項2記載のデータ処理システムのデットロック回避方法。
- データ通信システムのノードであって、
ライト命令を受信ノードへ送信する送信手段と、
前記ライト命令の実行結果に基づいて、メモリへのライト完了情報であってライト命令以外の命令との区別をし得る識別情報と書き込んだデータの冗長コードとを含み、かつ、ライト命令を追い越すことができる到達保証情報を前記受信ノードから受信する受信手段と、
該受信手段によって受信した前記到達保証情報に基づいて前記ライト命令の処理完了を認識する認識手段とを備えてなることを特徴とするデータ通信システムのノード。 - データ通信システムのノードであって、
送信ノードからライト命令を受け取る受信手段と、
該受信手段で受け取ったライト命令の実行結果に基づいて、メモリへのライト完了情報であってライト命令以外の命令との区別をし得る識別情報と書き込んだデータの冗長コードとを含み、かつ、ライト命令を追い越すことができる到達保証情報を生成する生成手段と、
該生成手段によって生成された前記到達保証情報を前記送信ノードへ送信する送信手段とを備えてなることを特徴とするデータ通信システムのノード。 - 複数のノードと、複数の前記ノード間が所定のプロトコルで接続されるデータ通信システムであって、
複数の前記ノードのうちの送信ノードを請求項4記載のノードで構成し、複数の前記ノードのうちの受信ノードを請求項5記載のノードで構成したことを特徴とするデータ通信システム。 - データ処理システムのノードであって、
ライト命令を受信ノードへ送信する送信手段と、
前記ライト命令の実行結果に基づいて、メモリへのライト完了情報であってライト命令以外の命令との区別をし得る識別情報と書き込んだデータの冗長コードとを含み、かつ、ライト命令を追い越すことができる到達保証情報を前記受信ノードから受信する受信手段と、
該受信手段によって受信した前記到達保証情報に基づいて前記ライト命令の処理完了を認識する認識手段とを備えてなることを特徴とするデータ処理システムのノード。 - データ処理システムのノードであって、
送信ノードからライト命令を受け取る受信手段と、
該受信手段で受け取ったライト命令の実行結果に基づいて、メモリへのライト完了情報であってライト命令以外の命令との区別をし得る識別情報と書き込んだデータの冗長コードとを含み、かつ、ライト命令を追い越すことができる到達保証情報を生成する生成手段と、
該生成手段によって生成された前記到達保証情報を前記送信ノードへ送信する送信手段とを備えてなることを特徴とするデータ処理システムのノード。 - 複数のノードと、複数の前記ノード間を接続するPCI Expressスイッチとを有するデータ処理システムであって、
複数の前記ノードのうちの送信ノードを請求項7記載のノードで構成し、複数の前記ノードのうちの受信ノードを請求項8記載のノードで構成したことを特徴とするデータ処理システム。 - コンピュータに請求項1記載のデータ通信システムのデットロック回避方法を実行させることを特徴とする制御プログラム。
- コンピュータに請求項2又は3記載のデータ処理システムのデットロック回避方法を実行させることを特徴とする制御プログラム。
- コンピュータを、請求項4又は5記載のデータ通信システムのノードとして機能させることを特徴とする制御プログラム。
- コンピュータを、請求項7又は8記載のデータ処理システムのノードとして機能させることを特徴とする制御プログラム。
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