JP5146251B2 - Semiconductor device - Google Patents
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Description
本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.
従来より、ロジックLSIを含む半導体集積回路の高速テスト(AtSpeedテスト)をするものとして高速テストシステムがある。この高速テストシステムは、高速試験用LSIテスターにより高速のテストパターンを被測定対象である内部回路に入力側のインターフェース及びバッファを介し入力し、内部回路において処理がされた後、内部回路からの出力期待値が出力され、出力側のバッファ及びインターフェースを介し、高速試験用LSIテスターに入力されるものであり、あらかじめ準備されている出力期待値と比較することにより検査を行なうものである。 Conventionally, there is a high-speed test system for performing a high-speed test (AtSpeed test) of a semiconductor integrated circuit including a logic LSI. This high-speed test system uses a high-speed test LSI tester to input a high-speed test pattern to the internal circuit to be measured via the interface and buffer on the input side, and after processing in the internal circuit, output from the internal circuit An expected value is output and input to a high-speed test LSI tester via an output-side buffer and interface, and an inspection is performed by comparing with an expected output value prepared in advance.
しかしながら、このような検査を行なうための高速試験用LSIテスターは非常に高価なものであり、このため、ロジックLSIを含む半導体集積回路の製造等におけるコストアップの原因となっている。 However, a high-speed test LSI tester for performing such an inspection is very expensive, and this causes an increase in cost in manufacturing a semiconductor integrated circuit including a logic LSI.
このため、特許文献1においては、外部の低速LSIテスターにより発生された低速のテストパターンを高速テストパターンに変換した後、被測定対象である内部回路に入力し、被測定対象である内部回路おいて処理がされた後、高速の出力期待値を出力して、この高速の出力期待値を低速の出力期待値に変換し、低速LSIテスターに入力する半導体集積回路及び高速テストシステムが開示されている。
しかしながら、特許文献1に開示されている半導体集積回路及び高速テストシステムでは、検査時間の短縮や、半導体装置の低コスト化は十分ではない。 However, in the semiconductor integrated circuit and the high-speed test system disclosed in Patent Document 1, it is not sufficient to shorten the inspection time and reduce the cost of the semiconductor device.
本発明は、この点に鑑みてなされたものであり、高速、かつ、低コストで検査することが可能な半導体装置を提供するものである。 The present invention has been made in view of this point, and provides a semiconductor device that can be inspected at high speed and at low cost.
本発明は、テスターにより検査の行なわれる被テスト回路を含む半導体装置であって、前記テスターから低速で前記半導体装置に入力されたテストパターンが記憶されるデータ用内部記憶装置と、前記テスターから低速で前記半導体装置に入力されたアドレス・コマンドが記憶されるアドレス・コマンド用内部記憶装置と、前記アドレス・コマンド用内部記憶装置に記憶されているアドレス・コマンドに基づき、前記データ用内部記憶装置におけるテストパターンを前記被テスト回路に高速に入力させ、また、前記被テスト回路から高速に出力されたデータを前記データ用内部記憶装置に記憶させる制御回路と、を有することを特徴とする。 The present invention relates to a semiconductor device including a circuit under test to be inspected by a tester, an internal data storage device for storing a test pattern inputted to the semiconductor device at a low speed from the tester, and a low speed from the tester. In the address / command internal storage device in which the address / command input to the semiconductor device is stored, and in the data internal storage device based on the address / command stored in the address / command internal storage device And a control circuit for inputting a test pattern to the circuit under test at a high speed and for storing data output from the circuit under test at a high speed in the internal storage device for data.
また、本発明は、前記データ用内部記憶装置には、データ用内部記憶装置としての機能と、メモリとしての機能を選択するための選択回路が接続されており、前記検査が行なわれないときには、メモリとしての機能が選択されるものであり、前記アドレス・コマンド用内部記憶装置には、アドレス・コマンド用内部記憶装置としての機能と、メモリとしての機能を選択するための選択回路が接続されており、前記検査が行なわれないときには、メモリとしての機能が選択されるものであることを特徴とする。 In the present invention, the data internal storage device is connected with a function as a data internal storage device and a selection circuit for selecting a function as a memory, and when the inspection is not performed, A function as a memory is selected, and the address / command internal storage device is connected with a function as an address / command internal storage device and a selection circuit for selecting a function as a memory. When the inspection is not performed, a function as a memory is selected.
また、本発明は、前記データ用内部記憶装置は、入力データ用内部記憶装置と、出力データ用内部記憶装置とにより構成されているものであることを特徴とする。 Further, the present invention is characterized in that the data internal storage device includes an input data internal storage device and an output data internal storage device.
また、本発明は、前記被テスト回路への入出力は、100MHz以上の通信速度であることを特徴とする。 Further, the present invention is characterized in that the input / output to the circuit under test has a communication speed of 100 MHz or more.
また、本発明は、前記被テスト回路は、複数であることを特徴とする。 Further, the present invention is characterized in that a plurality of the circuits under test are provided.
また、本発明は、前記データ用内部記憶装置は、シフトレジスタを直列に複数段接続した構成のものであることを特徴とする。 Further, the present invention is characterized in that the data internal storage device has a configuration in which a plurality of shift registers are connected in series.
また、本発明は、前記データ用内部記憶装置に記憶されているテストパターンの前記被テスト回路への入力は、前記被テスト回路から前記制御回路に伝達されるトリガ信号に基づき行なわれるものであることを特徴とする。 According to the present invention, the input of the test pattern stored in the data internal storage device to the circuit under test is performed based on a trigger signal transmitted from the circuit under test to the control circuit. It is characterized by that.
また、本発明は、前記被テスト回路から出力されたデータの前記データ用内部記憶装置への記憶は、前記被テスト回路から前記制御回路に伝達されるトリガ信号に基づき行なわれるものであることを特徴とする。 According to the present invention, the data output from the circuit under test is stored in the data internal storage device based on a trigger signal transmitted from the circuit under test to the control circuit. Features.
また、本発明は、前記データ用内部記憶装置に記憶されているテストパターンの前記被テスト回路への入力及び、前記被テスト回路から出力されたデータの前記データ用内部記憶装置への記憶は、複数回行なわれるものであることを特徴とする。 Further, according to the present invention, the input of the test pattern stored in the data internal storage device to the circuit under test and the storage of the data output from the circuit under test into the data internal storage device are: It is performed several times.
また、本発明は、前記被テスト回路は、前記半導体装置外における遅延化回路と接続するための接続端子が設けられていることを特徴とする。 The present invention is characterized in that the circuit under test is provided with a connection terminal for connection to a delay circuit outside the semiconductor device.
また、本発明は、前記制御回路には、前記被テスト回路からの出力される信号のうち検査に不要な信号を除去する判別回路を有することを特徴とする。 Further, the present invention is characterized in that the control circuit has a determination circuit for removing a signal unnecessary for inspection from signals output from the circuit under test.
また、本発明は、前記テスターより期待値の情報が入力され、前記制御回路において前記期待値と前記被テスト回路の出力とを比較することにより検査が行なわれるものであることを特徴とする。 Further, the present invention is characterized in that information on expected values is input from the tester, and the control circuit performs inspection by comparing the expected values with the output of the circuit under test.
本発明によれば、高速、かつ、低コストで検査を行なうことが可能な半導体装置を提供することができる。 According to the present invention, it is possible to provide a semiconductor device capable of performing inspection at high speed and at low cost.
本発明を実施するための最良の形態について、以下に説明する。 The best mode for carrying out the present invention will be described below.
〔第1の実施の形態〕
第1の実施の形態について説明する。
[First Embodiment]
A first embodiment will be described.
最初に、本実施の形態におけるLSI等の半導体装置の検査方法について説明する。この検査方法は、図1に示すようなテスターを用いる期待値比較試験である。 First, a method for inspecting a semiconductor device such as an LSI in this embodiment will be described. This inspection method is an expected value comparison test using a tester as shown in FIG.
テスター10には、半導体装置の良不良を判断するためのテストパターン20を予め準備されており、このテストパターン20には、入力パターン21と期待値パターン22とが含まれている。入力パターン21を制御手段30及びテスト用プローバー40を介し、被検査対象である半導体装置100に入力し、被検査対象である半導体装置100から出力されるデータをテスター10に入力し、テスト用プローバー40を介し、制御手段30内の期待値比較器31に入力する。期待値比較器31には、テストパターン10の期待値パターン12も入力されており、この期待値パターン12と被検査対象である半導体装置100より出力されたデータとを比較することにより、半導体装置100の良否が判断される。良と判断された場合には、良品として出荷され、良ではないものと判断された場合には、不良品としてリジェクトされる。
The
このような検査方法の場合、テスター10と半導体装置100との間の通信速度には限界があるため、高速で、半導体装置100の検査を行なうことができなかった。
In the case of such an inspection method, since the communication speed between the
このため、図2に示すように、半導体装置100の内部に、被検査対象となる被テスト回路120と同程度以上の速度で動作する内部記憶装置110を有するものであって、テスター10から半導体装置100内の内部記憶装置110に低速でテストパターンを記憶させ、内部記憶装置110から被テスト回路120には高速にテストパターンを送信し、被テスト回路120から高速に出力される信号を内部記憶装置110に一旦記憶させ、その後、半導体装置100内の内部記憶装置110に記憶されている被テスト回路120から出力された信号を低速で読み出し、テスター10内の規定値比較器31において検査を行なう半導体装置がある。
For this reason, as shown in FIG. 2, the
しかしながら、このような半導体装置では、テストパターンは、内部記憶装置110に記憶されるため検査の高速化には幾らかは寄与するものの、テストパターンのコマンド等による制御は、テスター10により行なわれるものであるため、高速な検査には限界を有している。
However, in such a semiconductor device, the test pattern is stored in the
本実施の形態における半導体装置200は、図3に示すように、被テスト回路220の他に、テストパターンのデータが記憶される内部記憶装置(データ用)230と、検査の制御のためのアドレス・コマンドが記憶される内部記憶装置(アドレス・コマンド用)240と、内部記憶装置(データ用)230と、内部記憶装置(アドレス・コマンド用)240とを制御し、被テスト回路220を検査するための制御を行なう制御回路250とを有するものである。
As shown in FIG. 3, the
制御回路250では、内部記憶装置(アドレス・コマンド用)240に記憶されているアドレス・コマンドに基づき制御が行なわれる。具体的には、「内部記憶装置(データ用)230に記憶されているアドレス0000hのデータを被テスト回路220に入力する」、「被テスト回路220からの出力データを内部記憶装置(データ用)230のアドレス0000hに入力する」、「内部記憶装置(データ用)230に記憶されているアドレス0002hのデータを被テスト回路220に入力する」等の制御が制御回路250において行なわれる。
The
尚、本実施の形態における被テスト回路220は、PCIExpressや、USB、DDR1/2/3等の100MHz以上の高速通信に対応しているものである。
The circuit under
本実施の形態における半導体装置200の検査方法について、図4に基づき説明する。
An inspection method of
最初に、ステップ102(S102)では、テスター10においてアドレス・コマンド・テストパターンのデータを準備する。
First, in step 102 (S102), the
次に、ステップ104(S104)では、アドレス・コマンド・テストパターンをテスター10から半導体装置200に入力する。この入力は、テスター10と半導体装置200との通信であるため通信速度は低速である。半導体装置200に入力されたアドレス・コマンドは、半導体装置200内の内部記憶装置(アドレス・コマンド用)240に記憶される。また、半導体装置200に入力されたテストパターンのデータは、半導体装置200内の内部記憶装置(データ用)230に記憶される。尚、本実施の形態における半導体装置200内においては、すべて高速の通信速度による通信がなされる。
Next, in step 104 (S104), an address / command / test pattern is input from the
次に、ステップ106(S106)では、テスター10より半導体装置200における制御回路250に動作開始トリガ信号が入力される。これにより、制御回路250において検査動作が開始する。
Next, in step 106 (S106), an operation start trigger signal is input from the
次に、ステップ108(S108)では、内部記憶装置(アドレス・コマンド用)240に記憶されているアドレス・コマンドが制御回路250に読み出され、このアドレス・コマンドに基づき、内部記憶装置(データ用)230に記憶されているテストパターンのデータが読み出され、被テスト回路220に入力される。
Next, in step 108 (S108), the address command stored in the internal storage device (for address command) 240 is read to the
次に、ステップ110(S110)では、テスター10より半導体装置200における出力データ記憶開始トリガ信号が入力される。これにより、被テスト回路220からの出力を内部記憶装置(データ用)230に記憶可能な状態にする。
Next, in step 110 (S110), an output data storage start trigger signal in the
次に、ステップ112(S112)では、被テスト回路220から出力された信号を内部記憶装置(データ用)230に記憶させる。尚、本実施の形態では、内部記憶装置(データ用)230の内部には、被テスト回路220から出力された信号を記憶させる領域と、テスター10より入力されたテストパターンのデータを記憶させる領域とが異なっていても、また、テスター10より入力されたテストパターンのデータを記憶させている領域に、被テスト回路220から出力された信号を書き換えるものであってもよい。
Next, in step 112 (S112), the signal output from the circuit under
次に、ステップ114(S114)では、被テスト回路220から出力された信号が制御回路250を介しテスター10に読み出され、この読み出しは、テスター10と半導体装置200との通信であるため通信速度は低速である。テスター10内における期待値比較器により比較され、検査が行なわれ良否が判断される。
Next, in step 114 (S114), the signal output from the circuit under
これにより、本実施の形態における半導体装置の検査は終了する。 Thereby, the inspection of the semiconductor device in the present embodiment is completed.
尚、ステップ112とステップ114を繰返し行なうことにより、検査の精度を高めることができ、出荷の際に不良品が混入することを防ぐことが可能となる。
It should be noted that by repeating
本実施の形態における半導体装置では、アドレス・コマンドをテスター10より逐次読み出す必要がないため、高速に対応した高価な検査装置を用いることなく、高速に検査を行なうことができ、半導体装置の製造コストを低下させることができる。
In the semiconductor device according to the present embodiment, since it is not necessary to sequentially read out the address command from the
また、内部記憶装置(データ用)230に、データテストクロックに同期してテスト用データを入力および出力し、被テスト回路と同じクロックで、コマンド・アドレスに応じて、内部記憶装置(データ用)230と被テスト回路220への入出力信号を制御するようにしてもよい。
In addition, test data is input to and output from the internal storage device (for data) 230 in synchronization with the data test clock, and the internal storage device (for data) is used in accordance with the command address with the same clock as the circuit under test. 230 and input / output signals to / from the circuit under
〔第2の実施の形態〕
次に、第2の実施の形態について説明する。
[Second Embodiment]
Next, a second embodiment will be described.
本実施の形態は、検査が行なわれないときに、内部記憶装置をメモリとして用いることのできる構成のものである。 In the present embodiment, the internal storage device can be used as a memory when the inspection is not performed.
図5に基づき本実施の形態における半導体装置について説明する。本実施の形態における半導体装置300は、被テスト回路320、制御回路350、内部記憶装置(データ用)330、内部記憶装置(アドレス・コマンド用)340、内部記憶装置(データ用)330に接続された選択回路331、内部記憶装置(アドレス・コマンド用)340に接続された選択回路341を有している。
The semiconductor device in the present embodiment will be described with reference to FIG. The
検査を行なうときには、選択回路331、341により内部記憶装置(データ用)330及び内部記憶装置(アドレス・コマンド用)340の領域は、内部記憶装置(データ用)330及び内部記憶装置(アドレス・コマンド用)340として選択される。よって、これらの領域は内部記憶装置(データ用)330及び内部記憶装置(アドレス・コマンド用)340として使用される。
When the inspection is performed, the areas of the internal storage device (for data) 330 and the internal storage device (for address / command) 340 are divided into the internal storage device (for data) 330 and the internal storage device (address / command) by the
一方、検査が行なわれないときには、選択回路331、341により内部記憶装置(データ用)330と、内部記憶装置(アドレス・コマンド用)340の領域は、通常のメモリ領域として選択され、通常のメモリ領域として使用される。
On the other hand, when the inspection is not performed, the areas of the internal storage device (for data) 330 and the internal storage device (for address / command) 340 are selected as normal memory areas by the
このように、検査が行なわれないときには通常のメモリ領域として使用することができるため、半導体装置300を有効的に活用することができる。
As described above, the
〔第3の実施の形態〕
次に、第3の実施の形態について説明する。
[Third Embodiment]
Next, a third embodiment will be described.
本実施の形態は、2つの内部記憶装置(データ用)を有するものである。 The present embodiment has two internal storage devices (for data).
図6に基づき本実施の形態における半導体装置について説明する。本実施の形態における半導体装置400は、被テスト回路420、制御回路450、内部記憶装置(データ用)430、内部記憶装置(アドレス・コマンド用)440を有し、内部記憶装置(データ用)430内には、内部記憶装置(入力データ用)431、内部記憶装置(出力データ用)432を有している。
The semiconductor device in the present embodiment will be described with reference to FIG. The
内部記憶装置(入力データ用)431には、被テスト回路420に送信したテストパターンが記憶され、内部記憶装置(出力データ用)432には、被テスト回路420にから出力されたデータが記憶される。
The internal storage device (for input data) 431 stores the test pattern transmitted to the circuit under
このように、内部記憶装置(入力データ用)431、内部記憶装置(出力データ用)432を設けることにより、被テスト回路420の送信側又は受信側の一方のみの検査が可能となる。また、半導体装置400における制御回路450の内部において比較をすることが可能となり、より高速に検査を行なうことができる。
As described above, by providing the internal storage device (for input data) 431 and the internal storage device (for output data) 432, only one of the transmission side and the reception side of the circuit under
〔第4の実施の形態〕
次に、第4の実施の形態について説明する。
[Fourth Embodiment]
Next, a fourth embodiment will be described.
本実施の形態は、被テスト回路を複数に分けて、同時に検査を行なうことにより、より高速に検査を行なうことが可能な半導体装置である。 The present embodiment is a semiconductor device capable of performing inspection at higher speed by dividing a circuit under test into a plurality of parts and performing the inspection at the same time.
図7に基づき本実施の形態における半導体装置について説明する。本実施の形態における半導体装置500は、被テスト回路A521、被テスト回路B522、被テスト回路C523、制御回路550、内部記憶装置(データ用)530、内部記憶装置(アドレス・コマンド用)540を有している。
The semiconductor device in this embodiment will be described with reference to FIG. The
本実施の形態における半導体装置500は、被テスト回路A521、被テスト回路B522、被テスト回路C523を同時に動作させることが可能である。これにより、複数の被テスト回路を同時に同時に動作させた場合のノイズの影響を検査することができ、また、被テスト回路A521、被テスト回路B522、被テスト回路C523を同時に検査することが可能であるため、より高速な検査を行なうことができるものである。
In the
〔第5の実施の形態〕
次に、第5の実施の形態について説明する。
[Fifth Embodiment]
Next, a fifth embodiment will be described.
本実施の形態は、内部記憶装置(データ用)としての機能を複数段のシフトレジスタにより構成したものである。 In the present embodiment, the function as an internal storage device (for data) is configured by a multi-stage shift register.
図8に基づき本実施の形態における半導体装置について説明する。本実施の形態における半導体装置600は、被テスト回路620、制御回路650、内部記憶装置(アドレス・コマンド用)640、入力方向のシフトレジスタ群631、出力方向のシフトレジスタ群632を有している。シフトレジスタ群631は、シフトレジスタ633を入力方向に直列に接続したものにより構成されており、シフトレジスタ群632は、シフトレジスタ634を出力方向に直列に接続したものにより構成されている。
The semiconductor device in this embodiment will be described with reference to FIG. The
本実施の形態では、入力されたテストパターンのデータは制御回路650を介し、入力方向のシフトレジスタ群631より、順次被テスト回路620に入力されるものであり、被テスト回路620からの出力は、順次出力方向のシフトレジスタ群632に出力される。出力方向のシフトレジスタ群632からの出力は、制御回路650を介し、テスター10に入力され期待値比較による検査が行なわれる。シフトレジスタ群631、632において、シフトレジスタ633、634をそれぞれ多段にすることにより、容易にタイミングの調整を図ることが可能となる。特に、テストパターンの入力を迅速に行なうことができるため、大規模チップにおいても高速に検査を行なうことができる。
In the present embodiment, the input test pattern data is sequentially input from the
〔第6の実施の形態〕
次に、第6の実施の形態について説明する。
[Sixth Embodiment]
Next, a sixth embodiment will be described.
本実施の形態は、トリガ信号及び出力データ出力開始トリガが被テスト回路より入力される構成のものである。 In this embodiment, a trigger signal and an output data output start trigger are input from a circuit under test.
本実施の形態について、図9に示すフローチャート及び、図10、図11に示す本実施の形態における半導体装置の構成図に基づき説明する。 This embodiment will be described with reference to a flowchart shown in FIG. 9 and a configuration diagram of a semiconductor device in this embodiment shown in FIGS.
図10に基づき本実施の形態における半導体装置について説明する。本実施の形態における半導体装置700は、被テスト回路720、制御回路750、内部記憶装置(データ用)730、内部記憶装置(アドレス・コマンド用)740を有し、制御回路750内に比較器751を有するものである。また、制御回路750内には、シーケンサ752を有しており、シーケンサ752において状態が遷移する。
The semiconductor device in the present embodiment will be described with reference to FIG. The
具体的には、シーケンサ752において、状態Aは初期状態であり、状態Bは被テスト回路動作準備完了の状態であり、状態Cは被テスト回路のデータ出力待機の状態であり、状態Dは被テスト回路へデータを入力している状態であり、状態Eは、被テスト回路からのデータを出力し記憶している状態である。シーケンサ752においては、状態A、状態B、状態C、状態D、状態Eの順に遷移し、この後、更に状態Aに遷移することにより、遷移を繰り返す。
Specifically, in the
本実施の形態における半導体装置700は、被テスト回路720からのトリガ信号が制御回路750内の比較器751に入力することにより、制御回路750内のシーケンサ752の制御を行なうものである。
The
図9に基づき本実施の形態の半導体装置の検査方法について説明する。 A method for inspecting a semiconductor device according to the present embodiment will be described with reference to FIG.
最初に、ステップ202(S202)では、テスター10においてアドレス・コマンド・テストパターンのデータを準備する。
First, in step 202 (S202), the
次に、ステップ204(S204)では、アドレス・コマンド・テストパターンをテスター10から半導体装置700に入力する。半導体装置700に入力されたアドレス・コマンドは、半導体装置700内の内部記憶装置(アドレス・コマンド用)740に記憶される。また、半導体装置700に入力されたテストパターンのデータは、半導体装置700内の内部記憶装置(データ用)730に記憶される。
Next, in step 204 (S204), an address / command / test pattern is input from the
次に、ステップ206(S206)では、被テスト回路720より制御回路750における比較器751に動作開始トリガ信号が入力される。これにより、制御回路750において検査動作が開始する。具体的には、図10に示すように、被テスト回路720より比較器751に動作開始トリガ信号(動作準備完了のStatus信号)が入力されると、比較器751から出力された信号がシーケンサ752内に入力し、初期状態である状態Aから被テスト回路動作準備完了の状態である状態Bに遷移する。
Next, in step 206 (S206), an operation start trigger signal is input from the circuit under
次に、ステップ208(S208)では、被テスト回路720より制御回路750における比較器751に出力データ記憶開始トリガ信号が入力される。これにより、被テスト回路720からの出力を内部記憶装置(データ用)730に記憶可能な状態となる。具体的には、図11に示すように、被テスト回路720より比較器751に出力データ記憶開始トリガ信号(動作開始トリガのK.Data信号)が入力されると、比較器751から出力された信号がシーケンサ752内に入力し、被テスト回路動作準備完了の状態である状態Bから被テスト回路のデータ出力待機の状態である状態Cに遷移する。
Next, in step 208 (S208), an output data storage start trigger signal is input from the circuit under
次に、ステップ210(S210)では、内部記憶装置(アドレス・コマンド用)740に記憶されているアドレス・コマンドが制御回路750に読み出され、このアドレス・コマンドに基づき、内部記憶装置(データ用)730に記憶されているテストパターンのデータが読み出され、被テスト回路720に入力される。即ち制御回路750内では、シーケンサ752において状態D、即ち、被テスト回路へデータを入力している状態に遷移する。
Next, in step 210 (S210), the address command stored in the internal storage device (for address command) 740 is read to the
次に、ステップ212(S212)では、被テスト回路720から出力された信号を内部記憶装置(データ用)730に記憶させる。即ち制御回路750内では、シーケンサ752において状態E、即ち、被テスト回路からのデータの出力を記憶している状態に遷移する。
Next, in step 212 (S212), the signal output from the circuit under
次に、ステップ214(S214)では、被テスト回路720から出力された信号が制御回路750を介しテスター10に読み出され、テスター10内における期待値比較器により比較され、検査が行なわれ良否が判断される。
Next, in step 214 (S214), the signal output from the circuit under
これにより、本実施の形態における半導体装置の検査は終了する。本実施の形態における半導体装置700においては、半導体装置700の内部において、検査の制御のためのトリガ信号が発せられ、このトリガ信号に基づき制御が行なわれるため、より高速に検査を行なうことができる。
Thereby, the inspection of the semiconductor device in the present embodiment is completed. In
〔第7の実施の形態〕
次に、第7の実施の形態について説明する。
[Seventh Embodiment]
Next, a seventh embodiment will be described.
本実施の形態における半導体装置は、検査の際に外部ループバック回路を接続することができるものである。 The semiconductor device in this embodiment can be connected to an external loopback circuit at the time of inspection.
図12に基づき本実施の形態における半導体装置について説明する。本実施の形態における半導体装置800は、被テスト回路820、制御回路850、内部記憶装置(データ用)830、内部記憶装置(アドレス・コマンド用)840、制御回路850の内部に判別回路851を有しており、外部ループバック回路860と接続可能なものである。尚、本実施の形態では、外部ループバック回路860には遅延のためのバッファが設けられている。また、判別回路851には、被テスト回路820からの出力データ(deta)が入力しており、出力データ有効(valid)信号により、出力データとして有効な信号を取り込むものである。
The semiconductor device in this embodiment will be described with reference to FIG. The
本実施の形態のおける半導体装置800は、被テスト回路820に入力されたテストパターンのデータは、被テスト回路820のTXから出力されて外部ループバック回路860に入力され、遅延された後再び外部ループバック回路860におけるRXから被テスト回路820に入力される。
In the
図12に示すように、被テスト回路820に入力されたテストパターン801は、温度、電圧、周囲の環境により、入力されたテストパターン801とは異なる出力データ802となる場合がある。このような出力データ802において、不必要なデータを判別回路851により削除することにより、正確な検査を行なうことができる。
As shown in FIG. 12, the
即ち、高速インターフェースを特徴とする回路では、半導体装置の外部からの信号入力と、内部への信号出力の遅延時間がプロセスや検査条件によって変化する。また、被テスト回路820が、PCIExpress等の場合では、COM等のシンボルデータを受信データの中間に挿入する場合があり、このようなことをあらかじめ予測して期待値等を生成することができない。
That is, in a circuit characterized by a high-speed interface, the delay time of signal input from the outside of the semiconductor device and signal output to the inside varies depending on the process and inspection conditions. Further, when the circuit under
このため、有効でない出力値もすべて内部記憶装置(データ用)830に記憶させ、テスター10において、有効となるデータのみを選択して、期待値と比較する必要がある。よって、本実施の形態においては、被テスト回路820から判別回路851において不必要なデータを削除して検査を行なうことにより、テスター10における複雑なテストプログラムが不要となり、また、内部記憶装置(データ用)830の容量も削減することができ、検査を高い精度でより高速に行なうことができる。
For this reason, it is necessary to store all invalid output values in the internal storage device (for data) 830 and select only valid data in the
以上、本発明の実施に係る形態について説明したが、上記内容は、発明の内容を限定するものではない。 As mentioned above, although the form which concerns on implementation of this invention was demonstrated, the said content does not limit the content of invention.
10 テスター
200 半導体装置
220 被テスト回路
230 内部記憶装置(データ用)
240 内部記憶装置(アドレス・コマンド用)
250 制御回路
10
240 Internal storage (for address / command)
250 Control circuit
Claims (12)
前記テスターから前記半導体装置に入力されたテストパターンが記憶されるデータ用内部記憶装置と、
前記テスターから前記半導体装置に入力されたアドレス・コマンドが記憶されるアドレス・コマンド用内部記憶装置と、
前記アドレス・コマンド用内部記憶装置に記憶されているアドレス・コマンドに基づき、前記データ用内部記憶装置におけるテストパターンを前記被テスト回路に入力させ、また、前記被テスト回路から出力されたデータを前記データ用内部記憶装置に記憶させる制御回路と、
を有することを特徴とする半導体装置。 A semiconductor device including a circuit under test to be inspected by a tester,
An internal data storage device for storing a test pattern input from the tester to the semiconductor device;
An address / command internal storage device in which an address / command input from the tester to the semiconductor device is stored;
Based on the address / command stored in the address / command internal storage device, the test pattern in the data internal storage device is input to the circuit under test, and the data output from the circuit under test is A control circuit for storing the data in an internal storage device;
A semiconductor device comprising:
前記アドレス・コマンド用内部記憶装置には、アドレス・コマンド用内部記憶装置としての機能と、メモリとしての機能を選択するための選択回路が接続されており、前記検査が行なわれないときには、メモリとしての機能が選択されるものであることを特徴とする請求項1に記載の半導体装置。 The data internal storage device is connected with a function as a data internal storage device and a selection circuit for selecting a function as a memory. When the inspection is not performed, the function as a memory is selected. Is,
The address / command internal storage device is connected to a function as an address / command internal storage device and a selection circuit for selecting a function as a memory. The semiconductor device according to claim 1, wherein the function is selected.
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