JP5130635B2 - Manufacturing method of semiconductor device - Google Patents

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Description

この発明は、チップサイズパッケージ（Chip Size Package）等の表面実装型の半導体装置の製造方法に関する。
The present invention relates to a method for manufacturing a surface-mount type semiconductor device such as a chip size package.

近年、ＬＳＩ等の半導体装置には、チップサイズパッケージ（以下、ＣＳＰと呼ぶ。）等のように半導体チップとほぼ同等の寸法で形成することができる表面実装型のものがある。この種の半導体装置は、半導体チップの表面に配線パッケージ部を積層して構成されている。配線パッケージ部には、半導体チップの表面に形成された電極パッドと電気接続されて積層方向に立設するポストが形成されている。
従来の半導体装置においては、ポストがヤング率の異なる金属を積層して構成されている（例えば、特許文献１，２参照）。以上のように構成することで、ポストの基端部と半導体チップの電極パッドとの接合部に発生する応力を緩和することを図っている。
特開２００２―１１８１９９号公報 特開２００５―２０９８６１号公報 In recent years, semiconductor devices such as LSIs include surface-mount type devices that can be formed with substantially the same dimensions as a semiconductor chip, such as a chip size package (hereinafter referred to as CSP). This type of semiconductor device is configured by laminating a wiring package portion on the surface of a semiconductor chip. The wiring package portion is formed with posts that are electrically connected to electrode pads formed on the surface of the semiconductor chip and are erected in the stacking direction.
In the conventional semiconductor device, the post is configured by stacking metals having different Young's moduli (see, for example, Patent Documents 1 and 2). By configuring as described above, it is intended to relieve the stress generated at the joint between the base end portion of the post and the electrode pad of the semiconductor chip.
JP 2002-118199 A JP 2005-209861 A

しかしながら、上記従来の半導体装置では、ヤング率の異なる金属を積層してポストを形成しているため、半導体チップの厚さ方向に関する応力緩和はできるが、上記厚さ方向に直交する方向に関する応力緩和をすることができない。
この発明は、上述した事情に鑑みてなされたものであって、半導体チップの厚さ方向に直交する方向に関してポストにかかる応力を緩和することができる半導体装置の製造方法を提供することを目的としている。
However, in the conventional semiconductor device, since the post is formed by stacking metals having different Young's moduli, stress relaxation in the thickness direction of the semiconductor chip can be performed, but stress relaxation in the direction orthogonal to the thickness direction is possible. I can't.
The present invention has been made in view of the above-described circumstances, and an object thereof is to provide a method of manufacturing a semiconductor device that can relieve stress applied to a post in a direction orthogonal to the thickness direction of a semiconductor chip. Yes.

上記課題を解決するために、この発明は以下の手段を提案している。
本発明は、略板状の半導体チップと、その厚さ方向の一端面側に配された電極部と、該電極部と電気的に接続されると共に前記厚さ方向に立設する金属製のポストと、該ポストに接して前記ポストの周囲に形成された平面視略環状の応力緩和層と、前記ポストの先端部を前記一端面側から外方に露出させた状態で、前記半導体チップの前記一端面側に積層されると共に前記応力緩和層の周囲を覆う樹脂モールド部とを備え、前記応力緩和層が前記樹脂モールド部よりも軟質な感光性樹脂からなる半導体装置を製造する製造方法であって、前記ポストを立設するポスト形成工程と、前記半導体チップの一端面側に前記感光性樹脂を塗布し、該感光性樹脂を露光現像して前記ポスト周囲のみに前記応力緩和層を形成する緩和層形成工程と、前記半導体チップの一端面側に前記樹脂モールド部を形成して、前記応力緩和層の周囲を埋める絶縁層形成工程とを備えることを特徴とする半導体装置の製造方法を提案している。 In order to solve the above problems, the present invention proposes the following means.
The present invention comprises a substantially plate-shaped semiconductor chip, an electrode portion disposed on one end surface side in the thickness direction, and a metal plate that is electrically connected to the electrode portion and is erected in the thickness direction. A post, a substantially annular stress relieving layer formed around the post in contact with the post, and a tip end portion of the post exposed outward from the one end surface side; A manufacturing method of manufacturing a semiconductor device including a resin mold portion laminated on the one end face side and covering the periphery of the stress relaxation layer, wherein the stress relaxation layer is made of a photosensitive resin softer than the resin mold portion. A post-forming step for standing the post; and applying the photosensitive resin to one end surface of the semiconductor chip, exposing and developing the photosensitive resin to form the stress relaxation layer only around the post. A relaxation layer forming step, and the half Forming said resin molded portion on one end face of the body tip, has proposed a method of manufacturing a semiconductor device characterized by comprising an insulating layer forming step of filling the periphery of the stress relieving layer.

上記製造方法によって製造される半導体装置を回路基板に搭載する場合には、例えば、絶縁層から露出するポストの先端面に半田ボールを装着し、絶縁層を回路基板の表面に対向させた状態で、リフローにより上記半田ボールを回路基板の接続パッドに接合する。
そして、上記半導体装置によれば、上記リフロー等によって絶縁層や半導体チップ、回路基板が加熱冷却されることで、これら絶縁層や半導体チップ、回路基板の熱膨張係数の差に基づいて、絶縁層及び半導体チップの積層方向に直交する方向の応力がポストに発生しても、ポストと絶縁層との間に絶縁層よりも軟質な（低ヤング率の）応力緩和層が形成されているため、この応力緩和層において上記応力を緩和することができる。
When mounting a semiconductor device manufactured by the above manufacturing method on a circuit board, for example, a solder ball is attached to the front end surface of a post exposed from the insulating layer, and the insulating layer is opposed to the surface of the circuit board. The solder balls are joined to the connection pads of the circuit board by reflow.
And according to the said semiconductor device, an insulating layer, a semiconductor chip, and a circuit board are heated and cooled by the said reflow etc., Based on the difference of the thermal expansion coefficient of these insulating layers, a semiconductor chip, and a circuit board, an insulating layer And even if stress in the direction perpendicular to the stacking direction of the semiconductor chip is generated in the post, a stress relaxation layer that is softer (lower Young's modulus) than the insulating layer is formed between the post and the insulating layer. The stress can be relaxed in the stress relaxation layer.

また、この発明に係る半導体装置の製造方法によれば、緩和層形成工程において、感光性樹脂を塗布して露光現像を行うことで、ポスト周囲にのみ応力緩和層を簡便に形成することができる。そして、この工程の後に絶縁層を形成することで、ポストと絶縁層との間に容易に応力緩和層を形成することができる。
According to the method for manufacturing a semiconductor device of the present invention, the stress relaxation layer can be easily formed only around the post by applying a photosensitive resin and performing exposure development in the relaxation layer forming step. . Then, by forming an insulating layer after this step, a stress relaxation layer can be easily formed between the post and the insulating layer.

本発明によれば、ポストと絶縁層との間に応力緩和層を形成しておくことにより、半導体装置の加熱冷却に基づいてポストにかかる応力を緩和することができるため、ポストや、これに接続される半導体チップの電極部、半導体装置と回路基板との接合部等にクラック等が発生して、電気的な導通不良が発生することを防止できる。
According to the present invention, by forming a stress relaxation layer between the post and the insulating layer, stress applied to the post can be relaxed based on heating and cooling of the semiconductor device. It is possible to prevent the occurrence of electrical continuity failure due to the occurrence of cracks or the like in the electrode portion of the semiconductor chip to be connected, the joint portion between the semiconductor device and the circuit board, or the like.

また、本発明によれば、感光性樹脂を使用することでポストと絶縁層との間に容易に応力緩和層を形成することができる。
Moreover, according to this invention, a stress relaxation layer can be easily formed between a post | mailbox and an insulating layer by using photosensitive resin.

図１から図３はこの発明に係る一実施形態を示しており、この実施の形態に係る半導体装置は、集積回路を形成した半導体チップの主面からはみ出さない位置に、実装基板の外部回路に接続する電極を設けたウエハレベルＣＳＰ（以下、ＷＬＣＳＰと呼ぶ）の一種を対象としたものである。図１に示すように、この半導体装置１は、略板状の半導体チップ３と、半導体チップ３の一端面３ａに重ねて配される配線パッケージ部５と、配線パッケージ部５の一端面５ａから突出する複数の半田ボール７とを備えている。各半田ボール７は半田を略球体状に形成してなるものである。
半導体チップ３の一端面３ａにはパッド電極９が形成されており、このパッド電極９は半導体チップ３の内部に形成されたトランジスタ等の各種素子からなる電気回路と電気的に接続されている。 FIG. 1 to FIG. 3 show an embodiment according to the present invention. The semiconductor device according to this embodiment is configured so that an external circuit of a mounting substrate is located at a position not protruding from the main surface of a semiconductor chip on which an integrated circuit is formed. This is intended for one type of wafer level CSP (hereinafter referred to as WLCSP) provided with an electrode connected to. As shown in FIG. 1, the semiconductor device 1 includes a substantially plate-like semiconductor chip 3, a wiring package part 5 arranged so as to overlap one end face 3 a of the semiconductor chip 3, and one end face 5 a of the wiring package part 5. And a plurality of protruding solder balls 7. Each solder ball 7 is formed by forming solder in a substantially spherical shape.
A pad electrode 9 is formed on one end surface 3 a of the semiconductor chip 3, and the pad electrode 9 is electrically connected to an electric circuit composed of various elements such as transistors formed inside the semiconductor chip 3.

配線パッケージ部５は、上記パッド電極９と半田ボール７とを個々に電気的に接続する配線部１１と、半導体チップ３の一端面３ａを覆うと共に配線部１１を封止する絶縁部１３とを備えている。
絶縁部１３は、半導体チップ３の一端面３ａにパッシベーション膜１５、保護膜１７及び樹脂モールド部（絶縁層）１９を順次重ねたものであり、これらパッシベーション膜１５、保護膜１７及び樹脂モールド部１９は各々電気的な絶縁材料から形成されている。
パッシベーション膜１５は、半導体チップ３の一端面３ａから二酸化シリコン（ＳｉＯ２）の薄膜と窒化シリコン（ＳｉＮ）の薄膜とを順次重ねて形成したものであり、配線部１１と電気的に接続するためのパッド電極９を避けて半導体チップ３の一端面３ａを覆うように形成されている。 The wiring package unit 5 includes a wiring unit 11 that electrically connects the pad electrode 9 and the solder ball 7 individually, and an insulating unit 13 that covers the one end surface 3 a of the semiconductor chip 3 and seals the wiring unit 11. I have.
The insulating part 13 is obtained by sequentially stacking a passivation film 15, a protective film 17 and a resin mold part (insulating layer) 19 on the one end surface 3 a of the semiconductor chip 3, and these passivation film 15, protective film 17 and resin mold part 19. Are each formed from an electrically insulating material.
The passivation film 15 is formed by sequentially stacking a silicon dioxide (SiO 2 ) thin film and a silicon nitride (SiN) thin film from one end surface 3 a of the semiconductor chip 3, and is electrically connected to the wiring portion 11. It is formed so as to cover the one end surface 3 a of the semiconductor chip 3 while avoiding the pad electrode 9.

保護膜１７は、ポリイミド（ＰＩ）から形成されており、パッシベーション膜１５の表面１５ａ、及び、パッド電極９の周囲に位置するパッシベーション膜１５の側壁面を覆うように形成されている。
樹脂モールド部１９は、保護膜１７の表面１７ａを覆うと共に配線部１１を封止するように形成されている。この樹脂モールド部１９は、配線部１１よりも硬度の低い樹脂材料から形成されている。 The protective film 17 is made of polyimide (PI), and is formed so as to cover the surface 15 a of the passivation film 15 and the side wall surface of the passivation film 15 located around the pad electrode 9.
The resin mold part 19 is formed so as to cover the surface 17 a of the protective film 17 and to seal the wiring part 11. The resin mold part 19 is formed of a resin material having a lower hardness than the wiring part 11.

配線部１１は、パッド電極９と保護膜１７とにより画定された凹部２１を埋めると共に、保護膜１７と樹脂モールド部１９との間で凹部２１の開口部から後述する半田ボール７と配線パッケージ部５の厚さ方向に重なる位置まで延びて形成され、さらに、半田ボール７に向けて前記厚さ方向に延びている。この配線部１１は、保護膜１７の表面１７ａに形成されたアンダーバリアメタル２３（以下、ＵＢＭ２３と呼ぶ）と、ＵＢＭ２３に重ねて配された配線層２５と、配線層２５の表面２５ａから半田ボール７に向けて延びる略円柱状のポスト２７とから構成されている。
ＵＢＭ２３は、チタン（Ｔｉ）若しくはクロム（Ｃｒ）から形成されており、配線層２５は、銅（Ｃｕ）から形成されている。なお、ＵＢＭ２３は、配線層２５の厚さよりも充分に薄く形成されている。 The wiring portion 11 fills the concave portion 21 defined by the pad electrode 9 and the protective film 17, and between the protective film 17 and the resin mold portion 19, a solder ball 7 and a wiring package portion to be described later from the opening of the concave portion 21. 5 extends in the thickness direction and further extends in the thickness direction toward the solder ball 7. The wiring portion 11 includes an under barrier metal 23 (hereinafter referred to as UBM 23) formed on the surface 17 a of the protective film 17, a wiring layer 25 disposed so as to overlap the UBM 23, and a solder ball from the surface 25 a of the wiring layer 25. 7 and a substantially columnar post 27 extending toward 7.
The UBM 23 is made of titanium (Ti) or chromium (Cr), and the wiring layer 25 is made of copper (Cu). The UBM 23 is formed sufficiently thinner than the thickness of the wiring layer 25.

ポスト２７は、銅から形成されており、その上端面２７ａが樹脂モールド部１９の表面１９ａと共に略同一平面を形成している。なお、樹脂モールド部１９の表面１９ａは、配線パッケージ部５の一端面５ａを構成している。また、半導体チップ３のパッド電極９及び配線パッケージ部５のＵＢＭ２３及び配線層２５により、半導体チップ３とポスト２７とを電気的に接続する電極部２９が構成されている。
また、このポスト２７の周囲と樹脂モールド部１９との間には、平面視略環状の応力緩和層３１が形成されている。この応力緩和層３１は、樹脂モールド部１９よりも軟質な感光性ポリイミドにより形成されている。すなわち、応力緩和層３１を形成する感光性ポリイミドは、樹脂モールド部１９を構成する材料よりも低いヤング率となっている。 The post 27 is made of copper, and the upper end surface 27 a of the post 27 forms substantially the same plane as the surface 19 a of the resin mold part 19. The surface 19 a of the resin mold part 19 constitutes one end face 5 a of the wiring package part 5. Further, the pad electrode 9 of the semiconductor chip 3, the UBM 23 of the wiring package unit 5, and the wiring layer 25 constitute an electrode unit 29 that electrically connects the semiconductor chip 3 and the post 27.
Further, between the periphery of the post 27 and the resin mold portion 19, a stress relaxation layer 31 having a substantially annular shape in plan view is formed. The stress relaxation layer 31 is formed of photosensitive polyimide that is softer than the resin mold portion 19. That is, the photosensitive polyimide forming the stress relaxation layer 31 has a lower Young's modulus than the material constituting the resin mold portion 19.

以上のように構成された半導体装置１の製造方法について説明する。
図２に示すように、はじめに、パッド電極９を避けて半導体チップ３の一端面３ａにパッシベーション膜１５を形成し、パッシベーション膜１５の表面１５ａ及び側壁面に保護膜１７を形成する。次いで、保護膜１７の表面１７ａ及び側壁面並びにパッド電極９の表面に薄膜状のＵＢＭ２３を形成して、ＵＢＭ２３の表面２３ａに配線層２５を形成する。 A method for manufacturing the semiconductor device 1 configured as described above will be described.
As shown in FIG. 2, first, a passivation film 15 is formed on one end surface 3 a of the semiconductor chip 3 while avoiding the pad electrode 9, and a protective film 17 is formed on the surface 15 a and the side wall surface of the passivation film 15. Next, a thin UBM 23 is formed on the surface 17 a and the side wall surface of the protective film 17 and the surface of the pad electrode 9, and a wiring layer 25 is formed on the surface 23 a of the UBM 23.

その後、配線層２５の表面２５ａから突出するポスト２７を形成する（ポスト形成工程）。この工程においては、はじめに、ポスト２７を形成する部分を除く配線層２５及び保護膜１７の表面２５ａ，１７ａに第１のレジスト層４１を形成する。この状態においては、配線層２５の表面２５ａの一部のみが露出することになる。その後、第１のレジスト層４１が形成されていない部分、すなわち、配線層２５が露出している部分を銅で埋めてポスト２７を形成する。このポスト２７の形成終了後には、上記第１のレジスト層４１を除去する。   Thereafter, a post 27 protruding from the surface 25a of the wiring layer 25 is formed (post formation step). In this step, first, the first resist layer 41 is formed on the wiring layer 25 and the surfaces 25a and 17a of the protective film 17 excluding the portion where the post 27 is formed. In this state, only a part of the surface 25a of the wiring layer 25 is exposed. Thereafter, the post 27 is formed by filling the portion where the first resist layer 41 is not formed, that is, the portion where the wiring layer 25 is exposed, with copper. After the formation of the post 27, the first resist layer 41 is removed.

このポスト形成工程の終了後には、ポスト２７の周囲のみに応力緩和層３１を形成する（緩和層形成工程）。この工程においては、はじめに、配線層２５及び保護膜１７の表面２５ａ，１７ａに感光性ポリイミド（感光性樹脂）４３を塗布し、応力緩和層３１の形成部分を除く感光性ポリイミド４３の表面４３ａに第２のレジスト層４５を形成する。次いで、この第２のレジスト層４５が形成されていない部分、すなわち、感光性ポリイミド４３が露出している部分の露光現像を行う。その後、第２のレジスト層４５及び感光されていない部分の感光性ポリイミド４３を除去することで、ポスト２７の周囲のみに応力緩和層３１が形成されることになる。   After the completion of the post formation step, the stress relaxation layer 31 is formed only around the post 27 (relaxation layer formation step). In this step, first, photosensitive polyimide (photosensitive resin) 43 is applied to the surfaces 25 a and 17 a of the wiring layer 25 and the protective film 17, and the surface 43 a of the photosensitive polyimide 43 excluding the portion where the stress relaxation layer 31 is formed. A second resist layer 45 is formed. Next, exposure and development are performed on a portion where the second resist layer 45 is not formed, that is, a portion where the photosensitive polyimide 43 is exposed. Thereafter, the stress relieving layer 31 is formed only around the post 27 by removing the second resist layer 45 and the non-photosensitive portion of the photosensitive polyimide 43.

最後に、保護膜１７及び配線層２５の表面１７ａ，２５ａを覆うと共に、ポスト２７の上端面２７ａが外方に露出するように配線部１１、ポスト２７及び応力緩和層３１を樹脂材料により封止して樹脂モールド部１９を形成し（絶縁層形成工程）、ポスト２７の上端面２７ａに半田ボール７を取り付けることにより半導体装置１の製造が終了する。   Finally, while covering the surfaces 17a and 25a of the protective film 17 and the wiring layer 25, the wiring portion 11, the post 27, and the stress relaxation layer 31 are sealed with a resin material so that the upper end surface 27a of the post 27 is exposed to the outside. Then, the resin mold portion 19 is formed (insulating layer forming step), and the solder ball 7 is attached to the upper end surface 27a of the post 27, thereby completing the manufacture of the semiconductor device 1.

図３に示すように、この半導体装置１を回路基板５１に搭載する際には、樹脂モールド部１９の表面１９ａを回路基板５１の表面５１ａに対向させた状態で、回路基板５１の表面５１ａに形成された接続パッド５３に半田ボール７を当接させて、リフローにより半田ボール７を接続パッド５３に接合させればよい。   As shown in FIG. 3, when the semiconductor device 1 is mounted on the circuit board 51, the surface 19 a of the resin mold portion 19 is placed on the surface 51 a of the circuit board 51 with the surface 19 a facing the surface 51 a of the circuit board 51. The solder balls 7 may be brought into contact with the formed connection pads 53 and the solder balls 7 may be joined to the connection pads 53 by reflow.

上記のリフローの際や、半導体装置１の動作に伴う発熱、半導体装置１及び回路基板５１の周囲の温度変化等が起こる場合には半導体装置１が加熱冷却されるため、半導体チップ３、樹脂モールド部１９及び回路基板５１の熱膨張係数の差に基づいて、これら半導体チップ３、樹脂モールド部１９及び回路基板５１の膨張収縮の大きさが相互に異なる。具体的には、半導体チップ３の厚さ方向に直交する方向（ＡＢ方向）に関する樹脂モールド部１９及び回路基板５１の伸縮量が相互に異なる。この伸縮量の差に基づいてＡＢ方向に関する応力がポスト２７に発生することになる。   The semiconductor device 1 is heated and cooled at the time of the above reflow or when the heat generated by the operation of the semiconductor device 1 or the temperature change around the semiconductor device 1 and the circuit board 51 occurs. Based on the difference in coefficient of thermal expansion between the part 19 and the circuit board 51, the magnitudes of expansion and contraction of the semiconductor chip 3, the resin mold part 19 and the circuit board 51 are different from each other. Specifically, the expansion / contraction amounts of the resin mold part 19 and the circuit board 51 in the direction (AB direction) orthogonal to the thickness direction of the semiconductor chip 3 are different from each other. Based on the difference between the expansion and contraction amounts, stress in the AB direction is generated in the post 27.

上記の半導体装置１によれば、上記応力がポスト２７に発生しても、ポスト２７と樹脂モールド部１９との間に樹脂モールド部１９よりも軟質な応力緩和層３１が形成されているため、この応力緩和層３１において上記応力を緩和することができる。したがって、ポスト２７や、ポスト２７とこれに接続される半導体チップ３の電極部２９との接合部分、半導体装置１と回路基板５１との接合部分等にクラック等が発生して、電気的な導通不良が発生することを防止できる。
また、上記半導体装置１及びその製造方法によれば、感光性ポリイミド４３を用いて応力緩和層３１を形成することで、ポスト２７と樹脂モールド部１９との間に応力緩和層３１を容易に形成することができる。 According to the semiconductor device 1 described above, even if the stress is generated in the post 27, the stress relaxation layer 31 that is softer than the resin mold portion 19 is formed between the post 27 and the resin mold portion 19, The stress relaxation layer 31 can relieve the stress. Accordingly, cracks or the like occur in the post 27, the junction between the post 27 and the electrode portion 29 of the semiconductor chip 3 connected to the post 27, the junction between the semiconductor device 1 and the circuit board 51, and the like. It is possible to prevent the occurrence of defects.
Further, according to the semiconductor device 1 and the manufacturing method thereof, the stress relaxation layer 31 is easily formed between the post 27 and the resin mold portion 19 by forming the stress relaxation layer 31 using the photosensitive polyimide 43. can do.

なお、上記の実施の形態において、応力緩和層３１は、感光性ポリイミドにより形成されるとしたが、これに限ることはなく、少なくとも樹脂モールド部１９よりも軟質な材料、すなわち、樹脂モールド部１９よりも低いヤング率を有する材料により形成されていればよい。したがって、応力緩和層３１は、感光性を有する別の樹脂材料により形成されるとしてもよいし、感光性を有さない樹脂材料により形成されるとしても構わない。
すなわち、ポスト２７の周囲と樹脂モールド部１９との間には、例えば、図４に示すように、感光性を有さないポリイミド（ＰＩ）からなる応力緩和層６３が形成されるとしても構わない。 In the above embodiment, the stress relaxation layer 31 is formed of photosensitive polyimide. However, the stress relaxation layer 31 is not limited to this, and is at least a material softer than the resin mold portion 19, that is, the resin mold portion 19. What is necessary is just to be formed with the material which has a lower Young's modulus. Therefore, the stress relaxation layer 31 may be formed of another resin material having photosensitivity, or may be formed of a resin material not having photosensitivity.
That is, a stress relaxation layer 63 made of polyimide (PI) having no photosensitivity may be formed between the periphery of the post 27 and the resin mold portion 19 as shown in FIG. .

この応力緩和層６３を有する半導体装置６１を製造する際には、はじめに、上記実施形態と同様にして、半導体チップ３の一端面３ａ側に、パッシベーション膜１５、保護膜１７、ＵＢＭ２３、配線層２５及びポスト２７を順次形成する。その後、配線層２５及び保護膜１７の表面２５ａ，１７ａにポリイミド樹脂６５を塗布し、応力緩和層６３の形成部分に位置するポリイミド樹脂６５の表面６５ａにレジスト層６７を形成する。
そして、ヒドラジン等を用いてドライエッチングを行い、レジスト層６７が形成されていない部分のポリイミド樹脂６５を除去する。これにより、ポスト２７の周囲に応力緩和層６３が形成されることになる。なお、上記ドライエッチングの終了後には、レジスト層６７を除去する。最後に、上記実施形態と同様に、樹脂モールド部１９を形成すると共にポスト２７に半田ボール７を取り付けることにより、半導体装置６１の製造が終了する。
なお、上記製造方法で製造する場合に、応力緩和層６３はポリイミド樹脂により形成されることに限らず、別の樹脂材料により形成されるとしても構わない。 When manufacturing the semiconductor device 61 having the stress relaxation layer 63, first, the passivation film 15, the protective film 17, the UBM 23, and the wiring layer 25 are formed on the one end surface 3a side of the semiconductor chip 3 in the same manner as in the above embodiment. And the post 27 is formed sequentially. Thereafter, the polyimide resin 65 is applied to the surfaces 25 a and 17 a of the wiring layer 25 and the protective film 17, and a resist layer 67 is formed on the surface 65 a of the polyimide resin 65 located at the formation portion of the stress relaxation layer 63.
Then, dry etching is performed using hydrazine or the like to remove the portion of the polyimide resin 65 where the resist layer 67 is not formed. As a result, the stress relaxation layer 63 is formed around the post 27. Note that the resist layer 67 is removed after the dry etching is completed. Finally, as in the above embodiment, the resin mold portion 19 is formed and the solder balls 7 are attached to the posts 27, thereby completing the manufacture of the semiconductor device 61.
In addition, when manufacturing with the said manufacturing method, the stress relaxation layer 63 is not restricted to being formed with a polyimide resin, and may be formed with another resin material.

また、上述の応力緩和層は、樹脂材料によって形成することに限らず、金属材料によって形成されるとしても構わない。すなわち、ポスト２７の周囲と樹脂モールド部１９との間には、例えば、図５に示すように、パラジウム（Ｐｄ）からなる応力緩和層７３が形成されるとしても構わない。
この応力緩和層７３を有する半導体装置７１を製造する際にも、はじめに、上記実施形態と同様にして、半導体チップ３の一端面３ａ側に、パッシベーション膜１５、保護膜１７、ＵＢＭ２３、配線層２５及びポスト２７を順次形成する。 Moreover, the above-described stress relaxation layer is not limited to being formed of a resin material, and may be formed of a metal material. That is, a stress relaxation layer 73 made of palladium (Pd) may be formed between the periphery of the post 27 and the resin mold part 19 as shown in FIG.
When manufacturing the semiconductor device 71 having the stress relaxation layer 73, first, the passivation film 15, the protective film 17, the UBM 23, and the wiring layer 25 are formed on the one end surface 3a side of the semiconductor chip 3 in the same manner as in the above embodiment. And the post 27 is formed sequentially.

次いで、配線層２５の表面２５ａにレジスト層７５を形成し、ポスト２７の周囲にパラジウムによりめっきを施す。この際には、ポスト２７の周囲だけではなく、ポスト２７の表面２７ａにもパラジウムからなる金属めっき７７が形成されることになる。この金属めっき７７の形成後には、レジスト層７５を除去し、上記実施形態と同様の樹脂モールド部１９を形成する。
その後、樹脂モールド部１９の表面１９ａを研磨することで、ポスト２７の表面２７ａに形成された金属めっき７７が削り落とされて、ポスト２７周囲の応力緩和層７３のみが残存することになる。最後に、ポスト２７の表面２７ａに半田ボール７を取り付けることにより、半導体装置７１の製造が終了する。
この半導体装置７１では、ポスト２７にめっきを施すことで、応力緩和層７３を容易に形成することができる。 Next, a resist layer 75 is formed on the surface 25 a of the wiring layer 25, and the post 27 is plated with palladium. At this time, the metal plating 77 made of palladium is formed not only around the post 27 but also on the surface 27 a of the post 27. After the metal plating 77 is formed, the resist layer 75 is removed, and the resin mold portion 19 similar to that in the above embodiment is formed.
Thereafter, by polishing the surface 19a of the resin mold portion 19, the metal plating 77 formed on the surface 27a of the post 27 is scraped off, and only the stress relaxation layer 73 around the post 27 remains. Finally, the solder ball 7 is attached to the surface 27a of the post 27, whereby the manufacture of the semiconductor device 71 is completed.
In this semiconductor device 71, the stress relaxation layer 73 can be easily formed by plating the post 27.

また、半田ボール７は、球体状に形成してなるとしたが、これに限ることはなく、少なくとも樹脂モールド部１９の表面１９ａから突出する電極部を備えていればよい。すなわち、例えば、ポスト２７の上端面２７ａに、ポスト２７に一体的に形成されて樹脂モールド部１９の表面１９ａから突出する突起部を設けるとしても構わない。なお、この突起部は、例えば、めっき成長やはんだペーストを塗布するスクリーン印刷により形成しても構わない。   In addition, the solder ball 7 is formed in a spherical shape. However, the present invention is not limited to this. That is, for example, a protrusion that is integrally formed with the post 27 and protrudes from the surface 19 a of the resin mold portion 19 may be provided on the upper end surface 27 a of the post 27. In addition, you may form this protrusion part by screen printing which apply | coats plating growth or a solder paste, for example.

以上、本発明の実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。   As mentioned above, although embodiment of this invention was explained in full detail with reference to drawings, the concrete structure is not restricted to this embodiment, The design change etc. of the range which does not deviate from the summary of this invention are included.

この発明の一実施形態に係る半導体装置を示す概略側断面図である。1 is a schematic sectional side view showing a semiconductor device according to an embodiment of the present invention. 図１の半導体装置の製造方法を示す模式図である。It is a schematic diagram which shows the manufacturing method of the semiconductor device of FIG. 図１の半導体装置を回路基板に搭載した状態を示す概略側断面図である。It is a schematic sectional side view which shows the state which mounted the semiconductor device of FIG. 1 on the circuit board. この発明の一実施形態に係る半導体装置を製造する方法を示す模式図である。It is a schematic diagram which shows the method of manufacturing the semiconductor device which concerns on one Embodiment of this invention. この発明の一実施形態に係る半導体装置を製造する方法を示す模式図である。It is a schematic diagram which shows the method of manufacturing the semiconductor device which concerns on one Embodiment of this invention.

符号の説明Explanation of symbols

１，６１，７１・・・半導体装置、３・・・半導体チップ、３ａ・・・一端面、１９・・・樹脂モールド部、２７・・・ポスト、２９・・・電極部、３１，６３，７３・・・応力緩和層、４３・・・感光性樹脂、７７・・・金属めっき

DESCRIPTION OF SYMBOLS 1,61,71 ... Semiconductor device, 3 ... Semiconductor chip, 3a ... One end surface, 19 ... Resin mold part, 27 ... Post, 29 ... Electrode part, 31, 63, 73 ... Stress relaxation layer, 43 ... Photosensitive resin, 77 ... Metal plating

Claims (1)

略板状の半導体チップと、その厚さ方向の一端面側に配された電極部と、該電極部と電気的に接続されると共に前記厚さ方向に立設する金属製のポストと、該ポストに接して前記ポストの周囲に形成された平面視略環状の応力緩和層と、前記ポストの先端部を前記一端面側から外方に露出させた状態で、前記半導体チップの前記一端面側に積層されると共に前記応力緩和層の周囲を覆う樹脂モールド部とを備え、
前記応力緩和層が前記樹脂モールド部よりも軟質な感光性樹脂からなる半導体装置を製造する製造方法であって、
前記ポストを立設するポスト形成工程と、
前記半導体チップの一端面側に前記感光性樹脂を塗布し、該感光性樹脂を露光現像して前記ポスト周囲のみに前記応力緩和層を形成する緩和層形成工程と、
前記半導体チップの一端面側に前記樹脂モールド部を形成して、前記応力緩和層の周囲を埋める絶縁層形成工程とを備えることを特徴とする半導体装置の製造方法。
A substantially plate-shaped semiconductor chip, and an electrode portion disposed on one end face side of the thickness direction, a metallic posts erected the thickness direction is connected electrically to the electrode portion, the The one end face side of the semiconductor chip in a state where the stress relaxation layer having a substantially annular shape in plan view formed around the post in contact with the post and the tip end portion of the post exposed outward from the one end face side And a resin mold part that covers the periphery of the stress relaxation layer,
The stress relaxation layer is a manufacturing method for manufacturing a semiconductor device made of a photosensitive resin that is softer than the resin mold part,
A post-forming step of standing the post;
A relaxation layer forming step of applying the photosensitive resin to one end surface side of the semiconductor chip, exposing and developing the photosensitive resin to form the stress relaxation layer only around the post; and
A method of manufacturing a semiconductor device, comprising: forming an insulating layer on the one end face side of the semiconductor chip, and filling the periphery of the stress relaxation layer.
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