JP5116609B2 - Multiple electronic interlocking device - Google Patents

Multiple electronic interlocking device Download PDF

Info

Publication number
JP5116609B2
JP5116609B2 JP2008212621A JP2008212621A JP5116609B2 JP 5116609 B2 JP5116609 B2 JP 5116609B2 JP 2008212621 A JP2008212621 A JP 2008212621A JP 2008212621 A JP2008212621 A JP 2008212621A JP 5116609 B2 JP5116609 B2 JP 5116609B2
Authority
JP
Japan
Prior art keywords
arithmetic processing
data
internal
electronic interlocking
interlocking device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2008212621A
Other languages
Japanese (ja)
Other versions
JP2010047102A (en
Inventor
幸治 藤本
渡部　　悌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2008212621A priority Critical patent/JP5116609B2/en
Publication of JP2010047102A publication Critical patent/JP2010047102A/en
Application granted granted Critical
Publication of JP5116609B2 publication Critical patent/JP5116609B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Description

本発明は、鉄道駅構内の信号機や転てつ器の制御を行う多重系電子連動装置に関するものである。   The present invention relates to a multiple electronic interlocking device that controls a traffic light and a switch in a railway station.

従来の多重系電子連動装置は、多重化した演算処理装置のそれぞれが互いに同期して同一の入力データを取り込み、この入力データに応じた同じ演算処理を実行して信号機や転てつ器等の現場機器を制御するための出力データを生成する。各演算処理装置の出力データを照合装置で照合して、これらが一致する場合は全演算処理装置が正常として現場機器へ出力データを実際に出力し、不一致の場合は演算処理装置のいずれかが異常として現場機器への出力を禁止するとともに異常発生を報知する。   In the conventional multi-system electronic interlocking device, each of the multiplexed arithmetic processing devices captures the same input data in synchronization with each other, executes the same arithmetic processing according to this input data, and performs a signal device, a switch, etc. Generate output data to control field devices. The output data of each arithmetic processing unit is collated by a collation device. If they match, all the arithmetic processing units are normal and output data is actually output to the field equipment. If they do not match, one of the arithmetic processing units As an abnormality, output to on-site equipment is prohibited and the occurrence of the abnormality is notified.

例えば、特許文献１には、電子連動装置等の車両制御用コンピュータシステムにおいて、処理系Ａ，Ｂが共通の入力情報を個別に処理し、処理して得られたデータを相互に交換し、交換されたデータの一致、不一致を判定し、出力回路はデータが一致する時に制御信号を出力する構成が開示されている。
特開平１０−１２９４８７号公報 For example, in Patent Document 1, in a computer system for vehicle control such as an electronic interlocking device, processing systems A and B individually process common input information, exchange data obtained by processing, and exchange data. A configuration is disclosed in which matching or mismatching of the received data is determined, and the output circuit outputs a control signal when the data matches.
JP-A-10-129487

従来の多重系電子連動装置では、上記のように各演算処理装置の出力データの照合結果が不一致となることで初めていずれかの演算処理装置の異常が顕在化する。ある演算処理装置の一部分が故障した場合、入力データがたまたま当該故障部での演算を要しないものであると出力データは照合一致となり異常が潜在する問題点があった。   In the conventional multi-system electronic interlocking device, the abnormality of any of the arithmetic processing units becomes apparent only when the collation results of the output data of the arithmetic processing units become inconsistent as described above. When a part of a certain arithmetic processing unit fails, there is a problem that if the input data happens to not require an operation at the failed part, the output data will be matched and the abnormality will be latent.

このような異常の潜在化の対策として各演算処理装置において自己診断を行う方法があるが、自己診断処理部自体が故障して異常検知出来ない場合があった。また時々刻々変化する内部データに対して正常状態が一意に確定せず自己診断のしようが無い場合があった。   Although there is a method of performing a self-diagnosis in each arithmetic processing unit as a countermeasure against such a latent abnormality, there is a case where the self-diagnosis processing unit itself fails and cannot detect the abnormality. In addition, there is a case where the normal state is not uniquely determined for the internal data that changes from time to time, and there is no possibility of self-diagnosis.

出力データに反映されず、かつ自己診断でも検知し切れない異常を一定時間内に顕在化させるためには、出力データと同様に各演算処理装置のプログラム及び内部データ（以降、内部ステータスと称す）も周期的に照合する方法がある。しかし、内部ステータスをそのまま照合しようとすると、出力データと比較して情報量が大きいため、照合装置が複雑化する問題点があった。照合装置は多重化の対象外であり信頼性を向上させるために単純な構成とすべきである。   In order to make anomalies that are not reflected in the output data and cannot be detected by self-diagnosis within a certain period of time, as with the output data, the program and internal data of each processing unit (hereinafter referred to as internal status) There is also a method to check periodically. However, if the internal status is collated as it is, the amount of information is larger than that of the output data, which causes a problem that the collation apparatus becomes complicated. The verification device is not subject to multiplexing and should have a simple configuration in order to improve reliability.

また、演算処理装置の性能を向上させないままで内部ステータスの照合処理を実施しようとすると、情報量が大きい内部ステータスの照合にリソースの大部分が割かれ、多重系電子連動装置の本来の処理の性能が低下する問題点があった。   Also, if the internal status verification process is attempted without improving the performance of the arithmetic processing unit, most of the resources will be devoted to the internal status verification with a large amount of information, and the inherent processing of the multi-system electronic interlocking device will be reduced. There was a problem that performance deteriorated.

本発明の課題は、複数の演算処理装置の内部ステータスを、情報量を圧縮した上で周期的に照合することで、演算処理装置の異常を一定時間内で顕在化する信頼性の高い多重系電子連動装置を提供することである。   An object of the present invention is to provide a highly reliable multiplex system that reveals an abnormality of a processing unit within a certain time by periodically collating the internal statuses of a plurality of processing units after compressing the amount of information. It is to provide an electronic interlocking device.

上記の課題を解決するため、本発明の多重系電子連動装置は、複数の演算処理装置と一つの照合装置から構成され、各演算処理装置は、その内部ステータス情報を、記憶されたメモリ領域から先頭アドレスを特定して読み出して情報量を圧縮するように周期的にデータ加工する演算部を備え、前記照合装置は、各演算処理装置の前記演算部がデータ加工した情報量が圧縮された内部ステータス情報を照合する照合部を備えており、前記照合装置は、前記演算処理装置毎にデータ加工された情報量が圧縮された前記内部ステータス情報を前記照合部でそれぞれ照合し、前記照合の結果が一致の場合に全演算処理装置が正常であると判断し、不一致の場合にいずれかの演算処理装置が異常であると判断することを特徴とする。 In order to solve the above problems, the multi-system electronic interlocking device of the present invention is composed of a plurality of arithmetic processing devices and one collation device, and each arithmetic processing device receives its internal status information from a stored memory area. An arithmetic unit that periodically processes data so as to compress the amount of information by specifying and reading a head address, and the collation device is an internal unit in which the amount of information processed by the arithmetic unit of each arithmetic processing unit is compressed It includes a collating unit that collates the status information, the verification device, the internal status information amount of information data processed for each of the processing unit is compressed against respectively the matching unit, the result of the comparison If all match, it is determined that all the processing units are normal, and if they do not match, it is determined that any one of the processing units is abnormal.

本発明によれば、複数の演算処理装置の内部ステータスを、情報量を圧縮した上で周期的に照合することで、演算処理装置の異常を一定時間内で顕在化する信頼性の高い多重系電子連動装置を提供することが出来る。 According to the present invention, the internal status of a plurality of arithmetic processing devices is collated periodically after compressing the amount of information, whereby a highly reliable multiplex system that reveals abnormalities in the arithmetic processing devices within a certain period of time. An electronic interlocking device can be provided.

以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明を適用する多重系電子連動装置を示すブロック図である。この多重系電子連動装置１００は、処理周期を同期させた二つの演算処理装置１１０Ａ、１１０Ｂと、一つの照合装置１２０からなる。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a block diagram showing a multi-system electronic interlocking device to which the present invention is applied. The multi-system electronic interlocking device 100 includes two arithmetic processing devices 110A and 110B having a synchronized processing cycle, and one verification device 120.

まず初めに電子連動装置の基本動作である現場機器へのデータ出力動作について図５を参照して説明する。図５において、演算処理装置１１０Ａ、１１０Ｂは進路制御装置２００から例えば現場機器への制御指令といった入力データＤ１１を入力し、それぞれＤ１１Ａ、Ｄ１１Ｂとして記憶する。また、演算処理装置１１０Ａ、１１０Ｂは現場機器３００から例えば現場機器の状態といった入力データＤ１２を入力し、それぞれＤ１２Ａ、Ｄ１２Ｂとして記憶する。   First, a data output operation to field equipment, which is a basic operation of the electronic interlocking device, will be described with reference to FIG. In FIG. 5, arithmetic processing devices 110A and 110B receive input data D11 such as a control command to the field device from the course control device 200, and store them as D11A and D11B, respectively. The arithmetic processing devices 110A and 110B also receive input data D12 such as the state of the field device from the field device 300, and store the data as D12A and D12B, respectively.

演算処理装置１１０Ａは入力データＤ１１Ａ、Ｄ１２Ａの内容に応じて、出力データ生成用プログラムＰ１０Ａと内部データＤ１３Ａとを用いて演算処理を行い、現場機器を制御するための出力データＤ１４Ａを生成し照合装置１２０に送出する。演算処理装置１１０Ｂは入力データＤ１１Ｂ、Ｄ１２Ｂの内容に応じて、出力データ生成用プログラムＰ１０Ｂと内部データＤ１３Ｂとを用いて演算処理を行い、現場機器を制御するための出力データＤ１４Ｂを生成し照合装置１２０に送出する。   The arithmetic processing unit 110A performs arithmetic processing using the output data generation program P10A and the internal data D13A in accordance with the contents of the input data D11A and D12A, and generates output data D14A for controlling field equipment, and a collation unit 120. The arithmetic processing unit 110B performs arithmetic processing using the output data generation program P10B and the internal data D13B in accordance with the contents of the input data D11B and D12B, and generates output data D14B for controlling the field equipment, and the verification device 120.

演算処理装置１１０Ａと１１０Ｂのいずれかが異常とならない限り、プログラムＰ１０ＡとＰ１０Ｂは同じもので不変である。また内部データＤ１３ＡとＤ１３Ｂは同じ初期内容であり、演算処理装置１１０Ａと１１０Ｂのいずれかが異常とならない限り、演算処理装置１１０Ａと１１０Ｂの入力・演算結果に応じて同期して同じ内容に変化する。同様に同じ入力データ、プログラム、内部データから演算生成された出力データＤ１４Ａ、Ｄ１４Ｂは、演算処理装置１１０Ａと１１０Ｂのいずれかが異常とならない限り同内容である。   As long as one of the arithmetic processing units 110A and 110B does not become abnormal, the programs P10A and P10B are the same and unchanged. The internal data D13A and D13B have the same initial contents, and change to the same contents synchronously according to the input / calculation results of the arithmetic processing devices 110A and 110B unless any of the arithmetic processing devices 110A and 110B becomes abnormal. . Similarly, output data D14A and D14B calculated and generated from the same input data, program, and internal data have the same contents unless one of the arithmetic processing units 110A and 110B becomes abnormal.

照合装置１２０は、演算処理装置１１０Ａ、１１０Ｂからそれぞれ取り込んだ出力データをＤ１５Ａ、Ｄ１５Ｂとして記憶し、これらを照合部１２１で照合する。照合の結果が一致であれば演算処理装置１１０Ａ、１１０Ｂの双方が正常であると判断して出力データＤ１５Ａ、Ｄ１５Ｂの一方を現場機器に出力し、不一致であれば演算処理装置１１０Ａ、１１０Ｂのいずれかが異常であると判断して現場機器への出力回路を遮断し、異常を報知する。   The collation device 120 stores the output data fetched from the arithmetic processing devices 110A and 110B as D15A and D15B, respectively, and collates them with the collation unit 121. If the collation results match, it is determined that both arithmetic processing units 110A and 110B are normal, and one of the output data D15A and D15B is output to the field device. Is determined to be abnormal, the output circuit to the field device is shut off, and the abnormality is notified.

次に本発明の多重系電子連動装置による内部ステータスの照合動作について図１を参照して説明する。   Next, an internal status collating operation by the multiplex electronic interlocking device of the present invention will be described with reference to FIG.

図１において、演算処理装置１１０Ａでは内部ステータス加工用プログラムＰ２０Ａが周期的に動作してプログラムＰ１０Ａ、Ｐ２０Ａ及び内部データＤ１３Ａをもとに情報量を圧縮した加工内部ステータスＤ２１Ａを生成する。   In FIG. 1, in the arithmetic processing unit 110A, an internal status machining program P20A periodically operates to generate a machining internal status D21A in which the amount of information is compressed based on programs P10A, P20A and internal data D13A.

演算処理装置１１０Ｂでは内部ステータス加工用プログラムＰ２０Ｂが周期的に動作してプログラムＰ１０Ｂ、Ｐ２０Ｂ及び内部データＤ１３Ｂをもとに情報量を圧縮した加工内部ステータスＤ２１Ｂを生成する。   In the arithmetic processing unit 110B, the internal status machining program P20B periodically operates to generate a machining internal status D21B in which the amount of information is compressed based on the programs P10B, P20B and the internal data D13B.

演算処理装置１１０Ａと１１０Ｂのいずれかが異常とならない限り、プログラムＰ２０ＡとＰ２０Ｂは同じもので不変である。同様に同じプログラム、内部データから生成された加工内部ステータスＤ２１Ａ、Ｄ２１Ｂは、演算処理装置１１０Ａと１１０Ｂのいずれかが異常とならない限り同内容である。   As long as one of the arithmetic processing units 110A and 110B does not become abnormal, the programs P20A and P20B are the same and unchanged. Similarly, machining internal statuses D21A and D21B generated from the same program and internal data have the same contents unless any of arithmetic processing units 110A and 110B becomes abnormal.

照合装置１２０は、演算処理装置１１０Ａ、１１０Ｂからそれぞれ取り込んだ内部ステータスをＤ２２Ａ、Ｄ２２Ｂとして記憶し、これらを照合部１２１で照合する。照合の結果が一致であれば演算処理装置１１０Ａ、１１０Ｂの双方が正常であると判断し、不一致であれば演算処理装置１１０Ａ、１１０Ｂのいずれかが異常となったと判断して現場機器への出力回路を遮断し、異常を報知する。   The collation device 120 stores the internal statuses fetched from the arithmetic processing devices 110A and 110B as D22A and D22B, respectively, and collates them with the collation unit 121. If the collation results match, it is determined that both arithmetic processing units 110A and 110B are normal, and if they do not match, it is determined that one of arithmetic processing units 110A and 110B has become abnormal and output to the field device. The circuit is shut off and an abnormality is notified.

本発明による内部ステータスの加工処理方法の一つとして、例えば一日に一回、現場機器の制御を停止することが可能な深夜の限られた時間帯に各演算処理装置の内部ステータスのすべてを一挙に加工する方法がある。   As one of the processing methods of the internal status according to the present invention, for example, all of the internal statuses of the respective processing units are limited to a limited time in the middle of the night when the control of the field equipment can be stopped once a day. There is a method to process at once.

また別の方法として、現場機器を２４時間連続して制御することが必要な場合に、各制御周期のうち一定時間を内部ステータス加工に割当て、内部ステータスを当該時間内で加工が完了する程度に分割して順次加工を進める方法もある。この後者の方法について、演算処理装置処理１１０Ａで実施した場合の処理の流れについて図２を参照して説明する。   As another method, when it is necessary to control field equipment continuously for 24 hours, a certain period of each control cycle is assigned to internal status processing, and the internal status is set to the extent that the processing is completed within that time. There is also a method of dividing and proceeding sequentially. With respect to this latter method, the flow of processing when executed in the arithmetic processing unit processing 110A will be described with reference to FIG.

プログラムと内部データが、アドレスＡから始まる容量Ｓ［Ｂｙｔｅ］の連続したメモリ空間に配置されており、この先頭から末尾までを１日に１回照合するとした場合、制御周期をＴ[秒]とすると１制御周期当たりで加工対象となる内部ステータスの情報量ｓ［Ｂｙｔｅ］は、
ｓ＝Ｓ×Ｔ／８６４００
となる。その日の第ｎ回目（ｎ＝１，２，…，（８６４００／Ｔ））の制御周期において処理Ｐ１からＰ５の内容を説明する。 If the program and internal data are arranged in a continuous memory space with a capacity S [Byte] starting from address A, and the verification from the beginning to the end is performed once a day, the control cycle is T [seconds]. Then, the information amount s [Byte] of the internal status to be processed per control cycle is
s = S × T / 86400
It becomes. The contents of the processes P1 to P5 will be described in the control cycle of the nth time (n = 1, 2,..., (86400 / T)) on that day.

図２において、処理Ｐ１では今回の制御周期で加工対象とする内部ステータスの一部分の先頭アドレスａを以下のように求める。
ａ＝Ａ＋（ｎ−１）×ｓ In FIG. 2, in the process P1, the head address a of a part of the internal status to be processed in the current control cycle is obtained as follows.
a = A + (n−1) × s

処理Ｐ２ではアドレスａから情報量ｓ[Ｂｙｔｅ]のデータをバッファにコピーする。処理Ｐ３では処理Ｐ２でバッファに格納したデータを入力としてプログラムＰ２０Ａを実行する。処理Ｐ４ではプログラムＰ２０Ａの処理結果戻り値を内部ステータスＤ２１Ａとしてその格納エリアに格納する。処理Ｐ５では内部ステータスＤ２１Ａの内容を照合装置１２０に送出する。   In process P2, data of the information amount s [Byte] from address a is copied to the buffer. In the process P3, the program P20A is executed with the data stored in the buffer in the process P2 as an input. In the process P4, the process result return value of the program P20A is stored in the storage area as the internal status D21A. In process P5, the contents of the internal status D21A are sent to the verification device 120.

以上の方法により、本実施例では、多重系電子連動装置のいずれかの演算処理装置に異常があれば、遅くとも一日以内に顕在化させることが出来る。また数式が１未満となる場合には、その値に応じて異常顕在化に要する時間の短縮を図ることが出来て、多重系電子連動装置の信頼性を向上させることが可能となる。
｛（内部ステータスの加工所要時間）＋（加工内部ステータスの伝送・照合所要時間）｝／（無加工内部ステータスの伝送・照合所要時間） According to the above method, in this embodiment, if there is an abnormality in any of the arithmetic processing devices of the multi-system electronic interlocking device, it can be revealed within one day at the latest. Further, when the numerical value is less than 1, the time required for revealing the abnormality can be shortened according to the value, and the reliability of the multiple electronic interlocking device can be improved.
{(Time required for machining internal status) + (Time required for transmission / verification of machining internal status)} / (Time required for transmission / verification of unprocessed internal status)

本実施例でプログラムＰ２０Ａ、Ｐ２０Ｂの一例としてＭＤ５ハッシュ関数を実装した場合を説明する。ＭＤ５ハッシュ関数は、与えられた入力に対して１２８ビットのハッシュ値を出力する一方向要約関数である。演算処理装置１１０Ａにおいて、内部ステータス加工用内部プログラムＰ２０ＡをこのＭＤ５ハッシュ関数とすると、内部ステータスＤ２１Ａの情報量は１２８ビットとなる。   A case where an MD5 hash function is implemented as an example of the programs P20A and P20B in this embodiment will be described. The MD5 hash function is a one-way summary function that outputs a 128-bit hash value for a given input. In the arithmetic processing unit 110A, if the internal status processing internal program P20A is the MD5 hash function, the information amount of the internal status D21A is 128 bits.

一般に多重系電子連動装置の演算処理装置の内部プログラム、内部データの情報量は１２８ビット以下とはならないため、照合装置１２０は出力データＤ１５Ａ、Ｄ１５Ｂの情報量あるいは１２８ビットのいずれか大きい方のデータを照合することが出来ればよいだけの単純な構成にすることが可能となり、また照合に要する時間も削減出来る。   Generally, the amount of information in the internal program and internal data of the arithmetic processing unit of the multi-system electronic interlocking device is not less than 128 bits. Therefore, the collation device 120 is the data amount of the output data D15A, D15B or 128 bits, whichever is larger. It is possible to have a simple configuration that only needs to be able to collate, and the time required for collation can be reduced.

同様に、演算処理装置１１０Ａ、１１０Ｂと照合装置１２０との間の伝送路も一定時間内に上記の情報量のデータを伝送することが出来ればよいだけの単純な構成にすることが可能となり、また伝送に要する時間も削減出来る。
なお情報量の圧縮に伴う問題として、異なる内容のデータをそれぞれ圧縮したところ同じ結果になり得ることが挙げられる。本発明においてはこの事象はある演算処理装置の異常を見逃すことにつながる。ＭＤ５ハッシュ関数では、異なる内容を入力して同じハッシュ値が生成される確率は、
（１／２）（ハッシュ値ビット数／２）＝０．５６４＝５．４×１０−２０
であり、例えば１時間当たり３．６×１０６回照合を行うとした場合、一つの多重系電子連動装置当たりの異常見逃し確率は１．９×１０−１３［１／ｈｏｕｒ］となる。 Similarly, the transmission path between the arithmetic processing devices 110A and 110B and the collation device 120 can also have a simple configuration that only needs to be able to transmit the above-mentioned information amount of data within a certain period of time. Also, the time required for transmission can be reduced.
A problem associated with the compression of the amount of information is that data with different contents can be compressed to produce the same result. In the present invention, this phenomenon leads to overlooking an abnormality of a certain arithmetic processing unit. In MD5 hash function, the probability that the same hash value is generated by inputting different contents is:
(1/2) (Hash value bit number / 2) = 0.5 64 = 5.4 × 10 −20
For example, when the verification is performed 3.6 × 106 times per hour, the abnormality miss probability per multiplex electronic interlocking device is 1.9 × 10 −13 [1 / hour].

この異常見逃し確率は、当該装置に許容される危険側故障率よりも小さい値である必要があるが、一般に電子連動装置のような鉄道保安装置に許容される危険側故障率は１０−８〜１０−９［１／ｈｏｕｒ］程度であり、この条件を満たす。 This abnormality overlook probability needs to be a value smaller than the dangerous failure rate allowed for the device, but generally the dangerous failure rate allowed for a railway security device such as an electronic interlocking device is 10 −8 to It is about 10 −9 [1 / hour], which satisfies this condition.

次に本発明の実施例２の多重系電子連動装置について図３を参照して説明する。実施例２の多重系電子連動装置は、出力データの照合と内部加工ステータスの照合とを切替制御できる構成を備えたものである。   Next, a multiple electronic interlocking device according to a second embodiment of the present invention will be described with reference to FIG. The multi-system electronic interlocking device of Embodiment 2 has a configuration capable of switching control between collation of output data and collation of internal machining status.

図３において、演算処理装置１１０Ａ、１１０Ｂは進路制御装置２００から例えば現場機器への制御指令といった入力データＤ１１を入力し、それぞれＤ１１Ａ、Ｄ１１Ｂとして記憶する。また、演算処理装置１１０Ａ、１１０Ｂは現場機器３００から例えば現場機器の状態といった入力データＤ１２を入力し、それぞれＤ１２Ａ、Ｄ１２Ｂとして記憶する。   In FIG. 3, the arithmetic processing devices 110A and 110B receive input data D11 such as a control command to a field device from the route control device 200, and store them as D11A and D11B, respectively. The arithmetic processing devices 110A and 110B also receive input data D12 such as the state of the field device from the field device 300, and store the data as D12A and D12B, respectively.

演算処理装置１１０Ａは入力データＤ１１Ａ、Ｄ１２Ａの内容に応じて、出力データ生成用プログラムＰ１０Ａと内部データＤ１３Ａとを用いて演算処理を行い、現場機器を制御するための出力データＤ１４Ａを生成し切替回路Ｐ４０Ａに送出する。演算処理装置１１０Ｂは入力データＤ１１Ｂ、Ｄ１２Ｂの内容に応じて、出力データ生成用プログラムＰ１０Ｂと内部データＤ１３Ｂとを用いて演算処理を行い、現場機器を制御するための出力データＤ１４Ｂを生成し切替回路Ｐ４０Ｂに送出する。   The arithmetic processing unit 110A performs arithmetic processing using the output data generation program P10A and the internal data D13A in accordance with the contents of the input data D11A and D12A, generates output data D14A for controlling field devices, and generates a switching circuit. Send to P40A. The arithmetic processing unit 110B performs arithmetic processing using the output data generation program P10B and the internal data D13B in accordance with the contents of the input data D11B and D12B, generates output data D14B for controlling field devices, and generates a switching circuit. Send to P40B.

演算処理装置１１０Ａと１１０Ｂのいずれかが異常とならない限り、プログラムＰ１０ＡとＰ１０Ｂは同じもので不変である。また内部データＤ１３ＡとＤ１３Ｂは同じ初期内容であり、演算処理装置１１０Ａと１１０Ｂのいずれかが異常とならない限り、演算処理装置１１０Ａと１１０Ｂの入力・演算結果に応じて同期して同じ内容に変化する。同様に同じ入力データ、プログラム、内部データから演算生成された出力データＤ１４Ａ、Ｄ１４Ｂは、演算処理装置１１０Ａと１１０Ｂのいずれかが異常とならない限り同内容である。   As long as one of the arithmetic processing units 110A and 110B does not become abnormal, the programs P10A and P10B are the same and unchanged. The internal data D13A and D13B have the same initial contents, and change to the same contents synchronously according to the input / calculation results of the arithmetic processing devices 110A and 110B unless any of the arithmetic processing devices 110A and 110B becomes abnormal. . Similarly, output data D14A and D14B calculated and generated from the same input data, program, and internal data have the same contents unless one of the arithmetic processing units 110A and 110B becomes abnormal.

照合装置１２０は、切替回路Ｐ４０Ａ、切替回路Ｐ４０Ｂを介して演算処理装置１１０Ａ、１１０Ｂからそれぞれ取り込んだ出力データを照合データＤ２３Ａ、Ｄ２３Ｂとして記憶し、これらを照合部１２１で照合する。照合の結果が一致であれば演算処理装置１１０Ａ、１１０Ｂの双方が正常であると判断して出力データＤ１５Ａ、Ｄ１５Ｂの一方を現場機器に出力し、不一致であれば演算処理装置１１０Ａ、１１０Ｂのいずれかが異常であると判断して現場機器への出力回路を遮断し、異常を報知する。   The collation device 120 stores the output data fetched from the arithmetic processing devices 110A and 110B via the switching circuit P40A and the switching circuit P40B as collation data D23A and D23B, respectively, and collates them by the collation unit 121. If the collation results match, it is determined that both arithmetic processing units 110A and 110B are normal, and one of the output data D15A and D15B is output to the field device. Is determined to be abnormal, the output circuit to the field device is shut off, and the abnormality is notified.

内部ステータス加工の実行時には、演算処理装置Ａ系では、演算部の内部ステータス加工用プログラムＰ２０Ａが作動し、出力生成プログラムＰ１０Ａ、内部データＤ１３Ａのデータ、あるいは、内部ステータス加工用プログラムＰ２０Ａのデータを読み出して、ハッシュ値の演算などのデータ加工の処理を行い、処理結果の戻り値を内部加工ステータスＤ２１Ａとしてその格納エリアに格納し、内部加工ステータスＤ２１Ａの内容を切替回路Ｐ４０Ａに送出する。   At the time of execution of the internal status processing, in the arithmetic processing unit A system, the internal status processing program P20A of the calculation unit operates, and the output generation program P10A, the data of the internal data D13A, or the data of the internal status processing program P20A is read. Then, data processing such as calculation of the hash value is performed, the return value of the processing result is stored in the storage area as the internal processing status D21A, and the content of the internal processing status D21A is sent to the switching circuit P40A.

演算処理装置Ｂ系においても、同様に、演算部の内部ステータス加工用プログラムＰ２０Ｂが作動し、出力生成プログラムＰ１０Ｂ、内部データＤ１３Ｂのデータ、あるいは、内部ステータス加工用プログラムＰ２０Ｂのデータを読み出して、ハッシュ値の演算などのデータ加工の処理を行い、処理結果の戻り値を内部加工ステータスＤ２１Ｂとしてその格納エリアに格納し、内部加工ステータスＤ２１Ｂの内容を切替回路Ｐ４０Ｂに送出する。   Similarly, in the arithmetic processing unit B system, the internal status processing program P20B of the arithmetic unit operates, and the output generation program P10B, the internal data D13B data, or the internal status processing program P20B data is read and hashed. Data processing such as value calculation is performed, the return value of the processing result is stored in the storage area as the internal processing status D21B, and the content of the internal processing status D21B is sent to the switching circuit P40B.

照合装置１２０は、切替回路Ｐ４０Ａ、切替回路Ｐ４０Ｂを介して演算処理装置１１０Ａ、１１０Ｂからそれぞれ取り込んだ内部加工ステータスＤ２１Ａ，内部加工ステータスＤ２１Ａをそれぞれ、照合データＤ２３Ａ、Ｄ２３Ｂとして記憶し、これらを照合部１２１で照合する。照合の結果が不一致であれば演算処理装置１１０Ａ、１１０Ｂのいずれかが異常であると判断して現場機器への出力回路を遮断し、異常を報知する。   The collation device 120 stores the internal machining status D21A and the internal machining status D21A captured from the arithmetic processing units 110A and 110B via the switching circuit P40A and the switching circuit P40B, respectively, as collation data D23A and D23B, and these are collation units. Check at 121. If the verification results do not match, it is determined that one of the arithmetic processing units 110A and 110B is abnormal, the output circuit to the field device is shut off, and the abnormality is notified.

図４は、図３に示す本発明の実施例２の多重系電子連動装置の動作を示すフローチャートである。図４において、電子連動装置の動作を開始すると、処理Ｐ０において、内部ステータス加工の照合であるか否かを判定する。   FIG. 4 is a flowchart showing the operation of the multiplex electronic interlocking device according to the second embodiment of the present invention shown in FIG. In FIG. 4, when the operation of the electronic interlocking device is started, it is determined in processing P0 whether or not the internal status processing is collation.

内部ステータス加工の照合には、処理Ｐ１では今回の制御周期で加工対象とする内部ステータスの一部分の先頭アドレスを求め、処理Ｐ２ではアドレスａから情報量ｓのデータをバッファにコピーする。処理Ｐ３では処理Ｐ２でバッファに格納したデータを入力としてプログラムＰ２０Ａを実行する。処理Ｐ４ではプログラムＰ２０Ａの処理結果戻り値を内部加工ステータスＤ２１Ａとしてその格納エリアに格納する。処理Ｐ５では内部加工ステータスＤ２１Ａを切替装置に送出する。   For collation of internal status processing, in process P1, the start address of a part of the internal status to be processed in the current control cycle is obtained, and in process P2, data of information amount s is copied from address a to the buffer. In the process P3, the program P20A is executed with the data stored in the buffer in the process P2 as an input. In the process P4, the process result return value of the program P20A is stored in the storage area as the internal machining status D21A. In process P5, the internal machining status D21A is sent to the switching device.

処理Ｐ１１では、切替回路により内部加工ステータスと出力データを切替え、演算処理装置からそれぞれ取り込んだ内部加工ステータスを照合データとして記憶し、処理Ｐ１２では、照合装置１２０は、これらを照合部１２１で照合する。処理Ｐ１３で、照合の結果が不一致であれば演算処理装置１１０Ａ、１１０Ｂのいずれかが異常であると判断して、処理Ｐ１４で現場機器への出力回路を遮断し、異常を報知する。処理Ｐ１３で、照合の結果が不一致でなければ、処理Ｐ０に戻る。   In process P11, the internal machining status and the output data are switched by the switching circuit, and the internal machining status fetched from the arithmetic processing device is stored as collation data. In process P12, the collation device 120 collates them with the collation unit 121. . If the result of collation does not match in process P13, it is determined that one of the arithmetic processing units 110A and 110B is abnormal, and in process P14, the output circuit to the field device is shut off, and the abnormality is notified. If the result of collation does not match in process P13, the process returns to process P0.

処理Ｐ０において、内部ステータス加工の照合ではない場合には、通常の出力データ生成処理が行われ、処理Ｐ６では、進路制御装置２００から電子連動装置１００へのデータ入力Ｄ１１が行われ、処理Ｐ７では、入力データＤ１１を多重系の各メモリにデータ記憶され、処理Ｐ８では、出力データ生成用プログラムにより出力データの生成処理が行われ、処理Ｐ９では、処理結果を出力データとして格納し、処理Ｐ１０で、出力データを切替装置に送出する。   In the process P0, when the internal status processing is not collated, a normal output data generation process is performed. In the process P6, the data input D11 from the route control device 200 to the electronic interlocking device 100 is performed, and in the process P7. The input data D11 is stored in each memory of the multiplex system. In process P8, output data generation processing is performed by the output data generation program. In process P9, the processing result is stored as output data. The output data is sent to the switching device.

処理Ｐ１１では、切替回路により内部加工ステータスと出力データを切替え、演算処理装置からそれぞれ取り込んだ出力データを照合データとして記憶し、処理Ｐ１２では、照合装置１２０は、これらを照合部１２１で照合する。処理Ｐ１３で、照合の結果が不一致であれば演算処理装置１１０Ａ、１１０Ｂのいずれかが異常であると判断して、処理Ｐ１４で現場機器への出力回路を遮断し、異常を報知する。処理Ｐ１３で、照合の結果が不一致でなければ、出力データを出力し、処理Ｐ０に戻る。   In the process P11, the internal processing status and the output data are switched by the switching circuit, and the output data fetched from the arithmetic processing device is stored as the collation data. In the process P12, the collation device 120 collates them with the collation unit 121. If the result of collation does not match in process P13, it is determined that one of the arithmetic processing units 110A and 110B is abnormal, and in process P14, the output circuit to the field device is shut off, and the abnormality is notified. If the result of the collation does not match in process P13, output data is output and the process returns to process P0.

以上の方法により実施例２では、多重系電子連動装置では、通常の出力データの生成処理と内部ステータス加工処理を切り替えて同一の照合装置で出力データと内部ステータス加工データを照合することができ、いずれかの演算処理装置に異常があれば、早期に異常を顕在化させることが出来る。   According to the above method, in the second embodiment, in the multi-system electronic interlocking device, the normal output data generation processing and the internal status processing processing can be switched, and the output data and the internal status processing data can be verified by the same verification device. If there is an abnormality in any of the arithmetic processing units, the abnormality can be revealed early.

本発明の実施例１の多重系電子連動装置の内部ステータス加工・照合に関するブロック図である。It is a block diagram regarding internal status processing / collation of the multiplex system electronic interlocking device of Example 1 of the present invention. 図１に示すＡ系の内部ステータス加工の一処理例のフローチャートである。It is a flowchart of a process example of the internal status processing of A system shown in FIG. 本発明の実施例２の多重系電子連動装置の内部ステータス加工・照合に関するブロック図である。It is a block diagram regarding internal status processing / collation of the multiplex system electronic interlocking device of Example 2 of the present invention. 図３に示す多重系電子連動装置の動作のフローチャートである。It is a flowchart of operation | movement of the multiplex system electronic interlocking device shown in FIG. 本発明を適用する多重系電子連動装置の出力データ生成・照合に関するブロック図である。It is a block diagram regarding output data generation / collation of a multi-system electronic interlocking device to which the present invention is applied.

符号の説明Explanation of symbols

１００ 多重系電子連動装置
１１０ 演算処理装置
１２０ 照合装置
２００ 進路制御装置
３００ 現場機器
Ｐ１０ 出力データ生成用プログラム
Ｐ２０ 内部ステータス加工用プログラム
Ｐ４０ 切替回路
Ｄ１１ 進路制御装置からの入力データ
Ｄ１２ 現場機器からの入力データ
Ｄ１３ 演算処理装置内部データ
Ｄ１４ 演算処理装置内の出力データ
Ｄ１５ 照合装置内の出力データ
Ｄ２１ 演算処理装置内の加工内部ステータス
Ｄ２２ 照合装置内の加工内部ステータス
Ｄ２３ 照合装置内の照合データ DESCRIPTION OF SYMBOLS 100 Multiple-system electronic interlocking device 110 Arithmetic processing device 120 Collation device 200 Course control device 300 Field device P10 Output data generation program P20 Internal status processing program P40 Switching circuit D11 Input data from route control device D12 Input data from field device D13 Data in the processing unit D14 Output data in the processing unit D15 Output data in the verification unit D21 Processing internal status in the processing unit D22 Processing internal status in the verification unit D23 Verification data in the verification unit

Claims (5)

複数の演算処理装置と一つの照合装置から構成された多重系電子連動装置において、各演算処理装置は、その内部ステータス情報を、記憶されたメモリ領域から先頭アドレスを特定して読み出して情報量を圧縮するように周期的にデータ加工する演算部を備え、前記照合装置は、各演算処理装置の前記演算部がデータ加工した情報量が圧縮された内部ステータス情報を照合する照合部を備えており、前記照合装置は、前記演算処理装置毎にデータ加工された情報量が圧縮された前記内部ステータス情報を前記照合部でそれぞれ照合し、前記照合の結果が一致の場合に全演算処理装置が正常であると判断し、不一致の場合にいずれかの演算処理装置が異常であると判断することを特徴とする多重系電子連動装置。 In a multi-system electronic interlocking device composed of a plurality of arithmetic processing devices and a single collating device, each arithmetic processing device reads the internal status information by specifying the head address from the stored memory area and reads the amount of information. Computation unit that periodically processes data so as to compress, and the collation device comprises a collation unit that collates internal status information in which the amount of information processed by the arithmetic unit of each arithmetic processing unit is compressed The collating device collates the internal status information in which the amount of information processed for each arithmetic processing device is compressed by the collating unit, and if the collation results match, all the arithmetic processing devices are normal. A multi-system electronic interlocking device characterized by determining that any one of the arithmetic processing devices is abnormal if they do not match. 請求項１に記載の多重系電子連動装置において、前記演算部は、前記各演算処理装置で出力処理を行う出力データ生成用のプログラムと前記出力処理を行う際の内部データが記憶されたメモリ領域から先頭アドレスを特定して読み出された情報を、前記内部ステータス情報としてデータ加工することを特徴とする多重系電子連動装置。   2. The multi-system electronic interlocking device according to claim 1, wherein the arithmetic unit stores a memory for generating output data for performing output processing in each arithmetic processing device and internal data for performing the output processing. 3. A multi-system electronic interlocking device characterized in that information read by specifying a head address from the data is processed as the internal status information. 請求項１に記載の多重系電子連動装置において、前記演算部は、前記各演算処理装置で出力処理を行う出力データ生成用のプログラムと前記出力処理を行う際の内部データに加えて、前記内部ステータス情報を圧縮加工する内部ステータス加工用のプログラムについても、記憶されたメモリ領域から先頭アドレスを特定して読み出された情報を、前記内部ステータス情報としてデータ加工することを特徴とする多重系電子連動装置。   2. The multi-system electronic interlocking device according to claim 1, wherein the computing unit includes the internal data in addition to a program for generating output data for performing output processing in each of the arithmetic processing devices and internal data for performing the output processing. Also for an internal status processing program for compressing status information, information read out by specifying a head address from a stored memory area is processed as the internal status information. Interlocking device. 請求項１に記載の多重系電子連動装置において、前記データ加工された内部ステータス情報を照合する照合装置が、前記各演算処理装置で出力処理を行う出力データについても、それぞれ照合することができる切替回路を備えていることを特徴とする多重系電子連動装置。 2. The multi-system electronic interlocking device according to claim 1, wherein the collation device that collates the data-processed internal status information can also collate each output data that is output by each arithmetic processing unit. A multi-system electronic interlocking device comprising a circuit. 請求項１ないし請求項４のいずれかに記載の多重系電子連動装置において、前記演算部は、前記各演算処理装置の内部ステータス情報の情報量を圧縮するために内部ステータス情報のハッシュ値を周期的に演算することを特徴とする多重系電子連動装置。   5. The multi-system electronic interlocking device according to claim 1, wherein the arithmetic unit cycles the hash value of the internal status information in order to compress the amount of information of the internal status information of each arithmetic processing unit. Multi-system electronic interlocking device, characterized in that it calculates automatically.
JP2008212621A 2008-08-21 2008-08-21 Multiple electronic interlocking device Active JP5116609B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008212621A JP5116609B2 (en) 2008-08-21 2008-08-21 Multiple electronic interlocking device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008212621A JP5116609B2 (en) 2008-08-21 2008-08-21 Multiple electronic interlocking device

Publications (2)

Publication Number Publication Date
JP2010047102A JP2010047102A (en) 2010-03-04
JP5116609B2 true JP5116609B2 (en) 2013-01-09

Family

ID=42064579

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008212621A Active JP5116609B2 (en) 2008-08-21 2008-08-21 Multiple electronic interlocking device

Country Status (1)

Country Link
JP (1) JP5116609B2 (en)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5545067B2 (en) * 2010-06-24 2014-07-09 富士電機株式会社 Information processing apparatus and self-diagnosis method of information processing apparatus
WO2018110124A1 (en) * 2016-12-13 2018-06-21 日立オートモティブシステムズ株式会社 Vehicle control device
KR102206128B1 (en) * 2018-11-16 2021-01-25 한국철도기술연구원 Exclusive Track Resource Sharing System

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3216996B2 (en) * 1996-07-19 2001-10-09 三菱電機株式会社 Dual electronic interlocking device
JP4401521B2 (en) * 2000-03-08 2010-01-20 日本信号株式会社 Duplex information processing device
JP2004206472A (en) * 2002-12-25 2004-07-22 Toshiba Corp Device for inspecting and repairing security system

Also Published As

Publication number Publication date
JP2010047102A (en) 2010-03-04

Similar Documents

Publication Publication Date Title
US8065564B2 (en) Redundant control apparatus
US9604585B2 (en) Failure management in a vehicle
CN110572287B (en) Data disaster tolerance method and device, computer equipment and storage medium
JP5116609B2 (en) Multiple electronic interlocking device
US10114356B2 (en) Method and apparatus for controlling a physical unit in an automation system
US6038683A (en) Replicated controller and fault recovery method thereof
JP2022521938A (en) Safety system and how to operate the safety system
US8041993B2 (en) Distributed control system
CN108089892A (en) A kind of method, apparatus of safety startup of system, set-top box and storage medium
EP2680148B1 (en) Information processing system, output control device, and data generating device
US10997008B2 (en) Controller and control system that manages event occurrence history utilizing a flash chain of event history data
JP2003063327A (en) Electronic controller for vehicle
CN107038095B (en) Method for redundantly processing data
CN105550230B (en) The method for detecting and device of distributed memory system node failure
JP6843650B2 (en) Redundancy system and redundancy method
JP2009025971A (en) Information processor and log data collection system
US11177828B2 (en) Data collection apparatus, method, and program
JP2006236371A (en) Control system
Kong et al. Agile store: Experience with quorum-based data replication techniques for adaptive Byzantine fault tolerance
WO2022244200A1 (en) Control device
JP7471532B2 (en) Control device
JP2013109532A (en) Device, method and program for diagnosis and restoration
CN115335270A (en) Method and system for data management in a vehicle
JP5545067B2 (en) Information processing apparatus and self-diagnosis method of information processing apparatus
CN116149556A (en) Operation method and system of Internet of things hard disk and electronic equipment

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100512

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111115

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111116

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120113

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121002

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121016

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5116609

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151026

Year of fee payment: 3