JP5114927B2 - Horizontal MOS transistor - Google Patents
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本発明は、ストライプ状のソース領域とドレイン領域が半導体基板の表層部に交互に配置されてなる、横型MOSトランジスタ(LDMOS、Lateral Diffused Metal OxideSemiconductor)に関する。 The present invention relates to a lateral MOS transistor (LDMOS, Lateral Diffused Metal Oxide Semiconductor) in which striped source regions and drain regions are alternately arranged on a surface layer portion of a semiconductor substrate.
ストライプ状のソース領域とドレイン領域が半導体基板の表層部に交互に配置されてなる横型MOSトランジスタが、例えば、特開2002−299463号公報(特許文献1)と特開平8−255909号公報(特許文献2)に開示されている。 For example, Japanese Patent Application Laid-Open No. 2002-299463 (Patent Document 1) and Japanese Patent Application Laid-Open No. 8-255909 (Patent Document 1) have disclosed lateral MOS transistors in which stripe-shaped source regions and drain regions are alternately arranged on the surface layer portion of a semiconductor substrate. Document 2).
図5は、ストライプ状のソース領域とドレイン領域が半導体基板の表層部に交互に配置されてなる従来の横型MOSトランジスタの一例で、横型MOSトランジスタ90の要部の配置関係を示す模式的な上面図である。また、図6は、図5における二点鎖線A−Aでの模式的な断面図である。尚、図5において直交する一点鎖線で碁盤目状に区切られた各領域は、横型MOSトランジスタ90の設計においてシミュレーション等に用いられる仮想的な単位セルである。従って、図6は、単位セルの断面に相当している。
FIG. 5 is an example of a conventional lateral MOS transistor in which stripe-like source regions and drain regions are alternately arranged on the surface layer portion of a semiconductor substrate. FIG. 5 is a schematic top view showing an arrangement relationship of main parts of the
図5に示す横型MOSトランジスタ90は、Nチャネルの横型MOSトランジスタで、ストライプ状のソース領域Sとドレイン領域Dが、半導体基板10の表層部に交互に配置されてなる横型MOSトランジスタである。図6に示すように、半導体基板10は、埋め込み酸化膜3を有するSOI(Silicon On Insulator)基板で、埋め込み酸化膜3の下は、P導電型(p)の支持基板2であり、埋め込み酸化膜3上のSOI層1におけるN導電型(n−)層1aを横型MOSトランジスタ90の形成層としている。
The
図5に示すように、ソース領域Sとドレイン領域Dの各領域上には、それぞれ、太い実線で示したストライプ状のソース配線Lsとドレイン配線Ldが形成される。ソース配線Lsとドレイン配線Ldは、それぞれ、ソース領域Sとドレイン領域Dの各領域に対して太い破線で示した多数個のコンタクトCs,Cdで接続されている。各コンタクトCs,Cdは、それぞれ同じコンタクト面積で、ソース領域Sとドレイン領域Dの各領域上に単位セルと同じピッチcpで配置されている。また、ソース配線Ls同士およびドレイン配線Ld同士は、それぞれ連結部Js,Jdにより連結されており、通常、ドレインパッドPdが電源側に接続され、ソースパッドPsがグランド側に接続されて用いられる。尚、図5と図6において、符号4の部分は、LOCOS(LocalOxidation of Silicon)酸化膜で、符号Gの部分は、ゲート絶縁膜(図示省略)上に形成されたゲート電極である。
図5に示した横型MOSトランジスタ90は、多数個のLDMOS単位セルが並列接続された構成となっている。特に、電力用のパワーMOSトランジスタでは、通常、数百〜数千個のLDMOS単位セルが並列接続され、これらを同時に動作させている。
The
図5の横型MOSトランジスタ90のような集積回路では、ESD(Electro Static Discharge)等のサージによる回路故障を防止するため、通常、電源側にダイオード等の保護素子が挿入される。しかしながら、コスト低減のためには、横型MOSトランジスタ90自体のESD等に対する耐性を向上させて、ダイオード等の保護素子を無くすことが望ましい。また、保護素子を用いる場合であっても、保護素子によりESD等のサージを完全に吸収することは困難であるため、この場合にも横型MOSトランジスタ90自体のESD等に対する耐性をできるだけ向上させることが好ましい。
In an integrated circuit such as the
そこで本発明は、ストライプ状のソース領域とドレイン領域が半導体基板の表層部に交互に配置されてなる横型MOSトランジスタであって、製造コストが増大することなく、ESD等のサージに対して高い耐性を有する横型MOSトランジスタを提供することを目的としている。 Therefore, the present invention is a lateral MOS transistor in which striped source regions and drain regions are alternately arranged on the surface layer portion of a semiconductor substrate, and has high resistance to surges such as ESD without increasing the manufacturing cost. It is an object of the present invention to provide a lateral MOS transistor having
請求項1に記載の横型MOSトランジスタは、ストライプ状のソース領域とドレイン領域が半導体基板の表層部に交互に配置されてなる横型MOSトランジスタであって、前記ソース領域とドレイン領域の各領域上に、それぞれ、ストライプ状のソース配線とドレイン配線が形成され、前記ソース配線と前記ドレイン配線が、それぞれ、前記ソース領域と前記ドレイン領域の各領域に対して3個以上のコンタクトで接続されると共に、前記ソース配線同士および前記ドレイン配線同士が、それぞれ、連結されてなり、前記ドレイン領域において、前記3個以上のコンタクトのうち、前記ドレイン配線同士を連結する連結部に近い順に第1ドレインコンタクト、第2ドレインコンタクト、第3ドレインコンタクトとして、前記第1ドレインコンタクトのコンタクト抵抗をR1、前記第2ドレインコンタクトのコンタクト抵抗をR2、前記第3ドレインコンタクトのコンタクト抵抗をR3とした時、R1>R2>R3に設定されてなり、前記第1ドレインコンタクト、第2ドレインコンタクトおよび第3ドレインコンタクトが、矩形状であり、前記矩形状の第1ドレインコンタクト、第2ドレインコンタクトおよび第3ドレインコンタクトの一方の辺の長さが、等しく設定され、前記矩形状の第1ドレインコンタクト、第2ドレインコンタクトおよび第3ドレインコンタクトのもう一方の辺が前記ドレイン領域のストライプに沿うようにして、前記第1ドレインコンタクト、第2ドレインコンタクトおよび第3ドレインコンタクトが、等しいピッチで配置されてなることを特徴としている。 The lateral MOS transistor according to claim 1 is a lateral MOS transistor in which striped source regions and drain regions are alternately arranged on a surface layer portion of a semiconductor substrate, and is formed on each region of the source region and the drain region. Striped source wirings and drain wirings are formed, respectively, and the source wirings and the drain wirings are respectively connected to each of the source region and the drain region by three or more contacts, The source lines and the drain lines are connected to each other, and in the drain region, the first drain contact, the first drain contact, in the order closer to the connecting part that connects the drain lines among the three or more contacts. As the second drain contact and the third drain contact, the first drain contact The contact resistance of the transfected R1, contact resistance of the second drain contact R2, when the contact resistance of the third drain contact was R3, R1>R2> Ri Na is set to R3, the first drain contact, The second drain contact and the third drain contact have a rectangular shape, and the lengths of one side of the rectangular first drain contact, the second drain contact, and the third drain contact are set to be equal, and the rectangular shape The first drain contact, the second drain contact, and the third drain contact are equal so that the other sides of the first drain contact, the second drain contact, and the third drain contact are along the stripe of the drain region. It features a Rukoto such are arranged at a pitch .
上記横型MOSトランジスタにおいては、ESD等のサージが電源側のドレインパッドに印加されると、上記連結部を通して、各ドレイン配線にサージが伝播する。各ドレイン配線に伝播したサージは、連結部に近い第1ドレインコンタクト、第2ドレインコンタクト、第3ドレインコンタクトの順に、隣り合ったコンタクト間で区切られる仮想的なLDMOS単位セルに伝播する。 In the lateral MOS transistor, when a surge such as ESD is applied to the drain pad on the power supply side, the surge propagates to each drain wiring through the connecting portion. The surge propagated to each drain wiring propagates to a virtual LDMOS unit cell divided between adjacent contacts in the order of the first drain contact, the second drain contact, and the third drain contact close to the connecting portion.
ここで、第1ドレインコンタクトのコンタクト抵抗R1、第2ドレインコンタクトのコンタクト抵抗R2、第3ドレインコンタクトのコンタクト抵抗R3が全て等しいR1=R2=R3の場合には、最初にサージが伝播する連結部に一番近い第1ドレインコンタクトで規定されるLDMOS単位セルに、サージ電流が集中して流れ込む。このため、第1ドレインコンタクトで規定されるLDMOS単位セルが、他の単位セルに較べて破壊され易く、横型MOSトランジスタの全体としてのサージに対する耐性も低いものとなる。 Here, when the contact resistance R1 of the first drain contact, the contact resistance R2 of the second drain contact, and the contact resistance R3 of the third drain contact are all equal R1 = R2 = R3, the connecting portion where the surge first propagates Surge current flows in a concentrated manner into the LDMOS unit cell defined by the first drain contact closest to. For this reason, the LDMOS unit cell defined by the first drain contact is more easily destroyed than the other unit cells, and the lateral MOS transistor as a whole is less resistant to surge.
一方、上記横型MOSトランジスタにおいては、第1ドレインコンタクトのコンタクト抵抗R1、第2ドレインコンタクのコンタクト抵抗R2、第3ドレインコンタクトのコンタクト抵抗R3が、R1>R2>R3に設定されている。従って、第1ドレインコンタクト、第2ドレインコンタクト、第3ドレインコンタクトの順番で伝播してくるサージに対して、コンタクト抵抗R1,R2,R3により、各コンタクトで規定されるLDMOS単位セルに流れ込むサージ電流を、伝播順序と逆に小さくなるように制限することができる。これによって、各コンタクトで規定されるLDMOS単位セルに流れ込むサージ電流をバランスさせて、横型MOSトランジスタの全体としてのサージに対する耐性を高めることができる。 On the other hand, in the lateral MOS transistor, the contact resistance R1 of the first drain contact, the contact resistance R2 of the second drain contact, and the contact resistance R3 of the third drain contact are set to R1> R2> R3. Therefore, a surge current that flows into the LDMOS unit cell defined by each contact by contact resistances R1, R2, and R3 with respect to a surge that propagates in the order of the first drain contact, the second drain contact, and the third drain contact. Can be constrained to be reduced in reverse to the propagation order. As a result, the surge current flowing into the LDMOS unit cell defined by each contact can be balanced, and the overall resistance to surge of the lateral MOS transistor can be enhanced.
尚、上記横型MOSトランジスタにおいては、ソース領域とドレイン領域の各領域に対して、コンタクトが3個以上の任意の多数個形成されている場合であっても、連結部に近い第1ドレインコンタクト、第2ドレインコンタクトおよび第3ドレインコンタクトのコンタクト抵抗R1,R2,R3をR1>R2>R3に設定するだけで、横型MOSトランジスタの全体としてのサージに対する耐性を高めることができる。また、上記横型MOSトランジスタにおけるコンタクト抵抗R1,R2,R3の設定は、コンタクト面積を適宜設定するだけで可能である。従って、これにより製造コストが増大することもない。
さらに、上記横型MOSトランジスタにおいては、前記第1ドレインコンタクト、第2ドレインコンタクトおよび第3ドレインコンタクトを、矩形状として、前記矩形状の第1ドレインコンタクト、第2ドレインコンタクトおよび第3ドレインコンタクトの一方の辺の長さを、等しく設定し、前記矩形状の第1ドレインコンタクト、第2ドレインコンタクトおよび第3ドレインコンタクトのもう一方の辺が前記ドレイン領域のストライプに沿うようにして、前記第1ドレインコンタクト、第2ドレインコンタクトおよび第3ドレインコンタクトを、等しいピッチで配置している。
これによって、第1ドレインコンタクト、第2ドレインコンタクトおよび第3ドレインコンタクトの各コンタクトで規定されるLDMOS単位セルの横型MOSトランジスタとしての特性を変えることなく、各コンタクトで規定されるLDMOS単位セルに流れ込むサージ電流をバランスさせて、横型MOSトランジスタの全体としてのサージに対する耐性を高めることができる。
In the lateral MOS transistor, the first drain contact close to the connecting portion, even when any number of three or more contacts are formed for each of the source region and the drain region, By simply setting the contact resistances R1, R2, and R3 of the second drain contact and the third drain contact such that R1>R2> R3, it is possible to increase the overall resistance to surge of the lateral MOS transistor. The contact resistances R1, R2, and R3 in the lateral MOS transistor can be set only by appropriately setting the contact area. Therefore, this does not increase the manufacturing cost.
Further, in the lateral MOS transistor, the first drain contact, the second drain contact, and the third drain contact are rectangular, and one of the rectangular first drain contact, second drain contact, and third drain contact is formed. And the other side of the rectangular first drain contact, the second drain contact, and the third drain contact is along the stripe of the drain region. The contacts, the second drain contact, and the third drain contact are arranged at an equal pitch.
Thus, the LDMOS unit cell defined by each contact flows into the LDMOS unit cell without changing the characteristics of the LDMOS unit cell defined by the first drain contact, the second drain contact, and the third drain contact as the lateral MOS transistor. By balancing the surge current, the lateral MOS transistor as a whole can be improved in resistance to the surge.
以上にようにして、上記横型MOSトランジスタは、ストライプ状のソース領域とドレイン領域が半導体基板の表層部に交互に配置されてなる横型MOSトランジスタであって、製造コストが増大することなく、ESD等のサージに対して高い耐性を有する横型MOSトランジスタとすることができる。 As described above, the lateral MOS transistor is a lateral MOS transistor in which striped source regions and drain regions are alternately arranged on a surface layer portion of a semiconductor substrate, and does not increase the manufacturing cost. Thus, a lateral MOS transistor having high resistance to the surge can be obtained.
シミュレーション結果によれば、上記横型MOSトランジスタにおいては、請求項2に記載のように、前記コンタクト抵抗R1,R2,R3が、R1−R2=R2−R3に設定されてなることが好ましい。これにより、第1ドレインコンタクト、第2ドレインコンタクトおよび第3ドレインコンタクトの各コンタクトで規定されるLDMOS単位セルに流れ込むサージ電流を、ほぼバランスさせることができ、横型MOSトランジスタの全体としてのサージに対する耐性を高めることができる。
According to the simulation result, in the lateral MOS transistor, it is preferable that the contact resistances R1, R2, and R3 are set to R1-R2 = R2-R3 as described in
また、請求項3に記載のように、前記コンタクト抵抗R1,R2,R3が、R1−R2>R2−R3に設定されてなることがより好ましい。これによれば、第1ドレインコンタクト、第2ドレインコンタクトおよび第3ドレインコンタクトの各コンタクトで規定されるLDMOS単位セルに流れ込むサージ電流を、より精密にバランスさせることができ、横型MOSトランジスタの全体としてのサージに対する耐性をさらに高めることができる。
Further, as described in
上記横型MOSトランジスタにおいては、請求項4に記載のように、前記半導体基板が、埋め込み酸化膜を有するSOI基板であってよい。
In the lateral MOS transistor, as described in
埋め込み酸化膜を有するSOI基板は、通常のバルク単結晶基板と較べて、電源側のドレインパッドに印加されるESD等のサージを埋め込み酸化膜下の支持基板側からグランドに逃すことができない。このため、SOI基板に形成された横型MOSトランジスタは、高速にできる反面、ESD等のサージに対しては不利である。このようにサージに対して不利なSOI基板であっても、上記横型MOSトランジスタでは、第1ドレインコンタクト、第2ドレインコンタクトおよび第3ドレインコンタクトの各コンタクトで規定されるLDMOS単位セルに流れ込むサージ電流をバランスさせることによって、横型MOSトランジスタの全体としてのサージに対する耐性を高めることができる。 Compared with a normal bulk single crystal substrate, an SOI substrate having a buried oxide film cannot release a surge such as ESD applied to a drain pad on the power supply side from the support substrate side under the buried oxide film to the ground. For this reason, the lateral MOS transistor formed on the SOI substrate can increase the speed, but it is disadvantageous against surges such as ESD. As described above, even if the SOI substrate is disadvantageous against the surge, the horizontal MOS transistor has a surge current flowing into the LDMOS unit cell defined by the first drain contact, the second drain contact, and the third drain contact. By balancing the above, it is possible to increase the resistance to surge as a whole of the lateral MOS transistor.
請求項5に記載のように、上記横型MOSトランジスタは、電力用の横型MOSトランジスタとして好適である。 According to a fifth aspect of the present invention , the lateral MOS transistor is suitable as a lateral MOS transistor for power.
電力用の横型MOSトランジスタでは、通常、各コンタクトで規定される数百〜数千個のLDMOS単位セルが並列接続され、これらを同時に動作させている。このような電力用の横型MOSトランジスタであっても、上記したように、連結部に近い第1ドレインコンタクト、第2ドレインコンタクトおよび第3ドレインコンタクトのコンタクト抵抗R1,R2,R3を適宜設定するだけで、横型MOSトランジスタの全体としてのサージに対する耐性を高めることができる。 In a horizontal MOS transistor for power, normally, hundreds to thousands of LDMOS unit cells defined by each contact are connected in parallel, and these are operated simultaneously. Even in such a lateral MOS transistor for power, as described above, the contact resistances R1, R2, and R3 of the first drain contact, the second drain contact, and the third drain contact close to the connecting portion are set as appropriate. Thus, it is possible to increase the resistance to surge as a whole of the lateral MOS transistor.
また、請求項6に記載のように、上記横型MOSトランジスタは、ESD等のサージに対して高い耐性を要求される車載用の横型MOSトランジスタとして好適である。 According to a sixth aspect of the present invention , the lateral MOS transistor is suitable as an in-vehicle lateral MOS transistor that is required to have high resistance against surges such as ESD.
以下、本発明を実施するための最良の形態を、図に基づいて説明する。 The best mode for carrying out the present invention will be described below with reference to the drawings.
図1は、本発明の横型MOSトランジスタ(LDMOS、Lateral Diffused Metal OxideSemiconductor)の一例で、横型MOSトランジスタ100の要部の配置関係を示す模式的な上面図である。尚、図1に示す横型MOSトランジスタ100において、図51に示した横型MOSトランジスタ100と同様の部分については、同じ符号を付した。また、図1における二点鎖線B−Bでの模式的な断面図は、図6と同じであり、以下の説明では図6を参照する。図1においても、直交する一点鎖線で碁盤目状に区切られた各領域は、横型MOSトランジスタ100の設計においてシミュレーション等に用いられる仮想的な単位セルである。
FIG. 1 is an example of a lateral MOS transistor (LDMOS, Lateral Diffused Metal Oxide Semiconductor) according to the present invention, and is a schematic top view showing an arrangement relationship of main parts of a
図1に示す横型MOSトランジスタ100は、図5に示したす横型MOSトランジスタ90と同様に、Nチャネルの横型MOSトランジスタで、ストライプ状のソース領域Sとドレイン領域Dが、半導体基板10の表層部に交互に配置されてなる横型MOSトランジスタである。図6に示すように、半導体基板10は、埋め込み酸化膜3を有するSOI(Silicon On Insulator)基板で、埋め込み酸化膜3の下は、P導電型(p)の支持基板2であり、埋め込み酸化膜3上のSOI層1におけるN導電型(n−)層1aを横型MOSトランジスタ100の形成層としている。
A
図1の横型MOSトランジスタ100では、図5の横型MOSトランジスタ90と同様に、ソース領域Sとドレイン領域Dの各領域上に、それぞれ、太い実線で示したストライプ状のソース配線Lsとドレイン配線Ldが形成される。ソース配線Lsとドレイン配線Ldは、それぞれ、ソース領域Sとドレイン領域Dの各領域に対して太い破線で示した多数個のコンタクトCs,Cdで接続されている。また、ソース配線Ls同士およびドレイン配線Ld同士は、それぞれ連結部Js,Jdにより連結されており、通常、ドレインパッドPdが電源側に接続され、ソースパッドPsがグランド側に接続されて用いられる。
In the
一方、図5に示した横型MOSトランジスタ90では、各コンタクトCs,Cdが、それぞれ同じコンタクト面積で、ソース領域Sとドレイン領域Dの各領域上に単位セルと同じピッチcpで配置されていた。これに対して、図1に示す横型MOSトランジスタ100では、ドレイン領域Dにおいて、ドレイン配線Ld同士を連結する連結部Jdに近い順の第1ドレインコンタクトCd1、第2ドレインコンタクトCd2、第3ドレインコンタクトCd3の各コンタクト面積が、連結部Jdに近いほど小さく設定されている。言い換えれば、コンタクト面積とコンタクト抵抗は反比例するため、横型MOSトランジスタ100では、第1ドレインコンタクトCd1のコンタクト抵抗をR1、第2ドレインコンタクトのコンタクト抵抗をR2、第3ドレインコンタクトCd3のコンタクト抵抗をR3とした時、R1>R2>R3に設定されていることとなる。
On the other hand, in the
図1や図5の横型MOSトランジスタ100,90においては、ESD等のサージが電源側のドレインパッドPdに印加されると、連結部Jdを通して、各ドレイン配線Ldにサージが伝播する。各ドレイン配線Ldに伝播したサージは、連結部Jdに近い第1ドレインコンタクトCd1、第2ドレインコンタクトCd2、第3ドレインコンタクトCd3の順に、隣り合ったコンタクト間の図中の一点鎖線で区切られる仮想的なLDMOS単位セルU1,U2,U3に伝播する。
In the
ここで、図5に示す横型MOSトランジスタ90のように、ドレイン領域Dに接続する各コンタクトCdのコンタクト抵抗が全て等しい場合には、最初にサージが伝播する連結部Jdに一番近い第1ドレインコンタクトで規定されるLDMOS単位セルに、サージ電流が集中して流れ込む。このため、第1ドレインコンタクトで規定されるLDMOS単位セルが、他の単位セルに較べて破壊され易く、横型MOSトランジスタ90の全体としてのサージに対する耐性も低いものとなる。
Here, when the contact resistances of the contacts Cd connected to the drain region D are all equal as in the
一方、図1の横型MOSトランジスタ100においては、第1ドレインコンタクトCd1のコンタクト抵抗R1、第2ドレインコンタクトCd2のコンタクト抵抗R2、第3ドレインコンタクトCd3のコンタクト抵抗R3が、R1>R2>R3に設定されている。従って、第1ドレインコンタクトCd1、第2ドレインコンタクトCd2、第3ドレインコンタクトCd3の順番で伝播してくるサージに対して、コンタクト抵抗R1,R2,R3により、各コンタクトCd1,Cd2,Cd3で規定されるLDMOS単位セルU1,U2,U3に流れ込むサージ電流を、伝播順序と逆に小さくなるように制限することができる。これによって、各コンタクトCd1,Cd2,Cd3で規定されるLDMOS単位セルU1,U2,U3に流れ込むサージ電流をバランスさせて、横型MOSトランジスタ100の全体としてのサージに対する耐性を高めることができる。
On the other hand, in the
尚、図1の横型MOSトランジスタ100においては、ソース領域Sとドレイン領域Dの各領域S,Dに対して、コンタクトCs,Cdが3個以上の任意の多数個形成されている場合であっても、連結部Jdに近い第1ドレインコンタクトCd1、第2ドレインコンタクトCd2および第3ドレインコンタクトCd3のコンタクト抵抗R1,R2,R3をR1>R2>R3に設定するだけで、横型MOSトランジスタの全体としてのサージに対する耐性を高めることができる。また、横型MOSトランジスタ100におけるコンタクト抵抗R1,R2,R3の設定は、図1のようにコンタクト面積を適宜設定するだけで可能である。従って、これにより製造コストが増大することもない。
In the
次に、図1の横型MOSトランジスタ100のサージ耐性に関するシミュレーション結果について説明する。
Next, simulation results regarding surge resistance of the
図2は、シミュレーションのモデル図である。図2(a)は、図1の横型MOSトランジスタ100をモデル化した横型MOSトランジスタ100mの構成要素を示す図であり、図2(b)は、サージ発生回路の構成要素を示す図である。尚、図2(a)のシミュレーションモデルである横型MOSトランジスタ100mにおいて、図1の横型MOSトランジスタ100と同様の部分については、同じ符号を付した。
FIG. 2 is a model diagram of simulation. FIG. 2A is a diagram showing components of a
図2(a)に示す横型MOSトランジスタ100mは、80V耐圧のNチャネルLDMOSで、長手方向で均一なストライプ状のソース領域Sとドレイン領域Dを有しており、ドレイン領域Dに接続する各コンタクトCd1,Cd2,Cd3で規定される3つの単位セルで構成されている。単位セルの大きさは、S−D方向の幅が11.5μmで、長手方向の長さが10μmである。シミュレーションでは、各コンタクトCd1,Cd2,Cd3のコンタクト抵抗R1,R2,R3をパラメータとし、ドレイン配線Ldの抵抗をコンタクト抵抗R1,R2,R3に較べて十分に小さな値に設定している。また、図2(b)に示す並列CRで充放電し、チップ面積1mm2当り10kVのサージをドレインパッドPdに印加している。
A
図3と図4は、上記シミュレーション結果の一例である。 3 and 4 are examples of the simulation results.
図3(a)は、図5の横型MOSトランジスタ90に対応したモデルで、第1ドレインコンタクトCd1、第2ドレインコンタクトCd2、第3ドレインコンタクトCd3の各コンタクト抵抗R1,R2,R3が、全て等しいR1=R2=R3=0.02Ωの場合である。図3(b)は、図1の横型MOSトランジスタ100に対応したモデルで、第1ドレインコンタクトCd1、第2ドレインコンタクトCd2、第3ドレインコンタクトCd3のコンタクト抵抗R1,R2,R3が、それぞれ、R1=0.03Ω、R2=0.02Ω、R3=0.01Ωの場合である。図3(b)の各コンタクト抵抗R1,R2,R3は、言い換えれば、R1−R2=R2−R3=0.01Ωに設定されていることになる。
FIG. 3A is a model corresponding to the
図3のシミュレーション結果によれば、図3(a)に示す各コンタクト抵抗R1,R2,R3を全て等しく設定した場合には、第1ドレインコンタクトCd1で規定されるLDMOS単位セルU1に流れ込むサージ電流Id1が最大となり、図中に一点鎖線で示したピーク値が5.7mAとなる。また、第3ドレインコンタクトCd3で規定されるLDMOS単位セルU3に流れ込むサージ電流Id3が最小となり、図中に二点鎖線で示したピーク値が3.0mAとなる。従って、両者の差は、2.7mAである。 According to the simulation result of FIG. 3, when all the contact resistances R1, R2, and R3 shown in FIG. 3A are set equal, the surge current that flows into the LDMOS unit cell U1 defined by the first drain contact Cd1. Id1 is the maximum, and the peak value indicated by the alternate long and short dash line in the figure is 5.7 mA. Further, the surge current Id3 flowing into the LDMOS unit cell U3 defined by the third drain contact Cd3 is minimized, and the peak value indicated by a two-dot chain line in the drawing is 3.0 mA. Therefore, the difference between the two is 2.7 mA.
これに対して、図3(b)に示す各コンタクト抵抗R1,R2,R3をR1−R2=R2−R3=0.01Ωに設定した場合には、図3(a)と同様に第1ドレインコンタクトCd1で規定されるLDMOS単位セルU1に流れ込むサージ電流Id1が最大となるが、ピーク値は4.8mAに下がる。また、第2ドレインコンタクトCd2で規定されるLDMOS単位セルU2に流れ込むサージ電流Id2と第3ドレインコンタクトCd3で規定されるLDMOS単位セルU3に流れ込むサージ電流Id3はほぼ等しくなり、最小ピーク値は3.9mAとなる。従って、両者の差は、0.9mAである。 On the other hand, when the contact resistances R1, R2, and R3 shown in FIG. 3B are set to R1-R2 = R2-R3 = 0.01Ω, the first drain as in FIG. The surge current Id1 flowing into the LDMOS unit cell U1 defined by the contact Cd1 is maximized, but the peak value is reduced to 4.8 mA. The surge current Id2 flowing into the LDMOS unit cell U2 defined by the second drain contact Cd2 and the surge current Id3 flowing into the LDMOS unit cell U3 defined by the third drain contact Cd3 are substantially equal, and the minimum peak value is 3. 9 mA. Therefore, the difference between the two is 0.9 mA.
図4(a),(b)も、図1の横型MOSトランジスタ100に対応したモデルで、図4(a)は、コンタクト抵抗R1,R2,R3が、それぞれ、R1=0.035Ω、R2=0.02Ω、R3=0.005Ωの場合である。図4(a)の各コンタクト抵抗R1,R2,R3は、R1−R2=R2−R3=0.015Ωで、図3(b)のR1−R2=R2−R3=0.01Ωに較べて、隣り合ったコンタクト抵抗の差が大きく設定されている。また、図4(b)は、コンタクト抵抗R1,R2,R3が、それぞれ、R1=0.035Ω、R2=0.02Ω、R3=0.01Ωの場合である。図4(b)の各コンタクト抵抗R1,R2,R3は、言い換えれば、R1−R2=0.015Ω>R2−R3=0.01Ωに設定されていることになる。
FIGS. 4A and 4B are also models corresponding to the
図4(a)に示す各コンタクト抵抗R1,R2,R3をR1−R2=R2−R3=0.015Ωに設定した場合にも、第1ドレインコンタクトCd1で規定されるLDMOS単位セルU1に流れ込むサージ電流Id1が最大となり、ピーク値は4.6mAまで下がる。また、図3(b)の場合と同様に、第2ドレインコンタクトCd2で規定されるLDMOS単位セルU2に流れ込むサージ電流Id2と第3ドレインコンタクトCd3で規定されるLDMOS単位セルU3に流れ込むサージ電流Id3はほぼ等しく、最小ピーク値は4.1mAまで上がる。従って、図3(b)の場合と較べて、両者の差はさらに小さくなり、0.5mAとなる。 A surge that flows into the LDMOS unit cell U1 defined by the first drain contact Cd1 even when the contact resistances R1, R2, and R3 shown in FIG. 4A are set to R1-R2 = R2-R3 = 0.015Ω. The current Id1 becomes maximum, and the peak value decreases to 4.6 mA. Similarly to the case of FIG. 3B, the surge current Id2 flowing into the LDMOS unit cell U2 defined by the second drain contact Cd2 and the surge current Id3 flowing into the LDMOS unit cell U3 defined by the third drain contact Cd3. Are approximately equal and the minimum peak value increases to 4.1 mA. Therefore, compared with the case of FIG.3 (b), both difference becomes still smaller and becomes 0.5 mA.
図4(b)に示す各コンタクト抵抗R1,R2,R3をR1−R2=0.015Ω>R2−R3=0.01Ωに設定した場合にも、第1ドレインコンタクトCd1で規定されるLDMOS単位セルU1に流れ込むサージ電流Id1が最大となり、ピーク値はさらに下がって4.4mAとなる。また、第2ドレインコンタクトCd2で規定されるLDMOS単位セルU2に流れ込むサージ電流Id2と第3ドレインコンタクトCd3で規定されるLDMOS単位セルU3に流れ込むサージ電流Id3はより等しくなり、最小ピーク値は4.2mAまで上がる。従って、図4(a)の場合と較べて、両者の差はさらに小さくなり、0.2mAとなる。 The LDMOS unit cell defined by the first drain contact Cd1 even when the contact resistances R1, R2 and R3 shown in FIG. 4B are set such that R1-R2 = 0.015Ω> R2-R3 = 0.01Ω. The surge current Id1 flowing into U1 becomes maximum, and the peak value further decreases to 4.4 mA. Further, the surge current Id2 flowing into the LDMOS unit cell U2 defined by the second drain contact Cd2 and the surge current Id3 flowing into the LDMOS unit cell U3 defined by the third drain contact Cd3 are more equal, and the minimum peak value is 4. It goes up to 2mA. Therefore, compared with the case of FIG. 4A, the difference between the two is further reduced to 0.2 mA.
以上の図3と図4のシミュレーション結果をまとめると、図1の横型MOSトランジスタ100においては、図3(b)と図4(a)に示したように、各コンタクト抵抗R1,R2,R3が、R1−R2=R2−R3に設定されてなることが好ましい。これにより、第1ドレインコンタクトCd1、第2ドレインコンタクトCd2および第3ドレインコンタクトCd3の各コンタクトで規定されるLDMOS単位セルU1,U2,U3に流れ込むサージ電流を、ほぼバランスさせることができ、横型MOSトランジスタ100の全体としてのサージに対する耐性を高めることができる。
3 and 4 are summarized as follows. In the
また、図4(b)に示したように、コンタクト抵抗R1,R2,R3が、R1−R2>R2−R3に設定されてなることがより好ましい。これによれば、第1ドレインコンタクトCd1、第2ドレインコンタクトCd2および第3ドレインコンタクトCd3の各コンタクトで規定されるLDMOS単位セルU1,U2,U3に流れ込むサージ電流を、より精密にバランスさせることができ、横型MOSトランジスタ100の全体としてのサージに対する耐性をさらに高めることができる。
Further, as shown in FIG. 4B, it is more preferable that the contact resistances R1, R2, and R3 are set such that R1-R2> R2-R3. According to this, the surge current flowing into the LDMOS unit cells U1, U2, U3 defined by the respective contacts of the first drain contact Cd1, the second drain contact Cd2, and the third drain contact Cd3 can be balanced more precisely. In addition, the overall resistance of the
以上にようにして、図1の横型MOSトランジスタ100は、ストライプ状のソース領域Sとドレイン領域Dが半導体基板10の表層部に交互に配置されてなる横型MOSトランジスタであって、製造コストが増大することなく、ESD等のサージに対して高い耐性を有する横型MOSトランジスタとすることができる。
As described above, the
尚、図1の横型MOSトランジスタ100では、第1ドレインコンタクトCd1、第2ドレインコンタクトCd2および第3ドレインコンタクトCd3を、矩形状として、矩形状の第1ドレインコンタクトCd1、第2ドレインコンタクトCd2および第3ドレインコンタクトCd3の一方の辺の長さ(S−D方向の幅)を、等しく設定していた。また、矩形状の第1ドレインコンタクトCd1、第2ドレインコンタクトCd2および第3ドレインコンタクトCd3のもう一方の辺(長手方向)がドレイン領域Dのストライプに沿うようにして、第1ドレインコンタクトCd1、第2ドレインコンタクトCd2および第3ドレインコンタクトCd3を、等しいピッチcpで配置していた。
In the
これによれば、第1ドレインコンタクトCd1、第2ドレインコンタクトCd2および第3ドレインコンタクトCd3の各コンタクトで規定されるLDMOS単位セルU1,U2,U3の横型MOSトランジスタとしての特性を変えることなく、各コンタクトCd1,Cd2,Cd3で規定されるLDMOS単位セルU1,U2,U3に流れ込むサージ電流をバランスさせて、横型MOSトランジスタの全体としてのサージに対する耐性を高めることができる。しかしながら、これに限らず、第1ドレインコンタクトCd1、第2ドレインコンタクトCd2および第3ドレインコンタクトCd3は、例えば楕円形状としてもよい。また、第1ドレインコンタクトCd1、第2ドレインコンタクトCd2および第3ドレインコンタクトCd3を、異なるピッチで配置するようにしてもよい。 According to this, without changing the characteristics of the LDMOS unit cells U1, U2, U3 defined by the first drain contact Cd1, the second drain contact Cd2 and the third drain contact Cd3 as the lateral MOS transistors, the respective characteristics are changed. The surge current flowing into the LDMOS unit cells U1, U2, and U3 defined by the contacts Cd1, Cd2, and Cd3 can be balanced to increase the overall resistance to surge of the lateral MOS transistor. However, not limited to this, first drain contact Cd1, second drain contact Cd2 and third drain contact Cd3 may be, for example, an elliptical shape. Further, the first drain contact Cd1, the second drain contact Cd2, and the third drain contact Cd3 may be arranged at different pitches.
また、図1の横型MOSトランジスタ100では、埋め込み酸化膜3を有するSOI基板10が用いられていた。横型MOSトランジスタ100を形成する半導体基板は、埋め込み酸化膜3を有するSOI基板10に限らず、通常のバルク単結晶基板であってもよい。
In the
埋め込み酸化膜3を有するSOI基板10は、通常のバルク単結晶基板と較べて、電源側のドレインパッドPdに印加されるESD等のサージを、埋め込み酸化膜3下の支持基板2側からグランドに逃すことができない。このため、SOI基板10に形成された横型MOSトランジスタ100は、高速にできる反面、ESD等のサージに対しては不利である。このようにサージに対して不利なSOI基板10であっても、図1に示す横型MOSトランジスタ100では、第1ドレインコンタクトCd1、第2ドレインコンタクトCd2および第3ドレインコンタクトCd3の各コンタクトで規定されるLDMOS単位セルU1,U2,U3に流れ込むサージ電流をバランスさせることによって、横型MOSトランジスタ100の全体としてのサージに対する耐性を高めることができる。
The
以上の図1に示す横型MOSトランジスタ100は、電力用の横型MOSトランジスタとして好適である。
The
電力用の横型MOSトランジスタでは、通常、各コンタクトで規定される数百〜数千個のLDMOS単位セルが並列接続され、これらを同時に動作させている。このような電力用の横型MOSトランジスタであっても、上記したように、図1の連結部Jdに近い第1ドレインコンタクトCd1、第2ドレインコンタクトCd2および第3ドレインコンタクトCd3のコンタクト抵抗R1,R2,R3を適宜設定するだけで、横型MOSトランジスタ100の全体としてのサージに対する耐性を高めることができる。
In a horizontal MOS transistor for power, normally, hundreds to thousands of LDMOS unit cells defined by each contact are connected in parallel, and these are operated simultaneously. Even in such a horizontal MOS transistor for power, as described above, the contact resistances R1, R2 of the first drain contact Cd1, the second drain contact Cd2, and the third drain contact Cd3 close to the connecting portion Jd in FIG. , R3 can be set appropriately, and the resistance to surge as a whole of the
また、図1に示す横型MOSトランジスタ100は、ESD等のサージに対して高い耐性を要求される車載用の横型MOSトランジスタとして好適である。
Further, the
90,100 横型MOSトランジスタ
S ソース領域
D ドレイン領域
G ゲート電極
Ls ソース配線
Ld ドレイン配線
Js,Jd 連結部
Ps ソースパッド
Pd ドレインパッド
Cs,Cd コンタクト
Cd1 第1ドレインコンタクト
Cd2 第2ドレインコンタクト
Cd3 第3ドレインコンタクト
R1,R2,R3 コンタクト抵抗
U1,U2,U3 LDMOS単位セル
cp ピッチ
10 半導体基板(SOI基板)
1 SOI層
1a N導電型(n−)層
2 支持基板
3 埋め込み酸化膜
4 LOCOS酸化膜
90, 100 Lateral MOS transistor S Source region D Drain region G Gate electrode Ls Source wiring Ld Drain wiring Js, Jd Connection Ps Source pad Pd Drain pad Cs, Cd contact Cd1 First drain contact Cd2 Second drain contact Cd3 Third drain Contact R1, R2, R3 Contact resistance U1, U2, U3 LDMOS unit
DESCRIPTION OF SYMBOLS 1
Claims (6)
前記ソース領域とドレイン領域の各領域上に、それぞれ、ストライプ状のソース配線とドレイン配線が形成され、
前記ソース配線と前記ドレイン配線が、それぞれ、前記ソース領域と前記ドレイン領域の各領域に対して3個以上のコンタクトで接続されると共に、前記ソース配線同士および前記ドレイン配線同士が、それぞれ、連結されてなり、
前記ドレイン領域において、
前記3個以上のコンタクトのうち、前記ドレイン配線同士を連結する連結部に近い順に第1ドレインコンタクト、第2ドレインコンタクト、第3ドレインコンタクトとして、前記第1ドレインコンタクトのコンタクト抵抗をR1、前記第2ドレインコンタクトのコンタクト抵抗をR2、前記第3ドレインコンタクトのコンタクト抵抗をR3とした時、
R1>R2>R3
に設定されてなり、
前記第1ドレインコンタクト、第2ドレインコンタクトおよび第3ドレインコンタクトが、矩形状であり、
前記矩形状の第1ドレインコンタクト、第2ドレインコンタクトおよび第3ドレインコンタクトの一方の辺の長さが、等しく設定され、
前記矩形状の第1ドレインコンタクト、第2ドレインコンタクトおよび第3ドレインコンタクトのもう一方の辺が前記ドレイン領域のストライプに沿うようにして、
前記第1ドレインコンタクト、第2ドレインコンタクトおよび第3ドレインコンタクトが、等しいピッチで配置されてなることを特徴とする横型MOSトランジスタ。 A horizontal MOS transistor in which stripe-shaped source regions and drain regions are alternately arranged on a surface layer portion of a semiconductor substrate,
Striped source wirings and drain wirings are formed on the source region and the drain region, respectively.
The source wiring and the drain wiring are connected to each of the source region and the drain region by three or more contacts, respectively, and the source wiring and the drain wiring are connected to each other. And
In the drain region,
Among the three or more contacts, a first drain contact, a second drain contact, and a third drain contact are arranged in order from the connection part that connects the drain wirings, and the contact resistance of the first drain contact is R1, When the contact resistance of the 2 drain contact is R2, and the contact resistance of the third drain contact is R3,
R1>R2> R3
Ri name is set to,
The first drain contact, the second drain contact, and the third drain contact are rectangular;
The lengths of one side of the rectangular first drain contact, the second drain contact, and the third drain contact are set equal,
The other side of the rectangular first drain contact, second drain contact, and third drain contact is along the stripe of the drain region,
It said first drain contact, second drain contact and the third drain contacts, lateral MOS transistor, wherein Rukoto such are arranged at equal pitches.
R1−R2=R2−R3
に設定されてなることを特徴とする請求項1に記載の横型MOSトランジスタ。 The contact resistances R1, R2, R3 are
R1-R2 = R2-R3
2. The lateral MOS transistor according to claim 1, wherein the lateral MOS transistor is set as follows.
R1−R2>R2−R3
に設定されてなることを特徴とする請求項1に記載の横型MOSトランジスタ。 The contact resistances R1, R2, R3 are
R1-R2> R2-R3
2. The lateral MOS transistor according to claim 1, wherein the lateral MOS transistor is set as follows.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006309369A JP5114927B2 (en) | 2006-11-15 | 2006-11-15 | Horizontal MOS transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006309369A JP5114927B2 (en) | 2006-11-15 | 2006-11-15 | Horizontal MOS transistor |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008124396A JP2008124396A (en) | 2008-05-29 |
JP5114927B2 true JP5114927B2 (en) | 2013-01-09 |
Family
ID=39508799
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006309369A Expired - Fee Related JP5114927B2 (en) | 2006-11-15 | 2006-11-15 | Horizontal MOS transistor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5114927B2 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5390200B2 (en) | 2009-01-19 | 2014-01-15 | ラピスセミコンダクタ株式会社 | Semiconductor device and manufacturing method thereof |
CN101699630A (en) * | 2009-11-19 | 2010-04-28 | 苏州远创达科技有限公司 | Ldmos power device |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2982250B2 (en) * | 1990-08-09 | 1999-11-22 | 日本電気株式会社 | Semiconductor device |
JPH0745829A (en) * | 1993-07-28 | 1995-02-14 | Ricoh Co Ltd | Semiconductor integrated circuit device |
JP2006278677A (en) * | 2005-03-29 | 2006-10-12 | Mitsumi Electric Co Ltd | Semiconductor device |
-
2006
- 2006-11-15 JP JP2006309369A patent/JP5114927B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2008124396A (en) | 2008-05-29 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A131 | Notification of reasons for refusal |
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|
A977 | Report on retrieval |
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|
A521 | Written amendment |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R250 | Receipt of annual fees |
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