JP5099403B2

JP5099403B2 - Signal transmission circuit

Info

Publication number: JP5099403B2
Application number: JP2006200499A
Authority: JP
Inventors: 清豪水野
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2006-07-24
Filing date: 2006-07-24
Publication date: 2012-12-19
Anticipated expiration: 2026-07-24
Also published as: JP2008027280A

Description

本発明は、電気回路間でデジタル信号を伝送する信号伝送回路に関する。 The present invention relates to a signal transmission circuit that transmits a digital signal between electric circuits.

プリント基板上の所定の処理回路から他の処理回路へ配線パターンを通じてデジタル信号を伝送するとき、信号の劣化防止や波形整形のため、当該デジタル信号をバッファリングして出力する出力バッファが利用される。例えば、第１処理回路から第２処理回路へデジタル信号を伝送する場合、第１処理回路に設けられた出力バッファで電流を整形、増幅し、第２処理回路に設けられた入力バッファでそのデジタル信号を受信する。 When a digital signal is transmitted from a predetermined processing circuit on the printed circuit board to another processing circuit through a wiring pattern, an output buffer that buffers and outputs the digital signal is used to prevent signal deterioration and waveform shaping. . For example, when a digital signal is transmitted from the first processing circuit to the second processing circuit, the current is shaped and amplified by the output buffer provided in the first processing circuit, and the digital signal is input by the input buffer provided in the second processing circuit. Receive a signal.

このとき第１処理回路側の出力バッファは常にオンとなるように設計されているので、第１処理回路の動作状態の如何に拘わらず、生成されたデジタル信号は常に配線パターン上に出力されることとなる。従って、第２処理回路は、上記入力バッファを通じて、このデジタル信号が必要なときは何時でもデジタル信号を受信することが可能であった。 At this time, since the output buffer on the first processing circuit side is designed to be always on, the generated digital signal is always output on the wiring pattern regardless of the operating state of the first processing circuit. It will be. Therefore, the second processing circuit can receive the digital signal through the input buffer whenever the digital signal is required.

しかし、第１処理回路から第２処理回路へ複数ビットのデジタル信号を伝送する場合、通常、その複数ビットのデジタル信号は特定のクロック信号に同期して出力される。従って、第１処理回路と第２処理回路とを結ぶ複数の配線パターンにおいて、複数のデジタル信号が同時に変化し、ある時は、一度に低電位から高電位に、またある時は一度に高電位から低電位にデジタル信号のレベルが推移するといった状態が生じる。このような同タイミングでの電位スイッチングは、出力バッファまたは入力バッファに所謂グランドバウンスを生じさせ第１処理回路や第２処理回路の誤動作を誘発する。 However, when a multi-bit digital signal is transmitted from the first processing circuit to the second processing circuit, the multi-bit digital signal is normally output in synchronization with a specific clock signal. Accordingly, in a plurality of wiring patterns that connect the first processing circuit and the second processing circuit, a plurality of digital signals change simultaneously, and in some cases, from a low potential to a high potential at a time, and in some cases, a high potential at a time. A state occurs in which the level of the digital signal changes from low to low potential. Such potential switching at the same timing causes a so-called ground bounce in the output buffer or the input buffer and induces a malfunction of the first processing circuit or the second processing circuit.

上述した複数のデジタル信号の同タイミングのスイッチングを回避する方法として、アドレス信号を指定し各入出力バッファの方向と出力データの値とを容易に選択できる技術が開示されている（例えば、特許文献１）。しかし、そこで扱われているデジタル信号は、やはりクロック信号に同期していて、また、出力バッファを個別に切断したとしてもその出力はハイインピーダンス状態となるに過ぎないので、グランドバウンスを回避することはできなかった。
特開２００３−２２４４６８号公報 As a method for avoiding the switching of a plurality of digital signals at the same timing, a technique is disclosed in which an address signal can be designated and the direction of each input / output buffer and the value of output data can be easily selected (for example, Patent Documents). 1). However, the digital signal handled there is still synchronized with the clock signal, and even if the output buffer is disconnected individually, the output will only be in a high impedance state, so avoid ground bounce. I couldn't.
JP 2003-224468 A

本発明は、従来の信号伝送回路が有する上記問題点に鑑みてなされたものであり、本発明の目的は、簡易な回路構成でグランドバウンスを防止し、各回路を安定に動作させることが可能な、新規かつ改良された信号伝送回路を提供することである。 The present invention has been made in view of the above-described problems of conventional signal transmission circuits, and an object of the present invention is to prevent ground bounce with a simple circuit configuration and to stably operate each circuit. It is another object of the present invention to provide a new and improved signal transmission circuit.

上記課題を解決するために、本発明のある観点によれば、第１集積回路の第１処理回路で生成されたデジタル信号をプリント基板上の配線パターンを通じて第２集積回路の第２処理回路に伝送する信号伝送回路であって、第１集積回路は、制御信号に応じて、第１処理回路で生成されたデジタル信号または低電位固定信号のいずれか一方を選択出力する選択スイッチと、選択スイッチから出力された信号に応じて、出力端からデジタル信号を出力するか出力端をグランドに接続するかを切り替える出力バッファと、を備え、第２集積回路は、出力バッファの出力端から出力された信号が配線パターンを通じて入力され、入力された信号を第２処理回路に伝送する入力バッファと、配線パターンの入力バッファ側に出力端が接続され、制御信号に応じて、出力端をハイインピーダンス状態にするかグランドに接続するかを切り替える低電位選択バッファと、を備え、デジタル信号を配線パターンを通じて第２処理回路に伝送しないとき、制御信号によって、選択スイッチから低電位固定信号が選択出力され出力バッファの出力端がグランドに接続されると共に、低電位選択バッファの出力端がグランドに接続され、それぞれが第１集積回路および第２集積回路の仮想接地として機能することを特徴とする、信号伝送回路が提供される。 In order to solve the above problems, according to an aspect of the present invention, a digital signal generated by a first processing circuit of a first integrated circuit is transferred to a second processing circuit of a second integrated circuit through a wiring pattern on a printed circuit board. A signal transmission circuit for transmitting, wherein the first integrated circuit selects and outputs either a digital signal or a low-potential fixed signal generated by the first processing circuit according to a control signal, and a selection switch And an output buffer for switching whether to output a digital signal from the output terminal or to connect the output terminal to the ground in accordance with the signal output from the output terminal , and the second integrated circuit is output from the output terminal of the output buffer. signal is input through the wiring pattern, an input buffer for transmitting the input signal to the second processing circuit, the output terminal is connected to the input buffer of the wiring pattern, the control signal When response, and the low potential selection buffer for switching whether or connected to ground to the output terminal in a high impedance state, with a not transmit the digital signal to the second processing circuit via a wiring pattern, a control signal from the selection switch The low-potential fixed signal is selected and output, and the output terminal of the output buffer is connected to the ground, and the output terminal of the low-potential selection buffer is connected to the ground, and each functions as a virtual ground for the first integrated circuit and the second integrated circuit A signal transmission circuit is provided.

本発明は、出力バッファおよび低電位選択バッファの出力端をグランドに切り替えることで、それぞれを第１集積回路および第２集積回路の仮想接地として機能させることを特徴の１つとしている。かかる構成により、第１処理回路から必要としないデジタル信号が出力されず同タイミングでの電位スイッチングが抑えられ、また、第１集積回路および第２集積回路それぞれが仮想接地により接地強化されるので、グランドバウンスを回避することができる。 One feature of the present invention is that the output terminals of the output buffer and the low-potential selection buffer are switched to the ground so that each functions as a virtual ground of the first integrated circuit and the second integrated circuit. With such a configuration, unnecessary digital signals are not output from the first processing circuit, and potential switching at the same timing is suppressed, and each of the first integrated circuit and the second integrated circuit is grounded by virtual grounding. Grand bounce can be avoided.

第１処理回路で生成された複数ビットのデジタル信号を、クロック信号に同期して、複数の配線パターンを通じて第２処理回路に伝送する信号伝送回路において、それぞれの配線パターンごとに、選択スイッチと、出力バッファと、入力バッファと、低電位選択バッファと、を備えてもよい。In the signal transmission circuit that transmits the multi-bit digital signal generated by the first processing circuit to the second processing circuit through the plurality of wiring patterns in synchronization with the clock signal, for each wiring pattern, a selection switch; An output buffer, an input buffer, and a low potential selection buffer may be provided.

出力バッファおよび低電位選択バッファは、低電位、高電位またはハイインピーダンスの３つの状態をとりうる３ステートバッファであってもよく、入力バッファは、低電位または高電位の２つの状態をとりうる２ステートバッファであってもよく、各バッファは、Ｉ／Ｏセルにおける３ステートバッファおよび２ステートバッファで構成してもよい。 The output buffer and the low potential selection buffer may be a three-state buffer that can take three states of low potential, high potential, or high impedance, and the input buffer may take two states of low potential or high potential. It may be a state buffer, and each buffer may be constituted by a 3-state buffer and a 2-state buffer in an I / O cell.

かかる構成により、３ステートバッファと２ステートバッファとの共通回路で、低電位選択バッファを含む全てのバッファを構成することができ、３ステートバッファの出力と２ステートバッファの入力とによるＩ／Ｏセルが予め設けられた例えばＦＰＧＡ等の既存の半導体集積回路にも当該信号伝送回路を適用することが可能となる。 With this configuration, all the buffers including the low potential selection buffer can be configured by the common circuit of the 3-state buffer and the 2-state buffer, and the I / O cell by the output of the 3-state buffer and the input of the 2-state buffer The signal transmission circuit can be applied to an existing semiconductor integrated circuit, such as an FPGA, which is provided in advance.

また、本発明の他の観点によれば、信号伝送回路は、第１処理回路で生成された、同一のクロック信号に基づいて変化する複数のデジタル信号を、プリント基板上に並置された複数の配線パターンを通じて第２処理回路に伝送する信号伝送回路であって、制御信号に応じて、第１処理回路で生成された複数のデジタル信号または低電位固定信号のいずれか一方を選択出力する複数の選択スイッチと、複数の選択スイッチから出力された信号をバッファリングする複数の出力バッファと、複数の出力バッファから出力された信号が複数の配線パターンを通じて入力され、第２処理回路に伝送する複数の入力バッファと、複数の配線パターンの入力バッファ側にそれぞれ出力端が接続され、制御信号に応じて、該出力端をハイインピーダンス状態にし、または該出力端から低電位固定信号を出力する複数の低電位選択バッファと、選択スイッチと低電位選択バッファとの複数の対に、動作モードに対応したそれぞれの制御信号を送信する制御信号送信部と、を備えるとしてもよい。 According to another aspect of the present invention, the signal transmission circuit includes a plurality of digital signals generated based on the same clock signal generated by the first processing circuit and arranged in parallel on the printed circuit board. A signal transmission circuit for transmitting to a second processing circuit through a wiring pattern, wherein a plurality of digital signals generated by the first processing circuit or a low-potential fixed signal are selectively output according to a control signal. A selection switch, a plurality of output buffers for buffering signals output from the plurality of selection switches, and a plurality of signals output from the plurality of output buffers are input through a plurality of wiring patterns and transmitted to the second processing circuit. The output terminal is connected to the input buffer and the input buffer side of multiple wiring patterns, and the output terminal is in a high impedance state according to the control signal. Or a plurality of low-potential selection buffers that output a low-potential fixed signal from the output terminal, and a control signal that transmits respective control signals corresponding to the operation mode to a plurality of pairs of selection switches and low-potential selection buffers. And a transmission unit.

かかる構成においても上述した信号伝送回路同様に、制御信号に応じて、出力バッファから低電位固定信号を出力させ、かつ、入力バッファの入力端を低電位に固定させている。かかる構成により、グランドバウンスを回避でき、接地を強化することができる。また、制御信号送信部により、選択スイッチと低電位選択バッファとの必要な対のみを選択することができ、選択された対は信号を伝送し、選択されない不要な対は仮想接地として機能させることが可能となる。 In such a configuration, similarly to the signal transmission circuit described above, a low potential fixing signal is output from the output buffer and the input terminal of the input buffer is fixed at a low potential in accordance with the control signal. With this configuration, ground bounce can be avoided and grounding can be strengthened. In addition, the control signal transmission unit can select only a necessary pair of the selection switch and the low potential selection buffer, the selected pair transmits a signal, and the unselected unselected pair functions as a virtual ground. Is possible.

第１処理回路と第２処理回路は一つの半導体集積回路で構成されてもよい。 The first processing circuit and the second processing circuit may be composed of one semiconductor integrated circuit.

以上説明したように本発明によれば、既存の回路を活かしたまま配線パターンを接地電位に固定するという簡易な回路構成でグランドバウンスを防止し、かつ、接地を強化できるので、各回路を安定に動作させることが可能となる。 As described above, according to the present invention, ground bounce can be prevented and grounding can be enhanced with a simple circuit configuration in which a wiring pattern is fixed to a ground potential while utilizing an existing circuit. Can be operated.

以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。 Exemplary embodiments of the present invention will be described below in detail with reference to the accompanying drawings. In addition, in this specification and drawing, about the component which has the substantially same function structure, duplication description is abbreviate | omitted by attaching | subjecting the same code | symbol.

プリント基板上の所定の処理回路から他の処理回路へ配線パターンを通じてデジタル信号を伝送する場合、配線パターンへの接続部分に出力バッファが設けられる。かかる出力バッファは、所定の処理回路で生成したデジタル信号を他の処理回路に正確に伝達するため、デジタル信号の電圧値や電流値を増幅し、かつ、波形を整形して配線パターンに出力する。 When a digital signal is transmitted through a wiring pattern from a predetermined processing circuit on the printed circuit board to another processing circuit, an output buffer is provided at a connection portion to the wiring pattern. Such an output buffer amplifies the voltage value or current value of the digital signal and shapes the waveform and outputs it to the wiring pattern in order to accurately transmit the digital signal generated by a predetermined processing circuit to another processing circuit. .

図１は、上述した通常の信号伝送回路を概略的に示した回路図である。かかる信号伝送回路は、第１集積回路１０から第２集積回路２０へのデジタル信号の伝送経路であり、第１集積回路１０の第１処理回路１２で生成されたデジタル信号は、出力バッファ１６、配線パターン１８、入力バッファ２２を経由して第２処理回路２４に入力される。 FIG. 1 is a circuit diagram schematically showing the normal signal transmission circuit described above. The signal transmission circuit is a digital signal transmission path from the first integrated circuit 10 to the second integrated circuit 20, and the digital signal generated by the first processing circuit 12 of the first integrated circuit 10 is output from the output buffer 16, The data is input to the second processing circuit 24 via the wiring pattern 18 and the input buffer 22.

かかる出力バッファ１６により、第１処理回路１２で生成されたデジタル信号の電圧値または電流値が低かったとしても、配線パターン１８には十分な電圧値または電流値で出力され、例えその一つのデジタル信号を複数の処理回路で受けたとしても誤認識されることはない。そして、配線パターン１８に出力されたデジタル信号は、入力バッファ２２を通じて第２処理回路２４に入力され、第２処理回路２４内で処理される。 Even if the voltage value or current value of the digital signal generated by the first processing circuit 12 is low, the output buffer 16 outputs a sufficient voltage value or current value to the wiring pattern 18. Even if a signal is received by a plurality of processing circuits, it is not erroneously recognized. The digital signal output to the wiring pattern 18 is input to the second processing circuit 24 through the input buffer 22 and processed in the second processing circuit 24.

ここで、第１処理回路１２側の出力バッファ１６は常にオンとなるように設計されているので（イネーブル端子を低電位に固定）、第１処理回路１２の動作状態の如何に拘わらずデジタル信号が常に出力されることとなる。従って、第２処理回路２４は、入力バッファ２２を通じて、このデジタル信号が必要なときは何時でもデジタル信号を受信することが可能であった。 Here, since the output buffer 16 on the first processing circuit 12 side is always turned on (the enable terminal is fixed at a low potential), the digital signal is output regardless of the operating state of the first processing circuit 12. Will always be output. Therefore, the second processing circuit 24 can receive the digital signal through the input buffer 22 whenever the digital signal is required.

上述した信号伝送回路において、第１処理回路１２から第２処理回路２４へ複数ビットのデジタル信号を伝送する場合、その複数ビットのデジタル信号は、特定のクロック信号に同期して出力される。従って、第１処理回路１２と第２処理回路２４とが複数の配線パターン１８によって結ばれている場合、その複数のデジタル信号が同時に変化し、ある時は、一度に低電位（ローレベル）から高電位（ハイレベル）に、またある時は高電位から低電位にデジタル信号のレベルが推移していた。このような同タイミングの推移（電位スイッチング）は、出力バッファまたは入力バッファに所謂グランドバウンスを生じさせ、第１処理回路１２や第２処理回路２４の誤動作を誘発する。 In the signal transmission circuit described above, when a multi-bit digital signal is transmitted from the first processing circuit 12 to the second processing circuit 24, the multi-bit digital signal is output in synchronization with a specific clock signal. Accordingly, when the first processing circuit 12 and the second processing circuit 24 are connected by a plurality of wiring patterns 18, the plurality of digital signals change simultaneously, and in some cases, from a low potential (low level) at a time. The level of the digital signal has changed from a high potential (high level) to a low potential. Such transition of the same timing (potential switching) causes a so-called ground bounce in the output buffer or the input buffer, and induces malfunction of the first processing circuit 12 and the second processing circuit 24.

上記グランドバウンスは、配線パターン１８やボンドワイヤのようなリードインダクタンスに、上記電位スイッチングによる電流サージ等が生じたとき、低電位（接地電位）や電源電位が不安定になる現象を言う。 The ground bounce is a phenomenon in which a low potential (ground potential) or a power supply potential becomes unstable when a current surge or the like due to the potential switching occurs in a lead inductance such as the wiring pattern 18 or a bond wire.

このような現象が生じる可能性は、デジタル信号の数、即ちビット数が大きいほど高くなることが知られている。従って、回路全体の安定動作を考慮すると、デジタル信号のビット数を無制限に増やすことができなかった。 It is known that the possibility of such a phenomenon occurring increases as the number of digital signals, that is, the number of bits increases. Therefore, considering the stable operation of the entire circuit, the number of bits of the digital signal cannot be increased without limit.

（第１の実施形態：信号伝送回路）
かかる事情に鑑みて本発明の第１の実施形態では、不要なデジタル信号を配線パターンに出力しないようにすると共に、配線パターンの両端を動的に低電位に固定することで、グランドバウンスを防止し、各回路を安定に動作させる。 (First embodiment: signal transmission circuit)
In view of such circumstances, the first embodiment of the present invention prevents ground bounce by preventing unnecessary digital signals from being output to the wiring pattern and dynamically fixing both ends of the wiring pattern to a low potential. Then, each circuit is operated stably.

図２は、第１の実施形態における概略的な信号伝送回路を示した回路図である。かかる信号伝送回路は、第１集積回路１１０に含まれる、第１処理回路１１２と，選択スイッチ１１４と，出力バッファ１１６と、第１集積回路１１０および第２集積回路１２０とを結ぶ配線パターン１１８と、第２集積回路１２０に含まれる入力バッファ１２２と、第２処理回路１２４と、低電位選択バッファ１２６とから構成される。以下、各構成要素を詳細に説明する。 FIG. 2 is a circuit diagram showing a schematic signal transmission circuit according to the first embodiment. Such a signal transmission circuit includes a first processing circuit 112, a selection switch 114, an output buffer 116, and a wiring pattern 118 that connects the first integrated circuit 110 and the second integrated circuit 120, which are included in the first integrated circuit 110. The input buffer 122 included in the second integrated circuit 120, the second processing circuit 124, and the low potential selection buffer 126. Hereinafter, each component will be described in detail.

上記第１処理回路１１２は、第２処理回路１２４の処理に必要なデジタル信号を生成する。かかるデジタル信号は、第１処理回路１１２において複数生成されるとしてもよいし、その複数のデジタル信号が１または２以上のクロック信号に同期して同時に変化するとしてもよい。このように生成された複数のデジタル信号は、複数ビットのパラレルデータとして伝送され、第２処理回路１２４は、上記クロック信号に基づいてこの複数ビットのパラレルデータを一度に取り込むことが可能である。 The first processing circuit 112 generates a digital signal necessary for the processing of the second processing circuit 124. A plurality of such digital signals may be generated in the first processing circuit 112, or the plurality of digital signals may be changed simultaneously in synchronization with one or more clock signals. The plurality of digital signals generated in this way are transmitted as a plurality of bits of parallel data, and the second processing circuit 124 can capture the plurality of bits of parallel data at once based on the clock signal.

上記選択スイッチ１１４は、入力される少なくとも２つの信号を選択的に出力できるスイッチング回路で構成することができる。ここでは、２つの入力信号として、第１処理回路１１２からのデジタル信号と、低電位を示す低電位固定信号が入力され、選択信号として、外部からの制御信号が入力される。具体的には、入力される制御信号が高電位のとき、第１処理回路１１２からのデジタル信号を、低電位のとき、低電位固定信号を選択出力する。ここで、制御信号は正論理で表されているが、かかる場合に限られず、当然、負論理で選択スイッチ１１４を動作することもできる。以下で説明する各信号に関しても論理の正負は用途に応じて自由に設定される。 The selection switch 114 can be formed of a switching circuit that can selectively output at least two input signals. Here, a digital signal from the first processing circuit 112 and a low potential fixing signal indicating a low potential are input as two input signals, and a control signal from the outside is input as a selection signal. Specifically, the digital signal from the first processing circuit 112 is selectively output when the input control signal is high potential, and the low potential fixed signal is selectively output when the control signal is low potential. Here, the control signal is represented by positive logic. However, the present invention is not limited to such a case, and the selection switch 114 can be operated by negative logic. With respect to each signal described below, the logic sign is freely set according to the application.

上記出力バッファ１１６は、低電位、高電位またはハイインピーダンスの３つの状態をとり得る３ステートバッファや、低電位または高電位の２つの状態をとり得る２ステートバッファで構成することができる。従って、出力バッファ１１６は、選択スイッチ１１４で選択された信号をバッファリングして配線パターン１１８に出力する。 The output buffer 116 can be constituted by a three-state buffer that can take three states of low potential, high potential, or high impedance, or a two-state buffer that can take two states of low potential or high potential. Therefore, the output buffer 116 buffers the signal selected by the selection switch 114 and outputs it to the wiring pattern 118.

本実施形態の出力バッファ１１６は、デジタル信号の出力をオープン（ハイインピーダンス）状態によって切断せず、出力のオン状態を維持したまま、選択スイッチ１１４の出力を低電位に固定することで、デジタル信号を切断している。かかる構成により、デジタル信号を単に切断するだけでなく、同時に、接地を強化することが可能となる。 The output buffer 116 of the present embodiment fixes the digital signal output by fixing the output of the selection switch 114 to a low potential while maintaining the output on state without disconnecting the output of the digital signal by the open (high impedance) state. Is disconnected. With such a configuration, it is possible not only to cut the digital signal but also to enhance grounding at the same time.

上記配線パターン１１８は、プリント基板上に形成またはプリント基板内に埋設された導電性材料による信号伝送路であり、出力バッファ１１６からの出力信号を入力バッファ１２２に伝達する。従って、動作モードが有効な間は、第１処理回路１１２で生成されたデジタル信号を第２処理回路に伝送する役割を担う。 The wiring pattern 118 is a signal transmission path made of a conductive material formed on a printed board or embedded in the printed board, and transmits an output signal from the output buffer 116 to the input buffer 122. Accordingly, the digital signal generated by the first processing circuit 112 is transmitted to the second processing circuit while the operation mode is valid.

上記入力バッファ１２２は、入力端がハイインピーダンス、かつ出力として低電位または高電位の２つの状態をとりうる２ステートバッファで構成することができ、出力バッファ１１６から配線パターン１１８を通じて入力された出力信号の電圧値もしくは電流値を安定させて、第２処理回路１２４に伝送する。 The input buffer 122 can be composed of a two-state buffer whose input terminal has a high impedance and can take two states of low potential or high potential as an output, and an output signal input from the output buffer 116 through the wiring pattern 118. Are stabilized and transmitted to the second processing circuit 124.

上記第２処理回路１２４は、第１処理回路１１２からのデジタル信号を中継する入力バッファ１２２と接続され、動作モードに応じて適宜デジタル信号を入力バッファ１２２から取り込むことができる。かかるデジタル信号は、第１処理回路１１２で生成されたデジタル信号の数に応じて複数入力されるとしてもよい。 The second processing circuit 124 is connected to the input buffer 122 that relays the digital signal from the first processing circuit 112, and can appropriately capture the digital signal from the input buffer 122 according to the operation mode. A plurality of such digital signals may be input according to the number of digital signals generated by the first processing circuit 112.

上記低電位選択バッファ１２６は、出力が、低電位、高電位またはハイインピーダンスの３つの状態をとり得る３ステートバッファで構成され、出力端が、配線パターン１１８の入力バッファ１２２側、即ち、入力バッファ１２２の入力端に接続される。また、低電位選択バッファ１２６は、外部から当該入力バッファ１２２のイネーブル端子に入力される制御信号が高電位のとき、出力端をハイインピーダンス状態、即ち、何ら電位を出力せず、低電位のとき、低電位を出力する（グランドと接続される）。制御信号が低電位の時には、出力バッファ１１６も低電位に固定されるので、配線パターンは低電位で安定する。
The low potential selection buffer 126 is constituted by a three-state buffer whose output can take three states of low potential, high potential, and high impedance, and the output end thereof is the input buffer 122 side of the wiring pattern 118, that is, the input buffer. 122 is connected to the input terminal. The low-potential selection buffer 126 is in a high-impedance state when the control signal input from the outside to the enable terminal of the input buffer 122 is at a high potential, that is, when no potential is output and the potential is low. , and it outputs a low-voltage level (which is connected to the ground). When the control signal is at a low potential, the output buffer 116 is also fixed at a low potential, so that the wiring pattern is stable at a low potential.

以上説明した信号伝送回路において、本実施形態では、第２処理回路１２４が第１処理回路１１２からのデジタル信号を必要としないとき、制御信号を操作して、出力バッファ１１６からの出力および入力バッファ１２２の入力端を低電位に固定する。かかる操作により、配線パターン１１８内でのデジタル信号の不要な変化を抑制することができ、グランドバウンスの発生を防止することが可能となる。 In the signal transmission circuit described above, in the present embodiment, when the second processing circuit 124 does not need the digital signal from the first processing circuit 112, the control signal is manipulated to output the output from the output buffer 116 and the input buffer. The input terminal 122 is fixed at a low potential. By such an operation, an unnecessary change in the digital signal in the wiring pattern 118 can be suppressed, and occurrence of ground bounce can be prevented.

また、配線パターン１１８の両端、即ち、出力バッファ１１６の出力端および入力バッファ１２２の入力端を相互に低電位（接地電位）に固定することで、結果的に仮想接地としての接地面積を増やし、接地を強化することが可能となる。従って、仮想接地となる配線パターン１１８が多ければ多いいほど、接地面積は大きくなり、接地と強固に結ばれることとなる。 Further, by fixing both ends of the wiring pattern 118, that is, the output end of the output buffer 116 and the input end of the input buffer 122 to each other at a low potential (ground potential), the ground area as a virtual ground is increased as a result. It becomes possible to strengthen grounding. Accordingly, as the number of wiring patterns 118 serving as virtual grounding increases, the grounding area increases and is firmly connected to grounding.

このときの選択スイッチ１１４と低電位選択バッファ１２６との切り替え順は、高電位と低電位の出力同士がぶつかるのを回避するため、先に選択スイッチ１１４を低電位固定信号に切り替え、その後、低電位選択バッファ１２６の出力を低電位に固定すべきである。 The switching order of the selection switch 114 and the low potential selection buffer 126 at this time is such that the selection switch 114 is first switched to the low potential fixed signal in order to avoid the collision between the high potential and the low potential outputs, and then the low potential selection buffer 126. The output of the potential selection buffer 126 should be fixed at a low potential.

この配線パターン１１８の低電位への固定は、出力バッファ１１６のみ、即ち配線パターン１１８の一端で行うことも可能であるが、配線パターン１１８も線抵抗や他の配線パターンとの寄生容量を有するので、ノイズやサージ電流を抑制する意味での接地を強化するためには、上述したように配線パターン１１８の両端を低電位に固定するのが望ましい。 The wiring pattern 118 can be fixed to a low potential only at the output buffer 116, that is, at one end of the wiring pattern 118. However, the wiring pattern 118 also has a parasitic resistance with a line resistance or another wiring pattern. In order to strengthen grounding in the sense of suppressing noise and surge current, it is desirable to fix both ends of the wiring pattern 118 at a low potential as described above.

図３は、低電位に固定された信号伝送回路を説明するための等価回路図である。第２処理回路１２４が第１処理回路１１２からのデジタル信号を必要としないとき、出力バッファ１１６および低電位選択バッファ１２６の出力が図３の等価回路のように、低電位に固定される。ここでは、配線パターン１１８と接地とがほぼ同電位となり、配線パターン１１８に生じる過渡電流のためのパスが形成され、配線パターン１１８が接地の役割を担う（仮想接地）こととなる。このような接地の強化によりグランドバウンスが生じる可能性は低くなる。 FIG. 3 is an equivalent circuit diagram for explaining a signal transmission circuit fixed at a low potential. When the second processing circuit 124 does not require the digital signal from the first processing circuit 112, the outputs of the output buffer 116 and the low potential selection buffer 126 are fixed at a low potential as in the equivalent circuit of FIG. Here, the wiring pattern 118 and the ground have substantially the same potential, a path for a transient current generated in the wiring pattern 118 is formed, and the wiring pattern 118 plays a role of grounding (virtual grounding). Such grounding enhancement reduces the possibility of ground bounce.

また、出力バッファ１１６や入力バッファ１２２を低電位に固定するため、制御信号を操作する必要が生じるが、制御信号を切り替えると、今まで高電位を出力していた出力バッファ１１６が一度に低電位を出力することになる。従って、その制御信号の切り替え自体がグランドバウンスの原因になりかねない。 Further, in order to fix the output buffer 116 and the input buffer 122 at a low potential, it is necessary to manipulate the control signal. However, when the control signal is switched, the output buffer 116 that has been outputting a high potential until now has a low potential at a time. Will be output. Therefore, the switching of the control signal itself may cause ground bounce.

このような制御信号によるグランドバウンスを回避するため、第２処理回路１２４や他の回路に影響が無い、デジタル信号が不要な期間、即ち、動作モードの切り替え期間や、処理される動作モードにおいて第２処理回路自体が必要ない期間に制御信号を切り替える。また、デジタル信号が不要な期間は、かかる動作モードの切り替え期間等に限られず、回路全体の正常な動作に影響しない期間を自由に設定することができる。こうして、少なくとも動作モード中にグランドバウンスが生じるのを防止することが可能となる。 In order to avoid such a ground bounce caused by the control signal, the second processing circuit 124 and other circuits are not affected, and the digital signal is unnecessary, that is, in the operation mode switching period and the operation mode to be processed. 2 Control signals are switched during a period when the processing circuit itself is not necessary. Further, the period in which the digital signal is not necessary is not limited to such an operation mode switching period, and a period that does not affect the normal operation of the entire circuit can be freely set. Thus, it is possible to prevent ground bounce from occurring at least during the operation mode.

（制御信号送信部）
上述した複数のデジタル信号は、動作モードによって必要な場合と、不要な場合とに分けることができる。これは、特定の動作モード、例えば測定モードで利用されるｍ（ｍは整数）ビットのデジタル信号群が他の動作モード、例えば解析モードでは不要な場合等である。出力バッファ１１６は、例えば、動作モードが測定モードのとき、このｍビットのデジタル信号群を出力し、解析モードのとき、ｍビット分だけ低電位固定信号を出力する。 (Control signal transmitter)
The plurality of digital signals described above can be divided into a case where it is necessary and a case where it is not necessary depending on the operation mode. This is a case where a digital signal group of m (m is an integer) bits used in a specific operation mode, for example, a measurement mode is not necessary in another operation mode, for example, an analysis mode. For example, the output buffer 116 outputs the m-bit digital signal group when the operation mode is the measurement mode, and outputs the low potential fixed signal by m bits when the operation mode is the analysis mode.

図４は、デジタル信号群を動作モードに応じて選択する一例を示した伝送回路である。かかる信号伝送回路において、第１集積回路２１０の第１処理回路１１２から２つのデジタル信号群（例えば、ｍビットおよびｎ（ｎは整数）ビットのデジタル信号）は、２つの信号伝送路２３０，２４０を通じて第２処理回路２２４に入力されている。この２つの信号伝送路２３０，２４０は、いずれも、選択スイッチ１１４、出力バッファ１１６，配線パターン１１８、入力バッファ１２２，低電位選択バッファ１２６で表される信号伝送路で構成される。 FIG. 4 is a transmission circuit illustrating an example of selecting a digital signal group according to an operation mode. In such a signal transmission circuit, two digital signal groups (for example, digital signals of m bits and n (n is an integer) bit) from the first processing circuit 112 of the first integrated circuit 210 are converted into two signal transmission paths 230 and 240. To the second processing circuit 224. These two signal transmission paths 230 and 240 are each constituted by a signal transmission path represented by a selection switch 114, an output buffer 116, a wiring pattern 118, an input buffer 122, and a low potential selection buffer 126.

制御信号送信部２８０は、測定モードや解析モードといった動作モードに応じて、いずれか一方または両方の信号伝送路を選択する。選択された信号伝送路は、第１処理回路１１２で生成されたデジタル信号を伝送し、選択されなかった信号伝送路は、伝送路自体が接地として機能する。従って、不要なデジタル信号が配線パターン１１８上を流れることもなく、グランドバウンスを回避でき、さらに、接地を強化することができる。 The control signal transmission unit 280 selects one or both signal transmission paths according to the operation mode such as the measurement mode or the analysis mode. The selected signal transmission path transmits the digital signal generated by the first processing circuit 112, and the unselected signal transmission path functions as a ground for the transmission path itself. Therefore, unnecessary digital signals do not flow on the wiring pattern 118, ground bounce can be avoided, and grounding can be further enhanced.

かかる制御信号送信部２８０は、上述したような２つの信号伝送路の選択に限られず、動作モードに応じて様々なデジタル信号の伝送態様をとることができる。例えば、上記では、２つの信号伝送路を排他的に切り替えているが、複数の動作モードで利用されるデジタル信号を設けてもよく、当業者が当然にして考え得る論理回路によって、様々な動作モードに応答し、デジタル信号の伝送と低電位状態とを切り替え得る信号伝送回路を構成することができる。 The control signal transmission unit 280 is not limited to the selection of the two signal transmission paths as described above, but can take various digital signal transmission modes according to the operation mode. For example, in the above description, two signal transmission paths are exclusively switched. However, a digital signal used in a plurality of operation modes may be provided, and various operations are performed depending on a logic circuit that a person skilled in the art can naturally consider. In response to the mode, a signal transmission circuit capable of switching between transmission of a digital signal and a low potential state can be configured.

かかる制御信号送信部２８０により、不要なデジタル信号の伝送を、動作モード毎に確実に切断することができ、各回路をより一層安定に動作させることが可能となる。 With this control signal transmission unit 280, transmission of unnecessary digital signals can be reliably disconnected for each operation mode, and each circuit can be operated more stably.

（バッファの共通化）
また、上述したように、出力バッファ１１６および低電位選択バッファ１２６は、低電位、高電位またはハイインピーダンスの３つの状態をとりうる３ステートバッファであってもよく、入力バッファ１２２は、低電位または高電位の２つの状態をとりうる２ステートバッファであってもよい。従って、出力バッファ１１６と、低電位選択バッファ１２６および入力バッファ１２２とは、いずれも、３ステートバッファの出力端と２ステートバッファの入力端が入出力端子に接続されたＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）やＣＰＬＤ（ＣｏｍｐｌｅｘＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃＤｅｖｉｃｅ）等プログラマブルＬＳＩ（大規模集積回路）のＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）セル（または、Ｉ／Ｏブロック）に適用することができる。 (Common buffer)
Further, as described above, the output buffer 116 and the low potential selection buffer 126 may be a three-state buffer that can take three states of a low potential, a high potential, and a high impedance, and the input buffer 122 may be a low potential or It may be a two-state buffer that can take two states of high potential. Therefore, the output buffer 116, the low potential selection buffer 126, and the input buffer 122 are all an FPGA (Field Programmable Gate Array) in which the output terminal of the 3-state buffer and the input terminal of the 2-state buffer are connected to the input / output terminals. It can be applied to I / O (Input / Output) cells (or I / O blocks) of programmable LSIs (Large Scale Integrated Circuits) such as CPLD (Complex Programmable Logic Devices).

図５は、図２に示した信号伝送回路のバッファ部分をＩ／Ｏセルに適用した場合の回路図である。ここでは、第１集積回路３１０および第２集積回路３２０にＩ／Ｏセル３３０が予め設けられていて、そのＩ／Ｏセル３３０に当該信号伝送回路を適用する。まず、第１集積回路３１０のＩ／Ｏセル３３０には、出力バッファ１１６を、第２集積回路３２０のＩ／Ｏセル３３０には、入力バッファ１２２と低電位選択バッファ１２６とを割り当てる。 FIG. 5 is a circuit diagram when the buffer portion of the signal transmission circuit shown in FIG. 2 is applied to an I / O cell. Here, the I / O cell 330 is provided in advance in the first integrated circuit 310 and the second integrated circuit 320, and the signal transmission circuit is applied to the I / O cell 330. First, the output buffer 116 is assigned to the I / O cell 330 of the first integrated circuit 310, and the input buffer 122 and the low potential selection buffer 126 are assigned to the I / O cell 330 of the second integrated circuit 320.

かかる構成により、３ステートバッファと２ステートバッファとによるＩ／Ｏセル３３０の共通回路で、低電位選択バッファ１２６を含む全てのバッファを構成することができ、このようなＩ／Ｏセル３３０が予め設けられたＦＰＧＡ等の既存の半導体集積回路にも当該信号伝送回路を適用し、グランドバウンス等の問題を回避することが可能となる。 With this configuration, all the buffers including the low potential selection buffer 126 can be configured by a common circuit of the I / O cell 330 including the 3-state buffer and the 2-state buffer. The signal transmission circuit can also be applied to an existing semiconductor integrated circuit such as an installed FPGA, and problems such as ground bounce can be avoided.

以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。 As mentioned above, although preferred embodiment of this invention was described referring an accompanying drawing, it cannot be overemphasized that this invention is not limited to the example which concerns. It will be apparent to those skilled in the art that various changes and modifications can be made within the scope of the claims, and these are naturally within the technical scope of the present invention. Understood.

例えば、上述した実施形態において、第１処理回路と第２処理回路とは、別体の集積回路にそれぞれ設けられているが、かかる場合に限らず、第１処理回路から一旦出力されたデジタル信号が、他の集積回路に送信されると共に自己の集積回路の第２処理回路に回帰する構成、即ち、第１処理回路と第２処理回路とが一つの集積回路に設けられるとしてもよい。 For example, in the above-described embodiment, the first processing circuit and the second processing circuit are provided in separate integrated circuits. However, the present invention is not limited to this, and the digital signal once output from the first processing circuit. However, the configuration may be such that the first processing circuit and the second processing circuit are provided in one integrated circuit, which is transmitted to another integrated circuit and returns to the second processing circuit of its own integrated circuit.

また、上述した実施形態においては、配線パターンの両端を静的電気素子により低電位に固定しているが、かかる場合に限らず、例えば、いずれか一方または両方を機械的なリレースイッチを利用して、接地に落とすことも可能である。 In the above-described embodiment, both ends of the wiring pattern are fixed to a low potential by static electric elements. However, the present invention is not limited to this. For example, either one or both of them uses a mechanical relay switch. It is also possible to drop to ground.

通常の信号伝送回路を概略的に示した回路図である。It is the circuit diagram which showed the normal signal transmission circuit schematically. 本発明の第１の実施形態における概略的な信号伝送回路を示した回路図である。1 is a circuit diagram showing a schematic signal transmission circuit according to a first embodiment of the present invention. 低電位に固定された図２に示す信号伝送回路を説明するための等価回路図である。FIG. 3 is an equivalent circuit diagram for explaining the signal transmission circuit shown in FIG. 2 fixed at a low potential. デジタル信号群を動作モードに応じて選択する一例を示した伝送回路である。It is the transmission circuit which showed an example which selects a digital signal group according to an operation mode. 図２に示した信号伝送回路のバッファ部分をＩ／Ｏセルに適用した場合の回路図である。FIG. 3 is a circuit diagram when a buffer portion of the signal transmission circuit shown in FIG. 2 is applied to an I / O cell.

Explanation of symbols

１１２第１処理回路
１１４選択スイッチ
１１６出力バッファ
１２２入力バッファ
１２４第２処理回路
１２６低電位選択バッファ
２８０制御信号送信部
３３０Ｉ／Ｏセル
112 first processing circuit 114 selection switch 116 output buffer 122 input buffer 124 second processing circuit 126 low potential selection buffer 280 control signal transmission unit 330 I / O cell

Claims

A signal transmission circuit for transmitting a digital signal generated by a first processing circuit of a first integrated circuit to a second processing circuit of a second integrated circuit through a wiring pattern on a printed board,
The first integrated circuit includes:
A selection switch for selectively outputting either the digital signal or the low-potential fixed signal generated by the first processing circuit according to a control signal;
An output buffer for switching whether to output the digital signal from an output terminal or to connect the output terminal to ground according to a signal output from the selection switch,
The second integrated circuit includes:
An input buffer for transmitting a signal output from the output terminal of the output buffer through the wiring pattern and transmitting the input signal to the second processing circuit;
Which is connected to the output terminal in the input buffer of the wiring pattern, control in response to the control signal, comprising: a low potential selection buffer for switching whether or connected to ground to the output end to the high-impedance state, and
When said digital signal is not transmitted to the second processing circuit via the wiring pattern, control by control signal, the output terminal of the output buffer low potential fixing signal is selectively output from the selection switch is connected to ground, the An output terminal of a low potential selection buffer is connected to a ground, and each functions as a virtual ground for the first integrated circuit and the second integrated circuit.

2. The signal transmission circuit according to claim 1, wherein the digital signal of a plurality of bits generated by the first processing circuit is transmitted to the second processing circuit through the plurality of wiring patterns in synchronization with a clock signal.
A signal transmission circuit comprising the selection switch, the output buffer, the input buffer, and the low potential selection buffer for each of the wiring patterns.

The signal transmission circuit according to claim 1 or 2,
And said output buffer, wherein the low potential selection buffer and the input buffer, both characterized by a configurable I / O cells, signal transmission circuit.