JP5081946B2 - Image display device - Google Patents

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本発明は画像表示装置、特に液晶表示装置の高精細化に寄与する技術に関するものである。   The present invention relates to a technique that contributes to high definition of an image display device, particularly a liquid crystal display device.

ＣＲＴディスプレイにおいて進歩の遅かったディスプレイの高解像度化は、液晶をはじめとする新たな技術の導入とともに飛躍的な進歩を遂げようとしている。つまり、液晶表示装置は微細加工を施すことによりＣＲＴディスプレイに比べて高精細化が比較的容易である。
液晶表示装置として、スイッチング素子としてのＴＦＴ（Thin Film Transistor、薄膜トランジスタ）を用いたアクティブマトリックス方式の液晶表示装置が知られている。このアクティブマトリックス方式の液晶表示装置は、走査線と信号線とをマトリックス状に配設し、その交点に薄膜トランジスタが配設されたＴＦＴアレイ基板と、その基板と所定の間隙を隔てて配置される対向基板との間に液晶材料を封入し、この液晶材料に与える電圧を薄膜トランジスタにより制御して、液晶の電気光学的効果を利用して表示を可能としている。
図２７はＴＦＴアレイ基板の等価回路図を示す。図２７に示すように、信号線３０と走査線４０とがマトリックス状に配設され、信号線３０と走査線４０とで囲まれた領域が単一の画素を形成する。単一の画素は、画素電極２０と、これに接続したＴＦＴ１０を備えている。 The high resolution of displays, which has been slow in the progress of CRT displays, is about to make dramatic progress with the introduction of new technologies such as liquid crystal. That is, the liquid crystal display device is relatively easy to increase in definition as compared with the CRT display by performing fine processing.
As a liquid crystal display device, an active matrix liquid crystal display device using a TFT (Thin Film Transistor) as a switching element is known. This active matrix type liquid crystal display device has a TFT array substrate in which scanning lines and signal lines are arranged in a matrix and thin film transistors are arranged at intersections thereof, and is arranged with a predetermined gap from the substrate. A liquid crystal material is sealed between a counter substrate and a voltage applied to the liquid crystal material is controlled by a thin film transistor, thereby enabling display using the electro-optic effect of the liquid crystal.
FIG. 27 shows an equivalent circuit diagram of the TFT array substrate. As shown in FIG. 27, the signal lines 30 and the scanning lines 40 are arranged in a matrix, and a region surrounded by the signal lines 30 and the scanning lines 40 forms a single pixel. A single pixel includes a pixel electrode 20 and a TFT 10 connected thereto.

特開平６−１３８８５１号公報Japanese Patent Laid-Open No. 6-138851 特開平６−１４８６８０号公報JP-A-6-148680 特開平１１−２８３７号公報Japanese Patent Laid-Open No. 11-2837 特開平５−２６５０４５号公報JP-A-5-265045 特開平５−１８８３９５号公報JP-A-5-188395 特開平５−３０３１１４号公報JP-A-5-303114

アクティブマトリックス方式の液晶表示装置の高精細化に伴う画素数の増大につれて以下のような問題が提起されている。すなわち、画素数の増大に伴う信号線および走査線の数量が非常に多くなり、駆動ＩＣの数も膨大となり、コストの上昇を招いている。また、駆動ＩＣとアレイ基板における接続のための電極ピッチが狭くなり、接続が困難になるとともに接続作業の歩留まりを低下させる。
この問題を同時に解決するために、隣接する２つの画素に１本の信号線から時分割で電位を与えることで、必要な駆動ＩＣの数を減らし、接続端子のピッチを大きくする提案がこれまで数多くなされている。例えば、特許文献１乃至特許文献６である。この中で特許文献１には、画素マトリクスの外側にマルチプレクサ回路を設け、１つのデータ・ドライバ出力から複数の信号線に電位を供給する構造が示されている。
また、特許文献２では、Ｎ行，Ｍ列の画素からなるマトリクスパネルにおいて各列行毎の隣接するＴＦＴ薄膜のドレイン電極をｔ個単位（但し、ｔは任意）でまとめて共通に接続して１本の信号線で形成するとともに共通に接続された各々のＴＦＴを独立に制御できるように各行毎につきｔ本の信号線を形成する提案がなされている。
さらに特許文献３では、画素１行に対して２本ずつ割り当てられた走査線と画素２列に対して１本ずつ割り当てられた信号線と、共通電極に接続する共通線を持ち、２本の走査線のうちの一方の走査線により選択されるＴＦＴを介して駆動される第１群の画素と、他方の走査線により選択されるＴＦＴを介して駆動される第２群の画素を有する画素アレイ配置を行い、さらに第１群の画素と第２群の画素が共通電極の一部を共有するように構成する提案がなされている。 The following problems have been raised with the increase in the number of pixels accompanying the increase in definition of an active matrix liquid crystal display device. That is, the number of signal lines and scanning lines accompanying the increase in the number of pixels is extremely large, the number of driving ICs is enormous, and the cost is increased. Further, the electrode pitch for connection between the drive IC and the array substrate becomes narrow, making connection difficult and reducing the yield of connection work.
In order to solve this problem at the same time, proposals have been made to reduce the number of necessary driving ICs and increase the pitch of connection terminals by applying potential to two adjacent pixels in a time-sharing manner from one signal line. Many have been made. For example, Patent Document 1 to Patent Document 6. Among them, Patent Document 1 shows a structure in which a multiplexer circuit is provided outside a pixel matrix and potentials are supplied from one data driver output to a plurality of signal lines.
Further, in Patent Document 2, in a matrix panel composed of pixels of N rows and M columns, the drain electrodes of adjacent TFT thin films for each column row are collectively connected in t units (where t is arbitrary). Proposals have been made to form t signal lines for each row so that the TFTs formed by one signal line and each commonly connected TFT can be controlled independently.
Further, Patent Document 3 has two scanning lines allocated to one row of pixels, one signal line allocated to two columns of pixels, and a common line connected to a common electrode. A pixel having a first group of pixels driven via a TFT selected by one of the scanning lines and a second group of pixels driven via a TFT selected by the other scanning line Proposals have been made in which an array is arranged and the first group of pixels and the second group of pixels share a part of the common electrode.

しかし、特許文献１の提案によれば、マルチプレクサ回路に用いるトランジスタが、数μｓから数十μｓといった所定の短い時間内に、信号線の容量に電荷を貯めるために巨大なものとなってしまい、製造歩留まりが低下してしまう問題がある。また、特許文献２、特許文献３の提案によれば、巨大なマルチプレクサ回路を必要としないかわりに、ゲート・ドライバ出力数および走査線数が倍になってしまう問題がある。   However, according to the proposal of Patent Document 1, the transistor used in the multiplexer circuit becomes huge in order to store charges in the capacitance of the signal line within a predetermined short time such as several μs to several tens μs, There is a problem in that the manufacturing yield decreases. Further, according to the proposals in Patent Document 2 and Patent Document 3, there is a problem that the number of gate driver outputs and the number of scanning lines are doubled instead of requiring a huge multiplexer circuit.

これら提案に対して、特許文献４、特許文献５、特許文献６に開示された提案は、以上のような問題を有しない特許文献４に開示された提案の１つを図２８に示すが、２つの画素がＴＦＴＰ１〜Ｐ３を介して１本の信号線に接続された構造をなしている。したがって、信号線の数は従来の半分で足りるから、データ・ドライバの出力数も従来の半分にすることができる。ところが、現在までこの技術が実用化されたという情報はない。
したがって本発明は、巨大なマルチプレクサの存在あるいは走査線の数を増大することなく信号線の数を従来の半分に低減することができる画像表示素子の提供を課題とする。 In contrast to these proposals, the proposals disclosed in Patent Document 4, Patent Document 5, and Patent Document 6 show one of the proposals disclosed in Patent Document 4 that does not have the above problems, as shown in FIG. It has a structure in which two pixels are connected to one signal line via TFTs P1 to P3. Therefore, since the number of signal lines is half that of the prior art, the number of outputs of the data driver can be halved. However, there is no information that this technology has been put to practical use until now.
Therefore, an object of the present invention is to provide an image display element that can reduce the number of signal lines to half that of the prior art without the presence of a huge multiplexer or the number of scanning lines.

本発明者は図２８に示す回路について検討したところ、以下のことを知見した。図２８に示す回路は、ＴＦＴＰ１とＴＦＴ Ｐ２とを直列に接続しているために、所望する電流を得るためにＴＦＴＰ１およびＴＦＴ Ｐ２を２倍の大きさにしなければならない。ＴＦＴの大きさが大きくなれば、その分だけ画素の面積が減少するから、画素開口率が小さくなってしまう。また、図２８に示す回路において、画素電極に必要な蓄積容量を、画素電極と２本の走査線のいずれとの間に設ける場合も、画素電極に信号線から電位が供給された直後に走査線電位が選択電位から非選択電位に大きく変動するため、画素電位が大きく変動してしまい、画素電位を精度良く制御できない。これは、画質上大きな問題となる。以上の問題点から、特許文献４等に開示された提案がこれまで実用化されなかったものと推察される。
本発明は以上の知見に基づきなされたものであって、表示信号を供給するための複数の信号線と、走査信号を供給するための複数の走査線と、所定の信号線から表示信号が供給される第１の画素電極および第２の画素電極と、前記所定の信号線と前記第１の画素電極との間に配設され、かつ前記表示信号の供給を制御するゲート電極を備えた第１のスイッチング素子と、前記第１のスイッチング素子の前記ゲート電極と所定の走査線との間に配設される第２のスイッチング素子と、前記所定の信号線に接続され、かつ前記第２の画素電極への前記表示信号の供給を制御する第３のスイッチング素子と、を備えることを特徴とする画像表示素子である。
本発明の画像表示素子は、第１の画素電極および第２の画素電極に対して、共通する所定の信号線から表示信号を供給することができる。したがって、Ｍ列の画素が存在する場合に、信号線、つまりデータ・ドライバの数をＭ／２にすることができる。
また本発明の画像表示素子は、第１の画素電極と所定の信号線との間に配設された第１のスイッチング素子のゲート電極と所定の走査線との間に第２のスイッチング素子を配設する構成を採用した。つまり、第１の画素電極と所定の信号線との間に２つのスイッチング素子を直列に配置することがない。したがって、ＴＦＴに代表されるスイッチング素子を大型化する必要がない。一方、第２の画素電極には第３のスイッチング素子が接続されており、この第３のスイッチング素子がオンになったときに信号線からの表示信号を第２の画素電極に供給することができる。
なお、ここでは第１の画素電極および第２の画素電極と２つの画素電極について述べた。しかし、以上の本発明の趣旨は、３つ以上の画素電極が１本の信号線を共有する形態にも適用することができる。本発明はもちろんこの形態をも包含している。 The inventor examined the circuit shown in FIG. 28 and found the following. In the circuit shown in FIG. 28, since TFTP1 and TFTP2 are connected in series, TFTP1 and TFTP2 must be doubled to obtain a desired current. If the size of the TFT increases, the area of the pixel decreases accordingly, and the pixel aperture ratio decreases. In the circuit shown in FIG. 28, even when the storage capacitor necessary for the pixel electrode is provided between the pixel electrode and any of the two scanning lines, scanning is performed immediately after the potential is supplied from the signal line to the pixel electrode. Since the line potential varies greatly from the selection potential to the non-selection potential, the pixel potential varies greatly, and the pixel potential cannot be controlled with high accuracy. This is a big problem in image quality. From the above problems, it is surmised that the proposal disclosed in Patent Document 4 and the like has not been put into practical use so far.
The present invention has been made based on the above knowledge, and a plurality of signal lines for supplying display signals, a plurality of scanning lines for supplying scanning signals, and display signals are supplied from predetermined signal lines. A first pixel electrode and a second pixel electrode, and a gate electrode disposed between the predetermined signal line and the first pixel electrode and controlling the supply of the display signal. One switching element, a second switching element disposed between the gate electrode of the first switching element and a predetermined scanning line, the second switching element connected to the predetermined signal line, and the second switching element An image display element comprising: a third switching element that controls supply of the display signal to the pixel electrode.
The image display element of the present invention can supply a display signal from a common predetermined signal line to the first pixel electrode and the second pixel electrode. Therefore, when there are M columns of pixels, the number of signal lines, that is, data drivers, can be M / 2.
In the image display element of the present invention, the second switching element is provided between the gate electrode of the first switching element disposed between the first pixel electrode and the predetermined signal line and the predetermined scanning line. A configuration to be arranged was adopted. That is, two switching elements are not arranged in series between the first pixel electrode and the predetermined signal line. Therefore, it is not necessary to increase the size of a switching element typified by a TFT. On the other hand, a third switching element is connected to the second pixel electrode, and when the third switching element is turned on, a display signal from the signal line can be supplied to the second pixel electrode. it can.
Note that here, the first pixel electrode, the second pixel electrode, and the two pixel electrodes are described. However, the above gist of the present invention can be applied to a mode in which three or more pixel electrodes share one signal line. The present invention naturally includes this form.

本発明の画像表示素子によれば、前記第１の画素電極および前記第２の画素電極の駆動にかかわらない走査線と、前記第１の画素電極および前記第２の画素電極との間に蓄積容量を形成することができる。したがって、画質の劣化を防ぐことができる。より具体的な形態として、第１の画素電極および第２の画素電極より前段側に位置する所定の走査線と第１の画素電極および第２の画素電極との間に蓄積容量を形成することができる。ここで、前段とは走査方向と逆の方向を、また後段とは走査方向を意味するものとする。   According to the image display element of the present invention, accumulation is performed between a scanning line not related to driving of the first pixel electrode and the second pixel electrode, and the first pixel electrode and the second pixel electrode. Capacitance can be formed. Accordingly, it is possible to prevent deterioration of image quality. As a more specific form, a storage capacitor is formed between a predetermined scanning line located in front of the first pixel electrode and the second pixel electrode and the first pixel electrode and the second pixel electrode. Can do. Here, the former stage means the direction opposite to the scanning direction, and the latter stage means the scanning direction.

また本発明は、表示信号を供給するための信号線と、前記信号線を挟んで配設される第１の画素電極および第２の画素電極と、前記信号線に接続され、かつ前記第１の画素電極への前記表示信号の供給を制御する第１のスイッチング素子と、前記第１のスイッチング素子に接続される第２のスイッチング素子と、前記信号線に接続され、かつ前記第２の画素電極への前記表示信号の供給を制御する第３のスイッチング素子と、前記第２のスイッチング素子および前記第３のスイッチング素子に対して走査信号を供給する第１の走査線と、前記第１のスイッチング素子に対して走査信号を供給する第２の走査線と、を備えたことを特徴とする画像表示素子を提供する。
本発明の画像表示素子は、第１の画素電極および第２の画素電極に対して、この２つの画素電極に共通する信号線から表示信号を供給することができる。したがって、Ｍ列の画素が存在する場合に、信号線、つまりデータ・ドライバの数をＭ／２にすることができる。
また本発明の画像表示素子は、第１の画素電極に、第１のスイッチング素子と第２のスイッチング素子とが接続されており、この２つのスイッチング素子がオンになったときに信号線からの表示信号を第１の画素電極に供給する。ここで、第１のスイッチング素子は信号線に接続され、かつ第２のスイッチング素子は第１のスイッチング素子に接続されるとともに第１の走査線に接続される。つまり、第１の画素電極と信号線との間に２つのスイッチング素子を直列に配置する形態をとる必要がない。より直接的な表現をすれば、本発明の画像表示素子は、第１のスイッチング素子は第１の画素電極と信号線とを直接接続している。したがって、ＴＦＴに代表されるスイッチング素子を大型化する必要がない。一方、第２の画素電極には第３のスイッチング素子が接続されており、この第３のスイッチング素子がオンになったときに信号線からの表示信号を第２の画素電極に供給することができる。 According to the present invention, a signal line for supplying a display signal, a first pixel electrode and a second pixel electrode disposed across the signal line, connected to the signal line, and the first line A second switching element connected to the first switching element, a second switching element connected to the first switching element, and the second pixel. A third switching element that controls supply of the display signal to the electrode; a first scanning line that supplies a scanning signal to the second switching element and the third switching element; And a second scanning line for supplying a scanning signal to the switching element.
The image display element of the present invention can supply a display signal to the first pixel electrode and the second pixel electrode from a signal line common to the two pixel electrodes. Therefore, when there are M columns of pixels, the number of signal lines, that is, data drivers, can be M / 2.
In the image display element of the present invention, the first switching element and the second switching element are connected to the first pixel electrode, and when the two switching elements are turned on, the signal line A display signal is supplied to the first pixel electrode. Here, the first switching element is connected to the signal line, and the second switching element is connected to the first switching element and to the first scanning line. That is, it is not necessary to take a form in which two switching elements are arranged in series between the first pixel electrode and the signal line. In more direct terms, in the image display element of the present invention, the first switching element directly connects the first pixel electrode and the signal line. Therefore, it is not necessary to increase the size of a switching element typified by a TFT. On the other hand, a third switching element is connected to the second pixel electrode, and when the third switching element is turned on, a display signal from the signal line can be supplied to the second pixel electrode. it can.

本発明の画像表示素子において、第１の走査線を第１の画素電極および第２の画素電極より後段側に配設し、第２の走査線を第１の走査線より後段側に配設することができる。そうすると、第１の画素電極および第２の画素電極は、自身より後段側に位置する走査線により駆動されることになる。そしてこの場合には、第１の画素電極および第２の画素電極より前段側に位置する走査線を第３の走査線とすると、第１の画素電極および第２の画素電極と第３の走査線との間に蓄積容量を形成することができる。第３の走査線は、第１の画素電極および第２の画素電極の動作には直接かかわらないから、第１の画素電極および第２の画素電極と第３の走査線との間に蓄積容量を形成しても、画質劣化の原因とはならない。
もっとも本発明の画像表示素子によれば、第１の走査線を第１の画素電極および第２の画素電極の前段側に配設し、第２の走査線を第１の画素電極および第２の画素電極の後段側に配設することもできる。この場合でも、第１の画素電極と信号線との間に２つのスイッチング素子を直列に配置する形態をとる必要がない、という本発明の利益を享受することができる。
さらに本発明の画像表示素子は、第３のスイッチング素子に接続され、かつ第２の走査線から走査信号が供給される第４のスイッチング素子を備えることができる。第１の画素電極および第２の画素電極に各々接続されるスイッチング素子の数を等しくすることにより、各画素間の電気的な特性の均一性を向上することができる。 In the image display device of the present invention, the first scanning line is disposed on the rear side of the first pixel electrode and the second pixel electrode, and the second scanning line is disposed on the rear side of the first scanning line. can do. Then, the first pixel electrode and the second pixel electrode are driven by the scanning line located on the rear stage side from itself. In this case, if the scanning line located on the upstream side of the first pixel electrode and the second pixel electrode is the third scanning line, the first pixel electrode, the second pixel electrode, and the third scanning line are scanned. A storage capacitor can be formed between the lines. Since the third scanning line is not directly related to the operation of the first pixel electrode and the second pixel electrode, the storage capacitance is provided between the first pixel electrode, the second pixel electrode, and the third scanning line. Even if it forms, it does not cause deterioration of image quality.
However, according to the image display element of the present invention, the first scanning line is disposed in front of the first pixel electrode and the second pixel electrode, and the second scanning line is provided with the first pixel electrode and the second pixel electrode. It can also be arranged on the rear side of the pixel electrode. Even in this case, it is possible to enjoy the advantage of the present invention that it is not necessary to adopt a configuration in which two switching elements are arranged in series between the first pixel electrode and the signal line.
Furthermore, the image display element of the present invention can include a fourth switching element connected to the third switching element and supplied with a scanning signal from the second scanning line. By equalizing the number of switching elements respectively connected to the first pixel electrode and the second pixel electrode, it is possible to improve the uniformity of electrical characteristics between the pixels.

また本発明は、表示信号を供給する複数の信号線と走査信号を供給する複数の走査線とがマトリックス状に配置された画像表示素子であって、ｎ（ｎは正の整数）番目の走査線とｎ＋１番目の走査線との間に配設され、かつ所定の信号線からの表示信号が供給される第１の画素電極および第２の画素電極と、前記ｎ＋１番目の走査線およびｎ＋ｍ（ｍは０，１を除く整数）番目の走査線がともに選択されている際に前記第１の画素電極に走査信号の通過を許容する第１のスイッチング機構と、前記ｎ＋１番目の走査線が選択されている際に前記第２の画素電極に走査信号の通過を許容する第２のスイッチング機構と、を備えたことを特徴とする画像表示素子を提供する。
本発明の画像表示素子は、第１の画素電極および第２の画素電極が、所定の信号線を共有して、その信号線から表示信号が供給される。また本発明の画像表示素子は、第１の画素電極に対してｎ＋１番目の走査線およびｎ＋ｍ（ｍは０，１を除く整数）番目の走査線がともに選択されている際に走査信号が供給され、かつ第２の画素電極に対してｎ＋１番目の走査線が選択されている際に走査信号が供給される。したがって、ｍを選択することにより、第１の画素電極および第２の画素電極の駆動に関与しない前段の走査線との間に蓄積容量を形成することができる。
本発明の画像表示素子において、第１のスイッチング機構は、所定の信号線に接続され、かつｎ＋１番目の走査線から供給される走査信号により駆動される第１のスイッチング素子と、第１のスイッチング素子に接続され、かつｎ＋ｍ番目の走査線から供給される走査信号により駆動される第２のスイッチング素子と、から構成することができる。 The present invention also provides an image display element in which a plurality of signal lines for supplying display signals and a plurality of scanning lines for supplying scanning signals are arranged in a matrix, and the nth (n is a positive integer) scan. A first pixel electrode and a second pixel electrode disposed between the line and the (n + 1) th scanning line and supplied with a display signal from a predetermined signal line; the (n + 1) th scanning line and n + m ( m is an integer excluding 0 and 1) The first switching mechanism that allows the first pixel electrode to pass a scanning signal when the th scanning line is selected, and the n + 1 th scanning line is selected And a second switching mechanism that allows a scanning signal to pass through the second pixel electrode.
In the image display element of the present invention, the first pixel electrode and the second pixel electrode share a predetermined signal line, and a display signal is supplied from the signal line. The image display element of the present invention supplies a scanning signal when both the (n + 1) th scanning line and the (n + m) th scanning line are selected for the first pixel electrode. A scanning signal is supplied when the (n + 1) th scanning line is selected for the second pixel electrode. Therefore, by selecting m, a storage capacitor can be formed between the first pixel electrode and the previous scanning line not involved in driving the second pixel electrode.
In the image display element of the present invention, the first switching mechanism includes a first switching element connected to a predetermined signal line and driven by a scanning signal supplied from the (n + 1) th scanning line, and a first switching element. And a second switching element connected to the element and driven by a scanning signal supplied from the (n + m) th scanning line.

さらに本発明は、表示信号を供給する複数の信号線と、走査信号を供給する複数の走査線と、ｎ（ｎは正の整数）番目の走査線とｎ＋１番目の走査線との間に配設され、かつ所定の信号線に接続された第１の画素電極と、前記所定の信号線に接続された第２の画素電極と、を備え、前記第１の画素電極は、ｎ＋１番目の走査線からの第１の走査信号およびｎ＋ｍ（ｍは０，１を除く整数）番目の走査線からの第２の走査信号に基づき駆動され、前記第２の画素電極は前記ｎ＋１番目の走査線からの走査信号により駆動されることを特徴とする画像表示素子を提供する。   Furthermore, the present invention is arranged between a plurality of signal lines for supplying a display signal, a plurality of scanning lines for supplying a scanning signal, an nth (n is a positive integer) th scanning line, and an n + 1th scanning line. A first pixel electrode connected to a predetermined signal line, and a second pixel electrode connected to the predetermined signal line, the first pixel electrode being an n + 1th scan. Driven by the first scanning signal from the line and the second scanning signal from the n + m (m is an integer excluding 0, 1) th scanning line, and the second pixel electrode is driven from the (n + 1) th scanning line. An image display device is provided that is driven by the scanning signal.

以上の本発明の画像表示素子を用いた下記の画像表示装置を本発明は提供する。すなわち本発明の画像表示装置は、画素をＭ×Ｎ（Ｍ，Ｎは任意の正の整数）のマトリックス状に配列して画像表示部を形成した画像表示装置であって、表示信号を供給する信号線駆動回路と、走査信号を供給する走査線駆動回路と、前記信号線駆動回路から延びる複数の信号線と、前記走査線駆動回路から延びる複数の走査線と、ｎ（ｎはＮ以下の正の整数）番目の走査線とｎ＋１番目の走査線との間に配設され、かつ所定の信号線を挟んで隣接する第１の画素電極および第２の画素電極と、前記所定の信号線からの表示信号の前記第１の画素電極への供給を制御し、かつｎ＋２番目の走査線からの走査信号により駆動される第１のスイッチング素子と、前記ｎ＋１番目の走査線からの走査信号により駆動され、かつ前記第１のスイッチング素子のオン・オフを制御する第２のスイッチング素子と、前記所定の信号線からの表示信号の前記第２の画素電極への供給を制御し、かつ前記ｎ＋１番目の走査線からの走査信号により駆動される第３のスイッチング素子と、を備えたことを特徴とする。
本発明の画像表示装置は、Ｍ個の画素列に対してＭ／２本の信号線で回路を構成することができるので、低コスト化、高精細化にとって好ましい。また本発明の画像表示装置は、以上の回路構成を採用しているから、第１の画素電極と所定の信号線との間に２つのスイッチング素子を直列に配置する必要がない。加えて、第１の画素電極と第２の画素電極の駆動は、自身よりも後段側のｎ＋１番目の走査線およびｎ＋２番目の走査線に基づきなされるから、自身よりも前段の走査線との間に蓄積容量を形成することができる。
本発明の画像表示装置において、ｎ＋２番目の走査線からの走査信号により駆動され、かつ第３のスイッチング素子のオン・オフを制御する第４のスイッチング素子を備えることができる。そうすれば、第１の画素電極および第２の画素電極に各々接続されるスイッチング素子の数を等しくすることにより、各画素間の電気的な特性の均一性を向上することができる。 The present invention provides the following image display apparatus using the above image display element of the present invention. That is, the image display apparatus of the present invention is an image display apparatus in which pixels are arranged in a matrix of M × N (M and N are arbitrary positive integers) to form an image display unit, and supplies a display signal. A signal line driving circuit, a scanning line driving circuit for supplying a scanning signal, a plurality of signal lines extending from the signal line driving circuit, a plurality of scanning lines extending from the scanning line driving circuit, and n (n is N or less) A first integer electrode and a second pixel electrode disposed between a positive integer) th scanning line and the (n + 1) th scanning line and sandwiching a predetermined signal line; and the predetermined signal line The first switching element that controls the supply of the display signal from the first pixel electrode to the first pixel electrode and is driven by the scanning signal from the (n + 2) th scanning line, and the scanning signal from the (n + 1) th scanning line. Driven and said first switch A second switching element for controlling on / off of the element, a supply of a display signal from the predetermined signal line to the second pixel electrode, and a scanning signal from the (n + 1) th scanning line And a third switching element to be driven.
The image display device of the present invention can form a circuit with M / 2 signal lines for M pixel columns, which is preferable for cost reduction and high definition. Further, since the image display device of the present invention employs the above circuit configuration, it is not necessary to arrange two switching elements in series between the first pixel electrode and the predetermined signal line. In addition, since the driving of the first pixel electrode and the second pixel electrode is performed based on the n + 1th scanning line and the n + 2th scanning line on the subsequent stage side from itself, A storage capacitor can be formed between them.
The image display device of the present invention may include a fourth switching element that is driven by a scanning signal from the (n + 2) th scanning line and controls on / off of the third switching element. Then, the uniformity of the electrical characteristics between the respective pixels can be improved by equalizing the number of switching elements respectively connected to the first pixel electrode and the second pixel electrode.

また本発明は、画素をＭ×Ｎ（Ｍ，Ｎは任意の正の整数）のマトリックス状に配列して画像表示部を形成した画像表示装置であって、表示信号を供給する信号線駆動回路と、走査信号を供給する走査線駆動回路と、前記信号線駆動回路から延びる複数の信号線と、前記走査線駆動回路から延びる複数の走査線と、ｎ（ｎはＮ以下の正の整数）番目の走査線とｎ＋１番目の走査線との間に配設され、かつ所定の信号線を挟んで隣接する第１の画素電極および第２の画素電極と、前記所定の信号線からの表示信号の前記第１の画素電極への供給を制御し、かつｎ＋１番目の走査線からの走査信号により駆動される第１のスイッチング素子と、ｎ＋２番目の走査線からの走査信号により駆動され、かつ前記第１のスイッチング素子と前記第１の画素電極との間に配設される第２のスイッチング素子と、前記所定の信号線からの表示信号の前記第２の画素電極への供給を制御し、かつ前記ｎ＋１番目の走査線からの走査信号により駆動する第３のスイッチング素子と、を備えたことを特徴とする画像表示装置を提供する。
本発明の画像表示装置は、やはりＭ個の画素列に対してＭ／２本の信号線で回路を構成することができる、低コスト化、高精細化にとって好ましい。また本発明の画像表示装置は、以上の回路構成を採用しているから、第１の画素電極と第２の画素電極の駆動は、自身よりも後段側のｎ＋１番目の走査線およびｎ＋２番目の走査線に基づきなされるから、自身よりも前段の走査線、つまりｎ番目の走査線との間に蓄積容量を形成することができる。 The present invention also relates to an image display device in which pixels are arranged in a matrix of M × N (M and N are arbitrary positive integers) to form an image display unit, and a signal line driving circuit for supplying a display signal A scanning line driving circuit for supplying a scanning signal, a plurality of signal lines extending from the signal line driving circuit, a plurality of scanning lines extending from the scanning line driving circuit, and n (n is a positive integer equal to or less than N) A first pixel electrode and a second pixel electrode which are arranged between the nth scanning line and the (n + 1) th scanning line and are adjacent to each other with a predetermined signal line interposed therebetween, and a display signal from the predetermined signal line Are controlled by a first switching element driven by a scanning signal from the (n + 1) th scanning line, driven by a scanning signal from the (n + 2) th scanning line, and A first switching element and the first pixel; A second switching element disposed between the first and second electrodes, a display signal from the predetermined signal line is controlled to be supplied to the second pixel electrode, and a scanning signal from the (n + 1) th scanning line is controlled. And an image display device comprising: a third switching element that is driven by:
The image display device of the present invention is also preferable for cost reduction and high definition, in which a circuit can be configured with M / 2 signal lines for M pixel columns. In addition, since the image display device of the present invention employs the above circuit configuration, the first pixel electrode and the second pixel electrode are driven by the n + 1-th scanning line and the (n + 2) -th scanning line on the subsequent stage side. Since it is based on the scanning line, a storage capacitor can be formed between the scanning line before itself, that is, the nth scanning line.

これまで１本の信号線を２つの画素電極が共有することを前提に本発明を説明してきた。しかし、本発明が２つの画素電極を１本の信号線を共有する場合に限定されるものではない。少なくとも２つの画素電極が１本の信号線を共有すると解釈すべきであり、本発明は３つ以上の画素電極を１本の画素電極で共有することもできる。すなわち本発明は、画素をＭ×Ｎ（Ｍ，Ｎは任意の正の整数）のマトリックス状に配列して画像表示部を形成した画像表示装置であって、表示信号を供給する信号線駆動回路と、走査信号を供給する走査線駆動回路と、前記信号線駆動回路から延びる複数の信号線と、前記走査線駆動回路から延びる複数の走査線と、ｎ（ｎはＮ以下の正の整数）番目の走査線とｎ＋１番目の走査線との間に配設され、かつ所定の信号線からの表示信号が供給される第１の画素電極、第２の画素電極および第３の画素電極と、前記所定の信号線からの表示信号の前記第１の画素電極への供給を制御し、かつｎ＋３番目の走査線からの走査信号により駆動される第１のスイッチング素子と、前記ｎ＋１番目の走査線からの走査信号により駆動され、かつ前記第１のスイッチング素子のオン・オフを制御する第２のスイッチング素子と、前記所定の信号線からの表示信号の前記第２の画素電極への供給を制御し、かつ前記ｎ＋１番目の走査線からの走査信号により駆動する第３のスイッチング素子と、前記所定の信号線からの表示信号の前記第３の画素電極への供給を制御し、かつｎ＋２番目の走査線からの走査信号により駆動される第４のスイッチング素子と、前記ｎ＋１番目の走査線からの走査信号により駆動され、かつ前記第４のスイッチング素子のオン・オフを制御する第５のスイッチング素子と、を備えたことを特徴とする画像表示装置を提供する。
本発明の画像表示装置は、Ｍ個の画素列に対してＭ／３本の信号線で回路を構成することができるから、低コスト化、高精細化にとって好ましい。また本発明の画像表示装置は、以上の回路構成を採用しているから、第１の画素電極と所定の信号線との間、第３の画素電極と所定の信号線との間に２つのスイッチング素子を直列に配置する必要がない。加えて、第１の画素電極〜第３の画素電極の駆動は、自身よりも後段側のｎ＋１番目の走査線〜ｎ＋３番目の走査線に基づきなされるから、自身よりも前段の走査線との間に蓄積容量を形成することができる。
本発明の画像表示装置において、信号線駆動回路は、所定の信号線に対して、第１の画素電極に与えられる電位を持った表示信号、第２の画素電極に与えられる電位を持った表示信号および第３の画素電極に与えられる電位を持った表示信号を順次供給することができる。つまり、３つの画素電極に対して所定の信号線から時分割で所定の電位が与えられる。 So far, the present invention has been described on the premise that two pixel electrodes share one signal line. However, the present invention is not limited to the case where two pixel electrodes share one signal line. It should be construed that at least two pixel electrodes share one signal line, and in the present invention, three or more pixel electrodes can be shared by one pixel electrode. That is, the present invention is an image display device in which pixels are arranged in a matrix of M × N (M and N are arbitrary positive integers) to form an image display unit, and a signal line driving circuit for supplying a display signal A scanning line driving circuit for supplying a scanning signal, a plurality of signal lines extending from the signal line driving circuit, a plurality of scanning lines extending from the scanning line driving circuit, and n (n is a positive integer equal to or less than N) A first pixel electrode, a second pixel electrode, and a third pixel electrode, which are disposed between the nth scanning line and the (n + 1) th scanning line and to which a display signal is supplied from a predetermined signal line; A first switching element that controls supply of a display signal from the predetermined signal line to the first pixel electrode and is driven by a scanning signal from the (n + 3) th scanning line; and the (n + 1) th scanning line. Driven by a scanning signal from the first and A second switching element for controlling on / off of the switching element; a supply of a display signal from the predetermined signal line to the second pixel electrode; and a scanning signal from the (n + 1) th scanning line A fourth switching element driven by a scanning signal from the (n + 2) th scanning line and controlling the supply of the display signal from the predetermined signal line to the third pixel electrode. An image display apparatus comprising: a switching element; and a fifth switching element that is driven by a scanning signal from the (n + 1) th scanning line and controls on / off of the fourth switching element. I will provide a.
The image display device according to the present invention can form a circuit with M / 3 signal lines for M pixel columns, which is preferable for cost reduction and high definition. In addition, since the image display device of the present invention employs the circuit configuration described above, two image displays are provided between the first pixel electrode and the predetermined signal line, and between the third pixel electrode and the predetermined signal line. There is no need to arrange switching elements in series. In addition, since the driving of the first pixel electrode to the third pixel electrode is performed based on the (n + 1) th scanning line to the (n + 3) th scanning line on the subsequent stage side, the first pixel electrode to the third pixel electrode are driven from A storage capacitor can be formed between them.
In the image display device of the present invention, the signal line driver circuit displays a display signal having a potential applied to the first pixel electrode and a display having a potential applied to the second pixel electrode with respect to a predetermined signal line. A display signal having a potential applied to the signal and the third pixel electrode can be sequentially supplied. That is, a predetermined potential is applied to the three pixel electrodes from a predetermined signal line by time division.

以上で説明した本発明の画像表示装置によれば、各画素電極は異なる走査線により供給される走査信号によって駆動される点に特徴がある。したがって本発明は、画素をＭ×Ｎ（Ｍ，Ｎは任意の正の整数）のマトリックス状に配列して画像表示部を形成した画像表示装置であって、表示信号を供給する信号線駆動回路と、走査信号を供給する走査線駆動回路と、前記信号線駆動回路から延びる複数の信号線と、前記走査線駆動回路から延びる複数の走査線と、所定の信号線からの表示信号が供給されかつ同一の表示ラインに配列される第１の画素電極、第２の画素電極および第３の画素電極と、を備え、前記第１の画素電極、前記第２の画素電極および前記第３の画素電極は、異なる走査線からの走査信号により駆動されることを特徴とする画像表示装置を提供する。   The image display device of the present invention described above is characterized in that each pixel electrode is driven by a scanning signal supplied by a different scanning line. Therefore, the present invention is an image display device in which pixels are arranged in a matrix of M × N (M and N are arbitrary positive integers) to form an image display unit, and a signal line driving circuit for supplying a display signal A scanning line driving circuit for supplying scanning signals; a plurality of signal lines extending from the signal line driving circuit; a plurality of scanning lines extending from the scanning line driving circuit; and a display signal from a predetermined signal line. And a first pixel electrode, a second pixel electrode, and a third pixel electrode arranged on the same display line, the first pixel electrode, the second pixel electrode, and the third pixel The electrode is driven by a scanning signal from a different scanning line, thereby providing an image display device.

さらに本発明は、画素をＭ×Ｎ（Ｍ，Ｎは任意の正の整数）のマトリックス状に配列して画像表示部を形成した画像表示装置であって、表示信号を供給する信号線駆動回路と、走査信号を供給する走査線駆動回路と、前記信号線駆動回路から延びる複数の信号線と、前記走査線駆動回路から延びる複数の走査線と、ｎ（ｎはＮ以下の正の整数）番目の走査線とｎ＋１番目の走査線との間に配設され、かつ所定の信号線を挟んで隣接する第１の画素電極および第２の画素電極と、前記所定の信号線からの表示信号の前記第１の画素電極への供給を制御し、かつｎ＋１番目の走査線からの走査信号により駆動される第１のスイッチング素子と、前記ｎ番目の走査線からの走査信号により駆動され、かつ前記第１のスイッチング素子のオン・オフを制御する第２のスイッチング素子と、前記所定の信号線からの表示信号の前記第２の画素電極への供給を制御し、かつ前記ｎ番目の走査線からの走査信号により駆動する第３のスイッチング素子と、を備えたことを特徴とする画像表示装置を提供する。
本発明の画像表示装置は、Ｍ個の画素列に対してＭ／２本の信号線で回路を構成することができるから、低コスト化、高精細化にとって好ましい。また本発明の画像表示装置は、以上の回路構成を採用しているから、第１の画素電極と所定の信号線との間に２つのスイッチング素子を直列に配置する必要がない。 Further, the present invention is an image display device in which pixels are arranged in a matrix of M × N (M and N are arbitrary positive integers) to form an image display unit, and a signal line driving circuit for supplying a display signal A scanning line driving circuit for supplying a scanning signal, a plurality of signal lines extending from the signal line driving circuit, a plurality of scanning lines extending from the scanning line driving circuit, and n (n is a positive integer equal to or less than N) A first pixel electrode and a second pixel electrode which are arranged between the nth scanning line and the (n + 1) th scanning line and are adjacent to each other with a predetermined signal line interposed therebetween, and a display signal from the predetermined signal line A first switching element that controls the supply of the first pixel electrode to the first pixel electrode and is driven by a scanning signal from the (n + 1) th scanning line, and is driven by a scanning signal from the nth scanning line; ON / OFF of the first switching element A second switching element to be controlled, and a third switching circuit that controls supply of the display signal from the predetermined signal line to the second pixel electrode and is driven by a scanning signal from the nth scanning line. And an image display device including the element.
The image display device of the present invention can be configured with M / 2 signal lines for M pixel columns, which is preferable for cost reduction and high definition. Further, since the image display device of the present invention employs the above circuit configuration, it is not necessary to arrange two switching elements in series between the first pixel electrode and the predetermined signal line.

本発明はまた、画素をＭ×Ｎ（Ｍ，Ｎは任意の正の整数）のマトリックス状に配列して画像表示部を形成した画像表示装置であって、表示信号を供給する信号線駆動回路と、走査信号を供給する走査線駆動回路と、前記信号線駆動回路から延びる複数の信号線と、前記走査線駆動回路から延びる複数の走査線と、ｎ（ｎはＮ以下の正の整数）番目の走査線とｎ＋１番目の走査線との間に配設され、かつ所定の信号線を挟んで隣接する第１の画素電極および第２の画素電極と、前記所定の信号線からの表示信号の前記第１の画素電極への供給を制御し、かつｎ＋２番目の走査線からの走査信号により駆動される第１のスイッチング素子と、前記ｎ＋１番目の走査線からの走査信号により駆動され、かつ前記第１のスイッチング素子のオン・オフを制御する第２のスイッチング素子と、前記所定の信号線からの表示信号の前記第２の画素電極への供給を制御し、かつ前記ｎ＋１番目の走査線からの走査信号により駆動する第３のスイッチング素子と、前記ｎ＋２番目の走査線からの走査信号により駆動され、かつ前記第１のスイッチング素子のオン・オフを制御する第４のスイッチング素子と、前記第３のスイッチング素子に接続され、かつ前記第３のスイッチング素子に与えられた電荷を保持し得る電荷容量と、を備えたことを特徴とする画像表示装置が提供される。
本発明の画像表示装置は、Ｍ個の画素列に対してＭ／２本の信号線で回路を構成することができるから、低コスト化、高精細化にとって好ましい。また本発明の画像表示装置は、以上の回路構成を採用しているから、第１の画素電極と所定の信号線との間に２つのスイッチング素子を直列に配置する必要がない。加えて、第１の画素電極と第２の画素電極の駆動は、自身よりも後段側のｎ＋１番目の走査線およびｎ＋２番目の走査線に基づきなされるから、自身よりも前段の走査線との間に蓄積容量を形成することができる。さらに、本発明の画像表示装置は、第１の画素電極と第２の画素電極に接続されるスイッチング素子の数を等しくすることができる。したがって、各画素電極間の電極的特性を均一にすることができる。 The present invention is also an image display device in which pixels are arranged in a matrix of M × N (M and N are arbitrary positive integers) to form an image display unit, and a signal line driving circuit for supplying a display signal A scanning line driving circuit for supplying a scanning signal, a plurality of signal lines extending from the signal line driving circuit, a plurality of scanning lines extending from the scanning line driving circuit, and n (n is a positive integer equal to or less than N) A first pixel electrode and a second pixel electrode which are arranged between the nth scanning line and the (n + 1) th scanning line and are adjacent to each other with a predetermined signal line interposed therebetween, and a display signal from the predetermined signal line Are controlled by a first switching element driven by a scanning signal from the (n + 2) th scanning line, driven by a scanning signal from the (n + 1) th scanning line, and ON / OFF of the first switching element A second switching element to be controlled, and a third switching for controlling supply of the display signal from the predetermined signal line to the second pixel electrode and driving by a scanning signal from the (n + 1) th scanning line. An element, a fourth switching element driven by a scanning signal from the (n + 2) th scanning line and controlling on / off of the first switching element, connected to the third switching element, and There is provided an image display device comprising a charge capacity capable of holding the charge given to the third switching element.
The image display device of the present invention can be configured with M / 2 signal lines for M pixel columns, which is preferable for cost reduction and high definition. Further, since the image display device of the present invention employs the above circuit configuration, it is not necessary to arrange two switching elements in series between the first pixel electrode and the predetermined signal line. In addition, since the driving of the first pixel electrode and the second pixel electrode is performed based on the n + 1th scanning line and the n + 2th scanning line on the subsequent stage side from itself, A storage capacitor can be formed between them. Furthermore, the image display device of the present invention can make the number of switching elements connected to the first pixel electrode and the second pixel electrode equal. Accordingly, the electrode characteristics between the pixel electrodes can be made uniform.

以上では本発明の画像表示装置について、２つの画素電極を対象として説明してきたが、第１の画素電極部分のみで新規性を有していることは明らかである。したがって、本発明は、表示信号を供給する複数の信号線と、走査信号を供給する複数の走査線と、所定の信号線からの表示信号が供給される画素電極と、前記画素電極に隣接する走査線のいずれか一方の走査線と前記画素電極との間に配設される蓄積容量と、前記画素電極に接続された第１のスイッチング素子と、前記第１のスイッチング素子のオン・オフを制御する第２のスイッチング素子と、を備えたことを特徴とする画像表示装置を提供する。また本発明は、表示信号を供給する信号線と、走査信号を供給する走査線と、所定の信号線からの表示信号が供給される画素電極と、前記画素電極に隣接する走査線のいずれか一方の走査線と前記画素電極との間に配設される蓄積容量と、を備え、前記いずれか一方の走査線を除く少なくとも２つの走査線から供給される走査信号に基づき前記画素電極が駆動されることを特徴とする画像表示装置を提供する。   The image display device of the present invention has been described above with reference to two pixel electrodes. However, it is clear that only the first pixel electrode portion has novelty. Accordingly, the present invention provides a plurality of signal lines for supplying a display signal, a plurality of scanning lines for supplying a scanning signal, a pixel electrode to which a display signal from a predetermined signal line is supplied, and adjacent to the pixel electrode. A storage capacitor disposed between any one of the scanning lines and the pixel electrode, a first switching element connected to the pixel electrode, and on / off of the first switching element. An image display device comprising a second switching element to be controlled is provided. Further, the present invention provides any one of a signal line for supplying a display signal, a scanning line for supplying a scanning signal, a pixel electrode to which a display signal from a predetermined signal line is supplied, and a scanning line adjacent to the pixel electrode. A storage capacitor disposed between one scanning line and the pixel electrode, and the pixel electrode is driven based on a scanning signal supplied from at least two scanning lines excluding the one scanning line. An image display device is provided.

本発明は以上説明した画像表示素子の駆動方法を提供する。すなわち本発明画像表示素子の駆動方法は、表示信号を供給する複数の信号線と、走査信号を供給する複数の走査線と、ｎ（ｎは任意の正の整数）番目の走査線とｎ＋１番目の走査線との間に配設され、かつ所定の信号線に接続された第１の画素電極と、前記ｎ番目の走査線と前記ｎ＋１番目の走査線との間に配設され、かつ前記第１の画素電極と前記所定の信号線を挟んで配設される第２の画素電極と、を備えた画像表示素子の駆動方法であって、前記ｎ＋１番目の走査線およびｎ＋ｍ（ｍは０，１を除く整数）番目の走査線が選択電位となってから前記ｎ＋ｍ番目の走査線が非選択電位となるまでの間に、前記第１の画素電極に与えるべき第１の電位を持った第１の表示信号を前記所定の信号線に供給することにより、前記第１の画素電極および前記第２の画素電極に前記第１の電位を付与するステップと、前記ｎ＋ｍ番目の走査線が非選択電位となった後に、前記第２の画素電極に与えるべき第２の電位を持った第２の表示信号を前記所定の信号線に供給することにより、前記第２の画素電極に前記第２の電位を付与するステップと、を備えたことを特徴とする。   The present invention provides a method for driving the image display element described above. That is, the image display element driving method according to the present invention includes a plurality of signal lines for supplying a display signal, a plurality of scanning lines for supplying a scanning signal, an nth (n is an arbitrary positive integer) th scanning line, and an (n + 1) th scanning line. Between the first scanning line and the first pixel electrode connected to a predetermined signal line, between the nth scanning line and the n + 1th scanning line, and An image display element driving method comprising: a first pixel electrode; and a second pixel electrode disposed across the predetermined signal line, wherein the n + 1-th scanning line and n + m (m is 0) , An integer other than 1) The first scanning line has a first potential to be applied to the first pixel electrode after the scanning line becomes the selection potential and the n + mth scanning line becomes the non-selection potential. By supplying a first display signal to the predetermined signal line, the first pixel electrode is supplied. And applying the first potential to the second pixel electrode, and having the second potential to be applied to the second pixel electrode after the n + m-th scanning line has become a non-selection potential. Applying the second potential to the second pixel electrode by supplying a second display signal to the predetermined signal line.

本発明による液晶表示装置の構成概略を示す図である。It is a figure which shows the structure outline of the liquid crystal display device by this invention. 第１の実施形態による液晶表示装置のアレイ基板Ａの構成を示す図である。It is a figure which shows the structure of the array substrate A of the liquid crystal display device by 1st Embodiment. 第１の実施形態による液晶表示装置のアレイ基板Ａの動作を示す図である。It is a figure which shows operation | movement of the array substrate A of the liquid crystal display device by 1st Embodiment. 第１の実施形態による液晶表示装置のアレイ基板Ａの動作を示す図である。It is a figure which shows operation | movement of the array substrate A of the liquid crystal display device by 1st Embodiment. 第１の実施形態による液晶表示装置のアレイ基板Ａの動作を示す図である。It is a figure which shows operation | movement of the array substrate A of the liquid crystal display device by 1st Embodiment. 第１の実施形態による液晶表示装置のアレイ基板Ａの動作を示す図である。It is a figure which shows operation | movement of the array substrate A of the liquid crystal display device by 1st Embodiment. 第１の実施形態による液晶表示装置の走査信号のタイミングチャートを示す図である。It is a figure which shows the timing chart of the scanning signal of the liquid crystal display device by 1st Embodiment. 第２の実施形態による液晶表示装置のアレイ基板Ａの構成を示す図である。It is a figure which shows the structure of the array board | substrate A of the liquid crystal display device by 2nd Embodiment. 第３の実施形態による液晶表示装置のアレイ基板Ａの構成を示す図である。It is a figure which shows the structure of the array board | substrate A of the liquid crystal display device by 3rd Embodiment. 第４の実施形態による液晶表示装置のアレイ基板Ａの構成を示す図である。It is a figure which shows the structure of the array board | substrate A of the liquid crystal display device by 4th Embodiment. 第４の実施形態による液晶表示装置のアレイ基板Ａの動作を示す図である。It is a figure which shows operation | movement of the array substrate A of the liquid crystal display device by 4th Embodiment. 第４の実施形態による液晶表示装置のアレイ基板Ａの動作を示す図である。It is a figure which shows operation | movement of the array substrate A of the liquid crystal display device by 4th Embodiment. 第４の実施形態による液晶表示装置のアレイ基板Ａの動作を示す図である。It is a figure which shows operation | movement of the array substrate A of the liquid crystal display device by 4th Embodiment. 第４の実施形態による液晶表示装置の走査信号のタイミングチャートを示す図である。It is a figure which shows the timing chart of the scanning signal of the liquid crystal display device by 4th Embodiment. 第５の実施形態による液晶表示装置のアレイ基板Ａの構成を示す図である。It is a figure which shows the structure of the array substrate A of the liquid crystal display device by 5th Embodiment. 第５の実施形態による液晶表示装置のアレイ基板Ａの動作を示す図である。It is a figure which shows operation | movement of the array substrate A of the liquid crystal display device by 5th Embodiment. 第５の実施形態による液晶表示装置のアレイ基板Ａの動作を示す図である。It is a figure which shows operation | movement of the array substrate A of the liquid crystal display device by 5th Embodiment. 第５の実施形態による液晶表示装置の走査信号のタイミングチャートを示す図である。It is a figure which shows the timing chart of the scanning signal of the liquid crystal display device by 5th Embodiment. 第６の実施形態による液晶表示装置のアレイ基板Ａの構成を示す図である。It is a figure which shows the structure of the array substrate A of the liquid crystal display device by 6th Embodiment. 第６の実施形態による液晶表示装置のアレイ基板Ａの動作を示す図である。It is a figure which shows operation | movement of the array substrate A of the liquid crystal display device by 6th Embodiment. 第６の実施形態による液晶表示装置のアレイ基板Ａの動作を示す図である。It is a figure which shows operation | movement of the array substrate A of the liquid crystal display device by 6th Embodiment. 第６の実施形態による液晶表示装置のアレイ基板Ａの動作を示す図である。It is a figure which shows operation | movement of the array substrate A of the liquid crystal display device by 6th Embodiment. 第６の実施形態による液晶表示装置のアレイ基板Ａの動作を示す図である。It is a figure which shows operation | movement of the array substrate A of the liquid crystal display device by 6th Embodiment. 第６の実施形態による液晶表示装置のアレイ基板Ａの動作を示す図である。It is a figure which shows operation | movement of the array substrate A of the liquid crystal display device by 6th Embodiment. 第６の実施形態による液晶表示装置のアレイ基板Ａの動作を示す図である。It is a figure which shows operation | movement of the array substrate A of the liquid crystal display device by 6th Embodiment. 第６の実施形態による液晶表示装置の走査信号のタイミングチャートを示す図である。It is a figure which shows the timing chart of the scanning signal of the liquid crystal display device by 6th Embodiment. 従来のＴＦＴアレイ基板の等価回路図である。It is an equivalent circuit diagram of a conventional TFT array substrate. 特開平５−２６５０４５号公報に開示されたアレイ基板の回路構成を示す図である。It is a figure which shows the circuit structure of the array board | substrate disclosed by Unexamined-Japanese-Patent No. 5-265045.

（第１の実施形態）
以下本発明の画像表示装置を液晶表示装置に関する実施形態に基づき説明する。
図１は本実施の形態にかかる画像表示素子としてのアレイ基板Ａの主要構成を示す概略図、図２はアレイ基板Ａの回路構成を示す図、図３〜図６はアレイ基板Ａの動作を示す図、図７は走査信号のタイミングチャートである。
本実施の形態にかかる液晶表示装置は、１つの信号線を挟んで隣接する２つの画素が当該信号線を共有することにより、信号線の本数を半減するところに特徴を有している。もちろん、液晶表示装置としては、アレイ基板に対向するカラーフィルタ基板、バックライトユニット等他の要素も備える必要があるが、本発明の特徴部分ではないことからその説明は省略する。 (First embodiment)
Hereinafter, an image display device of the present invention will be described based on embodiments relating to a liquid crystal display device.
FIG. 1 is a schematic diagram showing a main configuration of an array substrate A as an image display element according to the present embodiment, FIG. 2 is a diagram showing a circuit configuration of the array substrate A, and FIGS. 3 to 6 show operations of the array substrate A. FIG. 7 and FIG. 7 are timing charts of scanning signals.
The liquid crystal display device according to this embodiment is characterized in that the number of signal lines is halved by sharing the signal lines between two adjacent pixels across one signal line. Of course, the liquid crystal display device also needs to be provided with other elements such as a color filter substrate and a backlight unit facing the array substrate, but the description thereof is omitted because it is not a feature of the present invention.

図１に示すように、アレイ基板Ａは、信号線３０を介して表示領域Ｓ内に配置される画素電極に表示信号を供給、つまり電圧を印加するための信号線駆動回路ＳＤと、走査線４０を介して薄膜トランジスタのオン・オフを制御する走査信号を供給する走査線駆動回路ＧＤを備えている。アレイ基板Ａには画素がＭ×Ｎ（Ｍ，Ｎは任意の正の整数）の数だけマトリックス状に配列してある。
図２において、信号線Ｄｍを挟んで隣接する画素電極Ａ１およびＢ１について、第１のＴＦＴＭ１、第２のＴＦＴ Ｍ２および第３のＴＦＴ Ｍ３と３つのＴＦＴが以下のように配置される。
まず、第１のＴＦＴＭ１は、そのソース電極が信号線Ｄｍに、またそのドレイン電極が画素電極Ａ１に接続する。また、第１のＴＦＴＭ１のゲート電極は第２のＴＦＴＭ２のソース電極に接続している。ここで、ＴＦＴは３端子のスイッチング素子であり、液晶表示装置において、信号線に接続される側をソース電極と、また画素電極に接続される側をドレイン電極と呼ぶ例があるが、逆の例もある。つまり、ゲート電極を除く２つの電極のいずれをソース電極と、またドレイン電極と呼ぶかは一義的に定まっていない。そこで以下では、ゲート電極を除く２つの電極をともにソース／ドレイン電極と呼ぶことにする。
次に、第２のＴＦＴＭ２は、そのソース／ドレイン電極が第１のＴＦＴＭ１のゲート電極に、またそのドレイン電極が走査線Ｇｎ＋２に接続されている。したがって、第１のＴＦＴＭ１のゲート電極は第２のＴＦＴＭ２を介して走査線Ｇｎ＋２に接続されることになる。また、第２のＴＦＴＭ２のゲート電極は走査線Ｇｎ＋１に接続される。したがって、隣接する２本の走査線Ｇｎ＋１とＧｎ＋２が同時に選択電位になっている期間にのみ、第１のＴＦＴＭ１がオンになり信号線Ｄｍの電位が画素電極Ａ１に供給される。このことは、第２のＴＦＴＭ２が第１のＴＦＴＭ１のオン・オフを制御することを示唆している。
第３のＴＦＴＭ３は、そのソース／ドレイン電極が信号線Ｄｍに、またそのドレイン電極が画素電極Ｂ１に接続されている。また、第３のＴＦＴＭ３のゲート電極は走査線Ｇｎ＋１に接続されている。したがって、Ｇｎ＋１が選択電位になっているときに、第３のＴＦＴＭ３がオンになり信号線Ｄｍの電位が画素電極Ｂ１に供給される。 As shown in FIG. 1, the array substrate A supplies a display signal to the pixel electrodes arranged in the display region S via the signal line 30, that is, a signal line driving circuit SD for applying a voltage, and a scanning line. A scanning line driving circuit GD for supplying a scanning signal for controlling on / off of the thin film transistor via the thin film transistor 40 is provided. On the array substrate A, as many pixels as M × N (M and N are arbitrary positive integers) are arranged in a matrix.
In FIG. 2, the first TFT M1, the second TFT M2, the third TFT M3, and three TFTs are arranged as follows for the pixel electrodes A1 and B1 that are adjacent to each other with the signal line Dm interposed therebetween.
First, the first TFT M1 has its source electrode connected to the signal line Dm and its drain electrode connected to the pixel electrode A1. The gate electrode of the first TFT M1 is connected to the source electrode of the second TFT M2. Here, a TFT is a three-terminal switching element. In a liquid crystal display device, there is an example in which a side connected to a signal line is called a source electrode and a side connected to a pixel electrode is called a drain electrode. There are also examples. That is, it is not uniquely determined which of the two electrodes excluding the gate electrode is called a source electrode or a drain electrode. Therefore, in the following, the two electrodes excluding the gate electrode are both referred to as source / drain electrodes.
Next, the second TFT M2 has its source / drain electrode connected to the gate electrode of the first TFT M1, and its drain electrode connected to the scanning line Gn + 2. Therefore, the gate electrode of the first TFT M1 is connected to the scanning line Gn + 2 via the second TFT M2. The gate electrode of the second TFT M2 is connected to the scanning line Gn + 1. Therefore, the first TFT M1 is turned on and the potential of the signal line Dm is supplied to the pixel electrode A1 only during a period in which the two adjacent scanning lines Gn + 1 and Gn + 2 are simultaneously at the selection potential. This suggests that the second TFT M2 controls on / off of the first TFT M1.
The third TFT M3 has its source / drain electrode connected to the signal line Dm and its drain electrode connected to the pixel electrode B1. The gate electrode of the third TFT M3 is connected to the scanning line Gn + 1. Therefore, when Gn + 1 is at the selection potential, the third TFT M3 is turned on and the potential of the signal line Dm is supplied to the pixel electrode B1.

以上では第１のＴＦＴＭ１〜第３のＴＦＴ Ｍ３からみたアレイ基板Ａの回路構成を説明したが、画素電極Ａ１および画素電極Ｂ１からみたアレイ基板Ａの回路構成を説明する。
画素電極Ａ１および画素電極Ｂ１は単一の信号線Ｄｍから表示信号が供給される。つまり、信号線Ｄｍは、画素電極Ａ１および画素電極Ｂ１に対して共通の信号線Ｄｍということができる。したがって、画素がＭ×Ｎのマトリックス状に配列されているのに対して、信号線ＤｍはＭ／２本となる。
画素電極Ａ１には第１のＴＦＴＭ１および第２のＴＦＴ Ｍ２が接続されており、第１のＴＦＴ Ｍ１は信号線Ｄｍに接続されるとともに、第２のＴＦＴＭ２に接続される。第２のＴＦＴＭ２のゲート電極は画素電極Ａ１の後段の走査線Ｇｎ＋１に接続され、また第２のＴＦＴＭ２のドレイン電極は走査線Ｇｎ＋１の後段の走査線Ｇｎ＋２に接続されている。ここで、画素電極Ａ１に信号線Ｄｍの電位を供給するためには、第１のＴＦＴＭ１がオンされる必要がある。そして、第１のＴＦＴＭ１のゲート電極は第２のＴＦＴＭ２のソース／ドレイン電極に接続され、かつ第２のＴＦＴＭ２のゲート電極は自己の走査線Ｇｎ＋１に、またソース／ドレイン電極は後段の走査線Ｇｎ＋２に接続されているから、第１のＴＦＴＭ１をオンするためには、第２のＴＦＴＭ２がオンされ、かつ走査線Ｇｎ＋２が選択される必要がある。第２のＴＦＴＭ２がオンされるためには、走査線Ｇｎ＋１が選択されている必要がある。したがって、第１のＴＦＴＭ１および第２のＴＦＴ Ｍ２は、走査線Ｇｎ＋１および走査線Ｇｎ＋２がともに選択されている際に走査信号の通過を許容するスイッチング機構を構成する。かくして、画素電極Ａ１は、走査線Ｇｎ＋１からの走査信号および走査線Ｇｎ＋２からの走査信号に基づき駆動され、信号線Ｄｍからの電位を受ける。
画素電極Ｂ１には第３のＴＦＴＭ３が接続されており、そのゲート電極は走査線Ｇｎ＋１に接続されている。したがって、画素電極Ａ２は自己の走査線Ｇｎ＋１が選択されると信号線Ｄｍから電位を供給される。
以上では画素電極Ａ１および画素電極Ｂ１について説明したが、画素電極Ａ２および画素電極Ｂ２、画素電極Ｃ１および画素電極Ｄ１、画素電極Ｃ２および画素電極Ｄ２、さらに他の画素についても同様の構成をなしている。 Although the circuit configuration of the array substrate A viewed from the first TFT M1 to the third TFT M3 has been described above, the circuit configuration of the array substrate A viewed from the pixel electrode A1 and the pixel electrode B1 will be described.
The pixel electrode A1 and the pixel electrode B1 are supplied with a display signal from a single signal line Dm. That is, the signal line Dm can be said to be a common signal line Dm for the pixel electrode A1 and the pixel electrode B1. Therefore, while the pixels are arranged in an M × N matrix, the number of signal lines Dm is M / 2.
A first TFT M1 and a second TFT M2 are connected to the pixel electrode A1, and the first TFT M1 is connected to the signal line Dm and to the second TFT M2. The gate electrode of the second TFT M2 is connected to the subsequent scanning line Gn + 1 of the pixel electrode A1, and the drain electrode of the second TFT M2 is connected to the subsequent scanning line Gn + 2 of the scanning line Gn + 1. Here, in order to supply the potential of the signal line Dm to the pixel electrode A1, the first TFT M1 needs to be turned on. The gate electrode of the first TFT M1 is connected to the source / drain electrode of the second TFT M2, the gate electrode of the second TFT M2 is connected to its own scanning line Gn + 1, and the source / drain electrode is connected to the subsequent scanning line Gn + 2. Therefore, in order to turn on the first TFT M1, it is necessary to turn on the second TFT M2 and select the scanning line Gn + 2. In order to turn on the second TFT M2, the scanning line Gn + 1 needs to be selected. Therefore, the first TFT M1 and the second TFT M2 form a switching mechanism that allows the scanning signal to pass when both the scanning line Gn + 1 and the scanning line Gn + 2 are selected. Thus, the pixel electrode A1 is driven based on the scanning signal from the scanning line Gn + 1 and the scanning signal from the scanning line Gn + 2, and receives the potential from the signal line Dm.
A third TFT M3 is connected to the pixel electrode B1, and its gate electrode is connected to the scanning line Gn + 1. Accordingly, the pixel electrode A2 is supplied with a potential from the signal line Dm when its scanning line Gn + 1 is selected.
The pixel electrode A1 and the pixel electrode B1 have been described above. However, the pixel electrode A2 and the pixel electrode B2, the pixel electrode C1 and the pixel electrode D1, the pixel electrode C2 and the pixel electrode D2, and other pixels have the same configuration. Yes.

次に、図３〜図６の回路図および図７に示す走査信号のタイミングチャートを参照しつつ、走査線Ｇｎ＋１〜Ｇｎ＋３の選択、非選択による画素電極Ａ１〜画素電極Ｄ１の動作について説明する。
図７に示すＤｍ（１）およびＤｍ（２）は、信号線Ｄｍにより供給されるデータ信号の電位であり、データ信号が変化するタイミングを示している。このＤｍ（１）およびＤｍ（２）は、極性、階調の変化を含んでいる。したがって、極性の変化と捉えれば、Ｄｍ（１）による動作の場合には画素電極Ａ１および画素電極Ｂ１の極性は異なり、画素電極Ａ１および画素電極Ｃ１の極性は同じになる。一方、Ｄｍ（２）による動作の場合は、画素電極Ａ１および画素電極Ｂ１の極性が同じになり、画素電極Ａ１および画素電極Ｃ１の極性は異なることになる。
また、図７において、走査線Ｇｎ〜Ｇｎ＋３の線図は、走査線Ｇｎ〜Ｇｎ＋３の選択、非選択を示している。具体的には、この線図が立ち上がっている部分は当該走査線が選択され、そうでない部分は当該走査線が非選択の状態を示している。
図３および図７に示すように走査線Ｇｎ＋１と走査線Ｇｎ＋２の両方が選択されてから走査線Ｇｎ＋２が非選択電位になるまでの期間（ｔ１）には、第１のＴＦＴＭ１〜第３のＴＦＴ Ｍ３がオンされる。なお、図３において走査線Ｇｎ＋１と走査線Ｇｎ＋２が選択されていることを、当該線図を太線で示している。図３に示すように画素電極Ａ１、画素電極Ｂ１および画素電極Ｄ１に、信号線Ｄｍから画素電極Ａ１に与えるべき電位Ｖａ１が供給される。ここで画素電極Ａ１の電位Ｖａ１が決まる。 Next, the operation of the pixel electrodes A1 to D1 by selecting and deselecting the scanning lines Gn + 1 to Gn + 3 will be described with reference to the circuit diagrams of FIGS. 3 to 6 and the timing chart of the scanning signals shown in FIG.
Dm (1) and Dm (2) shown in FIG. 7 are potentials of the data signal supplied by the signal line Dm, and indicate the timing at which the data signal changes. Dm (1) and Dm (2) include changes in polarity and gradation. Accordingly, when viewed as a change in polarity, in the case of the operation by Dm (1), the polarities of the pixel electrode A1 and the pixel electrode B1 are different, and the polarities of the pixel electrode A1 and the pixel electrode C1 are the same. On the other hand, in the case of the operation by Dm (2), the polarities of the pixel electrode A1 and the pixel electrode B1 are the same, and the polarities of the pixel electrode A1 and the pixel electrode C1 are different.
In FIG. 7, the scanning lines Gn to Gn + 3 indicate selection and non-selection of the scanning lines Gn to Gn + 3. Specifically, the scanning line is selected in the portion where the diagram is rising, and the scanning line is not selected in the portion where the diagram is not.
As shown in FIG. 3 and FIG. 7, in the period (t1) from when both the scanning line Gn + 1 and the scanning line Gn + 2 are selected until the scanning line Gn + 2 becomes the non-selection potential, the first TFT M1 to the third TFT M3 is turned on. In FIG. 3, the scanning line Gn + 1 and the scanning line Gn + 2 are selected. As shown in FIG. 3, the potential Va1 to be applied from the signal line Dm to the pixel electrode A1 is supplied to the pixel electrode A1, the pixel electrode B1, and the pixel electrode D1. Here, the potential Va1 of the pixel electrode A1 is determined.

走査線Ｇｎ＋２が非選択電位になった後に、信号線Ｄｍから供給される電位は画素電極Ｂ１に与えるべき電位Ｖｂ１に変わる。
図７に示すように、走査線Ｇｎ＋２が非選択電位になった後の期間（ｔ２）も引き続き走査線Ｇｎ＋１を選択電位にしておくことで、図４に示すように画素電極Ｂ１には電位Ｖｂ１が供給され、画素電極Ｂ１の電位が決まる。このように、信号線Ｄｍの電位が時分割で画素電極Ａ１および画素電極Ｂ１に供給される。
走査線Ｇｎ＋１が非選択電位になった後に、信号線Ｄｍの電位は画素電極Ｃ１に与えるべき電位Ｖｃ１に変わる。 After the scanning line Gn + 2 becomes the non-selection potential, the potential supplied from the signal line Dm is changed to the potential Vb1 to be applied to the pixel electrode B1.
As shown in FIG. 7, the scanning line Gn + 1 is kept at the selection potential during the period (t2) after the scanning line Gn + 2 becomes the non-selection potential, so that the potential Vb1 is applied to the pixel electrode B1 as shown in FIG. Is supplied, and the potential of the pixel electrode B1 is determined. Thus, the potential of the signal line Dm is supplied to the pixel electrode A1 and the pixel electrode B1 in a time division manner.
After the scanning line Gn + 1 becomes the non-selection potential, the potential of the signal line Dm changes to the potential Vc1 to be applied to the pixel electrode C1.

また、図７に示すように、走査線Ｇｎ＋１が非選択電位になった後の期間（ｔ３）に、走査線Ｇｎ＋２が再び選択電位になるとともに走査線Ｇｎ＋３が選択電位になると、図５に示すように画素電極Ｃ１、画素電極Ｄ１および画素電極Ｆ１に電位Ｖｃ１が供給される。ここで画素電極Ｃ１の電位Ｖｃ１が決まる。
走査線Ｇｎ＋３が非選択電位になった後に、信号線Ｄｍから供給される電位は画素電極Ｄ１に与えるべき電位Ｖｄ１に変わる。
図７に示すように、走査線Ｇｎ＋３が非選択電位になった後の期間（ｔ４）も引き続き走査線Ｇｎ＋２を選択電位にしておくことで、図６に示すように画素電極Ｄ１には電位Ｖｄ１が供給され、画素電極Ｄ１の電位が決まる。 Further, as shown in FIG. 7, when the scanning line Gn + 2 becomes the selection potential again and the scanning line Gn + 3 becomes the selection potential in the period (t3) after the scanning line Gn + 1 becomes the non-selection potential, FIG. As described above, the potential Vc1 is supplied to the pixel electrode C1, the pixel electrode D1, and the pixel electrode F1. Here, the potential Vc1 of the pixel electrode C1 is determined.
After the scanning line Gn + 3 becomes the non-selection potential, the potential supplied from the signal line Dm is changed to the potential Vd1 to be applied to the pixel electrode D1.
As shown in FIG. 7, the scanning line Gn + 2 is kept at the selection potential during the period (t4) after the scanning line Gn + 3 becomes the non-selection potential, so that the potential Vd1 is applied to the pixel electrode D1 as shown in FIG. Is supplied, and the potential of the pixel electrode D1 is determined.

第１の実施形態による液晶表示装置は、１つの信号線、例えば信号線Ｄｍからこれを挟んで隣接する２つの画素電極Ａ１および画素電極Ｂ１に駆動電位を供給する構成を採用している。したがって、画素と信号線が一対一で対応していた従来の液晶表示装置に比べて、信号線、つまりデータ・ドライバの数を半減することができる。しかも第１の実施形態による液晶表示装置は、画素電極Ａ１に接続される第１のＴＦＴＭ１および画素電極Ｂ１に接続される第３のＴＦＴＭ３は、共通の信号線Ｄｍに直接接続されている。したがって、例えば図２８に示す特開平５−２６５０４５号公報の回路構成のように信号線と画素電極との間に２つのＴＦＴを直列に接続したもののように、所望の電流を確保するためにＴＦＴを大きく設計する必要がない。つまり、第１の実施形態によれば、特開平５−２６５０４５号公報に開示された液晶表示装置に比べてスイッチング素子としての第１のＴＦＴＭ１および第３のＴＦＴ Ｍ３を小寸法にすることができる。   The liquid crystal display device according to the first embodiment employs a configuration in which a driving potential is supplied from one signal line, for example, a signal line Dm, to two adjacent pixel electrodes A1 and B1 across the signal line Dm. Therefore, the number of signal lines, that is, data drivers, can be halved as compared with a conventional liquid crystal display device in which pixels and signal lines correspond one-on-one. Moreover, in the liquid crystal display device according to the first embodiment, the first TFT M1 connected to the pixel electrode A1 and the third TFT M3 connected to the pixel electrode B1 are directly connected to the common signal line Dm. Therefore, for example, as in a circuit configuration disclosed in Japanese Patent Laid-Open No. 5-265045 shown in FIG. 28, a TFT is used to secure a desired current, such as two TFTs connected in series between a signal line and a pixel electrode. There is no need to design large. In other words, according to the first embodiment, the first TFT M1 and the third TFT M3 as switching elements can be made smaller than the liquid crystal display device disclosed in Japanese Patent Laid-Open No. 5-265045. .

第１の実施形態による液晶表示装置は、蓄積容量Ｃｓを前段の走査線との間に設置している。つまり、図２に示すように、画素電極Ａ１，Ｂ１，Ａ２およびＢ２の蓄積容量Ｃｓは走査線Ｇｎとの間に設けてあり、また画素電極Ｃ１，Ｄ１，Ｃ２およびＤ２の蓄積容量Ｃｓは走査線Ｇｎ＋１との間に設けてある。走査線Ｇｎは画素電極Ａ１，Ｂ１，Ａ２およびＢ２の駆動に関与せず、また走査線Ｇｎ＋１は画素電極Ｃ１，Ｄ１，Ｃ２およびＤ２の駆動に関与しない。ここで、画素電極Ａ１，Ｂ１，Ａ２およびＢ２に対して信号線Ｄｍ、Ｄｍ＋１から電位の供給がなされている期間およびその直後には、走査線Ｇｎの電位が変動することがない。したがって、画素電極Ａ１，Ｂ１，Ａ２およびＢ２における画素電位の変動が避けられるから、画素電位を精度良く制御することができることを意味する。これは、画質上大きな優位点となり、高品質の画像を提供することができる。この蓄積容量Ｃｓを前段の走査線との間に設置できるという本実施の形態の特徴は、本発明の第２の実施形態として示すように、信号線と画素との間に２つのＴＦＴを直列に接続した場合であっても享受することができる。
図２８に示す特開平５−２６５０４５号公報の回路構成は、２つのＴＦＴのうちの一方のＴＦＴが前段の走査線に接続されている。したがって、特開平５−２６５０４５号公報の回路構成では、前段の走査線との間に蓄積容量を配置すると当該画素に信号線から電位の供給がなされている期間に前段の走査線の電位が変動することになるから、当該画素電位に変動が生じてしまう。
画素電位の変動を回避するためには、蓄積容量として走査線の一部を利用する形態ではなく、独立した蓄積容量を形成すればよい。ところが、独立した蓄積容量を形成すれば画素の開口率を低下させる要因となるし、アレイ基板作成上のプロセス変更や追加が必要となる場合もある。したがって、第１の実施形態は、開口率の観点および製造プロセスの観点から望ましい形態ということができる。もっとも本発明において独立した蓄積容量Ｃｓの形成を否定するものではない。 In the liquid crystal display device according to the first embodiment, the storage capacitor Cs is disposed between the preceding scanning line. That is, as shown in FIG. 2, the storage capacitors Cs of the pixel electrodes A1, B1, A2, and B2 are provided between the scanning lines Gn, and the storage capacitors Cs of the pixel electrodes C1, D1, C2, and D2 are scanned. It is provided between the line Gn + 1. The scanning line Gn is not involved in driving the pixel electrodes A1, B1, A2, and B2, and the scanning line Gn + 1 is not involved in driving the pixel electrodes C1, D1, C2, and D2. Here, the potential of the scanning line Gn does not fluctuate during and immediately after the potential is supplied from the signal lines Dm, Dm + 1 to the pixel electrodes A1, B1, A2, and B2. Therefore, it is possible to control the pixel potential with high accuracy because fluctuations in the pixel potential in the pixel electrodes A1, B1, A2 and B2 can be avoided. This is a significant advantage in image quality and can provide a high-quality image. The feature of the present embodiment that the storage capacitor Cs can be placed between the scanning line in the previous stage is that two TFTs are connected in series between the signal line and the pixel as shown in the second embodiment of the present invention. Even if it is connected to the network, it can be enjoyed.
In the circuit configuration disclosed in Japanese Patent Laid-Open No. 5-265045 shown in FIG. 28, one of the two TFTs is connected to the preceding scanning line. Therefore, in the circuit configuration disclosed in Japanese Patent Laid-Open No. 5-265045, when a storage capacitor is arranged between the scanning line and the preceding scanning line, the potential of the scanning line in the previous stage fluctuates during a period in which the potential is supplied from the signal line to the pixel. As a result, the pixel potential fluctuates.
In order to avoid fluctuations in the pixel potential, an independent storage capacitor may be formed instead of using a part of the scanning line as the storage capacitor. However, if an independent storage capacitor is formed, it becomes a factor of decreasing the aperture ratio of the pixel, and there are cases where a process change or addition in creating the array substrate is required. Therefore, it can be said that 1st Embodiment is a desirable form from a viewpoint of an aperture ratio and a viewpoint of a manufacturing process. However, the formation of an independent storage capacitor Cs is not denied in the present invention.

（第２の実施形態）
以下本発明の第２の実施形態について説明する。
第２の実施形態は、画素電極Ａ１１に対する第１のＴＦＴＭ１１および第２のＴＦＴ Ｍ１２の接続の仕方が相違する以外は第１の実施形態による液晶表示装置と同様である。したがって、この相違点を中心に説明する。
図８は第２の実施形態によるアレイ基板Ａの回路構成を示している。
信号線Ｄｍを挟んで隣接する画素電極Ａ１１およびＢ１１について、第１のＴＦＴＭ１１、第２のＴＦＴ Ｍ１２および第３のＴＦＴ Ｍ１３と３つのＴＦＴが以下のように配置される。 (Second Embodiment)
The second embodiment of the present invention will be described below.
The second embodiment is the same as the liquid crystal display device according to the first embodiment except that the connection method of the first TFT M11 and the second TFT M12 to the pixel electrode A11 is different. Therefore, this difference will be mainly described.
FIG. 8 shows a circuit configuration of the array substrate A according to the second embodiment.
For the pixel electrodes A11 and B11 adjacent to each other with the signal line Dm interposed therebetween, the first TFT M11, the second TFT M12, the third TFT M13, and the three TFTs are arranged as follows.

まず、第１のＴＦＴＭ１１は、そのソース／ドレイン電極が信号線Ｄｍに、またそのソース／ドレイン電極が第２のＴＦＴＭ１２のソース／ドレイン電極に接続されている。また、第１のＴＦＴＭ１１のゲート電極は走査線Ｇｎ＋１に接続されている。
次に、第２のＴＦＴＭ１２は、そのソース／ドレイン電極が第１のＴＦＴＭ１１に、またそのソース／ドレイン電極が画素電極Ａ１１に接続されている。また、第２のＴＦＴＭ１２のゲート電極は走査線Ｇｎ＋２に接続されている。したがって、隣接する２本の走査線Ｇｎ＋１とＧｎ＋２が同時に選択電位になっている期間にのみ、第１のＴＦＴＭ１１および第２のＴＦＴ Ｍ１２がオンになり信号線Ｄｍの電位が画素電極Ａ１１に供給される。このことは、画素電極Ａ１１へのデータ電位を供給する経路上に第１のＴＦＴＭ１１および第２のＴＦＴ Ｍ１２を設けており、かつ画素電極Ａ１１より後段に位置する２つの走査線Ｇｎ＋１およびＧｎ＋２が選択電位となったときに第１のＴＦＴＭ１１のゲート電極と第２のＴＦＴＭ１２のゲート電極とがオンとなることを意味している。そして、第１のＴＦＴＭ１１のゲート電極と第２のＴＦＴＭ１２のゲート電極とがオンになると、信号線Ｄｍからのデータ電位が画素電極Ａ１１に供給される。
第３のＴＦＴＭ１３は、そのソース／ドレイン電極が信号線Ｄｍと、またそのソース／ドレイン電極が画素電極Ｂ１１と接続されている。また、第３のＴＦＴＭ１３のゲート電極は走査線Ｇｎ＋１に接続されている。したがって、Ｇｎ＋１が選択電位になっているときに、第３のＴＦＴＭ１３がオンになり信号線Ｄｍの電位が画素電極Ｂ１１に供給される。この点は第１の実施形態と同様である。 First, the first TFT M11 has its source / drain electrode connected to the signal line Dm and its source / drain electrode connected to the source / drain electrode of the second TFT M12. The gate electrode of the first TFT M11 is connected to the scanning line Gn + 1.
Next, the second TFT M12 has its source / drain electrode connected to the first TFT M11 and its source / drain electrode connected to the pixel electrode A11. The gate electrode of the second TFT M12 is connected to the scanning line Gn + 2. Accordingly, the first TFT M11 and the second TFT M12 are turned on and the potential of the signal line Dm is supplied to the pixel electrode A11 only during a period in which the two adjacent scanning lines Gn + 1 and Gn + 2 are simultaneously at the selection potential. The This is because the first TFT M11 and the second TFT M12 are provided on the path for supplying the data potential to the pixel electrode A11, and the two scanning lines Gn + 1 and Gn + 2 positioned after the pixel electrode A11 are selected. This means that the gate electrode of the first TFT M11 and the gate electrode of the second TFT M12 are turned on when the potential is reached. When the gate electrode of the first TFT M11 and the gate electrode of the second TFT M12 are turned on, the data potential from the signal line Dm is supplied to the pixel electrode A11.
The third TFT M13 has its source / drain electrode connected to the signal line Dm and its source / drain electrode connected to the pixel electrode B11. The gate electrode of the third TFT M13 is connected to the scanning line Gn + 1. Therefore, when Gn + 1 is at the selection potential, the third TFT M13 is turned on and the potential of the signal line Dm is supplied to the pixel electrode B11. This is the same as in the first embodiment.

第２の実施形態においても、１つの信号線、例えば信号線Ｄｍからこれを挟んで隣接する２つの画素電極Ａ１１および画素電極Ｂ１１に駆動電位を供給する構成を採用している。したがって、画素と信号線が一対一で対応していた従来の液晶表示装置に比べて、信号線、つまりデータ・ドライバの数を半減することができる。
しかも第２の実施形態による液晶表示装置も、蓄積容量Ｃｓを前段の走査線との間に設置している。つまり、図８に示すように、画素電極Ａ１１，Ｂ１１の蓄積容量Ｃｓは走査線Ｇｎとの間に設けてある。したがって、第２の実施形態の液晶表示装置においても高品質の画像を提供することができる。 Also in the second embodiment, a configuration is adopted in which a driving potential is supplied from one signal line, for example, the signal line Dm, to two adjacent pixel electrodes A11 and B11 across the signal line Dm. Therefore, the number of signal lines, that is, data drivers, can be halved as compared with a conventional liquid crystal display device in which pixels and signal lines correspond one-on-one.
In addition, the liquid crystal display device according to the second embodiment also has the storage capacitor Cs disposed between the preceding scanning line. That is, as shown in FIG. 8, the storage capacitor Cs of the pixel electrodes A11 and B11 is provided between the scanning line Gn. Therefore, a high quality image can be provided also in the liquid crystal display device of the second embodiment.

（第３の実施形態）
以下本発明の第３の実施形態について説明する。第３の実施形態は、画素電極Ａ２１，Ｂ２１…の後段に位置する画素電極Ｃ２１，Ｄ２１に対する第１のＴＦＴＭ２１および第２のＴＦＴ Ｍ２２の接続の仕方が相違する以外は第１の実施形態による液晶表示装置と同様である。
第１の実施形態は、第１のＴＦＴＭ１および第２のＴＦＴ Ｍ２の接続の仕方を含めた画素電極Ａ１と同様の構成をなす画素が同列に配列されていた。ところが第３の実施形態は、図９に示すように、画素電極Ａ２１と同様の構成をなす画素を画素電極Ｃ２１で示す位置および画素電極Ｅ２１で示す位置に配置する。また、画素電極Ｂ２１と同様の構成をなす画素を画素電極Ｄ２１で示す位置および画素電極Ｆ２１で示す位置に配置する。つまり第１の実施形態では同様の構成をなす画素が同一の列に連続的に配置されているのに対して、第３の実施形態では同様の構成をなす画素は同一の列および同一の行に断続的に配置されている。 (Third embodiment)
The third embodiment of the present invention will be described below. In the third embodiment, the liquid crystal according to the first embodiment is different except that the connection of the first TFT M21 and the second TFT M22 to the pixel electrodes C21, D21 located in the subsequent stage of the pixel electrodes A21, B21. This is the same as the display device.
In the first embodiment, pixels having the same configuration as the pixel electrode A1 including the connection method of the first TFT M1 and the second TFT M2 are arranged in the same column. However, in the third embodiment, as shown in FIG. 9, pixels having the same configuration as the pixel electrode A21 are arranged at a position indicated by the pixel electrode C21 and a position indicated by the pixel electrode E21. In addition, a pixel having the same configuration as the pixel electrode B21 is disposed at a position indicated by the pixel electrode D21 and a position indicated by the pixel electrode F21. In other words, in the first embodiment, pixels having the same configuration are continuously arranged in the same column, whereas in the third embodiment, pixels having the same configuration are arranged in the same column and the same row. It is arranged intermittently.

第３の実施形態においても第１の実施形態と同様に、１つの信号線Ｄｍを挟んで隣接する２つの画素電極Ａ２１および画素電極Ｂ２１に駆動電位を供給する構成を採用しているので、信号線、つまりデータ・ドライバの数を半減することができる。しかも、画素電極Ａ２１に接続される第１のＴＦＴＭ２１および画素電極Ｂ２１に接続される第２のＴＦＴＭ２２が信号線Ｄｍに直接接続されているので、所望の電流を確保するためにＴＦＴを大きくする必要がなく、高開口率の液晶表示装置を得ることができる。さらに、蓄積容量Ｃｓを前段の走査線との間に設置できるから、高品質の画像を提供することができる。   Also in the third embodiment, as in the first embodiment, a configuration in which a driving potential is supplied to two pixel electrodes A21 and B21 adjacent to each other with one signal line Dm interposed therebetween is adopted. The number of lines, ie data drivers, can be halved. Moreover, since the first TFT M21 connected to the pixel electrode A21 and the second TFT M22 connected to the pixel electrode B21 are directly connected to the signal line Dm, it is necessary to enlarge the TFT in order to secure a desired current. Therefore, a liquid crystal display device with a high aperture ratio can be obtained. Further, since the storage capacitor Cs can be installed between the scanning line in the previous stage, a high quality image can be provided.

第３の実施形態は、第１の実施形態と同様の効果を奏する他に、以下の２つの効果をも奏する。
１つ目の効果は、画素の開口部以外の占有面積を最小化する画像表示素子の設計が可能になるということである。ここで、画素電極Ａ２１が存在する画素と画素電極Ｂ２１が存在する画素とを比べると、前者は第１のＴＦＴＭ２１および第２のＴＦＴ Ｍ２２の２つのＴＦＴが形成されているから、ＴＦＴが１つの後者に比べて、混み合った画素となっている。この混み合った画素は、各画素の面積を大きくする要因となる。第１の実施形態は、この混み合った画素が同一の列に連続的に配列されているから、その傾向は大きくなる。ところが、第３の実施形態のように、混み合った画素とそうでない画素が列方向に順次配列されていれば、混み合った画素の分をそうでない画素が吸収することができる。つまり、画素の開口部以外の占有面積を最小化することができる。
他の効果は、液晶表示パネルの均一性が向上するという効果である。画素電極Ａ２１と画素電極Ｂ２１とはその画素の構成が相違しているため、その電気的な特性が相違する。第１の実施形態の画素電極Ａ１，Ｂ１…の配置によれば、電気的な特性が相違する画素列が交互に配列されることになる。したがって、そのような液晶表示パネルに映し出された画像は、電気的な特性の相違が目立つことになる。ところが、第３の実施形態のように電気的な特性の異なる画素が格子状に配置されている場合には、映し出された画像は電気的な特性の相違が目立たない。 In addition to the same effects as the first embodiment, the third embodiment also provides the following two effects.
The first effect is that it is possible to design an image display element that minimizes the occupied area other than the opening of the pixel. Here, comparing the pixel in which the pixel electrode A21 is present and the pixel in which the pixel electrode B21 is present, the former includes two TFTs, the first TFT M21 and the second TFT M22. Compared to the latter, the pixel is crowded. This crowded pixel becomes a factor of increasing the area of each pixel. In the first embodiment, since the crowded pixels are continuously arranged in the same column, the tendency increases. However, if the crowded pixels and the pixels that are not so are sequentially arranged in the column direction as in the third embodiment, the pixels that are not so can absorb the crowded pixels. That is, the occupied area other than the opening of the pixel can be minimized.
Another effect is that the uniformity of the liquid crystal display panel is improved. Since the pixel electrode A21 and the pixel electrode B21 have different pixel configurations, their electrical characteristics are different. According to the arrangement of the pixel electrodes A1, B1,... In the first embodiment, pixel columns having different electrical characteristics are alternately arranged. Therefore, the difference in electrical characteristics is conspicuous in the image displayed on such a liquid crystal display panel. However, when pixels having different electrical characteristics are arranged in a grid pattern as in the third embodiment, the difference in electrical characteristics is not noticeable in the projected image.

（第４の実施形態）
以下本発明の第４の実施形態について説明する。
第４の実施形態は、第１〜第３の実施形態が２つの画素が１つの信号線Ｄｍを共有していたのに対して、３つの画素が１つの信号線Ｄｍを共有する形態を示している。したがって、第４の実施形態は、画素と信号線が一対一で対応していた従来の液晶表示装置に比べて、信号線、つまりデータ・ドライバの数を１／３に減らすことが可能である。 (Fourth embodiment)
The fourth embodiment of the present invention will be described below.
In the fourth embodiment, two pixels share one signal line Dm in the first to third embodiments, but three pixels share one signal line Dm. ing. Therefore, in the fourth embodiment, the number of signal lines, that is, data drivers can be reduced to 1/3 as compared with a conventional liquid crystal display device in which pixels and signal lines correspond one-on-one. .

第４の実施形態による液晶表示装置のアレイ基板Ａの構成を図１０に示す。
第４の実施形態は、信号線Ｄｍを画素電極Ａ３１（画素電極Ｄ３１、画素電極Ｇ３１…）、画素電極Ｂ３１（画素電極Ｅ３１、画素電極Ｈ３１…）および画素電極Ｃ３１（画素電極Ｆ３１、画素電極Ｉ３１…）の３つの画素が共有する。そして、画素電極Ａ３１は、走査線Ｇｎ＋１および走査線Ｇｎ＋３の両者が選択電位となったときに、信号線Ｄｍのデータ電位が供給される。画素電極Ｂ３１は、走査線Ｇｎ＋１および走査線Ｇｎ＋２が選択電位となったときに、信号線Ｄｍのデータ電位が供給される。画素電極Ｃ３１は、走査線Ｇｎ＋１が選択電位となったときに、信号線Ｄｍのデータ電位が供給される。
以上のような動作を行うために、第４の実施形態ではスイッチング素子としての第１のＴＦＴＭ３１〜第５のＴＦＴ Ｍ３５の配置を以下説明するように設定している。 The configuration of the array substrate A of the liquid crystal display device according to the fourth embodiment is shown in FIG.
In the fourth embodiment, the signal line Dm is connected to the pixel electrode A31 (pixel electrode D31, pixel electrode G31...), Pixel electrode B31 (pixel electrode E31, pixel electrode H31...), And pixel electrode C31 (pixel electrode F31, pixel electrode I31). ...) 3 pixels are shared. The pixel electrode A31 is supplied with the data potential of the signal line Dm when both the scanning line Gn + 1 and the scanning line Gn + 3 become the selection potential. The pixel electrode B31 is supplied with the data potential of the signal line Dm when the scanning line Gn + 1 and the scanning line Gn + 2 become the selection potential. The pixel electrode C31 is supplied with the data potential of the signal line Dm when the scanning line Gn + 1 becomes the selection potential.
In order to perform the above operation, in the fourth embodiment, the arrangement of the first TFT M31 to the fifth TFT M35 as switching elements is set as described below.

まず、第１のＴＦＴＭ３１は、そのソース／ドレイン電極が画素電極Ａ３１に、またそのソース／ドレイン電極が信号線Ｄｍに接続する。また、第１のＴＦＴＭ３１のゲート電極は第２のＴＦＴＭ３２のソース／ドレイン電極に接続している。
次に、第２のＴＦＴＭ３２は、そのソース／ドレイン電極が走査線Ｇｎ＋３に、またそのソース／ドレイン電極が第１のＴＦＴＭ３１のゲート電極に接続されている。したがって、第１のＴＦＴＭ３１のゲート電極は第２のＴＦＴＭ３２を介して走査線Ｇｎ＋３に接続されることになる。また、第２のＴＦＴＭ３２のゲート電極は走査線Ｇｎ＋１に接続される。したがって、２本の走査線Ｇｎ＋１とＧｎ＋３が同時に選択電位になっている期間にのみ、第１のＴＦＴＭ３１がオンになり信号線Ｄｍの電位が画素電極Ａ３１に供給される。このことは、第２のＴＦＴＭ３２が第１のＴＦＴ Ｍ３１のオン・オフを制御するスイッチング素子であることを示している。
第３のＴＦＴＭ３３は、そのソース／ドレイン電極が信号線Ｄｍに、そのソース／ドレイン電極が画素電極Ｃ３１に接続されている。また、第３のＴＦＴＭ３３のゲート電極は走査線Ｇｎ＋１に接続している。
第４のＴＦＴＭ３４は、そのソース／ドレイン電極が信号線Ｄｍに、そのソース／ドレイン電極が画素電極Ｂ３１に接続されている。また、第４のＴＦＴＭ３４のゲート電極は第５のＴＦＴＭ３５のソース／ドレイン電極に接続している。
次に、第５のＴＦＴＭ３５は、そのソース／ドレイン電極が走査線Ｇｎ＋２に、またそのソース／ドレイン電極が第４のＴＦＴＭ３４のゲート電極に接続されている。したがって、第４のＴＦＴＭ３４のゲート電極は第５のＴＦＴＭ３５を介して走査線Ｇｎ＋２に接続されることになる。また、第５のＴＦＴＭ３５のゲート電極は走査線Ｇｎ＋１に接続される。したがって、２本の走査線Ｇｎ＋１とＧｎ＋２が同時に選択電位になっている期間にのみ、第４のＴＦＴＭ３４がオンになり信号線Ｄｍの電位が画素電極Ｂ３１に供給される。このことは、第５のＴＦＴＭ３５が第４のＴＦＴ Ｍ３４のオン・オフを制御するスイッチング素子であることを示している。 First, the first TFT M31 has its source / drain electrode connected to the pixel electrode A31 and its source / drain electrode connected to the signal line Dm. The gate electrode of the first TFT M31 is connected to the source / drain electrode of the second TFT M32.
Next, the second TFT M32 has its source / drain electrode connected to the scanning line Gn + 3 and its source / drain electrode connected to the gate electrode of the first TFT M31. Therefore, the gate electrode of the first TFT M31 is connected to the scanning line Gn + 3 via the second TFT M32. The gate electrode of the second TFT M32 is connected to the scanning line Gn + 1. Therefore, the first TFT M31 is turned on and the potential of the signal line Dm is supplied to the pixel electrode A31 only in a period in which the two scanning lines Gn + 1 and Gn + 3 are simultaneously at the selection potential. This indicates that the second TFT M32 is a switching element that controls on / off of the first TFT M31.
The third TFT M33 has its source / drain electrode connected to the signal line Dm and its source / drain electrode connected to the pixel electrode C31. The gate electrode of the third TFT M33 is connected to the scanning line Gn + 1.
The fourth TFT M34 has its source / drain electrode connected to the signal line Dm and its source / drain electrode connected to the pixel electrode B31. The gate electrode of the fourth TFT M34 is connected to the source / drain electrode of the fifth TFT M35.
Next, the fifth TFT M35 has its source / drain electrode connected to the scanning line Gn + 2 and its source / drain electrode connected to the gate electrode of the fourth TFT M34. Therefore, the gate electrode of the fourth TFT M34 is connected to the scanning line Gn + 2 via the fifth TFT M35. The gate electrode of the fifth TFT M35 is connected to the scanning line Gn + 1. Accordingly, the fourth TFT M34 is turned on and the potential of the signal line Dm is supplied to the pixel electrode B31 only in a period in which the two scanning lines Gn + 1 and Gn + 2 are simultaneously at the selection potential. This indicates that the fifth TFT M35 is a switching element that controls on / off of the fourth TFT M34.

以上では第１のＴＦＴＭ３１〜第５のＴＦＴ Ｍ３５からみたアレイ基板Ａの回路構成であるが、画素電極Ａ３１〜画素電極Ｃ３１からみたアレイ基板Ａの回路構成を説明する。
画素電極Ａ３１〜画素電極Ｃ３１は単一の信号線Ｄｍから表示信号が供給される。したがって、信号線Ｄｍは、画素電極Ａ３１〜画素電極Ｃ３１に対して共通の信号線Ｄｍということができる。
画素電極Ａ３１には第１のＴＦＴＭ３１および第２のＴＦＴ Ｍ３２が接続されており、第１のＴＦＴ Ｍ３１は信号線Ｄｍに接続されるとともに、第２のＴＦＴＭ３２に接続される。第２のＴＦＴＭ３２のゲート電極は自己の走査線Ｇｎ＋１に接続され、また第２のＴＦＴＭ３２のソース／ドレイン電極は後段の走査線Ｇｎ＋３に接続されている。ここで、画素電極Ａ３１に信号線Ｄｍの電位を供給するためには、第１のＴＦＴＭ３１がオンされる必要がある。そして、第１のＴＦＴＭ３１のゲート電極は第２のＴＦＴＭ３２のソース／ドレイン電極に接続され、かつ第２のＴＦＴＭ３２のゲート電極は画素電極Ａ３１および画素電極Ｂ３１よりも後段に位置する走査線Ｇｎ＋１に、またソース／ドレイン電極は走査線Ｇｎ＋１よりも後段の走査線Ｇｎ＋３に接続されているから、第１のＴＦＴＭ３１をオンするためには、第２のＴＦＴＭ３２がオンされ、かつ走査線Ｇｎ＋３が選択される必要がある。第２のＴＦＴＭ３２がオンされるためには、走査線Ｇｎ＋１が選択電位となる必要がある。かくして、画素電極Ａ３１は、走査線Ｇｎ＋１からの走査信号および走査線Ｇｎ＋３からの走査信号に基づき駆動され、信号線Ｄｍからの電位を受ける。 The circuit configuration of the array substrate A as viewed from the first TFT M31 to the fifth TFT M35 is described above, but the circuit configuration of the array substrate A as viewed from the pixel electrode A31 to the pixel electrode C31 will be described.
Display signals are supplied from the single signal line Dm to the pixel electrodes A31 to C31. Therefore, the signal line Dm can be said to be a common signal line Dm for the pixel electrode A31 to the pixel electrode C31.
A first TFT M31 and a second TFT M32 are connected to the pixel electrode A31, and the first TFT M31 is connected to the signal line Dm and to the second TFT M32. The gate electrode of the second TFT M32 is connected to its own scanning line Gn + 1, and the source / drain electrode of the second TFT M32 is connected to the subsequent scanning line Gn + 3. Here, in order to supply the potential of the signal line Dm to the pixel electrode A31, the first TFT M31 needs to be turned on. The gate electrode of the first TFT M31 is connected to the source / drain electrode of the second TFT M32, and the gate electrode of the second TFT M32 is connected to the scanning line Gn + 1 located after the pixel electrode A31 and the pixel electrode B31. Further, since the source / drain electrodes are connected to the scanning line Gn + 3 subsequent to the scanning line Gn + 1, in order to turn on the first TFT M31, the second TFT M32 is turned on and the scanning line Gn + 3 is selected. There is a need. In order to turn on the second TFT M32, the scanning line Gn + 1 needs to be at the selection potential. Thus, the pixel electrode A31 is driven based on the scanning signal from the scanning line Gn + 1 and the scanning signal from the scanning line Gn + 3, and receives the potential from the signal line Dm.

画素電極Ｂ３１には第４のＴＦＴＭ３４および第５のＴＦＴ Ｍ３５が接続されており、第４のＴＦＴ Ｍ３４は信号線Ｄｍに接続されるとともに、第５のＴＦＴＭ３５に接続される。第５のＴＦＴＭ３５のゲート電極は走査線Ｇｎ＋１に接続され、また第５のＴＦＴＭ３５のソース／ドレイン電極は走査線Ｇｎ＋２に接続されている。ここで、画素電極Ｂ３１に信号線Ｄｍの電位を供給するためには、第４のＴＦＴＭ３４がオンされる必要がある。そして、第４のＴＦＴＭ３４のゲート電極は第５のＴＦＴＭ３５のソース／ドレイン電極に接続され、かつ第５のＴＦＴＭ３５のゲート電極は走査線Ｇｎ＋１に、またソース／ドレイン電極は走査線Ｇｎ＋２に接続されているから、第４のＴＦＴＭ３４をオンするためには、第５のＴＦＴＭ３５がオンされ、かつ走査線Ｇｎ＋２が選択される必要がある。第５のＴＦＴＭ３５がオンされるためには、走査線Ｇｎ＋１が選択電位となる必要がある。かくして、画素電極Ｂ３１は、自身より後段に位置する走査線Ｇｎ＋１および後段の走査線Ｇｎ＋２が選択電位となったときにのみ信号線Ｄｍからの電位が供給される。
画素電極Ｃ３１には第３のＴＦＴＭ３３が接続されており、そのゲート電極は走査線Ｇｎ＋１に接続されている。したがって、画素電極Ｃ３１は走査線Ｇｎ＋１が選択されると信号線Ｄｍから電位が供給される。
以上では画素電極Ａ３１〜画素電極Ｃ３１について説明したが、画素電極Ｄ３１〜画素電極Ｆ３１および画素電極Ｇ３１〜画素電極Ｉ３１、さらに他の画素についても同様の構成をなしている。 A fourth TFT M34 and a fifth TFT M35 are connected to the pixel electrode B31. The fourth TFT M34 is connected to the signal line Dm and to the fifth TFT M35. The gate electrode of the fifth TFT M35 is connected to the scanning line Gn + 1, and the source / drain electrode of the fifth TFT M35 is connected to the scanning line Gn + 2. Here, in order to supply the potential of the signal line Dm to the pixel electrode B31, the fourth TFT M34 needs to be turned on. The gate electrode of the fourth TFT M34 is connected to the source / drain electrode of the fifth TFT M35, the gate electrode of the fifth TFT M35 is connected to the scanning line Gn + 1, and the source / drain electrode is connected to the scanning line Gn + 2. Therefore, in order to turn on the fourth TFT M34, it is necessary to turn on the fifth TFT M35 and select the scanning line Gn + 2. In order to turn on the fifth TFT M35, the scanning line Gn + 1 needs to be at the selection potential. Thus, the pixel electrode B31 is supplied with the potential from the signal line Dm only when the scanning line Gn + 1 and the scanning line Gn + 2 at the subsequent stage are set to the selection potential.
A third TFT M33 is connected to the pixel electrode C31, and its gate electrode is connected to the scanning line Gn + 1. Therefore, the pixel electrode C31 is supplied with a potential from the signal line Dm when the scanning line Gn + 1 is selected.
Although the pixel electrode A31 to pixel electrode C31 have been described above, the pixel electrode D31 to pixel electrode F31, the pixel electrode G31 to pixel electrode I31, and other pixels also have the same configuration.

次に、図１１〜図１３の回路図および図１４に示す走査信号のタイミングチャートを参照しつつ、走査線Ｇｎ＋１〜Ｇｎ＋３の選択、非選択による画素電極Ａ３１〜画素電極Ｃ３１の動作について説明する。なお、図１１〜図１３および図１４の記載様式は、第１の実施形態で説明した図３〜図６および図７と同様である。
図１１および図１４に示すように走査線Ｇｎ＋１と走査線Ｇｎ＋３の両方が選択されてから走査線Ｇｎ＋３が非選択電位になるまでの期間（ｔ１）には、第１のＴＦＴＭ３１〜第３のＴＦＴ Ｍ３３がオンされる。したがって、図１１に示すように画素電極Ａ３１、画素電極Ｃ３１および画素電極Ｉ３１に、信号線Ｄｍから画素電極Ａ３１に与えるべき電位Ｖａ１が供給される。ここで画素電極Ａ３１の電位Ｖａ１が決まる。
走査線Ｇｎ＋３が非選択電位になった後に、信号線Ｄｍから供給される電位は画素電極Ｂ３１に与えるべき電位Ｖｂ１に変わる。
図１２および図１４に示すように、走査線Ｇｎ＋３が非選択電位になった後に、走査線Ｇｎ＋１および走査線Ｇｎ＋２が選択されている期間（ｔ２）には、第２のＴＦＴＭ３２はオンであり、Ｇｎ＋３の電位（オフ電位）を第１のＴＦＴＭ３１のゲート電極に供給することで第１のＴＦＴＭ３１がオフになる。また第３のＴＦＴＭ３３〜第５のＴＦＴ Ｍ３５はオンされる。したがって、画素電極Ｂ３１、画素電極Ｃ３１および画素電極Ｆ３１に電位Ｖｂ１が与えられる。このとき、画素電極Ｂ３１の電位が決まる。 Next, operations of the pixel electrodes A31 to C31 according to selection and non-selection of the scanning lines Gn + 1 to Gn + 3 will be described with reference to the circuit diagrams of FIGS. 11 to 13 and the scanning signal timing chart shown in FIG. In addition, the description format of FIGS. 11-13 and FIG. 14 is the same as that of FIGS. 3-6 and 7 demonstrated in 1st Embodiment.
As shown in FIGS. 11 and 14, in the period (t1) from when both the scanning line Gn + 1 and the scanning line Gn + 3 are selected until the scanning line Gn + 3 becomes the non-selection potential, the first TFT M31 to the third TFT M33 is turned on. Therefore, as shown in FIG. 11, the potential Va1 to be applied from the signal line Dm to the pixel electrode A31 is supplied to the pixel electrode A31, the pixel electrode C31, and the pixel electrode I31. Here, the potential Va1 of the pixel electrode A31 is determined.
After the scanning line Gn + 3 becomes the non-selection potential, the potential supplied from the signal line Dm is changed to the potential Vb1 to be applied to the pixel electrode B31.
As shown in FIGS. 12 and 14, after the scanning line Gn + 3 becomes the non-selection potential, the second TFT M32 is on during the period (t2) in which the scanning line Gn + 1 and the scanning line Gn + 2 are selected. By supplying the potential (off potential) of Gn + 3 to the gate electrode of the first TFT M31, the first TFT M31 is turned off. Further, the third TFT M33 to the fifth TFT M35 are turned on. Accordingly, the potential Vb1 is applied to the pixel electrode B31, the pixel electrode C31, and the pixel electrode F31. At this time, the potential of the pixel electrode B31 is determined.

次に、走査線Ｇｎ＋２が非選択電位になった後に、信号線Ｄｍから供給される電位は画素電極Ｃ３１に与えるべき電位Ｖｃ１に変わる。
図１３および図１４に示すように、走査線Ｇｎ＋２が非選択電位となり、走査線Ｇｎ＋１のみが選択電位となり、さらに走査線Ｇｎ＋１が非選択電位となるまでの期間（ｔ３）に、第３のＴＦＴＭ３３を通じて画素電極Ｃ３１に信号線Ｄｍの電位が与えられ、その電位が決まる。
次に、走査線Ｇｎ＋１が非選択電位となった後にも信号線Ｄｍからは画素電極Ｄ３１に与えるべき電位Ｖｄ１に変わり、以上と同様にして、画素電極Ｄ３１〜画素電極Ｆ３１の電位が時分割で決まる。 Next, after the scanning line Gn + 2 becomes the non-selection potential, the potential supplied from the signal line Dm is changed to the potential Vc1 to be applied to the pixel electrode C31.
As shown in FIGS. 13 and 14, the third TFT M33 is used in a period (t3) until the scanning line Gn + 2 becomes the non-selection potential, only the scanning line Gn + 1 becomes the selection potential, and the scanning line Gn + 1 becomes the non-selection potential. Through this, the potential of the signal line Dm is applied to the pixel electrode C31, and the potential is determined.
Next, even after the scanning line Gn + 1 becomes the non-selection potential, the signal line Dm changes to the potential Vd1 to be applied to the pixel electrode D31, and the potentials of the pixel electrode D31 to the pixel electrode F31 are time-divided in the same manner as described above. Determined.

第４の実施形態による液晶表示装置は、１つの信号線、例えば信号線Ｄｍから３つの画素電極Ａ３１〜Ｃ３１にデータ電位を供給する構成を採用している。したがって、画素と信号線が一対一で対応していた従来の液晶表示装置に比べて、信号線、つまりデータ・ドライバの数を１／３に減ずることができる。
また、画素電極Ａ３１に接続される第１のＴＦＴＭ３１、画素電極Ｂ３１に接続される第４のＴＦＴＭ３４および画素電極Ｃ３１に接続される第３のＴＦＴＭ３３は、共通の信号線Ｄｍに直接接続されているから、第１の実施形態と同様に高開口率の液晶表示パネル実現に寄与する。さらに、第４の実施形態においても蓄積容量Ｃｓを前段の走査線との間に設置しているから、画素電位を精度良く制御することができ、ひいては高品質の画像を提供することができる。 The liquid crystal display device according to the fourth embodiment employs a configuration in which a data potential is supplied from one signal line, for example, the signal line Dm, to the three pixel electrodes A31 to C31. Therefore, the number of signal lines, that is, data drivers, can be reduced to 1/3 as compared with a conventional liquid crystal display device in which pixels and signal lines correspond one-on-one.
The first TFT M31 connected to the pixel electrode A31, the fourth TFT M34 connected to the pixel electrode B31, and the third TFT M33 connected to the pixel electrode C31 are directly connected to the common signal line Dm. Therefore, it contributes to the realization of a high aperture ratio liquid crystal display panel as in the first embodiment. Further, in the fourth embodiment, since the storage capacitor Cs is installed between the scanning line in the previous stage, the pixel potential can be controlled with high accuracy, and as a result, a high-quality image can be provided.

（第５の実施形態）
以下本発明の第５の実施形態について説明する。
第５の実施形態は、第１〜第４の実施形態が走査線を利用して蓄積容量Ｃｓを形成していたのに対して、独立した容量電極を形成する場合に適した回路構成を提供するものである。
第５の実施形態による液晶表示装置のアレイ基板Ａの構成を図１５に示す。
第５の実施形態は、画素電極Ａ４１（画素電極Ｃ４１…）、画素電極Ｂ４１（画素電極Ｄ４１…）の２つの画素が信号線Ｄｍを共有する。そして、画素電極Ａ４１は、走査線Ｇｎ＋１および走査線Ｇｎ＋２の両者が選択電位となったときに、信号線Ｄｍのデータ電位が供給される。画素電極Ｂ４１は、走査線Ｇｎ＋１が選択電位となったときに、信号線Ｄｍのデータ電位が供給される。
以上の動作を行うために、第５の実施形態ではスイッチング素子としての第１のＴＦＴＭ４１〜第３のＴＦＴ Ｍ４３の配置を以下説明するように設定している。
まず、第１のＴＦＴＭ４１は、そのソース／ドレイン電極が画素電極Ａ４１に、またそのソース／ドレイン電極が信号線Ｄｍに接続する。また、第１のＴＦＴＭ４１のゲート電極は第２のＴＦＴＭ４２のソース／ドレイン電極に接続している。
次に、第２のＴＦＴＭ４２は、そのソース／ドレイン電極が走査線Ｇｎ＋２に、またそのソース／ドレイン電極が第１のＴＦＴＭ４１のゲート電極に接続されている。したがって、第１のＴＦＴＭ４１のゲート電極は第２のＴＦＴＭ４２を介して走査線Ｇｎ＋２に接続されることになる。また、第２のＴＦＴＭ４２のゲート電極は走査線Ｇｎ＋１に接続される。したがって、２本の走査線Ｇｎ＋１および走査線Ｇｎ＋２とが同時に選択電位になっている期間にのみ、第１のＴＦＴＭ４１がオンになり信号線Ｄｍの電位が画素電極Ａ４１に供給される。このことは、第１のＴＦＴＭ４１が第２のＴＦＴ Ｍ４２のオン・オフに連動してオン・オフされるスイッチング素子であることを示している。
第３のＴＦＴＭ４３は、そのソース／ドレイン電極が信号線Ｄｍに、またそのソース／ドレイン電極が画素電極Ｂ４１に接続されている。また、第３のＴＦＴＭ４３のゲート電極は走査線Ｇｎ＋１に接続されている。したがって、走査線Ｇｎ＋１が選択電位になっているときに、第３のＴＦＴＭ４３がオンになり信号線Ｄｍの電位が画素電極Ｂ４１に供給される。 (Fifth embodiment)
The fifth embodiment of the present invention will be described below.
The fifth embodiment provides a circuit configuration suitable for forming an independent capacitor electrode, whereas the first to fourth embodiments form the storage capacitor Cs using a scanning line. To do.
The configuration of the array substrate A of the liquid crystal display device according to the fifth embodiment is shown in FIG.
In the fifth embodiment, two pixels of a pixel electrode A41 (pixel electrode C41...) And a pixel electrode B41 (pixel electrode D41...) Share a signal line Dm. The pixel electrode A41 is supplied with the data potential of the signal line Dm when both the scanning line Gn + 1 and the scanning line Gn + 2 become the selection potential. The pixel electrode B41 is supplied with the data potential of the signal line Dm when the scanning line Gn + 1 becomes the selection potential.
In order to perform the above operation, in the fifth embodiment, the arrangement of the first TFT M41 to the third TFT M43 as switching elements is set as described below.
First, the first TFT M41 has its source / drain electrode connected to the pixel electrode A41 and its source / drain electrode connected to the signal line Dm. The gate electrode of the first TFT M41 is connected to the source / drain electrode of the second TFT M42.
Next, the second TFT M42 has its source / drain electrode connected to the scanning line Gn + 2 and its source / drain electrode connected to the gate electrode of the first TFT M41. Therefore, the gate electrode of the first TFT M41 is connected to the scanning line Gn + 2 via the second TFT M42. The gate electrode of the second TFT M42 is connected to the scanning line Gn + 1. Therefore, the first TFT M41 is turned on and the potential of the signal line Dm is supplied to the pixel electrode A41 only during a period in which the two scanning lines Gn + 1 and Gn + 2 are simultaneously at the selection potential. This indicates that the first TFT M41 is a switching element that is turned on / off in conjunction with the on / off of the second TFT M42.
The third TFT M43 has its source / drain electrode connected to the signal line Dm and its source / drain electrode connected to the pixel electrode B41. The gate electrode of the third TFT M43 is connected to the scanning line Gn + 1. Therefore, when the scanning line Gn + 1 is at the selection potential, the third TFT M43 is turned on and the potential of the signal line Dm is supplied to the pixel electrode B41.

以上では第１のＴＦＴＭ４１〜第３のＴＦＴ Ｍ４３からみたアレイ基板Ａの回路構成を説明したが、画素電極Ａ４１および画素電極Ｂ４１からみたアレイ基板Ａの回路構成を説明する。なお、蓄積容量の記載は省略している。
画素電極Ａ４１および画素電極Ｂ４１は単一の信号線Ｄｍから表示信号が供給される。したがって、信号線Ｄｍは、画素電極Ａ４１および画素電極Ｂ４１に対して共通の信号線Ｄｍということができる。
画素電極Ａ４１には第１のＴＦＴＭ４１および第２のＴＦＴ Ｍ４２が接続されており、第１のＴＦＴ Ｍ４１は信号線Ｄｍに接続されるとともに、第２のＴＦＴＭ４２に接続される。第２のＴＦＴＭ４２のゲート電極は画素電極Ａ４１および画素電極Ｂ４１よりも前段の走査線Ｇｎ＋１に接続され、また第２のＴＦＴＭ４２のソース／ドレイン電極は画素電極Ａ４１および画素電極Ｂ４１よりも後段の走査線Ｇｎ＋２に接続されている。ここで、画素電極Ａ４１に信号線Ｄｍの電位を供給するためには、第１のＴＦＴＭ４１がオンされる必要がある。そして、第１のＴＦＴＭ４１のゲート電極は第２のＴＦＴＭ４２のソース／ドレイン電極に接続され、かつ第２のＴＦＴＭ４２のゲート電極は走査線Ｇｎ＋１に、またソース／ドレイン電極は走査線Ｇｎ＋２に接続されているから、第１のＴＦＴＭ４１をオンするためには、第２のＴＦＴＭ４２がオンされ、かつ走査線Ｇｎ＋２が選択される必要がある。第２のＴＦＴＭ４２がオンされるためには、走査線Ｇｎ＋１が選択電位となる必要がある。かくして、画素電極Ａ４１は、自身より前段の走査線Ｇｎ＋１および自身より後段の走査線Ｇｎ＋２が選択電位となったときにのみ信号線Ｄｍからの電位が供給される。 Although the circuit configuration of the array substrate A viewed from the first TFT M41 to the third TFT M43 has been described above, the circuit configuration of the array substrate A viewed from the pixel electrode A41 and the pixel electrode B41 will be described. Note that the description of the storage capacity is omitted.
The pixel electrode A41 and the pixel electrode B41 are supplied with a display signal from a single signal line Dm. Therefore, it can be said that the signal line Dm is a common signal line Dm for the pixel electrode A41 and the pixel electrode B41.
A first TFT M41 and a second TFT M42 are connected to the pixel electrode A41, and the first TFT M41 is connected to the signal line Dm and to the second TFT M42. The gate electrode of the second TFT M42 is connected to the scanning line Gn + 1 preceding the pixel electrode A41 and the pixel electrode B41, and the source / drain electrode of the second TFT M42 is the scanning line subsequent to the pixel electrode A41 and the pixel electrode B41. Connected to Gn + 2. Here, in order to supply the potential of the signal line Dm to the pixel electrode A41, the first TFT M41 needs to be turned on. The gate electrode of the first TFT M41 is connected to the source / drain electrode of the second TFT M42, the gate electrode of the second TFT M42 is connected to the scanning line Gn + 1, and the source / drain electrode is connected to the scanning line Gn + 2. Therefore, in order to turn on the first TFT M41, it is necessary to turn on the second TFT M42 and select the scanning line Gn + 2. In order to turn on the second TFT M42, the scanning line Gn + 1 needs to be at the selection potential. Thus, the pixel electrode A41 is supplied with the potential from the signal line Dm only when the scanning line Gn + 1 upstream of itself and the scanning line Gn + 2 downstream of itself become the selection potential.

画素電極Ｂ４１には第３のＴＦＴＭ４３が接続されており、そのゲート電極は走査線Ｇｎ＋１に接続されている。したがって、画素電極Ａ４２は走査線Ｇｎ＋１が選択されると信号線Ｄｍから電位が供給される。
以上では画素電極Ａ４１および画素電極Ｂ４１について説明したが、画素電極Ａ４２および画素電極Ｂ４２、画素電極Ｃ４１および画素電極Ｄ４１、画素電極Ｃ４２および画素電極Ｄ４２、さらに他の画素についても同様の構成をなしている。
次に、図１６〜図１７の回路構成図および図１８に示す走査信号のタイミングチャートを参照しつつ、走査線Ｇｎ＋１，Ｇｎ＋２の選択、非選択による画素電極Ａ４１および画素電極Ｂ４１の動作について説明する。なお、図１６〜図１７および図１８の記載様式は、第１の実施形態で説明した図３〜図６および図７と同様である。 A third TFT M43 is connected to the pixel electrode B41, and its gate electrode is connected to the scanning line Gn + 1. Accordingly, the pixel electrode A42 is supplied with a potential from the signal line Dm when the scanning line Gn + 1 is selected.
The pixel electrode A41 and the pixel electrode B41 have been described above. However, the pixel electrode A42 and the pixel electrode B42, the pixel electrode C41 and the pixel electrode D41, the pixel electrode C42 and the pixel electrode D42, and other pixels have the same configuration. Yes.
Next, operations of the pixel electrode A41 and the pixel electrode B41 according to selection and non-selection of the scanning lines Gn + 1 and Gn + 2 will be described with reference to the circuit configuration diagrams of FIGS. 16 to 17 and the timing chart of the scanning signal shown in FIG. . In addition, the description style of FIGS. 16-17 and FIG. 18 is the same as that of FIGS. 3-6 and 7 demonstrated in 1st Embodiment.

図１６および図１８に示すように走査線Ｇｎ＋１と走査線Ｇｎ＋２の両方が選択されてから走査線Ｇｎ＋２が非選択電位になるまでの期間（ｔ１）には、第１のＴＦＴＭ４１〜第３のＴＦＴ Ｍ４３がオンされる。したがって、図１６に示すように画素電極Ａ４１、画素電極Ｂ４１および画素電極Ｄ４１に、信号線Ｄｍから画素電極Ａ４１に与えるべき電位Ｖａ１が供給される。ここで画素電極Ａ４１の電位Ｖａ１が決まる。
走査線Ｇｎ＋２が非選択電位になった後に、信号線Ｄｍから供給される電位は画素電極Ｂ４１に与えるべき電位Ｖｂ１に変わる。
次に図１８に示すように、走査線Ｇｎ＋２が非選択電位になった後の期間（ｔ２）も引き続き走査線Ｇｎ＋１を選択電位にしておくことで、図１７に示すように画素電極Ｂ４１には電位Ｖｂ１が引き続き供給され、画素電極Ｂ４１の電位が決まる。 As shown in FIGS. 16 and 18, in the period (t1) from when both the scanning line Gn + 1 and the scanning line Gn + 2 are selected until the scanning line Gn + 2 becomes the non-selection potential, the first TFT M41 to the third TFT M43 is turned on. Therefore, as shown in FIG. 16, the potential Va1 to be applied from the signal line Dm to the pixel electrode A41 is supplied to the pixel electrode A41, the pixel electrode B41, and the pixel electrode D41. Here, the potential Va1 of the pixel electrode A41 is determined.
After the scanning line Gn + 2 becomes the non-selection potential, the potential supplied from the signal line Dm is changed to the potential Vb1 to be applied to the pixel electrode B41.
Next, as shown in FIG. 18, the scanning line Gn + 1 is kept at the selection potential during the period (t2) after the scanning line Gn + 2 becomes the non-selection potential. The potential Vb1 is continuously supplied, and the potential of the pixel electrode B41 is determined.

次に、走査線Ｇｎ＋１が非選択電位となった後にも信号線Ｄｍからは画素電極Ｃ４１に与えるべき電位Ｖｃ１に変わり、以上と同様にして、画素電極Ｃ４１〜画素電極Ｄ４１の電位が時分割で決まる。   Next, even after the scanning line Gn + 1 becomes the non-selection potential, the signal line Dm changes to the potential Vc1 to be applied to the pixel electrode C41, and the potentials of the pixel electrode C41 to the pixel electrode D41 are time-divided in the same manner as described above. Determined.

第５の実施形態においても、１つの信号線、例えば信号線Ｄｍからこれを挟んで隣接する２つの画素電極Ａ４１および画素電極Ｂ４１に駆動電位を供給する構成を採用している。したがって、画素と信号線が一対一で対応していた従来の液晶表示装置に比べて、信号線、つまりデータ・ドライバの数を半減することができる。
また、第５の実施形態は、走査線を利用した蓄積容量を形成するのではなく、独立した容量電極を形成することができる。独立した蓄積容量は、走査線を利用する蓄積容量の場合にくらべて、ゲート線の時定数が小さく、不安定要素が減るという利点がある。 Also in the fifth embodiment, a configuration is adopted in which a driving potential is supplied from one signal line, for example, the signal line Dm, to two adjacent pixel electrodes A41 and B41 across the signal line Dm. Therefore, the number of signal lines, that is, data drivers, can be halved as compared with a conventional liquid crystal display device in which pixels and signal lines correspond one-on-one.
In the fifth embodiment, an independent capacitor electrode can be formed instead of forming a storage capacitor using a scanning line. The independent storage capacitor has an advantage that the time constant of the gate line is small and unstable elements are reduced as compared with the storage capacitor using the scanning line.

（第６の実施形態）
以下本発明の第６の実施形態について説明する。第１の実施形態は、隣接する画素に接続するＴＦＴの数が異なっていた。例えば画素電極Ａ１には２つのＴＦＴが、また画素電極Ｂ１には１つのＴＦＴが接続されていた。第６の実施形態は、各画素電極に接続されるＴＦＴの数を等しくしようというものである。
第６の実施形態による液晶表示装置のアレイ基板Ａの構成を図１９に示す。
第６の実施形態は、画素電極Ａ５１（画素電極Ｃ５１…）、画素電極Ｂ５１（画素電極Ｄ５１…）の２つの画素が信号線Ｄｍを共有する。そして、画素電極Ａ５１は、走査線Ｇｎ＋１および走査線Ｇｎ＋２の両者が選択電位となったときに、信号線Ｄｍのデータ電位が供給される。画素電極Ｂ５１は、走査線Ｇｎ＋２が非選択となった後に再び走査線Ｇｎ＋２が選択電位となるまでの間に、信号線Ｄｍのデータ電位が供給される。 (Sixth embodiment)
The sixth embodiment of the present invention will be described below. In the first embodiment, the number of TFTs connected to adjacent pixels is different. For example, two TFTs are connected to the pixel electrode A1, and one TFT is connected to the pixel electrode B1. In the sixth embodiment, the number of TFTs connected to each pixel electrode is made equal.
The configuration of the array substrate A of the liquid crystal display device according to the sixth embodiment is shown in FIG.
In the sixth embodiment, two pixels of the pixel electrode A51 (pixel electrode C51...) And the pixel electrode B51 (pixel electrode D51...) Share the signal line Dm. The pixel electrode A51 is supplied with the data potential of the signal line Dm when both the scanning line Gn + 1 and the scanning line Gn + 2 become the selection potential. The pixel electrode B51 is supplied with the data potential of the signal line Dm after the scanning line Gn + 2 is deselected and before the scanning line Gn + 2 becomes the selection potential again.

以上の動作を行うために、第６の実施形態ではスイッチング素子としての第１のＴＦＴＭ５１〜第４のＴＦＴ Ｍ５４の配置を以下説明するように設定している。
まず、第１のＴＦＴＭ５１は、そのソース／ドレイン電極が画素電極Ａ５１に、またそのソース／ドレイン電極が信号線Ｄｍに接続されている。また、第１のＴＦＴＭ５１のゲート電極は第２のＴＦＴＭ５２のソース／ドレイン電極に接続されている。
次に、第２のＴＦＴＭ５２は、そのソース／ドレイン電極が走査線Ｇｎ＋２に、またそのソース／ドレイン電極が第１のＴＦＴＭ５１のゲート電極に接続されている。したがって、第１のＴＦＴＭ５１のゲート電極は第２のＴＦＴＭ５２を介して走査線Ｇｎ＋２に接続されることになる。また、第２のＴＦＴＭ５２のゲート電極は走査線Ｇｎ＋１に接続される。したがって、２本の走査線Ｇｎ＋１とＧｎ＋２が同時に選択電位になっている期間にのみ、第１のＴＦＴＭ５１がオンになり信号線Ｄｍの電位が画素電極Ａ５１に供給される。このことは、第１のＴＦＴＭ５１が第２のＴＦＴ Ｍ５２のオン・オフに連動してオン・オフされるスイッチング素子であることを示している。
第３のＴＦＴＭ５３は、そのソース／ドレイン電極が信号線Ｄｍに、そのソース／ドレイン電極が画素電極Ｂ５１に接続されている。また、第３のＴＦＴＭ５３のゲート電極は第４のＴＦＴＭ５４のソース／ドレイン電極に接続されている。さらに、第３のＴＦＴＭ５３のゲート電極には、電荷容量Ｃが接続されている。この電荷容量Ｃは、第３のＴＦＴＭ５３のゲート電極に与えられた電荷を保持するのに足りる容量を有している。
次に、第４のＴＦＴＭ５４は、そのソース／ドレイン電極が走査線Ｇｎ＋１に、またそのソース／ドレイン電極が第３のＴＦＴＭ５３のゲート電極に接続されている。さらに第４のＴＦＴＭ５４のゲート電極は、走査線Ｇｎ＋２に接続されている。したがって、第３のＴＦＴＭ５３のゲート電極は第４のＴＦＴＭ５４を介して走査線Ｇｎ＋１に接続されることになる。 In order to perform the above operation, in the sixth embodiment, the arrangement of the first TFT M51 to the fourth TFT M54 as switching elements is set as described below.
First, the first TFT M51 has its source / drain electrode connected to the pixel electrode A51 and its source / drain electrode connected to the signal line Dm. The gate electrode of the first TFT M51 is connected to the source / drain electrode of the second TFT M52.
Next, the second TFT M52 has its source / drain electrode connected to the scanning line Gn + 2 and its source / drain electrode connected to the gate electrode of the first TFT M51. Therefore, the gate electrode of the first TFT M51 is connected to the scanning line Gn + 2 via the second TFT M52. The gate electrode of the second TFT M52 is connected to the scanning line Gn + 1. Therefore, the first TFT M51 is turned on and the potential of the signal line Dm is supplied to the pixel electrode A51 only during a period in which the two scanning lines Gn + 1 and Gn + 2 are simultaneously at the selection potential. This indicates that the first TFT M51 is a switching element that is turned on / off in conjunction with the on / off of the second TFT M52.
The third TFT M53 has its source / drain electrode connected to the signal line Dm and its source / drain electrode connected to the pixel electrode B51. The gate electrode of the third TFT M53 is connected to the source / drain electrode of the fourth TFT M54. Further, a charge capacitor C is connected to the gate electrode of the third TFT M53. This charge capacity C has a capacity sufficient to hold the charge applied to the gate electrode of the third TFT M53.
Next, the fourth TFT M54 has its source / drain electrode connected to the scanning line Gn + 1 and its source / drain electrode connected to the gate electrode of the third TFT M53. Further, the gate electrode of the fourth TFT M54 is connected to the scanning line Gn + 2. Therefore, the gate electrode of the third TFT M53 is connected to the scanning line Gn + 1 via the fourth TFT M54.

以上では第１のＴＦＴＭ５１〜第４のＴＦＴ Ｍ５４からみたアレイ基板Ａの回路構成を説明したが、画素電極Ａ５１および画素電極Ｂ５１からみたアレイ基板Ａの回路構成を説明する。
画素電極Ａ５１および画素電極Ｂ５１は単一の信号線Ｄｍから表示信号が供給される。したがって、信号線Ｄｍは、画素電極Ａ５１および画素電極Ｂ５１に対して共通の信号線Ｄｍということができる。
画素電極Ａ５１には第１のＴＦＴＭ５１および第２のＴＦＴ Ｍ５２が接続されており、第１のＴＦＴ Ｍ５１は信号線Ｄｍに接続されるとともに、第２のＴＦＴＭ５２に接続される。第２のＴＦＴＭ５２のゲート電極は画素電極Ａ５１よりも後段の走査線Ｇｎ＋１に接続され、また第２のＴＦＴＭ５２のソース／ドレイン電極は走査線Ｇｎ＋１よりも後段の走査線Ｇｎ＋２に接続されている。ここで、画素電極Ａ５１に信号線Ｄｍの電位を供給するためには、第１のＴＦＴＭ５１がオンされる必要がある。そして、第１のＴＦＴＭ５１のゲート電極は第２のＴＦＴＭ５２のソース／ドレイン電極に接続され、かつ第２のＴＦＴＭ５２のゲート電極は走査線Ｇｎ＋１に、またソース／ドレイン電極は走査線Ｇｎ＋２に接続されているから、第１のＴＦＴＭ５１をオンするためには、第２のＴＦＴＭ５２がオンされ、かつ走査線Ｇｎ＋２が選択される必要がある。第２のＴＦＴＭ５２がオンされるためには、走査線Ｇｎ＋１が選択電位となる必要がある。かくして、画素電極Ａ５１は、走査線Ｇｎ＋１および走査線Ｇｎ＋２が選択電位となったときにのみ信号線Ｄｍからの電位が供給される。
画素電極Ｂ５１には第３のＴＦＴＭ５３および第４のＴＦＴ Ｍ５４が接続されており、第３のＴＦＴ Ｍ５３は信号線Ｄｍに接続されるとともに、第４のＴＦＴＭ５４に接続される。そして、第４のＴＦＴＭ５４のソース／ドレイン電極は第３のＴＦＴＭ５３のゲート電極に、またそのソース／ドレイン電極は走査線Ｇｎ＋１に接続される。また、第４のＴＦＴＭ５４のゲート電極は走査線Ｇｎ＋２に接続されている。さらに画素電極Ａ５１が選択されているときに第３のＴＦＴＭ５３のゲートに与えられた電荷を、走査線Ｇｎ＋２が非選択電位になってからも保持するための十分な電荷容量Ｃが第３のＴＦＴＭ５３のゲート電極に接続されている。そのため、後述するように、走査線Ｇｎ＋２が再び選択電位になり、第３のＴＦＴＭ５３のゲートの電荷が移動して第３のＴＦＴＭ５３がオフとなるまでの期間に、信号線Ｄｍの電位が画素電極Ｂ５１に供給される。
以上では画素電極Ａ５１および画素電極Ｂ５１について説明したが、画素電極Ａ５２および画素電極Ｂ５２、画素電極Ｃ５１および画素電極Ｄ５１、画素電極Ｃ５２および画素電極Ｄ５２、さらに他の画素についても同様の構成をなしている。 Although the circuit configuration of the array substrate A viewed from the first TFT M51 to the fourth TFT M54 has been described above, the circuit configuration of the array substrate A viewed from the pixel electrode A51 and the pixel electrode B51 will be described.
The pixel electrode A51 and the pixel electrode B51 are supplied with a display signal from a single signal line Dm. Therefore, it can be said that the signal line Dm is a common signal line Dm for the pixel electrode A51 and the pixel electrode B51.
A first TFT M51 and a second TFT M52 are connected to the pixel electrode A51, and the first TFT M51 is connected to the signal line Dm and to the second TFT M52. The gate electrode of the second TFT M52 is connected to the scanning line Gn + 1 subsequent to the pixel electrode A51, and the source / drain electrode of the second TFT M52 is connected to the scanning line Gn + 2 subsequent to the scanning line Gn + 1. Here, in order to supply the potential of the signal line Dm to the pixel electrode A51, the first TFT M51 needs to be turned on. The gate electrode of the first TFT M51 is connected to the source / drain electrode of the second TFT M52, the gate electrode of the second TFT M52 is connected to the scanning line Gn + 1, and the source / drain electrode is connected to the scanning line Gn + 2. Therefore, in order to turn on the first TFT M51, it is necessary to turn on the second TFT M52 and select the scanning line Gn + 2. In order to turn on the second TFT M52, the scanning line Gn + 1 needs to be at the selection potential. Thus, the pixel electrode A51 is supplied with the potential from the signal line Dm only when the scanning line Gn + 1 and the scanning line Gn + 2 become the selection potential.
A third TFT M53 and a fourth TFT M54 are connected to the pixel electrode B51, and the third TFT M53 is connected to the signal line Dm and to the fourth TFT M54. The source / drain electrode of the fourth TFT M54 is connected to the gate electrode of the third TFT M53, and the source / drain electrode is connected to the scanning line Gn + 1. The gate electrode of the fourth TFT M54 is connected to the scanning line Gn + 2. Further, the third TFT M53 has a sufficient charge capacity C for holding the charge applied to the gate of the third TFT M53 when the pixel electrode A51 is selected even after the scanning line Gn + 2 becomes the non-selection potential. Connected to the gate electrode. Therefore, as described later, the potential of the signal line Dm is changed to the pixel electrode during a period until the scanning line Gn + 2 becomes the selection potential again, the charge of the gate of the third TFT M53 moves and the third TFT M53 is turned off. Supplied to B51.
Although the pixel electrode A51 and the pixel electrode B51 have been described above, the pixel electrode A52 and the pixel electrode B52, the pixel electrode C51 and the pixel electrode D51, the pixel electrode C52 and the pixel electrode D52, and other pixels have the same configuration. Yes.

次に、図２０〜図２５の回路図および図２６に示す走査信号のタイミングチャートを参照しつつ、走査線Ｇｎ＋１〜Ｇｎ＋３の選択による画素電極Ａ５１〜画素電極Ｄ５１の動作について説明する。なお、図２０〜図２５および図２６の記載様式は、第１の実施形態で説明した図３〜図６および図７と同様である。図２０および図２６に示すように走査線Ｇｎ＋１と走査線Ｇｎ＋２の両方が選択されてから走査線Ｇｎ＋２が非選択電位になるまでの期間（ｔ１）には、第１のＴＦＴＭ５１〜第４のＴＦＴ Ｍ５４がオンされる。したがって、図２０に示すように画素電極Ａ５１、画素電極Ｂ５１に、信号線Ｄｍから画素電極Ａ５１に与えるべき電位Ｖａ１が供給される。ここで画素電極Ａ５１の電位Ｖａ１が決まる。
走査線Ｇｎ＋２が非選択電位になった後に、信号線Ｄｍから供給される電位は画素電極Ｂ５１に与えるべき電位Ｖｂ１に変わる。
図２１および図２６に示すように、走査線Ｇｎ＋２が非選択電位になった後の期間（ｔ２）、電荷容量Ｃの存在により、第３のＴＦＴＭ５３は選択電位が維持される。したがって、画素電極Ｂ５１には電位Ｖｂ１が供給される。その後、図２２および図２６に示すように、期間ｔ２において、走査線Ｇｎ＋１が非選択電位となった後に走査線Ｇｎ＋２が再び選択電位となると、第３のＴＦＴＭ５３は遮断され、画素電極Ｂ５１の電位Ｖｂ１が決定される。
次に、図２３および図２６に示すように、走査線Ｇｎ＋２と走査線Ｇｎ＋３の両方が選択されてから走査線Ｇｎ＋３が非選択電位になるまでの期間（ｔ３）には、第１のＴＦＴＭ５１〜第４のＴＦＴ Ｍ５４がオンされる。したがって、図２３に示すように画素電極Ｃ５１、画素電極Ｄ５１に、信号線Ｄｍから画素電極Ｃ５１に与えるべき電位Ｖｃ１が供給される。ここで画素電極Ｃ５１の電位Ｖｃ１が決まる。
走査線Ｇｎ＋３が非選択電位になった後に、信号線Ｄｍから供給される電位は画素電極Ｄ５１に与えるべき電位Ｖｄ１に変わる。
図２４および図２６に示すように、走査線Ｇｎ＋３が非選択電位になった後の期間（ｔ４）、電荷容量Ｃの存在により、画素電極Ｄ５１の第３のＴＦＴＭ５３は選択電位が維持される。したがって、画素電極Ｄ５１には電位Ｖｄ１が供給される。その後、図２５および図２６に示すように、期間ｔ４において、走査線Ｇｎ＋２が非選択電位となった後に走査線Ｇｎ＋３が再び選択電位となると、画素電極Ｄ５１の第３のＴＦＴＭ５３は遮断され、画素電極Ｄ５１の電位Ｖｄ１が決定される。
以後は同様にして画素電極Ｅ５１,画素電極Ｆ５１等の電位が順次決定される。 Next, the operation of the pixel electrodes A51 to D51 by selecting the scanning lines Gn + 1 to Gn + 3 will be described with reference to the circuit diagrams of FIGS. 20 to 25 and the timing chart of the scanning signal shown in FIG. In addition, the description format of FIGS. 20-25 and 26 is the same as that of FIGS. 3-6 and 7 demonstrated in 1st Embodiment. As shown in FIGS. 20 and 26, in a period (t1) from when both the scanning line Gn + 1 and the scanning line Gn + 2 are selected until the scanning line Gn + 2 becomes a non-selection potential, the first TFT M51 to the fourth TFT. M54 is turned on. Therefore, as shown in FIG. 20, the potential Va1 to be applied to the pixel electrode A51 from the signal line Dm is supplied to the pixel electrode A51 and the pixel electrode B51. Here, the potential Va1 of the pixel electrode A51 is determined.
After the scanning line Gn + 2 becomes the non-selection potential, the potential supplied from the signal line Dm is changed to the potential Vb1 to be applied to the pixel electrode B51.
As shown in FIGS. 21 and 26, the third TFT M53 maintains the selection potential due to the presence of the charge capacitance C during the period (t2) after the scanning line Gn + 2 becomes the non-selection potential. Accordingly, the potential Vb1 is supplied to the pixel electrode B51. Thereafter, as shown in FIGS. 22 and 26, when the scanning line Gn + 1 becomes the selection potential again after the scanning line Gn + 1 becomes the non-selection potential in the period t2, the third TFT M53 is cut off, and the potential of the pixel electrode B51. Vb1 is determined.
Next, as shown in FIGS. 23 and 26, in a period (t3) from when both the scanning line Gn + 2 and the scanning line Gn + 3 are selected to when the scanning line Gn + 3 becomes the non-selection potential, the first TFT M51- The fourth TFT M54 is turned on. Therefore, as shown in FIG. 23, the potential Vc1 to be supplied from the signal line Dm to the pixel electrode C51 is supplied to the pixel electrode C51 and the pixel electrode D51. Here, the potential Vc1 of the pixel electrode C51 is determined.
After the scanning line Gn + 3 becomes the non-selection potential, the potential supplied from the signal line Dm is changed to the potential Vd1 to be applied to the pixel electrode D51.
As shown in FIGS. 24 and 26, in the period (t4) after the scanning line Gn + 3 becomes the non-selection potential, the selection potential is maintained in the third TFT M53 of the pixel electrode D51 due to the presence of the charge capacitance C. Therefore, the potential Vd1 is supplied to the pixel electrode D51. Thereafter, as shown in FIGS. 25 and 26, when the scanning line Gn + 3 becomes the selection potential again after the scanning line Gn + 2 becomes the non-selection potential in the period t4, the third TFT M53 of the pixel electrode D51 is cut off, and the pixel The potential Vd1 of the electrode D51 is determined.
Thereafter, similarly, the potentials of the pixel electrode E51, the pixel electrode F51, and the like are sequentially determined.

第６の実施形態においても、１つの信号線、例えば信号線Ｄｍからこれを挟んで隣接する２つの画素電極Ａ５１および画素電極Ｂ５１に駆動電位を供給する構成を採用している。したがって、画素と信号線が一対一で対応していた従来の液晶表示装置に比べて、信号線、つまりデータ・ドライバの数を半減することができる。
しかも第６の実施形態による液晶表示装置も、蓄積容量Ｃｓを前段の走査線との間に設置している。つまり、図１９に示すように、画素電極Ａ５１，Ｂ５１の蓄積容量Ｃｓは走査線Ｇｎとの間に設けてある。したがって、第６の実施形態の液晶表示装置においても高品質の画像を提供することができる。
さらに第６の実施形態によれば、画素電極Ａ５１および画素電極Ｂ５１に接続されるＴＦＴの数を各々２つとし、しかも信号線Ｄｍと接続する第１のＴＦＴＭ５１および第３のＴＦＴＭ５３のゲート電極が、いずれも走査線に間接的に接続されている。したがって、画素電極Ａ５１と画素電極Ｂ５１との電気的特性を合わせることができ、また、同時に走査線の信号遅延に起因する表示特性の面内分布の低下を防ぐことができる。 Also in the sixth embodiment, a configuration is adopted in which a driving potential is supplied from one signal line, for example, the signal line Dm, to two adjacent pixel electrodes A51 and B51 with the signal line Dm interposed therebetween. Therefore, the number of signal lines, that is, data drivers, can be halved as compared with a conventional liquid crystal display device in which pixels and signal lines correspond one-on-one.
In addition, the liquid crystal display device according to the sixth embodiment also has the storage capacitor Cs disposed between the preceding scanning line. That is, as shown in FIG. 19, the storage capacitors Cs of the pixel electrodes A51 and B51 are provided between the scanning lines Gn. Therefore, a high-quality image can be provided also in the liquid crystal display device of the sixth embodiment.
Furthermore, according to the sixth embodiment, the number of TFTs connected to the pixel electrode A51 and the pixel electrode B51 is two, and the gate electrodes of the first TFT M51 and the third TFT M53 connected to the signal line Dm are Both are indirectly connected to the scanning line. Therefore, the electrical characteristics of the pixel electrode A51 and the pixel electrode B51 can be matched, and at the same time, a reduction in the in-plane distribution of display characteristics due to the signal delay of the scanning line can be prevented.

以上説明したように、本発明によれば、スイッチング素子の大きさを大きくすることなく信号線、ひいてはデータ・ドライバの数を１／２以下に低減することができる。また本発明は、蓄積容量として走査線を利用する形態の画像表示素子において、データ・ドライバの数を１／２以下に低減することができる。したがって、本発明を適用した画像表示装置、典型的には液晶表示装置は、高精細化に対応できる。   As described above, according to the present invention, the number of signal lines and thus the number of data drivers can be reduced to ½ or less without increasing the size of the switching element. The present invention can reduce the number of data drivers to ½ or less in an image display element using a scanning line as a storage capacitor. Therefore, an image display device to which the present invention is applied, typically a liquid crystal display device, can cope with higher definition.

Ａ…アレイ基板、ＳＤ…信号線駆動回路、ＧＤ…走査線駆動回路、３０…信号線、４０…走査線、Ａ１，Ａ１１，Ａ２１，Ａ３１，Ａ４１，Ａ５１…画素電極、Ｂ１，Ｂ１１，Ｂ２１，Ｂ３１，Ｂ４１，Ｂ５１…画素電極、Ｃ１，Ｃ１１，Ｃ２１，Ｃ３１，Ｃ４１，Ｃ５１…画素電極、Ｄ１，Ｄ１１，Ｄ２１，Ｄ３１，Ｄ４１，Ｄ５１…画素電極、Ｍ１，Ｍ２，Ｍ３，Ｍ１１，Ｍ１２，Ｍ１３，Ｍ２１，Ｍ２２，Ｍ２３，Ｍ３１，Ｍ３２，Ｍ３３，Ｍ３４，Ｍ３５，Ｍ４１，Ｍ４２，Ｍ４３，Ｍ５１，Ｍ５２，Ｍ５３，Ｍ５４…ＴＦＴ、Ｃｓ…蓄積容量、Ｃ…電荷容量 A ... Array substrate, SD ... Signal line drive circuit, GD ... Scan line drive circuit, 30 ... Signal line, 40 ... Scan line, A1, A11, A21, A31, A41, A51 ... Pixel electrode, B1, B11, B21, B31, B41, B51 ... Pixel electrode, C1, C11, C21, C31, C41, C51 ... Pixel electrode, D1, D11, D21, D31, D41, D51 ... Pixel electrode, M1, M2, M3, M11, M12, M13 , M21, M22, M23, M31, M32, M33, M34, M35, M41, M42, M43, M51, M52, M53, M54 ... TFT, Cs ... Storage capacitance, C ... Charge capacitance

Claims (2)

画素をＭ×Ｎ（Ｍ，Ｎは任意の正の整数）のマトリックス状に配列して画像表示部を形成した画像表示装置であって、
表示信号を供給する信号線駆動回路と、
走査信号を供給する走査線駆動回路と、
前記信号線駆動回路から延びる複数の信号線と、
前記走査線駆動回路から延びる複数の走査線と、
ｎ（ｎはＮ以下の正の整数）番目の走査線とｎ＋１番目の走査線との間に配設され、かつ同一の所定の信号線からの表示信号が供給される第１の画素電極、第２の画素電極および第３の画素電極と、
前記所定の信号線からの表示信号の前記第１の画素電極への供給を制御し、かつｎ＋３番目の走査線からの走査信号により駆動されるＴＦＴからなる第１のスイッチング素子と、
前記ｎ＋１番目の走査線からの走査信号により駆動され、かつ前記第１のスイッチング素子のオン・オフを制御するＴＦＴからなる第２のスイッチング素子と、
前記所定の信号線からの表示信号の前記第２の画素電極への供給を制御し、かつ前記ｎ＋１番目の走査線からの走査信号により駆動するＴＦＴからなる第３のスイッチング素子と、
前記所定の信号線からの表示信号の前記第３の画素電極への供給を制御し、かつｎ＋２番目の走査線からの走査信号により駆動されるＴＦＴからなる第４のスイッチング素子と、
前記ｎ＋１番目の走査線からの走査信号により駆動され、かつ前記第４のスイッチング素子のオン・オフを制御するＴＦＴからなる第５のスイッチング素子と、
を備えたことを特徴とする画像表示装置。 An image display device in which pixels are arranged in a matrix of M × N (M and N are arbitrary positive integers) to form an image display unit,
A signal line driving circuit for supplying a display signal;
A scanning line driving circuit for supplying a scanning signal;
A plurality of signal lines extending from the signal line driving circuit;
A plurality of scanning lines extending from the scanning line driving circuit;
a first pixel electrode disposed between an nth (n is a positive integer less than or equal to N) scanning line and an (n + 1) th scanning line and to which a display signal is supplied from the same predetermined signal line; A second pixel electrode and a third pixel electrode;
A first switching element comprising a TFT for controlling supply of a display signal from the predetermined signal line to the first pixel electrode and driven by a scanning signal from the n + 3th scanning line;
A second switching element that is driven by a scanning signal from the (n + 1) th scanning line and that includes a TFT that controls on / off of the first switching element;
A third switching element comprising a TFT for controlling supply of a display signal from the predetermined signal line to the second pixel electrode and driven by a scanning signal from the n + 1th scanning line;
A fourth switching element comprising a TFT for controlling supply of a display signal from the predetermined signal line to the third pixel electrode and driven by a scanning signal from the n + 2th scanning line;
A fifth switching element that is driven by a scanning signal from the (n + 1) th scanning line and that includes a TFT that controls on / off of the fourth switching element;
An image display device comprising: 前記信号線駆動回路は、前記所定の信号線に対して、前記第１の画素電極に与えられる電位を持った表示信号、前記第２の画素電極に与えられる電位を持った表示信号および前記第３の画素電極に与えられる電位を持った表示信号を順次供給することを特徴とする請求項１に記載の画像表示装置。   The signal line driving circuit is configured to display a display signal having a potential applied to the first pixel electrode, a display signal having a potential applied to the second pixel electrode, and the first signal line with respect to the predetermined signal line. The image display device according to claim 1, wherein a display signal having a potential applied to the three pixel electrodes is sequentially supplied.
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