JP5080338B2 - Module in which semiconductor element is bonded to substrate by metal layer - Google Patents

Module in which semiconductor element is bonded to substrate by metal layer Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To improve durability by preventing a large stress from acting to a metal layer 14 for bonding a semiconductor element 12 to a substrate 16. <P>SOLUTION: The thickness of a peripheral region of the semiconductor device 12 is made to be thinner than the thickness of a center region of the semiconductor device 12. The thickness of the semiconductor device in the peripheral region where a large stress develops on the metal layer 14 is reduced, so that a phenomenon in which a large stress repeatedly acts to the metal layer 14 can be prevented, and the durability of the metal layer 14 can be improved. Specifically, the thickness is reduced on the rear surface of the semiconductor device 12 so that the thickness of the metal layer 14 can be increased on the peripheral region, thereby also decreasing the stress acting to the metal layer 14 to improve the durability. <P>COPYRIGHT: (C)2010,JPO&amp;INPIT

Description

半導体素子を、はんだやろう材や合金層等の金属層によって、基板に接合して用いることが多い。本発明は、半導体素子を金属層によって基板に接合したモジュールに関する。
本明細書では、基板に接合する面を半導体素子の裏面といい、半導体素子を接合する面を基板の表面という。 In many cases, a semiconductor element is bonded to a substrate by a metal layer such as a solder, a brazing material, or an alloy layer. The present invention relates to a module in which a semiconductor element is bonded to a substrate by a metal layer.
In this specification, the surface bonded to the substrate is referred to as the back surface of the semiconductor element, and the surface bonded to the semiconductor element is referred to as the surface of the substrate.

半導体素子の裏面をはんだ層によって基板の表面に接合してモジュールを形成する技術が普及している。半導体素子に流れる電流が小さく、半導体素子が加熱されない場合には上記のモジュールで不都合は生じない。しかしながら、半導体素子に流れる電流が大きいために半導体素子が発熱して温度上昇する場合には、上記のモジュールでは耐久性が低下する。半導体素子が加熱される場合には基板にも伝熱して基板も加熱されることになり、半導体素子と基板の双方が熱膨張する。通常は半導体素子の熱膨張率と基板の熱膨張率が相違しており、その相違に起因してはんだ層に大きな応力が作用する。半導体素子は、動作して発熱し、動作を停止して冷却されるサイクルを繰返すことから、はんだ層に繰返し応力が作用する。はんだ層に繰返し応力が作用する結果、はんだ層にクラックが入り、半導体素子と基板の接合強度が低下する。   A technique for forming a module by bonding the back surface of a semiconductor element to the surface of a substrate with a solder layer has become widespread. When the current flowing through the semiconductor element is small and the semiconductor element is not heated, the above module does not cause any inconvenience. However, when the semiconductor element generates heat and the temperature rises due to a large current flowing through the semiconductor element, the durability of the module is reduced. When the semiconductor element is heated, heat is transferred to the substrate and the substrate is also heated, so that both the semiconductor element and the substrate are thermally expanded. Usually, the thermal expansion coefficient of the semiconductor element and the thermal expansion coefficient of the substrate are different, and a large stress acts on the solder layer due to the difference. Since the semiconductor element operates to generate heat and repeats a cycle in which the operation is stopped and cooled, a stress is repeatedly applied to the solder layer. As a result of repeated stress acting on the solder layer, the solder layer cracks, and the bonding strength between the semiconductor element and the substrate decreases.

ここでいう基板は、半導体素子に電気的に導通することもあれば、半導体素子を固定するためのものであり、電気的導通が必要とされない場合もある。例えば、特許文献１に、半導体素子をはんだ層によって絶縁性基板に固定したモジュールが開示されている。
特許文献２にも、パワーチップをはんだ層によって基板に接合したパワーデバイスが開示されている。特許文献２のパワーチップは、熱膨張率が低いシリコンを主材料とする半導体素子であり、基板は、熱膨張率が大きいアルミ板と絶縁層と銅箔を積層したものである。
特許文献３に、半導体素子を金属層によって基板に接合した電力用の半導体装置が開示されている。特許文献３の半導体素子は、熱膨張率が低いシリコンを主材料としており、基板は、絶縁基板の表裏両面に熱膨張率が大きな導電箔が積層されたものである。 Here, the substrate may be electrically connected to the semiconductor element, or may be used for fixing the semiconductor element and may not be required to be electrically connected. For example, Patent Document 1 discloses a module in which a semiconductor element is fixed to an insulating substrate with a solder layer.
Patent Document 2 also discloses a power device in which a power chip is bonded to a substrate with a solder layer. The power chip of Patent Document 2 is a semiconductor element whose main material is silicon having a low coefficient of thermal expansion, and the substrate is a laminate of an aluminum plate, an insulating layer, and a copper foil having a large coefficient of thermal expansion.
Patent Document 3 discloses a power semiconductor device in which a semiconductor element is bonded to a substrate with a metal layer. The semiconductor element of Patent Document 3 is mainly made of silicon having a low coefficient of thermal expansion, and the substrate is formed by laminating conductive foils having a large coefficient of thermal expansion on both the front and back surfaces of an insulating substrate.

特開平９−１４４９８３号公報Japanese Patent Laid-Open No. 9-144983 特開平４−２７３１５０号公報JP-A-4-273150 特開２０００−８７７３５号公報JP 2000-87735 A

通常の半導体素子は、半導体ウェハから製造されるために、厚みが一定である。また、半導体素子を接合する基板の表面は平坦である。そのために、半導体素子の裏面を基板の表面に接合する金属層の厚みは一定である。
半導体素子の裏面を基板の表面に接合したモジュールが加熱されると、接合面の中央では半導体素子と基板の相対的位置関係の変化量が小さいのに対し、半導体素子の周辺領域では半導体素子と基板の相対的位置関係が大きく変化する。
例えば、加熱されることによって、加熱前には２０ｍｍのサイズであった半導体素子が２０ミクロン膨張するのに対し、同サイズの基板が６０ミクロン膨張するとする。この場合、接合面の中央では半導体素子と基板の相対的位置関係の変化量が非常に小さいのに対し、中央から５ｍｍの位置では、半導体素子が５ミクロン膨張するのに対して基板は１５ミクロン膨張し、中央から１０ｍｍの位置（半導体素子の周辺）では、半導体素子が１０ミクロン膨張するのに対して基板は３０ミクロン膨張する。この結果、半導体素子の周辺に向かうほど、はんだ層に大きな応力が作用する。上記の場合、半導体素子の中央を基板に接合するはんだには応力がほとんど作用しないのに対し、中央から５ｍｍの位置にある半導体素子を基板に接合するはんだには１０ミクロンの相対変位を拘束するのに必要な応力が作用し、中央から１０ｍｍの位置にある半導体素子の周辺を基板に接合するはんだには２０ミクロンの相対変位を拘束するのに必要な応力が作用する。
図１は、半導体素子２をはんだ層４によって基板６に接合したモジュールの断面を示しており、モジュールを熱サイクルに晒すと、大きな応力が作用するはんだ層４の周辺からクラック８ａ，８ｂが発生することが知られている。
本発明は、半導体素子と基板を接合する金属層に、大きな応力が作用しないようにする技術を提供する。 Since a normal semiconductor element is manufactured from a semiconductor wafer, the thickness is constant. Further, the surface of the substrate to which the semiconductor element is bonded is flat. Therefore, the thickness of the metal layer that joins the back surface of the semiconductor element to the surface of the substrate is constant.
When the module in which the back surface of the semiconductor element is bonded to the front surface of the substrate is heated, the amount of change in the relative positional relationship between the semiconductor element and the substrate is small at the center of the bonding surface, while The relative positional relationship of the substrate changes greatly.
For example, by heating, a semiconductor element having a size of 20 mm before heating expands by 20 microns, whereas a substrate of the same size expands by 60 microns. In this case, the amount of change in the relative positional relationship between the semiconductor element and the substrate is very small at the center of the bonding surface, whereas at a position 5 mm from the center, the semiconductor element expands by 5 microns, whereas the substrate is 15 microns. At a position 10 mm from the center (around the semiconductor element), the semiconductor element expands by 10 microns, whereas the substrate expands by 30 microns. As a result, a larger stress acts on the solder layer toward the periphery of the semiconductor element. In the above case, almost no stress acts on the solder that joins the center of the semiconductor element to the substrate, whereas the solder that joins the semiconductor element located 5 mm from the center to the substrate restrains a relative displacement of 10 microns. The stress necessary to restrain the relative displacement of 20 microns acts on the solder that joins the periphery of the semiconductor element located 10 mm from the center to the substrate.
FIG. 1 shows a cross section of a module in which a semiconductor element 2 is bonded to a substrate 6 with a solder layer 4. When the module is exposed to a thermal cycle, cracks 8a and 8b are generated from the periphery of the solder layer 4 where a large stress acts. It is known to do.
The present invention provides a technique for preventing a large stress from acting on a metal layer that joins a semiconductor element and a substrate.

本発明は、半導体素子の裏面を金属層によって基板の表面に接合したモジュールに関する。本発明のモジュールでは、半導体素子の周辺領域に多重の溝が形成されている。このために、半導体素子の周辺領域の平均的厚みが半導体素子の中央領域の平均的厚みより薄くなっている。ここでいう周辺領域は、半導体素子に形成されているガードリング構造の外側の領域をいう。これに対してガードリング構造の内側の領域を中央領域という。
半導体素子の周辺領域の平均的厚みが中央領域の平均的厚みより薄ければ、半導体素子の周辺領域では半導体素子が変形しやすい。半導体素子が変形しやすければ、半導体素子と基板の相対的変位を拘束する金属層に作用する応力を低下させることができる。金属層に大きな応力が発達する周辺領域における半導体素子の平均的厚みを薄くすれば、金属層に大きな応力が発達するのを防止することができる。金属層に大きな応力が繰返し作用する現象の発生を抑制することができ、金属層の耐久性を向上させることができる。
半導体素子の表面側に多重の溝を形成してもよいし、裏面側に多重の溝を形成してもよい。 The present invention relates to a module in which a back surface of a semiconductor element is bonded to a surface of a substrate with a metal layer. In the module of the present invention, multiple grooves are formed in the peripheral region of the semiconductor element. For this reason, the average thickness of the peripheral region of the semiconductor element is thinner than the average thickness of the central region of the semiconductor element. The peripheral region here refers to a region outside the guard ring structure formed in the semiconductor element. On the other hand, the area inside the guard ring structure is referred to as a central area.
If the average thickness of the peripheral region of the semiconductor element is thinner than the average thickness of the central region, the semiconductor element is easily deformed in the peripheral region of the semiconductor element. If the semiconductor element is easily deformed, the stress acting on the metal layer that restrains the relative displacement between the semiconductor element and the substrate can be reduced. If the average thickness of the semiconductor element in the peripheral region where a large stress develops in the metal layer is reduced, it is possible to prevent a large stress from developing in the metal layer. Occurrence of a phenomenon in which a large stress repeatedly acts on the metal layer can be suppressed, and the durability of the metal layer can be improved.
Multiple grooves may be formed on the front surface side of the semiconductor element, or multiple grooves may be formed on the back surface side.

ガードリング構造の内側の輪郭線の外側の領域に多重の溝を形成することが好ましい。ガードリング構造の内側の輪郭線の外側の領域であれば、半導体素子の特性を損ねないようにしながら、多重の溝を形成しやすい。この場合、ガードリング構造の内側の輪郭線より外側の領域の平均的厚みが、ガードリング構造の内側の輪郭線より内側の領域の平均的厚みより薄いという関係を得ることができる。 It is preferable to form a plurality of grooves in a region outside the contour line inside the guard ring structure. If the region is outside the inner contour line of the guard ring structure , it is easy to form multiple grooves while maintaining the characteristics of the semiconductor element. In this case, the relationship that the average thickness of the region outside the inner contour line of the guard ring structure is thinner than the average thickness of the region inside the inner contour line of the guard ring structure can be obtained.

半導体素子を平面視すると矩形であることが多い。ガードリング構造を平面視すると、矩形の頂点近傍で湾曲して頂点の内側を通過していることが多い。そこで、頂点近傍において湾曲するガードリング構造の外側に位置する四隅の領域に、多重の溝を形成することが好ましい。
矩形の半導体素子と基板を接合する矩形の金属層の場合、四隅で大きな応力が発達し、四隅でクラックが発生しやすい。最もクラックが発達しやすい四隅の領域に多重の溝を形成して半導体素子の平均的厚みを薄くすると、薄くした効果が顕著に発揮され、金属層の耐久性が顕著に向上する。 The semiconductor element is often rectangular when viewed in plan. When the guard ring structure is viewed in plan, it often curves near the rectangular vertex and passes through the inside of the vertex. Therefore, it is preferable to form multiple grooves in the four corner regions located outside the guard ring structure that is curved in the vicinity of the apex.
In the case of a rectangular metal layer that joins a rectangular semiconductor element and a substrate, large stress develops at the four corners, and cracks are likely to occur at the four corners. When multiple grooves are formed in the four corner regions where cracks are most likely to develop to reduce the average thickness of the semiconductor element, the effect of reducing the thickness is remarkably exhibited, and the durability of the metal layer is significantly improved.

本発明のモジュールでは、金属層に大きな応力が発達する周辺領域における半導体素子の平均的厚みを薄くしているので、金属層に大きな応力が発達するのを防止することができる。金属層の耐久性を向上させることができる。
ガードリング構造よりも外側の領域に多重の溝を形成すれば、半導体素子の特性を損ねることもない。また、ガードリング構造の外側に位置する四隅の領域に多重の溝を形成すると、金属層の耐久性が顕著に向上する。
上記によってモジュールの耐久性を向上させることができる。 In the module of the present invention, since the average thickness of the semiconductor element in the peripheral region where a large stress develops in the metal layer is reduced, it is possible to prevent a large stress from developing in the metal layer. The durability of the metal layer can be improved.
If multiple grooves are formed in a region outside the guard ring structure, the characteristics of the semiconductor element are not impaired. Further , if multiple grooves are formed in the four corner regions located outside the guard ring structure, the durability of the metal layer is significantly improved.
As described above, the durability of the module can be improved.

下記に説明する実施例の主要な特徴を列記しておく。
（特徴１）半導体素子の周辺領域の表面または裏面に、周辺領域に沿って伸びる溝を設ける。溝を設けることによって半導体素子の厚みが減じられる。
（特徴２）半導体素子の周辺領域の表面または裏面に、周辺領域に沿って伸びる溝を多重に設ける。多重の溝を設けることによって半導体素子の平均的厚みが減じられる。周辺領域における厚みの平均値が中央領域における厚みの平均値よりも薄くなる。 The main features of the embodiments described below are listed.
(Feature 1) A groove extending along the peripheral region is provided on the front or back surface of the peripheral region of the semiconductor element. By providing the groove, the thickness of the semiconductor element is reduced.
(Characteristic 2) Multiple grooves extending along the peripheral region are provided on the front or back surface of the peripheral region of the semiconductor element. By providing multiple grooves, the average thickness of the semiconductor element is reduced. The average value of the thickness in the peripheral region is thinner than the average value of the thickness in the central region .

（実施例１）
図２は、半導体素子１２をはんだ層１４によって基板１６に接合した実施例１のモジュール１０の断面を示している。半導体素子１２の周辺領域の裏面１２ａ，１２ｂ，１２ｃ，１２ｄが半導体素子１２の中央領域の裏面１２ｅよりも表面１２ｆ側に変位している。その結果、半導体素子１２の周辺領域の厚みが半導体素子１２の中央領域の厚みよりも薄くなっている。その結果、はんだ層１４の周辺領域の厚みがはんだ層１４の中央領域の厚みより厚くなっている。
図３は、半導体素子１２の表面近傍の深さの断面を模式的に示しており、周辺領域にガードリング１３が形成されている。ガードリング１３は周辺領域を一巡している。本実施例では、ガードリング１３の内側の輪郭線の外側の範囲を周辺領域という。なお、図２は図３のII−II線断面図である。
半導体素子１２は平面視すると矩形であり、ガードリング１３は平面視すると矩形の頂点近傍で湾曲して頂点の内側を通過している。ガードリング１３の外側の範囲は、矩形の四隅１５ａ，１５ｂ，１５ｃ，１５ｄにおいて広く、ガードリング１３が直線的に伸びている範囲１５ｅでは狭い。
本実施例では、ガードリング１３の外側に位置している矩形の四隅１５ａ，１５ｂ，１５ｃ，１５ｄにおいて、半導体素子１２の裏面１２ａ，１２ｂ，１２ｃ，１２ｄが半導体素子１２の中央領域の裏面１２ｅよりも表面１２ｆ側に変位している。半導体素子１２の四隅１５ａ，１５ｂ，１５ｃ，１５ｄの厚みが、半導体素子１２の中央領域の厚みよりも薄くなっている。 Example 1
FIG. 2 shows a cross section of the module 10 of the first embodiment in which the semiconductor element 12 is bonded to the substrate 16 by the solder layer 14. The back surfaces 12 a, 12 b, 12 c, 12 d in the peripheral region of the semiconductor element 12 are displaced to the front surface 12 f side from the back surface 12 e in the central region of the semiconductor element 12. As a result, the thickness of the peripheral region of the semiconductor element 12 is thinner than the thickness of the central region of the semiconductor element 12. As a result, the thickness of the peripheral region of the solder layer 14 is thicker than the thickness of the central region of the solder layer 14.
FIG. 3 schematically shows a cross section having a depth near the surface of the semiconductor element 12, and a guard ring 13 is formed in the peripheral region. The guard ring 13 goes around the surrounding area. In the present embodiment, a range outside the contour line inside the guard ring 13 is referred to as a peripheral region. 2 is a cross-sectional view taken along the line II-II in FIG.
The semiconductor element 12 is rectangular when viewed in plan, and the guard ring 13 is curved near the apex of the rectangle when viewed in plan and passes inside the apex. The outer range of the guard ring 13 is wide at the rectangular corners 15a, 15b, 15c, and 15d, and is narrow in the range 15e where the guard ring 13 extends linearly.
In the present embodiment, the back surfaces 12 a, 12 b, 12 c, 12 d of the semiconductor element 12 at the rectangular four corners 15 a, 15 b, 15 c, 15 d located outside the guard ring 13 are from the back surface 12 e in the central region of the semiconductor element 12. Is also displaced to the surface 12f side. The thickness of the four corners 15 a, 15 b, 15 c and 15 d of the semiconductor element 12 is thinner than the thickness of the central region of the semiconductor element 12.

はんだ層１４は、通常であれば、四隅１５ａ，１５ｂ，１５ｃ，１５ｄにおいて大きな応力が発達し、クラックが発生しやすい。
実施例１では、はんだ層１４が損傷しやすい四隅１５ａ，１５ｂ，１５ｃ，１５ｄにおいて半導体素子１２の厚みが薄くされている。半導体素子１２の厚みが薄いと半導体素子１２が変形しやすく、はんだ層１４に発達する応力を低下させることができる。
実施例１のモジュール１０では、基板１６の熱膨張率が半導体素子１２の熱膨張率よりも大きい。半導体素子１２が発熱してモジュール１０が加熱されると、半導体素子１２よりも基板１６の方が大きく膨張しようとする。その熱膨張の差がはんだ層１４に大きな応力を発生させる。
実施例１のモジュール１０では、四隅１５ａ，１５ｂ，１５ｃ，１５ｄにおいて半導体素子１２の厚みが薄くされているので、四隅１５ａ，１５ｂ，１５ｃ，１５ｄにおいて半導体素子１２が引き伸ばされやすい。基板１６が膨張するのに追従して半導体素子１２の四隅が引き伸ばされやすい。その結果、はんだ層１４の四隅における応力が低下する。応力が大きな値に発達しやすい四隅において、はんだ層１４に大きな応力が発達するのを抑制することができる。 If the solder layer 14 is normal, large stress develops at the four corners 15a, 15b, 15c, and 15d, and cracks are likely to occur.
In the first embodiment, the thickness of the semiconductor element 12 is reduced at the four corners 15a, 15b, 15c, and 15d where the solder layer 14 is easily damaged. If the thickness of the semiconductor element 12 is thin, the semiconductor element 12 is easily deformed, and the stress developed in the solder layer 14 can be reduced.
In the module 10 of the first embodiment, the thermal expansion coefficient of the substrate 16 is larger than the thermal expansion coefficient of the semiconductor element 12. When the semiconductor element 12 generates heat and the module 10 is heated, the substrate 16 tends to expand more than the semiconductor element 12. The difference in thermal expansion generates a large stress on the solder layer 14.
In the module 10 of the first embodiment, since the semiconductor element 12 is thin at the four corners 15a, 15b, 15c, and 15d, the semiconductor element 12 is easily stretched at the four corners 15a, 15b, 15c, and 15d. Following the expansion of the substrate 16, the four corners of the semiconductor element 12 are easily stretched. As a result, the stress at the four corners of the solder layer 14 is reduced. It is possible to suppress the development of large stress in the solder layer 14 at the four corners where the stress tends to develop to a large value.

実施例１のモジュール１０では、はんだ層１４の周辺領域の厚みがはんだ層１４の中央領域の厚みより厚い。周辺領域でははんだ層１４の厚みが厚いので、はんだ層１４の単位厚みあたりの歪率は低下する。歪率が低下するために応力も低下する。その現象も得られるために、実施例１のモジュール１０では、応力が大きな値に発達しやすい四隅においてはんだ層１４に大きな応力が発達するのを抑制することができる。   In the module 10 of the first embodiment, the thickness of the peripheral region of the solder layer 14 is thicker than the thickness of the central region of the solder layer 14. Since the thickness of the solder layer 14 is thick in the peripheral region, the distortion rate per unit thickness of the solder layer 14 decreases. Since the strain rate decreases, the stress also decreases. Since this phenomenon is also obtained, in the module 10 of the first embodiment, it is possible to suppress the development of large stress in the solder layer 14 at the four corners where the stress tends to develop to a large value.

半導体素子１２の裏面側を薄くする範囲は、四隅１５ａ，１５ｂ，１５ｃ，１５ｄに限られず、ガードリング１３が直線的に伸びている範囲の外側の範囲１５ｅでも薄くすることができる。すなわち、半導体素子１２を薄くする範囲は、四隅に分断されていてもよいし、ガードリング１３に沿って一巡していてもよい。ガードリング１３に沿って一巡していれば、図３のＡ−Ａ断面で観測しても、裏面側が薄くされていることが観測される。
はんだ層１４に代えて、ろう材を用いることもできる。ろう材を用いても、半導体素子１２の厚みを周辺領域で薄く形成することによって、ろう材の層に大きな応力が発達するのを抑制することができる。 The range in which the back surface side of the semiconductor element 12 is thinned is not limited to the four corners 15a, 15b, 15c, and 15d, but can also be thinned in a range 15e outside the range in which the guard ring 13 extends linearly. That is, the range in which the semiconductor element 12 is thinned may be divided into four corners, or may go around along the guard ring 13. If it goes around along the guard ring 13, even if it observes in the AA cross section of FIG. 3, it will be observed that the back side is made thin.
Instead of the solder layer 14, a brazing material can be used. Even if a brazing material is used, it is possible to suppress the development of large stress in the brazing material layer by forming the semiconductor element 12 thin in the peripheral region.

（実施例２）
図４は、半導体素子２２をはんだ層２４によって基板２６に接合した実施例２のモジュール２０の断面を示している。半導体素子２２は、周辺領域において表面２２ａ、２２ｂが削り込まれている。その結果、半導体素子２２の周辺領域の厚みが半導体素子２２の中央領域の厚みよりも薄くなっている。
この実施例の場合も、薄くする範囲は、ガードリングの外側に位置する四隅に分断されていてもよいし、ガードリングに沿って一巡していてもよい。
この実施例によっても、周辺領域のはんだ層２４に大きな応力が発達するのを抑制することができる。
はんだ層２４に代えて、ろう材を用いることもできる。ろう材を用いても、半導体素子２２の厚みを周辺領域で薄く形成することによって、ろう材の層に大きな応力が発達するのを抑制することができる。
半導体素子２２の周辺領域の厚みを薄くする処理を、半導体ウェハをダイシングするのと同時に実行してもよい。ダイシングラインの両サイドに位置する半導体ウェハの表面または裏面を薄くしながら、ダイシングラインに沿って切断すると、余分な工程が必要とされない。 (Example 2)
FIG. 4 shows a cross section of the module 20 of the second embodiment in which the semiconductor element 22 is bonded to the substrate 26 by the solder layer 24. The semiconductor element 22 has its surfaces 22a and 22b cut away in the peripheral region. As a result, the thickness of the peripheral region of the semiconductor element 22 is thinner than the thickness of the central region of the semiconductor element 22.
Also in this embodiment, the thinning range may be divided into four corners located outside the guard ring, or may make a round along the guard ring.
Also according to this embodiment, it is possible to suppress the development of large stress in the solder layer 24 in the peripheral region.
Instead of the solder layer 24, a brazing material can be used. Even if a brazing material is used, it is possible to suppress the development of large stress in the brazing material layer by forming the semiconductor element 22 thin in the peripheral region.
The process of reducing the thickness of the peripheral region of the semiconductor element 22 may be performed simultaneously with dicing the semiconductor wafer. When the semiconductor wafer located on both sides of the dicing line is cut along the dicing line while thinning the front or back surface of the semiconductor wafer, no extra process is required.

（実施例３）
図５は、半導体素子３２をはんだ層３４によって基板３６に接合した実施例３のモジュール３０の断面を示している。半導体素子３２の周辺領域の表面に、３本の溝３２ａ，３２ｂ，３２ｃが多重に形成されている。溝３２ａ，３２ｂ，３２ｃが形成されているために、半導体素子３２の周辺領域の平均的厚みは、半導体素子３２の中央領域の平均的厚みより薄い。
この実施例の場合も、溝３２ａ，３２ｂ，３２ｃを形成する範囲は、図６に例示するように、ガードリングの外側に位置する四隅に分断されていてもよいし、ガードリングに沿って一巡していてもよい。あるいは、内側の溝はガードリングに沿って一巡し、外側の溝は四隅に分断されていてもよい、
この実施例によっても、周辺領域のはんだ層３４に大きな応力が発達するのを抑制することができる。 (Example 3)
FIG. 5 shows a cross section of the module 30 of the third embodiment in which the semiconductor element 32 is bonded to the substrate 36 by the solder layer 34. On the surface of the peripheral region of the semiconductor element 32, three grooves 32a, 32b, 32c are formed in multiple. Since the grooves 32 a, 32 b, and 32 c are formed, the average thickness of the peripheral region of the semiconductor element 32 is smaller than the average thickness of the central region of the semiconductor element 32.
Also in this embodiment, the range in which the grooves 32a, 32b and 32c are formed may be divided into four corners located outside the guard ring as illustrated in FIG. You may do it. Alternatively, the inner groove may make a round along the guard ring, and the outer groove may be divided into four corners.
Also according to this embodiment, it is possible to suppress the development of large stress in the solder layer 34 in the peripheral region.

（実施例４）
図７は、半導体素子４２をはんだ層４４によって基板４６に接合した実施例４のモジュール４０の断面を示している。半導体素子４２の周辺領域の裏面に、３本の溝４２ａ，４２ｂ，４２ｃが多重に形成されている。溝４２ａ，４２ｂ，４２ｃが形成されているために、半導体素子４２の周辺領域の平均的厚みは、半導体素子４２の中央領域の平均的厚みより薄い。また、はんだ層４４は、溝４２ａ，４２ｂ，４２ｃ内に入り込んでいる。
この実施例の場合も、溝４２ａ，４２ｂ，４２ｃを形成する範囲は、図６に例示するように、ガードリングの外側に位置する四隅に分断されていてもよいし、ガードリングに沿って一巡していてもよい。あるいは、内側の溝はガードリングに沿って一巡し、外側の溝は四隅に分断されていてもよい、
この実施例によっても、周辺領域のはんだ層４４に大きな応力が発達するのを抑制することができる。 Example 4
FIG. 7 shows a cross section of the module 40 of the fourth embodiment in which the semiconductor element 42 is bonded to the substrate 46 by the solder layer 44. Three grooves 42 a, 42 b, 42 c are formed in multiple on the back surface of the peripheral region of the semiconductor element 42. Since the grooves 42 a, 42 b and 42 c are formed, the average thickness of the peripheral region of the semiconductor element 42 is thinner than the average thickness of the central region of the semiconductor element 42. Further, the solder layer 44 enters the grooves 42a, 42b, and 42c.
Also in this embodiment, the range in which the grooves 42a, 42b, and 42c are formed may be divided into four corners located outside the guard ring as illustrated in FIG. You may do it. Alternatively, the inner groove may make a round along the guard ring, and the outer groove may be divided into four corners.
Also in this embodiment, it is possible to suppress the development of large stress in the solder layer 44 in the peripheral region.

以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology illustrated in the present specification or the drawings achieves a plurality of objects at the same time, and has technical utility by achieving one of the objects.

従来のモジュールの断面を示す。The cross section of the conventional module is shown. 実施例１のモジュールの断面を示す。The cross section of the module of Example 1 is shown. 実施例１の半導体素子の表面近傍の高さの断面を示す。The cross section of the height near the surface of the semiconductor element of Example 1 is shown. 実施例２のモジュールの断面を示す。The cross section of the module of Example 2 is shown. 実施例３のモジュールの断面を示す。The cross section of the module of Example 3 is shown. 実施例３の半導体素子の平面図を示す。The top view of the semiconductor element of Example 3 is shown. 実施例４のモジュールの断面を示す。The cross section of the module of Example 4 is shown.

符号の説明Explanation of symbols

２，１２，２２，３２，４２：半導体素子
４，１４，２４，３４，４４：はんだ層（金属層）
６，１６，２６，３６，４６：基板 2, 12, 22, 32, 42: Semiconductor element 4, 14, 24, 34, 44: Solder layer (metal layer)
6, 16, 26, 36, 46: substrate

Claims (5)

ガードリング構造を備えている半導体素子の裏面を金属層によって基板の表面に接合したモジュールであり、
前記ガードリング構造よりも外側に位置している前記半導体素子の周辺領域に多重の溝が形成されており、
前記半導体素子の周辺領域の平均的厚みが、前記ガードリング構造よりも内側に位置している前記半導体素子の中央領域の平均的厚みより薄いことを特徴とするモジュール。 A module in which the back surface of a semiconductor element having a guard ring structure is joined to the surface of the substrate by a metal layer,
Multiple grooves are formed in the peripheral region of the semiconductor element located outside the guard ring structure ,
A module, wherein an average thickness of a peripheral region of the semiconductor element is thinner than an average thickness of a central region of the semiconductor element located inside the guard ring structure . 前記ガードリング構造の内側の輪郭線より外側の領域の平均的厚みが、前記ガードリング構造の内側の輪郭線より内側の領域の平均的厚みより薄いことを特徴とする請求項１に記載のモジュール。 Before the average thickness of the region outside the inner contour of outs Doringu structure, according to claim 1, wherein the thinner than the average thickness of the inner region than the inner contour of the guard ring structure module. 前記半導体素子を平面視すると矩形であり、
前記ガードリング構造を平面視すると前記矩形の頂点近傍で湾曲して前記頂点の内側を通過しており、
前記頂点近傍において湾曲する前記ガードリング構造の外側に位置する四隅の領域に、前記の多重の溝が形成されていることを特徴とする請求項２に記載のモジュール。 The semiconductor element is rectangular when viewed in plan,
When the guard ring structure is viewed in plan, it is curved near the top of the rectangle and passes inside the top,
3. The module according to claim 2, wherein the multiple grooves are formed in regions of four corners located outside the guard ring structure curved in the vicinity of the apex. 前記の多重の溝が、前記半導体素子の裏面に形成されていることを特徴とする請求項１から３のいずれかの１項に記載のモジュール。   4. The module according to claim 1, wherein the multiple grooves are formed on a back surface of the semiconductor element. 5. 前記多重の溝に、前記金属層が入り込んでいることを特徴とする請求項４に記載のモジュール。   The module according to claim 4, wherein the metal layer is inserted into the multiple grooves.
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