JP5049688B2 - Plasma display device - Google Patents

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Description

本発明は、プラズマディスプレイ装置に関し、特に、プラズマディスプレイパネルのY電極1本当たりに出力端子2本を接続して動作させるスキャンドライバ回路に適用して有効な技術に関する。   The present invention relates to a plasma display device, and more particularly to a technique effective when applied to a scan driver circuit that operates by connecting two output terminals per Y electrode of a plasma display panel.

本発明者が検討したところによれば、プラズマディスプレイ装置に関して、たとえばプラズマディスプレイパネルのY電極1本当たりに出力端子2本を接続して動作させるスキャンドライバ回路においては、隣接した出力端子2本を1本のY電極に接続させた状態で、その出力端子2本を同じタイミングで動作させている。このように動作させるのは、スキャンドライバ回路の熱的、電気的負荷を低減するためである。   According to a study by the present inventor, regarding a plasma display device, for example, in a scan driver circuit that operates by connecting two output terminals per Y electrode of a plasma display panel, two adjacent output terminals are connected. The two output terminals are operated at the same timing while being connected to one Y electrode. The reason for this operation is to reduce the thermal and electrical load of the scan driver circuit.

ところで、前記のようなプラズマディスプレイ装置のスキャンドライバ回路では、出力端子2本を接続させた状態において、ノイズなどにより制御信号が誤動作した場合に、出力端子2本が異なるタイミングで動くことで、出力端子2本間で貫通電流が流れ、スキャンドライバ回路の破壊に至る恐れがある。   By the way, in the scan driver circuit of the plasma display apparatus as described above, when the two output terminals are connected, when the control signal malfunctions due to noise or the like, the two output terminals move at different timings. A through current may flow between the two terminals, which may result in destruction of the scan driver circuit.

そこで、本発明の目的は、プラズマディスプレイパネルのY電極1本当たりに出力端子2本を接続して動作させるスキャンドライバ回路において、出力端子2本間の貫通動作を防ぐことができるプラズマディスプレイ装置を提供することにある。   SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a plasma display device capable of preventing a through operation between two output terminals in a scan driver circuit that operates by connecting two output terminals per Y electrode of a plasma display panel. There is to do.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

本発明は、プラズマディスプレイ装置において、スキャンドライバ回路内部の回路配線を、出力端子2本が異なるタイミングで動くことがないように、隣接する2本ずつの回路配線を結線させる。具体的には、スキャンドライバ回路の出力端子2本を1本の動作信号を用いて動作させることで、出力端子2本間の貫通動作を防ぐようにするものである。   According to the present invention, in the plasma display device, two adjacent circuit wirings are connected to each other so that the two output terminals do not move at different timings in the circuit wiring inside the scan driver circuit. Specifically, the two output terminals of the scan driver circuit are operated using one operation signal, thereby preventing a through operation between the two output terminals.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。   Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

本発明によれば、プラズマディスプレイパネルのY電極1本当たりに出力端子2本を接続して動作させるスキャンドライバ回路において、出力端子2本間の貫通動作を防ぐことができる。   According to the present invention, a penetrating operation between two output terminals can be prevented in a scan driver circuit that operates by connecting two output terminals per Y electrode of a plasma display panel.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.

(実施の形態1)
本発明の実施の形態1におけるプラズマディスプレイ装置について、図1〜図9を用いて説明する。
(Embodiment 1)
A plasma display device according to Embodiment 1 of the present invention will be described with reference to FIGS.

図1は、本実施の形態のプラズマディスプレイ装置に搭載されるプラズマディスプレイパネルの構成の一例を示す図である。   FIG. 1 is a diagram showing an example of the configuration of a plasma display panel mounted on the plasma display device of the present embodiment.

プラズマディスプレイパネルは、前面板1と、背面板2から構成される。   The plasma display panel includes a front plate 1 and a back plate 2.

前面板1には、繰り返し放電を行うX電極11、Y電極12が所定の間隔で平行に配置されている。各X,Y電極11,12は片側に隣接する電極と対を成して放電するが、両側に隣接する電極と放電を行う構造もある。また、各X,Y電極11,12は交互に配置されているが、放電を行わない側ではX電極11同士、あるいはY電極12同士が隣接して配置される構造もある。このX,Y電極11,12の電極群は誘電体層13に覆われており、さらにその表面はMgO等の保護層14に覆われている。   On the front plate 1, X electrodes 11 and Y electrodes 12 that repeatedly discharge are arranged in parallel at a predetermined interval. Each of the X and Y electrodes 11 and 12 discharges in pairs with electrodes adjacent to one side, but there is also a structure in which discharge is performed with electrodes adjacent to both sides. Further, although the X and Y electrodes 11 and 12 are alternately arranged, there is a structure in which the X electrodes 11 or the Y electrodes 12 are adjacently arranged on the side where no discharge is performed. The electrode groups of the X and Y electrodes 11 and 12 are covered with a dielectric layer 13, and the surface thereof is further covered with a protective layer 14 such as MgO.

背面板2には、X電極11、Y電極12とほぼ垂直方向にアドレス電極15が配置されており、さらに誘電体層16に覆われている。アドレス電極15の両側には隔壁17が配置され、列方向のセルを区分けしている。さらにアドレス電極15上の誘電体層16および隔壁17の側面には紫外線により励起されて赤(R),緑(G),青(B)の可視光を発生する蛍光体18,19,20が塗布されている。   An address electrode 15 is disposed on the back plate 2 in a direction substantially perpendicular to the X electrode 11 and the Y electrode 12, and is covered with a dielectric layer 16. Partitions 17 are arranged on both sides of the address electrode 15 to partition the cells in the column direction. Further, on the side surfaces of the dielectric layer 16 and the partition wall 17 on the address electrode 15, phosphors 18, 19, and 20 that are excited by ultraviolet rays and generate visible light of red (R), green (G), and blue (B). It has been applied.

この前面板1と背面板2を保護層14と隔壁17が接するように貼り合わせて、Ne−Xe等の放電ガスを封入し、プラズマディスプレイパネルを構成している。なお、行方向のセルを区分けする隔壁を持つ構造もある。   The front plate 1 and the back plate 2 are bonded together so that the protective layer 14 and the partition wall 17 are in contact with each other, and a discharge gas such as Ne—Xe is sealed therein to constitute a plasma display panel. There is also a structure having partition walls that divide cells in the row direction.

図2は、本実施の形態のプラズマディスプレイ装置の構成の一例を示す図である。   FIG. 2 is a diagram illustrating an example of the configuration of the plasma display device according to the present embodiment.

プラズマディスプレイ装置は、前述した前面板1と背面板2を貼り合わせて構成されたプラズマディスプレイパネル3と、X電極駆動回路4、Y電極駆動回路5、アドレス電極駆動回路6、制御回路7、スキャンドライバ回路8などから構成される。   The plasma display device includes a plasma display panel 3 formed by bonding the front plate 1 and the back plate 2, the X electrode drive circuit 4, the Y electrode drive circuit 5, the address electrode drive circuit 6, the control circuit 7, and the scan. The driver circuit 8 is configured.

プラズマディスプレイパネル3は、前述したX電極11、Y電極12、アドレス電極15の各電極群を持ち、隣接するX電極11とY電極12の対によりラインを形成し、アドレス電極15が交差して隔壁17で区分けされた領域に対応してセルが構成される。R,G,Bのセルのセットで画素が構成される。   The plasma display panel 3 includes the above-described electrode groups of the X electrode 11, the Y electrode 12, and the address electrode 15, and a line is formed by a pair of the adjacent X electrode 11 and Y electrode 12, and the address electrode 15 intersects. A cell is configured corresponding to the region divided by the partition wall 17. A pixel is composed of a set of R, G, and B cells.

X電極駆動回路4は、プラズマディスプレイパネル3の複数のX電極11からなる電極群に接続され、これらの電極群に共通に駆動信号を印加して駆動する回路である。   The X electrode drive circuit 4 is connected to an electrode group including a plurality of X electrodes 11 of the plasma display panel 3 and is driven by applying a drive signal in common to these electrode groups.

スキャンドライバ回路8は、プラズマディスプレイパネル3の複数のY電極12からなる電極群に接続され、これらの電極群のそれぞれにアドレス期間に順にスキャンパルスを印加して駆動する回路である。   The scan driver circuit 8 is connected to an electrode group composed of a plurality of Y electrodes 12 of the plasma display panel 3, and is driven by applying a scan pulse to each of these electrode groups in order during an address period.

Y電極駆動回路5は、プラズマディスプレイパネル3の複数のY電極12からなる電極群に接続され、これらの電極群に共通にリセット期間およびサステイン期間に駆動信号を印加して駆動する回路である。   The Y electrode drive circuit 5 is connected to an electrode group composed of a plurality of Y electrodes 12 of the plasma display panel 3 and is driven by applying a drive signal to these electrode groups in a reset period and a sustain period in common.

アドレス電極駆動回路6は、プラズマディスプレイパネル3の複数のアドレス電極15からなる電極群に接続され、これらの電極群のそれぞれにアドレス期間にスキャンパルスに同期してアドレスパルスを印加して駆動する回路である。なお、アドレス電極駆動回路6は、プラズマディスプレイパネル3の上下両側に配置されることもある。   The address electrode drive circuit 6 is connected to an electrode group composed of a plurality of address electrodes 15 of the plasma display panel 3, and is driven by applying an address pulse to each of these electrode groups in synchronization with a scan pulse during an address period. It is. The address electrode drive circuit 6 may be disposed on both the upper and lower sides of the plasma display panel 3.

制御回路7は、X電極駆動回路4、Y電極駆動回路5、アドレス電極駆動回路6を制御するために、X電極駆動回路4、Y電極駆動回路5、アドレス電極駆動回路6にそれぞれ接続されている。この制御回路7は、表示データ制御部、スキャンドライバ制御部、表示/電力制御部などから構成され、外部から表示データ、クロック信号、垂直同期信号などが供給される。この制御回路7は、CPUを備えており、上記の各部はハードウェアやCPUによるソフトウェアで実現される。   The control circuit 7 is connected to the X electrode drive circuit 4, the Y electrode drive circuit 5, and the address electrode drive circuit 6 to control the X electrode drive circuit 4, the Y electrode drive circuit 5, and the address electrode drive circuit 6, respectively. Yes. The control circuit 7 includes a display data control unit, a scan driver control unit, a display / power control unit, and the like, and is supplied with display data, a clock signal, a vertical synchronization signal, and the like from outside. The control circuit 7 includes a CPU, and each of the above parts is realized by hardware or software by the CPU.

図3は、1フィールドの構成の一例を示す図である。図3では、1画像(1フィールド:1/60sec)の画を表示する際の駆動方式を示し、アドレス・表示分離方式の一例である。   FIG. 3 is a diagram illustrating an example of the configuration of one field. FIG. 3 shows a driving method for displaying an image of one image (one field: 1/60 sec), and is an example of an address / display separation method.

1フィールドは、複数(本例では10サブフィールド21〜30)のサブフィールドにより構成される。各サブフィールドは、リセット期間31とアドレス期間32とサステイン期間33よりなる。リセット期間31では続くアドレス期間32の放電を援助する目的でセル内の電荷の制御を行い、アドレス期間32では発光させるセルを決定する放電を行う。続くサステイン期間33では繰り返し放電を行い、セルを発光させる。   One field is composed of a plurality of (10 subfields 21 to 30 in this example) subfields. Each subfield includes a reset period 31, an address period 32, and a sustain period 33. In the reset period 31, the charge in the cell is controlled for the purpose of assisting the discharge in the subsequent address period 32, and in the address period 32, the discharge for determining the cell to emit light is performed. In the subsequent sustain period 33, discharge is repeatedly performed to cause the cell to emit light.

図4は、前述したスキャンドライバ回路に適用しているドライバICの基本構成の一例を示す図である。   FIG. 4 is a diagram illustrating an example of a basic configuration of a driver IC applied to the scan driver circuit described above.

ドライバIC41は、外部からの制御信号によって高圧のスキャンパルスを発生させるため、低圧電源のロジック部と、100V以上の高耐圧電源のドライバ部で構成されている。以下においては、一例として、68ビット出力を有し、68ビットスキャンのドライバICを使用するものとして説明する。   The driver IC 41 includes a logic unit of a low voltage power source and a driver unit of a high voltage power source of 100 V or higher in order to generate a high voltage scan pulse by an external control signal. In the following description, it is assumed that a 68-bit scan driver IC is used as an example.

ドライバIC41は、クロック信号CLKに応じて入力データDAを順にシフトする68ビットのシフトレジスタSRと、ラッチ制御信号LATに応じてシフトレジスタSRの出力をラッチする68ビットのラッチ回路LTと、68ビット対応の68個の各出力に応じて駆動信号を出力する68個のドライバ部DVなどから構成される。各ドライバ部DVは、トランジスタ対からなり、その各出力と高耐圧電源VHおよびGNDの間にダイオードが接続されている。この各ドライバ部DVの各出力DVO1〜DVO68は、ドライバIC41の各出力端子(OUT1〜OUT68)に接続されている。   The driver IC 41 includes a 68-bit shift register SR that sequentially shifts the input data DA according to the clock signal CLK, a 68-bit latch circuit LT that latches the output of the shift register SR according to the latch control signal LAT, and 68 bits. It consists of 68 driver units DV that output drive signals in accordance with the corresponding 68 outputs. Each driver portion DV is composed of a transistor pair, and a diode is connected between each output of the driver portion DV and the high withstand voltage power sources VH and GND. Each output DVO1 to DVO68 of each driver unit DV is connected to each output terminal (OUT1 to OUT68) of the driver IC 41.

なお、図4において、OCはドライバ部DVの出力制御信号、CLRはシフトレジストSRのリセット信号、A/(/B)はシフトレジストSRのデータシフト方向入力制御信号、DBはデータ信号、VDDは低圧電源をそれぞれ示す。   In FIG. 4, OC is an output control signal for the driver unit DV, CLR is a reset signal for the shift resist SR, A / (/ B) is a data shift direction input control signal for the shift resist SR, DB is a data signal, and VDD is Each low-voltage power supply is shown.

このドライバIC41において、低圧電源のロジック部では、画像信号処理LSIからシリアル入力されたデータDAを68ビットのシフトレジスタSRでクロック信号CLKに同期して1ビットずつシフトする。これらのシフトレジスタSRからの68チャンネルの出力ビットは、それぞれラッチ回路LTを通じて高耐圧電源のドライバ部DVへ接続されており、シフトレジストSRのシフト動作に応じて、各チャンネル出力よりスキャンパルスとして出力する。   In the driver IC 41, in the logic unit of the low-voltage power supply, the data DA serially input from the image signal processing LSI is shifted bit by bit by the 68-bit shift register SR in synchronization with the clock signal CLK. The 68-channel output bits from the shift register SR are connected to the driver unit DV of the high voltage power supply through the latch circuit LT, and are output as scan pulses from the respective channel outputs in accordance with the shift operation of the shift resist SR. To do.

図5は、アドレス期間およびサステイン期間の駆動波形(a)と、この駆動波形のタイミングにおけるドライバ部の動作(b)(c)の一例を示す図である。ドライバ部の動作は、出力制御信号OCを用いて動作制御を行っている。   FIG. 5 is a diagram illustrating an example of the drive waveform (a) in the address period and the sustain period and the operation (b) and (c) of the driver unit at the timing of the drive waveform. The operation of the driver unit is controlled using the output control signal OC.

アドレス期間の開始時に、出力制御信号OCが投入され、ドライバ部DVのH側のトランジスタがON、L側のトランジスタがOFFとなり、全出力に高耐圧電圧(VH)が投入される((1)の状態)。アドレス期間中は、ほとんどのドライバ部DVがVHであるが1チャンネルのドライバ部だけGND((2)の状態)になり、スキャンパルスを出力する。スキャンパルス発生後は、アドレス期間の終了時までVHが出力する((3)の状態)。ここでは、順次にスキャンラインが移行し、各チャンネルに1つのスキャンパルスを出力する。   At the start of the address period, the output control signal OC is turned on, the H side transistor of the driver section DV is turned on, the L side transistor is turned off, and a high withstand voltage (VH) is inputted to all outputs ((1) State). During the address period, most driver sections DV are at VH, but only one channel driver section is in GND (state (2)) and outputs a scan pulse. After the scan pulse is generated, VH is output until the end of the address period (state (3)). Here, the scan lines are sequentially shifted, and one scan pulse is output for each channel.

アドレス期間の終了時は、ドライバ部DVのH側のトランジスタがOFF、L側のトランジスタがONとなり、VHが遮断動作状態となり、GNDが出力される。   At the end of the address period, the H-side transistor of the driver section DV is turned off, the L-side transistor is turned on, VH is turned off, and GND is output.

アドレス期間以外は、出力制御信号OCが遮断となり、ドライバ部DVのH側のトランジスタがOFF、L側のトランジスタがONとなる。サステイン期間では、ドライバ部DVのGND端子に接続された電源回路から正負のサステイン電圧が供給され、ダイオードを通じてサステインパルスを出力する((4)と(5)の状態)。   Outside the address period, the output control signal OC is cut off, the H-side transistor of the driver section DV is turned off, and the L-side transistor is turned on. In the sustain period, positive and negative sustain voltages are supplied from the power supply circuit connected to the GND terminal of the driver unit DV, and a sustain pulse is output through the diode (states (4) and (5)).

図6は、前述したドライバICの出力端子とY電極の接続構成の一例を示す図である。   FIG. 6 is a diagram illustrating an example of a connection configuration between the output terminal of the driver IC and the Y electrode described above.

ドライバIC41は、プラズマディスプレイパネル3のY電極1本当たりに出力端子2本を接続して動作する構成からなる。すなわち、ドライバIC41の出力端子2本のOUT1とOUT2がY電極1本のY1に接続されている。以降同様に、OUT3とOUT4がY2に、・・・、OUT67とOUT68がY34に接続されている。   The driver IC 41 is configured to operate by connecting two output terminals per Y electrode of the plasma display panel 3. That is, two output terminals OUT1 and OUT2 of the driver IC 41 are connected to Y1 of one Y electrode. Similarly, OUT3 and OUT4 are connected to Y2,..., OUT67 and OUT68 are connected to Y34.

図7は従来技術を説明するための図であり、ドライバ部におけるアドレス期間の貫通動作の一例を示す図である。   FIG. 7 is a diagram for explaining the prior art, and is a diagram illustrating an example of a penetrating operation in an address period in the driver unit.

スキャンドライバ回路8のドライバICでは、出力端子2本を接続させた状態において、正常動作時は出力端子2本が同じタイミングで動き、出力端子OUT1のH側のトランジスタがOFF、L側のトランジスタがONの場合、同様に出力端子OUT2もH側のトランジスタがOFF、L側のトランジスタがONとなる。逆に、出力端子OUT1のH側のトランジスタがON、L側のトランジスタがOFFとなれば、出力端子OUT2のH側、L側のトランジスタも同様である。   In the driver IC of the scan driver circuit 8, with two output terminals connected, during normal operation, the two output terminals move at the same timing, the H side transistor of the output terminal OUT1 is OFF, and the L side transistor is OFF. In the case of ON, similarly for the output terminal OUT2, the H-side transistor is OFF and the L-side transistor is ON. Conversely, if the H-side transistor of the output terminal OUT1 is ON and the L-side transistor is OFF, the same applies to the H-side and L-side transistors of the output terminal OUT2.

しかし、ノイズなどにより制御信号が誤動作した場合に、出力端子2本が異なるタイミングで動くことがある。たとえば誤動作により、図7に示すように、出力端子OUT1のH側のトランジスタがOFF、L側のトランジスタがONとなり、出力端子OUT2のH側のトランジスタがON、L側のトランジスタがOFFとなった場合に、高耐圧電源VHから、出力端子OUT2のH側のトランジスタおよび出力端子OUT1のL側のトランジスタを通じて、GNDに至る経路で貫通電流が流れる。このように、出力端子OUT1とOUT2の間に貫通電流が流れると、出力端子2本間で貫通動作となり、スキャンドライバ回路8の破壊に至る恐れがある。   However, when the control signal malfunctions due to noise or the like, the two output terminals may move at different timings. For example, due to a malfunction, as shown in FIG. 7, the H-side transistor of the output terminal OUT1 is turned OFF, the L-side transistor is turned ON, the H-side transistor of the output terminal OUT2 is turned ON, and the L-side transistor is turned OFF. In this case, a through current flows from the high-voltage power supply VH through the H-side transistor of the output terminal OUT2 and the L-side transistor of the output terminal OUT1 along the path to GND. As described above, when a through current flows between the output terminals OUT1 and OUT2, the through operation is performed between the two output terminals, and the scan driver circuit 8 may be destroyed.

そこで、本実施の形態では、Y電極1本当たりに出力端子2本を接続して動作させるスキャンドライバ回路8において、出力端子2本間の貫通動作を防ぐことができるように、出力端子2本を1本の動作信号を用いて動作させる構成としたものである。   Therefore, in the present embodiment, in the scan driver circuit 8 that operates by connecting two output terminals per Y electrode, the two output terminals are arranged so as to prevent a through operation between the two output terminals. It is configured to operate using a single operation signal.

図8は、出力端子2本間の貫通動作を防ぐことができる、スキャンドライバ回路のドライバICの構成の一例を示す図である。   FIG. 8 is a diagram illustrating an example of a configuration of a driver IC of a scan driver circuit that can prevent a through operation between two output terminals.

ドライバIC41は、前述(図4)したように、クロック信号に応じて入力データを順にシフトするシフトレジスタSRと、ラッチ制御信号LATに応じてシフトレジスタSRの出力をラッチするラッチ回路LTと、ラッチ回路LTの各出力に応じて駆動信号を出力するドライバ部DVと、ドライバ部DVからの駆動信号を出力する出力端子OUT1〜OUT68とを有して構成される。   As described above (FIG. 4), the driver IC 41 includes a shift register SR that sequentially shifts input data according to a clock signal, a latch circuit LT that latches an output of the shift register SR according to a latch control signal LAT, A driver unit DV that outputs a drive signal in accordance with each output of the circuit LT and output terminals OUT1 to OUT68 that output a drive signal from the driver unit DV are configured.

このドライバIC41においては、特に、ラッチ回路LTとドライバ部DVとの間で、隣接する2本ずつの回路配線を結線させて、出力端子2本を1本の動作信号を用いて動作させている。すなわち、ラッチ回路LTの出力LTO1,LTO2とドライバ部DVの入力DVI1,DVI2との接続において、出力LTO1の回路配線を切断して、出力LTO2の回路配線を入力DVI1とDVI2に結線する。以降同様に、出力LTO3の回路配線を切断して出力LTO4の回路配線を入力DVI3とDVI4に、・・・、出力LTO67の回路配線を切断して出力LTO68の回路配線を入力DVI67とDVI68に結線する。   In this driver IC 41, in particular, two adjacent circuit wirings are connected between the latch circuit LT and the driver unit DV, and the two output terminals are operated using one operation signal. . That is, in the connection between the outputs LTO1 and LTO2 of the latch circuit LT and the inputs DVI1 and DVI2 of the driver unit DV, the circuit wiring of the output LTO1 is cut and the circuit wiring of the output LTO2 is connected to the inputs DVI1 and DVI2. Similarly, the circuit wiring of the output LTO3 is cut and the circuit wiring of the output LTO4 is connected to the inputs DVI3 and DVI4,..., And the circuit wiring of the output LTO67 is cut and the circuit wiring of the output LTO68 is connected to the inputs DVI67 and DVI68. To do.

これにより、ドライバ部DVにおいては、出力端子OUT1のH側のトランジスタがONでL側のトランジスタがOFFの時は、出力端子OUT2のH側のトランジスタがONでL側のトランジスタがOFFとなり、逆の場合も、出力端子OUT1のH側のトランジスタがOFFでL側のトランジスタがONの時は、出力端子OUT2のH側のトランジスタがOFFでL側のトランジスタがONとなるので、出力端子OUT1のトランジスタと出力端子OUT2のトランジスタ間で貫通電流が流れることがない。他の出力端子OUT3とOUT4の間、・・・、出力端子OUT67とOUT68の間でも同様に、貫通電流が流れることがない。   Thus, in the driver section DV, when the H side transistor of the output terminal OUT1 is ON and the L side transistor is OFF, the H side transistor of the output terminal OUT2 is ON and the L side transistor is OFF, In this case, when the H side transistor of the output terminal OUT1 is OFF and the L side transistor is ON, the H side transistor of the output terminal OUT2 is OFF and the L side transistor is ON. No through current flows between the transistor and the transistor at the output terminal OUT2. Similarly, no through current flows between the other output terminals OUT3 and OUT4, and between the output terminals OUT67 and OUT68.

従って、本実施の形態によれば、スキャンドライバ回路8の内部の回路配線を、出力端子2本が異なるタイミングで動くことがないように、ラッチ回路LTとドライバ部DVとの間で、隣接する2本ずつの回路配線を結線させて、出力端子2本を1本の動作信号を用いて動作させることで、出力端子2本間の貫通動作を防ぐことができる。   Therefore, according to the present embodiment, the circuit wiring inside the scan driver circuit 8 is adjacent between the latch circuit LT and the driver unit DV so that the two output terminals do not move at different timings. By connecting two circuit wirings and operating two output terminals using one operation signal, a through operation between the two output terminals can be prevented.

(実施の形態2)
本発明の実施の形態2におけるプラズマディスプレイ装置について、図9を用いて説明する。
(Embodiment 2)
A plasma display apparatus according to Embodiment 2 of the present invention will be described with reference to FIG.

本実施の形態のプラズマディスプレイ装置において、プラズマディスプレイパネルの構成、プラズマディスプレイ装置の構成、1フィールドの構成、ドライバICの基本構成および端子構成などは、前記実施の形態1の図1〜図6と同様であるので、ここでの説明は省略する。本実施の形態においては、前記実施の形態1と異なるスキャンドライバ回路のドライバICの構成について以下に説明する。   In the plasma display device of the present embodiment, the configuration of the plasma display panel, the configuration of the plasma display device, the configuration of one field, the basic configuration of the driver IC, the terminal configuration, and the like are the same as those in FIGS. Since it is the same, description here is abbreviate | omitted. In the present embodiment, the configuration of a driver IC of a scan driver circuit different from that of the first embodiment will be described below.

図9は、本実施の形態のプラズマディスプレイ装置において、スキャンドライバ回路のドライバICの構成の一例を示す図である。   FIG. 9 is a diagram showing an example of the configuration of the driver IC of the scan driver circuit in the plasma display device of the present embodiment.

ドライバIC41は、シフトレジスタSR、ラッチ回路LT、ドライバ部DV、出力端子OUT1〜OUT68を有して構成され、特に本実施の形態では、前記実施の形態1のラッチ回路LTとドライバ部DVとの間に代えて、シフトレジスタSRとラッチ回路LTとの間で、隣接する2本ずつの回路配線を結線させて、出力端子2本を1本の動作信号を用いて動作させている。   The driver IC 41 includes a shift register SR, a latch circuit LT, a driver unit DV, and output terminals OUT1 to OUT68. In this embodiment, in particular, the latch circuit LT of the first embodiment and the driver unit DV are connected to each other. Instead, two adjacent circuit wirings are connected between the shift register SR and the latch circuit LT, and the two output terminals are operated using one operation signal.

すなわち、シフトレジスタSRの出力SRO1,SRO2とラッチ回路LTの入力LTI1,LTI2との接続において、出力SRO1の回路配線を切断して、出力SRO2の回路配線を入力LTI1とLTI2に結線する。以降同様に、出力SRO3の回路配線を切断して出力SRO4の回路配線を入力LTI3とLTI4に、・・・、出力SRO67の回路配線を切断して出力SRO68の回路配線を入力LTI67とLTI68に結線する。   That is, in connecting the outputs SRO1 and SRO2 of the shift register SR and the inputs LTI1 and LTI2 of the latch circuit LT, the circuit wiring of the output SRO1 is cut and the circuit wiring of the output SRO2 is connected to the inputs LTI1 and LTI2. Thereafter, similarly, the circuit wiring of the output SRO3 is cut and the circuit wiring of the output SRO4 is connected to the inputs LTI3 and LTI4,... To do.

従って、本実施の形態によれば、シフトレジスタSRとラッチ回路LTとの間で、隣接する2本ずつの回路配線を結線させて、出力端子2本を1本の動作信号を用いて動作させることで、前記実施の形態1と同様に、ドライバIC41のドライバ部DVにおいてトランジスタ間で貫通電流が流れることがないので、出力端子2本間の貫通動作を防ぐことができる。   Therefore, according to the present embodiment, two adjacent circuit wirings are connected between the shift register SR and the latch circuit LT, and the two output terminals are operated using one operation signal. Thus, as in the first embodiment, since no through current flows between the transistors in the driver portion DV of the driver IC 41, the through operation between the two output terminals can be prevented.

(実施の形態3)
本発明の実施の形態3におけるプラズマディスプレイ装置について、図10を用いて説明する。
(Embodiment 3)
A plasma display device according to Embodiment 3 of the present invention will be described with reference to FIG.

本実施の形態のプラズマディスプレイ装置においても、プラズマディスプレイパネルの構成、プラズマディスプレイ装置の構成、1フィールドの構成、ドライバICの基本構成および端子構成などは、前記実施の形態1の図1〜図6と同様であるので、ここでの説明は省略する。本実施の形態においても、前記実施の形態1と異なるスキャンドライバ回路のドライバICの構成について以下に説明する。   Also in the plasma display device of the present embodiment, the configuration of the plasma display panel, the configuration of the plasma display device, the configuration of one field, the basic configuration of the driver IC, the terminal configuration, and the like are shown in FIGS. The description here is omitted. Also in the present embodiment, the configuration of the driver IC of the scan driver circuit different from the first embodiment will be described below.

図10は、本実施の形態のプラズマディスプレイ装置において、スキャンドライバ回路のドライバICの構成の一例を示す図である。   FIG. 10 is a diagram showing an example of the configuration of the driver IC of the scan driver circuit in the plasma display device of the present embodiment.

ドライバIC41は、シフトレジスタSR、ラッチ回路LT、ドライバ部DV、出力端子OUT1〜OUT68を有して構成され、特に本実施の形態では、前記実施の形態1のラッチ回路LTとドライバ部DVとの間に代えて、ドライバ部DVと出力端子OUT1〜OUT68との間で、隣接する2本ずつの回路配線を結線させて、出力端子2本を1本の動作信号を用いて動作させている。   The driver IC 41 includes a shift register SR, a latch circuit LT, a driver unit DV, and output terminals OUT1 to OUT68. In this embodiment, in particular, the latch circuit LT of the first embodiment and the driver unit DV are connected to each other. Instead, two adjacent circuit wirings are connected between the driver portion DV and the output terminals OUT1 to OUT68, and the two output terminals are operated using one operation signal.

すなわち、ドライバ部DVの出力DVO1,DVO2と出力端子OUT1,OUT2との接続において、出力DVO1の回路配線を切断して、出力DVO2の回路配線を出力端子OUT1とOUT2に結線する。以降同様に、出力DVO3の回路配線を切断して出力DVO4の回路配線を出力端子OUT3とOUT4に、・・・、出力DVO67の回路配線を切断して出力DVO68の回路配線を出力端子OUT67とOUT68に結線する。   That is, in the connection between the outputs DVO1 and DVO2 of the driver unit DV and the output terminals OUT1 and OUT2, the circuit wiring of the output DVO1 is cut and the circuit wiring of the output DVO2 is connected to the output terminals OUT1 and OUT2. Thereafter, similarly, the circuit wiring of the output DVO3 is cut and the circuit wiring of the output DVO4 is cut to the output terminals OUT3 and OUT4,... Connect to.

従って、本実施の形態によれば、ドライバ部DVと出力端子OUT1〜OUT68との間で、隣接する2本ずつの回路配線を結線させて、出力端子2本を1本の動作信号を用いて動作させることで、前記実施の形態1と同様に、ドライバIC41のドライバ部DVにおいてトランジスタ間で貫通電流が流れることがないので、出力端子2本間の貫通動作を防ぐことができる。   Therefore, according to the present embodiment, two adjacent circuit wirings are connected between the driver unit DV and the output terminals OUT1 to OUT68, and two output terminals are used using one operation signal. By operating, the through current does not flow between the transistors in the driver portion DV of the driver IC 41 as in the first embodiment, so that the through operation between the two output terminals can be prevented.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

たとえば、前記実施の形態1〜3においては、隣接する2本ずつの回路配線のうち、奇数信号の回路配線を切断して偶数信号の回路配線を結線する例を説明したが、逆に、偶数信号の回路配線を切断して奇数信号の回路配線を結線することも可能である。   For example, in the first to third embodiments, the example in which the odd-numbered circuit wiring is cut and connected to the even-numbered circuit wiring among the two adjacent circuit wirings has been described. It is also possible to cut the circuit wiring of the signal and connect the circuit wiring of the odd signal.

また、本発明においては、回路配線を切断する部分は、その部分の回路配線を始めから形成しないことも可能である。さらには、その回路配線を切断する部分の回路部品も始めから搭載しないことも可能であり、この場合にはスキャンドライバ回路のドライバICの小型化が可能となる。   Further, in the present invention, it is also possible not to form the circuit wiring for the portion where the circuit wiring is cut from the beginning. Furthermore, it is possible not to mount the circuit component for cutting the circuit wiring from the beginning. In this case, the driver IC of the scan driver circuit can be downsized.

また、本発明は、回路配線を切断したり、その部分の回路配線を始めから形成しないこととする場合に限らず、ラッチ回路とドライバ部との間、シフトレジスタとラッチ回路との間、または、ドライバ部と出力端子との間で、スイッチなどの選択手段を設け、この選択手段で隣接する2本ずつの回路配線の一方を選択させて、出力端子2本を1本の動作信号を用いて動作させることも可能である。   In addition, the present invention is not limited to the case where the circuit wiring is cut or the circuit wiring of the portion is not formed from the beginning, but between the latch circuit and the driver unit, between the shift register and the latch circuit, or A selection means such as a switch is provided between the driver unit and the output terminal, and one of the two adjacent circuit wirings is selected by the selection means, and one output signal is used for the two output terminals. It is also possible to operate.

本発明は、プラズマディスプレイ装置に関し、特に、プラズマディスプレイパネルのY電極1本当たりに出力端子2本を接続して動作させるスキャンドライバ回路に利用可能である。   The present invention relates to a plasma display device, and is particularly applicable to a scan driver circuit that operates by connecting two output terminals per Y electrode of a plasma display panel.

本発明の実施の形態1のプラズマディスプレイ装置に搭載されるプラズマディスプレイパネルの構成の一例を示す図である。It is a figure which shows an example of a structure of the plasma display panel mounted in the plasma display apparatus of Embodiment 1 of this invention. 本発明の実施の形態1のプラズマディスプレイ装置の構成の一例を示す図である。It is a figure which shows an example of a structure of the plasma display apparatus of Embodiment 1 of this invention. 本発明の実施の形態1のプラズマディスプレイ装置において、1フィールドの構成の一例を示す図である。It is a figure which shows an example of a structure of 1 field in the plasma display apparatus of Embodiment 1 of this invention. 本発明の実施の形態1のプラズマディスプレイ装置において、スキャンドライバ回路に適用しているドライバICの基本構成の一例を示す図である。In the plasma display apparatus of Embodiment 1 of this invention, it is a figure which shows an example of the basic composition of the driver IC applied to the scan driver circuit. 本発明の実施の形態1のプラズマディスプレイ装置において、(a)〜(c)はアドレス期間およびサステイン期間の駆動波形と、この駆動波形のタイミングにおけるドライバ部の動作の一例を示す図である。In the plasma display device according to the first embodiment of the present invention, (a) to (c) are diagrams showing an example of drive waveforms in the address period and the sustain period and the operation of the driver unit at the timing of the drive waveforms. 本発明の実施の形態1のプラズマディスプレイ装置において、ドライバICの出力端子とY電極の接続構成の一例を示す図である。In the plasma display apparatus of Embodiment 1 of this invention, it is a figure which shows an example of the connection structure of the output terminal of driver IC, and a Y electrode. 従来技術のプラズマディスプレイ装置において、ドライバ部におけるアドレス期間の貫通動作の一例を示す図である。It is a figure which shows an example of the penetration operation | movement of the address period in a driver part in the plasma display apparatus of a prior art. 本発明の実施の形態1のプラズマディスプレイ装置において、出力端子2本間の貫通動作を防ぐことができる、スキャンドライバ回路のドライバICの構成の一例を示す図である。In the plasma display apparatus of Embodiment 1 of this invention, it is a figure which shows an example of a structure of driver IC of a scan driver circuit which can prevent the penetration operation between two output terminals. 本発明の実施の形態2のプラズマディスプレイ装置において、出力端子2本間の貫通動作を防ぐことができる、スキャンドライバ回路のドライバICの構成の一例を示す図である。In the plasma display apparatus of Embodiment 2 of this invention, it is a figure which shows an example of a structure of driver IC of a scan driver circuit which can prevent the penetration operation between two output terminals. 本発明の実施の形態3のプラズマディスプレイ装置において、出力端子2本間の貫通動作を防ぐことができる、スキャンドライバ回路のドライバICの構成の一例を示す図である。It is a figure which shows an example of a structure of driver IC of a scan driver circuit which can prevent the penetration operation between two output terminals in the plasma display apparatus of Embodiment 3 of this invention.

符号の説明Explanation of symbols

1…前面板、2…背面板、3…プラズマディスプレイパネル、4…X電極駆動回路、5…Y電極駆動回路、6…アドレス電極駆動回路、7…制御回路、8…スキャンドライバ回路、
11…X電極、12…Y電極、13…誘電体層、14…保護層、15…アドレス電極、16…誘電体層、17…隔壁、18〜20…蛍光体、
21〜30…サブフィールド、31…リセット期間、32…アドレス期間、33…サステイン期間、
41…ドライバIC、
SR…シフトレジスタ、LT…ラッチ回路、DV…ドライバ部、OUT1〜OUT68…出力端子。
DESCRIPTION OF SYMBOLS 1 ... Front plate, 2 ... Back plate, 3 ... Plasma display panel, 4 ... X electrode drive circuit, 5 ... Y electrode drive circuit, 6 ... Address electrode drive circuit, 7 ... Control circuit, 8 ... Scan driver circuit,
DESCRIPTION OF SYMBOLS 11 ... X electrode, 12 ... Y electrode, 13 ... Dielectric layer, 14 ... Protective layer, 15 ... Address electrode, 16 ... Dielectric layer, 17 ... Partition, 18-20 ... Phosphor,
21-30 ... subfield, 31 ... reset period, 32 ... address period, 33 ... sustain period,
41 ... Driver IC,
SR: shift register, LT: latch circuit, DV: driver unit, OUT1 to OUT68: output terminal.

Claims (2)

プラズマディスプレイパネルと、前記プラズマディスプレイパネルの複数のX電極に共通に駆動信号を印加して駆動するX電極駆動回路と、前記プラズマディスプレイパネルの複数のY電極のそれぞれにアドレス期間に順にスキャンパルスを印加して駆動するスキャンドライバ回路と、前記プラズマディスプレイパネルの複数のY電極に共通にリセット期間およびサステイン期間に駆動信号を印加して駆動するY電極駆動回路と、前記プラズマディスプレイパネルの複数のアドレス電極のそれぞれにアドレス期間に前記スキャンパルスに同期してアドレスパルスを印加して駆動するアドレス電極駆動回路とを有し、
前記スキャンドライバ回路は、クロック信号に応じて入力データを順にシフトするシフトレジスタと、ラッチ制御信号に応じて前記シフトレジスタの出力をラッチするラッチ回路と、前記ラッチ回路の各出力に応じて駆動信号を出力するドライバ部と、前記ドライバ部からの駆動信号を出力する出力端子とを有し、
前記ラッチ回路の隣接する2本の入力側の配線を結線すると共に、
結線された前記2本の入力側の配線と、前記シフトレジスタからの隣接する2本の出力側の配線の一方とを接続し、
前記ラッチ回路の前記2本の入力側の配線に対応する、前記ラッチ回路からの2本の出力側の配線の各々の配線を、前記ドライバ部の隣接する2本の入力側の配線に接続し、
前記ドライバ部の前記2本の入力側の配線に対応する前記ドライバ部の隣接する2個の前記出力端子を、前記プラズマディスプレイパネルの前記Y電極の1本に接続するように構成することを特徴とするプラズマディスプレイ装置。
A scan pulse is sequentially applied to each of the plasma display panel, an X electrode driving circuit that is driven by applying a driving signal in common to the plurality of X electrodes of the plasma display panel, and each of the plurality of Y electrodes of the plasma display panel. A scan driver circuit that is driven by application, a Y electrode drive circuit that is driven by applying a drive signal during a reset period and a sustain period in common to a plurality of Y electrodes of the plasma display panel, and a plurality of addresses of the plasma display panel Each of the electrodes has an address electrode drive circuit that is driven by applying an address pulse in synchronization with the scan pulse in an address period,
The scan driver circuit includes a shift register that sequentially shifts input data according to a clock signal, a latch circuit that latches an output of the shift register according to a latch control signal, and a drive signal according to each output of the latch circuit A driver unit that outputs the output signal, and an output terminal that outputs a drive signal from the driver unit,
Connecting two adjacent wirings on the input side of the latch circuit;
Connecting the two connected wirings on the input side and one of the two adjacent output wirings from the shift register;
Each of the two output-side wires from the latch circuit corresponding to the two input-side wires of the latch circuit is connected to two adjacent input-side wires of the driver section. ,
The two adjacent output terminals of the driver unit corresponding to the two input-side wirings of the driver unit are connected to one of the Y electrodes of the plasma display panel. A plasma display device.
請求項1記載のプラズマディスプレイ装置において、
前記ドライバ部は、前記ラッチ回路からの出力側の配線数に対応した複数の駆動部を有し、
前記複数の駆動部の各々は、直列に接続された第1及び第2のスイッチング素子と、前記第1のスイッチング素子と並行に接続された第1のダイオードと、前記第2のスイッチング素子と並行に接続された第2のダイオードとを有し、
前記第1のスイッチング素子の低電位側端子と前記第2のスイッチング素子の高電位側端子との接続ノードが前記出力端子に接続されることを特徴とするプラズマディスプレイ装置。
The plasma display device according to claim 1, wherein
The driver unit has a plurality of driving units corresponding to the number of wirings on the output side from the latch circuit,
Each of the plurality of driving units includes first and second switching elements connected in series, a first diode connected in parallel with the first switching element, and parallel to the second switching element. A second diode connected to
A plasma display apparatus, wherein a connection node between a low potential side terminal of the first switching element and a high potential side terminal of the second switching element is connected to the output terminal .
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