JP5049159B2 - Fading simulator - Google Patents

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  • Monitoring And Testing Of Transmission In General (AREA)

Description

本発明は、入力信号に対して伝送路を模擬する処理を施して出力する信号処理部を有するフェージングシミュレータにおいて、信号処理部に対するパラメータや機能の変更の際に、信号を途切れさせることなく、且つ入出力間における時間関係を保持できるようにするための技術に関する。   The present invention provides a fading simulator having a signal processing unit that performs processing for simulating a transmission path on an input signal and outputs the signal without interrupting the signal when changing parameters or functions for the signal processing unit, and The present invention relates to a technique for maintaining a time relationship between input and output.

電波によって通信を行うシステムでは、数々の伝搬路を想定して、端末機や受信機等の動作を試験する必要がある。   In a system that communicates using radio waves, it is necessary to test the operation of a terminal, a receiver, etc. assuming a number of propagation paths.

このような試験のために、従来から図５に示すように、信号発生器１１から出力された信号をフェージングシミュレータ１２に与えて、遅延処理、フェージング付加処理、減衰処理等、特性が変化する伝送路を模擬する処理を施し、この処理で得られた信号を被測定物１に与え、伝送路の特性変化に対して被測定物１で復調されるデータの誤り率等がどのように変化するかを調べる方法が採用されている。   For such a test, conventionally, as shown in FIG. 5, the signal output from the signal generator 11 is applied to the fading simulator 12, and transmission whose characteristics change such as delay processing, fading addition processing, attenuation processing, etc. A process for simulating the path is performed, the signal obtained by this process is given to the device under test 1, and the error rate of the data demodulated by the device under test 1 changes with respect to the change in the characteristics of the transmission path. The method of checking whether or not is adopted.

なお、上記の試験に用いるフェージングシミュレータとしては、例えば次の特許文献１に開示されている。   In addition, as a fading simulator used for said test, it is disclosed by the following patent document 1, for example.

特開平１１−２８１６９７号公報Japanese Patent Laid-Open No. 11-281697

上記試験に用いられるフェージングシミュレータ１２は、パラメータや機能変更ができるように構成されているが、被測定物１が携帯電話やデジタル放送波の受信機等のようなデジタル変調方式の電波を受信する機器の場合、入力信号を連続的に受信してデータ復調を行っているため、その一連のデータ復調が行われているときに、フェージングシミュレータ１２のパラメータや機能変更により、信号の瞬断が発生したり、時間的なずれが発生すると、データ復調を正常に行えずに、同期の取り直し処理等を行ってから復調処理を再開しなければならず、測定に多くの無駄な時間を費やすことになる。   The fading simulator 12 used for the test is configured so that parameters and functions can be changed, but the DUT 1 receives digital modulation radio waves such as a mobile phone or a digital broadcast wave receiver. In the case of equipment, the input signal is continuously received and data demodulation is performed. Therefore, when the series of data demodulation is performed, a signal interruption occurs due to a change in parameters and functions of the fading simulator 12. If there is a time lag, data demodulation cannot be performed normally, and re-synchronization processing must be performed after demodulation is resumed, resulting in a lot of wasted time for measurement. Become.

また、携帯電話のように呼設定処理で通話可能な状態にするシステムの場合、パラメータ変更時に呼の切断が発生してしまい、再度呼設定処理を行わないと試験が行えない。   Further, in the case of a system that enables a call by a call setting process such as a mobile phone, the call is disconnected when the parameter is changed, and the test cannot be performed unless the call setting process is performed again.

この問題を解決する方法として、フェージングシミュレータのパラメータ等を変更する際に、信号をバイパスさせて信号の途切れをなくす方法が考えられる。   As a method of solving this problem, there is a method of eliminating the signal interruption by bypassing the signal when changing the parameters of the fading simulator.

しかしながら、フェージングシミュレータ内での遅延処理、フェージング付加処理、減衰処理などによる信号遅延があり、単純なバイパス処理では信号のずれが発生してしまう。   However, there is a signal delay due to delay processing, fading addition processing, attenuation processing, and the like in the fading simulator, and signal deviation occurs in simple bypass processing.

また、信号のバイパス経路に固定の遅延を設けて上記各処理の遅延に合わせることも考えられるが、上記各処理を行う部分の構成は、模擬する伝搬路により大きく変更され、それに伴って遅延量が大幅に変化するので対応困難である。   In addition, it is conceivable to provide a fixed delay in the signal bypass path to match the delay of each process, but the configuration of the part that performs each process is greatly changed depending on the propagation path to be simulated. It is difficult to cope with the change.

本発明は上記課題を解決し、パラメータや機能の変更の際に、信号を途切れさせることなく、且つ入出力間における時間関係を保持できるフェージングシミュレータを提供することを目的としている。   An object of the present invention is to solve the above-described problems and to provide a fading simulator that can maintain a time relationship between input and output without interrupting a signal when changing parameters or functions.

前記目的を達成するために、本発明の請求項１のフェージングシミュレータ（２０）は、
無線通信システムに用いられるデジタル変調信号を入力信号として受けて電波伝送路を模擬する処理を施して前記無線通信システムに用いられる機器に与えるフェージングシミュレータにおいて、
前記入力信号に対して伝送路を模擬するための遅延処理、フェージング付加処理、減衰処理を予め設定されたパラメータおよび機能にしたがって施す信号処理実行部（２１ａ）、該信号処理実行部が出力する処理結果のうち、該信号処理実行部の処理遅延に対応した規定数の無効な処理結果を廃棄して、前記入力信号について得られる最初の有効な処理結果から順次出力する信号取捨選択部（２１ｂ）を含む信号処理部（２１）と、
前記入力信号を順次記憶し、該記憶した入力信号を読出用の信号（Ｅｄ）を受ける毎に記憶順に読み出すＦＩＦＯＲＡＭ（２５ａ）、前記信号処理部から最初の有効な処理結果が出力されるタイミングに合わせて前記ＦＩＦＯＲＡＭに対して前記読出用の信号の送出を開始して、前記信号処理部から出力される有効な各処理結果（ｄ（ｉ）′）に対して、該各有効な処理結果の基になる入力信号（ｄ（ｉ））が同期して読み出されるようにする信号読出調整部（２５ｂ）を含む信号バイパス部（２５）と、
前記信号処理部の出力信号または前記信号バイパス部から出力された信号のいずれかを選択的に出力する信号選択部（２６）と、
前記信号処理部に対するパラメータまたは機能の変更処理を行うとともに、該変更処理を行っている期間を除く期間または前記変更処理を行って所定時間が経過するまでの期間を除く期間には、前記信号処理部の出力信号を前記信号選択部から出力させ、前記変更処理を行っている期間または該変更処理を行って所定時間が経過するまでの期間は、前記信号バイパス部から読出された信号を前記信号選択部から出力させる制御部（３０）とを備えている。
また、本発明の請求項２のフェージングシミュレータは、請求項１記載のフェージングシミュレータにおいて、
前記ＦＩＦＯＲＡＭに記憶した入力信号の数（Ｋａ）と前記信号処理部から出力される有効な処理結果の数（Ｋｃ）との差（Ｋａ−Ｋｃ）を前記信号処理部の信号遅延量（Δｋ）としてカウントする遅延カウンタ（２５ｃ）を有し、
前記制御部は、前記変更処理の際に前記信号バイパス部から前記遅延カウンタのカウント値以上の連続して出力される入力信号を前記信号選択部から出力させることを特徴とする。 In order to achieve the object, the fading simulator (20) of claim 1 of the present invention comprises:
In a fading simulator that receives a digital modulation signal used in a wireless communication system as an input signal and performs processing for simulating a radio wave transmission path and gives it to a device used in the wireless communication system,
A signal processing execution unit (21a) that performs delay processing, fading addition processing, and attenuation processing for simulating a transmission path on the input signal according to preset parameters and functions, and processing output by the signal processing execution unit Among the results, a signal number selection unit (21b) that discards a prescribed number of invalid processing results corresponding to the processing delay of the signal processing execution unit and sequentially outputs from the first valid processing result obtained for the input signal A signal processing unit (21) including :
A FIFORAM (25a) that sequentially stores the input signals and reads the stored input signals in the order of storage every time a read signal (Ed) is received. At the timing when the first valid processing result is output from the signal processing unit. At the same time, transmission of the read signal to the FIFO RAM is started, and each effective processing result (d (i) ′) output from the signal processing unit is A signal bypass unit (25) including a signal read adjustment unit (25b) that allows an underlying input signal (d (i)) to be read synchronously ;
A signal selector (26) that selectively outputs either the output signal of the signal processing unit or the signal output from the signal bypass unit;
The signal processing unit performs parameter or function change processing, and the signal processing is performed in a period excluding a period during which the change process is performed or a period excluding a period until a predetermined time elapses after the change process is performed. The signal output from the signal bypass unit is output from the signal selection unit and the signal read from the signal bypass unit is output during the period during which the change process is performed or the period after the change process is performed. And a control unit (30) for outputting from the selection unit.
The fading simulator according to claim 2 of the present invention is the fading simulator according to claim 1,
The difference (Ka−Kc) between the number of input signals (Ka) stored in the FIFORAM and the number of effective processing results (Kc) output from the signal processing unit is the signal delay amount (Δk) of the signal processing unit. A delay counter (25c) that counts as
The control unit causes the signal selection unit to output an input signal that is continuously output from the signal bypass unit at a count value of the delay counter or more during the change process.

このように、本発明のフェージングシミュレータは、信号処理部が入力信号について得られる最初の有効な処理結果を出力するタイミングに合わせて、信号バイパス部に蓄積していた入力信号の読出しを先頭から開始するようにしたので、信号処理部の遅延を知らなくても信号バイパス部の遅延を信号処理部と同等の遅延に自動で合わせることができ、パラメータや機能の変更の際に、信号を途切れさせることなく、且つ入出力間における時関係を保持できる。   As described above, the fading simulator of the present invention starts reading the input signal accumulated in the signal bypass unit from the beginning in accordance with the timing at which the signal processing unit outputs the first valid processing result obtained for the input signal. Since the delay of the signal processing unit can be automatically adjusted to the same delay as the signal processing unit without knowing the delay of the signal processing unit, the signal is interrupted when the parameter or function is changed. And the time relationship between input and output can be maintained.

以下、図面に基づいて本発明の実施の形態を説明する。
図１は、本発明を適用したフェージングシミュレータ２０の構成を示している。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 shows a configuration of a fading simulator 20 to which the present invention is applied.

図１において、信号処理部２１は、入力信号Ｄａにフェージング等の伝送路を模擬する各処理（遅延処理、フェージング付加処理、減衰処理）を予め設定されたパラメータまたは機能にしたがって施し、入力信号Ｄａについて得られる最初の有効な処理結果から順次出力する。   In FIG. 1, a signal processing unit 21 performs each process (delay processing, fading addition processing, attenuation processing) for simulating a transmission path such as fading on an input signal Da according to preset parameters or functions. Output sequentially from the first valid processing result obtained for.

より具体的にいえば、入力信号Ｄａに対して遅延処理、フェージング付加処理、減衰処理等を行う信号処理実行部２１ａと、入力信号Ｄａに対して信号処理実行部２１ａから出力される信号Ｄｂ（処理結果）のうち、信号処理実行部２１ａの処理遅延に対応した規定数の無効な処理結果を廃棄し、有効な処理結果だけを出力信号Ｄｃとして出力する信号取捨選択部２１ｂとにより構成されている。   More specifically, a signal processing execution unit 21a that performs delay processing, fading addition processing, attenuation processing, and the like on the input signal Da, and a signal Db ( Among the processing results), a predetermined number of invalid processing results corresponding to the processing delay of the signal processing execution unit 21a are discarded, and only a valid processing result is output as the output signal Dc. Yes.

信号バイパス部２５は、信号処理部２１が少なくともパラメータ変更されている期間、入力信号Ｄａをバイパスさせるためのものであり、入力信号Ｄａを蓄積し、蓄積した信号の読出しを、信号処理部２１から入力信号Ｄａについて得られる有効な最初の処理結果が出力されるタイミングに合わせて開始し、以後信号処理部２１から出力される信号Ｄｃと同期して、蓄積した信号を１データずつ読み出す。   The signal bypass unit 25 is for bypassing the input signal Da at least during the parameter change of the signal processing unit 21, accumulates the input signal Da, and reads out the accumulated signal from the signal processing unit 21. It starts at the timing when a valid first processing result obtained for the input signal Da is output, and thereafter, the stored signals are read one by one in synchronization with the signal Dc output from the signal processing unit 21.

この信号バイパス部２５は、ＦＩＦＯ（First In
First Out）ＲＡＭ２５ａ、信号読出調整部２５ｂおよび遅延カウンタ２５ｃにより構成されている。 This signal bypass unit 25 is a FIFO (First In
First Out) The RAM 25a, the signal read adjustment unit 25b, and the delay counter 25c are included.

ＦＩＦＯＲＡＭ２５ａは、入力信号Ｄａを、イネーブル信号Ｅａを受ける毎に順次記憶し、信号読出調整部２５ｂからのイネーブル信号Ｅｄを受ける毎に、記憶しているデータをその記憶した順に読み出す。そして読み出したデータＤｄを、信号読出調整部２５ｂを介して後述の信号選択部２６に与える。   The FIFORAM 25a sequentially stores the input signal Da every time it receives the enable signal Ea, and reads the stored data in the order in which it is stored every time it receives the enable signal Ed from the signal read adjustment unit 25b. Then, the read data Dd is given to the signal selection unit 26 described later via the signal read adjustment unit 25b.

信号読出調整部２５ｂは、信号処理部２１からのイネーブル信号ＥｃをトリガにしてＦＩＦＯＲＡＭ２５ａに対してイネーブル信号Ｅｄをイネーブル信号Ｅａに同期させながら出力する。ただし、後述する自動調整終了後には、イネーブル信号Ｅｃの有無に関わらずイネーブル信号Ｅｄを継続的に出力する。この信号読出調整部２５ｂは、ＦＩＦＯＲＡＭ２５ａから読み出したデータＤｄを、イネーブル信号ＥｅとともにデータＤｅとして信号選択部２６に与える。   The signal read adjustment unit 25b uses the enable signal Ec from the signal processing unit 21 as a trigger and outputs the enable signal Ed to the FIFO RAM 25a while synchronizing with the enable signal Ea. However, after completion of automatic adjustment described later, the enable signal Ed is continuously output regardless of the presence or absence of the enable signal Ec. The signal read adjustment unit 25b gives the data Dd read from the FIFO RAM 25a to the signal selection unit 26 as the data De together with the enable signal Ee.

遅延カウンタ２５ｃは、イネーブル信号Ｅａの出力数Ｋａとイネーブル信号Ｅｃの出力数Ｋｃの差Ｋａ−Ｋｃを、信号処理部２１の信号遅延量Δｋとしてカウントする。   The delay counter 25 c counts the difference Ka−Kc between the output number Ka of the enable signal Ea and the output number Kc of the enable signal Ec as the signal delay amount Δk of the signal processing unit 21.

なお、図１において、各回路から出力される信号Ｄａ〜Ｄｆは、その信号と組をなすイネーブル信号Ｅａ〜Ｅｆが出力されるときに有効なデータとして存在しており、このイネーブル信号の出力回数がデータ数を表すものとする。   In FIG. 1, signals Da to Df output from each circuit are present as valid data when enable signals Ea to Ef paired with the signals are output, and the number of times the enable signal is output. Represents the number of data.

信号選択部２６は、信号処理部２１の出力信号Ｄｃまたは信号バイパス部２５の出力信号Ｄｅのいずれかを選択的に出力する。   The signal selection unit 26 selectively outputs either the output signal Dc of the signal processing unit 21 or the output signal De of the signal bypass unit 25.

制御部３０は、装置全体のリセット処理、信号処理部２１、信号バイパス部２５および信号選択部２６の制御を行う。   The control unit 30 controls the reset processing of the entire apparatus, the signal processing unit 21, the signal bypass unit 25, and the signal selection unit 26.

図２は、制御部３０を含むフェージングシミュレータ２０の処理手順を示すフローチャートである。以下このフローチャートに基づいて実施形態の動作を説明する。   FIG. 2 is a flowchart showing a processing procedure of the fading simulator 20 including the control unit 30. The operation of the embodiment will be described below based on this flowchart.

始めに装置全体のリセット処理を行い（Ｓ１）、装置内にデータが残っていない状態にする。   First, the entire device is reset (S1) so that no data remains in the device.

リセット後に図３の（ａ）に示す入力信号Ｄａ＝ｄ（１）、ｄ（２）、ｄ（３）、…は、信号処理部２１に入力されて所定の信号処理を受けるとともに信号バイパス部２５のＦＩＦＯＲＡＭ２５ａに順次記憶される（Ｓ２）。なお、信号処理部２１に入力されたデータが内部の処理遅延量に対応した数に達するまで、信号処理実行部２１ａで生成される処理結果には無効であり、廃棄される。   After reset, the input signals Da = d (1), d (2), d (3),... Shown in FIG. 3A are input to the signal processing unit 21 to receive predetermined signal processing and a signal bypass unit. The data are sequentially stored in the 25 FIFO RAMs 25a (S2). Until the data input to the signal processing unit 21 reaches the number corresponding to the internal processing delay amount, the processing result generated by the signal processing execution unit 21a is invalid and discarded.

そして、信号処理部２１の信号遅延量を超える数のデータｄ（１）〜ｄ（ｎ＋１）が入力された段階で、入力信号について得られた最初の有効な処理結果データｄ（１）′が図３の（ｂ）のように信号処理部２１から出力されるとともに、信号バイパス部２５によるデータｄ（１）からの信号読出が図３の（ｃ）のように並行して同一速度で開始される（Ｓ３）。   Then, when data d (1) to d (n + 1) exceeding the signal delay amount of the signal processing unit 21 is input, the first effective processing result data d (1) ′ obtained for the input signal is obtained. As shown in FIG. 3 (b), the signal is output from the signal processing unit 21 and signal reading from the data d (1) by the signal bypass unit 25 is started in parallel at the same speed as shown in FIG. 3 (c). (S3).

ここで、信号処理部２１に対するパラメータや機能の変更処理が無ければ、信号処理部２１からの信号Ｄｃが信号選択部２６で選択されて図３の（ｄ）のように出力される（Ｓ４、Ｓ５）。   Here, if there is no parameter or function change processing for the signal processing unit 21, the signal Dc from the signal processing unit 21 is selected by the signal selection unit 26 and output as shown in FIG. S5).

また、信号処理部２１に対するパラメータや機能の変更処理があるときには、信号バイパス部２５からの信号Ｄｅが信号選択部２６で選択されて図３の（ｄ）のように出力される（Ｓ６）。   When there is a parameter or function change process for the signal processing unit 21, the signal De from the signal bypass unit 25 is selected by the signal selection unit 26 and output as shown in FIG. 3D (S6).

このように実施形態のフェージングシミュレータ２０では、信号処理部２１が入力信号について得られる最初の有効な処理結果データの出力タイミングを、信号バイパス部２５に通知し、そのタイミングに合わせて信号バイパス部２５が蓄積していた入力信号の読出しを開始するようにしたので、信号処理部２１の遅延を知らなくても信号バイパス部２５の遅延を信号処理部２１と同等の遅延に自動で合わせることができ、パラメータや機能の変更の際に、信号を途切れさせることなく、且つ入出力間における時間関係を保持できる。   As described above, in the fading simulator 20 of the embodiment, the signal processing unit 21 notifies the signal bypass unit 25 of the output timing of the first effective processing result data obtained for the input signal, and the signal bypass unit 25 according to the timing. Is started to read out the input signal stored therein, so that the delay of the signal bypass unit 25 can be automatically adjusted to the same delay as the signal processing unit 21 without knowing the delay of the signal processing unit 21. When changing parameters and functions, the time relationship between input and output can be maintained without interrupting the signal.

なお、上記動作例では、パラメータや機能の変更処理の期間だけ信号バイパス部２５の出力を選択していたが、変更処理による過渡応答に伴って不要信号が出力されるのを防ぐ必要がある場合には、例えば図４の処理Ｓ６′のように、信号バイパス部２５から出力される信号を、信号処理部２１の遅延時間分、即ち、遅延カウンタ２５ｃの計数値（図３の例でｎ）だけ連続して信号選択部２６から出力させてもよい。この場合の信号バイパス部２５に蓄積した信号の選択出力数は任意であり、信号処理部２１の遅延時間分より多くてもよく、信号バイパス部２５の最大蓄積量分であってもよい。   In the above operation example, the output of the signal bypass unit 25 is selected only during the parameter or function change processing period, but it is necessary to prevent unnecessary signals from being output due to the transient response due to the change processing. For example, the signal output from the signal bypass unit 25 is equivalent to the delay time of the signal processing unit 21, that is, the count value of the delay counter 25c (n in the example of FIG. 3), as in the process S6 ′ of FIG. Alternatively, the signal may be output from the signal selection unit 26 continuously. In this case, the number of selected outputs of the signal accumulated in the signal bypass unit 25 is arbitrary, may be greater than the delay time of the signal processing unit 21, or may be the maximum accumulation amount of the signal bypass unit 25.

本発明の実施形態の構成図Configuration diagram of an embodiment of the present invention 実施形態の動作を説明するためのフローチャートFlowchart for explaining the operation of the embodiment 実施形態の動作を説明するためのタイミング図Timing chart for explaining the operation of the embodiment 実施形態の動作を説明するためのフローチャートの一部Part of a flowchart for explaining the operation of the embodiment フェージングシミュレータを用いた試験システムの構成例を示す図Diagram showing configuration example of test system using fading simulator

符号の説明Explanation of symbols

２０……フェージングシミュレータ、２１……信号処理部、２１ａ……信号処理実行部、２１ｂ……信号取捨選択部、２５……信号バイパス部、２５ａ……ＦＩＦＯＲＡＭ、２５ｂ……信号読出調整部、２５ｃ……遅延カウンタ、２６……信号選択部、３０……制御部   20... Fading simulator, 21... Signal processing section, 21 a... Signal processing execution section, 21 b... Signal selection selection section, 25... Signal bypass section, 25 a. ... Delay counter, 26 ... Signal selection unit, 30 ... Control unit

Claims (2)

無線通信システムに用いられるデジタル変調信号を入力信号として受けて電波伝送路を模擬する処理を施して前記無線通信システムに用いられる機器に与えるフェージングシミュレータにおいて、
前記入力信号に対して伝送路を模擬するための遅延処理、フェージング付加処理、減衰処理を予め設定されたパラメータおよび機能にしたがって施す信号処理実行部（２１ａ）、該信号処理実行部が出力する処理結果のうち、該信号処理実行部の処理遅延に対応した規定数の無効な処理結果を廃棄して、前記入力信号について得られる最初の有効な処理結果から順次出力する信号取捨選択部（２１ｂ）を含む信号処理部（２１）と、
前記入力信号を順次記憶し、該記憶した入力信号を読出用の信号（Ｅｄ）を受ける毎に記憶順に読み出すＦＩＦＯＲＡＭ（２５ａ）、前記信号処理部から最初の有効な処理結果が出力されるタイミングに合わせて前記ＦＩＦＯＲＡＭに対して前記読出用の信号の送出を開始して、前記信号処理部から出力される有効な各処理結果（ｄ（ｉ）′）に対して、該各有効な処理結果の基になる入力信号（ｄ（ｉ））が同期して読み出されるようにする信号読出調整部（２５ｂ）を含む信号バイパス部（２５）と、
前記信号処理部の出力信号または前記信号バイパス部から出力された信号のいずれかを選択的に出力する信号選択部（２６）と、
前記信号処理部に対するパラメータまたは機能の変更処理を行うとともに、該変更処理を行っている期間を除く期間または前記変更処理を行って所定時間が経過するまでの期間を除く期間には、前記信号処理部の出力信号を前記信号選択部から出力させ、前記変更処理を行っている期間または該変更処理を行って所定時間が経過するまでの期間は、前記信号バイパス部から読出された信号を前記信号選択部から出力させる制御部（３０）とを備えたフェージングシミュレータ（２０）。 In a fading simulator that receives a digital modulation signal used in a wireless communication system as an input signal and performs processing for simulating a radio wave transmission path and gives it to a device used in the wireless communication system,
A signal processing execution unit (21a) that performs delay processing, fading addition processing, and attenuation processing for simulating a transmission path on the input signal according to preset parameters and functions, and processing output by the signal processing execution unit Among the results, a signal number selection unit (21b) that discards a prescribed number of invalid processing results corresponding to the processing delay of the signal processing execution unit and sequentially outputs from the first valid processing result obtained for the input signal A signal processing unit (21) including :
A FIFORAM (25a) that sequentially stores the input signals and reads the stored input signals in the order of storage every time a read signal (Ed) is received. At the timing when the first valid processing result is output from the signal processing unit. At the same time, transmission of the read signal to the FIFO RAM is started, and each effective processing result (d (i) ′) output from the signal processing unit is A signal bypass unit (25) including a signal read adjustment unit (25b) that allows an underlying input signal (d (i)) to be read synchronously ;
A signal selector (26) that selectively outputs either the output signal of the signal processing unit or the signal output from the signal bypass unit;
The signal processing unit performs parameter or function change processing, and the signal processing is performed in a period excluding a period during which the change process is performed or a period excluding a period until a predetermined time elapses after the change process is performed. The signal output from the signal bypass unit is output from the signal selection unit and the signal read from the signal bypass unit is output during the period during which the change process is performed or the period after the change process is performed. A fading simulator (20) provided with the control part (30) output from a selection part. 前記ＦＩＦＯＲＡＭに記憶した入力信号の数（Ｋａ）と前記信号処理部から出力される有効な処理結果の数（Ｋｃ）との差（Ｋａ−Ｋｃ）を前記信号処理部の信号遅延量（Δｋ）としてカウントする遅延カウンタ（２５ｃ）を有し、The difference (Ka−Kc) between the number of input signals (Ka) stored in the FIFORAM and the number of effective processing results (Kc) output from the signal processing unit is the signal delay amount (Δk) of the signal processing unit. A delay counter (25c) that counts as
前記制御部は、前記変更処理の際に前記信号バイパス部から前記遅延カウンタのカウント値以上の連続して出力される入力信号を前記信号選択部から出力させることを特徴とする請求項１記載のフェージングシミュレータ。The said control part makes the said signal selection part output the input signal continuously output more than the count value of the said delay counter from the said signal bypass part in the said change process. Fading simulator.
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