JP5036217B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
本発明は信頼性の高いCSP型の半導体装置及びその製造方法に関するものである。 The present invention relates to a highly reliable CSP type semiconductor device and a manufacturing method thereof.
近年、新たなパッケージ技術として、CSP(Chip Size Package)が注目されている。CSPとは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージをいう。 In recent years, CSP (Chip Size Package) has attracted attention as a new packaging technology. The CSP refers to a small package having an outer dimension substantially the same as the outer dimension of a semiconductor chip.
従来より、CSPの一種として、BGA(Ball Grid Array)型の半導体装置が知られている。このBGA型の半導体装置には、半導体基板表面のパッド電極と電気的に接続されたボール状の導電端子が設けられている。 Conventionally, a BGA (Ball Grid Array) type semiconductor device is known as a kind of CSP. This BGA type semiconductor device is provided with a ball-shaped conductive terminal electrically connected to a pad electrode on the surface of a semiconductor substrate.
そして、このBGA型の半導体装置を電子機器に組み込む際には、各導電端子をプリント基板上の配線パターンに圧着することで、半導体チップとプリント基板上に搭載される外部回路とを電気的に接続している。 When incorporating this BGA type semiconductor device into an electronic device, each conductive terminal is crimped to a wiring pattern on the printed circuit board, thereby electrically connecting the semiconductor chip and the external circuit mounted on the printed circuit board. Connected.
このようなBGA型の電子装置は、側部に突出したリードピンを有するSOP(Small Outline Package)やQFP(Quad Flat Package)等の他のCSP型の半導体装置に比べて、多数の導電端子を設けることが出来、しかも小型化できるという長所を有するため、例えば携帯電話機に搭載されるデジタルカメラのイメージセンサチップ等として幅広く用いられている。 Such BGA type electronic devices are provided with a larger number of conductive terminals than other CSP type semiconductor devices such as SOP (Small Outline Package) and QFP (Quad Flat Package) having lead pins protruding from the side. For example, it is widely used as an image sensor chip of a digital camera mounted on a mobile phone.
以下、図面(図8〜図11)を用いて上記した従来のBGA型の半導体装置について説明する。図8〜図11はそれぞれ、製造工程順に示した断面図である。 The conventional BGA type semiconductor device will be described below with reference to the drawings (FIGS. 8 to 11). 8 to 11 are cross-sectional views shown in the order of manufacturing steps.
まず、図8に示すように、シリコン(Si)等から成る半導体基板100の上にシリコン酸化膜101,層間絶縁膜102(ポリイミド系樹脂膜、PSG膜など)を形成する。
First, as shown in FIG. 8, a
そして、層間絶縁膜102上に金属層(アルミニウム層や銅層)を形成し、不図示のマスクを用いてエッチングすることにより、層間絶縁膜102上にパッド電極103を形成する。
Then, a metal layer (aluminum layer or copper layer) is formed on the
次に、図9に示すように電解メッキ法または無電解メッキ法により、パッド電極103の表面及び側面を被覆するように、ニッケル(Ni)及び金(Au)の積層構造から成るメッキ層104を形成する。ここで、メッキ層104と層間絶縁膜102(特に、ポリイミドなどの有機系材料から成る層間絶縁膜)との接着性が低いことから、パッド電極103の端部105、特に層間絶縁膜102との境界付近ではメッキ層104の厚みが極端に薄く形成されている。更にいえば、端部105ではメッキ層104が被覆されずに、パッド電極103の表面(側面)が一部露出され得る。
Next, as shown in FIG. 9, a
次に、図10に示すように、メッキ層104を含む半導体基板100の表面上にソルダーレジストなどからなるパッシベーション膜106を形成し、当該パッシベーション膜106に露光・現像を施すことでメッキ層104の所定の表面を露出させる開口部107を形成する。
Next, as shown in FIG. 10, a
次に、図11に示すようにメッキ層104の所定領域上に、電解メッキ法により、ハンダボールを固着し導電端子108を形成する。なお、ハンダをスクリーン印刷し、このハンダを熱処理でリフローさせることで、導電端子108(ハンダバンプ)を形成することもできる。
Next, as shown in FIG. 11, a solder ball is fixed on a predetermined region of the
本発明に関連する技術文献としては、以下の特許文献が挙げられる。
しかしながら、上述した従来のBGA型の半導体装置ではパッド電極103の端部105がメッキ層104によって十分に被覆されていなかったため、信頼性が劣化するという問題があった。すなわち、パッシベーション膜106は一般的に有機膜であるため、親水性がある。従って、製造プロセスや実際の使用状態において水,薬液,金属イオンなどの腐食の原因となる物質が当該パッシベーション膜106から側端部105を介してパッド電極103にまで浸入し腐食に至るという問題があった。
However, in the conventional BGA type semiconductor device described above, since the
本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明に係る半導体装置は、半導体基板上に形成された第1の絶縁膜と、前記第1の絶縁膜の表面にパターニングして形成された第2の絶縁膜と、前記第2の絶縁膜の表面を被覆するパッド電極と、前記パッド電極の表面を隙間なく被覆するメッキ層と、前記メッキ層の表面に形成され、前記パッド電極と電気的に接続された導電端子と、前記第1の絶縁膜及び前記メッキ層を被覆するパッシベーション膜とを有することを特徴とするものである。 The present invention has been made in view of the above problems, and its main features are as follows. That is, a semiconductor device according to the present invention includes a first insulating film formed on a semiconductor substrate, a second insulating film formed by patterning on a surface of the first insulating film, and the second insulating film. A pad electrode covering the surface of the insulating film; a plating layer covering the surface of the pad electrode without a gap; a conductive terminal formed on the surface of the plating layer and electrically connected to the pad electrode; And a passivation film that covers the plating layer.
また、本発明に係る半導体装置は、前記メッキ層の端部が前記第1の絶縁膜と接していることを特徴とする。 The semiconductor device according to the present invention is characterized in that an end portion of the plating layer is in contact with the first insulating film.
また、本発明に係る半導体装置の製造方法は、以下の特徴を有する。すなわち、本発明に係る半導体装置の製造方法は、半導体基板上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上にパターニングされた第2の絶縁膜を形成する工程と、前記パターニングされた第2の絶縁膜の表面を被覆するパッド電極を形成する工程と、前記パッド電極の表面に、電解メッキ法または無電解メッキ法によりメッキ層を隙間なく形成する工程と、前記メッキ層の表面に、前記メッキ層の一部を露出させる開口部を有するパッシベーション膜を形成する工程と、前記露出されたメッキ層の表面に導電端子を形成する工程とを備えることを特徴とする。 The semiconductor device manufacturing method according to the present invention has the following features. That is, a method of manufacturing a semiconductor device according to the present invention includes a step of forming a first insulating film on a semiconductor substrate, a step of forming a patterned second insulating film on the first insulating film, Forming a pad electrode covering the surface of the patterned second insulating film; forming a plating layer on the surface of the pad electrode without any gaps by electrolytic plating or electroless plating; and And a step of forming a passivation film having an opening for exposing a part of the plating layer on the surface of the layer, and a step of forming a conductive terminal on the surface of the exposed plating layer.
また、本発明に係る半導体装置の製造方法は、前記メッキ層の端部が前記第1の絶縁膜の一部上と接するように前記メッキ層を形成していることを特徴とする。 The method for manufacturing a semiconductor device according to the present invention is characterized in that the plating layer is formed so that an end portion of the plating layer is in contact with a part of the first insulating film.
本発明に係る半導体装置及びその製造方法によれば、層間絶縁膜(第2の絶縁膜)が所定のパターンにパターニングされており、このことによって、パッド電極の端部、特に絶縁膜(第1の絶縁膜)との境界付近がメッキ層で隙間なく被覆される。そのため、配線等のサイズを変えることなく、パッド電極の腐食を防止して、信頼性の高い半導体装置を提供することができる。また、メッキ層の端部と、絶縁膜(第1の絶縁膜)とが所定の間隔接するように構成した場合、すなわちメッキ層の端部の幅を広くすることで、さらに腐食の原因となる物質がパッド電極に浸入することが防止されるとともに、耐圧を確保することができる。さらにまた、絶縁膜(第1の絶縁膜)として酸化膜を使用した場合には、メッキ層との接着性が高いため、更なる腐食の防止及び耐圧の確保が可能となる。 According to the semiconductor device and the method of manufacturing the same according to the present invention, the interlayer insulating film (second insulating film) is patterned into a predetermined pattern, and thereby, the end portion of the pad electrode, particularly the insulating film (first film). The vicinity of the boundary with the insulating film) is covered with a plating layer without a gap. Therefore, corrosion of the pad electrode can be prevented without changing the size of the wiring or the like, and a highly reliable semiconductor device can be provided. Further, when the end portion of the plating layer and the insulating film (first insulating film) are in contact with each other at a predetermined interval, that is, by increasing the width of the end portion of the plating layer, it causes further corrosion. It is possible to prevent the substance from entering the pad electrode and to secure a withstand voltage. Furthermore, when an oxide film is used as the insulating film (first insulating film), the adhesion with the plating layer is high, so that further corrosion can be prevented and a breakdown voltage can be secured.
次に、本発明の実施形態について図面を参照しながら詳細に説明する。図1〜図6はそれぞれ、製造工程順に示した断面図である。また、図7は本発明に係る半導体装置の平面図であり、図6は図7のX−X線に沿った断面図である。なお、半導体基板上にはMOSトランジスタ、複数の配線、配線間を接続するプラグなどの素子や、シリコン酸化膜より成る素子分離が適宜形成されているがその図示は省略している。また、図7ではパッド電極4から延在する配線についても図示を省略している。
Next, embodiments of the present invention will be described in detail with reference to the drawings. 1 to 6 are cross-sectional views shown in the order of manufacturing steps. 7 is a plan view of the semiconductor device according to the present invention, and FIG. 6 is a cross-sectional view taken along the line XX of FIG. An element such as a MOS transistor, a plurality of wirings, a plug for connecting the wirings, and an element isolation made of a silicon oxide film are appropriately formed on the semiconductor substrate, but the illustration thereof is omitted. Further, in FIG. 7, illustration of wiring extending from the
まず、図1に示すように、シリコン(Si)等から成る半導体基板1の表面に絶縁膜2(例えば、熱酸化法によるシリコン酸化膜)を例えば、2μmの膜厚に形成する。なお、後述のとおりメッキ層5を当該絶縁膜2の一部上と接するように形成するため、メッキ層5の材質に応じて、より接着性の高い組み合わせとなるように絶縁膜2の材質を選択することが好ましい。
First, as shown in FIG. 1, an insulating film 2 (for example, a silicon oxide film formed by thermal oxidation) is formed to a thickness of 2 μm, for example, on the surface of a semiconductor substrate 1 made of silicon (Si) or the like. In addition, since the
次に、塗布・コーティング法により絶縁膜2の表面に層間絶縁膜3(ポリイミド系樹脂膜などの有機膜)を例えば、10μmの膜厚に形成する。そして、図2に示すように、層間絶縁膜3を露光・現像して所定のパターン(パッド電極や配線層などのパターンと同パターン)にパターニングする。このように、層間絶縁膜3は絶縁膜2の表面に均一に形成されるのではなく、パッド電極4及びそれに連なる不図示の配線層が形成される領域のみに形成される。なお、層間絶縁膜3はCVD法などによるシリコン酸化膜,シリコン窒化膜,PSG膜,BPSG膜その他の絶縁膜であってもよい。
Next, an interlayer insulating film 3 (an organic film such as a polyimide resin film) is formed on the surface of the
次に、上記パターニングされた層間絶縁膜3を含む半導体基板1上にCVD法、スパッタリング法その他の成膜方法によりパッド電極4となるアルミニウム(Al)や銅(Cu)等の金属層を形成し、その後不図示のマスクを用いて当該金属層をエッチングし、図3に示すように層間絶縁膜3の表面にパッド電極4を例えば、1μmの膜厚に形成する。パッド電極4は半導体基板上の不図示の入力回路や出力回路と接続された外部接続用パッドである。
Next, a metal layer such as aluminum (Al) or copper (Cu) to be the
次に、図4に示すように電解メッキ法または無電解メッキ法により、パッド電極4の表面を被覆するように、ニッケル(Ni)及び金(Au)の積層構造から成るメッキ層5を形成する。ここで、メッキ層5はパッド電極4の端部7を含めて全体を隙間なく被覆する。また、メッキ層5の端部6は絶縁膜2と接するように形成している。上記のとおり、絶縁膜2(シリコン酸化膜)はメッキ層5との接着性が良いため、パッド電極4の端部7、特に絶縁膜2との境界付近において、メッキ層5が極端に薄く形成されることはない。なお、メッキ層5の端部の幅8を十分にとること、すなわちメッキ層5が絶縁膜2と接する面積を広くとることが、耐圧を確保するとともにパッド電極5の腐食を防止する上で好ましい。なお、メッキ層5の端部6とは図6に示すようにメッキ層5のうちパッド電極4の側面から外側に形成された部位をいうものとする。なお、図面上は下層となるパッド電極4の端部7の段差に沿って、メッキ層5の端部6も段差があるように図示されているが、端部6の形状については特に限定されない。パッド電極4の端部7の形状についても同様である。
Next, as shown in FIG. 4, a plating
次に、図5に示すように、メッキ層5を含む半導体基板1の表面上にパッシベーション膜9を例えば、10μmの厚みで形成し、当該パッシベーション膜9に露光・現像を施すことでメッキ層5の所定の表面(導電端子形成領域)を露出させる開口部10を形成する。具体的に、このパッシベーション膜9を形成するには、以下の通りである。まず、塗布・コーティング法によりポリイミド系樹脂膜、ソルダーレジスト膜などの有機系材料をメッキ層5を含む半導体基板1上に塗布し、熱処理(プリベーク)を施す。次に、塗布された有機系材料を露光・現像してメッキ層5の所定の表面(導電端子形成領域)を露出させる開口部10を形成し、その後これに熱処理(ポストベーク)を施す。このパッシベーション膜9は、半導体基板1の表面を安定化し、半導体装置を腐食等から保護する保護膜として機能するものである。
Next, as shown in FIG. 5, a passivation film 9 is formed with a thickness of, for example, 10 μm on the surface of the semiconductor substrate 1 including the
次に、図6、7に示すようにメッキ層5の所定領域上に、メッキ層5をメッキ電極として用いた電解メッキ法により、ハンダボールを固着し導電端子11を形成することで本発明にかかる半導体装置が完成される。導電端子11をハンダボールで構成する場合には、導電端子11を容易に形成することができるという利点がある。導電端子11の高さの一例としては100μmである。
Next, as shown in FIGS. 6 and 7, a solder ball is fixed to a predetermined region of the
なお、ハンダをスクリーン印刷し、このハンダを熱処理でリフローさせることで、同様の導電端子11(ハンダバンプ)を形成することもできる。導電端子11をハンダバンプで構成する場合には、微細な形状の端子をより高い精度で形成することができるという利点がある。また、導電端子11は、金を材料としたものであってもよくその材料は特に限定されない。
Similar conductive terminals 11 (solder bumps) can be formed by screen-printing solder and reflowing the solder by heat treatment. In the case where the
このように、本実施形態ではパッド電極4の端部7を含めた表面全体が、メッキ層5で隙間なく、かつ十分な膜厚にて被覆される。従って、本実施形態における半導体装置及びその製造方法によれば、仮にパッシベーション膜9から水、薬液等の物質が浸入したとしても、パッド電極4の表面はメッキ層5で完全に被覆されているため、パッド電極4の腐食を防止して、信頼性の高い半導体装置を提供することができる。
Thus, in this embodiment, the entire surface including the
なお、以上の実施形態では、ボール状の導電端子11を有するBGA(Ball Grid Array)型の半導体装置について説明したが、本発明はボール状の導電端子を有さないLGA(Land Grid Array)型やその他のCSP型,フリップチップ型の半導体装置に適用するものであっても構わない。
In the above embodiment, the BGA (Ball Grid Array) type semiconductor device having the ball-shaped
また、本発明は上記実施形態に限定されることはなくその要旨を逸脱しない範囲で変更が可能であることは言うまでも無い。 Further, it goes without saying that the present invention is not limited to the above-described embodiment and can be changed without departing from the gist thereof.
1 半導体基板 2 絶縁膜 3 層間絶縁膜
4 パッド電極 5 メッキ層 6 メッキ層の端部
7 パッド電極の端部 8 メッキ層の端部の幅
9 パッシベーション膜 10 開口部 11 導電端子
100 半導体基板 101 シリコン酸化膜 102 層間絶縁膜
103 パッド電極 104 メッキ層 105 パッド電極の端部
106 パッシベーション膜 107 開口部 108 導電端子
DESCRIPTION OF SYMBOLS 1
7 End of Pad Electrode 8 Width of End of Plating Layer 9
Claims (8)
前記第1の絶縁膜の表面にパターニングして形成された第2の絶縁膜と、
前記第2の絶縁膜の全表面から全側面を延在して被覆する該第2の絶縁膜と同パターンにパターニングされたパッド電極及び該パッド電極と連続する配線層と、
前記パッド電極及び該パッド電極と連続する配線層の全表面から全側面を延在して隙間なく被覆し、端部が第1の絶縁膜と接するメッキ層と、
前記パッド電極上の前記メッキ層の表面に形成され、前記パッド電極と電気的に接続された導電端子と、
前記第1の絶縁膜及び前記メッキ層を被覆するパッシベーション膜と、を有することを特徴とする半導体装置。 A first insulating film formed on the semiconductor substrate;
A second insulating film formed by patterning on the surface of the first insulating film;
A pad electrode patterned in the same pattern as the second insulating film covering and extending from the entire surface of the second insulating film, and a wiring layer continuous with the pad electrode;
A plating layer that extends from the entire surface of the pad electrode and the wiring layer that is continuous with the pad electrode, covers all the side surfaces , and has an end portion in contact with the first insulating film;
A conductive terminal formed on the surface of the plating layer on the pad electrode and electrically connected to the pad electrode;
A semiconductor device comprising: a first insulating film and a passivation film that covers the plating layer.
前記第1の絶縁膜上にパターニングされた第2の絶縁膜を形成する工程と、
前記パターニングされた第2の絶縁膜の全表面から全側面を延在して被覆する該第2の絶縁膜と同パターンにパターニングされたパッド電極及び該パッド電極と連続する配線層を形成する工程と、
前記パッド電極及び該パッド電極と連続する配線層の全表面及び全側面に、電界メッキ法または無電解メッキ法により、端部が前記第1の絶縁膜と接するメッキ層を隙間なく形成する工程と、
前記パッド電極上の前記メッキ層の表面に、前記メッキ層の一部を露出させる開口部を有するパッシベーション膜を形成する工程と、
前記露出されたメッキ層の表面に導電端子を形成する工程と、を備えることを特徴とする半導体装置の製造方法。 Forming a first insulating film on the semiconductor substrate;
Forming a patterned second insulating film on the first insulating film;
A step of forming a pad electrode patterned in the same pattern as the second insulating film covering and extending all sides from the entire surface of the patterned second insulating film, and a wiring layer continuous with the pad electrode When,
Forming a plating layer having an end portion in contact with the first insulating film without gaps on all surfaces and all side surfaces of the pad electrode and the wiring layer continuous with the pad electrode by an electroplating method or an electroless plating method; ,
Forming a passivation film having an opening exposing a part of the plating layer on the surface of the plating layer on the pad electrode;
Forming a conductive terminal on the surface of the exposed plating layer. A method for manufacturing a semiconductor device, comprising:
前記ニッケル層の表面に、電界メッキ法または無電解メッキ法により金層を形成する工程と、を含むことを特徴とする請求項5乃至請求項7のいずれかに記載の半導体装置の製造方法。 The step of forming the plating layer includes a step of forming a nickel layer by an electroplating method or an electroless plating method,
The method for manufacturing a semiconductor device according to claim 5, further comprising: forming a gold layer on the surface of the nickel layer by an electroplating method or an electroless plating method.
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