JP5028217B2

JP5028217B2 - Optical device mounting method

Info

Publication number: JP5028217B2
Application number: JP2007280678A
Authority: JP
Inventors: 英次坂本; 昌平秦; 英昭竹盛; 俊晃小泉; 猛藤永
Original assignee: 日立協和エンジニアリング株式会社
Priority date: 2007-10-29
Filing date: 2007-10-29
Publication date: 2012-09-19
Anticipated expiration: 2027-10-29
Also published as: JP2009111080A

Description

本発明は、半導体チップ等の電子部品を導電層上にはんだが形成されたサブマウント等の基板に接続して搭載する電子部品搭載方法及び電子部品基板搭載構造体に関する。 The present invention relates to an electronic component mounting method and an electronic component substrate mounting structure in which an electronic component such as a semiconductor chip is connected to and mounted on a substrate such as a submount in which solder is formed on a conductive layer.

従来の電子部品搭載方法としては、特開平８−１９５４７２号公報（特許文献１）および特開２００６−１３５２６４号公報（特許文献２）において知られている。 Conventional electronic component mounting methods are known in Japanese Patent Application Laid-Open No. 8-195472 (Patent Document 1) and Japanese Patent Application Laid-Open No. 2006-135264 (Patent Document 2).

特許文献１には、半導体素子が搭載された基板と該基板に接合する封止部材との間にはんだプリフォームを配置した３つの電子部品を、各々の電子部品の外周部を囲むガイド部材によって案内しながら２枚の平板間に挟んで支持し、前記平板ごと３つの電子部品を加熱することにより、前記はんだプリフォームを溶かして各々の封止部材を接合するはんだを用いた半導体素子の封止方法が記載されている。 In Patent Document 1, three electronic components in which solder preforms are arranged between a substrate on which a semiconductor element is mounted and a sealing member to be bonded to the substrate are arranged by a guide member that surrounds the outer periphery of each electronic component. The semiconductor element is sealed using solder which is supported by being sandwiched between two flat plates while being guided, and the three electronic components are heated together with the flat plate to melt the solder preform and join the respective sealing members. A stopping method is described.

また、特許文献２には、第１の接合層と第２の接合層におけるＡｕとＳｎの重量比が８４：１６〜６２：３８の範囲内となるように、第１の基板に前記第１の接合層を形成し、第２の基板に前記第２の接合層を形成する第１のステップと、前記第１の基板と前記第２の基板を、前記第１の接合層と前記第２の接合層とが当接するように挟持して、２００℃以上２８０℃未満の温度で熱圧着する第２のステップと、前記第１の基板と前記第２の基板を、加圧を第２のステップより小さくして、２８０℃以上５２１℃未満で熱処理する第３のステップとを有する電子部品の製造方法が記載されている。 Patent Document 2 discloses that the first substrate has the first substrate such that the weight ratio of Au and Sn in the first bonding layer and the second bonding layer is in the range of 84:16 to 62:38. A first step of forming the second bonding layer on the second substrate, the first substrate and the second substrate, the first bonding layer and the second substrate. A second step of holding the first substrate and the second substrate at a temperature of 200 ° C. or higher and lower than 280 ° C., and applying pressure to the second substrate. A method of manufacturing an electronic component having a third step of heat treatment at a temperature smaller than the step and heat treatment at 280 ° C. or higher and lower than 521 ° C. is described.

また、従来の電子部品搭載方法としては、ヒートシンクとなるセラミック基板上に、電極となる導電層を形成し、この導電層上にはんだ膜を形成し、該基板のはんだ膜に、ＣＤ、ＤＶＤ等の光記録用あるいは通信用の光素子のＡｕ層の電極を押し付け、その状態ではんだを溶融させて接続が行われる。 As a conventional electronic component mounting method, a conductive layer to be an electrode is formed on a ceramic substrate to be a heat sink, a solder film is formed on the conductive layer, and a CD, DVD, or the like is formed on the solder film of the substrate. The Au layer electrode of the optical element for optical recording or communication is pressed, and the solder is melted in this state for connection.

特開平８−１９５４７２号公報JP-A-8-195472 特開２００６−１３５２６４号公報JP 2006-135264 A

ところで、近年、高出力でサイズの大きな光素子をセラミック製基板に導電層及びはんだが形成されたサブマウントに実装することが多くなっている。サブマウントとは光素子から出る熱を放熱させるためのものである。この場合の課題としては、光素子の発熱量が大きくなることから、サブマウントへの高い放熱性を確保することが挙げられる。ところが、はんだ接続部に大きなボイドによる濡れ不良などが存在すると、放熱性が低下して、光素子の発光効率が低下してしまうことになる。 By the way, in recent years, an optical element having a high output and a large size is often mounted on a submount in which a conductive layer and solder are formed on a ceramic substrate. The submount is for dissipating heat from the optical element. As a problem in this case, it is possible to secure high heat dissipation to the submount because the amount of heat generated by the optical element increases. However, if there is a wetting failure due to a large void in the solder connection portion, the heat dissipation is reduced, and the light emission efficiency of the optical element is reduced.

本発明の目的は、上記課題を解決すべく、はんだ接続部においてはんだの良好な濡れ性を確保して放熱性の低下を防止して光素子等の電子部品の特性を向上させた電子部品搭載方法及び電子部品基板搭載構造体を提供することにある。 An object of the present invention is to mount an electronic component that improves the characteristics of an electronic component such as an optical element by ensuring good wettability of solder at a solder connection portion to prevent a decrease in heat dissipation in order to solve the above-described problems. A method and an electronic component substrate mounting structure are provided.

上記課題を解決するために本発明では、光素子を基板（サブマウント等）にはんだを用いて接続して搭載する光素子搭載方法において、前記光素子が搭載される前記基板の主面側の、前記光素子が搭載される領域の少なくとも一部に第１の導体層を形成する導体層形成工程と、該導体層形成工程で形成された第１の導体層の少なくとも一部に固体の薄膜はんだを形成するはんだ形成工程と、前記基板の主面側における光素子が搭載される領域内において、前記第１の導体層上あるいは前記基板の主面上に、複数の突起物を形成する突起物形成工程と、前記固体の薄膜はんだ上に前記光素子を載置する光素子載置工程と、前記固体の薄膜はんだを溶融させて、該突起物形成工程で形成された複数の突起物で前記電子部品を支えた状態となるように前記光素子を前記基板の主面側の第１の導体層に接続して搭載する接続工程とを有し、前記固体の薄膜はんだはその平面形状の輪郭部に窪みを有し、当該窪み内に前記突起物が位置するように、前記固体の薄膜はんだ及び前記突起物は形成されるようにした。 In order to solve the above problems, in the present invention , in an optical element mounting method in which an optical element is connected to and mounted on a substrate (such as a submount) using solder, the main surface side of the substrate on which the optical element is mounted A conductor layer forming step of forming a first conductor layer in at least a part of a region where the optical element is mounted, and at least a part of the first conductor layer formed in the conductor layer forming step is solid A plurality of protrusions are formed on the first conductor layer or on the main surface of the substrate in a solder forming step for forming a thin film solder and in a region where the optical element on the main surface side of the substrate is mounted. A plurality of protrusions formed in the protrusion forming step by melting the solid thin film solder, the optical element mounting step of mounting the optical element on the solid thin film solder ; in so as to be in a state of supporting the electronic component Have a connection step of mounting by connecting the optical element to the first conductor layer on the main surface side of the substrate, a thin film of solder of the solid has a recess in the contour portion of the planar shape, the inner recess The solid thin-film solder and the protrusions are formed so that the protrusions are positioned on each other.

また、本発明は、前記光素子搭載方法において、前記光素子の主面側の少なくとも一部には、前記接続工程において前記はんだと接続される第２の導体層を有するようにした。 Also, the present invention provides the optical device mounting method, at least a portion of the principal surface of the optical element was to have a second conductor layer connected to the solder in the connection process.

また、本発明は、前記突起物形成工程において形成する前記突起物の高さが前記第１の導体層の高さ以上で前記薄膜はんだの高さより低く、かつ前記突起物を構成する材料の融点が、前記薄膜はんだの融点よりも高いことを特徴とする。 In the present invention, the protrusion formed in the protrusion forming step has a height higher than that of the first conductor layer and lower than that of the thin film solder, and a melting point of the material constituting the protrusion. Is higher than the melting point of the thin film solder.

また、本発明は、前記接続工程において、前記光素子に予め形成されたＡｕ層若しくはＡｕバンプを前記溶融した薄膜はんだに押し付けてＡｕと薄膜はんだ成分との反応により前記接続を得るようにした。 The present invention also provides the connection process, and to obtain the connection by a reaction between Au and the thin film solder component presses the Au layer or Au bumps are previously formed on the optical element in a thin film solder and the melting.

また、本発明は、前記突起物形成工程において形成する前記突起物を構成する材料が金属材料であることを特徴とする。 Further, the present invention is characterized in that a material constituting the protrusion formed in the protrusion forming step is a metal material.

また、本発明は、前記第１の導体層および前記薄膜はんだを形成する前に、前記突起物形成工程において、前記基板の主面の前記突起物以外の領域を、予め削ることによって前記突起物を形成することを特徴とする。 According to the present invention, the protrusions are formed by pre-shaving areas other than the protrusions on the main surface of the substrate in the protrusion forming step before forming the first conductor layer and the thin film solder. It is characterized by forming.

また、本発明は、前記突起物形成工程において形成する前記突起物を構成する材料がＣｕ、Ａｌ若しくはＮｉの金属、またはＢｉ−Ｓｎ、Ｓｎ−Ａｇ、Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−Ｃｕ、Ａｕ−Ｓｎ、Ｓｎ−Ｚｎ、Ａｕ−Ｓｉ、Ａｕ−Ｇｅ若しくはＳｎ−Ａｌのはんだであることを特徴とする。 Further, according to the present invention, the material forming the protrusion formed in the protrusion forming step is a metal of Cu, Al or Ni, or Bi-Sn, Sn-Ag, Sn-Ag-Cu, Sn-Cu, Au. -Sn, Sn-Zn, Au-Si, Au-Ge, or Sn-Al solder.

また、本発明は、前記はんだ形成工程で形成されるＢｉ−Ｓｎ、Ｓｎ−Ａｇ、Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−Ｃｕ、Ａｕ−Ｓｎ、Ｓｎ−Ｚｎ、Ａｕ−Ｓｉ、Ａｕ−Ｇｅ若しくはＳｎ−Ａｌの薄膜はんだの表面に、Ａｇ、Ａｕ若しくはＡｇとＡｕを積層して構成される膜が形成されていることを特徴とする。 The present invention also provides Bi—Sn, Sn—Ag, Sn—Ag—Cu, Sn—Cu, Au—Sn, Sn—Zn, Au—Si, Au—Ge, or Sn— A film formed by stacking Ag, Au, or Ag and Au is formed on the surface of the Al thin film solder.

また、本発明は、前記薄膜はんだの表面に、前記Ａｇ、Ａｕ若しくはＡｇとＡｕを積層して構成される膜が蒸着、スパッタまたはめっきにより形成されることを特徴とする。 Further, the present invention is characterized in that a film formed by laminating the Ag, Au or Ag and Au is formed on the surface of the thin film solder by vapor deposition, sputtering or plating.

また、本発明は、前記はんだ形成工程で形成される薄膜はんだが、Ｂｉ−Ｓｎはんだ、Ｂｉ−Ｓｎはんだの共晶温度１３９℃未満の融点を有するＩｎ−Ｓｎはんだ（融点が１１７℃程度）またはＩｎ−Ｂｉ−Ｓｎはんだ（融点が６０℃程度）であることを特徴とする。 Further, according to the present invention, the thin film solder formed in the solder forming step is a Bi—Sn solder, an In—Sn solder having a melting point of less than 139 ° C. of the Bi—Sn solder (melting point is about 117 ° C.) or It is an In—Bi—Sn solder (melting point is about 60 ° C.).

また、本発明は、前記はんだ形成工程で形成される薄膜はんだが、Ｂｉ−Ｓｎはんだであって、Ｂｉ濃度が２１重量％以上９９.９％以下であることを特徴とする。 Further, the present invention is characterized in that the thin film solder formed in the solder forming step is a Bi-Sn solder, and the Bi concentration is 21 wt% or more and 99.9% or less.

また、本発明は、前記接続工程において接続されたはんだ接続部の高さが前記突起物と概ね同等の高さであることを特徴とする。 Further, the present invention is characterized in that the height of the solder connection portion connected in the connection step is substantially equal to the height of the protrusion.

本発明によれば、接続時において接続に関与するはんだの量を確保でき、被接続部の導電層と十分反応し、濡れの良い良好な接続を実現して放熱性の低下を防止して光素子等の電子部品の特性を向上させることが可能となる。 According to the present invention, it is possible to secure the amount of solder involved in connection at the time of connection, sufficiently react with the conductive layer of the connected part, realize a good connection with good wettability, prevent deterioration of heat dissipation, and reduce light. It is possible to improve the characteristics of electronic components such as elements.

また、本発明によれば、比較的接続温度の低いＳｎ−Ｂｉはんだ等を用いて半導体チップ等の電子部品を基板上に濡れの良い良好な接続を実現して、融点が低い有機材料で作られた基板の上に半導体チップを接続することが可能となる。 In addition, according to the present invention, an electronic component such as a semiconductor chip can be satisfactorily connected to a substrate using Sn—Bi solder or the like having a relatively low connection temperature, and can be made of an organic material having a low melting point. It becomes possible to connect a semiconductor chip on the formed substrate.

また、本発明によれば、電気的に接続されたはんだ部が複数箇所に隣接する場合において、はんだの流出を抑制できることで隣接するはんだ同士の接触を避け、ショートを防止することができる。 In addition, according to the present invention, when the electrically connected solder portions are adjacent to each other, the outflow of solder can be suppressed, so that contact between adjacent solders can be avoided and a short circuit can be prevented.

本発明に係る電子部品搭載方法及び電子部品を基板に搭載した電子部品基板搭載構造体の実施の形態について、図１乃至図１３を参照しながら説明する。 Embodiments of an electronic component mounting method and an electronic component substrate mounting structure in which an electronic component is mounted on a substrate according to the present invention will be described with reference to FIGS.

［第１の実施の形態］
本発明に係る第１の実施の形態である高出力でサイズの大きな光素子などの半導体チップ搭載用のサブマウントについて、図１乃至図４を用いて説明する。図１は、半導体チップ１をサブマウント２上に実装する前の断面図である。図２は半導体チップ１をサブマウント２上に実装する前の斜視図であり、図１を立体的に斜め前方より見た図である。図３は、光素子などの半導体チップ１をサブマウント２上に接続する前に、半導体チップ１の上方から荷重がかけられている状態の断面図である。図４は、光素子などの半導体チップ１をサブマウント２上に接続した状態を示す断面図である。 [First Embodiment]
A submount for mounting a semiconductor chip such as a high-power and large-sized optical element according to the first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a cross-sectional view before the semiconductor chip 1 is mounted on the submount 2. FIG. 2 is a perspective view before the semiconductor chip 1 is mounted on the submount 2, and is a view of FIG. FIG. 3 is a cross-sectional view showing a state in which a load is applied from above the semiconductor chip 1 before the semiconductor chip 1 such as an optical element is connected to the submount 2. FIG. 4 is a cross-sectional view showing a state in which a semiconductor chip 1 such as an optical element is connected on a submount 2.

電子部品である半導体チップ１に例えばＧａＡｓが主成分の光素子（半導体レーザ）を用いた場合、サブマウント２を構成する基板４にはＳｉＣ、ＡｌＮなどのセラミックを用いることが、高絶縁、高放熱で、かつＧａＡｓの光素子に近い熱膨張率を有し、好適である。なお、光素子としてはＧａＡｓに限定されるものではなく、ＧａＮやＩｎＧａＮなどにも適用可能である。そして、電子部品である半導体チップ１が搭載（実装）されるサブマウント２の主面側の、半導体チップ１が搭載される領域の少なくとも一部にセラミックとの密着性を確保するために基板側導体層５が形成される。該基板側導体層５は、基板４の主面側から順に密着層／拡散防止層／電極層としてのＴｉ，Ｐｔ，Ａｕ（以降、Ｔｉ／Ｐｔ／Ａｕと表記）やＴｉ／Ｎｉ／Ａｕ、およびＣｒ／Ｎｉ／Ａｕなどで形成される。半導体チップ１を構成する基板３の主面上にも、主面側から順に密着層／拡散防止層／電極層としてのＴｉ，Ｐｔ，Ａｕ（以降、Ｔｉ／Ｐｔ／Ａｕと表記）やＴｉ／Ｎｉ／Ａｕ、およびＣｒ／Ｎｉ／Ａｕなどの半導体チップ側導体層２１が形成される。基板側導体層５及び半導体チップ側導体層２１がＴｉ／Ｐｔ／Ａｕで形成される場合、Ｔｉは０．１μｍ程度、Ｐｔは０．２μｍ程度、Ａｕは０．０５μｍ〜５μｍ程度の厚さとすることができる。ただし、導体層の種類、層の数、厚さはこれに限定されるものではなく、また基板側導体層５と半導体チップ側導体層２１とは同じである必要はない。光素子を形成する基板３の主面上の導体層２１の一部にＡｕ層８が形成されている。このＡｕ層８の厚さははんだ６との濡れ性を良好にするために、０．０５μｍ〜５μｍ程度が好適である。 For example, when an optical element (semiconductor laser) containing GaAs as a main component is used for the semiconductor chip 1 which is an electronic component, it is possible to use a ceramic such as SiC or AlN for the substrate 4 constituting the submount 2 to achieve high insulation and high performance. It has a thermal expansion coefficient close to that of a GaAs optical element, and is suitable. The optical element is not limited to GaAs, but can be applied to GaN, InGaN, and the like. The main surface side of the submount 2 on which the semiconductor chip 1 which is an electronic component is mounted (mounted) is the substrate side in order to ensure adhesion to the ceramic in at least a part of the region where the semiconductor chip 1 is mounted. Conductive layer 5 is formed. The substrate-side conductor layer 5 is composed of Ti, Pt, Au (hereinafter referred to as Ti / Pt / Au) or Ti / Ni / Au as adhesion layer / diffusion prevention layer / electrode layer in order from the main surface side of the substrate 4. And Cr / Ni / Au. Ti, Pt, Au (hereinafter referred to as Ti / Pt / Au) or Ti / as the adhesion layer / diffusion prevention layer / electrode layer in order from the main surface side also on the main surface of the substrate 3 constituting the semiconductor chip 1. A semiconductor chip side conductor layer 21 such as Ni / Au and Cr / Ni / Au is formed. When the substrate side conductor layer 5 and the semiconductor chip side conductor layer 21 are formed of Ti / Pt / Au, the thickness of Ti is about 0.1 μm, Pt is about 0.2 μm, and Au is about 0.05 μm to 5 μm. be able to. However, the kind of conductor layer, the number of layers, and the thickness are not limited to this, and the substrate-side conductor layer 5 and the semiconductor chip-side conductor layer 21 do not have to be the same. An Au layer 8 is formed on a part of the conductor layer 21 on the main surface of the substrate 3 forming the optical element. The thickness of the Au layer 8 is preferably about 0.05 μm to 5 μm in order to improve the wettability with the solder 6.

さらに、上記基板側導体層５の少なくとも一部にははんだ６が形成され、前記半導体チップ１が搭載される領域内で、かつ前記はんだ６以外の基板側導体層５上或いは前記サブマウント２の主面上に、はんだ６に隣接した少なくとも一箇所にはんだ６の融点よりも高い融点を有する金属材料で形成された突起物７が設けられ、該突起物７の高さが、前記基板側導体層５の高さ以上でかつ前記はんだの高さよりも低く形成される。なお、接続後のはんだ接続部の高さは突起物７と概ね同等の高さで形成される。 Further, solder 6 is formed on at least a part of the substrate-side conductor layer 5, and in the region where the semiconductor chip 1 is mounted and on the substrate-side conductor layer 5 other than the solder 6 or on the submount 2. On the main surface, a projection 7 made of a metal material having a melting point higher than the melting point of the solder 6 is provided at least at one location adjacent to the solder 6, and the height of the projection 7 is determined by the substrate-side conductor. It is formed to be higher than the layer 5 and lower than the solder. In addition, the height of the solder connection part after a connection is formed in the height substantially equivalent to the protrusion 7. FIG.

サブマウント２に形成するはんだ６は、半導体チップ１が光素子の場合、薄膜はんだであることが必須である。その理由は、（１）はんだが厚いと接続後のはんだの体積膨張や、接続後の原子の拡散が原因で接続部に体積移動が起こるため、光素子の位置ずれ量が大きくなり、光軸がずれてしまうこと、（２）溶融中に接続部外部へのはんだの流出量が増えることにより光素子の側面にはんだが付着し、光素子の特性が劣化してしまうこと、（３）熱伝導率が比較的低いはんだを薄くすることで高放熱性を得ることが挙げられる。なお、薄膜はんだ６の厚さは１μｍ〜１０μｍ程度が好適である。従って、突起物７の高さは、１μｍ〜１０μｍ程度の薄膜はんだ６の表面の高さよりも低く形成されることになる。なお、接続後のはんだ接続部の高さは突起物７と概ね同等の高さで形成される。 When the semiconductor chip 1 is an optical element, the solder 6 formed on the submount 2 must be a thin film solder. The reason is as follows: (1) If the solder is thick, volume displacement occurs in the connection part due to the volume expansion of the solder after connection and the diffusion of atoms after connection. (2) The solder is attached to the side surface of the optical element due to an increase in the amount of solder flowing out of the connection portion during melting, and the characteristics of the optical element are deteriorated. (3) Heat It is possible to obtain high heat dissipation by thinning a solder having a relatively low conductivity. The thickness of the thin film solder 6 is preferably about 1 μm to 10 μm. Therefore, the height of the protrusion 7 is formed lower than the height of the surface of the thin film solder 6 of about 1 μm to 10 μm. In addition, the height of the solder connection part after a connection is formed in the height substantially equivalent to the protrusion 7. FIG.

なお、薄膜はんだ６の組成としては、後述するように例えばＢｉ−Ｓｎはんだ、またはＩｎ−Ｓｎはんだ(融点１１７℃)、またはＩｎ−Ｂｉ−Ｓｎはんだ（融点６０℃）等の共晶組成が好適であるが、必ずしも共晶組成に限定されるものではなく、共晶組成から多少ずれていても、望ましい接続状態が得られれば良い。 The composition of the thin film solder 6 is preferably a eutectic composition such as Bi—Sn solder, In—Sn solder (melting point: 117 ° C.), or In—Bi—Sn solder (melting point: 60 ° C.) as described later. However, it is not necessarily limited to the eutectic composition, and it is only necessary to obtain a desirable connection state even if it is slightly deviated from the eutectic composition.

ところで、図３に示すように、接続する前の、半導体チップ１に荷重を負荷した状態では、突起物７の高さが基板側導体層５の表面より高く、薄膜はんだ６の表面より低く形成されており、突起物７の先端は半導体チップ１のＡｕ層８の下面とは接していない。なお、荷重は、半導体チップ１を実装する際に、半導体チップ１の位置ずれを防ぐために必須である。ただし、荷重を負荷せずとも位置ずれを起こさない場合も考えられる。例えば、半導体チップ１の自重により動かない場合である。この場合でも、図４に示すように、はんだの融点以上に昇温してはんだを溶融して接続する時には、突起物７が半導体チップ１の荷重または自重を支持することにより、薄膜はんだ６の厚さ低減（薄膜はんだ６の流出）を抑制して接続に関与するはんだ量を維持してはんだの濡れを良くすることで、流動性が増し、接続時に巻き込んだボイドを接続部外部へ排出するはたらきをするので、良好な接続が可能となる。その結果放熱性の低下を防止して光素子の発光効率等の電子部品の特性を向上さすることが可能となる。 By the way, as shown in FIG. 3, in a state where a load is applied to the semiconductor chip 1 before connection, the height of the protrusion 7 is higher than the surface of the substrate-side conductor layer 5 and lower than the surface of the thin film solder 6. The tip of the protrusion 7 is not in contact with the lower surface of the Au layer 8 of the semiconductor chip 1. The load is indispensable for preventing the semiconductor chip 1 from being displaced when the semiconductor chip 1 is mounted. However, there may be a case where no positional deviation occurs without applying a load. For example, the semiconductor chip 1 does not move due to its own weight. Even in this case, as shown in FIG. 4, when the solder is melted and connected to the solder at a temperature higher than the melting point of the solder, the protrusion 7 supports the load or the own weight of the semiconductor chip 1. By controlling the thickness reduction (outflow of the thin-film solder 6) and maintaining the amount of solder involved in the connection to improve the wettability of the solder, the fluidity is increased and the voids caught during the connection are discharged to the outside of the connection part. Since it works, a good connection is possible. As a result, it is possible to improve the characteristics of the electronic component such as the luminous efficiency of the optical element by preventing the heat dissipation from deteriorating.

はんだ厚低減が接続不良を引き起こす理由は、はんだ量が少ない場合、つまり、薄膜はんだの場合、半導体チップ側に接続のために形成されているＡｕ層８とサブマウント側の薄膜はんだ６が反応することではんだの組成が変動し、融点の上昇、または、融点が上昇せずとも液相線温度の上昇による融点と液相線温度の差の拡大が起こり濡れが低下するためである。融点と液相線温度との差が大きいと濡れが悪くなる理由は、差が大きいほど共存する固相の割合が増すためである。 The reason why the solder thickness reduction causes connection failure is that when the amount of solder is small, that is, in the case of thin film solder, the Au layer 8 formed for connection on the semiconductor chip side reacts with the thin film solder 6 on the submount side. This is because the composition of the solder fluctuates, and the melting point increases, or even if the melting point does not increase, the difference between the melting point and the liquidus temperature increases due to the increase of the liquidus temperature, and the wetting decreases. The reason why the wetting becomes worse when the difference between the melting point and the liquidus temperature is large is that the larger the difference, the higher the proportion of the solid phase that coexists.

このように接続時において突起物７によって半導体チップ１の荷重または自重を支持することによって薄膜はんだ６の厚さ低減（薄膜はんだ６の流出）を抑制して接続に関与するはんだ量を維持することによって反応部の周囲に残っているはんだが供給され、組成のずれによる濡れの低下を防止することができる。このように接続時において突起物７によって薄膜はんだ６のＡｕ層８に対する濡れ性を良くすることで、流動性が増し、接続時に巻き込んだボイドを接続部の外部へ排出するはたらきをするので、薄膜はんだ６のＡｕ層８への良好な接続が可能となる。即ち、接続時において突起物７によって半導体チップ１の荷重または自重を支持することにより、接続時に接続部以外へのはんだの流出を抑制し、はんだ量を維持することが、濡れの良い良好な接続部を得るのに効果的である。 In this way, by supporting the load or dead weight of the semiconductor chip 1 by the protrusion 7 at the time of connection, the thickness reduction of the thin film solder 6 (outflow of the thin film solder 6) is suppressed and the amount of solder involved in the connection is maintained. As a result, the solder remaining around the reaction part is supplied, and the decrease in wetting due to the composition shift can be prevented. In this way, by improving the wettability of the thin film solder 6 to the Au layer 8 by the protrusions 7 at the time of connection, the fluidity is increased, and the voids entrained at the time of connection serve to be discharged to the outside of the connection portion. Good connection of the solder 6 to the Au layer 8 becomes possible. That is, by supporting the load or dead weight of the semiconductor chip 1 by the protrusion 7 at the time of connection, it is possible to suppress the outflow of solder to other than the connection part at the time of connection, and to maintain the amount of solder. It is effective to obtain a part.

ところで、図４に示すように、はんだの融点以上に昇温してはんだを溶融して半導体チップ１をサブマウント２上に接続して実装する時に、突起物７と半導体チップ１が接し、半導体チップ１に荷重を加えても突起物７によりこれ以上はんだに圧力がかからない状態となり、圧力によるはんだの接続部以外への流出を抑えられる。この結果、はんだの厚さ低減を抑制できる。このように接続に寄与するはんだ量の減少を抑制することで、半導体チップ１側に形成されているＡｕ層８と反応するはんだ量を保持できるため、巻き込んだボイド等を排出した濡れの良い良好な接続部を得ることができる。 Incidentally, as shown in FIG. 4, when the semiconductor chip 1 is mounted on the submount 2 by mounting the semiconductor chip 1 on the submount 2 by raising the temperature above the melting point of the solder and melting the solder, the semiconductor chip 1 comes into contact with the semiconductor chip 1. Even if a load is applied to the chip 1, the protrusion 7 does not apply any pressure to the solder any more, and it is possible to suppress the outflow of the solder to portions other than the solder due to the pressure. As a result, a reduction in solder thickness can be suppressed. By suppressing the decrease in the amount of solder that contributes to the connection in this way, the amount of solder that reacts with the Au layer 8 formed on the semiconductor chip 1 side can be maintained, so that the wetted voids and the like that are discharged are good. Can be obtained.

次に、本発明に係るサブマウント形成プロセスの概略について説明する。まず、ヒートシンクとなるサブマウント用（Ｓｉ、ＡｌＮ、ＳｉＣ、およびＡｌ_２Ｏ_３など）の基板４上に、電極となる基板側導体層５をフォトリソグラフィー技術を用いた半導体プロセスにより形成する。次に突起物７の形成に移る。突起物７の形成は、蒸着、スパッタ、あるいはめっきなどを用いるが、大きく分けて二つのプロセスが適用できる。一つ目のプロセスはマスクパターンを形成した後に、突起物となる材料の膜を形成し、余分な材料膜を取り除くプロセスである。レジストパターンを用いたリフトオフや、メタルマスクを用いての成膜などが当てはまる。二つ目のプロセスは、先に蒸着、スパッタあるいはめっきなどを用いて突起物となる材料膜を成膜して、その上にマスクパターンを形成し、余分なはんだ膜をエッチングで除去するプロセスである。該除去プロセスとしては、ミリングなどのドライのエッチングや、溶液を使ったウェットエッチングを適用することができる。また、その他のプロセスとしてはセラミック基板４上に基板側導電層５を形成し、めっき法により突起物7を形成することも考えられる。 Next, an outline of the submount formation process according to the present invention will be described. First, a substrate-side conductor layer 5 to be an electrode is formed on a submount (Si, AlN, SiC, Al ₂ O _3, etc.) substrate 4 to be a heat sink by a semiconductor process using a photolithography technique. Next, the projection 7 is formed. The formation of the protrusion 7 uses vapor deposition, sputtering, plating, or the like, but two processes can be roughly applied. The first process is a process in which after forming a mask pattern, a film of a material to be a projection is formed and an excessive material film is removed. For example, lift-off using a resist pattern or film formation using a metal mask is applicable. The second process is a process in which a material film that becomes a projection is first formed by vapor deposition, sputtering, plating, etc., a mask pattern is formed on the film, and an excess solder film is removed by etching. is there. As the removal process, dry etching such as milling or wet etching using a solution can be applied. As another process, it is also conceivable to form the substrate-side conductive layer 5 on the ceramic substrate 4 and form the protrusions 7 by plating.

また、突起物７を構成する材料としては、はんだ６の融点よりも融点が高いＣｕ，Ａｌ，Ｎｉ等の金属材料、またはＢｉ−Ｓｎ，Ｓｎ−Ａｇ，Ｓｎ−Ａｇ−Ｃｕ，Ｓｎ−Ｃｕ，Ａｕ−Ｓｎ，Ｓｎ−Ｚｎ，Ａｕ−Ｓｉ，Ａｕ−Ｇｅ，Ｓｎ−ＡｌなどのＰｂフリーはんだで形成される。次に、はんだ６の形成に移る。はんだ６の形成は、蒸着、スパッタ、あるいはめっきなどを用いるが、大きく分けて二つのプロセスが適用できる。一つ目のプロセスはマスクパターンを形成した後に、はんだ部の形成を行い、余分なはんだ部を取り除くプロセスである。レジストパターンを用いたリフトオフや、メタルマスクを用いての成膜などが当てはまる。二つ目のプロセスは、先に蒸着、スパッタなどを用いてはんだ膜を成膜して、その上にマスクパターンを形成し、余分なはんだ膜をエッチングで除去するプロセスである。該除去プロセスとしては、ミリングなどのドライのエッチングや、溶液を使ったウェットエッチングを適用することができる。また、その他のプロセスとしてはセラミック基板４上に基板側導電層５を形成し、めっき法によりはんだ６を形成することも考えられる。 Moreover, as a material which comprises the protrusion 7, metal materials, such as Cu, Al, and Ni whose melting | fusing point is higher than the melting | fusing point of the solder 6, Bi-Sn, Sn-Ag, Sn-Ag-Cu, Sn-Cu, It is formed of Pb-free solder such as Au-Sn, Sn-Zn, Au-Si, Au-Ge, Sn-Al. Next, the process moves to the formation of the solder 6. The solder 6 is formed by vapor deposition, sputtering, plating, or the like, but two processes can be roughly applied. The first process is a process of forming a solder part after forming a mask pattern and removing an excess solder part. For example, lift-off using a resist pattern or film formation using a metal mask is applicable. The second process is a process in which a solder film is first formed by vapor deposition, sputtering, etc., a mask pattern is formed thereon, and an excess solder film is removed by etching. As the removal process, dry etching such as milling or wet etching using a solution can be applied. As another process, it is conceivable to form the substrate-side conductive layer 5 on the ceramic substrate 4 and form the solder 6 by a plating method.

本技術は、はんだの接続温度に関わらず良好な接続を得るのに効果的であるが、比較的低融点なはんだ（融点が２００℃を超えないはんだ）に対し、特に効果的である。融点の低いはんだの接続温度は例えば１６０℃〜２００℃程度と概して低く、その接続温度で溶融したはんだの濡れ性や流動性は比較的低い。特にはんだ厚が薄い場合、前記のようにさらに濡れ性、流動性が低い。しかしながら、本発明のように、はんだに隣接してはんだの融点よりも融点が高い材料（例えばＣｕまたはＣｕ合金など）で形成された突起物７を設けることにより、接続時に半導体チップ１に荷重を加えたとしても、接続に寄与するはんだ量の減少を抑制することで、半導体チップ側に形成されているＡｕ層と反応するはんだ量を保持できるため、濡れの良い良好な接続部を得ることができる。その結果、比較的低融点のはんだ６を使用することが可能となり、融点が低い有機材料で作られた基板４の上に半導体チップ１を接続することが可能となる。 This technique is effective for obtaining a good connection regardless of the connection temperature of the solder, but is particularly effective for a solder having a relatively low melting point (a solder whose melting point does not exceed 200 ° C.). The connection temperature of solder having a low melting point is generally as low as about 160 ° C. to 200 ° C., for example, and the wettability and fluidity of solder melted at the connection temperature are relatively low. In particular, when the solder thickness is thin, the wettability and fluidity are further low as described above. However, as in the present invention, by providing a protrusion 7 formed of a material (for example, Cu or Cu alloy) having a melting point higher than the melting point of the solder adjacent to the solder, a load is applied to the semiconductor chip 1 at the time of connection. Even if added, the amount of solder that reacts with the Au layer formed on the semiconductor chip side can be maintained by suppressing the decrease in the amount of solder that contributes to the connection, so that a good connection portion with good wetting can be obtained. it can. As a result, it is possible to use a solder 6 having a relatively low melting point, and it is possible to connect the semiconductor chip 1 on the substrate 4 made of an organic material having a low melting point.

ここで、比較的低融点なはんだを代表してＳｎ−Ｂｉ薄膜はんだについて説明する。Ｓｎ−Ｂｉは接続温度が１６０℃〜２００℃程度であり、Ａｕ層に対する濡れ広がり性が小さいため、特に接続に寄与するはんだ量の保持が重要である。使用するＳｎ−Ｂｉはんだは、共晶が含まれる組成範囲、すなわち、Ｂｉ濃度２１ｗｔ％以上９９．９ｗｔ％以下と規定する。図５は、Ｂｉ−Ｓｎの二元平衡状態図である。まず、Ｂｉ濃度２１ｗｔ％以上とすることで、１３９℃で液相が生成することがわかる。次に、図５より１３９℃で溶融するＢｉ−Ｓｎ共晶は、Ｂｉが９９．９ｗｔ％まで存在することがわかる。接続温度は、融点の２０℃〜４０℃程度、多少高めならば５０℃程度高い温度を選択するのが一般的である。したがって、１３９℃で溶融するＢｉ−Ｓｎはんだならば、例えば１６０℃〜１８０℃、多少高めで２００℃などが典型的な接続温度と言え、はんだの接続温度としては比較的低い。その結果、融点が低い有機材料で作られた基板４の上に半導体チップを接続することが可能となる。 Here, Sn-Bi thin film solder will be described as a representative of solder having a relatively low melting point. Since Sn—Bi has a connection temperature of about 160 ° C. to 200 ° C. and low wettability with respect to the Au layer, it is particularly important to maintain the amount of solder that contributes to the connection. The Sn—Bi solder to be used is defined as a composition range including a eutectic, that is, a Bi concentration of 21 wt% or more and 99.9 wt% or less. FIG. 5 is a Bi-Sn binary equilibrium diagram. First, it turns out that a liquid phase produces | generates at 139 degreeC by making Bi density | concentration 21 wt% or more. Next, it can be seen from FIG. 5 that the Bi—Sn eutectic melted at 139 ° C. has Bi up to 99.9 wt%. The connection temperature is generally selected to be about 20 ° C. to 40 ° C. of the melting point, and about 50 ° C. if it is slightly higher. Therefore, for a Bi-Sn solder that melts at 139 ° C., for example, a typical connection temperature of 160 ° C. to 180 ° C. and a slightly higher temperature such as 200 ° C. can be said to be relatively low. As a result, it is possible to connect a semiconductor chip on the substrate 4 made of an organic material having a low melting point.

図６は、半導体チップ１をサブマウント２上に実装した状態の斜視図であり、図４を立体的に斜め前方より見た図である。ただし、ここでの突起物７の形成位置は一実施例であり、はんだ６に隣接した少なくとも一箇所に形成されていればよい。 6 is a perspective view of a state in which the semiconductor chip 1 is mounted on the submount 2, and is a view of FIG. However, the formation position of the protrusion 7 here is an example, and it is sufficient that the protrusion 7 is formed in at least one place adjacent to the solder 6.

例えば、はんだ６がＳｎ−Ｂｉの低融点はんだの場合、突起物７としてはＣｕやＣｕ合金などの融点が接続温度（１６０℃〜２００℃程度）より高く、接続前と接続後の高さがほぼ等しい金属材料を使用する。これらの材料以外にも、接続温度でほぼその高さが低減しない材料であれば、突起物７として適用可能である。突起物７としてＣｕやＣｕ合金を使う場合、基板４上に形成する電極引き回し配線に用いられるものと共通化できるため、引き回し配線と同時形成してもよい。 For example, when the solder 6 is Sn—Bi low melting point solder, the protrusion 7 has a melting point such as Cu or Cu alloy higher than the connection temperature (about 160 ° C. to 200 ° C.), and the height before connection and after connection is high. Use approximately the same metal material. In addition to these materials, any material can be used as the protrusion 7 as long as the height does not substantially decrease at the connection temperature. When Cu or a Cu alloy is used as the projection 7, it can be made common with that used for the electrode routing wiring formed on the substrate 4, and may be formed simultaneously with the routing wiring.

また、近年、多波長の出力が可能な光素子をサブマウントに実装することが多くなってきている。この場合、光素子とサブマウントとの間に複数の接続部が存在するため、接続時に隣り合うはんだ同士が接触して短絡する可能性がある。しかしながら、本発明のようにはんだ６に隣接して突起物７を設けることによって接続時に接続部以外へのはんだの流出を防止して、隣り合うはんだ同士が接触して短絡が生じるのを防止することが可能となる。 In recent years, optical elements capable of outputting multiple wavelengths are often mounted on submounts. In this case, since there are a plurality of connecting portions between the optical element and the submount, adjacent solders may come into contact with each other and short circuit. However, by providing the projections 7 adjacent to the solder 6 as in the present invention, it is possible to prevent the solder from flowing out of the connecting portion at the time of connection, thereby preventing adjacent solders from contacting each other and causing a short circuit. It becomes possible.

以上、半導体チップが光素子で構成される場合について説明したが、半導体チップが光素子で構成されない場合には、基板側導体層５、半導体チップ側導体層２１、及び薄膜はんだ６の厚さは、前述した厚さに限定されるものではなく、前述した厚さよりも大きくても小さくても良い。また、光素子以外としてホトダイオードなどの半導体チップ全般に適用可能である。 The case where the semiconductor chip is composed of an optical element has been described above. However, when the semiconductor chip is not composed of an optical element, the thicknesses of the substrate-side conductor layer 5, the semiconductor chip-side conductor layer 21, and the thin film solder 6 are as follows. The thickness is not limited to the above-described thickness, and may be larger or smaller than the above-described thickness. Further, the present invention can be applied to all semiconductor chips such as photodiodes other than optical elements.

［第２の実施の形態］
次に、本発明に係る第２の実施の形態について説明する。第２の実施の形態としては、半導体パッケージ内の実装において、ベースとなる基板４上にはんだ６を供給し、この上に半導体チップ１を載せて接続する半導体チップのダイボンディングがある。この場合のはんだの供給方法としては、ベース基板上にはんだペーストを印刷するか、あるいはシート状のはんだ剤をベース基板に載せる方法がある。さらに、この第２の実施の形態においては、ダイボンディング後、半導体チップ１の上面の電極から、リードフレーム（図示せず）へワイヤーボンディングにより接続を行い、全体を樹脂でモールドする構造となる。 [Second Embodiment]
Next, a second embodiment according to the present invention will be described. As a second embodiment, in mounting in a semiconductor package, there is die bonding of a semiconductor chip in which solder 6 is supplied onto a substrate 4 serving as a base and the semiconductor chip 1 is mounted thereon for connection. As a solder supply method in this case, there are a method of printing a solder paste on the base substrate or a method of placing a sheet-like solder agent on the base substrate. Further, in the second embodiment, after die bonding, the electrode on the upper surface of the semiconductor chip 1 is connected to a lead frame (not shown) by wire bonding, and the whole is molded with resin.

第２の実施の形態においても、特に半導体チップで発生した熱を放熱させるためには、ダイボンディング部にはボイドが少ないことが望ましく、そのためにははんだの良好な濡れ性の確保が必要となる。このように良好な濡れ性を確保するための手段として、前記第１の実施の形態で説明したようにはんだ６に隣接して突起物７を設けて半導体チップ１の荷重若しくは自重を支えることにより、接続時に接続部以外へのはんだの流出を防ぎ、接続に関与するはんだの量を確保して良好な濡れ性の確保が可能となる。 Also in the second embodiment, in order to dissipate the heat generated in the semiconductor chip, it is desirable that the die bonding portion has few voids. For this purpose, it is necessary to ensure good wettability of the solder. . As a means for ensuring such good wettability, as described in the first embodiment, a protrusion 7 is provided adjacent to the solder 6 to support the load or the own weight of the semiconductor chip 1. In addition, it is possible to prevent the solder from flowing out to other than the connection part at the time of connection, and to secure a good wettability by securing the amount of solder involved in the connection.

［第３の実施の形態］
次に、本発明に係る第３の実施の形態について説明する。第３の実施の形態としては、半導体パッケージ内における半導体チップのフリップチップボンディングがあり、濡れ不良が起きると、そこが電気抵抗または熱抵抗になり、半導体チップの性能を十分引き出せなくなる。そこで、第３の実施の形態においても、第１及び第２の実施の形態と同様に、はんだ６に隣接して突起物７を設けて半導体チップ１の荷重若しくは自重を支えることにより、接続時に接続部以外へのはんだの流出を防ぎ、接続に関与するはんだの量を確保して良好な濡れ性を確保することにより、電気抵抗または熱抵抗を発生させずに半導体チップの性能を十分引き出せることが可能となる。 [Third Embodiment]
Next, a third embodiment according to the present invention will be described. As a third embodiment, there is flip chip bonding of a semiconductor chip in a semiconductor package, and when a wetting defect occurs, it becomes an electric resistance or a thermal resistance, and the performance of the semiconductor chip cannot be sufficiently brought out. Therefore, also in the third embodiment, as in the first and second embodiments, a protrusion 7 is provided adjacent to the solder 6 to support the load or the own weight of the semiconductor chip 1, so that it can be connected. Preventing the outflow of solder to other than the connection area, ensuring sufficient wettability by securing the amount of solder involved in the connection, and sufficiently extracting the performance of the semiconductor chip without generating electrical resistance or thermal resistance Is possible.

［第４の実施の形態］
次に、本発明に係る第４の実施の形態としては、半導体チップを積層したＳｉＰ（ＳｙｓｔｅｍＩｎＰａｃｋａｇｅ）と呼ばれる電子部品と基板との間のフリップチップボンディング接続がある。前記第４の実施の形態においても、濡れ不良が起きると、そこが電気抵抗または熱抵抗になり、ＳｉＰの性能を十分引き出せなくなる。そこで、第４の実施の形態においても、第１乃至第３の実施の形態と同様に、はんだ６に隣接して突起物７を設けてＳｉＰの荷重若しくは自重を支えることにより、接続時に接続部以外へのはんだの流出を防ぎ、接続に関与するはんだの量を確保して良好な濡れ性を確保することにより、電気抵抗または熱抵抗を発生させずにＳｉＰの性能を十分引き出せることが可能となる。 [Fourth Embodiment]
Next, as a fourth embodiment of the present invention, there is a flip chip bonding connection between an electronic component called SiP (System In Package) on which semiconductor chips are stacked and a substrate. Also in the fourth embodiment, when wetting failure occurs, it becomes electric resistance or thermal resistance, and the performance of SiP cannot be sufficiently obtained. Therefore, also in the fourth embodiment, as in the first to third embodiments, the projection 7 is provided adjacent to the solder 6 to support the load or the own weight of the SiP, thereby connecting the connection portion at the time of connection. By preventing the outflow of solder to other parts and securing the amount of solder involved in the connection and ensuring good wettability, it is possible to sufficiently extract the performance of SiP without generating electrical resistance or thermal resistance. Become.

また、ＳｉＰは小型化してきており、半導体チップの電極パッドの幅及び間隔が小さくなってきている。そのため、接続時に隣り合うはんだ同士が接触して短絡する可能性がある。しかしながら、本発明のようにはんだ６に隣接して突起物７を設けることによって接続時に接続部以外へのはんだの流出を防止して、隣り合うはんだ同士が接触して短絡が生じるのを防止することが可能となる。 Further, SiP has been miniaturized, and the width and interval of the electrode pads of the semiconductor chip have been reduced. Therefore, there is a possibility that adjacent solders come into contact with each other and short circuit. However, by providing the projections 7 adjacent to the solder 6 as in the present invention, it is possible to prevent the solder from flowing out of the connecting portion at the time of connection, thereby preventing adjacent solders from contacting each other and causing a short circuit. It becomes possible.

［第５の実施の形態］
次に、本発明に係る第５の実施の形態について図７を用いて説明する。第５の実施の形態において、第１乃至第４の実施の形態と相違する点は、突起物７を設けてはんだ６を用いて接続する代わりに、突起物７を設けて電極パッド１０上のバンプ形状のはんだまたは金属９を用いて接続する場合である。このように第５の実施の形態においても、接続時において、電子部品である半導体チップ１の荷重を支えることができるため、接続に寄与するはんだ量の減少を抑制することで、半導体チップ側に形成されているＡｕ層と反応するはんだ量を保持できるため、巻き込んだボイド等を排出した濡れの良い良好な接続部を得ることができる。 [Fifth Embodiment]
Next, a fifth embodiment according to the present invention will be described with reference to FIG. The fifth embodiment is different from the first to fourth embodiments in that a protrusion 7 is provided on the electrode pad 10 instead of providing the protrusion 7 and connecting with the solder 6. This is a case of using bump-shaped solder or metal 9 for connection. As described above, also in the fifth embodiment, the load of the semiconductor chip 1 that is an electronic component can be supported at the time of connection. Therefore, by suppressing the decrease in the amount of solder that contributes to the connection, the semiconductor chip side can be reduced. Since the amount of solder that reacts with the formed Au layer can be maintained, it is possible to obtain a good connection portion with good wettability by discharging the entrained voids and the like.

［第６の実施の形態］
次に、本発明に係る第６の実施の形態について図８を用いて説明する。第６の実施の形態において、第１及び第５の実施の形態と相違する点は、基板４を掘削加工することで、突起物７を形成することである。その際の基板４の掘削加工は、ミリングなどのドライエッチングや、溶液を使ったウェットエッチングを適用することができる。 [Sixth Embodiment]
Next, a sixth embodiment according to the present invention will be described with reference to FIG. The sixth embodiment is different from the first and fifth embodiments in that the projection 7 is formed by excavating the substrate 4. In the excavation of the substrate 4 at that time, dry etching such as milling or wet etching using a solution can be applied.

このように、第６の実施の形態によれば、掘削加工によって高精度な突起物７を形成することでサブマウント２からの半導体チップ１の高さ、および傾きを制御することが可能となる。 As described above, according to the sixth embodiment, it is possible to control the height and inclination of the semiconductor chip 1 from the submount 2 by forming the high-precision protrusion 7 by excavation. .

［第７の実施の形態］
本発明に係る第７の実施の形態について説明する。第７の実施の形態は、第１の実施の形態で説明したはんだ６の表面に、さらにＡｇ膜あるいはＡｕ膜が形成されており、Ａｇ膜を形成する場合は、さらにＡｇ膜の表面にＡｕ膜が形成され、はんだ表面の酸化を防止している。Ａｇ膜は０．１μｍ程度の厚さで、酸化防止能力を発揮し、特にノンフラックスの接続プロセスに有効な技術である。ただし、Ａｇ膜あるいはＡｕ膜の形成は必須ではない。例えば、フラックスが使える場合や、はんだ表面の酸化防止をしなくても良好な接続ができる場合など、Ａｇ膜あるいはＡｕ膜の形成が必要ないこともある。 [Seventh Embodiment]
A seventh embodiment according to the present invention will be described. In the seventh embodiment, an Ag film or an Au film is further formed on the surface of the solder 6 described in the first embodiment. When an Ag film is formed, an Au film is further formed on the surface of the Ag film. A film is formed to prevent oxidation of the solder surface. The Ag film has a thickness of about 0.1 μm and exhibits an antioxidant ability, and is an effective technique particularly in a non-flux connection process. However, formation of an Ag film or Au film is not essential. For example, it may not be necessary to form an Ag film or an Au film when a flux can be used or when a good connection can be made without preventing the solder surface from being oxidized.

以上説明したように、第７の実施の形態によれば、はんだの濡れ性を向上させるはたらきのあるフラックスをはんだに塗布することもフラックスを洗浄することも必要ないため、フラックスによる光素子や半導体チップが特性劣化を起こす懸念も、フラックス残渣によって配線部を腐食させて電子部品が故障することも防止することが可能となる。 As described above, according to the seventh embodiment, it is not necessary to apply a flux that works to improve the wettability of the solder to the solder or to clean the flux. It is possible to prevent the deterioration of the characteristics of the chip and the corrosion of the wiring part due to the flux residue and the failure of the electronic component.

［第８の実施の形態］
次に、本発明に係る第８の実施の形態について図９を用いて説明する。第８の実施の形態において、第１乃至第４の実施の形態と相違する点は、突起物７を金属材料で形成する代わりにレジスト１１で形成した点にある。図９は、サブマウント２に半導体チップ１が実装される前の状態で、導体層（基板側）５の主面上にレジスト１１が塗布された状態を示す断面図である。基板４の主面上には、Ｔｉ／Ｐｔ／ＡｕやＴｉ／Ｎｉ／Ａｕ、およびＣｒ／Ｎｉ／Ａｕなどの導体層（基板側）５が電気的観点からパターニングされて形成され、その上に、レジスト１１をパターンングして形成することにより、レジスト１１ははんだ６の端部に前述の突起物７と同じ役割を果たすことが可能となる。該レジスト１１は、フォトリソグラフィー技術を用いた半導体プロセスにより形成する。はんだ６の形状は板状でもバンプ状でもよい。また、基板側導体層５、はんだ６の厚さ（高さ）は第１の実施の形態と同様であることが望ましいが、はんだの流出を防ぎ、接続に寄与するはんだ量を確保することで、半導体チップ側に形成されている導電層と反応し、組成変動することによる融点上昇、あるいは液相線温度と融点の差の拡大を抑止でき、良好な接続が可能となる効果が現れるのであれば、この厚さ（高さ）に限られるものではない。 [Eighth Embodiment]
Next, an eighth embodiment according to the present invention will be described with reference to FIG. The eighth embodiment is different from the first to fourth embodiments in that the protrusion 7 is formed of a resist 11 instead of a metal material. FIG. 9 is a cross-sectional view showing a state in which a resist 11 is applied on the main surface of the conductor layer (substrate side) 5 before the semiconductor chip 1 is mounted on the submount 2. On the main surface of the substrate 4, a conductor layer (substrate side) 5 such as Ti / Pt / Au, Ti / Ni / Au, and Cr / Ni / Au is formed by patterning from an electrical point of view. By forming the resist 11 by patterning, the resist 11 can play the same role as the protrusion 7 described above at the end of the solder 6. The resist 11 is formed by a semiconductor process using a photolithography technique. The shape of the solder 6 may be a plate shape or a bump shape. The thickness (height) of the board-side conductor layer 5 and the solder 6 is preferably the same as that of the first embodiment, but by preventing the solder from flowing out and ensuring the amount of solder contributing to the connection. It is possible to suppress an increase in the melting point due to a change in composition by reacting with the conductive layer formed on the semiconductor chip side, or an increase in the difference between the liquidus temperature and the melting point, and an effect of enabling a good connection appears. For example, the thickness (height) is not limited to this.

［第９の実施の形態］
次に、本発明に係る第９の実施の形態について図１０乃至図１２を用いて説明する。図１０は２個のサブマウント２で半導体チップ１を挟持して接続する前の状態を示す断面図である。図１１は接続後の状態を示す断面図である。半導体チップ１を上下から図１０のように２個のサブマウント２で挟持する。半導体チップ１が発熱体であるとき、２個のサブマウント２で挟持したことにより１個のサブマウント２で放熱する場合より多くの熱を放熱でき、半導体チップ１の冷却効果が向上する。半導体チップ１の２つの主面上に形成されている導体層（半導体チップ側）２１の仕様は第１の実施の形態と同様である。サブマウントの仕様も第１の実施の形態と同様であり、はんだ６はバンプ形状でもよい。 [Ninth Embodiment]
Next, a ninth embodiment according to the present invention will be described with reference to FIGS. FIG. 10 is a cross-sectional view showing a state before the semiconductor chip 1 is sandwiched and connected by the two submounts 2. FIG. 11 is a cross-sectional view showing a state after connection. The semiconductor chip 1 is sandwiched between the two submounts 2 as shown in FIG. When the semiconductor chip 1 is a heating element, it is possible to dissipate more heat than the case where heat is radiated by one submount 2 by being sandwiched between the two submounts 2, and the cooling effect of the semiconductor chip 1 is improved. The specifications of the conductor layer (semiconductor chip side) 21 formed on the two main surfaces of the semiconductor chip 1 are the same as those in the first embodiment. The specifications of the submount are the same as in the first embodiment, and the solder 6 may be a bump shape.

図１２は半導体チップ１を２個のサブマウント２で挟持して実装した状態を示す斜視図であり、図１０を立体的に斜め前方より見た図である。ただし、ここでの突起物７の形成位置は一実施例であり、はんだ６に隣接した少なくとも一箇所に形成されていればよい。 FIG. 12 is a perspective view showing a state in which the semiconductor chip 1 is sandwiched and mounted between two submounts 2, and is a view of FIG. However, the formation position of the protrusion 7 here is an example, and it is sufficient that the protrusion 7 is formed in at least one place adjacent to the solder 6.

［第１０の実施の形態］
次に、本発明に係る第１０の実施の形態について図１３を用いて説明する。該第１０の実施の形態では、２枚以上の基板１７、２０を積層して電子機器を作る。そして第１０の実施の形態では、半導体（回路素子部）１３の実装高さを保持し、はんだ６の流出を抑制するために、突起物７が基板１７、２０の主面上に形成され、半導体の積層体の基板同士の間隔が保たれる。突起物７は、第１の実施の形態と同じ構成でよいが、第８の実施の形態のようにレジスト材料により形成しても構わない。本第１０の実施の形態において、このような突起物７を形成する理由は、接続時に突起物７によって半導体の積層体を支持することによってはんだ６の接続部以外への流出を抑制し、濡れの良い良好な接続部を得るためである。また、これには、隣接する配線に接し短絡することを防ぐ効果がある。 [Tenth embodiment]
Next, a tenth embodiment according to the present invention will be described with reference to FIG. In the tenth embodiment, two or more substrates 17 and 20 are stacked to make an electronic device. And in 10th Embodiment, in order to hold | maintain the mounting height of the semiconductor (circuit element part) 13, and in order to suppress the outflow of the solder 6, the protrusion 7 is formed on the main surface of the board | substrates 17 and 20, The distance between the substrates of the semiconductor laminate is maintained. The protrusion 7 may have the same configuration as that of the first embodiment, but may be formed of a resist material as in the eighth embodiment. In the tenth embodiment, the reason for forming such a protrusion 7 is that the semiconductor laminate is supported by the protrusion 7 at the time of connection, thereby suppressing the outflow of the solder 6 to the part other than the connection part. This is to obtain a good connection part. This also has the effect of preventing a short circuit due to contact with adjacent wiring.

なお、半導体の積層部は、その一実施例を図１３に示したが、他の積層構造でも構わない。 One example of the semiconductor laminated portion is shown in FIG. 13, but another laminated structure may be used.

本発明は、半導体の積層部の突起物７の形成構造がポイントであり、全体が樹脂でモールドされていなくても構わない。例えば、樹脂でモールドせず、半導体の積層体を、セラミック等のパッケージ（箱）内に実装する構造でも構わない。 The point of the present invention is the formation structure of the protrusions 7 of the laminated portion of the semiconductor, and the whole may not be molded with resin. For example, a structure in which a semiconductor laminate is mounted in a package (box) made of ceramic or the like without molding with resin may be used.

また樹脂１６でモールドする際にも、特に信頼性を重視して、半導体の積層体を切断して個片化し、基板上に実装した後にモールドしているが、これも別の形態にすることができる。すなわち、ウェハの状態で半導体を積層し、これをウェハの状態で、基板１７上に接続を行い、そのまま樹脂１６を流し込む構造である。ウェハのギャップの端部から樹脂が流れ込むが、ギャップが小さくなるので、樹脂の充填が難しいことが予想される。この場合、個片化する際の切断部に、貫通電極１８を作る際に、一緒に貫通穴を形成しておく。このような構造を形成し、雰囲気を真空にして、樹脂１６を流し込むことにより、樹脂の充填状態を改善することができる。樹脂の充填状態は、樹脂の粘性とも大きな関係があるので、半導体の積層部のギャップの高さに応じて、適切な粘性のものを選択する。 Also, when molding with the resin 16, emphasis is placed on reliability, and the semiconductor laminate is cut and separated into individual pieces and mounted on the substrate, but this is another form. Can do. That is, the semiconductor is laminated in the state of a wafer, and this is connected to the substrate 17 in the state of the wafer, and the resin 16 is poured as it is. Resin flows from the end of the gap of the wafer, but it is expected that filling the resin is difficult because the gap is small. In this case, a through hole is formed together when the through electrode 18 is formed in the cut portion when the piece is separated. By forming such a structure, making the atmosphere vacuum, and pouring the resin 16, the resin filling state can be improved. Since the filling state of the resin has a great relationship with the viscosity of the resin, a resin having an appropriate viscosity is selected according to the height of the gap in the stacked portion of the semiconductor.

ウェハの状態で樹脂を流し込んだ場合、切断することで、基板１７が、切断面に現れる。樹脂と基板１７の密着力が重要であるが、要求される信頼性仕様によっては、このような側面に基板１７が露出した構造も採用可能である。 When the resin is poured in the state of a wafer, the substrate 17 appears on the cut surface by cutting. The adhesion between the resin and the substrate 17 is important, but depending on the required reliability specifications, a structure in which the substrate 17 is exposed on such a side surface can be employed.

なお、９はバンプ、１０は電極パッド、１２は陥没部、１３は回路素子部、１４は配線（半導体チップ側）、１５は電極パッド（半導体チップ側）、１６は充填される樹脂、１７は基板（半導体チップ側）、１８は貫通電極（基板側）、１９はプリント基板、２０は樹脂基板である。 9 is a bump, 10 is an electrode pad, 12 is a recessed portion, 13 is a circuit element portion, 14 is a wiring (semiconductor chip side), 15 is an electrode pad (semiconductor chip side), 16 is a resin to be filled, and 17 is A substrate (semiconductor chip side), 18 is a through electrode (substrate side), 19 is a printed circuit board, and 20 is a resin substrate.

本発明は、基板１７上に形成されたはんだ部と隣接する少なくとも一箇所に突起物７を形成するもので、突起物７の高さが接続前と接続後でほとんど低下しないため、接続に関与するはんだの量を保持でき、被接続部の導電層と十分反応し、濡れの良い良好な接続を実現するものである。本発明は、特に以下の分野に適用できる可能性がある。 In the present invention, the protrusion 7 is formed in at least one place adjacent to the solder portion formed on the substrate 17, and the height of the protrusion 7 hardly decreases before and after connection. The amount of solder to be held can be maintained, and it reacts sufficiently with the conductive layer of the connected portion to achieve good connection with good wetting. The present invention may be particularly applicable to the following fields.

融点が低い有機材料で作られた基板の上に半導体チップを接続する場合、Ａｕ−Ｓｎはんだなどの接続温度が３００℃程度のはんだは、有機材料が劣化してしまうため使えない。そこで候補となる一実施例が、比較的接続温度の低いＳｎ−Ｂｉはんだである。Ｓｎ−Ｂｉはんだは、特に１０μｍ程度以下の薄膜では、接続時のはんだの流出を考えると接続時に寄与するはんだ量が減少し、そのことが原因で濡れ性が下がり、良好に接続できない。そこで、突起物７を形成し、接続部の高さの低下を抑制することで、接続部からのはんだの流出を抑制し、良好な接続部を得ることができる。 When a semiconductor chip is connected to a substrate made of an organic material having a low melting point, solder having a connection temperature of about 300 ° C. such as Au—Sn solder cannot be used because the organic material deteriorates. Therefore, a candidate example is Sn—Bi solder having a relatively low connection temperature. Sn-Bi solder, especially in the case of a thin film of about 10 μm or less, reduces the amount of solder that contributes to connection when considering the outflow of solder at the time of connection, resulting in lower wettability and poor connection. Therefore, by forming the protrusions 7 and suppressing a decrease in the height of the connection portion, it is possible to suppress the outflow of solder from the connection portion and obtain a good connection portion.

この様に、比較的低温で接続する必要があるときや、低温接続でなくともはんだの流出が原因で接続不良が起こる場合に必要になる技術である。 As described above, this technique is necessary when it is necessary to connect at a relatively low temperature, or when a connection failure occurs due to the outflow of solder even if the connection is not low temperature.

本発明に係る基本構造である半導体チップをサブマウント上に実装する前の状態を示す断面図である。It is sectional drawing which shows the state before mounting the semiconductor chip which is the basic structure which concerns on this invention on a submount. 本発明に係る基本構造である半導体チップをサブマウント上に実装する前の状態を示す斜視図であり、図１を立体的に斜め前方より見た図である。FIG. 2 is a perspective view showing a state before a semiconductor chip, which is a basic structure according to the present invention, is mounted on a submount, and FIG. 本発明に係る基本構造である光素子などの半導体チップをサブマウント上に接続する前に、半導体チップの上方から荷重がかけられている状態を示す断面図である。It is sectional drawing which shows the state in which the load is applied from the upper direction of a semiconductor chip, before connecting semiconductor chips, such as an optical element which is the basic structure which concerns on this invention, on a submount. 本発明に係る基本構造である光素子などの半導体チップをサブマウント上に接続した状態を示す断面図である。It is sectional drawing which shows the state which connected semiconductor chips, such as an optical element which is the basic structure which concerns on this invention, on the submount. 本発明に係るＢｉ−Ｓｎはんだの組成範囲を説明するための二元状態図である。It is a binary phase diagram for demonstrating the composition range of the Bi-Sn solder which concerns on this invention. 本発明の一実施例を示す半導体チップをサブマウント上に実装した状態の斜視図であり、図４を立体的に斜め前方より見た図である。It is the perspective view of the state which mounted the semiconductor chip which shows one Example of this invention on the submount, and is the figure which looked at FIG. 4 from three-dimensionally diagonally forward. 本発明に係る第５の実施の形態について示す図である。It is a figure shown about 5th Embodiment based on this invention. 本発明に係る第６の実施の形態について示す図である。It is a figure shown about the 6th Embodiment which concerns on this invention. 本発明に係る第８の実施の形態について示す図である。It is a figure shown about 8th Embodiment which concerns on this invention. 本発明に係る第９の実施の形態である２個のサブマウントで半導体チップを挟持して接続する前の状態を示す断面図である。It is sectional drawing which shows the state before clamping and connecting a semiconductor chip with two submounts which are the 9th Embodiment which concerns on this invention. 本発明に係る第９の実施の形態である２個のサブマウントで半導体チップを挟持して接続後の状態を示す断面図である。It is sectional drawing which shows the state after pinching and connecting a semiconductor chip with two submounts which are the 9th Embodiment which concerns on this invention. 本発明に係る第９の実施の形態である半導体チップを２個のサブマウントで挟持して実装した状態を示す斜視図であり、図１０を立体的に斜め前方より見た図である。FIG. 10 is a perspective view showing a state in which a semiconductor chip according to a ninth embodiment of the present invention is sandwiched and mounted by two submounts, and is a view of FIG. 本発明に係る第１０の実施の形態について示す図である。It is a figure shown about 10th Embodiment which concerns on this invention.

Explanation of symbols

１…半導体チップ、２…サブマウント、３…基板（半導体チップ側）、４…基板（サブマウント側）、５…導電層（基板側）、６…はんだ、７…突起物、８…Ａｕ層、９…バンプ、１０…電極パッド、１１…レジスト、１２…陥没部、１３…回路素子部、１４…配線（半導体チップ側）、１５…電極パッド（半導体チップ側）、１６…樹脂、１７…基板（半導体チップ側）、１８…貫通電極（基板側）、１９…プリント基板、２０…樹脂基板、２１…導電層（半導体チップ側）２０１…Ｂｉ−Ｓｎ共存領域、２０２…Ｓｎ／液相共存領域、２０３…Ｂｉ／液相共存領域。 DESCRIPTION OF SYMBOLS 1 ... Semiconductor chip, 2 ... Submount, 3 ... Substrate (semiconductor chip side), 4 ... Substrate (submount side), 5 ... Conductive layer (substrate side), 6 ... Solder, 7 ... Projection, 8 ... Au layer , 9 ... Bump, 10 ... Electrode pad, 11 ... Resist, 12 ... Depressed part, 13 ... Circuit element part, 14 ... Wiring (semiconductor chip side), 15 ... Electrode pad (semiconductor chip side), 16 ... Resin, 17 ... Substrate (semiconductor chip side), 18 ... through electrode (substrate side), 19 ... printed substrate, 20 ... resin substrate, 21 ... conductive layer (semiconductor chip side) 201 ... Bi-Sn coexistence region, 202 ... Sn / liquid phase coexistence Region, 203... Bi / Liquid phase coexistence region.

Claims

An optical device mounting method of mounting by connecting with solder an optical element to the substrate,
A conductor layer forming step of forming a first conductive layer on at least part of the region of the main surface side of the substrate on which the optical element is mounted, the optical element is mounted,
Forming a solid thin film solder on at least a part of the first conductor layer formed in the conductor layer forming step; and
A protrusion forming step of forming a plurality of protrusions on the first conductor layer or on the main surface of the substrate in a region where the optical element on the main surface side of the substrate is mounted;
An optical element mounting step of mounting the optical element on the solid thin film solder;
The solid-state thin film solder is melted, and the optical element is placed on the main surface side of the substrate so that the electronic component is supported by a plurality of protrusions formed in the protrusion forming step. have a connection step of mounting by connecting to the layers,
Thin solder of the solid has a recess in the contour portion of the planar shape, such that the projections on the inner recess is located, a thin film solder, and wherein the projections of the solid is characterized by being formed light Element mounting method.

At least a portion of the principal surface of the optical element, the optical element mounting method according to claim 1, characterized in that it comprises a second conductor layer connected to the thin film solder in the connection process.

The height of the projection formed in the projection formation step is not less than the height of the first conductor layer and lower than the height of the thin film solder, and the melting point of the material constituting the projection is the thickness of the thin film solder. 3. The optical element mounting method according to claim 1, wherein the optical element mounting method is higher than a melting point.

4. In the connecting step, the Au layer or Au bump previously formed on the optical element is pressed against the molten thin film solder to obtain the connection by a reaction between Au and the thin film solder component. An optical element mounting method according to any one of the above.

4. The optical element mounting method according to claim 1, wherein a material constituting the protrusion formed in the protrusion formation step is a metal material. 5.

Before forming the first conductor layer and the thin film solder, in the protrusion forming step, the protrusion is formed by previously cutting a region other than the protrusion on the main surface of the substrate. The optical element mounting method according to any one of claims 1 to 3.

The material constituting the projection formed in the projection formation step is a metal of Cu, Al, or Ni, or Bi—Sn, Sn—Ag, Sn—Ag—Cu, Sn—Cu, Au—Sn, Sn—Zn. The method for mounting an optical element according to claim 1, wherein the solder is an Au—Si, Au—Ge, or Sn—Al solder.

Bi-Sn, Sn-Ag, Sn-Ag-Cu, Sn-Cu, Au-Sn, Sn-Zn, Au-Si, Au-Ge, or Sn-Al thin film solder surface formed in the solder forming step 4. The optical element mounting method according to claim 1, wherein a film formed by laminating Ag, Au, or Ag and Au is formed.

9. The optical element mounting method according to claim 8, wherein a film formed by laminating the Ag, Au, or Ag and Au is formed on the surface of the thin film solder by vapor deposition, sputtering, or plating.

4. The optical element according to claim 1, wherein the thin film solder formed in the solder forming step is a Bi—Sn solder, an In—Sn solder, or an In—Bi—Sn solder. Mounting method.

The thin film solder formed in the solder formation step is Bi-Sn solder, and the Bi concentration is 21 wt% or more and 99.9% or less. The optical element mounting method described.