JP4998495B2 - Semiconductor device - Google Patents
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Description
本発明は半導体装置に関し、特に、相変化抵抗を利用して情報を記憶するメモリセルを用いた高速な不揮発性メモリを含む半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly, to a semiconductor device including a high-speed nonvolatile memory using a memory cell that stores information using phase change resistance.
高速で高集積な不揮発性メモリを目指して、相変化メモリの開発が進められており、非特許文献1で述べられている。相変化メモリでは、カルコゲナイド材料と呼ばれる相変化材料が、状態により抵抗が異なることを利用して、情報を記憶する。相変化抵抗の書き換えは、電流を流して発熱させることにより、状態を変化させて行う。セット動作とも呼ばれる低抵抗化は、比較的低温に十分な期間保つことにより、また、リセット動作と呼ばれる高抵抗化は、相変化抵抗を比較的高温とすることにより、行われる。また、相変化材料を読出し動作は、相変化抵抗の状態を変化させない範囲で電流を流して行う。
Aiming at high-speed and highly integrated non-volatile memory, phase change memory is being developed, and is described in Non-Patent
非特許文献2には、相変化抵抗の特性について述べられている。さらに、非特許文献3には、相変化抵抗とNMOSトランジスタにより構成されたメモリセルについて述べられている。
Non-Patent
これらの文献で、高速なROM(Read-Only Memory)に留まらず、不揮発性のRAM(Random Access Memory)の可能性も述べられており、ROMとRAMの機能を併せ持つ統合型メモリの実現も言及されている。同様な高速不揮発性メモリとして、FeRAM(Ferroelectric RAM)とMRAM(Magnetic RAM)も開発されている。FeRAMは、強誘電体キャパシタの面積を小さくすることが難しく、セル面積を小さくすることが困難である。また、MRAMは、磁気抵抗の変化率が小さいため、読み出し信号量が小さく高速読み出し動作が困難である。一方、相変化メモリは、相変化抵抗の電極面積が小さい方が、小さな電力で相変化抵抗を相変化させられるため、スケーリングが容易である。また、相変化抵抗は、MRAMの磁気抵抗に比べて、大きく変化するため、高速な読み出し動作が実現できる。これらの理由から、相変化メモリによる高速不揮発性メモリの実現が期待されている。 These documents describe the possibility of non-volatile RAM (Random Access Memory) as well as high-speed ROM (Read-Only Memory), and mention the realization of an integrated memory that combines the functions of ROM and RAM. Has been. FeRAM (Ferroelectric RAM) and MRAM (Magnetic RAM) have also been developed as similar high-speed nonvolatile memories. In FeRAM, it is difficult to reduce the area of the ferroelectric capacitor, and it is difficult to reduce the cell area. Also, since the MRAM has a small magnetoresistance change rate, the read signal amount is small and high-speed read operation is difficult. On the other hand, the phase change memory has a smaller electrode area of the phase change resistance, and the phase change resistance can be changed with a small amount of power, so that scaling is easy. Further, since the phase change resistance changes greatly compared to the magnetic resistance of the MRAM, a high-speed read operation can be realized. For these reasons, realization of a high-speed nonvolatile memory using a phase change memory is expected.
相変化メモリをRAMとして用いるためには、書き込み時間が問題となる。低抵抗化では、十分な時間、例えば20ns程度は、相変化抵抗に電流を流し続けなければならない。また、高抵抗化後には、そのメモリセルへの読出し動作を行う前に、相変化抵抗の状態が安定するよう、十分な時間、例えば20ns程度、間隔をあけなければならない。 In order to use the phase change memory as a RAM, the writing time becomes a problem. In reducing the resistance, it is necessary to continue to pass a current through the phase change resistor for a sufficient time, for example, about 20 ns. In addition, after the resistance is increased, an interval must be provided for a sufficient time, for example, about 20 ns, so that the state of the phase change resistance is stabilized before the read operation to the memory cell is performed.
相変化メモリを不揮発性RAMとして導入する際、システムの変更が小さくすむよう、低電力RAMのスペックに整合させることが望ましい。現在、低電力RAMとしては低電力SRAM(Static RAM)が広く用いられている。その一般的なスペックに対し、SRAMのメモリアレイを相変化メモリのメモリアレイで置き換えただけでは、上記のような相変化メモリの動作上の課題を満足できない。即ち、低抵抗化を行う書込み動作直後に同じメモリセルへアクセスを行うには書込みに十分な時間が必要なため、また、高抵抗化を行う書込み動作直後に同じメモリセルから読み出しを行う場合は、相変化抵抗の状態を安定させる十分な時間が必要なため、低電力SRAMと同程度の高速アクセスを実現することが困難となる。 When phase change memory is introduced as non-volatile RAM, it is desirable to match the specifications of low power RAM so that system changes can be minimized. Currently, low power SRAM (Static RAM) is widely used as the low power RAM. In contrast to the general specifications, simply replacing the SRAM memory array with the phase change memory memory array cannot satisfy the above-described operational problems of the phase change memory. That is, a sufficient time is required for writing to access the same memory cell immediately after the write operation for reducing the resistance, and when reading from the same memory cell immediately after the write operation for increasing the resistance is performed. Since sufficient time for stabilizing the state of the phase change resistance is required, it is difficult to realize high-speed access similar to that of the low-power SRAM.
そこで、本願発明の目的は、短い動作サイクル時間で、相変化メモリの安定動作を可能とし、高集積な高速不揮発性メモリを実現することにある。 SUMMARY OF THE INVENTION An object of the present invention is to realize a highly integrated high-speed nonvolatile memory that enables stable operation of a phase change memory in a short operation cycle time.
上記目的を達成するための本発明の代表的な手段は、複数のワード線と、複数のワード線と交差する複数のビット線と、複数のワード線と複数のビット線との交点に配置された複数の不揮発性メモリセルとを含む不揮発性メモリセルアレイと、不揮発性メモリセルアレイに書込みデータに対応した書込み信号を供給するライトバッファと、ライトバッファへ書込みデータを供給する入力バッファと、入力バッファに接続され、書込みデータを保持する書込みデータレジスタとを具備し、電源遮断前に書込みデータレジスタに保持されるデータを書き込むダミーの書込みサイクルを有することである。 Representative means of the present invention for achieving the above object are arranged at intersections of a plurality of word lines, a plurality of bit lines intersecting with the plurality of word lines, and a plurality of word lines and the plurality of bit lines. A nonvolatile memory cell array including a plurality of nonvolatile memory cells, a write buffer that supplies a write signal corresponding to the write data to the nonvolatile memory cell array, an input buffer that supplies write data to the write buffer, and an input buffer A write data register connected to hold the write data, and having a dummy write cycle for writing data held in the write data register before power-off.
高速動作が可能である半導体装置を実現することができる。 A semiconductor device capable of high-speed operation can be realized.
以下、本発明の実施例について図面を用いて詳細に説明する。実施例の各機能ブロックを構成する回路素子は、特に制限されないが、公知のCMOS(相補型MOSトランジスタ)等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。図面で、PMOSトランジスタにはボディに矢印の記号を付すことで、NMOSトランジスタと区別することとする。図面にはMOSトランジスタの基板電位の接続は特に明記していないが、MOSトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。また、特に断りの無い場合、信号のロウレベルを'0',ハイレベルを'1'とする。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The circuit elements constituting each functional block in the embodiment are not particularly limited, but are formed on a semiconductor substrate such as single crystal silicon by a known integrated circuit technology such as a CMOS (complementary MOS transistor). In the drawing, the PMOS transistor is distinguished from the NMOS transistor by attaching an arrow symbol to the body. Although the connection of the substrate potential of the MOS transistor is not particularly specified in the drawing, the connection method is not particularly limited as long as the MOS transistor can operate normally. Unless otherwise noted, the signal low level is set to “0” and the high level is set to “1”.
(第1の実施例)
図1は、本発明による非同期式相変化メモリの構成例の要部ブロック図である。特に制限されないが、非同期式相変化メモリでは、制御信号の状態に応じて、また、アドレスの遷移を検出して動作を行う。ここで、本発明における非同期式相変化メモリでは、書込みデータレジスタDIR,出力データセレクタDOS,書込みアドレスレジスタAR,アドレス比較器ACP,フラグレジスタFRを設けていることが特長である。コマンドバッファCB,制御信号発生回路CPG,アドレスバッファAB,アドレス遷移検知回路ATD,ロウプリデコーダRPD,カラムプリデコーダCPD,入力バッファDIB,出力バッファDOB,センスアンプブロックSA,ライトバッファブロックWBを有し、さらにメモリセルアレイMCAに対応してロウデコーダRDEC,ワードドライバWD,カラムデコーダCDEC,カラムセレクタCSELが設けられている。ここでは、メモリセルアレイMCAを1個しか示していないが、メモリセル容量に応じて、メモリセルアレイMCAを複数個としても良い。この図では簡単のため、欠陥救済回路などは省略している。
(First embodiment)
FIG. 1 is a block diagram of a main part of a configuration example of an asynchronous phase change memory according to the present invention. Although not particularly limited, the asynchronous phase change memory operates in accordance with the state of the control signal and also by detecting address transition. Here, the asynchronous phase change memory according to the present invention is characterized in that a write data register DIR, an output data selector DOS, a write address register AR, an address comparator ACP, and a flag register FR are provided. Has command buffer CB, control signal generation circuit CPG, address buffer AB, address transition detection circuit ATD, row predecoder RPD, column predecoder CPD, input buffer DIB, output buffer DOB, sense amplifier block SA, write buffer block WB Further, a row decoder RDEC, a word driver WD, a column decoder CDEC, and a column selector CSEL are provided corresponding to the memory cell array MCA. Although only one memory cell array MCA is shown here, a plurality of memory cell arrays MCA may be provided according to the memory cell capacity. In this figure, a defect relief circuit and the like are omitted for simplicity.
図2は、メモリセルアレイMCAの構成例を示している。メモリセルMCが、ワードドライバWDに接続されたワード線WL0,WL1,WL2,WL3,…と、カラムセレクタCSELに接続されたビット線BL0,BL1,BL2,BL3,…の交点に設けられる。また、ソース線SL01,SL23,…が設けられ、接地電圧VSSに接続される。各メモリセルMCは、相変化抵抗PCRとメモリセルトランジスタMTにより構成される。相変化抵抗PCRの一端はビット線に接続され、他端はメモリセルトランジスタMTのソース・ドレインの一方に接続される。相変化抵抗は、例えば、ゲルマニウム,アンチモン,テルルなどを含有したカルコゲナイド材料からなる。メモリセルトランジスタのソース・ドレインの他方は、ソース線に接続され、ゲートはワード線に接続される。ここでは簡単のため示していないが、必要に応じて、読出し時の参照信号を発生するためのダミーセルも設けられる。また、ここではメモリセルトランジスタとしてNMOSトランジスタを示しているが、PMOSトランジスタやバイポーラトランジスタの使用も可能である。ただし、高集積化の観点からMOSトランジスタが望ましく、PMOSトランジスタに比べ、オン状態でのチャネル抵抗の小さいNMOSトランジスタが好適である。以下では、メモリセルトランジスタとしてNMOSトランジスタを用いる場合の電圧関係で、動作などを説明する。なお、ビット線はデータ線とも呼ばれている。 FIG. 2 shows a configuration example of the memory cell array MCA. Memory cells MC are provided at the intersections of the word lines WL0, WL1, WL2, WL3,... Connected to the word driver WD and the bit lines BL0, BL1, BL2, BL3,. Further, source lines SL01, SL23,... Are provided and connected to the ground voltage VSS. Each memory cell MC includes a phase change resistor PCR and a memory cell transistor MT. One end of the phase change resistor PCR is connected to the bit line, and the other end is connected to one of the source and drain of the memory cell transistor MT. The phase change resistance is made of a chalcogenide material containing germanium, antimony, tellurium, or the like, for example. The other of the source and drain of the memory cell transistor is connected to the source line, and the gate is connected to the word line. Although not shown here for simplicity, a dummy cell for generating a reference signal for reading is also provided if necessary. Further, although an NMOS transistor is shown here as a memory cell transistor, a PMOS transistor or a bipolar transistor can also be used. However, a MOS transistor is desirable from the viewpoint of high integration, and an NMOS transistor having a smaller channel resistance in the on state than the PMOS transistor is preferable. Hereinafter, the operation and the like will be described in terms of voltage when an NMOS transistor is used as the memory cell transistor. The bit line is also called a data line.
各回路ブロックは、以下のような役割を果たす。制御信号発生回路CPGは、コマンドバッファCBが取り込む外部からの制御信号CMDに応じて、書込みデータレジスタDIR,出力データセレクタDOS,書込みアドレスレジスタAR,アドレス比較器ACP,フラグレジスタFR, 入力バッファDIB,出力バッファDOB,センスアンプブロックSA,ライトバッファブロックWBなどを制御する制御信号CTLを発生する。アドレスバッファABは、外部からのアドレスADRを取り込み、内部アドレスAIを、書込みアドレスレジスタAR,アドレス比較器ACP,アドレス遷移検知回路ATD,ロウプリデコーダRPD,カラムプリデコーダCPDへ送る。アドレス遷移検知回路ATDは、内部アドレスAIの遷移を検知し、アドレス遷移信号ATを制御信号発生回路CPGへ出力する。具体的には、アドレスの各ビットについて変化を検出する論理をとり、それらの論理和をとってアドレス遷移信号ATとする。書込みアドレスレジスタARは、次の書込み動作まで、書込み動作を行うアドレスを保持し、保持書込みアドレスASをアドレス比較器ACPに出力する。フラグレジスタFRは、書込みアドレスレジスタARが保持している保持書込みアドレスASが有効か示すフラグFLGを出力する。アドレス比較器ACPは、フラグFLGが'1'の場合、内部アドレスAIと保持書込みアドレスASを比較し、アドレス一致信号AHを、センスアンプブロックSAと出力データセレクタDOSに出力する。具体的には、アドレスの各ビットについて、内部アドレスAIと保持書込みアドレスASとでエクスクルーシブNOR(排他的論理和の否定)をとり、それらの論理積をとってアドレス一致信号ACPとする。フラグFLGが'0'の場合には、不一致として、アドレス一致信号AHを'0'にする。 Each circuit block plays the following role. The control signal generation circuit CPG includes a write data register DIR, an output data selector DOS, a write address register AR, an address comparator ACP, a flag register FR, an input buffer DIB, according to an external control signal CMD captured by the command buffer CB. A control signal CTL for controlling the output buffer DOB, the sense amplifier block SA, the write buffer block WB, and the like is generated. The address buffer AB takes in the address ADR from the outside and sends the internal address AI to the write address register AR, the address comparator ACP, the address transition detection circuit ATD, the row predecoder RPD, and the column predecoder CPD. The address transition detection circuit ATD detects a transition of the internal address AI and outputs an address transition signal AT to the control signal generation circuit CPG. Specifically, the logic for detecting the change is taken for each bit of the address, and the logical sum of these is taken as the address transition signal AT. The write address register AR holds an address for performing the write operation until the next write operation, and outputs the held write address AS to the address comparator ACP. The flag register FR outputs a flag FLG indicating whether the retained write address AS retained in the write address register AR is valid. When the flag FLG is “1”, the address comparator ACP compares the internal address AI with the retained write address AS, and outputs an address match signal AH to the sense amplifier block SA and the output data selector DOS. Specifically, for each bit of the address, an exclusive NOR (negative OR is negated) is taken between the internal address AI and the retained write address AS, and the logical product of these is taken as an address match signal ACP. When the flag FLG is “0”, the address match signal AH is set to “0” as a mismatch.
ロウアドレスプリデコーダXPDは、ロウアドレスをプリデコードし、ロウプリデコードアドレスRPAをロウデコーダRDECへ出力する。ロウデコーダRDECが、ロウプリデコードアドレスRPAをさらにデコードし、それに応じてワードドライバWDが、メモリセルアレイMCA中のワード線を選択的に駆動する。カラムアドレスプリデコーダYPDは、カラムアドレスをプリデコードして、カラムプリデコードアドレスCPAをカラムデコーダCDECへ出力する。カラムデコーダCDECが、カラムプリデコードアドレスCPAをさらにデコードし、それに応じてカラムセレクタCSELが、メモリセルアレイMCA中のビット線を選択的に入出力線IOに接続する。 The row address predecoder XPD predecodes the row address and outputs the row predecode address RPA to the row decoder RDEC. Row decoder RDEC further decodes row predecode address RPA, and word driver WD selectively drives a word line in memory cell array MCA accordingly. The column address predecoder YPD predecodes the column address and outputs the column predecode address CPA to the column decoder CDEC. The column decoder CDEC further decodes the column predecode address CPA, and the column selector CSEL accordingly selectively connects the bit line in the memory cell array MCA to the input / output line IO.
入力バッファDIBは、外部との入出力データDQのデータを所望のタイミングで取り込み、入力データDIを書込みデータレジスタDIR,ライトバッファブロックWBへ送る。書込みデータレジスタDIRは、次の書込み動作まで、書込みデータを保持し、保持書込みデータDRを出力データセレクタDOSに出力する。ライトバッファブロックWBは、書込み動作のため、入力データDIに応じて、入出力線IOを駆動する。センスアンプブロックSAは、同時に動作するビット数に応じた個数のセンスアンプを含んでなり、読出し動作のため、入出力線IOの信号を増幅して判別し、読出しデータDOを出力する。出力データセレクタDOSは、アドレス一致信号AHに応じて、読出しデータDOと保持書込みデータDRのいずれかを選択し、出力データDSとして出力する。出力バッファDOBは、入出力データDQへ所望のタイミングで、出力データDSを出力する。 The input buffer DIB takes in the input / output data DQ with the outside at a desired timing, and sends the input data DI to the write data register DIR and the write buffer block WB. The write data register DIR holds the write data until the next write operation, and outputs the held write data DR to the output data selector DOS. The write buffer block WB drives the input / output line IO according to the input data DI for the write operation. The sense amplifier block SA includes a number of sense amplifiers corresponding to the number of bits operating simultaneously, and for the read operation, amplifies and discriminates the signal of the input / output line IO and outputs read data DO. The output data selector DOS selects either the read data DO or the retained write data DR according to the address match signal AH and outputs it as output data DS. The output buffer DOB outputs the output data DS to the input / output data DQ at a desired timing.
以上に示した構成により、従来の非同期SRAMと同様な制御で用いることができる。ここで、書込みデータをメモリセルに書込むと共に、書込みデータレジスタに記憶し、次のライトサイクルまで保持する。次のライトサイクルまでの間に、そのアドレスへのリードがあれば、メモリアレイへの読出しアクセスを止めて書込みデータレジスタから読出す。これにより、サイクル時間を延ばすこと無く、同一メモリセルへの書込み動作から読出し動作までの期間を長くできる。書込み直後の不安定な状態のメモリセルへ読出しを行わないため、安定な動作が可能になる。言い換えれば、同一メモリセルでの高抵抗化から読出しまでの期間が、サイクル時間を律速する事が無く、サイクル時間を短縮することができる。 With the configuration described above, it can be used in the same control as a conventional asynchronous SRAM. Here, the write data is written into the memory cell, stored in the write data register, and held until the next write cycle. If there is a read to the address until the next write cycle, the read access to the memory array is stopped and the data is read from the write data register. Thereby, the period from the writing operation to the reading operation to the same memory cell can be extended without extending the cycle time. Since reading is not performed to the memory cell in an unstable state immediately after writing, stable operation is possible. In other words, the period from increasing the resistance to reading in the same memory cell does not limit the cycle time, and the cycle time can be shortened.
以下では、図1に示した回路ブロックの中で特徴的なものについて説明する。図3は、図1中のカラムセレクタCSELの構成例を示している。これは、メモリセルアレイから2ビットずつメモリセルを選択して動作させる場合の例である。同時に選択するメモリセル数が異なっていても同様に構成できる。ビット線2本毎に、カラムスイッチCSL2が設けられ、カラムデコーダCDECが出力するカラム選択信号により制御され、ビット線を2本ずつ、入出力線IO0,IO1に接続する。カラム選択信号は、CO1bとC01t,C23bとC23t,…と、互いに相補な信号である。カラムスイッチCSL2は、4個のNMOSトランジスタMNP0,MNP1,MNS0,MNS1と、2個のPMOSトランジスタMPS0,MPS1からなる。NMOSトランジスタMNP0,MNP1は、非選択のビット線を、接地電圧VSSに保持する。NMOSトランジスタMMNS0,MNS1とPMOSトランジスタMPS0,MPS1は、2個のCMOSパスゲートを構成し、選択されたビット線を入出力線IO0,IO1に接続する。このように、CMOSパスゲートを用いることにより、広い電圧範囲で、ビット線と入出力線を低抵抗で接続できる。これにより、ビット線の印加電圧の範囲を広くとり、読出し動作と書込み動作の低抵抗化及び高抵抗化を相変化抵抗に流れる電流値で分ける際に、マージンが確保できる。 Hereinafter, characteristic features of the circuit blocks shown in FIG. 1 will be described. FIG. 3 shows a configuration example of the column selector CSEL in FIG. This is an example in which a memory cell is selected from the memory cell array by 2 bits and operated. Even if the number of memory cells to be selected at the same time is different, the same configuration is possible. A column switch CSL2 is provided for every two bit lines, and is controlled by a column selection signal output from the column decoder CDEC to connect two bit lines to the input / output lines IO0 and IO1. The column selection signal is a signal complementary to CO1b and C01t, C23b and C23t,. The column switch CSL2 includes four NMOS transistors MNP0, MNP1, MNS0, and MNS1 and two PMOS transistors MPS0 and MPS1. The NMOS transistors MNP0 and MNP1 hold the unselected bit lines at the ground voltage VSS. The NMOS transistors MMNS0 and MNS1 and the PMOS transistors MPS0 and MPS1 constitute two CMOS pass gates and connect the selected bit line to the input / output lines IO0 and IO1. Thus, by using the CMOS pass gate, the bit line and the input / output line can be connected with a low resistance in a wide voltage range. As a result, the range of the applied voltage of the bit line is widened, and a margin can be ensured when the resistance reduction and the resistance increase in the read operation and the write operation are divided by the value of the current flowing through the phase change resistor.
図4は、図1中のライトバッファブロックWBの構成例を示している。書込みパルス発生回路WPGと、2個のライトバッファWB1からなる。これも、メモリセルアレイ中の2個のメモリセルへ同時に書込む場合の例である。同時に書込むメモリセル数に応じて、ライトバッファWB1を設ければ、他のメモリセル数にも対応できる。書込みパルス発生回路WPGは、低抵抗化用と高抵抗化用のパルスを発生し、書込みパルス線WP0とWP1にそれぞれ出力する。ライトバッファWB1は、3個のインバータと2個の2入力NANDゲートと、2個のNMOSトランジスタMNC1,MNC0と2個のPMOSトランジスタからなる2個のCMOSパスゲートで構成される。書込み制御信号WRITにより活性化され、書込みデータDI0,DI1に応じて、書込みパルス線WP0,WP1に入出力線IO0,IO1を接続する。ここでCMOSパスゲートを用いることにより、書込みパルス発生回路WPGによって、入出力線IO0,IO1の立下りで接地電圧まで駆動することを可能にしている。これにより、入出力線の寄生容量に充電された電荷が、ビット線及びメモリセルを通じて放電されることを防止し、ビット線電流のパルス波形の立下りを急峻にでき、安定な書込み動作を実現できる。 FIG. 4 shows a configuration example of the write buffer block WB in FIG. It consists of a write pulse generation circuit WPG and two write buffers WB1. This is also an example in the case where data is simultaneously written in two memory cells in the memory cell array. If the write buffer WB1 is provided according to the number of memory cells to be written at the same time, the number of other memory cells can be accommodated. The write pulse generation circuit WPG generates pulses for lowering resistance and increasing resistance, and outputs the pulses to the write pulse lines WP0 and WP1, respectively. The write buffer WB1 includes two inverters, two two-input NAND gates, two CMOS pass gates including two NMOS transistors MNC1 and MNC0 and two PMOS transistors. It is activated by the write control signal WRIT, and the input / output lines IO0 and IO1 are connected to the write pulse lines WP0 and WP1 according to the write data DI0 and DI1. Here, by using the CMOS pass gate, it is possible to drive to the ground voltage at the fall of the input / output lines IO0 and IO1 by the write pulse generation circuit WPG. This prevents the charge charged in the parasitic capacitance of the input / output lines from being discharged through the bit lines and memory cells, making the pulse waveform of the bit line current fall sharply and realizing a stable write operation. it can.
図5は、図1中のフラグレジスタFRの構成例を示している。2個の2入力NORゲートをたすきがけにしたセット・リセット型ラッチSRLと、インバータで構成される。電源投入時に、パワー・オン・リセット信号PORにより、ラッチSRLがリセットされ、フラグFLGが'0'となる。その後、最初の書き込み動作の際に、書込み制御信号WRITにより、ラッチSRLがセットされ、フラグFLGが'1'となる。このパワー・オン・リセット信号PORは、周知のパワー・オン・リセット回路により、電源の立上りを検出して発生する。 FIG. 5 shows a configuration example of the flag register FR in FIG. It consists of a set / reset type latch SRL with two 2-input NOR gates and an inverter. When the power is turned on, the latch SRL is reset by the power-on reset signal POR, and the flag FLG becomes “0”. Thereafter, in the first write operation, the latch SRL is set by the write control signal WRIT, and the flag FLG becomes “1”. This power-on reset signal POR is generated by detecting the rise of the power supply by a known power-on reset circuit.
不揮発性RAMでは、電源投入直後から電源遮断前に書込んでいたデータを読み出す場合があり得る。電源遮断により、図1中の書込みアドレスレジスタARが保持している保持書込みアドレスASと、書込みデータレジスタDIRが保持している保持書込みデータDRがリセットされる。そのため、リセットされた保持書込みアドレスASのアドレスに対する読出しで、保持書込みデータDRを出力データとすることを防止しなければならない。図5のようなフラグレジスタを用いることにより、電源投入後に書込み動作を行い保持書込みアドレスASと保持書込みデータDRが有効になるまで、フラグFLGが'0'となり、常にメモリセルアレイからの読出し動作を行うようにできる。 In the non-volatile RAM, there may be a case where data written immediately after power-on and before power-off is read. When the power is turned off, the retained write address AS held in the write address register AR and the retained write data DR held in the write data register DIR are reset. For this reason, it is necessary to prevent the retained write data DR from being output data when reading the reset retained address AS. By using the flag register as shown in FIG. 5, the write operation is performed after the power is turned on, and the flag FLG becomes “0” until the hold write address AS and the hold write data DR become valid, and the read operation from the memory cell array is always performed. Can be done.
ラッチSRLの2個のNORゲートのトランジスタ寸法を適当に調整すれば、パワー・オン・リセット信号PORの代わりに接地電圧VSSをラッチSRLに入力しても、同様な機能を実現できる。その場合、パワー・オン・リセット信号PORの配線が容易になる。さらに、場合によっては、パワー・オン・リセット回路が不要になる。 If the transistor dimensions of the two NOR gates of the latch SRL are appropriately adjusted, a similar function can be realized even if the ground voltage VSS is input to the latch SRL instead of the power-on reset signal POR. In that case, wiring of the power-on reset signal POR is facilitated. In some cases, a power-on reset circuit is not required.
図6は、フラグレジスタFRの別な構成例を示している。セット・リセット型ラッチSRL、インバータ、遅延回路DLSと2個のインバータと2入力NANDゲートからなるショットパルス発生回路SPG、遅延回路DLYで構成される。書込み制御信号WRITにより、ラッチSRLがセットされ、フラグFLGが'1'となる。その後、遅延回路DLYの出力であるフィードバック信号WFBにより、ラッチSRLがリセットされ、フラグFLGが'0'となる。遅延回路DLYには、メモリセルの相変化抵抗に高抵抗化のパルスを印加した後、読出し動作を安定的に動作させることができるまでの時間に応じた遅延時間を持たせる。遅延回路DLSには、フィードバック信号WFBが、書込み制御信号WRITよりもパルス幅が短くなるような遅延時間を持たせる。これにより、書込み制御信号WRITとフィードバック信号WFBが同時に'1'となった場合に誤動作する恐れを回避できる。 FIG. 6 shows another configuration example of the flag register FR. It comprises a set / reset type latch SRL, an inverter, a delay circuit DLS, a shot pulse generation circuit SPG comprising two inverters and a two-input NAND gate, and a delay circuit DLY. The latch SRL is set by the write control signal WRIT, and the flag FLG becomes “1”. Thereafter, the latch SRL is reset by the feedback signal WFB which is the output of the delay circuit DLY, and the flag FLG becomes “0”. The delay circuit DLY has a delay time corresponding to the time until the read operation can be stably performed after applying the high-resistance pulse to the phase change resistor of the memory cell. The delay circuit DLS has a delay time such that the feedback signal WFB has a shorter pulse width than the write control signal WRIT. As a result, it is possible to avoid the possibility of malfunction when the write control signal WRIT and the feedback signal WFB become “1” at the same time.
図5に示したフラグレジスタで用いているパワー・オン・リセット信号は、電源投入時の電源電圧の立ち上げ方次第では'1'にならなかったり、逆に電源バンプで'1'になってしまったりする恐れがある。図6のフラグレジスタでは、書込み後の時間でフラグFLGをリセットするため、電源投入後に一定時間が経過すれば確実にフラグFLGが'0'となる。そのため、電源投入後に読出し動作が可能となるまでの時間が長くなるが、誤動作の恐れがなくなる。 The power-on-reset signal used in the flag register shown in Fig. 5 does not change to '1' depending on how the power supply voltage is raised when the power is turned on. There is a risk of sneaking. In the flag register of FIG. 6, since the flag FLG is reset at the time after writing, the flag FLG is surely set to “0” when a certain time elapses after the power is turned on. For this reason, the time until the read operation becomes possible after the power is turned on becomes longer, but there is no risk of malfunction.
以上に説明してきた非同期式相変化メモリの動作を、以下で説明する。図7は、ライト動作のタイミングの例を示している。外部アドレスADRの遷移に応じて、アドレス遷移検知回路ATDがアドレス遷移信号ATにパルスを発生し、ワード線WL(図2中のWL0,WL1,WL2,WL3,…)が切換えられる。制御信号CMDの一部であるチップ・セレクト・バー信号CSbとライト・エネーブル・バー信号WEbがロウレベルとなることにより、書込み制御信号WRITが'1'となり、書込み動作が行われる。これにより、フラグFLGが'1'となる。入出力データDQへの入力Dinに応じて、選択されたビット線BL(図2中のBL0,BL1,BL2,BL3,…)を駆動する。ここで、入力Dinが'0'であれば、ビット線BLをセット電圧VSETに駆動するが、'1'であれば、ビット線BLを接地電圧VSSに保つ。チップ・セレクト・バー信号CSbとライト・エネーブル・バー信号WEbのいずれかがハイレベルとなり、ライト動作の期間が終了する際に、書込みアドレスレジスタARと書込みデータレジスタDIRが、内部アドレスAIと入力データDIを取り込む。また、入力Dinが'1'であれば、ビット線BLをリセット電圧VRSTに駆動する。高抵抗化のパルスが所望のパルス幅となるように、書込み制御信号WRITが'0'となり、ビット線BLを接地電圧VSSに戻して書込み動作が終了する。なお、ここではDinが1ビットであるかのように説明したが、複数ビットの場合には、ビット毎にデータに応じた動作を行う。以下で他の動作タイミングについても、同様に簡単化して説明する。 The operation of the asynchronous phase change memory described above will be described below. FIG. 7 shows an example of the timing of the write operation. In response to the transition of the external address ADR, the address transition detection circuit ATD generates a pulse in the address transition signal AT, and the word lines WL (WL0, WL1, WL2, WL3,... In FIG. 2) are switched. When the chip select bar signal CSb and the write enable bar signal WEb, which are part of the control signal CMD, become low level, the write control signal WRIT becomes “1”, and the write operation is performed. As a result, the flag FLG becomes “1”. The selected bit line BL (BL0, BL1, BL2, BL3,... In FIG. 2) is driven in accordance with the input Din to the input / output data DQ. Here, if the input Din is “0”, the bit line BL is driven to the set voltage VSET, but if it is “1”, the bit line BL is kept at the ground voltage VSS. When either the chip select bar signal CSb or the write enable bar signal WEb goes high and the write operation period ends, the write address register AR and write data register DIR store the internal address AI and input data. Capture DI. If the input Din is “1”, the bit line BL is driven to the reset voltage VRST. The write control signal WRIT becomes “0” so that the high resistance pulse has a desired pulse width, the bit line BL is returned to the ground voltage VSS, and the write operation is completed. Although Din is described as being 1 bit here, in the case of a plurality of bits, an operation corresponding to data is performed for each bit. In the following, other operation timings will be similarly simplified and described.
一般的な非同期SRAMのスペックでは、ライト動作の期間が終了する際に、入力Dinがバリッドであることが確定する。図7の動作では、入力Dinが'0'であれば、そのままビット線を駆動して、低抵抗化の期間を確保している。一方、入力Dinが'1'であれば、バリッドであることが確定してからビット線を駆動して、ビット線を駆動するパルス幅を短くし、選択メモリセルの相変化抵抗の周囲が必要以上に温度が上昇して冷却時間が延びてしまうことを防止している。その結果、'0'に対しても'1'に対しても、安定な書込み動作が実現できる。また、このように高抵抗化のパルス幅を限定することにより、不要な書込み電流を流さないため、低電力な書込み動作を実現できる。 In general asynchronous SRAM specifications, it is determined that the input Din is valid when the write operation period ends. In the operation of FIG. 7, if the input Din is “0”, the bit line is driven as it is to ensure a low resistance period. On the other hand, if the input Din is '1', the bit line is driven after it is determined that it is valid, the pulse width for driving the bit line is shortened, and the area around the phase change resistance of the selected memory cell is required This prevents the temperature from rising and the cooling time from extending. As a result, a stable write operation can be realized for both “0” and “1”. In addition, by limiting the pulse width for increasing the resistance as described above, an unnecessary write current is not flowed, so that a low-power write operation can be realized.
図8は、リード動作のタイミングの例を示している。図7に示したライト動作と同様に、外部アドレスADRの遷移に応じて、ワード線WLが切換えられる。フラグFLGが'1'の場合、アドレス遷移信号ATのパルスにより、アドレス比較器ACPが活性化され、内部アドレスAIと保持書込みアドレスASを比較し、アドレス一致信号AHを出力する。アドレス一致信号AHが'0'の場合、センスアンプが入出力線IO及びカラムセレクタCSELを通じて、所望の期間、選択されたビット線BLに読出し電圧VREDを供給すると共に、流れる電流の大小からデータを判別する。データセレクタDOSは、センスアンプブロックの出力である読出しデータDOを、出力データDSとして出力する。アドレス一致信号AHが'1'の場合、センスアンプが待機状態を保ち、ビット線BLは接地電圧VSSに保たれる。データセレクタDOSは、保持書込みデータDRを出力データDSとして出力する。制御信号CMDの一部であるチップ・セレクト・バー信号CSbとアウトプット・エネーブル・バー信号WEbがロウレベルとなることにより、出力バッファが活性化し、入出力データDQを出力データDSに応じた出力Doutに駆動する。チップ・セレクト・バー信号CSbとライト・エネーブル・バー信号WEbのいずれかがハイレベルとなり、リード動作の期間が終了することにより、出力バッファDOBはハイ・インピーダンス状態となる。 FIG. 8 shows an example of the timing of the read operation. Similar to the write operation shown in FIG. 7, the word line WL is switched according to the transition of the external address ADR. When the flag FLG is “1”, the address comparator ACP is activated by the pulse of the address transition signal AT, compares the internal address AI with the held write address AS, and outputs the address match signal AH. When the address match signal AH is '0', the sense amplifier supplies the read voltage VRED to the selected bit line BL through the input / output line IO and the column selector CSEL for a desired period, and the data from the magnitude of the flowing current. Determine. The data selector DOS outputs read data DO, which is the output of the sense amplifier block, as output data DS. When the address match signal AH is “1”, the sense amplifier is kept in a standby state, and the bit line BL is kept at the ground voltage VSS. The data selector DOS outputs the retained write data DR as output data DS. When the chip select bar signal CSb and the output enable bar signal WEb, which are part of the control signal CMD, become low level, the output buffer is activated and the input / output data DQ is output Dout corresponding to the output data DS. To drive. When either the chip select bar signal CSb or the write enable bar signal WEb becomes high level and the read operation period ends, the output buffer DOB enters a high impedance state.
このようにアドレス一致信号AHでビット線への電圧供給を制御することで、高抵抗化直後の相変化抵抗に電圧が印加されて状態が不安定になることを防止できる。非同期SRAMのスペックでも、アドレス遷移検知回路を用いることにより、アドレス遷移毎のアドレス比較を制御できる。 By controlling the voltage supply to the bit line with the address match signal AH in this way, it is possible to prevent the state from becoming unstable due to the voltage being applied to the phase change resistor immediately after the increase in resistance. Even in the specification of the asynchronous SRAM, the address comparison for each address transition can be controlled by using the address transition detection circuit.
(第2の実施例)
図9は、本発明による同期式相変化メモリの構成例の要部ブロック図である。特に制限されないが、同期式相変化メモリでは、外部クロック信号に基づいて、コマンドやアドレスを取り込み動作を行う。本願における同期式相変化メモリでは、図1に示した非同期式相変化メモリの構成例と同様に、書込みデータレジスタDIR,出力データセレクタDOS,書込みアドレスレジスタAR,アドレス比較器ACP,フラグレジスタFRを設けている。クロックバッファCKBを有し、コマンドバッファCB,コマンドデコーダCD,アドレスバッファAB,ロウプリデコーダRPD,カラムプリデコーダCPD,入力バッファDIB,出力バッファDOB,センスアンプブロックSA,ライトバッファブロックWBを有し、さらにメモリセルアレイMCAに対応してロウデコーダRDEC,ワードドライバWD,カラムデコーダCDEC,カラムセレクタCSELが設けられている。メモリセルアレイMCAは、図2に示したように構成され、図9では1個しか示していないが、複数個としても良い。
(Second embodiment)
FIG. 9 is a principal block diagram of a configuration example of a synchronous phase change memory according to the present invention. Although not particularly limited, in the synchronous phase change memory, a command or address is fetched based on an external clock signal. In the synchronous phase change memory in the present application, the write data register DIR, the output data selector DOS, the write address register AR, the address comparator ACP, and the flag register FR are provided as in the configuration example of the asynchronous phase change memory shown in FIG. Provided. Has a clock buffer CKB, has a command buffer CB, command decoder CD, address buffer AB, row predecoder RPD, column predecoder CPD, input buffer DIB, output buffer DOB, sense amplifier block SA, write buffer block WB, Further, a row decoder RDEC, a word driver WD, a column decoder CDEC, and a column selector CSEL are provided corresponding to the memory cell array MCA. The memory cell array MCA is configured as shown in FIG. 2, and only one memory cell array MCA is shown in FIG.
各回路ブロックは、以下のような役割を果たす。クロックバッファCKBは、外部クロックCLKを受けて、内部クロックCLKIを出力する。この内部クロックCLKIにより制御され、コマンドデコーダCDは、コマンドバッファCBが取り込む外部からの制御信号CMDに応じて、各回路ブロックの動作を制御する制御信号CTLを発生する。アドレスバッファABは、内部クロックCLKIに応じて、外部からのアドレスADRを取り込み、内部アドレスAIを出力する。図1に示した非同期式相変化メモリの例と同様に、書込みアドレスレジスタARは、次の書込み動作まで、書込み動作を行うアドレスを保持し、保持書込みアドレスASをアドレス比較器ACPに出力する。フラグレジスタFRは、書込みアドレスレジスタARが保持している保持書込みアドレスASが有効か示すフラグFLGを出力する。アドレス比較器ACPは、フラグFLGが'1'の場合、内部アドレスAIと保持書込みアドレスASを比較し、アドレス一致信号AHを、センスアンプブロックSAと出力データセレクタDOSに出力する。 Each circuit block plays the following role. The clock buffer CKB receives the external clock CLK and outputs the internal clock CLKI. Controlled by the internal clock CLKI, the command decoder CD generates a control signal CTL for controlling the operation of each circuit block in accordance with an external control signal CMD taken in by the command buffer CB. The address buffer AB takes in an external address ADR according to the internal clock CLKI and outputs an internal address AI. Similar to the example of the asynchronous phase change memory shown in FIG. 1, the write address register AR holds an address for performing the write operation until the next write operation, and outputs the held write address AS to the address comparator ACP. The flag register FR outputs a flag FLG indicating whether the retained write address AS retained in the write address register AR is valid. When the flag FLG is “1”, the address comparator ACP compares the internal address AI with the retained write address AS, and outputs an address match signal AH to the sense amplifier block SA and the output data selector DOS.
ロウアドレスプリデコーダXPDは、ロウプリデコードアドレスRPAをロウデコーダRDECへ出力し、ロウデコーダRDECが、ロウプリデコードアドレスRPAをさらにデコードし、それに応じてワードドライバWDが、メモリセルアレイMCA中のワード線を選択的に駆動する。また、カラムアドレスプリデコーダYPDは、カラムプリデコードアドレスCPAをカラムデコーダCDECへ出力し、カラムデコーダCDECが、カラムプリデコードアドレスCPAをさらにデコードし、それに応じてカラムセレクタCSELが、メモリセルアレイMCA中のビット線を選択的に入出力線IOに接続する。 The row address predecoder XPD outputs the row predecode address RPA to the row decoder RDEC, the row decoder RDEC further decodes the row predecode address RPA, and the word driver WD responds accordingly to the word line in the memory cell array MCA. Is selectively driven. Further, the column address predecoder YPD outputs the column predecode address CPA to the column decoder CDEC, the column decoder CDEC further decodes the column predecode address CPA, and the column selector CSEL correspondingly in the memory cell array MCA The bit line is selectively connected to the input / output line IO.
入力バッファDIBは、外部との入出力データDQのデータを、内部クロックCLKIに応じたタイミングで取り込み、入力データDIを書込みデータレジスタDIR,ライトバッファブロックWBへ送る。書込みデータレジスタDIRは、次の書込み動作まで、書込みデータを保持し、保持書込みデータDRを出力データセレクタDOSに出力する。ライトバッファブロックWBは、書込み動作で入力データDIに応じて、入出力線IOを駆動する。センスアンプブロックSAは、読出し動作で入出力線IOの信号を増幅して判別し、読出しデータDOを出力する。出力データセレクタDOSは、アドレス一致信号AHに応じて、読出しデータDOと保持書込みデータDRのいずれかを選択し、出力データDSとして出力する。出力バッファDOBは、内部クロックCLKIに応じて、出力データDSを入出力データDQへ出力する。 The input buffer DIB takes in the data of external input / output data DQ at a timing according to the internal clock CLKI, and sends the input data DI to the write data register DIR and the write buffer block WB. The write data register DIR holds the write data until the next write operation, and outputs the held write data DR to the output data selector DOS. The write buffer block WB drives the input / output line IO according to the input data DI in the write operation. The sense amplifier block SA amplifies and discriminates the signal of the input / output line IO in the read operation, and outputs the read data DO. The output data selector DOS selects either the read data DO or the retained write data DR according to the address match signal AH and outputs it as output data DS. The output buffer DOB outputs the output data DS to the input / output data DQ according to the internal clock CLKI.
図10は、ライト動作のタイミングの例を示している。外部クロックCLKの立上り毎に、コマンドデコーダCDが制御信号CMDを判断する。ライトコマンドWが与えられることにより、アドレスADRをアドレスバッファABに取り込み、ワード線WLが選択される。書込み制御信号WRITが'1'となり、フラグFLGが'1'となる。入出力データDQへの入力Dinも入力バッファDIBに取り込まれ、選択されたビット線BLを駆動する。ここで、入力Dinが'0'であれば、ビット線BLをセット電圧VSETに駆動し、'1'であれば、ビット線BLをリセット電圧VRSTに駆動する。入力Dinに応じた所望の時間だけビット線を駆動した後、ビット線BLを接地電圧VSSに戻し、ワード線WLも接地電圧VSSに戻して書込み動作が終了する。 FIG. 10 shows an example of the timing of the write operation. Each time the external clock CLK rises, the command decoder CD determines the control signal CMD. When the write command W is given, the address ADR is taken into the address buffer AB, and the word line WL is selected. The write control signal WRIT becomes “1”, and the flag FLG becomes “1”. The input Din to the input / output data DQ is also taken into the input buffer DIB and drives the selected bit line BL. Here, if the input Din is “0”, the bit line BL is driven to the set voltage VSET, and if it is “1”, the bit line BL is driven to the reset voltage VRST. After driving the bit line for a desired time according to the input Din, the bit line BL is returned to the ground voltage VSS, the word line WL is also returned to the ground voltage VSS, and the write operation is completed.
図7に示した非同期式の動作の例と異なり、バリッドな入力Dinが、ライトコマンドWと同時に取り込まれる。そこで、入力Dinが'0'の場合に、ビット線BLをセット電圧VSETに駆動している時間を長くして、相変化抵抗を十分に低抵抗化できる。また、入力Dinが'1'の場合に、すぐにビット線BLをリセット電圧VRSTに駆動し、早く相変化抵抗の高抵抗化が完了できる。その結果、高抵抗化からそのセルの読出し動作の間隔を、さらに長くできる。 Unlike the example of the asynchronous operation shown in FIG. 7, a valid input Din is captured simultaneously with the write command W. Therefore, when the input Din is “0”, the time during which the bit line BL is driven to the set voltage VSET can be lengthened to sufficiently reduce the phase change resistance. Further, when the input Din is “1”, the bit line BL is immediately driven to the reset voltage VRST, so that the high resistance of the phase change resistor can be completed quickly. As a result, the interval between read operations of the cell can be further increased from the increase in resistance.
図11は、リード動作のタイミングの例を示している。ここでは、レイテンシが2の場合を示している。リードコマンドRが与えられることにより、ライト動作と同様に、アドレスADRをアドレスバッファABに取り込み、ワード線WLが選択される。また、アドレス比較器ACPにより、内部アドレスAIと保持書込みアドレスASを比較し、アドレス一致信号AHを出力する。図8に示した動作と同様に、アドレス一致信号AHが'0'の場合、センスアンプが、選択されたビット線BLに読出し電圧VREDを供給すると共に、流れる電流の大小からデータを判別する。データセレクタDOSは、読出しデータDOを出力データDSとして出力する。アドレス一致信号AHが'1'の場合、センスアンプが待機状態を保ち、ビット線BLは接地電圧VSSに保たれ、データセレクタDOSが保持書込みデータDRを出力データDSとして出力する。外部クロックCLKの次の立上りに応じて、出力バッファが活性化し、入出力データDQを出力データDSに応じた出力Doutに駆動する。さらに次の立上りに応じて、出力バッファDOBはハイ・インピーダンス状態となる。 FIG. 11 shows an example of the timing of the read operation. Here, a case where the latency is 2 is shown. When the read command R is given, the address ADR is taken into the address buffer AB and the word line WL is selected as in the write operation. Further, the address comparator ACP compares the internal address AI with the retained write address AS and outputs an address match signal AH. Similarly to the operation shown in FIG. 8, when the address match signal AH is “0”, the sense amplifier supplies the read voltage VRED to the selected bit line BL and determines the data from the magnitude of the flowing current. The data selector DOS outputs the read data DO as output data DS. When the address match signal AH is “1”, the sense amplifier is kept in the standby state, the bit line BL is kept at the ground voltage VSS, and the data selector DOS outputs the retained write data DR as the output data DS. In response to the next rising edge of the external clock CLK, the output buffer is activated, and the input / output data DQ is driven to the output Dout corresponding to the output data DS. Further, in response to the next rise, the output buffer DOB enters a high impedance state.
このように、外部クロックCLKに応じたタイミングで、内部回路を制御することにより、アドレス比較などのタイミング制御が容易になる。 In this way, timing control such as address comparison is facilitated by controlling the internal circuit at the timing according to the external clock CLK.
また、同期式メモリとすることにより、外部クロックCLKと同期してコマンドやアドレスの取り込み及びデータの入出力を行う同期式メモリとすることにより、高い周波数での動作が可能であり、高データレートが実現できる。本発明による相変化メモリは、SRAMやDRAMについて開発されている各種の高速メモリ方式が応用できる。例えば、複数サイクルの連続した動作を一つのコマンドで制御するバースト動作も容易に実現できる。 In addition, by using a synchronous memory, it is possible to operate at a high frequency by using a synchronous memory that takes in commands and addresses and inputs / outputs data in synchronization with the external clock CLK. Can be realized. As the phase change memory according to the present invention, various high-speed memory systems developed for SRAM and DRAM can be applied. For example, a burst operation for controlling a continuous operation of a plurality of cycles with a single command can be easily realized.
(第3の実施例)
図12は、本発明による非同期式相変化メモリの別な構成例の要部ブロック図である。書込みデータレジスタを第1の書込みデータレジスタDIR1と第2の書込みデータレジスタDIR2の2段、書込みアドレスレジスタを第1の書込みアドレスレジスタAR1と第2の書込みアドレスレジスタAR2の2段としたことが特長である。アドレス比較器AC2は、内部アドレスAIを、第1の保持書込みアドレスAS1及び第2の保持書込みアドレスAS2と比較し、それぞれと一致しているかを示すアドレス一致信号AH2を出力する。出力データセレクタDS3は、アドレス一致信号AH2により制御され、読出しデータDO,第1の保持書込みデータDR1,第2の保持書込みデータDR2から選択して、出力データDSを出力する。内部アドレスAIと第1の保持書込みアドレスAS1が一致する場合には、第1の保持書込みデータDR1を選択する。内部アドレスAIと第1の保持書込みアドレスAS1が一致せず、内部アドレスAIと第2の保持書込みアドレスAS2が一致する場合には、第2の保持書込みデータDR1を選択する。内部アドレスAIが、第1の保持書込みアドレスAS1と第2の保持書込みアドレスAS2のいずれとも一致しなければ、読出しデータDOを選択する。なお、ライト動作が同じアドレスに連続して行われると、第1の保持書込みアドレスAS1と第2の保持書込みアドレスAS2が同じになり、内部アドレスAIと両方が一致する場合がある。その場合、後から入力されたデータである。第1の保持書込みデータDR1を選択する。
(Third embodiment)
FIG. 12 is a principal block diagram of another configuration example of the asynchronous phase change memory according to the present invention. The write data register has two stages, the first write data register DIR1 and the second write data register DIR2, and the write address register has two stages, the first write address register AR1 and the second write address register AR2. It is. The address comparator AC2 compares the internal address AI with the first held write address AS1 and the second held write address AS2, and outputs an address match signal AH2 indicating whether they match with each other. The output data selector DS3 is controlled by the address match signal AH2, and selects the read data DO, the first held write data DR1, and the second held write data DR2, and outputs the output data DS. When the internal address AI and the first held write address AS1 match, the first held write data DR1 is selected. If the internal address AI and the first held write address AS1 do not match and the internal address AI and the second held write address AS2 match, the second held write data DR1 is selected. If the internal address AI does not match either the first held write address AS1 or the second held write address AS2, the read data DO is selected. If the write operation is continuously performed on the same address, the first held write address AS1 and the second held write address AS2 are the same, and both the internal address AI may match. In this case, the data is input later. The first retained write data DR1 is selected.
図1に示した構成例と同様に、フラグレジスタFR,コマンドバッファCB,制御信号発生回路CPG2,アドレスバッファAB,アドレス遷移検知回路ATD,ロウプリデコーダRPD,カラムプリデコーダCPD,入力バッファDIB,出力バッファDOB,センスアンプブロックSA,ライトバッファブロックWBを有し、さらにメモリセルアレイMCAに対応してロウデコーダRDEC,ワードドライバWD,カラムデコーダCDEC,カラムセレクタCSELも設けられている。これらは、図1について説明したように動作する。ライト動作とリード動作は、図1に示した構成例と同様に、図7と図8に示したように行う。 Similar to the configuration example shown in FIG. 1, flag register FR, command buffer CB, control signal generation circuit CPG2, address buffer AB, address transition detection circuit ATD, row predecoder RPD, column predecoder CPD, input buffer DIB, output A buffer DOB, a sense amplifier block SA, and a write buffer block WB are provided, and a row decoder RDEC, a word driver WD, a column decoder CDEC, and a column selector CSEL are also provided corresponding to the memory cell array MCA. These operate as described for FIG. The write operation and the read operation are performed as shown in FIGS. 7 and 8, similarly to the configuration example shown in FIG.
この構成例では、書込みデータをメモリセルに書込むと共に、書込みデータレジスタに記憶し、次の次のライトサイクルまで保持する。次の次のライトサイクルまでの間に、そのアドレスへのリードがあれば、メモリアレイへの読出しアクセスを止めてレジスタから読出す。これにより、同一メモリセルへの書込み動作から読出し動作までの期間の間に、少なくとも書込みサイクルが1回入る。そのため、図1に示した構成例よりもさらに、同一メモリセルへの書込み動作から読出し動作までの期間を長くでき、より安定な動作が可能になる。 In this configuration example, the write data is written into the memory cell, stored in the write data register, and held until the next next write cycle. If there is a read to that address until the next next write cycle, the read access to the memory array is stopped and the data is read from the register. As a result, at least one write cycle is inserted during the period from the write operation to the read operation to the same memory cell. For this reason, the period from the write operation to the read operation to the same memory cell can be made longer than in the configuration example shown in FIG. 1, and a more stable operation is possible.
ここでは、非同期式相変化メモリの構成例を示したが、図9に示したような同期式相変化メモリでも、書込みデータレジスタと書込みアドレスレジスタを2段とすることもできる。その場合にも、同一メモリセルへの書込み動作から読出し動作までの期間を、さらに長くする効果が得られる。 Here, the configuration example of the asynchronous phase change memory is shown, but the write data register and the write address register can be formed in two stages even in the synchronous phase change memory as shown in FIG. Even in this case, an effect of further extending the period from the write operation to the read operation to the same memory cell can be obtained.
(第4の実施例)
図13は、本発明による非同期式相変化メモリのさらに別な構成例の要部ブロック図である。レイトライトと呼ばれている書込み動作を行うことが特長である。図12に示した構成例と同様に、書込みデータレジスタを第1の書込みデータレジスタDRLと第2の書込みデータレジスタDRDの2段、書込みアドレスレジスタを第1の書込みアドレスレジスタARLと第2の書込みアドレスレジスタARDの2段としている。ただし、図12に示した構成例とは異なり、第1の書込みデータレジスタDRLと第1の書込みアドレスレジスタARLは、レイトライト動作用である。アドレスセレクタASLが設けられ、リード動作では内部アドレスAIを、ライト動作では第1の保持書込みアドレスALを、選択アドレスAOとしてロウプリデコーダRPD,カラムプリデコーダCPDへ出力する。また、第1の保持書込みデータDLが、ライトバッファブロックWBに送られる。図12に示した実施例と同様に、アドレス比較器AC2は、内部アドレスAIを、第1の保持書込みアドレスAL及び第2の保持書込みアドレスADと比較し、それぞれと一致しているかを示すアドレス一致信号AH2を出力する。出力データセレクタDS3は、アドレス一致信号AH2により制御され、読出しデータDO,第1の保持書込みデータDL,第2の保持書込みデータDDから選択して、出力データDSを出力する。また、フラグレジスタFR,コマンドバッファCB,制御信号発生回路CPGL,アドレスバッファAB,アドレス遷移検知回路ATD,ロウプリデコーダRPD,カラムプリデコーダCPD,入力バッファDIB,出力バッファDOB,センスアンプブロックSA,ライトバッファブロックWBを有し、さらにメモリセルアレイMCAに対応してロウデコーダRDEC,ワードドライバWD,カラムデコーダCDEC,カラムセレクタCSELも設けられている。これらは、図1について説明したように動作する。
(Fourth embodiment)
FIG. 13 is a principal block diagram of still another configuration example of the asynchronous phase change memory according to the present invention. Its feature is to perform a write operation called late write. Similar to the configuration example shown in FIG. 12, the write data register is composed of two stages of the first write data register DRL and the second write data register DRD, and the write address register is composed of the first write address register ARL and the second write data. The address register ARD has two stages. However, unlike the configuration example shown in FIG. 12, the first write data register DRL and the first write address register ARL are for the late write operation. An address selector ASL is provided, which outputs the internal address AI in the read operation and the first held write address AL in the write operation to the row predecoder RPD and the column predecoder CPD as the selection address AO. Also, the first held write data DL is sent to the write buffer block WB. Similar to the embodiment shown in FIG. 12, the address comparator AC2 compares the internal address AI with the first holding write address AL and the second holding write address AD, and indicates whether they match each other. The coincidence signal AH2 is output. The output data selector DS3 is controlled by the address match signal AH2, and selects the read data DO, the first held write data DL, and the second held write data DD, and outputs the output data DS. Also, flag register FR, command buffer CB, control signal generation circuit CPGL, address buffer AB, address transition detection circuit ATD, row predecoder RPD, column predecoder CPD, input buffer DIB, output buffer DOB, sense amplifier block SA, write A buffer block WB is provided, and a row decoder RDEC, a word driver WD, a column decoder CDEC, and a column selector CSEL are also provided corresponding to the memory cell array MCA. These operate as described for FIG.
図14は、ライト動作のタイミングの例を示している。外部アドレスADRの遷移に応じて、アドレス遷移信号ATにパルスが発生すると共に、内部アドレスAI及び選択アドレスAOが切換り、ワード線WLが切換えられる。ここで、制御信号CMDの一部であるチップ・セレクト・バー信号CSbとライト・エネーブル・バー信号WEbがロウレベルとなることにより、書込み制御信号WRITが'1'となり、書込み動作が行われる。これにより、アドレスセレクタASLが、第1の保持書込みアドレスALを選択アドレスAOとして出力し、ワード線WLが再び切換る。また、フラグFLGが'1'となる。ライトバッファブロックWBは、第1の保持書込みデータDLに応じて、選択されたビット線BLを駆動する。ここで、保持書込みデータDLが'0'であれば、ビット線BLをセット電圧VSETに駆動し、'1'であれば、所望の時間だけビット線BLをリセット電圧VRSTに駆動する。チップ・セレクト・バー信号CSbとライト・エネーブル・バー信号WEbのいずれかがハイレベルとなり、ライト動作の期間が終了する際に、第1の書込みアドレスレジスタARLと第1の書込みデータレジスタDRLが、内部アドレスAIと入力データDIを取り込み、第2の書込みアドレスレジスタARDと第2の書込みデータレジスタDRDが、第1の保持書込みアドレスALと第1の保持書込みデータDLを取り込む。ビット線BLを接地電圧VSSに戻して書込み動作が終了する。 FIG. 14 shows an example of the timing of the write operation. In response to the transition of the external address ADR, a pulse is generated in the address transition signal AT, the internal address AI and the selection address AO are switched, and the word line WL is switched. Here, when the chip select bar signal CSb and the write enable bar signal WEb, which are part of the control signal CMD, become low level, the write control signal WRIT becomes “1”, and the write operation is performed. As a result, the address selector ASL outputs the first held write address AL as the selected address AO, and the word line WL is switched again. Further, the flag FLG is “1”. The write buffer block WB drives the selected bit line BL according to the first held write data DL. If the retained write data DL is “0”, the bit line BL is driven to the set voltage VSET, and if it is “1”, the bit line BL is driven to the reset voltage VRST for a desired time. When either the chip select bar signal CSb or the write enable bar signal WEb goes high and the write operation period ends, the first write address register ARL and the first write data register DRL The internal address AI and the input data DI are captured, and the second write address register ARD and the second write data register DRD capture the first retained write address AL and the first retained write data DL. The bit line BL is returned to the ground voltage VSS, and the write operation is completed.
入力Dinがバリッドであることがライト動作の期間が終了する際に確定する場合にも、このようなレイトライト動作を行うことにより、確定済みのデータを書込むことができる。そのため、メモリセルへの書込み時間を長くして、低抵抗化の期間を長くできる。また、相変化抵抗の高抵抗化を早く完了でき、高抵抗化からそのセルの読出し動作の間隔を長くできる。その結果、'0'に対しても'1'に対しても、安定な書込み動作が実現できる。 Even when it is determined that the input Din is valid when the period of the write operation ends, it is possible to write the determined data by performing such a late write operation. Therefore, the writing time to the memory cell can be lengthened and the period of low resistance can be lengthened. In addition, the phase change resistance can be increased quickly, and the interval between read operations of the cell can be increased due to the increased resistance. As a result, a stable write operation can be realized for both “0” and “1”.
リード動作は、図1に示した構成例と同様に、図8に示したようなタイミングで行う。レイトライト動作を導入しても、リード動作に対する速度ペナルティは小さい。 The read operation is performed at the timing as shown in FIG. 8, similarly to the configuration example shown in FIG. Even if the late write operation is introduced, the speed penalty for the read operation is small.
このようなレイトライト動作を行う構成では、レジスタの情報は電源遮断により失われるので、そのままでは、電源遮断前のライトサイクルの書込みデータが記憶されない。そこで、スペックとして、電源遮断前にダミーのライトサイクルを投入するように定めることが望ましい。 In the configuration for performing such a late write operation, the register information is lost by the power shutdown, so that the write data of the write cycle before the power shutdown is not stored as it is. Therefore, it is desirable to determine that the dummy write cycle is inserted before the power is shut down as a specification.
高抵抗化から読出しまでの時間が短くて良い場合には、メモリセルへの書込み後のデータ保持を行わず、レイトライト動作を行うだけとしても良い。その場合には、第2の書込みデータレジスタDRDと第2の書込みアドレスレジスタARDを削除する。また、アドレス比較器AC2を、内部アドレスAIを、第1の保持書込みアドレスALと比較するようにし、出力データセレクタDS3を、読出しデータDOと第1の保持書込みデータDLから選択して、出力データDSを出力するように変更する。そのような構成にすると、図13に示した構成に比べ、制御が簡単になる上、レジスタなどで消費する電流を低減して、低電力化できる。 When the time from the increase in resistance to the reading can be short, it is possible to perform only the late write operation without holding the data after writing to the memory cell. In that case, the second write data register DRD and the second write address register ARD are deleted. Further, the address comparator AC2 compares the internal address AI with the first held write address AL, the output data selector DS3 is selected from the read data DO and the first held write data DL, and the output data Change to output DS. With such a configuration, compared to the configuration shown in FIG. 13, the control is simpler, and the current consumed by the register or the like can be reduced to reduce the power consumption.
(第5の実施例)
本発明による相変化メモリの応用例を、以下に示す。図15は、フラッシュメモリカードの構成例を示している。フラッシュメモリカードFMCは、複数の大容量フラッシュメモリLMFと、メモリコントローラMCTと、相変化メモリPMCを含んでいる。メモリコントローラMCTが、相変化メモリPMCをバッファとして用いて、外部との信号の授受を行い、大容量フラッシュメモリLMFを制御する。
(Fifth embodiment)
Examples of application of the phase change memory according to the present invention will be described below. FIG. 15 shows a configuration example of a flash memory card. The flash memory card FMC includes a plurality of large-capacity flash memories LMF, a memory controller MCT, and a phase change memory PMC. The memory controller MCT uses the phase change memory PMC as a buffer to exchange signals with the outside to control the large-capacity flash memory LMF.
相変化メモリのような高速不揮発性メモリをバッファとして用いることにより、大容量フラッシュメモリへのライトが終了する前に、電源を遮断してもデータが保持できる。その結果、ライトの際にデータ転送直後に、フラッシュメモリカードFMCを機器から取り出すことが可能となり、使い勝手が向上する。 By using a high-speed nonvolatile memory such as a phase change memory as a buffer, data can be retained even if the power is turned off before the writing to the large-capacity flash memory is completed. As a result, it becomes possible to remove the flash memory card FMC from the device immediately after data transfer during writing, improving usability.
本発明による相変化メモリは、この他にも種々の応用が考えられる。例えば、携帯電話に用いられているNOR型フラッシュメモリと低電力SRAMを1チップで置き換えることが可能になる。その場合、コストが低減できる上に、実装上の体積も小さくできる。 The phase change memory according to the present invention may have various other applications. For example, it is possible to replace a NOR flash memory and a low power SRAM used in a mobile phone with a single chip. In this case, the cost can be reduced and the mounting volume can be reduced.
(第6の実施例)
本発明による相変化メモリは、混載メモリとしても応用できる。図16は、システムLSIの構成例を示している。システムLSIチップSOCには、プロセッサモジュールCPU,キャッシュメモリモジュールCM,周辺モジュールPRC,電源制御モジュールPMUが含まれている。
(Sixth embodiment)
The phase change memory according to the present invention can also be applied as a mixed memory. FIG. 16 shows a configuration example of the system LSI. The system LSI chip SOC includes a processor module CPU, a cache memory module CM, a peripheral module PRC, and a power supply control module PMU.
相変化メモリは、図2に示したように、1個の相変化抵抗と1個のトランジスタでメモリセルが構成できるため、セル面積を小さくでき、大容量のオンチップメモリが実現できる。また、不揮発性であるため、待機時にデータを保持したまま、電源制御モジュールPMUにより電源を遮断できる。その際、外部のメモリへデータを退避させる必要が無いため、データ転送に伴う電力オーバーヘッドが無く、短時間でも電源を遮断するような細かな電源制御が可能である。このような低電力システムLSIは、携帯電話などのモバイル機器に適している。 As shown in FIG. 2, in the phase change memory, a memory cell can be configured with one phase change resistor and one transistor, so that the cell area can be reduced and a large-capacity on-chip memory can be realized. Moreover, since it is non-volatile, the power supply can be shut down by the power supply control module PMU while retaining data during standby. At this time, since it is not necessary to save data to an external memory, there is no power overhead associated with data transfer, and fine power control that cuts off the power supply in a short time is possible. Such a low power system LSI is suitable for mobile devices such as mobile phones.
本願発明のうち、代表的な効果は、相変化抵抗に電流を流すことによりメモリセルにデータを書込む相変化メモリにおいて、サイクル時間を延ばすこと無く、相変化抵抗を低抵抗化するメモリセルへの書込み時間と、相変化抵抗を高抵抗化する書込み動作から該メモリセルへの読出し動作までの期間を長くできる。その結果、安定な書込み動作が可能になる。言い換えれば、安定な書込み動作を実現するためのサイクル時間を短縮することができる。したがって、高速な不揮発性メモリを有する半導体装置が実現できる。 Among the inventions of the present application, a typical effect is that in a phase change memory in which data is written to a memory cell by passing a current through the phase change resistor, the memory cell can reduce the phase change resistance without increasing the cycle time. And the period from the write operation to increase the phase change resistance to the read operation to the memory cell can be extended. As a result, a stable write operation becomes possible. In other words, the cycle time for realizing a stable write operation can be shortened. Therefore, a semiconductor device having a high-speed nonvolatile memory can be realized.
AB…アドレスバッファ、AC2,ACP…アドレス比較器、ADD…外部からのアドレス信号、AH,AH2…アドレス一致信号、AI…内部アドレス、AO…選択アドレス、AR,AR1,AR2,ARL,ARD…書込みアドレスレジスタ、AS,AS1,AS2,AL,AD…保持書込みアドレス、ASL…アドレスセレクタ、AT…アドレス遷移信号、ATD…アドレス遷移検知回路、BL, BL0〜BL3…ビット線、CB…コマンドバッファ、CD…コマンドデコーダ、CDEC…カラムデコーダ、CLK…外部クロック、CKB…クロックバッファ、CLKI…内部クロック、CM…キャッシュメモリモジュール、CMD…外部からの制御信号、CPA…カラムプリデコードアドレス、CPG,CPG2,CPGL…制御信号発生回路、CPD…カラムプリデコーダ、CPU…プロセッサモジュール、CSEL…カラムセレクタ、CSL2…カラムスイッチ、CTL…制御信号、DI…入力データ、DIB…入力バッファ、DIR,DIR1,DIR2,DRL,DRD…書込みデータレジスタ、DLS,DLY…遅延回路、DO…読出しデータ、DOB…出力バッファ、DOD…データ制御回路、DOS,DS3…出力データセレクタ、DQ…外部との入出力データ、DR,DR1,DR2,DL,DD…保持書込みデータ、DS…出力データ、FLG…フラグ、FMC…フラッシュメモリカード、FR…フラグレジスタ、IO,IO0,IO1…入出力線、LMF…大容量フラッシュメモリ、MC…メモリセル、MCA…メモリセルアレイ、MCT…メモリコントローラ、PCM…相変化メモリモジュール、PCR…相変化抵抗、PMC…相変化メモリ、PMU…電源制御モジュール、PRC…周辺モジュール、RDEC…ロウデコーダ、RPA…ロウプリデコードアドレス、RPD…ロウプリデコーダ、SL01,SL23…ソース線、SA…センスアンプブロック、SOC…システムLSIチップ、SPG…ショットパルス発生回路、SRL…セット・リセット型ラッチ、VSS…接地電圧、WB…ライトバッファブロック、WB1…ライトバッファ、WD…ワードドライバ、WL, WL0〜WL3…ワード線、WPG…書込みパルス発生回路、WRIT…書込み制御信号。 AB ... Address buffer, AC2, ACP ... Address comparator, ADD ... Address signal from outside, AH, AH2 ... Address match signal, AI ... Internal address, AO ... Selected address, AR, AR1, AR2, ARL, ARD ... Write Address register, AS, AS1, AS2, AL, AD ... holding write address, ASL ... address selector, AT ... address transition signal, ATD ... address transition detection circuit, BL, BL0-BL3 ... bit line, CB ... command buffer, CD ... Command decoder, CDEC ... Column decoder, CLK ... External clock, CKB ... Clock buffer, CLKI ... Internal clock, CM ... Cache memory module, CMD ... External control signal, CPA ... Column predecode address, CPG, CPG2, CPGL …control Signal generation circuit, CPD ... column predecoder, CPU ... processor module, CSEL ... column selector, CSL2 ... column switch, CTL ... control signal, DI ... input data, DIB ... input buffer, DIR, DIR1, DIR2, DRL, DRD ... Write data register, DLS, DLY ... delay circuit, DO ... read data, DOB ... output buffer, DOD ... data control circuit, DOS, DS3 ... output data selector, DQ ... external input / output data, DR, DR1, DR2, DL, DD ... retained write data, DS ... output data, FLG ... flag, FMC ... flash memory card, FR ... flag register, IO, IO0, IO1 ... I / O line, LMF ... large capacity flash memory, MC ... memory cell, MCA ... Memory cell array, MCT ... Memory co Controller, PCM ... Phase change memory module, PCR ... Phase change resistance, PMC ... Phase change memory, PMU ... Power supply control module, PRC ... Peripheral module, RDEC ... Row decoder, RPA ... Row predecode address, RPD ... Row predecoder, SL01, SL23 ... Source line, SA ... Sense amplifier block, SOC ... System LSI chip, SPG ... Shot pulse generation circuit, SRL ... Set / reset type latch, VSS ... Ground voltage, WB ... Write buffer block, WB1 ... Write buffer, WD: Word driver, WL, WL0 to WL3: Word line, WPG: Write pulse generation circuit, WRIT: Write control signal.
Claims (4)
外部から入力されるデータを保持するための前記書込みデータレジスタと、
前記不揮発性メモリセルアレイに接続され、前記書込みデータレジスタに保持されたデータを前記不揮発性メモリセルアレイに供給するためのライトバッファとを具備し、
第1書込みサイクルにおいて、前記書込みデータレジスタは、外部から入力されたデータを保持し、
前記第1書込みサイクルに続く第2書込みサイクルにおいて、前記書込みデータレジスタは、保持しているデータを前記ライトバッファに出力し、前記ライトバッファは、前記書込みデータレジスタから出力されたデータを前記不揮発性メモリセルアレイに供給し、
前記書込みデータレジスタへの電源の供給が停止される前に、前記書込みデータレジスタに保持されているデータを前記不揮発性メモリセルに書き込むために、前記書込みデータレジスタは、保持しているデータを前記ライトバッファに出力し、前記ライトバッファは、前記書込みデータレジスタから出力されたデータを前記不揮発性メモリセルアレイに供給するダミーの書込みサイクルを実行することを特徴とする半導体装置。 A plurality of nonvolatile memories disposed at intersections of a plurality of word lines, a plurality of bit lines intersecting with the plurality of word lines, and the plurality of word lines and the plurality of bit lines, each having a phase change resistance A non-volatile memory cell array including cells, and a write data register for holding write data for writing to the non-volatile memory cells,
And the write data register for holding data input from the outside,
Connected to said nonvolatile memory cell array, the data held in the write data register includes a write buffer to be supplied to said nonvolatile memory cell array,
In the first write cycle, the write data register holds data input from the outside,
In a second write cycle following the first write cycle, the write data register, the data held is output to the write buffer, the write buffer, prior Symbol nonvolatile data output from said write data register Supply to the memory cell array,
In order to write the data held in the write data register to the nonvolatile memory cell before the power supply to the write data register is stopped, the write data register It outputs the write buffer, the write buffer to a semiconductor device and executes a dummy write cycle for supplying data output from the write data register to the nonvolatile memory cell array.
前記書込みデータレジスタに保持されたデータに対応するアクセスアドレスを保持するためのアドレスレジスタと、
前記アドレスレジスタに保持されたアクセスアドレスと、前記半導体装置の外部から入力されたアクセスアドレスとを比較する比較器とを更に具備し、
読み出しサイクルにおいて、前記アドレスレジスタに保持されたアクセスアドレスと前記半導体装置の外部から入力されたアクセスアドレスとを比較し、一致した場合、前記半導体装置は、前記書込みデータレジスタに保持されたデータを出力することを特徴とする半導体装置。 In claim 1,
An address register for holding an access address corresponding to the data held in the write data register;
A comparator for comparing the access address held in the address register with the access address input from the outside of the semiconductor device;
In a read cycle, the access address held in the address register is compared with the access address input from the outside of the semiconductor device, and if they match, the semiconductor device outputs the data held in the write data register A semiconductor device comprising:
前記書込みデータレジスタに保持されたデータが有効か否かを示すフラグレジスタを更に具備することを特徴とする半導体装置。 In claim 1 or 2,
A semiconductor device further comprising a flag register indicating whether or not the data held in the write data register is valid.
プロセッサモジュールと、
前記不揮発性メモリセルアレイ、前記書込みデータレジスタ、前記ライトバッファ及び前記プロセッサモジュールへの電源供給を制御するための電源制御モジュールとを更に具備し、
前記不揮発性メモリセルアレイ、前記書込みデータレジスタ、前記ライトバッファ及び前記プロセッサモジュールは、一つの半導体チップに形成されることを特徴とする半導体装置。 In any one of Claims 1 thru | or 3,
A processor module;
A power control module for controlling power supply to the nonvolatile memory cell array, the write data register, the write buffer, and the processor module;
The non-volatile memory cell array, the write data register, the write buffer, and the processor module are formed in one semiconductor chip.
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