JP4990750B2 - Module circuit - Google Patents

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Description

本発明は、状態設定可能な半導体集積回路に関する。   The present invention relates to a semiconductor integrated circuit capable of setting a state.

従来より、様々な仕様や用途に対応できるように、組立製造者やユーザにより設定された設定情報に従って動作するように構成された半導体集積回路が提供されている。上記設定情報としては、変数名(例えば電源が投入されてから起動を開始する迄の時間（起動時間）等)とその水準値(例えば起動時間を0.5secにする等)を例示できる。このような半導体集積回路では、所望の設定情報に対応する入力端子にデジタル信号を入力したり、I2C(Inter-Integrated Circuit)通信回路等の通信回路を介してROM等の記憶部に所望の設定情報を記憶させたりすることにより、所望の設定情報を設定するようになっている。
特開平2-50523号公報 2. Description of the Related Art Conventionally, there has been provided a semiconductor integrated circuit configured to operate according to setting information set by an assembly manufacturer or a user so as to correspond to various specifications and applications. Examples of the setting information include variable names (for example, the time from when the power is turned on until the start of activation (activation time), etc.) and the level value (for example, the activation time is set to 0.5 sec). In such a semiconductor integrated circuit, a digital signal is input to an input terminal corresponding to desired setting information, or a desired storage section such as a ROM via a communication circuit such as an I 2 C (Inter-Integrated Circuit) communication circuit. The desired setting information is set by storing the setting information.
Japanese Patent Laid-Open No. 2-50523

入力端子にデジタル信号を入力することにより設定情報を設定する場合、設定可能な状態（変数名とその水準値の組み合わせ）の数分だけ入力端子が必要になるために、設定可能な状態の数が多い場合には、入力端子数が多くなり、半導体集積回路の規模が大きくなる。またこの結果、パッド数が増えることにより半導体集積回路のチップ面積も大きくなる。一方、通信回路を利用して設定情報を設定する場合には、半導体集積回路内に複雑な通信回路を設ける必要があるために、回路構成を簡素化することが難しい。   When setting information is set by inputting a digital signal to the input terminal, there are as many input terminals as the number of states that can be set (combinations of variable names and their level values). When there are many, the number of input terminals increases and the scale of the semiconductor integrated circuit increases. As a result, the chip area of the semiconductor integrated circuit increases as the number of pads increases. On the other hand, when setting information is set using a communication circuit, it is necessary to provide a complicated communication circuit in the semiconductor integrated circuit, so that it is difficult to simplify the circuit configuration.

本発明は、上記課題を解決するためになされたものであり、その目的は、回路規模を大きくすることなく簡素な構成により半導体集積回路の状態を設定可能なモジュール回路を提供することにある。   SUMMARY An advantage of some aspects of the invention is to provide a module circuit that can set the state of a semiconductor integrated circuit with a simple configuration without increasing the circuit scale.

本発明に係るモジュール回路は、アナログ電圧を出力する状態設定部と、半導体集積回路とを備え、状態設定可能な半導体集積回路は、アナログ電圧が入力される複数の入力端子と、少なくとも３つの異なるデジタル信号パターンを出力可能に構成され、前記入力端子に入力されたアナログ電圧に対応するデジタル信号パターンを出力する状態識別回路と、各入力端子に入力されたアナログ電圧に対応して状態識別回路から出力されたデジタル信号パターンに基づいて設定状態を決定する状態決定部と、状態決定部により決定された設定状態に従って動作する機能部とを備える。 A module circuit according to the present invention includes a state setting unit that outputs an analog voltage and a semiconductor integrated circuit, and the semiconductor IC that can be set is at least three different from a plurality of input terminals to which the analog voltage is input. A state identification circuit configured to output a digital signal pattern and outputting a digital signal pattern corresponding to the analog voltage input to the input terminal, and a state identification circuit corresponding to the analog voltage input to each input terminal A state determination unit that determines a setting state based on the output digital signal pattern, and a functional unit that operates according to the setting state determined by the state determination unit.

本発明に係るモジュール回路によれば、回路規模を大きくすることなく簡素な構成により半導体集積回路の状態を設定することができる。   According to the module circuit of the present invention, the state of the semiconductor integrated circuit can be set with a simple configuration without increasing the circuit scale.

以下、図面を参照して、本発明の実施形態となるモジュール回路の構成について説明する。   Hereinafter, a configuration of a module circuit according to an embodiment of the present invention will be described with reference to the drawings.

〔モジュール回路の構成〕
始めに、図１を参照して、本発明の実施形態となるモジュール回路の構成について説明する。 [Configuration of module circuit]
First, the configuration of the module circuit according to the embodiment of the present invention will be described with reference to FIG.

本発明の実施形態となるモジュール回路１は、図１に示すように、状態設定可能な半導体集積回路２と、半導体集積回路２の状態を設定するための状態設定部３と、電源電圧に接続される電源端子ＶＤＤと、接地準位に接続される接地端子ＧＮＤを主な構成要素として備える。半導体集積回路２は、電源端子ＶＤＤに接続された入力端子Ｔ１と、接地端子ＧＮＤに接続された入力端子Ｔ２と、状態設定部３を構成する分圧抵抗素子Ｒ１，Ｒ２間に接続された入力端子Ｔ３と、入力端子Ｔ１，Ｔ２間に直列接続された分圧抵抗素子Ｒ３，Ｒ４，Ｒ５と、コンパレータ４ａ，４ｂと、状態決定部５と、機能部６を備える。 As shown in FIG. 1, a module circuit 1 according to an embodiment of the present invention is connected to a semiconductor integrated circuit 2 capable of setting a state, a state setting unit 3 for setting the state of the semiconductor integrated circuit 2, and a power supply voltage. The power supply terminal V DD to be connected and the ground terminal GND connected to the ground level are provided as main components. The semiconductor integrated circuit 2 is connected between the input terminal T1 connected to the power supply terminal V DD , the input terminal T2 connected to the ground terminal GND, and the voltage dividing resistor elements R1 and R2 constituting the state setting unit 3. An input terminal T3, voltage dividing resistor elements R3, R4, and R5 connected in series between the input terminals T1 and T2, comparators 4a and 4b, a state determination unit 5, and a function unit 6 are provided.

コンパレータ４ａは、非反転入力端子に入力される入力端子Ｔ３からの入力電圧と反転入力端子に入力される分圧抵抗素子Ｒ３，Ｒ４によって定められる電圧とを比較し、比較結果に従って状態決定部５にデジタル形態の状態信号を出力する。コンパレータ４ｂは、非反転入力端子に入力される入力端子Ｔ３からの入力電圧と反転入力端子に入力される分圧抵抗素子Ｒ４，Ｒ５によって定められる電圧とを比較し、比較結果に従って状態決定部５にデジタル形態の状態信号を出力する。状態決定部５は、コンパレータ４ａ，４ｂから出力された状態信号の組み合わせ（デジタル信号パターン）に従って状態設定部３により設定された状態を設定情報として機能部６に出力する。機能部６は、状態決定部５から出力された設定情報に従って半導体集積回路２の動作を制御する。   The comparator 4a compares the input voltage from the input terminal T3 input to the non-inverting input terminal with the voltage determined by the voltage dividing resistor elements R3 and R4 input to the inverting input terminal, and the state determination unit 5 according to the comparison result. Outputs a digital status signal. The comparator 4b compares the input voltage from the input terminal T3 input to the non-inverting input terminal with the voltage determined by the voltage dividing resistor elements R4 and R5 input to the inverting input terminal, and the state determination unit 5 according to the comparison result. Outputs a digital status signal. The state determination unit 5 outputs the state set by the state setting unit 3 according to the combination (digital signal pattern) of the state signals output from the comparators 4a and 4b to the function unit 6 as setting information. The function unit 6 controls the operation of the semiconductor integrated circuit 2 according to the setting information output from the state determination unit 5.

〔半導体集積回路の状態設定方法〕
次に、図２を参照して、本発明の実施形態となるモジュール回路１における半導体集積回路２の状態設定方法について説明する。 [State setting method of semiconductor integrated circuit]
Next, a method for setting the state of the semiconductor integrated circuit 2 in the module circuit 1 according to the embodiment of the present invention will be described with reference to FIG.

本発明の実施形態となるモジュール回路１では、電源端子ＶＤＤ及び接地端子ＧＮＤをそれぞれ電源電位及び接地電位に接続すると、入力端子Ｔ１に電源電圧，入力端子Ｔ２に接地準位，及び入力端子Ｔ３に電源端子と接地端子ＧＮＤ間の電位を分圧抵抗素子Ｒ１，Ｒ２により分圧した電圧がそれぞれ印加される。より具体的には、電源が５Ｖ，分圧抵抗素子Ｒ１，Ｒ２の抵抗値がそれぞれ３Ω，２Ωである場合、入力端子Ｔ１，Ｔ２，Ｔ３にはそれぞれ５Ｖ，２Ｖ，０Ｖの電圧が印加される。なお本実施形態では、電源の抵抗分圧が入力端子Ｔ３に印加されるとしたが、ツェナーダイオード等の定電圧素子やポテンショメータの出力値が入力端子Ｔ３に印加されるようにしてもよい。 In the module circuit 1 according to the embodiment of the present invention, when the power supply terminal V DD and the ground terminal GND are connected to the power supply potential and the ground potential, respectively, the power supply voltage is input to the input terminal T1, the ground level is input to the input terminal T2, and the input terminal T3 is connected. A voltage obtained by dividing the potential between the power supply terminal and the ground terminal GND by the voltage dividing resistor elements R1 and R2 is applied to each of them. More specifically, when the power source is 5V and the resistance values of the voltage dividing resistor elements R1 and R2 are 3Ω and 2Ω, respectively, voltages of 5V, 2V, and 0V are applied to the input terminals T1, T2, and T3, respectively. . In this embodiment, the resistance voltage division of the power source is applied to the input terminal T3. However, a constant voltage element such as a Zener diode or an output value of a potentiometer may be applied to the input terminal T3.

上述のように入力端子Ｔ１〜Ｔ３に電圧が印加されると、コンパレータ４ａは、非反転入力端子に入力される入力端子Ｔ３からの入力電圧と反転入力端子に入力される分圧抵抗素子Ｒ３，Ｒ４によって定められる電圧とを比較し、比較結果に従って状態決定部５にデジタル形態の状態信号を出力する。またコンパレータ４ｂは、非反転入力端子に入力される入力端子Ｔ３からの入力電圧と反転入力端子に入力される分圧抵抗素子Ｒ４，Ｒ５によって定められる電圧とを比較し、比較結果に従って状態決定部５にデジタル形態の状態信号を出力する。より具体的には、入力端子Ｔ１，Ｔ２，Ｔ３にそれぞれ５Ｖ，２Ｖ，０Ｖの電圧が印加され、分圧抵抗素子Ｒ３，Ｒ４，Ｒ５の抵抗値がそれぞれ２Ω，２Ω，１Ωである場合、コンパレータ４ａの非反転入力端子及び反転入力端子にはそれぞれ２Ｖ，３Ｖの電圧が印加されるので、コンパレータ４ａはLow信号（値０）を状態信号として出力する。またこの時、コンパレータ４ｂの非反転入力端子及び反転入力端子にはそれぞれ２Ｖ，１Ｖの電圧が印加されるので、コンパレータ４ａはHigh信号（値１）を状態信号として出力する。すなわち状態決定部５にはLow信号とHigh信号が状態信号の組み合わせ（デジタル信号パターン）として入力される。なお本実施形態では入力電圧から状態信号を生成したが、入力電圧にゲインやオフセットを与えた電圧から状態信号を生成するようにしてもよい。   When a voltage is applied to the input terminals T1 to T3 as described above, the comparator 4a causes the input voltage from the input terminal T3 input to the non-inverting input terminal and the voltage dividing resistor element R3 input to the inverting input terminal. The voltage determined by R4 is compared, and a digital state signal is output to the state determination unit 5 according to the comparison result. The comparator 4b compares the input voltage from the input terminal T3 input to the non-inverting input terminal with the voltage determined by the voltage dividing resistor elements R4 and R5 input to the inverting input terminal, and the state determination unit according to the comparison result. 5 outputs a status signal in digital form. More specifically, when voltages of 5V, 2V, and 0V are applied to the input terminals T1, T2, and T3, respectively, and the resistance values of the voltage dividing resistor elements R3, R4, and R5 are 2Ω, 2Ω, and 1Ω, respectively, the comparator Since voltages of 2V and 3V are applied to the non-inverting input terminal and the inverting input terminal of 4a, the comparator 4a outputs a Low signal (value 0) as a status signal. At this time, since the voltages of 2V and 1V are applied to the non-inverting input terminal and the inverting input terminal of the comparator 4b, the comparator 4a outputs a high signal (value 1) as a status signal. That is, the Low signal and the High signal are input to the state determination unit 5 as a combination of the state signals (digital signal pattern). In this embodiment, the state signal is generated from the input voltage. However, the state signal may be generated from a voltage obtained by adding a gain or an offset to the input voltage.

状態決定部５は、コンパレータ４ａ，４ｂから出力された状態信号の組み合わせに従って状態設定回路３により設定された状態を設定情報として機能部６に出力する。より具体的には、本回路構成では、コンパレータ４ａ，４ｂから出力される状態信号の組み合わせは、High信号とHigh信号（コンパレータ４ａがHigh信号を出力する状態にある場合、コンパレータ４ｂは常にHigh信号を出力する状態になる），Low信号とHigh信号，及びLow信号とHigh信号の３通りになる。従って状態決定部５は、コンパレータ４ａ，４ｂが共にHigh信号を出力した場合は起動時間を0.5secとする設定情報、コンパレータ４ａ，４ｂからそれぞれLow信号及びHigh信号が出力された場合は起動時間を1.0secとする設定情報、コンパレータ４ａ，４ｂが共にLow信号を出力した場合は起動時間を1.5secとする設定情報を機能部６に出力する。そして機能部６は状態決定部５から出力された設定情報に従って半導体集積回路２の動作を制御する。   The state determination unit 5 outputs the state set by the state setting circuit 3 according to the combination of the state signals output from the comparators 4a and 4b to the function unit 6 as setting information. More specifically, in this circuit configuration, the combination of the state signals output from the comparators 4a and 4b is a high signal and a high signal (when the comparator 4a is in a state of outputting a high signal, the comparator 4b always outputs a high signal). ), Low signal and High signal, and Low signal and High signal. Accordingly, the state determination unit 5 sets the setting information that the activation time is 0.5 sec when both the comparators 4a and 4b output a high signal, and the activation time when the low signal and the high signal are output from the comparators 4a and 4b, respectively. Setting information to be set to 1.0 sec and setting information to set the activation time to 1.5 sec are output to the function unit 6 when both the comparators 4a and 4b output a Low signal. The function unit 6 controls the operation of the semiconductor integrated circuit 2 according to the setting information output from the state determination unit 5.

上述の説明から明らかなように、本発明の実施形態となるモジュール回路１では、入力端子Ｔ３に印加される電圧の大きさに応じて、コンパレータ４ａ，４ｂから出力される状態信号の種別が変化し、結果として半導体集積回路２の設定状態が変化する。従って、電源電圧の大きさが一定であるとすると、組立製造者やユーザは、分圧抵抗素子Ｒ１，Ｒ２の抵抗値を適宜設定することにより、コンパレータ４ａ，４ｂから出力される状態信号の種別を所望の種別に設定し、半導体集積回路２を所望の状態に設定することができる。そしてこのような半導体集積回路２の状態設定方法によれば、設定する状態毎に入力端子を設ける必要がなくなるので、半導体集積回路の規模が大きくなることがない。また状態設定のために半導体集積回路２の内部に通信回路を設ける必要がないので、半導体集積回路２の回路構成を簡素化できる。   As is apparent from the above description, in the module circuit 1 according to the embodiment of the present invention, the type of the state signal output from the comparators 4a and 4b changes according to the magnitude of the voltage applied to the input terminal T3. As a result, the setting state of the semiconductor integrated circuit 2 changes. Accordingly, assuming that the magnitude of the power supply voltage is constant, the assembly manufacturer or user can appropriately set the resistance values of the voltage dividing resistance elements R1 and R2 to thereby classify the status signals output from the comparators 4a and 4b. Can be set to a desired type, and the semiconductor integrated circuit 2 can be set to a desired state. According to such a state setting method of the semiconductor integrated circuit 2, it is not necessary to provide an input terminal for each state to be set, so that the scale of the semiconductor integrated circuit does not increase. Further, since it is not necessary to provide a communication circuit inside the semiconductor integrated circuit 2 for setting the state, the circuit configuration of the semiconductor integrated circuit 2 can be simplified.

図１に示す回路構成では、コンパレータ４ａ，４ｂから出力される状態信号の組み合わせは３通りであるので設定可能な状態数は３つに限られるが、例えば図２に示すように入力端子Ｔ３に印加される電圧の大きさに応じて出力する状態信号の種別が変化するコンパレータの数を増やしたり（図２に示す例ではコンパレータ４ａ〜４ｄの４つ）、図３に示すようにアナログ電圧が入力される入力端子の数を増やしたり（図３に示す例では入力端子Ｔ３，Ｔ４の２つ）、及び図４に示すようなコンパレータ数を増やす方法と入力端子を増やす方法を組み合わせたりすることにより、状態信号の組み合わせの数をべき乗で増やし、結果として設定可能な状態数を増やすことができる。   In the circuit configuration shown in FIG. 1, there are three combinations of the status signals output from the comparators 4a and 4b, so the number of states that can be set is limited to three. For example, as shown in FIG. The number of comparators whose type of status signal to be output changes according to the magnitude of the applied voltage (in the example shown in FIG. 2, four comparators 4a to 4d), or an analog voltage as shown in FIG. Increase the number of input terminals that are input (two input terminals T3 and T4 in the example shown in FIG. 3), or combine the method of increasing the number of comparators and the method of increasing the input terminals as shown in FIG. Thus, the number of combinations of state signals can be increased to a power, and as a result, the number of states that can be set can be increased.

図１に示す回路構成では、コンパレータを利用して状態信号を生成したが、一般的なＡＤ変換回路や図５に示すようなトランジスタ回路等、より簡素な回路構成によって状態信号を生成してもよい。具体的には図５に示す回路構成は、ＮＰＮトランジスタＴ１，Ｔ２とＰＮＰトランジスタＴ３，Ｔ４を備え、ＮＰＮトランジスタＴ１，Ｔ２のエミッタ端子は入力端子Ｔ３に接続されている。ＮＰＮトランジスタＴ１のゲート端子には分圧抵抗素子Ｒ４，Ｒ５によって定められる電圧が印加され、コレクタ端子は分圧抵抗素子Ｒ７を介してＰＮＰトランジスタＴ３のゲート端子に接続されている。ＮＰＮトランジスタＴ２のゲート端子には分圧抵抗素子Ｒ３，Ｒ４によって定められる電圧が印加され、コレクタ端子は分圧抵抗素子Ｒ９を介してＰＮＰトランジスタＴ４のゲート端子に接続されている。   In the circuit configuration shown in FIG. 1, the status signal is generated using a comparator. However, even if the status signal is generated by a simpler circuit configuration such as a general AD converter circuit or a transistor circuit as shown in FIG. Good. Specifically, the circuit configuration shown in FIG. 5 includes NPN transistors T1 and T2 and PNP transistors T3 and T4, and the emitter terminals of the NPN transistors T1 and T2 are connected to the input terminal T3. The voltage determined by the voltage dividing resistor elements R4 and R5 is applied to the gate terminal of the NPN transistor T1, and the collector terminal is connected to the gate terminal of the PNP transistor T3 via the voltage dividing resistor element R7. The voltage determined by the voltage dividing resistor elements R3 and R4 is applied to the gate terminal of the NPN transistor T2, and the collector terminal is connected to the gate terminal of the PNP transistor T4 via the voltage dividing resistor element R9.

ＰＮＰトランジスタＴ３のエミッタ端子は入力端子Ｔ１に接続され、ＮＰＮトランジスタＴ１がオン状態にある際、ゲート端子には入力端子Ｔ１，Ｔ３間の電圧を分圧抵抗素子Ｒ６，Ｒ７により分圧した電圧が印加される。またＰＮＰトランジスタＴ３のコレクタ端子は、抵抗素子Ｒ１０を介して入力端子Ｔ２に接続されている。ＰＮＰトランジスタＴ４のエミッタ端子は入力端子Ｔ１に接続され、ＮＰＮトランジスタＴ２がオン状態にある際、ゲート端子には入力端子Ｔ１，Ｔ３間の電圧を分圧抵抗素子Ｒ８，Ｒ９により分圧した電圧が印加される。またＰＮＰトランジスタＴ４のコレクタ端子は、抵抗素子Ｒ１１を介して入力端子Ｔ２に接続されている。そして状態決定部５はＰＮＰトランジスタＴ３，Ｔ４のコレクタ端子に接続されている。なお図５に示す回路構成は、バイポーラトランジスタをトランジスタとして用いたが、バイポーラトランジスタを電界効果トランジスタ（ユニポーラトランジスタ）に置き換えてもよい。また抵抗素子Ｒ１０，Ｒ１１は能動抵抗素子であってもよい。   The emitter terminal of the PNP transistor T3 is connected to the input terminal T1, and when the NPN transistor T1 is in the ON state, a voltage obtained by dividing the voltage between the input terminals T1 and T3 by the voltage dividing resistor elements R6 and R7 is applied to the gate terminal. Applied. The collector terminal of the PNP transistor T3 is connected to the input terminal T2 via the resistance element R10. The emitter terminal of the PNP transistor T4 is connected to the input terminal T1, and when the NPN transistor T2 is in the ON state, a voltage obtained by dividing the voltage between the input terminals T1 and T3 by the voltage dividing resistor elements R8 and R9 is applied to the gate terminal. Applied. The collector terminal of the PNP transistor T4 is connected to the input terminal T2 via the resistance element R11. The state determination unit 5 is connected to the collector terminals of the PNP transistors T3 and T4. In the circuit configuration shown in FIG. 5, a bipolar transistor is used as a transistor, but the bipolar transistor may be replaced with a field effect transistor (unipolar transistor). The resistance elements R10 and R11 may be active resistance elements.

図５に示す回路構成では、ＮＰＮトランジスタＴ１，Ｔ２はベース端子とエミッタ端子に印加される電圧の大小関係に応じてオン／オフし、ＮＰＮトランジスタＴ１がオン状態になるとＰＮＰトランジスタＴ３が連動してオン状態になり、ＮＰＮトランジスタＴ２がオン状態になるとＰＮＰトランジスタＴ４が連動してオン状態になる。すなわち図５に示す回路構成では、入力端子Ｔ３に印加される電圧の大きさに応じて、ＰＮＰトランジスタＴ３，Ｔ４が共にオン状態である場合、ＰＮＰトランジスタＴ３，Ｔ４がそれぞれオフ状態及びオン状態である場合、ＰＮＰトランジスタＴ３，Ｔ４が共にオフ状態である場合の３つの状態が発現する。従って状態決定部５は、これらの３つの状態に基づいて設定情報を判定して機能部６に出力する。なお本回路構成においても図６に示すようにアナログ電圧が入力される入力端子の数を増やすことが可能である。   In the circuit configuration shown in FIG. 5, the NPN transistors T1 and T2 are turned on / off according to the magnitude relationship between the voltages applied to the base terminal and the emitter terminal, and when the NPN transistor T1 is turned on, the PNP transistor T3 is interlocked. When turned on and the NPN transistor T2 is turned on, the PNP transistor T4 is turned on in conjunction with it. That is, in the circuit configuration shown in FIG. 5, depending on the magnitude of the voltage applied to the input terminal T3, when both the PNP transistors T3 and T4 are in the on state, the PNP transistors T3 and T4 are in the off state and the on state, respectively. In some cases, three states appear when both the PNP transistors T3 and T4 are off. Therefore, the state determination unit 5 determines the setting information based on these three states and outputs the setting information to the function unit 6. In this circuit configuration as well, the number of input terminals to which an analog voltage is input can be increased as shown in FIG.

以上、本発明者によってなされた発明を適用した実施の形態について説明したが、この実施の形態による本発明の開示の一部をなす記述及び図面により本発明は限定されることはない。すなわち、上記実施の形態に基づいて当業者等によりなされる他の実施の形態、実施例及び運用技術等は全て本発明の範疇に含まれる。   As mentioned above, although embodiment which applied the invention made | formed by this inventor was demonstrated, this invention is not limited with the description and drawing which make a part of indication of this invention by this embodiment. That is, all other embodiments, examples, operational techniques, and the like made by those skilled in the art based on the above-described embodiments are all included in the scope of the present invention.

本発明の実施形態となるモジュール回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the module circuit used as embodiment of this invention. 図１に示すモジュール回路の応用例の構成を示す回路図である。It is a circuit diagram which shows the structure of the application example of the module circuit shown in FIG. 図１に示すモジュール回路の変形例の構成を示す回路図である。It is a circuit diagram which shows the structure of the modification of the module circuit shown in FIG. 図１に示すモジュール回路の応用例の構成を示す回路図である。It is a circuit diagram which shows the structure of the application example of the module circuit shown in FIG. 図１に示すモジュール回路の変形例の構成を示す回路図である。It is a circuit diagram which shows the structure of the modification of the module circuit shown in FIG. 図１に示すモジュール回路の応用例の構成を示す回路図である。It is a circuit diagram which shows the structure of the application example of the module circuit shown in FIG.

符号の説明Explanation of symbols

１：モジュール回路
２：半導体集積回路
３：状態設定部
４ａ，４ｂ：コンパレータ
５：状態決定部
６：機能部
Ｒ１〜Ｒ５：分圧抵抗素子
Ｔ１〜Ｔ３：入力端子 1: Module circuit 2: Semiconductor integrated circuit 3: State setting units 4a and 4b: Comparator 5: State determination unit 6: Functional units R1 to R5: Voltage dividing resistor elements T1 to T3: Input terminals

Claims (2)

アナログ電圧を出力する状態設定部と、
状態設定可能な半導体集積回路とを備え、
前記半導体集積回路は、
前記アナログ電圧が入力される複数の入力端子と、
少なくとも３つの異なるデジタル信号パターンを出力可能に構成され、前記入力端子に入力されたアナログ電圧に対応するデジタル信号パターンを出力する状態識別回路と、
前記各入力端子に入力されたアナログ電圧に対応して前記状態識別回路から出力されるデジタル信号パターンの組み合わせに基づいて設定状態を決定する状態決定部と、
前記状態決定部により決定された設定状態に従って動作する機能部と
を備えることを特徴とするモジュール回路。 A state setting unit for outputting an analog voltage;
A semiconductor integrated circuit capable of setting a state,
The semiconductor integrated circuit is:
A plurality of input terminals to which the analog voltage is input;
A state identification circuit configured to output at least three different digital signal patterns and outputting a digital signal pattern corresponding to an analog voltage input to the input terminal;
A state determination unit that determines a setting state based on a combination of digital signal patterns output from the state identification circuit corresponding to the analog voltage input to each input terminal ;
And a functional unit that operates according to the setting state determined by the state determination unit. 請求項１に記載のモジュール回路において、
前記状態識別回路は、前記アナログ電圧と識別電位の大小関係に応じてオン又はオフする第１の極性を有する第１のトランジスタと、前記第１のトランジスタのオン／オフに連動してオン／オフする第１の極性とは逆の第２の極性を有する第２のトランジスタと、前記第２のトランジスタの第１の端子と接地電位又は電源電位に接続された抵抗素子とを備え、前記第２のトランジスタの第１の端子は電源電位又は接地電位に接続されていることを特徴とするモジュール回路。 The module circuit according to claim 1,
The state identification circuit includes a first transistor having a first polarity that is turned on or off according to a magnitude relationship between the analog voltage and the identification potential, and is turned on / off in conjunction with the on / off of the first transistor. A second transistor having a second polarity opposite to the first polarity, a first terminal of the second transistor and a resistance element connected to a ground potential or a power supply potential, A module circuit , wherein the first terminal of the transistor is connected to a power supply potential or a ground potential .
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