JP4987584B2 - 半導体集積回路およびそれを用いたｉｃカード - Google Patents

Description

本発明は、半導体集積回路およびそれを用いたＩＣカードに関するものであり、特にスポット照射によるアタックを検出する受光素子のチップ占有面積を削減することが可能な半導体集積回路を提供するのに有益な技術に関する。

クレジットカード等の電子決済の機能を持つＩＣカードに搭載するためのマイクロコンピュータ(以下、ＩＣカードマイコンと称する)には、高度のセキュリティーが必要となる。近年、このようなＩＣカードは、携帯電話用ＧＳＭ−ＳＩＭカード等のモバイル、クレジットカードや銀行キャッシュカード、ＥＴＣカード、電子乗車券、ＩＤカード等と多様な用途に採用され、普及が進んでいる。尚、ＧＳＭ−ＳＩＭは、Global System for Mobile Communications Subscriber Identity Moduleの略である。また、ＥＴＣは、Electronic Toll Collection systemの略である。

従来より、ＩＣカードマイコンは、乱数発生器等のセキュリティー機能を持っている。この乱数発生器は、高度のセキュリティーを達成するためワンタイムパスワード、鍵生成、認証プロトコールで広く使用されている重要な暗号源である。暗号処理においては、アタッカーや盗用者に理解されない耐久情報を生成するために、乱数が生成される。

しかし、ＩＣカードを開封して、リバースエンジニアリングを行うことによって、ＩＣカードマイコンのユーザーの個人情報や暗号処理のための暗号鍵を読み出すことがアタッカーにより試みられる。例えば、ＩＣカードマイコンに規格外の周波数のクロックや電源電圧を供給したり、強力な電磁波を照射したりすることで、ＩＣカードマイコンを誤動作させて、個人情報や暗号処理のための暗号鍵の読み出しが試みられる。また、別なアタック手法として、光照射によるアタッキングやハッキングも年々増加している。これは、光照射によりＩＣカードマイコンの誤動作を誘発させ、統計的手法で解析を試みるリバースエンジニアリングである。

下記の特許文献１には、スタティックラッチ、ＭＯＳトランジスタ、受光ダイオード等の受光素子を１個、ＩＣカードマイコンのチップに形成して、光照射を受けると受光素子からの光検出結果によって内部回路の動作を停止するものである。また、下記の特許文献２には、ＩＣカード等のための高セキュリティーＩＣに複数の受光素子を分散して配置することも記載されている。

特開２００４−２０６６８０号 公報 特開平１１−１０２３２４号 公報

しかし近年、光照射によるアタックの手法は、ＩＣカードマイコンのチップ全体への光照射からレーザー光線によるスポット光照射へと変化している。このレーザー光線によるスポット光照射では、内部回路の動作停止を引き起こす受光素子にはスポット光照射をしない一方、ＩＣカードマイコンの誤動作を引き起こすような内部回路の脆弱な回路部分に選択的にスポット光照射を行うものである。

従って、上記の特許文献１に記載された受光素子を１個のみ使用した防御方法では、上記のスポット光照射によるアタックには対応することができない。

上記のスポット光照射によるアタックには対応するためには、上記の特許文献２に記載されているように、ＩＣカードマイコンのチップ上に複数の受光素子を分散して配置することが必要になる。特に、ＩＣカードマイコンのチップ上で誤動作を引き起こす可能性を持つ脆弱な回路部分の近傍に、内部回路の動作停止を起こす受光素子を複数個配置することが有効となる。

一方、本発明者等は、本発明に先立ってスポット光照射によるアタックに対しての防御性能が改善されたＩＣカードマイコンのチップ開発に従事した。

この開発では、受光素子を複数個配置するに際して、チップ面積と消費電力との増大をできるだけ小さくすると言う技術課題が本発明者等に与えられた。

図１は、本発明に先立って本発明者等によって検討されたＩＣカードマイコンのチップのレイアウトを示す図である。

同図に示すように、ＩＣカードマイコンのチップ10上には、バイアス・駆動・センス回路11と、中央処理ユニット(CPU)12と、リードオンリメモリ(ROM)13と、ランダムアクセスメモリ(RAM)14とが配置されている。チップ10上には、更に電気的に書き込み・消去可能な不揮発性メモリ(EEPROM)15と、入出力ユニット(I/O)16と、電源回路(Pwr_Spy_Cirt)17とが配置されている。

さらに、CPU12、ROM13、RAM14、EEPROM15、I/O16、電源回路17の内部で脆弱な回路部分の近傍にＩＣカードマイコン全体の動作停止を引き起こす受光素子であるフォトダイオードPD1、PD2、PD3、PD4、PD5、PD6、PD7が７個配置されている。フォトダイオードPD1、PD2、PD3、PD4、PD5、PD6、PD7には、それぞれ配線L1、L2、L3、L4、L5、L6、L7が接続されている。

図２は、本発明に先立って本発明者等によって検討されたＩＣカードマイコンのバイアス・駆動・センス回路11とフォトダイオードPD1…PD7とを示す回路図である。

同図に示すように、バイアス・駆動・センス回路11には、７個のフォトダイオードPD1…PD7のうちの第１番目のフォトダイオードPD1と第７番目のフォトダイオードPD7とが接続されている。図示されてはいないが、第２番目から第６番目までの５個のフォトダイオードPD2…PD6がバイアス・駆動・センス回路11と同様に接続されている。

バイアス・駆動・センス回路11には、７個の駆動・センス回路DR_SN1…DR_SN7のうちの第１番目の駆動・センス回路DR_SN1と第７番目のDR_SN7とが含まれている。図示されてはいないが、第２番目から第６番目までの５個の駆動・センス回路DR_SN2…DR_SN6が同様にバイアス・駆動・センス回路11に配置されている。７個の駆動・センス回路DR_SN1…DR_SN7にバイアス電圧を供給するための１個の共通のバイアス回路Bias_Cirtが、バイアス・駆動・センス回路11に配置されている。

共通のバイアス回路Bias_Cirtでは、定電流源からの定電流Ｉ_０が、第１カレントミラーBMP21、BMP22のダイオード接続の入力トランジスタであるPチャンネルMOSトランジスタBMP21に供給されている。ダイオード接続の入力トランジスタBMP21で生成された第1バイアス電圧V1は、７個の駆動・センス回路DR_SN1…DR_SN7の７個のPチャンネルMOSトランジスタMP11…MP7１のゲートに共通に供給されている。

第１カレントミラーBMP21、BMP22の出力トランジスタであるPチャンネルMOSトランジスタBMP22のドレインには、ダイオード接続のNチャンネルMOSトランジスタBMN21が接続されている。ダイオード接続のNチャンネルMOSトランジスタBMN21生成された第2バイアス電圧V2は、７個の駆動・センス回路DR_SN1…DR_SN7の７個のNチャンネルMOSトランジスタMN11…BMN71のゲートに共通に供給されている。

共通のバイアス回路Bias_Cirtでは、トリミングされた定電流源からの定電流2Iが、第2カレントミラーBMP23、BMP24のダイオード接続の入力トランジスタであるPMOSBMP23に供給されている。ダイオード接続の入力トランジスタBMP23で生成された第3バイアス電圧V3は、７個の駆動・センス回路DR_SN1…DR_SN7の７個のプルアップ駆動用PMOSMP1…MP7のゲートに共通に供給されている。

第2カレントミラーBMP23、BMP24の出力トランジスタであるPMOSBMP24のドレイン電流は、ダイオード接続のNMOSBMN22に供給されている。ダイオード接続のNMOSBMN22で生成された第4バイアス電圧V4は、７個の駆動・センス回路DR_SN1…DR_SN7の７個のプルダウン駆動用NMOSMN1…MN7のゲートに共通に供給されている。

７個のフォトダイオードPD1…PD7からの光検出信号は、バイアス・駆動・センス回路11の７個の駆動・センス回路DR_SN1…DR_SN7の７個のCMOSインバータInv1…Inv7によりセンスされる。第１番目のCMOSインバータInv1のPMOSMP12のソースは、PMOSMP11を介して電源電圧Vddに接続されている。NMOSMN12のソースは、NMOSMN11を介して接地電位Vssに接続されている。従って、第１番目のCMOSインバータInv1に流れるラッシュ電流は、PMOSMP11とNMOSMN11とによって制限される。第７番目のCMOSインバータInv7のPMOSMP7２のソースは、PMOSMP7１を介して電源電圧Vddに接続されている。NMOSMN7２のソースは、NMOSBMN71を介して接地電位Vssに接続されている。従って、第７番目のCMOSインバータInv7に流れるラッシュ電流は、PMOSMP7１とNMOSBMN71とによって制限される。第２番目のCMOSインバータInv2から第６番目のCMOSインバータInv6も、第１番目のCMOSインバータInv1や第７番目のCMOSインバータInv7と同様に構成されている。

図２のバイアス・駆動・センス回路11で、共通のバイアス回路Bias_Cirtのダイオード接続のNMOSBMN22のチャンネル幅は、７個の駆動・センス回路DR_SN1…DR_SN7の７個のプルダウン駆動用NMOSMN1…MN7のチャンネル幅の２倍に設定されている。また、共通のバイアス回路Bias_Cirtのダイオード接続のPMOSBMP23のチャンネル幅は、共通のバイアス回路Bias_CirtのPMOSBMP24のチャンネル幅や７個の駆動・センス回路DR_SN1…DR_SN7の７個のプルアップ駆動用PMOSMP1…MP7のチャンネル幅と等しくなっている。その結果、７個の駆動・センス回路DR_SN1…DR_SN7の７個のプルダウン駆動用NMOSMN1…MN7の電流シンク能力は電流Iとなり、７個の駆動・センス回路DR_SN1…DR_SN7の７個のプルアップ駆動用PMOSMP1…MP7の電流供給能力は電流2Iとなる。

例えば、受光素子としての第１番目のフォトダイオードPD1にのみスポット光照射による光Lgtが照射されると、第１番目のフォトダイオードPD1のPN接合の逆方向電流による光電流Ipdが流れ、第２番目のフォトダイオードPD2から第７番目のフォトダイオードPD7のPN接合の逆方向電流は無視できる微小電流となる。第１番目のフォトダイオードPD1の光電流Ipdが電流Ｉよりも大きくなると、第１番目のフォトダイオードPD1の寄生容量の充電電荷が放電される。すると、第１番目のCMOSインバータInv1の入力センスノードIn1の電圧は電源電圧Vddから接地電圧Vssに低下して、出力OUT1はローレベルからハイレベルに変化する。第２番目のフォトダイオードPD2から第７番目のフォトダイオードPD7の寄生容量の充電電荷は維持されるので、第２番目のCMOSインバータInv2から第７番目のCMOSインバータInv7の出力OUT2…OUT7はローレベルに維持される。

このように本発明に先立って本発明者等によって検討されたＩＣカードマイコンでは、光照射によるPN接合逆方向光電流Ipdが駆動・センス回路のバイアス差電流Iより大きいか否かの電流比較によってスポット光照射によるアタックを検出する方式である。

一方、ＩＣカードマイコンのチップ面積や消費電力を削減するには、フォトダイオードの面積と駆動・センス回路のバイアス差電流Iとを低減する必要がある。しかし、良く知られているようにPN接合の逆方向電流の値は、温度上昇に比例して増大して、温度低下に比例して減少する。従って、温度変動が有ってもスポット光照射によるアタックを高精度で検出するためには、駆動・センス回路のバイアス差電流Iとフォトダイオードの面積との低減には限界があることが判明した。すなわち、バイアス差電流Iの下限値は数ナノアンペア(nA、10⁻⁹A)であり、フォトダイオードの面積の下限値は数10μm×数10μmであった。例えば、試作チップの1個のフォトダイオードは、40μm×43μmの面積のフォトダイオードの２個を並列接続したものであった。ＬＳＩ半導体チップ周辺でチップとボンディングワイヤーとを接続する１個のボンディングパッドの面積が略60μm×60μmであることを考えると、このフォトダイオードはボンディングパッド以上のチップ占有面積を持つことが理解できる。

更に、ＩＣカードマイコンの防御性を向上するため、ＩＣカードマイコンのチップに搭載する光照射アタック検出フォトダイオードを３０個に増加するとの要求仕様がＩＣカードマイコンのアーキテクチャー設計者より提出された。従って、光照射アタック検出フォトダイオードのチップ占有面積の削減が重要となった。

本発明は、以上のような本発明に先立った本発明者等の検討の結果、なされたものである。従って、本発明の目的とするところは、スポット照射によるアタックを検出する受光素子のチップ占有面積を削減することが可能な半導体集積回路を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。

即ち、本発明の代表的な半導体集積回路は、複数の光照射アタック検出器(LDET)と内部回路(ANALOG、CPU、I/O、ROM、RAM、NVM)とを具備する(図１３参照)。

前記複数の光照射アタック検出器では、キャパシタ(C1)での受光素子電流の時間積分による電圧検出方式によってスポット光照射によるアタックを検出するものである(図３、図４参照)。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。すなわち、スポット照射によるアタックを検出する受光素子のチップ占有面積を削減することが可能な半導体集積回路を提供することができる。

《代表的な実施の形態》
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕本発明の代表的な実施の形態による半導体集積回路は、複数の光照射アタック検出器(LDET)と内部回路(ANALOG、CPU、I/O、ROM、RAM、NVM)とを具備する(図１３参照)。

前記複数の光照射アタック検出器のそれぞれは、受光素子(PD1)と、前記受光素子に接続されたキャパシタ(C1)と、前記キャパシタに接続された電圧プリセット回路(Pre_Ckt)と、前記キャパシタに接続された電圧検出器(Det_Ckt)とを含む(図３参照)。

前記電圧プリセット回路(Pre_Ckt)は、クロック信号(CLK)に応答して前記キャパシタの端子電圧(Vsen)をプリセット期間に所定のプリセット電圧(Vdd)にプリセットするものである。

前記電圧検出器は、前記電圧プリセット回路による前記プリセット期間と異なる非プリセット期間に前記キャパシタの前記端子電圧のレベルを検出するものである。

前記受光素子への光照射(Lgt)に応答して前記受光素子の電流(Ipd)が増大して前記非プリセット期間に前記キャパシタの前記端子電圧の前記レベルは前記所定のプリセット電圧と異なるレベルの光照射検出レベル電圧(V_Lth)に変化するものである。

前記電圧検出器は、前記非プリセット期間に前記キャパシタの前記端子電圧が前記光照射検出レベル電圧に変化することを検出するものである(図４参照)。

前記非プリセット期間に前記キャパシタの前記端子電圧が前記光照射検出レベル電圧に変化したことに応答して前記電圧検出器の出力信号は前記内部回路からの情報の正常な読み出しを少なくとも禁止するものである(図１３参照)。

前記実施の形態によれば、光照射によるPN接合逆方向光電流Ipdが駆動・センス回路のバイアス差電流Iより大きいか否かの電流比較方式ではなく、キャパシタでの受光素子電流の時間積分による電圧検出方式によってスポット光照射によるアタックを検出するものである。

良く知られているように、キャパシタCでの電流Iの時間積分による電圧変化ΔVは、
ΔV＝∫Idt／C …（１式）
で与えられる。

従って、受光素子のチップ占有面積を削減して受光素子電流を低減しても時間積分のキャパシタの容量値を低減することによって、スポット照射によるアタックを検出するのに必要な電圧検出感度を維持することができる。

好適な実施の形態による半導体集積回路では、前記電圧プリセット回路は前記クロック信号に応答して前記プリセット期間に導通する第1トランジスタ(Qn1)と、前記第1トランジスタの導通電流が入力に供給されることに応答した出力電流を前記キャパシタに流すカレントミラー(Qp1、Qp2)とを含む。

より好適な実施の形態による半導体集積回路では、前記カレントミラーは前記第1トランジスタと反対導電型の入力トランジスタ(Qp1)と出力トランジスタ(Qp2)とにより構成されている。

更により好適な実施の形態による半導体集積回路では、前記カレントミラーの前記出力トランジスタは直列接続された複数のトランジスタ(Qp2A、Qp2Ｂ、Qp2C…Qp2N)により構成されている。

前記更により好適な実施の形態によれば、カレントミラーの出力トランジスタとしての複数のトランジスタが直列接続されることにより、微細化によるサブスレッシュホールド電流が低減されることができる。

他の更により好適な実施の形態による半導体集積回路では、前記第1トランジスタはCMOSデバイスのNMOSとPMOSとの一方のMOSトランジスタであり、前記カレントミラーの前記トランジスタは前記CMOSデバイスの前記NMOSと前記PMOSとの他方のMOSトランジスタである。

具体的な一つの実施の形態による半導体集積回路では、前記受光素子は前記CMOSデバイスのPウェルと高濃度N型不純物領域との間またはNウェルと高濃度P型不純物領域との間のPN接合により形成されている(図５、図６参照)。

他の具体的な一つの実施の形態による半導体集積回路では、前記キャパシタは前記CMOSデバイスのゲート絶縁膜とゲート配線層とを応用して形成されている(図５、図６参照)。

他の具体的な一つの実施の形態による半導体集積回路では、前記非プリセット期間は前記プリセット期間より長い時間に設定されている。

他の具体的な一つの実施の形態による半導体集積回路は、制御データ(Trimm)に応答して周波数が変化する前記クロック信号を生成して前記複数の光照射アタック検出器に供給するクロック信号生成器を更に具備する(図７、図８参照)。

最も具体的な一つの実施の形態による半導体集積回路では、前記受光素子には多層配線の最下層配線により微細配線が接続され、前記受光素子の上の領域は前記微細配線よりも配線幅の大きな前記最下層配線による基幹配線の配線禁止領域とされている(図５参照)。

最も具体的な他の一つの実施の形態による半導体集積回路では、前記基幹配線の上層には配線幅の更に大きな前記多層配線の上層配線による主基幹配線が配線され、前記主基幹配線の前記受光素子の上の領域の部分にはスポット照射の光を通過する開口部が配置されている。

最も具体的な他の一つの実施の形態による半導体集積回路では、前記内部回路は、中央処理ユニット(CPU)と、内部メモリ(ROM、RAM、NVM)と、入出力ユニット(I/O)とを含む。前記入出力ユニットは、外部デバイスとデータ転送を行うものである。前記中央処理ユニットは、ユーザー個人情報と暗号処理のための暗号鍵との処理を行うものである。前記内部メモリは、前記ユーザー個人情報もしくは前記暗号鍵を格納するものである。前記複数の光照射アタック検出器は、前記中央処理ユニットと前記内部メモリと前記入出力ユニットに分散して配置されている(図５参照)。

最も具体的な他の一つの実施の形態による半導体集積回路では、前記内部メモリの不揮発性メモリ(ROM、NVM)にはセキュリティー処理プログラムが格納されている。

最も具体的な他の一つの実施の形態による半導体集積回路では、前記セキュリティー処理プログラムはユーザーの本人確認のための認証アプリケーションである。

〔２〕本発明の別の観点の代表的な実施の形態によるＩＣカードは、カード基板(30)と、前記カード基板に形成された外部インターフェース(31)と、前記カード基板の内部に埋設され前記外部インターフェースと電気的に接続された半導体集積回路(32)とを具備する(図１４参照)。

前記半導体集積回路は、複数の光照射アタック検出器(LDET)と内部回路(ANALOG、CPU、I/O、ROM、RAM、NVM)とを具備する(図１３参照)。

前記複数の光照射アタック検出器のそれぞれは、受光素子(PD1)と、前記受光素子に接続されたキャパシタ(C1)と、前記キャパシタに接続された電圧プリセット回路(Pre_Ckt)と、前記キャパシタに接続された電圧検出器(Det_Ckt)とを含む(図３参照)。

前記電圧プリセット回路(Pre_Ckt)は、クロック信号(CLK)に応答して前記キャパシタの端子電圧(Vsen)をプリセット期間に所定のプリセット電圧(Vdd)にプリセットするものである。

前記電圧検出器は、前記電圧プリセット回路による前記プリセット期間と異なる非プリセット期間に前記キャパシタの前記端子電圧のレベルを検出するものである。

前記受光素子への光照射 (Lgt)に応答して前記受光素子の電流(Ipd)が増大して前記非プリセット期間に前記キャパシタの前記端子電圧の前記レベルは前記所定のプリセット電圧と異なるレベルの光照射検出レベル電圧(V_Lth)に変化するものである。

前記電圧検出器は、前記非プリセット期間に前記キャパシタの前記端子電圧が前記光照射検出レベル電圧に変化することを検出するものである(図４参照)。

前記非プリセット期間に前記キャパシタの前記端子電圧が前記光照射検出レベル電圧に変化したことに応答して前記電圧検出器の出力信号は前記内部回路からの情報の正常な読み出しを少なくとも禁止するものである(図１３参照)。

《実施の形態の説明》
次に、実施の形態について更に詳述する。

《光照射アタック検出器の構成》
図３は、本発明の１つの実施の形態のＩＣカードマイコンに搭載されるスポット光照射によるアタックを検出するための光照射アタック検出器の構成を示す図である。すなわち、図３に示す光照射アタック検出器は、光照射アタック検出のための受光素子としてのフォトダイオードPD1、キャパシタC1、電圧プリセット回路Pre_Ckt、電圧検出器Det_Cktにより構成されている。

アタックによるスポット光照射による光LgtによりフォトダイオードPD1のPN接合の逆方向電流は光照射の無い場合よりも増大する。フォトダイオードPD1の両端の間には、逆方向電流を検出電圧Vsenに反映するためのキャパシタC1が接続されている。スポット光照射によるアタックの有無によるキャパシタC1の検出電圧Vsenのレベル変化は、電圧検出器Det_Cktにより検出される。

光照射の無い場合でも、フォトダイオードPD1のPN接合の逆方向電流は温度上昇によって増大して、キャパシタC1による検出電圧Vsenのレベルが低下する。電圧プリセット回路Pre_Cktはクロック信号CLKに応答して周期的なプリセット期間にキャパシタC1の端子電圧をプリセットすることにより、温度上昇による検出電圧Vsenのレベル低下を補償する。クロック信号CLKに応答する電圧プリセット回路Pre_CktによるキャパシタC1の端子電圧の周期的プリセットの期間の後の非プリセット期間に、アタック有無によるキャパシタC1の検出電圧Vsenのレベル変化が電圧検出器Det_Cktにより検出される。尚、クロック信号CLKによるプリセット動作の動作間隔は、時間tによって設定される。

電圧プリセット回路Pre_Cktは、クロック信号CLKに応答するインバータInv1、Inv2を含む。インバータInv1の入力にはクロック信号CLKが供給され、インバータInv1の出力はインバータInv2の入力に供給される。インバータInv2の出力には、NチャンネルMOSトランジスタ(以下、NMOSと言う)Qn1とPMOS(以下、PMOSと言う)Qp3のゲートが接続される。NMOSQ1のドレインには、カレントミラーQp1、Qp2A、Qp2Ｂ、Qp2C…Qp2Nが接続される。NMOSQ1のドレイン電流はカレントミラーの入力トランジスタQp1のソース・ゲート電圧Vgsに変換される。入力トランジスタQp1のソース・ゲート電圧Vgsによりカレントミラーの出力トランジスタQp2A、Qp2Ｂ、Qp2C…Qp2Nのソース・ゲートがバイアスされる。その結果、カレントミラーの入力トランジスタと出力トランジスタのデバイスサイズ比によるミラー比による定電流が、カレントミラーの出力トランジスタQp2A、Qp2Ｂ、Qp2C…Qp2Nから流れる。カレントミラーの出力トランジスタQp2A、Qp2Ｂ、Qp2C…Qp2Nのソース・ドレイン経路が直列接続されることにより、微細化によるサブスレッシュホールド電流が低減される。ハイレベルのクロック信号CLKに応答してNMOSQ1にドレイン電流が流れ、カレントミラーの出力トランジスタからの定電流によりキャパシタC1の端子電圧が周期的にハイレベルにプリセットされる。ローレベルのクロック信号CLKに応答して、NMOSQ1はオフ状態となり、PMOSQp3がオン状態となり、カレントミラーの出力トランジスタからの定電流はゼロとなる。クロック信号CLKのローレベル期間に、アタック有無によるキャパシタC1の検出電圧Vsenのレベル変化が電圧検出器Det_Cktにより検出される。キャパシタC1の検出電圧Vsenのレベルは、電圧検出器Det_CktのインバータInv3の入力ロジックスレッシュホールド電圧V_Lthで判別される。電圧検出器Det_CktのAND回路AND1の一方の入力端子と他方の入力端子とにインバータInv1の出力信号とインバータInv3の出力信号とがそれぞれ供給され、AND回路AND1の出力からアタック有無検出出力信号Vdetが生成される。

《光照射アタック検出器の動作波形》
図４は、図３に示した光照射アタック検出器の動作波形を示す図である。

図４に示すように、クロック信号CLKのハイレベル期間に、カレントミラーの出力トランジスタからの定電流による充電によってキャパシタC1の端子電圧Vsenが周期的にハイレベルの電源電圧Vddのレベルにプリセットされる。尚、クロック信号CLKのハイレベルの期間は、プリセット期間である。

クロック信号CLKのローレベル期間に、カレントミラーの出力トランジスタからの定電流はゼロとなり、フォトダイオードPD1のPN接合の逆方向電流による放電によってキャパシタC1の端子電圧Vsenが低下する。また、クロック信号CLKのローレベルの期間は、非プリセット期間である。尚、非プリセット期間は、プリセット期間よりも長い時間に設定されている。

アタックによるスポット光照射が存在する場合には、フォトダイオードPD1のPN接合の大きな逆方向電流により放電速度が大きくなる。その結果、キャパシタC1の端子電圧Vsenは、電圧検出器Det_CktのインバータInv3の入力ロジックスレッシュホールド電圧V_Lthよりも低下する。すると、電圧検出器Det_CktのAND回路AND1の両方の入力端子と他方の入力端子はハイレベルとなり、AND回路AND1の出力からハイレベルのアタック有無検出出力信号Vdetが生成される。尚、電圧検出器Det_CktのインバータInv3の入力ロジックスレッシュホールド電圧V_Lthは、電源電圧Vddの半分のレベルVdd/2に設定されている。

アタックによるスポット光照射が存在しない場合には、フォトダイオードPD1のPN接合の逆方向電流は小さく、キャパシタC1の端子電圧VsenはインバータInv3の入力ロジックスレッシュホールド電圧V_Lthより高く維持される。従って、AND回路AND1の出力から、ハイレベルのアタック有無検出出力信号Vdetが生成されることはない。

《ＩＣカードマイコンのチップに集積化された光照射アタック検出器》
図５は、図３に示した光照射アタック検出器がＩＣカードマイコンのチップに集積化される様子を示す図である。図５で、上と下とで横方向に延在する配線幅の大きな２本の接地基幹配線Vssの間に横方向に延在する配線幅の大きな１本の電源基幹配線Vddが配置されている。横方向の２本の接地基幹配線Vssには多数の縦方向の接地微細配線が接続され、横方向の１本の電源基幹配線Vddには多数の縦方向の電源微細配線が接続されている。縦方向の接地微細配線と電源微細配線の配線幅は、横方向の接地基幹配線Vssと電源基幹配線Vddの配線幅よりも十分小さく設定されている。

横方向の１本の電源基幹配線Vddの上と下とには、多数のPMOSが形成されたN型ウェル領域NWELLが形成されている。横方向の１本の上側の接地基幹配線Vssと１本の電源基幹配線Vddとの間と１本の電源基幹配線Vddと横方向の１本の下側の接地基幹配線Vssとの間には、多数のNMOSが形成されたP型ウェル領域ＰWELLが形成されている。その結果、上側の接地基幹配線Vssと中央の電源基幹配線Vddとの間と中央の電源基幹配線Vddと下側の接地基幹配線Vssとの間には、多数のCMOSデバイスが略等しいセル高さにて形成される。

図３に示した光照射アタック検出器は、図５に示したＩＣカードマイコンのチップの中央の電源基幹配線Vddと下側の接地基幹配線Vssとの間の配置領域LDETの部分に集積化されている。配置領域LDETの左から右にインバータInv1、Inv2、PMOSQp1、NMOSQn1、PMOSQp2、PMOSQp3、キャパシタC1、フォトダイオードPD1、インバータInv3、AND回路AND1が順番に配置されている。PMOSQp2は、実際にはソース・ドレイン経路が直列接続されたトランジスタQp2A、Qp2Ｂ、Qp2C…Qp2Nにより構成されている。光照射アタック検出器の配置領域LDETのインバータInv1、Inv2、PMOSQp1、NMOSQn1、PMOSQp2、PMOSQp3、キャパシタC1、フォトダイオードPD1、インバータInv3、AND回路AND1には、接地微細配線や、電源微細配線や、その他の微細配線が接続されている。これらの微細配線は、多層配線の最下層配線である。特に、図５に示したＩＣカードマイコンのチップでは、光照射アタック検出器の配置領域LDETのフォトダイオードPD1の真上の領域は、配線幅の大きな電源基幹配線Vddと接地基幹配線Vssの配線禁止領域とされていることに注意されたい。これらの基幹配線も、多層配線の最下層配線である。もし、フォトダイオードPD1の真上に、配線幅の大きな電源基幹配線Vddまたは接地基幹配線Vssを配線したとする。すると、ＩＣカードマイコンのチップがスポット照射によるアタックを受けても、光照射アタック検出器はアタックを検出することができないものである。この理由によって、光照射アタック検出器の配置領域LDETのフォトダイオードPD1の真上は、配線幅の大きな最下層配線の電源基幹配線Vddと接地基幹配線Vssの配線禁止領域とされている。

しかし、ＩＣカードマイコンのチップのレイアウト設計の都合により、光照射アタック検出器の配置領域LDETの上に配線幅の更に大きな多層配線の上層配線の電源主基幹配線または接地主基幹配線を配線しなければならない場合もある。このような場合には、他の実施の形態として、フォトダイオードPD1の真上の主基幹配線の部分にはスポット照射の光を通過する開口部を配置することもできる。

また、キャパシタC1は、P型ウェル領域ＰWELLに形成される高濃度N型不純物領域と、キャパシタ絶縁膜と、キャパシタ配線層とにより形成される。高濃度N型不純物領域はNMOSのソース領域、ドレイン領域の形成と同時に形成され、キャパシタ絶縁膜はNMOSのゲート絶縁膜と同時に形成され、キャパシタ配線層はNMOSのゲート配線層と同時に形成されることができる。

更に、フォトダイオードPD1は、P型ウェル領域ＰWELLと複数の高濃度N型不純物領域との間の複数のPN接合によって形成されている。

《ＩＣカードマイコンのチップの断面》
図６は、図５に示したＩＣカードマイコンのチップの断面を示す図である。

同図に示すように、このＩＣカードマイコンのチップは、例えばP型シリコンの半導体基板20、N型の素子分離領域21、P型ウェル領域22、N型ウェル領域23、高不純物濃度N型領域24、高不純物濃度P型領域25を含んでいる。P型ウェル領域22と高不純物濃度N型領域24との間のPN接合もしくは高不純物濃度P型領域25とN型ウェル領域23の間のPN接合のいずれか構造を、上記のフォトダイオードPD1として使用することができる。

《プリセットクロック信号生成器の構成》
図７は、図３に示した光照射アタック検出器でプリセット動作の動作間隔の時間tを設定するデューティーの小さなクロック信号CLKを生成するためのプリセットクロック信号生成器を示す図である。図７のプリセットクロック信号生成器は、分周カウンタDiv_Cnt、排他的NOR回路NOR0、NOR1、NOR2、NOR3、AND回路AND2、フリップフロップFFによって構成されている。分周カウンタDiv_Cntのデータ入力端子Inには、電源電圧Vddのハイレベルが供給されている。分周カウンタDiv_Cntのトリガ入力端子TとフリップフロップFFのトリガ入力端子Tとには、デューティーが50％の原クロック信号Clkが供給される。分周カウンタDiv_Cntの分周出力信号Data0、Data1、Data2、Data3は、排他的NOR回路NOR0、NOR1、NOR2、NOR3の一方の入力端子に供給される。4ビットのトリミング制御データ信号Trimmの各ビットは、排他的NOR回路NOR0、NOR1、NOR2、NOR3の他方の入力端子に供給される。排他的NOR回路NOR0、NOR1、NOR2、NOR3の出力信号はAND回路AND1の入力端子に供給されることにより、AND回路AND1の出力端子からマッチ判定信号Jdgが生成される。このマッチ判定信号Jdgは、フリップフロップFFのデータ入力端子Dに供給されると伴に分周カウンタDiv_Cntのリセット端子Resetに供給される。

《プリセットクロック信号生成器の動作波形》
図８は、図７に示したプリセットクロック信号生成器の動作波形を示す図である。図８の１番目には、デューティーが50％の原クロック信号Clkの波形が示されている。図８の2番目、3番目、4番目、5番目には、分周カウンタDiv_Cntの分周出力信号Data0、Data1、Data2、Data3が示されている。分周出力信号Data0は原クロック信号Clkの２分周となり、分周出力信号Data1は分周出力信号Data0の２分周となる。同様に、分周出力信号Data2は分周出力信号Data1の２分周となり、分周出力信号Data3は分周出力信号Data2の２分周となる。

今、4ビットのトリミング制御データ信号Trimmは、オール1のコード“1111”とする。すると、原クロック信号Clkの15番目の波形“E”のタイミングで、４個の排他的NOR回路NOR0、NOR1、NOR2、NOR3のそれぞれの両入力信号がオール1で一致する。４個の排他的NOR回路NOR0、NOR1、NOR2、NOR3はオール1の“1111”となり、AND回路AND1の出力端子からハイレベルの“1”のマッチ判定信号Jdgが生成される。従って、次のタイミングである原クロック信号Clkの16番目の波形“F”のタイミングで、フリップフロップFFの出力からデューティーの小さなクロック信号CLKが生成される。

今、4ビットのトリミング制御データ信号Trimmは、コード“1110”とする。すると、原クロック信号Clkの7番目の波形“6”のタイミングで、４個の排他的NOR回路NOR0、NOR1、NOR2、NOR3のそれぞれの両入力信号が一致する。従って、次のタイミングである原クロック信号Clkの8番目の波形“7”のタイミングで、フリップフロップFFの出力からクロック信号CLKを生成することができる。

このように4ビットのトリミング制御データ信号Trimmのコードにより図３の光照射アタック検出器に供給されるクロック信号CLKの周期tおよび周波数を変更することができる。

《他の構成による光照射アタック検出器》
図９は、本発明の他の１つの実施の形態による光照射アタック検出器の構成を示す図である。図３に示した光照射アタック検出器と比較すると、図９の光照射アタック検出器では、フォトダイオードPD1とキャパシタC1とは電源電圧Vddと接地電圧Vssとの間に直列接続されている。また、図９の電圧プリセット回路Pre_Cktでは、MOSトランジスタのチャンネル導電タイプは、ＮチャンネルはPチャンネルに、PチャンネルはNチャンネルに、図４と全て反対に変更されている。

《他の構成による光照射アタック検出器の動作波形》
図１０は、図９に示した他の構成による光照射アタック検出器の動作波形を示す図である。

クロック信号CLKのハイレベル期間に、カレントミラーの出力トランジスタの定電流による放電によってキャパシタC1の端子電圧Vsenが周期的にローレベルの接地電圧Vssのレベルにプリセットされる。

クロック信号CLKのローレベル期間に、カレントミラーの出力トランジスタの定電流はゼロとなり、フォトダイオードPD1のPN接合の逆方向電流による充電によってキャパシタC1の端子電圧Vsenが電源電圧Vddに向かって上昇する。

アタックによるスポット光照射が存在する場合には、フォトダイオードPD1のPN接合の大きな逆方向電流により充電速度が大きくなる。その結果、キャパシタC1の端子電圧Vsenは、電圧検出器Det_CktのインバータInv2の入力ロジックスレッシュホールド電圧V_Lthよりも上昇する。すると、電圧検出器Det_CktのAND回路AND1の両方の入力端子と他方の入力端子はハイレベルとなり、AND回路AND1の出力からハイレベルのアタック有無検出出力信号Vdetが生成される。

アタックによるスポット光照射が存在しない場合には、フォトダイオードPD1のPN接合の逆方向電流は小さく、キャパシタC1の端子電圧VsenはインバータInv2の入力ロジックスレッシュホールド電圧V_Lthより低く維持される。従って、AND回路AND1の出力から、ハイレベルのアタック有無検出出力信号Vdetが生成されることはない。

《クロック信号CLKの周期および周波数》
図７に示したプリセットクロック信号生成器の動作で説明したように、4ビットのトリミング制御データ信号Trimmのコードにより図３の光照射アタック検出器に供給されるクロック信号CLKの周期tおよび周波数を変更することができる。

一方、図３の光照射アタック検出器でクロック信号CLKによるプリセット動作の動作間隔tを大きくしてクロック信号CLKの周波数を低くするためには、光照射の無い場合のフォトダイオードPD1のPN接合の逆方向暗電流を小さくする必要が有る。すなわち、プリセット動作の動作間隔の時間tの間に温度上昇によるフォトダイオードPD1の逆方向暗電流の増大によるキャパシタC1による検出電圧VsenのレベルがインバータInv3の入力ロジックスレッシュホールド電圧V_Lthよりも低下しないようにすれば良い。従って、図３の光照射アタック検出器に供給されるクロック信号CLKの周波数ｆを低下するに従って、フォトダイオードPD1のPN接合の逆方向暗電流を小さくする。フォトダイオードPD1のPN接合の逆方向暗電流の低減は、フォトダイオードPD1のPN接合の面積の低減によって可能である。

図１１は、図３の光照射アタック検出器に供給されるクロック信号CLKの周波数ｆとフォトダイオードPD1のPN接合の逆方向暗電流Ipdとの関係を示す図である。同図には、125℃の高温T_Hでの特性と−60℃の低温T_Lでの特性とが示されている。

図１２も、図１１と同様に図３の光照射アタック検出器に供給されるクロック信号CLKの周波数ｆとフォトダイオードPD1のPN接合の逆方向暗電流Ipdとの関係を示す図である。しかし、図１２は、10KHz以下のクロック信号CLKの周波数ｆとフォトダイオードPD1のPN接合の逆方向暗電流Ipdの値を正確に示すために両対数グラフを使用している。

図１２から、略3KHzのクロック信号CLKの周波数ｆと略50pAの逆方向暗電流Ipdまでは125℃の高温T_Hでの特性と−60℃の低温T_Lでの特性とは略一致していることが理解できる。しかし、それ以上にクロック信号CLKの周波数ｆと逆方向暗電流Ipdとを低下すると、125℃の高温T_Hでの特性と−60℃の低温T_Lでの特性との乖離が始まることが理解できる。図３の光照射アタック検出器でのアタック検出感度の温度変動を低減するには、上記のような乖離の生じない範囲でクロック信号CLKの周波数ｆと逆方向暗電流Ipdとを設定すれば良いことが理解できる。

しかし、ＩＣカードマイコンのチップの製造バラツキを考慮して、クロック信号CLKの周波数ｆは6KHzまたはそれ以上に、フォトダイオードPD1のPN接合の逆方向暗電流Ipdの値は100pAまたはそれ以上に設定することが推奨される。図２のバイアス・駆動・センス回路11でのバイアス差電流Iの下限値の数ナノアンペア(nA、10⁻⁹A)と比較すると、１０分の１の電流削減とフォトダイオードの面積削減が可能なことが理解できる。

《大量のフォトダイオードを搭載したＩＣカードマイコン》
上述のように本発明によって、スポット照射によるアタックを検出する受光素子のチップ占有面積の大幅な削減が可能となった。

図１３は、多数の光照射アタック検出器を搭載した本発明の１つの実施の形態によるＩＣカードマイコンのチップを示す図である。

ＩＣカードマイコンのチップの内部回路は、中央処理ユニットCPUと、内部メモリROM、RAM、NVMと、入出力ユニットI/Oと、アナログユニットANALOGを含む。入出力ユニットI/Oは、外部デバイスとデータ転送を行うものである。中央処理ユニットCPUは、ＩＣカードマイコンのユーザー個人情報と暗号処理のための暗号鍵との処理を行うものである。内部メモリROM、RAM、NVMは、ユーザー個人情報もしくは暗号鍵を格納するものである。内部メモリROM、RAM、NVMの不揮発性メモリROM、NVMにはセキュリティー処理プログラムが格納されている。このセキュリティー処理プログラムはユーザーの本人確認のための認証アプリケーションである。アナログユニットANALOGは、アナログ信号をディジタル信号に変換するA/D変換器、ディジタル信号をアナログ信号に変換するD/A変換器、信号増幅器等のアナログ信号処理回路を含むものである。

アナログユニットANALOGの領域には16個の光照射アタック検出器LDETが配置され、中央処理ユニットCPUの領域には48個の光照射アタック検出器LDETが配置されている。入出力ユニットI/Oの領域には４個、リードオンリーメモリROMの領域には8個、ランダムアクセスメモリRAMの領域には8個、不揮発性メモリNVMには6個の光照射アタック検出器LDETがそれぞれ配置されている。不揮発性メモリNVMには、ＩＣカードの個人情報や暗号処理のための暗号鍵が格納され、本人確認のための認証アプリケーション等のセキュリティー処理プログラムも格納される。図１３に示したＩＣカードマイコンのチップには、合計90個の光照射アタック検出器LDETが配置されている。いずれか1個の光照射アタック検出器LDETがスポット照射によるアタックを検出すると、図１３のＩＣカードマイコンのチップの全ての内部回路の動作が停止される。例えば、中央処理ユニットCPUはリセットされ、アナログユニットANALOG、中央処理ユニットCPU、入出力ユニットI/O、ROM、RAM、不揮発性メモリNVMのそれぞれの入出力ポートは全てディスエーブルとされるものである。以上のようにして、スポット照射によるアタックに対するＩＣカードマイコンの防御性を著しく向上することが可能となった。

図１３のＩＣカードマイコンのチップの製造段階のテストでは、多数のチップが形成されたシリコンウェーハーに発光ダイオード(LED)等の照明装置により光照射を行う。１個のチップの合計90個の光照射アタック検出器LDETの全ての検出出力信号が得られる場合にチップを合格と判断する。これは、１個のチップの合計90個の光照射アタック検出器LDETの全ての検出出力信号をAND処理することにより実現できる。

図１３のＩＣカードマイコンのチップをＩＣカードに搭載した場合には、１個のチップの合計90個の光照射アタック検出器LDETのいずれか1個の光照射アタック検出器LDETがスポット照射によるアタックを検出すると、図１３のＩＣカードマイコンのチップの全ての内部回路の動作が停止される。これは、１個のチップの合計90個の光照射アタック検出器LDETの全ての検出出力信号をOR処理することにより実現できる。OR処理結果をアナログユニットANALOG、中央処理ユニットCPU、入出力ユニットI/O、ROM、RAM、不揮発性メモリNVMのそれぞれのディスエーブル制御入力端子に供給することにより、全ての内部回路の動作を停止することができる。

多数の光照射アタック検出器LDETの検出出力信号のAND処理とOR処理との変更は、ＩＣカードマイコンのチップへのモード設定(テストモード、ＩＣカード実動作モード)により可能である。

《ＩＣカードマイコンのチップを搭載したＩＣカード》
図１４は、本発明の１つの実施の形態によるＩＣカードを示す図である。同図に示すように、このＩＣカードは、カード基板30と、カード基板30の主表面に形成された８個の接触電極からなる外部インターフェース31とを含んでいる。さらに、外部インターフェース31の背後のカード基板30の内部に図１３に示されたＩＣカードマイコンのチップ32が埋設されるとともに、チップ32は外部インターフェース31と電気的に接続されている。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、ＩＣカード中にＩＣカードマイコンのチップとともに、例えばフラッシュメモリチップのような不揮発性大容量ファイルメモリとメモリコントローラチップとを配置することができる。この不揮発性大容量ファイルメモリに音楽や動画のマルチメディア情報をダウンロードする際の使用料金の電子決済等の際に、上記の実施形態のＩＣカードマイコンは高セキュリティー性能を発揮するものである。

また、ＩＣカードマイコンの外部インターフェースは接触型に限定されるものではなく、赤外線やＲＦ信号による非接触型の外部インターフェースとすることもできる。

さらに、光照射の検出結果によりＩＣカードマイコンの全体の動作を停止するだけではなく、ＩＣカードマイコンの高セキュリティー機能に関係する情報の正確な読み出しの動作のみを停止して意味の無い無効データを読み出すようにしても良い。

図１は、本発明に先立って本発明者等によって検討されたＩＣカードマイコンのチップのレイアウトを示す図である。 図２は、本発明に先立って本発明者等によって検討されたＩＣカードマイコンのバイアス・駆動・センス回路とフォトダイオードとを示す回路図である。 図３は、本発明の１つの実施の形態のＩＣカードマイコンに搭載されるスポット光照射によるアタックを検出するための光照射アタック検出器の構成を示す図である。 図４は、図３に示した光照射アタック検出器の動作波形を示す図である。 図５は、図３に示した光照射アタック検出器がＩＣカードマイコンのチップに集積化される様子を示す図である。 図６は、図５に示したＩＣカードマイコンのチップの断面を示す図である。 図７は、図３に示した光照射アタック検出器でプリセット動作の動作間隔の時間を設定するデューティーの小さなクロック信号を生成するためのプリセットクロック信号生成器を示す図である。 図８は、図７に示したプリセットクロック信号生成器の動作波形を示す図である。 図９は、本発明の他の１つの実施の形態による光照射アタック検出器の構成を示す図である。 図１０は、図９に示した他の構成による光照射アタック検出器の動作波形を示す図である。 図１１は、図３の光照射アタック検出器に供給されるクロック信号の周波数とフォトダイオードのPN接合の逆方向暗電流との関係を示す図である。 図１２も、図１１と同様に図３の光照射アタック検出器に供給されるクロック信号の周波数ｆとフォトダイオードのPN接合の逆方向暗電流との関係を示す図である。 図１３は、多数の光照射アタック検出器を搭載した本発明の１つの実施の形態によるＩＣカードマイコンのチップを示す図である。 図１４は、本発明の１つの実施の形態によるＩＣカードを示す図である。

符号の説明

CLK クロック信号
Pre_Ckt 電圧プリセット回路
Inv1 インバータ
Inv2 インバータ
Qn1 NMOS
Qp1、Qp2A、B、C…Ｎ、Qp3 PMOS
Vdd 電源電圧
Lgt スポット照射光
Vdet アタック有無検出出力信号
PD1 フォトダイオード
C1 キャパシタ
Det_Ckt 電圧検出器
Inv3 インバータ
AND1 AND回路
Vsen 検出電圧
V_Lth 入力ロジックスレッシュホールド電圧
LDET 光照射アタック検出器
20 P型シリコン半導体基板
PWELL P型ウェル
NWELL N型ウェル
21 N型素子分離領域
22 P型ウェル領域
23 N型ウェル領域
24 高不純物濃度N型領域
25 高不純物濃度P型領域
Div_Cnt 分周カウンタ
NOR0…NOR3 排他的NOR回路
AND2 AND回路
FF フリップフロップ
Trimm トリミング制御データ信号
Clk 原クロック信号
Jdg マッチ判定信号
CLK クロック信号
Ipd フォトダイオードの逆方向暗電流
ｆ クロック信号の周波数
ANALOG アナログユニット
CPU 中央処理ユニット
I/O 入出力ユニット
ROM リードオンリーメモリ
RAM ランダムアクセスメモリ
NVM 不揮発性メモリ
LDET 光照射アタック検出器
30 カード基板
31 外部インターフェース
32 ＩＣカードマイコンチップ

Claims (28)

1. 複数の光照射アタック検出器と内部回路とを具備して、
   前記複数の光照射アタック検出器のそれぞれは、受光素子と、前記受光素子に接続されたキャパシタと、前記キャパシタに接続された電圧プリセット回路と、前記キャパシタに接続された電圧検出器とを含み、
   前記電圧プリセット回路は、クロック信号に応答して前記キャパシタの端子電圧をプリセット期間に所定のプリセット電圧にプリセットするものであり、
   前記電圧検出器は、前記電圧プリセット回路による前記プリセット期間と異なる非プリセット期間に前記キャパシタの前記端子電圧のレベルを検出するものであり、
   前記受光素子への光照射に応答して前記受光素子の電流が増大して前記非プリセット期間に前記キャパシタの前記端子電圧の前記レベルは前記所定のプリセット電圧と異なるレベルの光照射検出レベル電圧に変化するものであり、
   前記電圧検出器は、前記非プリセット期間に前記キャパシタの前記端子電圧が前記光照射検出レベル電圧に変化することを検出するものであり、
   前記非プリセット期間に前記キャパシタの前記端子電圧が前記光照射検出レベル電圧に変化したことに応答して前記電圧検出器の出力信号は前記内部回路からの情報の正常な読み出しを少なくとも禁止するものである半導体集積回路。
2. 前記電圧プリセット回路は、前記クロック信号に応答して前記プリセット期間に導通する第1トランジスタと、前記第1トランジスタの導通電流が入力に供給されることに応答した出力電流を前記キャパシタに流すカレントミラーとを含む請求項１に記載の半導体集積回路。
3. 前記カレントミラーは前記第1トランジスタと反対導電型の入力トランジスタと出力トランジスタとにより構成されている請求項２に記載の半導体集積回路。
4. 前記カレントミラーの前記出力トランジスタは直列接続された複数のトランジスタにより構成されている請求項３に記載の半導体集積回路。
5. 前記第1トランジスタはCMOSデバイスのNMOSとPMOSとの一方のMOSトランジスタであり、前記カレントミラーの前記トランジスタは前記CMOSデバイスの前記NMOSと前記PMOSとの他方のMOSトランジスタである請求項３に記載の半導体集積回路。
6. 前記受光素子は前記CMOSデバイスのPウェルと高濃度N型不純物領域との間またはNウェルと高濃度P型不純物領域との間のPN接合により形成されている請求項５に記載の半導体集積回路。
7. 前記キャパシタは前記CMOSデバイスのゲート絶縁膜とゲート配線層とを応用して形成されている請求項６に記載の半導体集積回路。
8. 前記非プリセット期間は前記プリセット期間より長い時間に設定されている請求項３に記載の半導体集積回路。
9. 制御データに応答して周波数が変化する前記クロック信号を生成して前記複数の光照射アタック検出器に供給するクロック信号生成器を更に具備する請求項８に記載の半導体集積回路。
10. 前記受光素子には多層配線の最下層配線により微細配線が接続され、前記受光素子の上の領域は前記微細配線よりも配線幅の大きな前記最下層配線による基幹配線の配線禁止領域とされている請求項３に記載の半導体集積回路。
11. 前記基幹配線の上層には配線幅の更に大きな前記多層配線の上層配線による主基幹配線が配線され、前記主基幹配線の前記受光素子の上の領域の部分にはスポット照射の光を通過する開口部が配置されている請求項１０に記載の半導体集積回路。
12. 前記内部回路は、中央処理ユニットと、内部メモリと、入出力ユニットとを含み、
    前記入出力ユニットは、外部デバイスとデータ転送を行うものであり、
    前記中央処理ユニットは、ユーザー個人情報と暗号処理のための暗号鍵との処理を行うものであり、
    前記内部メモリは、前記ユーザー個人情報もしくは前記暗号鍵を格納するものであり、
    前記複数の光照射アタック検出器は、前記中央処理ユニットと前記内部メモリと前記入出力ユニットに分散して配置されている請求項３に記載の半導体集積回路。
13. 前記内部メモリの不揮発性メモリにはセキュリティー処理プログラムが格納されている請求項１２に記載の半導体集積回路。
14. 前記セキュリティー処理プログラムはユーザーの本人確認のための認証アプリケーションである請求項１３に記載の半導体集積回路。
15. カード基板と、前記カード基板に形成された外部インターフェースと、前記カード基板の内部に埋設され前記外部インターフェースと電気的に接続された半導体集積回路とを具備するＩＣカードであって、
    前記半導体集積回路は、複数の光照射アタック検出器と内部回路とを具備するものであり、
    前記複数の光照射アタック検出器のそれぞれは、受光素子と、前記受光素子に接続されたキャパシタと、前記キャパシタに接続された電圧プリセット回路と、前記キャパシタに接続された電圧検出器とを含み、
    前記電圧プリセット回路は、クロック信号に応答して前記キャパシタの端子電圧をプリセット期間に所定のプリセット電圧にプリセットするものであり、
    前記電圧検出器は、前記電圧プリセット回路による前記プリセット期間と異なる非プリセット期間に前記キャパシタの前記端子電圧のレベルを検出するものであり、
    前記受光素子への光照射に応答して前記受光素子の電流が増大して前記非プリセット期間に前記キャパシタの前記端子電圧の前記レベルは前記所定のプリセット電圧と異なるレベルの光照射検出レベル電圧に変化するものであり、
    前記電圧検出器は、前記非プリセット期間に前記キャパシタの前記端子電圧が前記光照射検出レベル電圧に変化することを検出するものであり、
    前記非プリセット期間に前記キャパシタの前記端子電圧が前記光照射検出レベル電圧に変化したことに応答して前記電圧検出器の出力信号は前記内部回路からの情報の正常な読み出しを少なくとも禁止するものであるＩＣカード。
16. 前記電圧プリセット回路は、前記クロック信号に応答して前記プリセット期間に導通する第1トランジスタと、前記第1トランジスタの導通電流が入力に供給されることに応答した出力電流を前記キャパシタに流すカレントミラーとを含む請求項１５に記載のＩＣカード。
17. 前記カレントミラーは前記第1トランジスタと反対導電型の入力トランジスタと出力トランジスタとにより構成されている請求項１６に記載のＩＣカード。
18. 前記カレントミラーの前記出力トランジスタは直列接続された複数のトランジスタにより構成されている請求項１７に記載のＩＣカード。
19. 前記第1トランジスタはCMOSデバイスのNMOSとPMOSとの一方のMOSトランジスタであり、前記カレントミラーの前記トランジスタは前記CMOSデバイスの前記NMOSと前記PMOSとの他方のMOSトランジスタである請求項１７に記載のＩＣカード。
20. 前記受光素子は前記CMOSデバイスのPウェルと高濃度N型不純物領域との間またはNウェルと高濃度P型不純物領域との間のPN接合により形成されている請求項１９に記載のＩＣカード。
21. 前記キャパシタは前記CMOSデバイスのゲート絶縁膜とゲート配線層とを応用して形成されている請求項２０に記載のＩＣカード。
22. 前記非プリセット期間は前記プリセット期間より長い時間に設定されている請求項１７に記載のＩＣカード。
23. 制御データに応答して周波数が変化する前記クロック信号を生成して前記複数の光照射アタック検出器に供給するクロック信号生成器を更に具備する請求項２２に記載のＩＣカード。
24. 前記受光素子には多層配線の最下層配線により微細配線が接続され、前記受光素子の上の領域は前記微細配線よりも配線幅の大きな前記最下層配線による基幹配線の配線禁止領域とされている請求項１７に記載のＩＣカード。
25. 前記基幹配線の上層には配線幅の更に大きな前記多層配線の上層配線による主基幹配線が配線され、前記主基幹配線の前記受光素子の上の領域の部分にはスポット照射の光を通過する開口部が配置されている請求項２４に記載のＩＣカード。
26. 前記内部回路は、中央処理ユニットと、内部メモリと、入出力ユニットとを含み、
    前記入出力ユニットは、外部デバイスとデータ転送を行うものであり、
    前記中央処理ユニットは、ユーザー個人情報と暗号処理のための暗号鍵との処理を行うものであり、
    前記内部メモリは、前記ユーザー個人情報もしくは前記暗号鍵を格納するものであり、
    前記複数の光照射アタック検出器は、前記中央処理ユニットと前記内部メモリと前記入出力ユニットに分散して配置されている請求項１７に記載のＩＣカード。
27. 前記内部メモリの不揮発性メモリにはセキュリティー処理プログラムが格納されている請求項２６に記載の半導体集積回路。
28. 前記セキュリティー処理プログラムはユーザーの本人確認のための認証アプリケーションである請求項２７に記載のＩＣカード。

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