JP4980049B2 - Relaxation of thin layers after transition - Google Patents
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Description
本発明は、例えば絶縁体上半導体構造等、電子工学、光学、または光電子工学用の最終的構造を形成するための基板上での緩和または擬似緩和層の形成に関し、その緩和層は半導体材料から選ばれた材料で作製する。 The present invention relates to the formation of relaxation or pseudo-relaxation layers on a substrate to form a final structure for electronics, optics, or optoelectronics, such as a semiconductor-on-insulator structure, where the relaxation layer is formed from a semiconductor material. Made with selected materials.
本発明は特に、緩和層の上での、そして緩和層を通じての、歪み層の形成を含む。 The invention specifically includes the formation of a strained layer on and through the relaxation layer.
例えば上記の点について、緩和または擬似緩和SiGe層によって歪むSiの層は、緩和Si層の中に存在する電荷担体移動度より大きい、100%程度の電荷担体移動度等、興味深い性質を実現することがある。 For example, with respect to the above points, an Si layer distorted by a relaxed or pseudo-relaxed SiGe layer realizes interesting properties such as about 100% charge carrier mobility that is greater than the charge carrier mobility present in the relaxed Si layer. There is.
本明細書においては、層を構成する結晶性材料がその公称格子パラメータに概ね等しい格子パラメータを、すなわちそのバルク平衡形状での材料の格子パラメータに概ね等しい格子パラメータを有する場合、当該の層は「緩和している」と称する。 As used herein, when a crystalline material comprising a layer has a lattice parameter that is approximately equal to its nominal lattice parameter, that is, a lattice parameter that is approximately equal to the lattice parameter of the material in its bulk equilibrium shape, the layer is "Relaxing".
本明細書においては逆に、層を構成する結晶性材料がエピタキシ等の結晶成長時に引張または圧縮で弾性的に歪み、そのためにかかる格子パラメータが当該の材料の公称格子パラメータから大幅に異なることを余儀なくされる場合、当該の層は「歪んでいる」と称する。 In the present specification, conversely, it is understood that the crystalline material constituting the layer is elastically strained by tension or compression during crystal growth such as epitaxy, so that the lattice parameter is significantly different from the nominal lattice parameter of the material. When forced, the layer is referred to as “distorted”.
特に以下のステップを含む方法を適用することにより、基板上で緩和層を形成する方法が知られている:
(1)ドナー基板上での半導体材料の薄層のエピタキシ;
(2)薄層における受け入れ基板の接合;
(3)ドナー基板の一部の除去。
In particular, methods are known for forming a relaxation layer on a substrate by applying a method comprising the following steps:
(1) epitaxy of a thin layer of semiconductor material on a donor substrate;
(2) Joining the receiving substrate in a thin layer;
(3) Removal of part of the donor substrate.
上記の方法によって絶縁体上半導体構造を作製してもよく、この場合、その半導体部分は前記緩和薄層を少なくとも部分的には具備または構成し、絶縁体部分は通例、ステップ(1)とステップ(2)との間の中間ステップで形成する。 A semiconductor-on-insulator structure may be fabricated by the method described above, in which case the semiconductor portion at least partially comprises or constitutes the relaxed thin layer, the insulator portion typically comprising steps (1) and step. (2) is formed in an intermediate step.
薄層の製造は:
・ステップ(1)の適用時;または
・その後の処理時に達成してもよい。
The production of thin layers is:
It may be achieved during the application of step (1); or
第1の場合において、保持基板とバッファ層とから成るドナー基板を用いる方法が知られており、そのバッファ層は塑性変形を閉じ込めるため、その上でエピタキシ成長する薄層は、いかなる歪みからでも緩和される。かかる方法は、例えば特許文献US2002/0072130及びWO99/53539に記載されている。 In the first case, a method using a donor substrate consisting of a holding substrate and a buffer layer is known, and the buffer layer confines plastic deformation, so that the epitaxially grown thin layer relaxes from any strain. Is done. Such a method is described, for example, in patent documents US2002 / 0072130 and WO99 / 53539.
ただし、バッファ層の製造には往々にして時間と費用がかかる。 However, manufacturing the buffer layer is often time consuming and expensive.
第2の場合において、ドナー基板はバッファ層を具備せず、そこでステップ(1)はドナー基板によって歪むこととなる薄層の成長を含む。 In the second case, the donor substrate does not comprise a buffer layer, so step (1) involves the growth of a thin layer that will be distorted by the donor substrate.
よって、例えばSiGe層は、Si基板の上で直に、SiGe層が全域において歪むような厚みの上で、成長するであろう。 Thus, for example, the SiGe layer will grow directly on the Si substrate and on such a thickness that the SiGe layer is distorted throughout.
特にB.Hollanderらの文献、“Strain relaxation of pseudomorphic Si1-xGex/Si〔100〕 heterostructures after hydrogen or helium ion implantation for virtual substrate fabrication(仮想基板製造のための水素/ヘリウムイオン注入後の擬似形態Si1-xGex/Si〔100)ヘテロ構造のひずみ緩和)”〔Nuclear and Instruments and Methods in Physics Research B175-177〔2001〕357-367〕に記載の、第1のSiGe層緩和技術では、ステップ(2)を施す前に、Si基板において所定の深さで水素またはヘリウムイオンを注入することによってSiGe層を緩和する。 In particular, B. Hollander et al., “Strain relaxation of pseudomorphic Si1-xGex / Si [100] heterostructures after hydrogen or helium ion implantation for virtual substrate fabrication. In the first SiGe layer relaxation technique described in “Nuclear and Instruments and Methods in Physics Research B175-177 [2001] 357-367]”, step (2) is performed. Before application, the SiGe layer is relaxed by implanting hydrogen or helium ions at a predetermined depth in the Si substrate.
ただし、かかる第1の技術で通常得られる緩和率は依然として他の技術に比べてやや低い。 However, the relaxation rate normally obtained with the first technique is still slightly lower than other techniques.
第2の技術の研究は、特にHobartらによる文献“Compliant Substrates:A comparative study of the relaxation mechanisms of strained films bonded to high and low viscosity(準拠基板:高・低粘度で接合されたひずみ膜の緩和メカニズムの比較研究)”(Journal of Electronic Materials, vol.29, No.7, 2000)に開示されている。 Research on the second technology is based on the literature by Hobart et al. “Compliant Substrates: A comparative study of the relaxation mechanisms of strained films bonded to high and low viscosity. (Journal of Electronic Materials, vol.29, No.7, 2000).
ステップ(3)でドナー基板を除去した後は、ステップ(2)でBPSGガラスに接合した歪みSiGeの層を緩和または擬似緩和するため、熱処理を施す。 After removing the donor substrate in step (3), heat treatment is performed to relax or pseudo-relax the strained SiGe layer bonded to the BPSG glass in step (2).
よって熱処理の時には、熱処理の温度で粘性をおびたガラスの層を介して歪み層が緩和するように見える。 Thus, during heat treatment, the strained layer appears to relax through the glass layer that is viscous at the temperature of the heat treatment.
ただし後者の技術は、SiGe薄層が露出している場合にSiGe薄層の緩和をともなう。 However, the latter technique involves relaxation of the SiGe thin layer when the SiGe thin layer is exposed.
ところで、熱処理中(ルームRTA処理、犠牲酸化、リカバリーアニーリング等)にそのようなSiGe層を気体大気にさらすこと(露出)は、同層の品質にとってひどく不利なものに終わることがあり、その際同層に含まれるGeは外側へ著しく拡散することがあり(ひいては層の分解を招くことがあり)、さらに同層は外来の汚染物質によって汚染することがある。 By the way, exposure (exposure) of such a SiGe layer to a gaseous atmosphere during heat treatment (room RTA treatment, sacrificial oxidation, recovery annealing, etc.) may end up with a serious disadvantage to the quality of the same layer. Ge contained in the same layer may diffuse significantly to the outside (and may lead to decomposition of the layer), and the same layer may be contaminated by foreign contaminants.
しかも、かかるSiGe層は表面上にあり、そのために、仕上げ処理(研磨、平滑化、酸化、洗浄等)等の処理を受けることもある。 Moreover, such a SiGe layer is on the surface, and therefore, it may be subjected to a treatment such as a finishing treatment (polishing, smoothing, oxidation, washing, etc.).
ところで、SiGeのためのそれらの処理は、Si向けの処理ほどには十分に極められていない。 By the way, those treatments for SiGe are not as advanced as those for Si.
そして、SiGeを扱う際の制御の欠如が、今度は、所望の構造を作製するに当り、更なる困難を招く。 And the lack of control when handling SiGe, in turn, causes further difficulties in producing the desired structure.
本発明は、基板上で緩和または擬似緩和層を形成する方法を提供することによってそれらの困難を克服することを試みるものであり、その緩和層は半導体材料から選ばれた材料とし、その方法は以下のステップ、すなわち:
(a)ドナー基板の上で、半導体材料から選ばれた材料から成る弾性的に歪む層を成長させるステップと;
(b)歪み層の上、または受け入れ基板の上で、粘性温度から粘性をおびた材料で作製されるガラス質層を形成するステップと;
(c)受け入れ基板を、ガラス質層を介して歪み層に接合するステップと;
(d)ドナー基板の一部分を除去するステップであって、受け入れ基板と、ガラス質層と、歪み層と、結果的に表面層を形成することとなるドナー基板の除去されない部分とを備える構造を形成するステップと;
(e)粘性温度に近いか、それを上回る温度で構造を熱処理するステップと、を含む。
The present invention attempts to overcome these difficulties by providing a method for forming a relaxation or pseudo relaxation layer on a substrate, the relaxation layer being a material selected from semiconductor materials, the method comprising: The following steps:
(A) growing an elastically strained layer of a material selected from semiconductor materials on a donor substrate;
(B) forming a vitreous layer made of a viscous material from a viscous temperature on the strained layer or on the receiving substrate;
(C) bonding the receiving substrate to the strained layer through the vitreous layer;
(D) removing a portion of the donor substrate, comprising a receiving substrate, a vitreous layer, a strained layer, and a non-removed portion of the donor substrate that will eventually form a surface layer Forming steps;
(E) heat treating the structure at a temperature near or above the viscous temperature.
このほかに、基板上で緩和または擬似緩和層を形成する方法には、次のような特徴がある:
−ステップ(b)とステップ(c)とは、歪み層の材料の内少なくとも1種が実質的に拡散する前に、ストレスを受ける層が汚染する前、およびストレスを受ける層の表面が制御できないほど反応的になる前に実行する;
−ステップ(d)の後に被制御処理を施すことで、表面層の少なくとも一部分を第2の粘性温度から粘性を帯びる材料に変換し、その結果第2のガラス質層を形成する;
−ステップ(e)は、第2のガラス質層の形成の最中もしくはその後に続けて実行する;
−ステップ(e)の後には第2のガラス質層を除去するためのステップを施す;
−本方法はさらに、半導体材料から選ばれた材料の構造の上に施す最終結晶成長ステップを含む;
−受け入れ基板の上ではガラス質層を形成し、また本方法は、ステップ(c)より前に、厚みが歪み層の厚みに満たない薄層を歪み層の上で形成するステップをさらに含み;
−ステップ(b)は以下の2つの連続する操作、すなわち:
(b1)歪み層の上で半導電性層を成長させる操作と;
(b2)ステップ(b1)で形成した層の少なくとも一部分を、粘性温度から粘性を帯びる材料に変換するための被制御処理を実行し、その結果ガラス質層を形成する操作と、を含む;
−ステップ(c)より前に、受け入れ基板の上で接合層を形成するステップ;
−接合層はSiO2である;
−ステップ(d)の材料除去は、ドナー基板内にある脆化エリアにおける、表面層の厚みに近い深さにてエネルギーを供給することによる分離によって実質的に達成する;
−ステップ(c)より前に、ドナー基板の中に原子種を注入することによって脆化エリアを形成するステップ;
−ステップ(a)より前に、ドナー基板を形成するステップであって、かかるステップは以下の操作、すなわち:
・結晶性支持基板の上で有孔層を形成する操作、
・有孔層の上で結晶層を成長させる操作を含み;
その全体[支持基板/有孔層/結晶層]は前記ドナー基板に当り、有孔層はドナー基板内の脆化エリアにあたる。
−ステップ(d)の材料除去は選択的化学エッチングを含む;
−ステップ(b)で形成するガラス質層は電気的に絶縁する;
−ステップ(b)で形成するガラス質層はSiO2である;
−ドナー基板はSiであり、歪み層はSi1−xGexである;
−ドナー基板はSiバルク保持基板と、Siの格子パラメータをSi1−xGexに適合するバッファ構造とを備え、また歪み層はSi歪み層とz>xのSi1−zGez歪み層と、を備える;
−ステップ(b1)で成長させる層はSiであり、ステップ(b2)で施す被制御処理は、ステップ(b1)で形成した層のSiの少なくとも一部分をSiO2に変換し、その結果SiO2ガラス質層を形成する被制御熱酸化処理である;
−前記被制御処理は、表面層におけるSiの少なくとも一部分をSiO2に変換し、その結果第2のSiO2ガラス質層を形成する被制御熱酸化処理である;
−本方法はさらに、ステップ(e)より後に、フッ化水素酸に基づく化学処理によって第2のガラス質層を除去するステップを含む;
−ステップ(e)は熱処理を含む;
−第2のガラス質層の除去より後の構造の上での成長に用いる材料はSiである;
−ステップ(b)で形成するガラス質層は電気的に絶縁し、また形成される構造は絶縁体上半導体構造であり、その半導電性の厚みはステップ(e)で緩和または擬似緩和された歪み層を備える;
−本方法はさらに、コンポーネント製造のための準備をするステップ、及び歪み層において、その上で任意にエピタキシ成長した層においてコンポーネントを製造するステップの少なくとも一方を含む。
In addition, the method of forming the relaxation or pseudo relaxation layer on the substrate has the following characteristics:
-Step (b) and step (c) are not controllable before at least one of the strained layer materials is substantially diffused, before the stressed layer is contaminated, and the surface of the stressed layer Run before becoming so reactive;
Applying a controlled treatment after step (d) to convert at least a portion of the surface layer from a second viscous temperature to a viscous material, thereby forming a second vitreous layer;
Step (e) is carried out during or subsequent to the formation of the second glassy layer;
-Step (e) is followed by a step for removing the second vitreous layer;
The method further comprises a final crystal growth step applied over the structure of the material selected from the semiconductor materials;
Forming a vitreous layer on the receiving substrate, and the method further comprises, prior to step (c), forming a thin layer on the strained layer that is less than the thickness of the strained layer;
-Step (b) consists of the following two successive operations:
(B1) an operation of growing a semiconductive layer on the strained layer;
(B2) performing a controlled process for converting at least a portion of the layer formed in step (b1) from a viscous temperature to a viscous material, thereby forming a vitreous layer;
-Before step (c), forming a bonding layer on the receiving substrate;
The bonding layer is SiO 2 ;
The material removal of step (d) is substantially achieved by separation by supplying energy at a depth close to the thickness of the surface layer in the embrittled area in the donor substrate;
-Prior to step (c), forming an embrittled area by implanting atomic species into the donor substrate;
-Before step (a), forming a donor substrate, which comprises the following operations:
The operation of forming a perforated layer on the crystalline support substrate,
Including the operation of growing a crystal layer on the perforated layer;
The whole [support substrate / porous layer / crystal layer] hits the donor substrate, and the porous layer corresponds to an embrittled area in the donor substrate.
The material removal of step (d) comprises a selective chemical etching;
-The glassy layer formed in step (b) is electrically insulated;
The glassy layer formed in step (b) is SiO 2 ;
The donor substrate is Si and the strained layer is Si 1-x Ge x ;
The donor substrate comprises a Si bulk holding substrate and a buffer structure with a Si lattice parameter adapted to Si 1-x Ge x , and the strained layer is a Si strained layer and a Si 1-z Ge z strained layer with z> x And comprising:
The layer grown in step (b1) is Si and the controlled treatment applied in step (b2) converts at least part of the Si of the layer formed in step (b1) into SiO 2 , resulting in SiO 2 glass Controlled thermal oxidation treatment to form a porous layer;
The controlled process is a controlled thermal oxidation process that converts at least a portion of the Si in the surface layer into SiO 2 and consequently forms a second SiO 2 glassy layer;
The method further comprises, after step (e), removing the second vitreous layer by a chemical treatment based on hydrofluoric acid;
-Step (e) comprises a heat treatment;
The material used for growth on the structure after removal of the second vitreous layer is Si;
The vitreous layer formed in step (b) is electrically insulated, and the structure formed is a semiconductor-on-insulator structure whose semiconductive thickness was relaxed or pseudo-relaxed in step (e) Comprising a strained layer;
The method further comprises at least one of: preparing for component manufacture; and manufacturing the component in a strained layer, optionally in an epitaxially grown layer thereon.
本発明の他の態様、目的、及び利点は、添付の図面を参照する、非制限的な例示としての、本発明の好適な方法の応用についての下記の説明を読むことにより、さらに明白となるであろう。 Other aspects, objects, and advantages of the present invention will become more apparent upon reading the following description of preferred method applications of the present invention, by way of non-limiting illustration, with reference to the accompanying drawings. Will.
本発明の第1の課題は、基板上に緩和または擬似緩和有用層を形成することである。 The first object of the present invention is to form a relaxation or pseudo relaxation useful layer on a substrate.
本発明の第2の課題は、緩和または擬似緩和有用層の上で歪み材料の有用層を形成することである。 The second object of the present invention is to form a useful layer of strained material on a relaxed or pseudo-relaxed useful layer.
本発明による「有用層」とは、本発明による方法を適用した後の処理中に電子工学、光学、または光電子工学用コンポーネントを受け入れることを意図する層である。 A “useful layer” according to the invention is a layer intended to receive an electronic, optical or optoelectronic component during processing after application of the method according to the invention.
本発明の第3の課題は、本発明による方法の適用で終始、そして特に熱処理中に、緩和または擬似緩和すべき層を、それを内包する構造をとりまく大気から保護することで、それを構成する材料の1つ以上の原子種が拡散可能となるのを防ぐことである。 The third object of the present invention consists in protecting the layer to be relaxed or quasi-relaxed from the atmosphere surrounding the structure enclosing it, beginning with the application of the method according to the present invention and in particular during heat treatment. To prevent one or more atomic species of the material from diffusing.
本発明の第4の課題は、作製中に緩和または擬似緩和すべき層の品質を損なうことなく、所望の構造に対し様々な表面仕上げ技術を適用できるようにすることである。 A fourth object of the present invention is to allow various surface finishing techniques to be applied to the desired structure without compromising the quality of the layer to be relaxed or pseudo-relaxed during fabrication.
第4の課題は特に、緩和または擬似緩和すべき層がSi1−xGexであって、さらに通常はSi構造または層上で適用される、構造上での様々の処理技術の使用が望まれる特定の場合において達成すべきものである。 The fourth problem is particularly desirable to use various processing techniques on the structure where the layer to be relaxed or pseudo-relaxed is Si 1-x Ge x and more usually applied on the Si structure or layer. To achieve in certain cases.
本発明による方法は、前記の主要ステップ(1)、(2)及び(3)を含む。 The method according to the invention comprises the main steps (1), (2) and (3).
本発明による好適な方法を、図1a−1iを参照して説明する。 A preferred method according to the present invention will be described with reference to FIGS. 1a-1i.
本発明によるソースウェハ10を、図1aを参照して示す。
A
ウェハ10は、ドナー基板1と歪みSi1−xGex層2から成る。
The
ドナー基板1の第1の構成において後者は全面的に、第1の格子パラメータを備える単結晶Siから成る。有利には、ここではかかるドナー基板1をチョクラルスキー成長で作製する。
In the first configuration of the
ドナー基板1の第2の構成において後者は、歪み層2との界面を呈し、その歪み層2との界面にて第1の格子パラメータを有する、上位Si層(図1で図示せず)を備える擬似基板である。
In the second configuration of the
有利には、上位層の第1の格子パラメータはSiの公称格子パラメータであるから、後者は緩和状態にある。 Advantageously, since the first layer parameter of the upper layer is the nominal lattice parameter of Si, the latter is in a relaxed state.
上位層はさらに十分に大きな厚みを有するため、上を覆う歪み層2にその格子パラメータを課すことができ、後者がドナー基板1の上位層の結晶構造に大きく影響することはない。
Since the upper layer has a sufficiently large thickness, the lattice parameter can be imposed on the
選択するドナー基板1の構成がいずれのものであれ、後者は、転位等の構造的欠陥の密度が低い結晶構造を備える。
Whatever the configuration of the
歪み層2は、好ましくは単一のSi1−xGex厚みからのみ成る。
The
かかる歪み層2におけるGe濃度は、好ましくは10%より高い、すなわち0.10より大きいx値である。
The Ge concentration in the
Geの格子パラメータはSiより約4.2%大きいため、かかる歪み層2を形成するために選ばれる材料は、第1の格子パラメータよりもかなり大きな第2の公称格子パラメータを有する。
Since the lattice parameter of Ge is about 4.2% greater than that of Si, the material chosen to form such a
形成された歪み層2はその際ドナー基板1による圧縮で弾性的に歪む、すなわち歪み層2は歪むことによりその構成材料の第2の格子パラメータを大きく下回る格子パラメータを持ち、そのため、第1の格子パラメータに近い格子パラメータを有する。
The formed
好ましくは、歪み層2はさらに、概ね一定の原子組成を有する。
Preferably, the
有利には、歪み層2は、例えばLPD、CVD、及びMBE(それぞれ液相沈着法、化学蒸着法、分子線エピタキシ法の略語)技術等、公知の技術を用いて、エピタキシ等の結晶成長によりドナー基板1上で形成する。
Advantageously, the
例えば、点欠陥や転位等の延在する欠陥等、極端に多くの結晶学的欠陥を伴わずにそのような歪み層2を得るには、ドナー基板1と歪み層(その保持基板1との界面付近)とを形成する結晶材料として、それぞれの第1及び第2の公称格子パラメータ間の差が十分に小さくなるものを選択することが有利である。
For example, in order to obtain such a
例えば、かかる格子パラメータ差は典型的には約0.5%と約1.5%との間であるが、それより大きな値でもよい。 For example, such a lattice parameter difference is typically between about 0.5% and about 1.5%, but may be larger.
例えば、x=0.3のSi1−xGexは、Siより約1.15%大きい公称格子パラメータを有する。 For example, Si 1-x Ge x with x = 0.3 has a nominal lattice parameter about 1.15% greater than Si.
他方、歪み層2の厚みが概ね一定であれば、概ね一定の固有の性質を獲得できるか、先々の受け入れ基板5との接合(図1に示す)を助長するか、あるいはその両方であるために好ましい。
On the other hand, if the thickness of the
歪み層2の緩和を防ぐため、または塑性タイプの内部欠陥の出現を防ぐため、後者の厚みはさらに、弾性歪みの臨界厚みを下回るべきである。
In order to prevent relaxation of the
かかる臨界弾性歪み厚みは主に、歪み層2のために選ばれる材料と、ドナー基板との前記格子パラメータ差とに依存する。
The critical elastic strain thickness mainly depends on the material chosen for the
ただしそれは、それが形成された際の温度等の成長パラメータ、エピタキシ成長が行われたところの核形成部位、あるいは使用する成長技術(例えばCVDまたはMBE)等にも依存する。 However, it also depends on the growth parameters such as the temperature at which it is formed, the nucleation site where the epitaxy was performed, or the growth technique used (eg, CVD or MBE).
Si1−xGex層の臨界厚み値については、Friedrich Schafflerによる文献“High-mobility Si and Ge structures(高移動度Si・Ge構造)”(“Semiconductor Science Technology” 12〔1997〕1515-1549)を参照されたい。 The critical thickness value of the Si 1-x Ge x layer is described by Friedrich Schaffler, “High-mobility Si and Ge structures” (“Semiconductor Science Technology” 12 [1997] 1515-1549). Please refer to.
他の材料について、当業者であれば、ドナー基板1上で形成する歪み層2のために選ばれる材料の臨界弾性厚みの値を判断するに当り、今日の技術を参照できよう。
For other materials, those skilled in the art will be able to refer to today's techniques in determining the value of the critical elastic thickness of the material chosen for the
よって、xが0.10と0.30との間であるSi1−xGexは、特に成長パラメータを適合することにより、200Åと2000Åとの間、好ましくは200Åと500Åとの間の典型的厚みを有する。 Thus, Si 1-x Ge x , where x is between 0.10 and 0.30, is typically between 200 Å and 2000 、, preferably between 200 Å and 500 特 に, especially by adapting the growth parameters. Thickness.
したがって、形成された歪み層2は、その成長基板1のそれにほぼ近い格子パラメータを持ち、圧縮において内部弾性歪みを呈する。
Therefore, the formed
図1cを参照すると、ガラス質層4の第1の実施形態により、歪み層2の上でガラス質層4が形成されている。
Referring to FIG. 1 c, the
ガラス質層4を構成する材料は、粘性温度TGから粘性を帯びるものとする。
The material constituting the
有利には、ガラス質層4の材料は以下の材料、すなわちBPSG、SiO2、SiONの内の1つとする。
Advantageously, the material of the
SiOxNyのガラス質層4を形成する場合は、かかる材料の窒素組成と実質的に相関関係にある粘性温度TGを変えるため、yの値を有利に変更してもよい。
When forming a
よって、その上の成長組成とともに、ガラス質層4のTGを、典型的にはSiO2のそれ程度のTG(1150℃前後で変動することがある)とSi3N4のそれ程度のTG(1500℃より高い)との間で変更することが可能となる。
Thus, with the growth composition thereon, the T G of the
その結果、yを変えることによって大きなTG範囲をカバーできよう。 As a result, a large TG range could be covered by changing y.
ガラス質層4のTG値は、基本的にガラス質層の材料に依存する場合、それが形成されたときの条件によって変動することもある。
If the TG value of the
ある有利な展開においては、TGを“任意に”選択するため、ガラス質層4を形成するための条件を制御可能に適合してもよい。
In one advantageous development, the conditions for forming the
したがって、温度、持続期間、適用量、気体大気のポテンシャル等、沈着パラメータは変更してもよい。 Therefore, deposition parameters such as temperature, duration, applied amount, potential of gas atmosphere may be changed.
その結果、TGを減少させる性質を持ち得るホウ素や燐等、ガラス化大気中に含まれる主気体要素にドーピング要素を加えてもよい。 As a result, a doping element may be added to the main gas element contained in the vitrified atmosphere, such as boron or phosphorus, which may have the property of reducing TG .
歪み層2は:
−歪み層2に含まれるゲルマニウムが大気中に拡散できる前;及び
−歪み層2がかなり汚染する前;及び
−歪み層2の表面が制御できないほど反応的になる前に;
ガラス質層4で覆うことが重要であり、その全体がRTAタイプのアニーリング処理や犠牲酸化処理等、高温での熱処理を受ける場合は特に重要である。
The
Before the germanium contained in the
Covering with the
ガラス質層4の好適な実施形態においては、以下のステップを歪み層2に施す:
(b1)図1bを参照し、歪み層2の上で半導体材料層3を成長させるステップ;その後
(b2)図1cを参照し、ステップ(b1)で形成した層の少なくとも一部分を粘性温度から粘性を帯びる材料に変換し、その結果ガラス質層4を形成する被制御処理を施すステップ。
In a preferred embodiment of the
(B1) Referring to FIG. 1b, growing a
有利には、層3のために選ぶ材料は、歪み層2の歪みを変えないようにするため、Siである。
Advantageously, the material chosen for
形成された層3の厚みは、典型的には約5Åと約5000Åとの間、より具体的には約100Åと約1000Åとの間である。
The thickness of the formed
上で説明したのと同じ理由につき、ステップ(b1)での層3の結晶成長は、好ましくはGeの拡散より前に、すなわち:
・歪み層2を形成するための温度が保たれる場合には歪み層2の形成の直後に;または
・歪み層2形成の直後に生じる室温への温度低下の後に続く温度上昇の直後、に施す。
For the same reasons as explained above, the crystal growth of
Immediately after the formation of the
層3を成長させる好適な方法は、歪み層2の成長に次ぐ原位置成長である。
The preferred method for growing
ステップ(b1)で用いる成長技術は、エピタキシ、LPD、CVD、またはMBE等の技術でもよい。 The growth technique used in step (b1) may be a technique such as epitaxy, LPD, CVD, or MBE.
ガラス質層4は、所定の組成を有する大気の下での熱処理によって作製してもよい。
The
よって、Si層3をSiO2ガラス質層4に変換するため、ステップ(b2)ではSi層3に被制御熱酸化処理を施してもよい。
Therefore, in order to convert the
後者のステップの最中には、形成される酸化物の厚みを制御するため、および層2及び3間の界面付近で酸化を停止させるために、酸化処理のパラメータ(温度、持続期間、酸素濃度、酸化大気の他の気体等)を正確に適用することが大切である。
During the latter step, the oxidation parameters (temperature, duration, oxygen concentration) are used to control the thickness of the oxide formed and to stop the oxidation near the interface between
そのような熱酸化のためには、好ましくは乾燥酸素や蒸気大気が、1atm以上の圧力にて使われてもよい。 For such thermal oxidation, preferably dry oxygen or steam atmosphere may be used at a pressure of 1 atm or higher.
その際好ましくは、表面層3の酸化を制御するため、酸化の持続期間は変更されてもよい。
In this case, preferably, the duration of the oxidation may be changed in order to control the oxidation of the
ただし、時間パラメータとの組み合わせで、または時間パラメータとは別に、他の1つまたは複数のパラメータを変更することにより、かかる制御を達成してもよい。 However, such control may be achieved by changing one or more other parameters in combination with the time parameter or separately from the time parameter.
SiGe層上のかかるSiO2ガラス質層4の本実施形態については、特に特許文献US6352942で詳細を参照されたい。
For this embodiment of such a SiO 2
ガラス質層4の第2の実施形態により、また図1b及び1cによってそれぞれ参照される前記2つのステップ(b1)及び(b2)の代替として、歪み層2上で原子種を沈着する方法により原子種の沈着を施す。
According to the second embodiment of the
第1の場合においては、粘性材料から成る原子種が直接的に沈着されよう。 In the first case, atomic species composed of viscous material will be deposited directly.
よって、例えばSiO2ガラス質層4を形成するため、SiO2分子を沈着してもよい。
Thus, for example, SiO 2 molecules may be deposited to form the SiO 2
第2の場合においては、以下の操作が施されてもよい。
・アモルフォスSi層を形成するためのアモルフォスSi原子種の沈着;また
・かかるアモルフォスSi層の熱酸化、それによりSiO2ガラス質層4を形成する。
In the second case, the following operation may be performed.
Deposition of amorphous Si atomic species to form an amorphous Si layer; and thermal oxidation of such amorphous Si layer, thereby forming a SiO 2
かかる沈着のいずれの場合を選択しても、原子種の沈着はGeの拡散より前、歪み層2の汚染と不制御の表面再活性化より前に実行すべきであり、その間歪み層2が高温で保たれるのであれば、なおさらそのようにすべきである。
Whichever case of such deposition is selected, atomic species deposition should be performed prior to Ge diffusion, prior to
図1d、1e、及び1fを参照し、歪み層2とガラス質層4とを、受け入れ基板7上に移すため、ドナー基板1から取り上げるステップを示す。
With reference to FIGS. 1d, 1e and 1f, the steps of taking the
この目的のため、本発明による方法は2つの連続する主要ステップから成る技術を適用する:
・受け入れ基板7とガラス質層4との接合;
・ドナー基板1の一部分の除去。
For this purpose, the method according to the invention applies a technique consisting of two successive main steps:
-Joining of the receiving
-Removal of part of the
図1iを参照すると、前記接合が施されている。 Referring to FIG. 1i, the bonding is performed.
接合に先立ち、接合すべき2つの表面の少なくとも一方で接合層を形成する任意のステップを施してもよく、かかる接合層は室温かそれより高い温度で接合性質を有する。 Prior to bonding, an optional step of forming a bonding layer on at least one of the two surfaces to be bonded may be performed, and such bonding layer has bonding properties at or above room temperature.
よって例えば、接合すべき他方の表面がSiO2かSiである場合は特に、SiO2層を形成することで接合品質を改善できよう。 Thus, for example, when the other surface to be bonded is SiO 2 or Si, the bonding quality can be improved by forming the SiO 2 layer.
その際、かかるSiO2接合層は、SiO2原子種を沈着することによって、あるいは後者の表面がSiであれば、接合すべき表面の熱酸化によって、有利に作製される。 In this case, such a SiO 2 bonding layer is advantageously produced by depositing SiO 2 atomic species or by thermal oxidation of the surfaces to be bonded if the latter surface is Si.
接合すべき表面をできるだけ滑らかに、および清潔にするため、接合に先立ち、接合すべき表面を準備するステップを有利に施す。 In order to make the surfaces to be joined as smooth and clean as possible, the step of preparing the surfaces to be joined is advantageously applied prior to joining.
弱化学エッチング、RCA処理、オゾン化槽、水洗い等、接合すべき表面を洗浄するために相応しい化学処理を施してもよい。 Chemical treatment suitable for cleaning the surfaces to be joined, such as weak chemical etching, RCA treatment, ozonization tank, and water washing, may be performed.
研磨、研削、CMP(化学的機械的平坦化法)、原子種ボンバード等、機械的または機械化学的処理を施してもよい。 Mechanical or mechanical chemical treatment such as polishing, grinding, CMP (Chemical Mechanical Planarization Method), atomic species bombardment, or the like may be performed.
かかる接合操作は、接合すべき表面を互いに接触させることによって実行する。 Such a joining operation is performed by bringing the surfaces to be joined into contact with each other.
その接合結合は、好ましくは、接合すべき表面の親水性を利用する分子的性質のものとする。 The bond is preferably of a molecular nature that utilizes the hydrophilicity of the surfaces to be bonded.
接合すべき表面の親水性を与えるため、または強化するため、例えば脱イオン水を使った水洗い等、槽における接合すべき両構造の予備浸漬を施してもよい。 In order to impart or strengthen the hydrophilicity of the surfaces to be joined, pre-soaking of both structures to be joined in a bath may be performed, for example, washing with deionized water.
接合結合を強化することにより、例えば共有結合や、その他の結合等の接合結合の性質を変えることにより、接合された全体のアニーリングをさらに施してもよい。 By strengthening the joint bond, the entire joined joint may be further annealed, for example, by changing the nature of the joint bond, such as a covalent bond or other bonds.
よって、もしもガラス質層がSiO2であって、特に受け入れ基板7への接合に先立って、予めSiO2接合層が形成されている場合、アニーリングによって接合結合を強化できよう。
Therefore, if the vitreous layer is SiO 2 and the SiO 2 bonding layer is formed in advance prior to bonding to the receiving
接合技術に関する詳細については、Q.Y.Tong、U.Gosele、及びWileyによる文献“Semiconductor Wafer Bonding(半導体ウェハボンディング)”(Science and technology, Interscience Technology)を参照されたい。 For more information on bonding technology, see the document "Semiconductor Wafer Bonding" (Science and technology, Interscience Technology) by Q.Y.Tong, U.Gosele and Wiley.
全体を接合した後、本発明により好適な材料の除去を施すが、それはドナー基板1の中にある脆化エリア6にてエネルギーを供給することにより、ドナー基板1の一部分を引き離すことを含む。
After bonding the whole, the material removal suitable according to the present invention is applied, which involves pulling apart a portion of the
図1d及び1eを参照すると、かかる脆化エリア6は接合表面に概ね平行なエリアであり、ドナー基板1の下位部分1aとドナー基板1の上位部分1bとの間で結合脆性を呈し、よってそれらの脆弱結合は、熱エネルギーや機械的エネルギー等のエネルギーが供給された時に壊れることがある。
Referring to FIGS. 1d and 1e, such an
脆化エリア6の第1の実施形態によると、スマートカット(R)と呼ばれる技術を適用するが、それは第1に、脆化エリア6におけるドナー基板1への原子種の注入を含む。
According to a first embodiment of the
注入する種は、水素、ヘリウム、それら両種の混合、またはその他の軽量種でよい。 The species to be injected can be hydrogen, helium, a mixture of both, or other lightweight species.
注入は、好ましくは接合の直前に行う。 The implantation is preferably performed immediately before joining.
注入エネルギーの選択に当っては、ガラス質層4の表面を通じて注入される種が、ガラス質層4の厚み、歪み層2の厚み、および受け入れ基板1の上位部分1bの所定の厚みを横断するよう選択する。
In selecting the implantation energy, the seed implanted through the surface of the
ドナー基板1への注入は、好ましくは、ドナー基板からの分離ステップ中に歪み層2が損害を被らないようにするため、十分に深くする。
The implantation into the
よって、ドナー基板における注入深さは、典型的には約1000Åである。 Thus, the implantation depth in the donor substrate is typically about 1000 mm.
脆化エリア6における結合の脆性は主に適用量の選択によって得られ、その適用量は典型的には1016cm−2と1017cm−2との間、より具体的には約2.1016cm−2と7.1016cm−2との間である。
The brittleness of the bond in the embrittled
その際、脆化エリア6での分離は、通常、機械的エネルギー及び熱エネルギーの少なくとも一方を供給することによって実行する。
At that time, the separation in the embrittled
スマートカット(R)に関する詳細については、J.-P.Colingeによる文献、“Silicon-On-Insulator Technology:Materials to VLSI(シリコン−オン−インシュレータ:VLSIの材料), 2nd edition”、Kluwer Academic Publishers編、50及び51ページを参照されたい。 For more information on the Smart Cut (R), the article by J.-P.Colinge, "Silicon-On -Insulator Technology: Materials to VLSI ( Silicon - On - Insulator: Materials VLSI), 2 nd edition", Kluwer Academic Publishers Ed., Pages 50 and 51.
脆化エリア6の第2の実施形態によると、特に特許文献EP0849788に記載された技術を適用する。
According to the second embodiment of the
ここで、脆化層6は、歪み層2を形成する前、およびドナー基板1の形成中に作製する。
Here, the
脆化層の作製は、以下の主要操作を含む:
・Si保持基板1A上での有孔層の形成;
・有孔層上でのSi層1Bの成長。
Fabrication of the embrittlement layer includes the following main operations:
-Formation of a porous layer on the
-Growth of
その際、全体/保持基板1A/有孔層/Si層1B/がドナー基板1を形成し、その際、有孔層はドナー基板1の脆化エリア6を形成する。
At that time, the whole / holding
熱及び機械的エネルギーの少なくとも一方を供給する等、有孔脆化エリア6でのエネルギーの供給は、層1Bからの保持基板1Aの分離を招く。
Supplying energy in the perforated
よって、上記2つの非限定的実施形態の内の1つに従って達成する、脆化エリア6で材料を除去する、本発明による好適な技術は、ドナー基板1の大部分を1つの塊として、速やかに除去することを可能にする。
Thus, the preferred technique according to the present invention for removing material in the embrittled
それはまた、別の方法で、例えば本発明による方法で、ドナー基板1の除去された部分1Aを再使用する可能性を提供する。
It also offers the possibility to reuse the removed
除去された部分1Aの上、およびドナー基板及び他の層の少なくとも一方の別の任意部分の上で、歪み層2の再形成を、好ましくは除去された部分の表面を研磨した後で施してもよい。
On the removed
図1fを参照すると、ドナー基板1の除去された部分1Aから残りの部分1Bを引き離した後、仕上げ材料の除去を施し、残りの部分1Bを除去できるようにしている。
Referring to FIG. 1f, after the remaining
かかる部分1Bを除去するため、および積層を完成するため(接合界面の強化、バンプの除去、欠陥の硬化等)、研磨、研削、CMP平坦化法、RTA熱アニーリング、犠牲酸化、化学エッチング等の仕上げ技術を、単独もしくは組み合わせて施してもよい。
In order to remove the
有利には、少なくともステップの終わりには、仕上げ材料の除去で、選択的化学エッチングを、機械的手段と組み合わせて、あるいは単独で施す。 Advantageously, at least at the end of the step, selective chemical etching is applied in combination with mechanical means or alone, with the removal of the finishing material.
よって、KOH、NH4OH(水酸化アンモニウム)、TMAH、EDP、またはHNO3を主成分とする溶液、あるいはHNO3、HNO2、H2O2、HF、H2SO4、H2SO2、CH3COOH、H2O2、及びH2O等の物質を混合する現在研究中の溶液(特許文献WO99/53539、9ページで説明)を、歪みSi1−xGex層2に対して選択的にSi部分1Bをエッチングするため有利に用いてもよい。
Therefore, a solution mainly containing KOH, NH 4 OH (ammonium hydroxide), TMAH, EDP, or HNO 3 , or HNO 3 , HNO 2 , H 2 O 2 , HF, H 2 SO 4 , H 2 SO 2. , CH 3 COOH,
接合ステップの後には、分離を伴わない、また脆化エリアを伴わない、本発明による更なる材料除去技術を、ドナー基板1の部分を除去するために施してもよい。
After the bonding step, further material removal techniques according to the present invention without separation and without embrittlement areas may be applied to remove parts of the
それは、化学エッチング及び機械的エッチングの少なくとも一方を施す。 It performs at least one of chemical etching and mechanical etching.
例えば、エッチバックタイプの方法により、ドナー基板1から除去すべき材料に任意の選択的エッチングを施してもよい。
For example, any selective etching may be performed on the material to be removed from the
かかる技術では、ドナー基板1を後ろから、すなわちドナー基板1の空いた面から、エッチングする。
In such a technique, the
除去すべき材料に相応しいエッチング溶液を適用するウエットエッチングを施してもよい。 Wet etching may be performed by applying an etching solution suitable for the material to be removed.
プラズマまたはスプレーエッチング等、材料を除去するためドライエッチングを施してもよい。 Dry etching may be applied to remove material such as plasma or spray etching.
エッチング(一回または複数回)はさらに、化学的なもの、電気化学的なもの、または光化学的なものに限ってもよい。 Etching (one or more times) may be further limited to chemical, electrochemical, or photochemical.
エッチング(一回または複数回)の前または後で、粉砕、研磨、機械的エッチング、または原子種の噴霧等、ドナー基板の機械的研削を行ってもよい。 Before or after etching (one or more times), the donor substrate may be mechanically ground, such as by grinding, polishing, mechanical etching, or atom species spraying.
エッチング(一回または複数回)には、CMP法での機械的研削剤の作用を任意に組み合わせた研磨等、機械的研削を伴ってもよい。 The etching (one or more times) may be accompanied by mechanical grinding such as polishing in which the action of a mechanical abrasive in the CMP method is arbitrarily combined.
ドナー基板1から材料を除去する前記の技術はいずれも、本明細書においては例として提示されているが、それらは決して限定的ではなく、本発明は、本発明による方法によりドナー基板1から材料を除去できるあらゆる種類の技術に及ぶ。
Any of the above-described techniques for removing material from the
図1fを参照すると、ドナー基板1の部分1Bは除去後に保存される。
Referring to FIG. 1f, the
それには歪み層2を埋め込まれた状態で残す効果があり、よって、外部の大気から保護する効果があり、以下に本方法の適用に当って定めた前記第1の課題を達成する。
This has an effect of leaving the
すでに説明した技術、あるいは他の公知の技術から選ばれる材料除去技術がいかなるものであれ、任意に選択的化学エッチング、CMP研磨、熱処理、原子種を用いたボンバード、または他の何らかの平滑化技術等、ドナー基板1の残りの部分1Bのための表面仕上げステップを有利に施す。
Whatever the material removal technique selected from the techniques already described or other known techniques, optionally selective chemical etching, CMP polishing, heat treatment, bombardment using atomic species, or some other smoothing technique, etc. A surface finishing step for the remaining
よって、スマートカット(R)タイプの材料除去ステップを施した後には、以下の処理の内の1つ等の、平滑化技術を好ましくは使用する:
・約200Å乃至約800Åの厚みを得るための研磨;
・Ar/H2RTA高速アニーリングと、その後に続く約200Å乃至約800Åの厚みを得るための研磨;
・1回の高速RTAアニーリング;
・Ar/H2オーブンアニーリング。
Therefore, after performing Smart Cut (R) type material removal step, such as the one of the following processes, preferably using a smoothing technique:
Polishing to obtain a thickness of about 200 mm to about 800 mm;
Ar / H 2 RTA high speed annealing followed by polishing to obtain a thickness of about 200 to about 800 mm;
・ One fast RTA annealing;
Ar / H 2 oven annealing.
(ドナー基板1の残りの部分1Bの)Si表面に対して施されるそれらの仕上げ処理は特に、本発明の枠組内で実行する。
Those finishing treatments applied to the Si surface (of the remaining
実際には、それらの技術はSiGe向けとしては未だに極められていないため、SiGe歪み層2が露出していた場合、かかる歪み層2を劣化させることなくこれらの技術を適用するのは困難だったであろう。
Actually, since these technologies are not yet perfect for SiGe, when the SiGe
Si表面層1Bがあることにより、分離の後に得られる構造の表面を効率良く平滑化することができる。
By having the
図1fを参照すると、材料除去の後には、受け入れ基板7と、ガラス質層4と、歪み層2と、Si表面層1B(ドナー基板1の残りの部分に相当)とを備える構造が得られる。
Referring to FIG. 1f, after material removal, a structure comprising a receiving
よって歪み層2は、上を覆う表面層1Bと下に横たわるガラス質層4とによって外部から実質的に保護される。
Therefore, the
代替の方法によると、表面層1Bは現状のまま保存される。
According to an alternative method, the
しかし、図1gを参照すると、第2の粘性温度から粘性を帯びる材料から成る第2のガラス質層8の形成を構造の表面にて有利に適用し、その結果これを形成する。
However, with reference to FIG. 1g, the formation of the second
第2のガラス質層8のために選ばれる材料は、例えば以下の材料、すなわちSiO2、BPSG、SiOxNyの内の1つでもよい。
The material chosen for the second
かかる第2のガラス質層8は、好ましくは相応しい被制御処理により、表面層1Bをガラス質層4に変換することによって形成する。
The second
よって、第2のガラス質層8は、所定の組成を有する大気の下での熱処理によって作製してもよい。
Therefore, the second
よって、Si表面層8をSiO2ガラス質層8に変換するため、Si表面層8に被制御熱酸化処理を施してもよい。
Therefore, in order to convert the
後者のステップの最中には、形成される酸化物の厚みを制御し、さらに層2及び1B間の界面付近で酸化を停止させるため、酸化処理のパラメータ(温度、持続期間、酸素濃度、酸化大気の他の気体等)を正確に適用することが大切である。
During the latter step, the oxidation parameters (temperature, duration, oxygen concentration, oxidation) are used to control the thickness of the oxide formed and to stop the oxidation near the interface between
そのような熱酸化のためには、好ましくは乾燥酸素や蒸気大気が、1atm以上の圧力にて、約500℃と約1050℃との間の温度にて、使われるであろう。 For such thermal oxidation, preferably dry oxygen or steam atmosphere will be used at temperatures between about 500 ° C. and about 1050 ° C. at a pressure of 1 atm or higher.
その際、好ましくは表面層8の酸化を制御するため、酸化の持続期間は変更されるであろう。
In so doing, the duration of the oxidation will be altered, preferably to control the oxidation of the
ただし、時間パラメータとの組み合わせで、または時間パラメータとは別に、他の1つまたは複数のパラメータを変更することにより、かかる制御を達成してもよい。 However, such control may be achieved by changing one or more other parameters in combination with the time parameter or separately from the time parameter.
常に図1gを参照すると、粘性温度に近いか、それを上回る温度での熱処理が、その際に施される。 Referring always to FIG. 1g, a heat treatment at a temperature close to or above the viscous temperature is then applied.
かかる熱処理の主たる目的は、歪み層2において歪みを緩和することである。
The main purpose of such heat treatment is to relieve strain in the
実際、ガラス質層4の粘性温度TGより高いか、それに近い温度での熱処理は、後者の層の粘性を引き起こすであろうし、それは、歪み層がそのガラス質層4との界面で緩和することを許し、その内部歪みの少なくとも一部分の減圧を引き起こすであろう。
In fact, a heat treatment at or near the viscosity temperature TG of the
よって、ガラス質層4が熱酸化によって形成されるSiO2であれば、所定の期間にわたって持続する、最低で約1050℃、好ましくは最低で約1200℃の熱処理により、歪み層2の緩和または擬似緩和が生じるであろう。
Thus, if the
熱処理は、通例数秒から数時間の間で持続する。 The heat treatment typically lasts between a few seconds and a few hours.
今日の技術とは違い、かかる歪み層2の緩和は、特にGeの拡散を防ぐことにより、歪み層2を外界に接触させずに達成される。
Unlike today's technology, such relaxation of the
したがって、歪み層2は緩和層2’になる。
Therefore, the
歪み層2の緩和に加え、構造に対する別の熱処理効果を求めてもよい。
In addition to the relaxation of the
熱処理を施す際の第2に求める目的は、さらに、受け入れ基板7とガラス質層4との間の接合を強化するアニーリングの達成であってもよい。
The second purpose of the heat treatment may be to achieve annealing that strengthens the bonding between the receiving
実際、熱処理のために選ばれる温度はガラス質層4の粘性温度より高いかその前後であるため、一時的に粘性を帯びた後者から、受け入れ基板7との特段のより強い接着結合が生じることもある。
In fact, since the temperature selected for the heat treatment is higher than or around the viscosity temperature of the
よって、SiO2ガラス質層4と、SiO2接合層が上に施された受け入れ基板との接合の例を再び引き、両接触層の粘性から特段に強い共有結合を生じるであろう。
Thus, the example of joining the SiO 2
第3に求める目的は、熱酸化により第2のSiO2ガラス質層8を形成するため、前記の熱処理を施すことである。
The third purpose is to perform the above heat treatment in order to form the second SiO 2
実際、かかるガラス質層8は、歪み層2を緩和する熱処理とは別の同じ熱処理の最中もしくはそれに続けて、オーブンの中に酸素を同時に射出することにより形成するか、もしくはある熱処理は他の熱処理の後に続きまたはヒートサイクル中に形成する。
In fact, such a
最後に、全体/ガラス質層8/緩和Si1−xGex 2’/ガラス質層4/受け入れ基板7/から成る構造20が得られる。
Finally, a
それにより、層2’の緩和Si1−xGexは、隣接する両ガラス質層4及び8によって外部から保護される。
Thereby, the relaxed Si 1-x Ge x of the
その際、緩和Si1−xGex層2’を露出するには、例えば相応しい化学処理により、ガラス質層8を除去すれば十分である。
In that case, it is sufficient to remove the
よって、ガラス質層8がSiO2の場合、ガラス質層8からSiO2を除去するため、構造20をフッ化水素酸HFによって有利に処理できよう。
Thus, if the
図1hを参照すると、/緩和Si1−xGex2’/ガラス質層4/受け入れ基板7から成る構造30が最後に得られる。
Referring to FIG. 1h, a
かかる構造30は、ガラス質層4が電気的に絶縁する場合、例えばSiO2ガラス質層4等である場合、SGOI構造(絶縁体上シリコンゲルマニウム)である。
Such a
その際、かかる構造の緩和Si1−xGex層2’は、表面粗さが別の結晶性材料の成長と両立する表面を有する。 In that case, the relaxed Si 1-x Ge x layer 2 ′ having such a structure has a surface whose surface roughness is compatible with the growth of another crystalline material.
表面の性質を改善するため、Si1−xGexにとって相応しい、研磨等の軽微な表面処理を任意に施してもよい。 In order to improve the surface properties, a minor surface treatment such as polishing suitable for Si 1-x Ge x may be optionally applied.
図1iを参照すると、本発明の任意のステップにおいて、緩和Si1−xGex層2’の上での成長Si層を、それを構成する材料の歪み臨界厚みを大きく下回る厚みによって適用し、そのため、緩和Si1−xGex層2’によって歪むことになる。 Referring to FIG. 1i, in an optional step of the present invention, a grown Si layer on the relaxed Si 1-x Ge x layer 2 ′ is applied with a thickness that is well below the strain critical thickness of the material comprising it, Therefore, distortion is caused by the relaxed Si 1-x Ge x layer 2 ′.
最後に、歪みSi/緩和Si1−xGex2’/ガラス質層4/受け入れ基板7から成る構造がその際に得られる。
Finally, a structure consisting of strained Si / relaxed Si 1-x Ge x 2 ′ /
かかる構造40は、ガラス質層4が電気的に絶縁する場合、例えばSiO2ガラス質層4等である場合、Si/SGOI構造である。
Such a
図2a−2i、図3a−3i、及び図4a−4iを参照し、かかる方法の代案を提示する。 With reference to Figures 2a-2i, 3a-3i, and 4a-4i, an alternative to such a method is presented.
図2a−2iを参照、またより具体的には図2gを参照すると、かかる方法は、表面層1Bを第2のガラス質層8に変換するステップを除き、図1a−1iを参照して説明したものと全般的には同じであり、ここでは表面層1B全体が変換されないよう、そのステップを施す。
With reference to FIGS. 2a-2i, and more specifically with reference to FIG. 2g, such a method is described with reference to FIGS. 1a-1i, except for converting the
よって、そこには、第2のガラス質層8と歪み層2との間に挿入されたSi表面層1Bの部分が残り、中間層9が形成される。
Therefore, the portion of the
図2hを参照すると、中間層9は、歪み層2を緩和するための熱処理の後に保存される。
Referring to FIG. 2 h, the
中間層9は、歪み臨界厚みに満たない厚みによって有利に保存されるため、それは後ほど緩和層2’によって歪む。
Since the
図2iを参照すると、図2iのそれと概ね同じ歪みSi層11を形成するため、中間層9上でSi層の成長を再開してもよい。
Referring to FIG. 2 i, the Si layer growth may be resumed on the
適用すべき結晶成長の品質を改善するため、本明細書ですでに説明した技術の1つによる成長表面のための平滑化ステップを、シリコンの成長に対し事前に施してもよい。 In order to improve the quality of the crystal growth to be applied, a smoothing step for the growth surface by one of the techniques already described herein may be pre-applied to the silicon growth.
歪み層2の歪みを緩和するための熱処理を、Si中へのGe拡散が始まる、それぞれ標準の温度より高く標準の持続期間より長い温度と持続期間とで実行する特定の展開においては、歪み層2に含まれるGeが中間層9の中に拡散することがある。
In particular developments, where the heat treatment to relieve strain in the
そのため、歪みSiGe層2の緩和は、歪みSi層11のエピタキシを再開する前に施すのが好ましい。
Therefore, relaxation of the
ただし、それとは別のある種の場合においては、この拡散効果が適切に制御されるのであれば、それが希求されることもある。 However, in certain other cases, it may be desired if this diffusion effect is properly controlled.
よって、Ge種が両層2及び9の全体を通じて均一に分散し、Ge濃度が概ね均一化された独特のSi1−xGex層を形成するよう拡散を制御してもよい。
Thus, the diffusion may be controlled to form a unique Si 1-x Ge x layer in which the Ge species are uniformly dispersed throughout both
後者の点についての説明は、特に特許文献US5461243、第3段、第48から58行に見出される。 A description of the latter can be found especially in patent document US5461243, third tier, lines 48-58.
図3a−3i、より具体的には図3cを参照すると、かかる方法は、層3をガラス質層4に変換するステップを除き、図1a−1iを参照して説明したものと全般的には同じであり、ここではそのステップを、層3全体が変換されないように施す。
Referring to FIGS. 3a-3i, and more specifically to FIG. 3c, such a method is generally the same as that described with reference to FIGS. 1a-1i, except for the step of converting
よってそこには、ガラス質層4と歪み層2との間に挿入されたSi層3の部分が残り、挿入層5を形成する。
Therefore, the portion of the
かかる挿入層5は、10nm前後の、いずれの場合も歪み層2のそれを大きく下回る典型的な厚みを有するように作製する。
The
歪み層2の歪みを緩和するための熱処理の際、後者は粘性をおびたガラス質層4の粘性を利用することによりその内部弾性歪みエネルギーを減らそうとするであろうし、さらに挿入層5は上を覆う歪み層2に対し相対的に小さい厚みを有するため、歪み層2はその緩和要求を挿入層5に課すであろう。
During the heat treatment to relieve the strain of the
その結果、歪み層2により、挿入層5は、少なくとも部分的には歪みを被ることを余儀なくされる。
As a result, the
その際、歪み層2は、少なくとも部分的には緩和層2’になる。
At that time, the
その際、緩和挿入層5は歪み挿入層8’になる。
At that time, the
後者の点についての説明は、特に特許文献US5461243、第3段、第28から42行に見い出される。 A description of the latter can be found in particular in patent document US5461243, third tier, lines 28 to 42.
図3hを参照すると、かかる歪み挿入層5’は、歪み層2を緩和するための熱処理の後に保存される。
Referring to FIG. 3 h, such a
その際形成される構造は、緩和Si1−xGex/歪みSiガラス質層4/受け入れ基板7/から成る構造である。
The structure formed at that time is a structure consisting of relaxed Si 1-x Ge x / strained Si
かかる構造30は、ガラス質層4が電気的に絶縁する場合、例えばSiO2ガラス質層4等である場合、SG/SOI構造である。
Such a
その際、/歪みSi/ガラス質層4/受け入れ基板7/から成る構造を最終的に得るため、例えばHF:H2O2:CH3COOH(選択性約1:1000)に基づく選択的化学エッチングにより、緩和Si1−xGex層2’を任意に除去することは可能である。
In this case, a selective chemistry based on, for example, HF: H 2 O 2 : CH 3 COOH (selectivity approximately 1: 1000) is obtained in order to finally obtain a structure consisting of / strained Si /
かかる構造は、ガラス質層4が電気的に絶縁する場合、例えばSiO2ガラス質層4等である場合、歪みSOI構造である。
Such a structure is a strained SOI structure when the
この化学エッチングを施す代わりに、図3iを参照し、緩和層2’上でのSi層成長を再開することが可能であり、図3iのそれと概ね同じ歪みSi層11を形成する。
Instead of performing this chemical etching, referring to FIG. 3i, it is possible to resume the Si layer growth on the relaxation layer 2 ', and form a
その際形成される構造は、歪みSi/緩和Si1−xGex/歪みSi/ガラス質層4/受け入れ基板7/から成る構造40である。
The structure formed at that time is a
かかる構造40は、ガラス質層4が電気的に絶縁する場合、例えばSiO2ガラス質層4等である場合、Si/SG/SOI構造である。
Such a
歪み層2の歪みを緩和するための熱処理を、Si中へのGe拡散が始まる、それぞれ標準の温度より高く標準の持続期間より長い温度と持続期間とで実行する特定の展開においては、歪み層2に含まれるGeが歪み挿入層5’の中に拡散することがある。
In particular developments, where the heat treatment to relieve strain in the
そのため、歪みSiGe層2の緩和は、歪みSi層11のエピタキシを再開する前に施すのが好ましい。
Therefore, relaxation of the
ただし、それとは別のある種の場合においては、かかる拡散効果が適切に制御されるのであれば、希求されることもある。 However, in certain other cases, it may be desired if such a diffusion effect is appropriately controlled.
よって、Ge種が両層2及び5の全体を通じて均一に分散し、Ge濃度が概ね均一化された独特のSi1−xGex層を形成するよう拡散を制御してもよい。
Thus, the diffusion may be controlled to form a unique Si 1-x Ge x layer in which the Ge species are uniformly dispersed throughout both
後者の点についての説明は、特に特許文献US461243、第3段、第48から58行に見出される。 A description of the latter can be found in particular in patent document US461243, third tier, lines 48-58.
図4aから4i、より具体的には図4c及び4gを参照すると、かかる方法は図1a−1iを参照しつつ説明したものと全般的には同じであるが、例外として:
・層3をガラス質層4に変換するステップは異なり、ここでは同ステップを、層3全体が変換されないように施す;
・表面層1Bを第2のガラス質層8に変換するステップは異なり、ここでは同ステップを、表面層1Bが変換されないよう施す。
Referring to FIGS. 4a to 4i, and more specifically FIGS. 4c and 4g, such a method is generally the same as that described with reference to FIGS. 1a-1i, with the exception of:
The step of converting
The step of converting the
事実、この方法は、挿入層5(図3c参照)を形成する、図3cを参照しつつ説明したものと同一のステップと、中間層9(図2g参照)を形成する、図2gを参照しつつ説明したものと同一のステップとを含む。 In fact, this method forms the insertion layer 5 (see FIG. 3c), the same steps as described with reference to FIG. 3c, and the intermediate layer 9 (see FIG. 2g), see FIG. 2g. The same steps as described above.
したがって、層5及び9の両方を形成する手段、ならびにそれら構造の発達の可能性と最終的構造へのそれらの作用は、図2a−2iと図3a−3iとを参照しつつ説明した方法におけるものと概ね同じである。
Thus, the means of forming both
図5a−5h、より具体的には図5b及び5dを参照すると、方法は図1a−1iを参照しつつ説明したものと全般的に同じであるが、例外として:
−ステップ5bを参照し、歪み層2上のエピタキシ成長Si層3は極めて薄い層であり、その厚みは、典型的には100乃至300Åと、歪み層2のそれを大きく下回り;
−図5dを参照すると、ガラス質層4は、受け入れ基板7の上で形成される。
Referring to FIGS. 5a-5h, and more specifically FIGS. 5b and 5d, the method is generally the same as that described with reference to FIGS. 1a-1i, with the exception of:
-Referring to step 5b, the epitaxially grown
-Referring to Figure 5d, the
よって、Si層3により次のことが可能となるであろう:
−上を覆うSiGe歪み層2を、Ge拡散、外来の汚染、そしてその表面の不制御の再活性化から保護すること;
−十分に極められていないSiGe向けの表面仕上げ手段に対し、完全に極められた表面仕上げ手段をSiに適用すること、尚それらの仕上げ技術(本明細書で既述)は、特に受け入れ基板7との良好な接合をもたらす。
Thus, the
Protecting the overlying SiGe
The application of a fully-developed surface finishing means to Si, as opposed to a surface finishing means for SiGe which is not fully mastered, and their finishing techniques (as already described herein) With good bonding with.
図5dを参照すると、接合の前には、ガラス質層4の第1の実施形態により、受け入れ基板7の上でガラス質層4が形成される。
Referring to FIG. 5 d, prior to bonding, the
ガラス質層4を形成する材料は、粘性温度TGから粘性を帯びるものとする。
The material forming the
有利には、ガラス質層4の材料は、以下の材料、すなわちBPSG、SiO2、SiONの内の1つとする。
Advantageously, the material of the
受け入れ基板上でガラス質層4を形成するこの第1の実施形態は、本明細書で(図1cを参照して)上述した歪み層2上でガラス質層4を形成する第1の実施形態と同様に適用する。
This first embodiment of forming the
したがって、例えば、受け入れ基板7のSi表面の酸化からSiO2ガラス質層4を形成する。
Thus, for example, the SiO 2
ガラス質層4の形成、およびガラス質層4と歪み層2との接合は、Geの拡散より前、歪み層2の表面の汚染と不制御の再活性化より前に実行すべきであり、その間歪み層2で高温が保たれるのであれば、尚更そのようにすべきである。
The formation of the
受け入れ基板上ガラス質層4の第2の実施形態によると、受け入れ基板7上で原子種を沈着する手段により原子種の沈着を施す。
According to the second embodiment of the
第1の場合においては、SiO2等のガラス質材料から成る原子種を直接的に沈着するであろう。 In the first case, atomic species composed of glassy materials such as SiO 2 will be deposited directly.
第2の場合においては、以下の操作を施してもよい:
・アモルフォスSi層を形成するためのアモルフォスSi原子種の沈着;その後
・かかるアモルフォスSi層の熱酸化、それによりSiO2ガラス質層4を形成する。
In the second case, the following operations may be performed:
Deposition of amorphous Si atomic species to form an amorphous Si layer; then thermal oxidation of the amorphous Si layer, thereby forming a SiO 2
かかる沈着のいずれの場合を選択しても、原子種の沈着はGeの拡散より前、歪み層2の表面の汚染と不制御の再活性化より前に実行すべきであり、その間歪み層2で高温が保たれるのであれば、尚更そのようにすべきである。
Whichever case of such deposition is selected, the deposition of the atomic species should be carried out before the diffusion of Ge, before the contamination of the surface of the
図5e、5f、5g、及び5hを参照すると、図3f、3f、3h、及び3iを参照しつつ説明したものと同じ条件および同じ構成とが見られ、それにより、本方法において基準となる層5は、基準となる層3になる。
Referring to FIGS. 5e, 5f, 5g, and 5h, the same conditions and configurations as described with reference to FIGS. 3f, 3f, 3h, and 3i can be seen, thereby providing a reference layer in the method. 5 becomes the
具体的に換言すると、緩和のための熱処理中に:
−歪み層2はその際少なくとも部分的には緩和層2になる;
−挿入層3はその際歪み挿入層3’になる。
Specifically, during heat treatment for relaxation:
The
The
図5gを参照すると、その際形成される構造は、/緩和Si1−xGex/歪みSi/ガラス質層4/受け入れ基板7/から成る構造である。
Referring to FIG. 5g, the structure formed in this case is a structure consisting of / relaxed Si 1-x Ge x / strained Si /
かかる構造30は、ガラス質層4が電気的に絶縁する場合、例えばSiO2ガラス質層4等である場合、SG/SOI構造である。
Such a
その際、/歪みSi/ガラス質層4/受け入れ基板7/から成る構造を最終的に得るため、例えばHF:H2O2:CH3COOH(選択性約1:1000)に基づく選択的化学エッチングにより、緩和Si1−xGex層2’を任意に除去してもよい。
In this case, a selective chemistry based on, for example, HF: H 2 O 2 : CH 3 COOH (selectivity approximately 1: 1000) is obtained in order to finally obtain a structure consisting of / strained Si /
かかる構造は、ガラス質層4が電気的に絶縁する場合、例えばSiO2ガラス質層4等である場合、歪みSOI構造である。
Such a structure is a strained SOI structure when the
かかる化学エッチングを施す代わりに、図5hを参照し、緩和層2’上でのSi層成長を再開することが可能であり、図5hのそれと概ね同じ歪みSi層11を形成する。
Instead of performing such chemical etching, referring to FIG. 5h, it is possible to resume the Si layer growth on the relaxation layer 2 ', and form a
その際形成される構造は、歪みSi/緩和Si1−xGex/歪みSi/ガラス質層4/受け入れ基板7/から成る構造40である。
The structure formed at that time is a
かかる構造40は、ガラス質層4が電気的に絶縁する場合、例えばSiO2ガラス質層4等である場合、Si/SG/SOI構造である。
Such a
歪み層2の歪みを緩和するための熱処理を、Si中へのGe拡散が始まる、それぞれ標準の温度より高く標準の持続期間より長い温度と持続期間とで実行する特定の展開においては、歪み層2に含まれるGeが歪み挿入層3’の中に拡散することがある。
In particular developments, where the heat treatment to relieve strain in the
そのため、歪みSiGe層2の緩和は、歪みSi層11のエピタキシを再開する前に施すのが好ましい。
Therefore, relaxation of the
ただし、それとは別のある種の場合においては、この拡散効果が適切に制御されるのであれば、希求されることもある。 However, in certain other cases, it may be sought if this diffusion effect is appropriately controlled.
よって、Ge種が両層2及び5の全体を通じて均一に分散し、Ge濃度が概ね均一化された独特のSi1−xGex層を形成するよう拡散を制御してもよい。
Thus, the diffusion may be controlled to form a unique Si 1-x Ge x layer in which the Ge species are uniformly dispersed throughout both
後者の点についての説明は、特に特許文献US5461243、第3段、第48から58行に見いだされる。 An explanation of the latter point can be found especially in patent document US5461243, third stage, lines 48-58.
図6a−6hを参照、またより具体的には図6fを参照すると、方法は、表面層1Bを第2のガラス質層8に変換するステップを除き、図5a−5hを参照して説明したものと全般的には同じであり、ここではそのステップを、表面層1B全体が変換されないよう施す。
With reference to FIGS. 6a-6h, and more specifically with reference to FIG. 6f, the method has been described with reference to FIGS. 5a-5h, except for converting the
よってそこには、第2のガラス質層8と歪み層2との間に挿入されたSi表面層1Bの部分が残り、中間層9を形成する。
Therefore, the portion of the
図6gを参照すると、かかる中間層9は、歪み層2を緩和するための熱処理の後に保存される。
Referring to FIG. 6 g, such an
かかる中間層9は、歪み臨界厚みに満たない厚みによって有利に保存するため、それは後ほど緩和層2’によって歪む。
Such an
図6hを参照すると、図5hのそれと概ね同じ歪みSi層11を形成するため、中間層9上でSi層の成長を再開することは可能である。
Referring to FIG. 6h, it is possible to resume the growth of the Si layer on the
適用すべき結晶成長の品質を改善するため、本明細書ですでに説明した技術の1つによる成長表面のための平滑化ステップを、シリコンの成長に対し事前に施してもよい。 In order to improve the quality of the crystal growth to be applied, a smoothing step for the growth surface by one of the techniques already described herein may be pre-applied to the silicon growth.
歪み層2の歪みを緩和するための熱処理を、Si中へのGe拡散が始まる、それぞれ標準の温度より高く標準の持続期間より長い温度と持続期間とで実行する特定の展開においては、歪み層2に含まれるGeが中間層9の中、あるいは挿入層3の中に拡散することもある。
In particular developments, where the heat treatment to relieve strain in the
そのため、歪みSiGe層2の緩和は、歪みSi層11のエピタキシを再開する前に施すのが好ましい。
Therefore, relaxation of the
ただし、それとは別のある種の場合においては、かかる拡散効果が、適切に制御されるのであれば、希求されることもある。 However, in certain other cases, such diffusion effects may be sought if appropriately controlled.
よって、Ge種が両層2、3及び9の全体を通じて均一に分散し、Ge濃度が概ね均一化された独特のSi1−xGex層を形成するよう拡散を制御してもよい。
Thus, the diffusion may be controlled to form a unique Si 1-x Ge x layer in which the Ge species are uniformly distributed throughout both
後者の点についての説明は、特に特許文献US5461243、第3段、第48から58行に見いだされる。 An explanation of the latter point can be found especially in patent document US5461243, third stage, lines 48-58.
本発明による上記6つの好適な方法のいずれかにより、またはそれと同等のものにより、コンポーネントを作製するステップを統合してよく、あるいは本発明による方法の後に続けてもよい。 The steps of making the component may be integrated by any of the above six preferred methods according to the present invention, or the equivalent, or may be followed by the method according to the present invention.
よって、コンポーネントを作製するための準備ステップを、本方法の最中に、図1g、2g、3g、4g、5f、または6fを参照し、その構造の歪みSiGe層2にて、図1h、2h、3h、4h、5g、または6gを参照し、そのSGOI構造の緩和または擬似緩和SiGe層2’にて、あるいは図1i、2i、3i、4i、5h、または6hを参照し、そのSi/SGOI構造の歪みSi層11において施してもよい。
Thus, the preparatory steps for fabricating the components are described during the method with reference to FIGS. 1g, 2g, 3g, 4g, 5f, or 6f, and in the
好ましくは、それらの準備ステップは構造内に常に存在するガラス質層8によって達成されるであろうし、後者は、下に横たわる層、特にいずれもSiGeである歪み層2または緩和層2’を保護する。
Preferably, these preparatory steps will be achieved by the
例えば、リソグラフィ、フォトリソグラフィ、反応性イオンエッチング、またはパターンマスキングを伴うその他のエッチング技術等より、ガラス質層8を通じて層内でパターンをエッチングする局所的処理を行ってもよい。
For example, a local process for etching a pattern in the layer through the
ある特定の場合においては、後ほど緩和熱処理を施す際の歪み層2の程よい緩和に寄与するため、アイランド等のパターンをSiGe歪み層2の中にエッチングする。
In a specific case, a pattern such as an island is etched into the SiGe
歪みSi層11において(または緩和SiGe層2’が歪みSi層11によって覆われない場合は緩和SiGe層2’において)は特に、トランジスタ等のコンポーネントを作製するための1つまたは複数のステップを、好ましくはTGに満たない温度(緩和層2’と歪み層11の歪み比を変えないため)で施してもよい。
In the strained Si layer 11 (or in the
本発明による特定の方法においては、歪みSiGe層2を緩和するための熱処理の最中もしくはその後に続けてコンポーネントを作製するステップを施す。
In a particular method according to the present invention, a component is produced during or subsequent to the heat treatment to relax the
本発明による特定の方法においては、コンポーネントを作製するステップの最中もしくは、その後に続けて歪みSi層のエピタキシステップを施す。 In a particular method according to the present invention, a strained Si layer epitaxy step is applied during or subsequent to the component fabrication step.
脆化区域6の形成とガラス質層4の形成より前のソースウェハ10を表す図7を参照し、図1a乃至1i、2a乃至2i、3a乃至3i、4a乃至4i、5a乃至5h、及び6a乃至6hを参照し、先に詳述した様々な例とは異なる本発明の実施形態を、ドナー基板1と歪み層2とを構成する材料の選択に沿って、以下に提示する。
Referring to FIG. 7, which represents the
実際、先に述べた別の例とは対照的に、ここでのドナー基板1は、Siの保持基板1−1と、SiGeのバッファ層1−2とSi1−zGezの上位層1−3とから成るバッファ構造とで構成される。
In fact, in contrast to the other examples described above, the
保持基板1−1は、好ましくは単一結晶のバルク構造をとる。 The holding substrate 1-1 preferably has a single crystal bulk structure.
バッファ層1−2は例えば、バッファ層1−2内部のGeの全組成が、保持基板1−2との界面での0%からSi1−zGezの上位層1−3との界面でのGe100z%にかけて、段階的に発展する積層で構成できる。 In the buffer layer 1-2, for example, the total composition of Ge in the buffer layer 1-2 is 0% at the interface with the holding substrate 1-2 to the interface with the upper layer 1-3 of Si 1-z Ge z. It is possible to form a layered structure that develops in stages over Ge100z%.
バッファ層1−2とは対照的に、上位層1−3は、その厚みの中で一定のGe組成を有する。 In contrast to the buffer layer 1-2, the upper layer 1-3 has a constant Ge composition in its thickness.
上位層1−3は、下に重なる層に対してその格子パラメータを割り当てるに当り、十分に重要な厚みを有する。 The upper layer 1-3 has a sufficiently important thickness in assigning the lattice parameters to the underlying layer.
さらに、Si1−zGezの上位層1−3は、緩和構造を有する。 Furthermore, the upper layer 1-3 of Si 1-z Ge z has a relaxed structure.
よって、バッファ構造(バッファ層1−2と上位層から成る)は、次のことを可能にする:
・Siの保持基板1−1と上位層1−3のSi1−zGezの公称格子パラメータとの間での格子パラメータの適合;
・結晶欠陥の閉じ込め、その際、上位層1−3の表面では、欠陥が皆無となるか僅少となる。
Thus, the buffer structure (consisting of buffer layer 1-2 and higher layers) enables:
The adaptation of the lattice parameters between the Si holding substrate 1-1 and the nominal lattice parameters of the Si 1-z Ge z of the upper layer 1-3;
-Crystal defect confinement, in which case there will be no or few defects on the surface of the upper layer 1-3.
ドナー基板1の上では、CVD技術等(PECVD、MOCVD ...)のエピタキシ技術によって、歪み層2を形成する。
On the
まずは、歪みSi層2−1がその弾性歪みの緩和を開始する臨界厚みに満たない厚みによって、歪みSi層2−1をドナー基板1の上に形成する。
First, the strained Si layer 2-1 is formed on the
次に、先のSi歪み層2−1の上でSi1−xGex歪み層2−2を形成し、弾性歪みの緩和が始まるSi1−xGexの臨界厚みに満たない厚みを与える。 Next, a Si 1-x Ge x strained layer 2-2 is formed on the previous Si strained layer 2-1, and a thickness less than the critical thickness of Si 1-x Ge x at which relaxation of elastic strain begins is given. .
SiとSi1−xGexのそれぞれの臨界厚みの情報は、例えばFriedrich Schafflerの“High mobility Si and Ge structures(高移動度Si・Ge構造)”(”Semiconductor science technology” 12 〔1997〕1515-1549)から見出すことができる。 Information on the critical thickness of each of Si and Si 1-x Ge x is, for example, “High mobility Si and Ge structures” by Friedrich Schaffler (“Semiconductor science technology” 12 [1997] 1515- 1549).
Si1−xGex層2−2におけるGeのx組成は、上位層1−3におけるGeのz組成より大きい。 The x composition of Ge in the Si 1-x Ge x layer 2-2 is larger than the z composition of Ge in the upper layer 1-3.
ここで、歪み層2がSi歪み層2−1とSi1−xGex層2−2とを含み、さらにドナー基板1が保持基板1−1とバッファ層1−2とSi1−zGezの上位層1−3とを備えると考えれば、絶縁体上半導体構造30または40を製造する各種実施形態の先行の例(先行の図を参照し提示)は、図7のソースウェハ10から容易に置き換えることができ、脆化区域6は上位層1−3かバッファ層1−2において形成する。
Here, the
表面仕上げステップ(例えば研磨、化学エッチング、酸化、アニーリング、その他仕上げ手段)の後、その際に得られる絶縁体上半導体構造(図示せず)は、受け入れ基板7、ガラス質層4、Si1−xGex歪み層2−2、Si歪み層2−1、およびSi1−zGez上位層1−3の残りの部分を連続的に備える。
After a surface finishing step (e.g. polishing, chemical etching, oxidation, annealing, other finishing means), the semiconductor-on-insulator structure (not shown) obtained at that time comprises a receiving
そして、以前に形成したガラス質層4の粘性温度に近いか、それを上回る温度での熱処理を処理する。
And the heat processing at the temperature close | similar to or exceeding the viscosity temperature of the
その際、かかる熱処理によって、Si1−xGex層2−2は、少なくとも部分的には緩和される。 At this time, the Si 1-x Ge x layer 2-2 is at least partially relaxed by the heat treatment.
その際、緩和されたSi1−xGex層2−2は最上位Si歪み層2−1とSi1−zGezの上位層1−3の残りの部分とに対し弾性制約を課す。 At that time, the relaxed Si 1-x Ge x layer 2-2 imposes an elastic constraint on the uppermost Si strained layer 2-1 and the rest of the upper layer 1-3 of Si 1-z Ge z .
(Si1−zGezの上位層1−3によって、以前に歪んだ)Si歪み層2−1における弾性制約はその際、Geのx組成がz組成より重要であるという事実によって増す。 Elastic constraints in the Si strained layer 2-1 (previously strained by the Si 1-z Ge z upper layer 1-3) are then increased by the fact that the x composition of Ge is more important than the z composition.
よって、半導体部分での格子パラメータがSi1−xGex材料のそのバルク構成でのそれに近いか等しい絶縁体上半導体構造が得られる。 Thus, a semiconductor - on-insulator structure is obtained in which the lattice parameter at the semiconductor portion is close to or equal to that in the bulk configuration of the Si 1-x Ge x material.
Si1−zGezの上位層1−3の残りの部分を除去する任意の付加的ステップは、例えば、HF:H2O2:CH3COOH(SiGeとSiとの間の選択性約1:1000)等のエッチ剤を利用する選択的化学エッチングにより処理する。 An optional additional step of removing the remainder of the Si 1-z Ge z upper layer 1-3 is, for example, HF: H 2 O 2 : CH 3 COOH (selectivity between SiGe and Si of about 1 : 1000) or the like by selective chemical etching using an etchant.
先行技術とは対照的に、この絶縁体上半導体構造は、パラメータをSi1−xGexに適合するバッファ構造を備えるソースウェハから得るのではなく、パラメータをSi1−zGez(z<x)に適合するバッファ構造から得る。 In contrast to the prior art, this semiconductor-on-insulator structure does not derive parameters from a source wafer with a buffer structure that conforms to Si 1-x Ge x , but rather parameters from Si 1-z Ge z (z < Obtain from a buffer structure conforming to x).
ところで、格子パラメータをSi1−xGexに適合するバッファ構造は、格子パラメータをSi1−zGezに適合するバッファ構造より厚く、より多くの積層を備え、その結果製造に当り、より多くの時間と費用がかかる。 By the way, the buffer structure that conforms to the lattice parameter of Si 1-x Ge x is thicker than the buffer structure that conforms to the lattice parameter of Si 1-z Ge z , and has a larger number of layers, resulting in more production. Takes time and money.
本発明の実施形態によるこの方法は、後者の先行技術に比較し、技術的及び経済的な改善を提供する。 This method according to an embodiment of the invention provides technical and economic improvements compared to the latter prior art.
本発明の中で述べた様々な技術は、本明細書においては例として示しているが、決して限定的ではなく、本発明は、本発明による方法を応用できるあらゆる種類の技術に及ぶ。 The various techniques described in the present invention are given here by way of example, but are in no way limiting and the invention covers all kinds of techniques to which the method according to the invention can be applied.
SiGeまたはSiGeC層のエピタキシ、あるいは歪みSiまたはSiC層のエピタキシ、あるいは多層構造を形成するためのSiGeまたはSiGeC層の、交互に歪みSiまたはSiC層の連続するエピタキシ等、最終構造(図1h、1i、2h、2i、3h、3i、4h、4i、5g、5h、6g、6hを参照して取り上げた構造30または40)の上には、1つまたは幾つかのエピタキシを施してもよい。
Epitaxy of SiGe or SiGeC layer, strained Si or SiC layer epitaxy, or SiGe or SiGeC layer to form a multi-layer structure, final structure such as alternating epitaxy of strained Si or SiC layer (FIGS. 1h, 1i One or several epitaxies may be applied on the
最終構造が完成した時点で、例えばアニーリングを含む仕上げ処理を任意に施してもよい。 When the final structure is completed, for example, a finishing process including annealing may be optionally performed.
本発明は、SiGe歪み層2に限定されず、III−VまたはII−VIタイプの別種の材料や他の半導体材料での歪み層2形成にも及ぶ。
The present invention is not limited to the SiGe
本明細書に記載した半導体層においては、該当の層におけるカーボン濃度が50%以下、もしくは、より具体的には濃度が5%以下のカーボン等、他の構成要素を加えてもよい。 In the semiconductor layer described in this specification, other constituent elements such as carbon having a carbon concentration of 50% or less in the corresponding layer, or more specifically, a carbon concentration of 5% or less may be added.
2’ 緩和層
4 ガラス質層
7 受け入れ基板
8 表面層(第2のガラス質層)
20 構造
2 '
20 Structure
Claims (21)
(a)ドナー基板(1)の上で、Si1−xGexから成る弾性的に歪む層(2)を成長させるステップと;
(b)前記歪み層(2)の上、または受け入れ基板(7)の上で、粘性温度から粘性を帯びかつBPSG、SiO2またはSiONから成る材料で作製されたガラス質層(4)を形成するステップと;
(c)前記ガラス質層(4)を介し前記受け入れ基板(7)を前記歪み層(2)に接合するステップと;
(d)前記ドナー基板(1)の一部分を除去するステップであって、前記受け入れ基板(7)と、前記ガラス質層(4)と、前記歪み層(2)と、結果的に表面層(1B)を形成することとなる前記ドナー基板(1)の除去されない部分とを備える構造を形成するステップと;
前記表面層(1B)の少なくとも一部分を第2の粘性温度から粘性を帯びるSiO2に変換して第2のガラス質層(8)を形成するように前記構造を処理し、
(e)前記ガラス質層(4)の粘性および弾性的な前記歪み層(2)の緩和を引き起こすために前記ガラス質層(4)の粘性温度を上回る温度で前記構造を熱処理し、前記緩和または擬似緩和層を得るステップと、を具備し、
ステップ(b)とステップ(c)とを、前記歪み層(2)から大気中へGeが拡散することを防止するために、前記歪み層(2)の露出前に行い、
ステップ(e)は、前記第2のガラス質層(8)の形成中、あるいは、その後に連続して行うことを特徴とする、方法。A method of forming a relaxation or pseudo relaxation layer on a substrate, wherein the relaxation or pseudo relaxation layer (2 ′) is made of a material comprising Si 1-x Ge x , the method comprising the following steps:
(A) growing an elastically strained layer (2) of Si 1-x Ge x on the donor substrate (1);
(B) forming a vitreous layer (4) on the strained layer (2) or on the receiving substrate (7), which is viscous from the viscous temperature and made of a material comprising BPSG, SiO 2 or SiON Step to do;
(C) bonding the receiving substrate (7) to the strained layer (2) via the vitreous layer (4);
(D) removing a portion of the donor substrate (1), the receiving substrate (7), the vitreous layer (4), the strained layer (2), and consequently the surface layer ( Forming a structure comprising an unremoved portion of said donor substrate (1) that will form 1B);
Treating the structure to convert at least a portion of the surface layer (1B) from a second viscous temperature to viscous SiO 2 to form a second vitreous layer (8);
(E) heat-treating the structure at a temperature above the viscosity temperature of the vitreous layer (4) to cause the viscosity of the vitreous layer (4) and the relaxation of the elastic strained layer (2); Or obtaining a pseudo relaxation layer,
Steps (b) and (c) are performed before exposure of the strained layer (2) to prevent Ge from diffusing into the atmosphere from the strained layer (2),
Step (e) is performed continuously during or after the formation of the second glassy layer (8).
(b1)前記歪み層の上で半導体材料層を成長させる操作;
(b2)ステップ(b1)で形成した層の少なくとも一部分を、粘性温度から粘性を帯びるSiO2に変換し、その結果前記ガラス質層を形成する被制御処理を実行する操作を含むことを特徴とする、請求項1から請求項4のいずれかに記載の方法。Step (b) consists of two successive operations:
(B1) an operation of growing a semiconductor material layer on the strained layer;
(B2) including an operation of converting at least a part of the layer formed in step (b1) from viscous temperature to viscous SiO 2 and, as a result, performing a controlled process for forming the glassy layer. The method according to any one of claims 1 to 4, wherein:
結晶性保持基板(1A)の上で有孔層(6)を形成する操作と;
前記有孔層(6)の上で結晶層(1B)を成長させる操作と、を含み;
その全体[保持基板(1A)\有孔層(6)\結晶層(1B)]が前記ドナー基板(1)に当り、前記有孔層(6)が前記ドナー基板(1)内の脆化エリアにあたる、請求項8に記載の方法。Prior to step (a), the method further comprises the step of forming a donor substrate (1), said step comprising the following operations:
Forming a perforated layer (6) on the crystalline holding substrate (1A);
Growing a crystal layer (1B) on the porous layer (6);
The whole [holding substrate (1A) \ porous layer (6) \ crystal layer (1B)] hits the donor substrate (1), and the porous layer (6) becomes brittle in the donor substrate (1). The method according to claim 8, which corresponds to an area.
前記歪み層(2)がSi1−xGexであることを特徴とする、請求項1から請求項13のいずれかに記載の方法。The possible donor substrate (1) is Si; and the strained layer (2) is characterized in that it is a Si 1-x Ge x, the method according to any one of claims 13 claim 1.
前記歪み層(2)がSi歪み層(2−1)とx>zのSi1−xGex歪み層(2−2)とを備えることを特徴とする、請求項1から請求項14のいずれかに記載の方法。The donor substrate (1) comprises a Si bulk holding substrate (1-1) and a buffer structure (1-2, 1-3) adapted to lattice parameters from Si to Si 1-z Ge z ;
Characterized in that it comprises said strained layer (2) is Si strained layer (2-1) and x> Si 1-x Ge x strained layer of z (2-2), of claims 1 to 14 The method according to any one.
ステップ(b2)で施す被制御処理が、ステップ(b1)で形成した前記層のSiの少なくとも一部分をSiO2に変換し、その結果前記SiO2ガラス質層(4)を形成する被制御熱酸化処理であることを特徴とする、請求項5、請求項13、請求項14または15に記載の方法。The layer grown in step (b1) is Si;
The controlled process performed in step (b2) converts at least a portion of the Si of the layer formed in step (b1) to SiO 2 , thereby forming the SiO 2 glassy layer (4). 16. The method according to claim 5, 13, 13, 14 or 15, characterized in that it is a process.
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Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
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EP2466626A3 (en) * | 2009-02-19 | 2012-07-04 | Soitec | Relaxation and transfer of strained material layers |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5906951A (en) * | 1997-04-30 | 1999-05-25 | International Business Machines Corporation | Strained Si/SiGe layers on insulator |
US5882987A (en) * | 1997-08-26 | 1999-03-16 | International Business Machines Corporation | Smart-cut process for the production of thin semiconductor material films |
US20020089032A1 (en) * | 1999-08-23 | 2002-07-11 | Feng-Yi Huang | Processing method for forming dislocation-free silicon-on-insulator substrate prepared by implantation of oxygen |
JP4226175B2 (en) * | 1999-12-10 | 2009-02-18 | 富士通株式会社 | Semiconductor device and manufacturing method thereof |
KR100429869B1 (en) * | 2000-01-07 | 2004-05-03 | 삼성전자주식회사 | CMOS Integrated circuit devices and substrates having buried silicon germanium layers therein and methods of forming same |
JP2002164520A (en) * | 2000-11-27 | 2002-06-07 | Shin Etsu Handotai Co Ltd | Method for manufacturing semiconductor wafer |
US6940089B2 (en) * | 2001-04-04 | 2005-09-06 | Massachusetts Institute Of Technology | Semiconductor device structure |
JP2002305293A (en) * | 2001-04-06 | 2002-10-18 | Canon Inc | Method of manufacturing semiconductor member, and method of manufacturing semiconductor device |
JP3648466B2 (en) * | 2001-06-29 | 2005-05-18 | 株式会社東芝 | Field effect transistor, semiconductor substrate, method of manufacturing field effect transistor, and method of manufacturing semiconductor substrate |
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