JP4978502B2 - 回路設計支援プログラム、回路設計支援方法および回路設計支援装置 - Google Patents

Description

この発明は、複数の四則演算回路を配置して構成される電子回路の回路設計を支援するための処理をコンピュータに実行させる回路設計支援プログラム、当該回路支援プログラムに対応する回路設計支援方法、および当該回路支援プログラムを実行する回路設計支援装置に関する。

従来より、四則演算回路では、各演算回路の処理時間などを原因として、回路間のデータ入力の際に生じる遅延時間を吸収して、回路に入力される複数のデータを同期させるための技術が存在する（例えば、特許文献１参照）。

この従来の技術は、遅延時間が発生した回路間に遅延回路を挿入することにより、回路間のデータ入力の際に生じる遅延時間を吸収して、回路に入力される複数のデータを同期させる。

特開２００５−２５８９１７号公報

しかしながら、上記した従来の技術は、回路全体の処理時間やリソース量を考慮しつつ、演算回路間に遅延回路を挿入する位置を人手で決定していたので、１００万個単位の演算回路からなる電子回路では、従来のように人手で遅延回路の挿入位置を決定するのは困難を極めるという問題点があった。

そこで、この発明は、上述した従来技術の課題を解決するためになされたものであり、回路設計に要する時間を大幅に短縮することが可能な回路設計支援プログラム、回路設計支援方法および回路設計支援装置を提供することを目的とする。

上述した課題を解決し、目的を達成するため、本発明は、複数の四則演算回路を配置して構成される電子回路の回路設計を支援するための処理をコンピュータに実行させる回路設計支援プログラムであって、各四則演算回路の種別および処理時間の情報を含んだ回路属性情報と、四則演算回路間の入出力関係を示す入出力関係情報とを記憶部から読み込んで、電子回路全体の出力側から入力側に至る四則演算回路間の入出力関係、および四則演算回路による処理時間に関する情報を含んで構成された回路情報を生成する回路情報生成手順と、前記回路情報生成手順により生成された回路情報を出力側から入力側までトレースして四則演算回路間を接続する経路上に発生する前記処理時間に基づく遅延時間を算出し、種別の異なる複数の四則演算回路が出力側に配置されている四則演算回路を検索して、検索された四則演算回路と、検索された四則演算回路の出力側に配置されている四則演算回路の中で最大遅延時間が発生する経路上の四則演算回路以外の四則演算回路の各々との間に、前記最大遅延時間に同期させるための遅延回路を生成する遅延回路生成手順と、前記遅延回路生成手順により生成された遅延回路の生成が完了された後に、出力数よりも入力数が多い四則演算回路を特定し、特定された四則演算回路の入力側に生成された遅延回路の中から、データを同期させる上で重複している遅延回路を削除して、削除された遅延回路分の遅延回路を先に特定された四則演算回路の出力側に挿入する遅延回路削除手順と、をコンピュータに実行させることを要件とする。

また、本発明は、上記の発明において、前記遅延回路生成手順は、電子回路全体における出力側よりも入力側に、前記最大遅延時間に同期させるための遅延回路を生成することを要件とする。

また、本発明は、複数の四則演算回路を配置して構成される電子回路の回路設計を支援する回路設計支援方法であって、各四則演算回路の種別および処理時間の情報を含んだ回路属性情報と、四則演算回路間の入出力関係を示す入出力関係情報とを記憶部から読み込んで、電子回路全体の出力側から入力側に至る四則演算回路間の入出力関係、および四則演算回路による処理時間に関する情報を含んで構成された回路情報を生成する回路情報生成ステップと、前記回路情報生成ステップにより生成された回路情報を出力側から入力側までトレースして四則演算回路間を接続する経路上に発生する前記処理時間に基づく遅延時間を算出し、種別の異なる複数の四則演算回路が出力側に配置されている四則演算回路を検索して、検索された四則演算回路と、検索された四則演算回路の出力側に配置されている四則演算回路の中で最大遅延時間が発生する経路上の四則演算回路以外の四則演算回路の各々との間に、前記最大遅延時間に同期させるための遅延回路を生成する遅延回路生成ステップと、前記遅延回路生成ステップにより生成された遅延回路の生成が完了された後に、出力数よりも入力数が多い四則演算回路を特定し、特定された四則演算回路の入力側に生成された遅延回路の中から、データを同期させる上で重複している遅延回路を削除して、削除された遅延回路分の遅延回路を先に特定された四則演算回路の出力側に挿入する遅延回路削除ステップと、を含んだことを特徴とする。

また、本発明は、複数の四則演算回路を配置して構成される電子回路の回路設計を支援する回路設計支援装置であって、各四則演算回路の種別および処理時間の情報を含んだ回路属性情報と、四則演算回路間の入出力関係を示す入出力関係情報とを記憶部から読み込んで、電子回路全体の出力側から入力側に至る四則演算回路間の入出力関係、および四則演算回路による処理時間に関する情報を含んで構成された回路情報を生成する回路情報生成部と、前記回路情報生成部により生成された回路情報を出力側から入力側までトレースして四則演算回路間を接続する経路上に発生する前記処理時間に基づく遅延時間を算出し、種別の異なる複数の四則演算回路が出力側に配置されている四則演算回路を検索して、検索された四則演算回路と、検索された四則演算回路の出力側に配置されている四則演算回路の中で最大遅延時間が発生する経路上の四則演算回路以外の四則演算回路の各々との間に、前記最大遅延時間に同期させるための遅延回路を生成する遅延回路生成部と、前記遅延回路生成部により生成された遅延回路の生成が完了された後に、出力数よりも入力数が多い四則演算回路を特定し、特定された四則演算回路の入力側に生成された遅延回路の中から、データを同期させる上で重複している遅延回路を削除して、削除された遅延回路分の遅延回路を先に特定された四則演算回路の出力側に挿入する遅延回路削除部と、を備えたことを特徴とする。

本発明によれば、回路設計に要する時間を大幅に短縮することができるという効果を奏する。

また、本発明によれば、遅延回路の使用量を削減することができるという効果を奏する。

また、本発明によれば、入力データ処理のための準備時間を確保することができるという効果を奏する。

以下に添付図面を参照して、この発明に係る回路設計支援プログラム、回路設計支援方法および回路設計支援装置を実施するための実施の形態を詳細に説明する。なお、以下では、本発明に係る回路設計支援装置の一実施形態について実施例１を説明した後に、本発明に係る回路設計支援プログラム、回路設計支援方法および回路設計支援装置の他の実施形態について説明する。

以下の実施例１では、実施例１に係る回路設計支援装置の概要および特徴、かかる回路設計支援装置の構成および処理を順に説明し、最後に実施例１による効果を説明する。

［回路設計支援装置の概要および特徴（実施例１）］
まず、実施例１に係る回路設計支援装置の概要および特徴を説明する。実施例１に係る回路設計支援装置は、複数の四則演算回路を配置して構成される電子回路の回路設計を支援することを概要とする。そして、実施例１に係る回路設計支援装置は、回路設計において、従来人手で行われていた遅延回路の挿入位置決定を支援する点に主たる特徴がある。

すなわち、演算回路の種別および処理時間の情報を含んだ回路属性データと、演算回路間の入出力関係を示す回路接続データとを記憶部１３０から読み込んで、電子回路全体の出力側から入力側に至る演算回路間の入出力関係、および演算回路による処理時間に関する情報を含んで構成された回路情報を生成し、生成された回路情報を出力側から入力側までトレースして演算回路間を接続する経路上に発生する遅延時間を算出し、種別の異なる複数の四則演算回路が出力側に配置されている四則演算回路を検索して、検索された演算回路と、検索された四則演算回路の出力側に配置されている演算回路の中で最大遅延時間が発生する経路上の演算回路以外の演算回路の各々との間に、最大遅延時間に同期させるための遅延回路を生成し、遅延回路の生成が完了された後に、演算回路の入力側に生成された遅延回路の中から、データを同期させる上で重複している遅延回路を削除して、削除された遅延回路分の遅延回路を先に特定された演算回路の出力側に挿入し、その結果レポートをユーザに出力して提供することにより、遅延回路の挿入位置決定を支援することを特徴とする。以下、実施例１に係る回路設計支援装置の構成および処理を説明することにより、この主たる特徴について、より具体的に説明にする。

［回路設計支援装置の構成（実施例１）］
図１〜図１８を用いて、実施例１に係る回路設計支援装置の構成を説明する。

図１は、実施例１に係る回路設計支援装置の構成を示すブロック図である。図２〜図９は、実施例１に係る出力時間算出部の処理を説明するための図である。図１０は、実施例１に係る入力時間算出部による処理を説明するための図である。図１１〜図１４は、実施例１に係る遅延時間算出部による処理を説明するための図である。図１５は、実施例１に係る遅延回路挿入部による処理を説明するための図である。図１６は、実施例１に係る遅延回路挿入最適化部による処理を説明するための図である。図１７は、実施例１に係るサンプル回路についての遅延回路挿入結果を示す図である。図１８は、実施例１に係るサンプル回路についての遅延回路挿入最適化結果を示す図である。

図１に示すように、実施例１に係る回路設計支援装置は、入力部１１０と、出力部１２０と、記憶部１３０と、制御部１４０とを備えて構成される。

入力部１１０は、各種の情報の入力を受付ける入力受付部であり、キーボードやマウス、マイクなどを備えて構成され、例えば、装置管理者から回路設計支援処理の実行指示などの入力を受け付ける。なお、入力部１１０は、後述する出力部１２０がモニタを備えて構成される場合には、モニタとマウスとを協働させたポインティングディバイス機能を実現する。

出力部１２０は、各種の情報を出力する出力部であり、モニタ（若しくはディスプレイ、タッチパネル）やスピーカを備えて構成され、例えば、回路設計支援処理の処理結果である結果レポートを後述する結果レポート出力部１４７から受け付けて表示出力する。

記憶部１３０は、制御部１４０による各種処理に必要なデータおよびプログラムを記憶する記憶部であり、特に本発明に密接に関連するものとしては、回路属性データ１３１および回路接続データを備える。

回路属性データ１３１は、設計対象となる電子回路内に挿入される四則演算回路に関する各種の情報であり、例えば、演算回路を一意に付与される演算器識別子、実行する演算処理の種別を示す演算器ファンクション番号、演算回路の処理時間（レイテンシ）などを記憶して構成される。

回路接続データ１３２は、四則演算回路間の入出力関係を示す情報であり、例えば、演算器識別子、演算器ファンクション番号、入力元および出力先の演算回路を示す各演算器識別子などを記憶して構成される。

制御部１４０は、所定の制御プログラム、各種の処理手順などを規定したプログラムおよび所要データを格納するための内部メモリを有し、これらによって種々の処理を実行する処理部であり、特に本発明に密接に関連するものとしては、初期化部１４１と、出力時間算出部１４２と、入力時間算出部１４３と、遅延時間算出部１４４と、遅延回路挿入部１４５と、遅延回路挿入最適化部１４６と、結果レポート出力部１４７とを備える。

なお、初期化部１４１は、特許請求の範囲に記載の「回路情報生成部」に対応し、出力時間算出部１４２、遅延時間算出部１４４および遅延回路挿入部１４５は、同じく特許請求の範囲に記載の「遅延回路生成部」に対応し、遅延回路挿入最適化部１４６は、特許請求の範囲記載の「遅延回路削除部」に対応する。

初期化部１４１は、例えば、入力部１１０を介して、装置管理者から回路設計支援処理の実行指示を受け付けると、回路属性データ１３１および回路接続データ１３２を記憶部１３０から読み込んで、電子回路全体の出力側から入力側に至る四則演算回路間の入出力関係、および四則演算回路による処理時間に関する情報を含んで構成された回路情報を生成し、後述する出力時間算出部１４２に送出する。

出力時間算出部１４２は、初期化部１４１から回路情報を受け付けると、この回路情報を用いて、各演算回路の出力時間および出力時刻の設定を実行する。

具体的に説明すると、出力時間算出部１４２は、電子回路の出力終端となる演算回路を検索し、出力時間および出力時刻を“０”に設定する。例えば、図２に示すように、電子回路の出力終端として検索された演算回路Ａについて、「ＯＵＴ１」の真ん中の要素で示される出力時間を「０」に設定するとともに、「ＴＤ＿ＯＵＴ」で示される出力時刻を「０」に設定する。なお、各演算回路の出力時間および出力時刻も同様に、初期値として「０」が設定されるものとする。

次に、出力時間算出部１４２は、電子回路の出力終端として検索された演算回路の入力元となる演算回路を検索する。例えば、図３に示すように、電子回路の出力終端として検索された演算回路Ａの入力元として、演算回路Ｂおよび演算回路Ｃを検索する。

続いて、出力時間算出部１４２は、電子回路の出力終端として検索された演算回路の入力元として検索された演算回路について出力時間の算出を行う。例えば、図４に示すように、演算回路Ａの入力元として検索された演算回路Ｂについて、演算回路Ａの出力時刻「０」と、演算回路Ａの「Ｌａｔｅｃｙ」で示される処理時間「４」とを足し合わせて、「ＯＵＴ１」の真ん中の要素で示される出力時間として「４」を設定し、この出力時間「４」を出力時刻に設定する（出力が１つのため）。同様に、図４に示すように、演算回路Ｃについて、「ＯＵＴ１」の真ん中の要素で示される出力時間として「４」を設定し、この出力時間「４」を出力時刻に設定する。

そして、出力時間算出部１４２は、上記の入力元として検索された演算回路の入力元となる演算回路を検索する。例えば、図５に示すように、演算回路Ｂの入力元として演算回路Ｄを検索する。

次に、出力時間算出部１４２は、演算回路Ｂおよび演算回路Ｃについて上記に説明したのと同様の手順で、例えば、図６に示すように、演算回路Ｂの入力元として検索された演算回路Ｄについて、演算回路Ｂの出力時刻「４」と、演算回路Ｂの「Ｌａｔｅｃｙ」で示される処理時間「８」とを足し合わせることにより、「ＯＵＴ１」の真ん中の要素で示される出力時間として「１２」を設定し、出力時間として算出された「１２」と、出力時刻の初期値「０」とを比較して、大きい方の「１２」を出力時刻に仮設定する（出力が２つのため）。

同様に、出力時間算出部１４２は、例えば、図７に示すように、演算回路Ｃの入力元として演算回路Ｄを検索する。そして、例えば、図８に示すように、演算回路Ｃの入力元として検索された演算回路Ｄについて、演算回路Ｃの出力時刻「４」と、演算回路Ｃの「Ｌａｔｅｃｙ」で示される処理時間「２」とを足し合わせることにより、「ＯＵＴ２」の真ん中の要素で示される出力時間として「６」を設定し、出力時間として算出された「６」と、仮設定されている出力時刻「１２」とを比較して、大きいほうの「１２」を出力時刻に設定する。

出力時間算出部１４２は、回路情報に基づいて、電子回路の出力終端から入力終端に向かって各演算回路の入出力を遡りつつ、上述してきた処理を実行し、各演算回路について出力時間および出力時刻の設定を行う（図９参照）。

入力時間算出部１４３は、出力時間算出部１４２により出力時間および出力時刻の設定が完了すると、入力終端となる演算回路を検索し、入力時刻および入力遅延時間を設定する。具体的に説明すると、入力時間算出部１４３は、入力終端として検索した演算回路のそれぞれについて、出力時刻と処理時間とを足し合わせて算出した数値を互いに比較して、大きい方の数値を入力時刻として各演算回路に設定する。さらに、小さい方の数値に対応する演算回路について、入力時刻から出力時刻および処理時間を差し引いた数値を入力遅延時間として設定する。

例えば、図１０に示すように、入力時間算出部１４３は、演算回路Ｚおよび演算回路Ｗを入力終端として検索すると、演算回路Ｚについて、「ＴＤ＿ＯＵＴ」で示される出力時刻「１２０」と、「Ｌａｔｅｃｙ」で示される処理時間「４」とを足し合わせて算出した「１２４」と、演算回路Ｗについて、同様に算出した「１０９」とを比較して、大きい方の数値「１２４」を「ＴＤ＿ＩＮ」で示される入力時刻として、演算回路Ｚおよび演算回路Ｗに設定する。さらに、小さい方の数値に対応する演算回路Ｚについて、入力時刻「１２４」から、出力時刻「１００」および処理時間「９」を差し引いた数値「１５」を、「ＩＮ１」および「ＩＮ２」の右端の要素で示される入力遅延時間として設定する。

遅延時間算出部１４４は、電子回路内の各演算回路について出力遅延時間を算出して設定する。具体的に説明すると、各演算回路について設定された出力時刻と出力時間との差を算出し、この差を出力遅延時間として設定する。

例えば、図１１に示すように、遅延時間算出部１４４は、電子回路の出力終端として検索された演算回路Ａについて、「ＴＤ＿ＯＵＴ」で示される出力時刻「０」から、「ＯＵＴ１」の真ん中の要素で示される出力時間「０」の差「０」を算出し、この差「０」を「ＯＵＴ１」の右端の要素で示される出力遅延時間として設定する。

次に、遅延時間算出部１４４は、例えば、図１２に示すように、演算回路Ａの入力元として検索された演算回路Ｂおよび演算回路Ｃのそれぞれについて、上述した演算回路Ａの場合と同様にして出力遅延時間「０」を算出し、「ＯＵＴ１」の右端の要素で示される出力遅延時間として設定する。

続いて、遅延時間算出部１４４は、例えば、図１３に示すように、演算回路Ｂおよび演算回路Ｃのそれぞれの入力元として検索された演算回路Ｄについて、上述した演算回路Ａの場合と同様にして、演算回路Ｂに対する出力遅延時間「０」、および演算回路Ｃに対する出力遅延時間「６」をそれぞれ算出し、「ＯＵＴ１」および「ＯＵＴ２」の右端の要素で示される出力遅延時間としてそれぞれ設定する。

遅延時間算出部１４４は、電子回路の出力終端から入力終端に向かって各演算回路の入出力を遡りつつ、演算回路の全てついて上述してきた処理を実行し、各演算回路の出力遅延時間を設定する（図１４参照）。

遅延回路挿入部１４５は、遅延時間算出部１４４により設定された出力遅延時間に基づいて、遅延回路を生成して演算回路間に挿入する。具体的に説明すると、遅延回路挿入部１４５は、出力遅延時間が発生している演算回路を検索して、例えば、図１３に示すように、出力遅延時間が発生している演算回路Ｄについて、「ＯＵＴ２」の右端に設定されている出力遅延時間（例えば、「６」）に対応する時間だけ遅延させるための遅延回路を生成し、生成した遅延回路を出力先である演算回路Ｃとの間に挿入する。

なお、電子回路の出力終端から入力終端に遡って、遅延時間算出部１４４により設定された各演算回路の出力遅延時間に基づいて、遅延回路挿入部１４５は、遅延回路を生成して演算回路間に挿入するので、例えば、図１５に示すように、電子回路内に配置された各演算回路の出力側よりも入力側に、演算回路間に発生した遅延時間を吸収するための遅延回路が挿入されることとなる。

遅延回路挿入最適化部１４６は、遅延回路挿入部１４５により挿入された遅延回路の挿入箇所および挿入量を最適化する。具体的に説明すると、遅延回路挿入最適化部１４６は、電子回路を出力終端から入力終端に遡ってトレースし、データを同期させる上で重複している遅延回路を削除して、削除された遅延回路分の遅延回路を先に特定された四則演算回路の出力側に挿入する。

例えば、図１６に示すように、演算回路Ａと演算回路Ｃとの間に挿入された遅延時間「２０」の遅延回路、および演算回路Ｂと演算回路Ｃとの間に挿入された遅延時間「１０」の遅延回路は、演算回路への同期を取る上で重複して挿入されているので、例えば、演算回路Ｂと演算回路Ｃとの間に挿入された遅延時間「１０」の遅延回路を削除して演算回路Ｃの出力側に挿入し、演算回路Ａと演算回路Ｃとの間に挿入された遅延回路を遅延時間「１０」の遅延回路に変更する。この最適化により、最適化された部分については、演算回路の消費量が変更前に比べて「１０」削減される。

また、例えば、図１７に示すようなサンプル回路についての遅延回路挿入結果について、遅延回路の挿入箇所および挿入量を最適化を実行すると、例えば、図１８に示すように、遅延回路の消費量を回路全体で「２５６」から「２１１」に削減される。

また、遅延回路を削除するための条件を一般化すると、出力終端から入力終端に向かって、演算回路間の入出力を遡っていった場合に、入力数が出力数よりも大きい、全ての入力元の遅延時間が０よりも大きい、かつ、出力遅延時間が全て０または全て０よりも大きいという条件を満たす演算回路が検索された場合には、検索された演算回路の入力側に挿入されている遅延回路が最適化できる可能性がある。

なお、遅延回路挿入最適化部１４６は、遅延回路の消費量が所定の条件を満足するまで（例えば、回路全体における遅延回路の消費量が所定の数値を下回るまで）、遅延回路の削除および遅延回路の出力側への挿入を再帰的に繰り返し実行するようにしてもよい。

結果レポート出力部１４７は、例えば、各演算回路の遅延時間、遅延回路の挿入箇所、回路全体のクリティカルパスおよび消費リソース量などを結果レポートして、出力部１２０から出力する。

［回路設計支援装置による処理（実施例１）］
次に、図１９を用いて、実施例１に係る回路設計支援装置による処理を説明する。図１９は、実施例１に係る回路設計支援装置の処理の流れを示すフロー図である。

例えば、入力部１１０を介して、装置管理者から回路設計支援処理の実行指示を受け付けると、同図に示すように、初期化部１４１は、回路属性データ１３１および回路接続データ１３２を記憶部１３０から読み込んで（ステップＳ１９０１）、電子回路全体の出力側から入力側に至る四則演算回路間の入出力関係、および四則演算回路による処理時間に関する情報を含んで構成された回路情報を生成し、後述する出力時間算出部１４２に送出する。

出力時間算出部１４２は、初期化部１４１から回路情報を受け付けると、この回路情報を用いて、各演算回路の出力時間および出力時刻の設定を実行する（ステップＳ１９０２）。

具体的に説明すると、出力時間算出部１４２は、電子回路の出力終端となる演算回路を検索し、出力時間および出力時刻を“０”に設定する。例えば、図２に示すように、電子回路の出力終端として検索された演算回路Ａについて、「ＯＵＴ１」の真ん中の要素で示される出力時間を「０」に設定するとともに、「ＴＤ＿ＯＵＴ」で示される出力時刻を「０」に設定する。なお、各演算回路の出力時間および出力時刻も同様に、初期値として「０」が設定されるものとする。

次に、出力時間算出部１４２は、電子回路の出力終端として検索された演算回路の入力元となる演算回路を検索する。例えば、図３に示すように、電子回路の出力終端として検索された演算回路Ａの入力元として、演算回路Ｂおよび演算回路Ｃを検索する。

続いて、出力時間算出部１４２は、電子回路の出力終端として検索された演算回路の入力元として検索された演算回路について出力時間の算出を行う。例えば、図４に示すように、演算回路Ａの入力元として検索された演算回路Ｂについて、演算回路Ａの出力時刻「０」と、演算回路Ａの「Ｌａｔｅｃｙ」で示される処理時間「４」とを足し合わせて、「ＯＵＴ１」の真ん中の要素で示される出力時間として「４」を設定し、この出力時間「４」を出力時刻に設定する（出力が１つのため）。同様に、図４に示すように、演算回路Ｃについて、「ＯＵＴ１」の真ん中の要素で示される出力時間として「４」を設定し、この出力時間「４」を出力時刻に設定する。

そして、出力時間算出部１４２は、上記の入力元として検索された演算回路の入力元となる演算回路を検索する。例えば、図５に示すように、演算回路Ｂの入力元として演算回路Ｄを検索する。

次に、出力時間算出部１４２は、演算回路Ｂおよび演算回路Ｃについて上記に説明したのと同様の手順で、例えば、図６に示すように、演算回路Ｂの入力元として検索された演算回路Ｄについて、演算回路Ｂの出力時刻「４」と、演算回路Ｂの「Ｌａｔｅｃｙ」で示される処理時間「８」とを足し合わせることにより、「ＯＵＴ１」の真ん中の要素で示される出力時間として「１２」を設定し、出力時間として算出された「１２」と、出力時刻の初期値「０」とを比較して、大きい方の「１２」を出力時刻に仮設定する（出力が２つのため）。

同様に、出力時間算出部１４２は、例えば、図７に示すように、演算回路Ｃの入力元として演算回路Ｄを検索する。そして、例えば、図８に示すように、演算回路Ｃの入力元として検索された演算回路Ｄについて、演算回路Ｃの出力時刻「４」と、演算回路Ｃの「Ｌａｔｅｃｙ」で示される処理時間「２」とを足し合わせることにより、「ＯＵＴ２」の真ん中の要素で示される出力時間として「６」を設定し、出力時間として算出された「６」と、仮設定されている出力時刻「１２」とを比較して、大きいほうの「１２」を出力時刻に設定する。

出力時間算出部１４２は、回路情報に基づいて、電子回路の出力終端から入力終端に向かって各演算回路の入出力を遡りつつ、上述してきた処理を実行し、各演算回路について出力時間および出力時刻の設定を行う（図９参照）。

出力時間算出部１４２により出力時間および出力時刻の設定が完了すると、入力時間算出部１４３は、入力終端となる演算回路を検索し、入力時刻および入力遅延時間を設定する（ステップＳ１９０３）。

具体的に説明すると、入力時間算出部１４３は、入力終端として検索した演算回路のそれぞれについて、出力時刻と処理時間とを足し合わせて算出した数値を互いに比較して、大きい方の数値を入力時刻として各演算回路に設定する。さらに、小さい方の数値に対応する演算回路について、入力時刻から出力時刻および処理時間を差し引いた数値を入力遅延時間として設定する。

例えば、図１０に示すように、入力時間算出部１４３は、演算回路Ｚおよび演算回路Ｗを入力終端として検索すると、演算回路Ｚについて、「ＴＤ＿ＯＵＴ」で示される出力時刻「１２０」と、「Ｌａｔｅｃｙ」で示される処理時間「４」とを足し合わせて算出した「１２４」と、演算回路Ｗについて、同様に算出した「１０９」とを比較して、大きい方の数値「１２４」を「ＴＤ＿ＩＮ」で示される入力時刻として、演算回路Ｚおよび演算回路Ｗに設定する。さらに、小さい方の数値に対応する演算回路Ｚについて、入力時刻「１２４」から、出力時刻「１００」および処理時間「９」を差し引いた数値「１５」を、「ＩＮ１」および「ＩＮ２」の右端の要素で示される入力遅延時間として設定する。

続いて、遅延時間算出部１４４は、電子回路内の各演算回路について出力遅延時間を算出して設定する（ステップＳ１９０４）。具体的に説明すると、各演算回路について設定された出力時刻と出力時間との差を算出し、この差を出力遅延時間として設定する。

例えば、図１１に示すように、遅延時間算出部１４４は、電子回路の出力終端として検索された演算回路Ａについて、「ＴＤ＿ＯＵＴ」で示される出力時刻「０」から、「ＯＵＴ１」の真ん中の要素で示される出力時間「０」の差「０」を算出し、この差「０」を「ＯＵＴ１」の右端の要素で示される出力遅延時間として設定する。

次に、遅延時間算出部１４４は、例えば、図１２に示すように、演算回路Ａの入力元として検索された演算回路Ｂおよび演算回路Ｃのそれぞれについて、上述した演算回路Ａの場合と同様にして出力遅延時間「０」を算出し、「ＯＵＴ１」の右端の要素で示される出力遅延時間として設定する。

続いて、遅延時間算出部１４４は、例えば、図１３に示すように、演算回路Ｂおよび演算回路Ｃのそれぞれの入力元として検索された演算回路Ｄについて、上述した演算回路Ａの場合と同様にして、演算回路Ｂに対する出力遅延時間「０」、および演算回路Ｃに対する出力遅延時間「６」をそれぞれ算出し、「ＯＵＴ１」および「ＯＵＴ２」の右端の要素で示される出力遅延時間としてそれぞれ設定する。

遅延時間算出部１４４は、電子回路の出力終端から入力終端に向かって各演算回路の入出力を遡りつつ、演算回路の全てついて上述してきた処理を実行し、各演算回路の出力遅延時間を設定する（図１４参照）。

遅延時間算出部１４４により設定された出力遅延時間の設定が完了すると、遅延回路挿入部１４５は、遅延回路を生成して演算回路間に挿入する（ステップＳ１９０５）。具体的に説明すると、遅延回路挿入部１４５は、出力遅延時間が発生している演算回路を検索して、例えば、図１３に示すように、出力遅延時間が発生している演算回路Ｄについて、「ＯＵＴ２」の右端に設定されている出力遅延時間（例えば、「６」）に対応する時間だけ遅延させるための遅延回路を生成し、生成した遅延回路を出力先である演算回路Ｃとの間に挿入する。

次に、遅延回路挿入最適化部１４６は、遅延回路挿入部１４５により挿入された遅延回路の挿入箇所および挿入量を最適化する（ステップＳ１９０６）。具体的に説明すると、遅延回路挿入最適化部１４６は、電子回路を出力終端から入力終端に遡ってトレースし、データを同期させる上で重複している遅延回路を削除して、削除された遅延回路分の遅延回路を先に特定された四則演算回路の出力側に挿入する。

例えば、図１６に示すように、演算回路Ａと演算回路Ｃとの間に挿入された遅延時間「２０」の遅延回路、および演算回路Ｂと演算回路Ｃとの間に挿入された遅延時間「１０」の遅延回路は、演算回路への同期を取る上で重複して挿入されているので、例えば、演算回路Ｂと演算回路Ｃとの間に挿入された遅延時間「１０」の遅延回路を削除して演算回路Ｃの出力側に挿入し、演算回路Ａと演算回路Ｃとの間に挿入された遅延回路を遅延時間「１０」の遅延回路に変更する。

そして、結果レポート出力部１４７は、例えば、各演算回路の遅延時間、遅延回路の挿入箇所、回路全体のクリティカルパスおよび消費リソース量などを結果レポートして、出力部１２０から出力する（ステップＳ１９０７）。

［実施例１による効果］
上述してきたように、実施例１によれば、演算回路の種別および処理時間の情報を含んだ回路属性データと、演算回路間の入出力関係を示す回路接続データとを記憶部１３０から読み込んで、電子回路全体の出力側から入力側に至る演算回路間の入出力関係、および演算回路による処理時間に関する情報を含んで構成された回路情報を生成し、生成された回路情報を出力側から入力側までトレースして演算回路間を接続する経路上に発生する遅延時間を算出し、種別の異なる複数の四則演算回路が出力側に配置されている四則演算回路を検索して、検索された演算回路と、検索された四則演算回路の出力側に配置されている演算回路の中で最大遅延時間が発生する経路上の演算回路以外の演算回路の各々との間に、最大遅延時間に同期させるための遅延回路を生成し、遅延回路の生成が完了された後に、演算回路の入力側に生成された遅延回路の中から、データを同期させる上で重複している遅延回路を削除して、削除された遅延回路分の遅延回路を先に特定された演算回路の出力側に挿入し、その結果レポートをユーザに出力して提供するので、従来人手で行われていた遅延回路の挿入位置決定を支援することができ、回路設計に要する時間を大幅に短縮することができるという効果を奏する。

また、実施例１によれば、データを同期させる上で重複している遅延回路を削除して、削除された遅延回路分の遅延回路を先に特定された演算回路の出力側に挿入する最適化を
行うので、遅延回路の使用量を削減することができるという効果を奏する。

また、実施例１によれば、例えば、図１５に示すように、電子回路内に配置された各演算回路の出力側よりも入力側に、演算回路間に発生した遅延時間を吸収するための遅延回路が挿入されることとなるので、入力データ処理のための準備時間を確保することができるという効果を奏する。

なお、上記の実施例１では、演算回路間に遅延回路を挿入後、遅延回路の挿入箇所等を最適化する場合を説明したが、本発明はこれに限定されるものではなく、例えば、遅延回路を挿入する最適な箇所を特定した後、その最適な箇所に遅延回路を挿入するようにしてもよい。

さて、これまで本発明に係る回路設計支援装置の一実施形態について実施例１を説明したが、本発明は上述した実施例以外にも、種々の異なる形態にて実施されてよいものである。そこで、以下では、本発明に係る回路設計支援プログラム、回路設計支援方法および回路設計支援装置の他の実施形態について説明する。

（１）装置構成等
図１に示した回路設計支援装置の各構成要素は機能概念的なものであり、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、回路設計支援装置の分散・統合の具体的形態は図示のものに限られず、例えば、出力時間算出部１４２と、遅延時間算出部１４４と、遅延回路挿入部１４５とを統合するなど、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散・統合して構成することができる。

（２）回路設計支援プログラム
また、上記の実施例１で説明した回路設計支援装置１００の各種の処理（例えば、図３〜図１８、図１９等参照）は、あらかじめ用意されたプログラムをパーソナルコンピュータやワークステーションなどのコンピュータシステムで実行することによって実現することができる。そこで、以下では、図２０を用いて、上記の実施例１と同様の機能を有する回路設計支援プログラムを実行するコンピュータの一例を説明する。図２０は、回路設計支援プログラムを実行するコンピュータを示す図である。

同図に示すように、回路設計支援装置としてコンピュータ２００は、入力部２１０、出力部２２０、ＨＤＤ２３０、ＲＡＭ２４０およびＣＰＵ２５０をバス３００で接続して構成される。

ここで、入力部２１０は、ユーザから各種データの入力を受け付ける。出力部２２０は、各種情報を表示する。ＨＤＤ２３０は、ＣＰＵ２５０による各種処理の実行に必要な情報を記憶する。ＲＡＭ２４０は、各種情報を一時的に記憶する。ＣＰＵ２５０は、各種演算処理を実行する。

そして、ＨＤＤ２３０には、図２０に示すように、上記の実施例１に示した回路設計支援装置１００の各処理部と同様の機能を発揮する回路設計支援プログラム２３１と、回路設計支援処理用データ２３２とがあらかじめ記憶されている。なお、この回路設計支援プログラム２３１を適宜分散させて、ネットワークを介して通信可能に接続された他のコンピュータの記憶部に記憶させておくこともできる。

そして、ＣＰＵ２５０が、この回路設計支援プログラム２３１をＨＤＤ２３０から読み出してＲＡＭ２４０に展開することにより、図２０に示すように、回路設計支援プログラム２３１は回路設計支援処理プロセス２４１として機能するようになる。そして、回路設計支援処理プロセス２４１は、回路設計支援処理用データ２３２等をＨＤＤ２３０から読み出して、ＲＡＭ２４０において自身に割り当てられた領域に展開し、この展開したデータ等に基づいて各種処理を実行する。なお、回路設計支援処理プロセス２４１は、図１に示した回路設計支援装置１００の制御部１４０（初期化部１４１、出力時間算出部１４２、入力時間算出部１４３、遅延時間算出部１４４、遅延回路挿入部１４５、遅延回路挿入最適化部１４６および結果レポート出力部１４７等）において実行される処理にそれぞれ対応する。

なお、上記した回路設計支援プログラム２３１については、必ずしも最初からＨＤＤ２３０に記憶させておく必要はなく、例えば、コンピュータ２００に挿入されるフレキシブルディスク（ＦＤ）、ＣＤ−ＲＯＭ、ＤＶＤディスク、光磁気ディスク、ＩＣカードなどの「可搬用の物理媒体」、さらには、公衆回線、インターネット、ＬＡＮ、ＷＡＮなどを介してコンピュータ２００に接続される「他のコンピュータ（またはサーバ）」などに各プログラムを記憶させておき、コンピュータ２００がこれらから各プログラムを読み出して実行するようにしてもよい。

（３）回路設計支援方法
上記の実施例１で説明した回路設計支援装置１００により、以下のような回路設計支援方法が実現される。

すなわち、各四則演算回路の種別および処理時間の情報を含んだ回路属性情報と、四則演算回路間の入出力関係を示す入出力関係情報とを記憶部から読み込んで、電子回路全体の出力側から入力側に至る四則演算回路間の入出力関係、および四則演算回路による処理時間に関する情報を含んで構成された回路情報を生成する回路情報生成ステップと（図１９のステップＳ１９０１等参照）、前記回路情報生成ステップにより生成された回路情報を出力側から入力側までトレースして四則演算回路間を接続する経路上に発生する遅延時間を算出し、種別の異なる複数の四則演算回路が出力側に配置されている四則演算回路を検索して、検索された四則演算回路と、検索された四則演算回路の出力側に配置されている四則演算回路の中で最大遅延時間が発生する経路上の四則演算回路以外の四則演算回路の各々との間に、前記最大遅延時間に同期させるための遅延回路を生成する遅延回路生成ステップと（図１９のステップＳ１９０２〜ステップＳ１９０５等参照）、前記遅延回路生成ステップにより生成された遅延回路の生成が完了された後に、出力数よりも入力数が多い四則演算回路を特定し、特定された四則演算回路の入力側に生成された遅延回路の中から、データを同期させる上で重複している遅延回路を削除して、削除された遅延回路分の遅延回路を先に特定された四則演算回路の出力側に挿入する遅延回路削除ステップと（図１９のステップＳ１９０６等参照）、を含んだ回路設計支援方法を実現する。

以上の実施例を含む実施形態に関し、さらに以下の付記を開示する。

（付記１）複数の四則演算回路を配置して構成される電子回路の回路設計を支援するための処理をコンピュータに実行させる回路設計支援プログラムであって、
各四則演算回路の種別および処理時間の情報を含んだ回路属性情報と、四則演算回路間の入出力関係を示す入出力関係情報とを記憶部から読み込んで、電子回路全体の出力側から入力側に至る四則演算回路間の入出力関係、および四則演算回路による処理時間に関する情報を含んで構成された回路情報を生成する回路情報生成手順と、
前記回路情報生成手順により生成された回路情報を出力側から入力側までトレースして四則演算回路間を接続する経路上に発生する前記処理時間に基づく遅延時間を算出し、種別の異なる複数の四則演算回路が出力側に配置されている四則演算回路を検索して、検索された四則演算回路と、検索された四則演算回路の出力側に配置されている四則演算回路の中で最大遅延時間が発生する経路上の四則演算回路以外の四則演算回路の各々との間に、前記最大遅延時間に同期させるための遅延回路を生成する遅延回路生成手順と、
前記遅延回路生成手順により生成された遅延回路の生成が完了された後に、出力数よりも入力数が多い四則演算回路を特定し、特定された四則演算回路の入力側に生成された遅延回路の中から、データを同期させる上で重複している遅延回路を削除して、削除された遅延回路分の遅延回路を先に特定された四則演算回路の出力側に挿入する遅延回路削除手順と、
をコンピュータに実行させることを特徴とする回路設計支援プログラム。

（付記２）前記遅延回路生成手順は、電子回路全体における出力側よりも入力側に、前記最大遅延時間に同期させるための遅延回路を生成することを特徴とする付記１に記載の回路設計支援プログラム。

（付記３）前記遅延回路削除手順は、遅延回路の消費量が所定の条件を満足するまで、遅延回路の削除および遅延回路の出力側への挿入を再帰的に繰り返し実行することを特徴とする付記１に記載の回路設計支援プログラム。

（付記４）複数の四則演算回路を配置して構成される電子回路の回路設計を支援する回路設計支援方法であって、
各四則演算回路の種別および処理時間の情報を含んだ回路属性情報と、四則演算回路間の入出力関係を示す入出力関係情報とを記憶部から読み込んで、電子回路全体の出力側から入力側に至る四則演算回路間の入出力関係、および四則演算回路による処理時間に関する情報を含んで構成された回路情報を生成する回路情報生成ステップと、
前記回路情報生成ステップにより生成された回路情報を出力側から入力側までトレースして四則演算回路間を接続する経路上に発生する前記処理時間に基づく遅延時間を算出し、種別の異なる複数の四則演算回路が出力側に配置されている四則演算回路を検索して、検索された四則演算回路と、検索された四則演算回路の出力側に配置されている四則演算回路の中で最大遅延時間が発生する経路上の四則演算回路以外の四則演算回路の各々との間に、前記最大遅延時間に同期させるための遅延回路を生成する遅延回路生成ステップと、
前記遅延回路生成ステップにより生成された遅延回路の生成が完了された後に、出力数よりも入力数が多い四則演算回路を特定し、特定された四則演算回路の入力側に生成された遅延回路の中から、データを同期させる上で重複している遅延回路を削除して、削除された遅延回路分の遅延回路を先に特定された四則演算回路の出力側に挿入する遅延回路削除ステップと、
を含んだことを特徴とする回路設計支援方法。

（付記５）前記遅延回路生成ステップは、電子回路全体における出力側よりも入力側に、前記最大遅延時間に同期させるための遅延回路を生成することを特徴とする付記４に記載の回路設計支援方法。

（付記６）前記遅延回路削除ステップは、遅延回路の消費量が所定の条件を満足するまで、遅延回路の削除および遅延回路の出力側への挿入を再帰的に繰り返し実行することを特徴とする付記４に記載の回路設計支援方法。

（付記７）複数の四則演算回路を配置して構成される電子回路の回路設計を支援する回路設計支援装置であって、
各四則演算回路の種別および処理時間の情報を含んだ回路属性情報と、四則演算回路間の入出力関係を示す入出力関係情報とを記憶部から読み込んで、電子回路全体の出力側から入力側に至る四則演算回路間の入出力関係、および四則演算回路による処理時間に関する情報を含んで構成された回路情報を生成する回路情報生成部と、
前記回路情報生成部により生成された回路情報を出力側から入力側までトレースして四則演算回路間を接続する経路上に発生する前記処理時間に基づく遅延時間を算出し、種別の異なる複数の四則演算回路が出力側に配置されている四則演算回路を検索して、検索された四則演算回路と、検索された四則演算回路の出力側に配置されている四則演算回路の中で最大遅延時間が発生する経路上の四則演算回路以外の四則演算回路の各々との間に、前記最大遅延時間に同期させるための遅延回路を生成する遅延回路生成部と、
前記遅延回路生成部により生成された遅延回路の生成が完了された後に、出力数よりも入力数が多い四則演算回路を特定し、特定された四則演算回路の入力側に生成された遅延回路の中から、データを同期させる上で重複している遅延回路を削除して、削除された遅延回路分の遅延回路を先に特定された四則演算回路の出力側に挿入する遅延回路削除部と、
を備えたことを特徴とする回路設計支援装置。

（付記８）前記遅延回路生成部は、電子回路全体における出力側よりも入力側に、前記最大遅延時間に同期させるための遅延回路を生成することを特徴とする付記７に記載の回路設計支援装置。

（付記９）前記遅延回路削除部は、遅延回路の消費量が所定の条件を満足するまで、遅延回路の削除および遅延回路の出力側への挿入を再帰的に繰り返し実行することを特徴とする付記７に記載の回路設計支援装置。

以上のように、本発明に係る回路設計支援プログラム、回路設計支援方法および回路設計支援装置は、複数の四則演算回路を配置して構成される電子回路の回路設計を支援するための処理をコンピュータに実行させる場合等に有用であり、特に、回路設計に要する時間を大幅に短縮することに適する。

実施例１に係る回路設計支援装置の構成を示すブロック図である。 実施例１に係る出力時間算出部の処理を説明するための図である。 実施例１に係る出力時間算出部の処理を説明するための図である。 実施例１に係る出力時間算出部の処理を説明するための図である。 実施例１に係る出力時間算出部の処理を説明するための図である。 実施例１に係る出力時間算出部の処理を説明するための図である。 実施例１に係る出力時間算出部の処理を説明するための図である。 実施例１に係る出力時間算出部の処理を説明するための図である。 実施例１に係る出力時間算出部の処理を説明するための図である。 実施例１に係る入力時間算出部による処理を説明するための図である。 実施例１に係る遅延時間算出部による処理を説明するための図である。 実施例１に係る遅延時間算出部による処理を説明するための図である。 実施例１に係る遅延時間算出部による処理を説明するための図である。 実施例１に係る遅延時間算出部による処理を説明するための図である。 実施例１に係る遅延回路挿入部による処理を説明するための図である。 実施例１に係る遅延回路挿入最適化部による処理を説明するための図である。 実施例１に係るサンプル回路についての遅延回路挿入結果を示す図である。 実施例１に係るサンプル回路についての遅延回路挿入最適化結果を示す図である。 実施例１に係る回路設計支援装置の処理の流れを示すフロー図である。 回路設計支援プログラムを実行するコンピュータを示す図である。

符号の説明

１００ 回路設計支援装置
１１０ 入力部
１２０ 出力部
１３０ 記憶部
１３１ 回路属性データ
１３２ 回路接続データ
１４０ 制御部
１４１ 初期化部
１４２ 出力時間算出部
１４３ 入力時間算出部
１４４ 遅延時間算出部
１４５ 遅延回路挿入部
１４６ 遅延回路挿入最適化部
１４７ 結果レポート出力部
２００ コンピュータ（回路設計支援装置）
２１０ 入力部
２２０ 出力部
２３０ ＨＤＤ（Hard Disk Drive）
２３１ 回路設計支援プログラム
２３２ 回路設計支援処理用データ
２４０ ＲＡＭ（Random Access Memory）
２４１ 回路設計支援処理プロセス
２５０ ＣＰＵ（Central Processing Unit）
３００ バス

Claims (4)

1. 複数の四則演算回路を配置して構成される電子回路の回路設計を支援するための処理をコンピュータに実行させる回路設計支援プログラムであって、
   各四則演算回路の種別および処理時間の情報を含んだ回路属性情報と、四則演算回路間の入出力関係を示す入出力関係情報とを記憶部から読み込んで、電子回路全体の出力側から入力側に至る四則演算回路間の入出力関係、および四則演算回路による処理時間に関する情報を含んで構成された回路情報を生成する回路情報生成手順と、
   前記回路情報生成手順により生成された回路情報を出力側から入力側までトレースして四則演算回路間を接続する経路上に発生する前記処理時間に基づく遅延時間を算出し、種別の異なる複数の四則演算回路が出力側に配置されている四則演算回路を検索して、検索された四則演算回路と、検索された四則演算回路の出力側に配置されている四則演算回路の中で最大遅延時間が発生する経路上の四則演算回路以外の四則演算回路の各々との間に、前記最大遅延時間に同期させるための遅延回路を生成する遅延回路生成手順と、
   前記遅延回路生成手順により生成された遅延回路の生成が完了された後に、出力数よりも入力数が多い四則演算回路を特定し、特定された四則演算回路の入力側に生成された遅延回路の中から、データを同期させる上で重複している遅延回路を削除して、削除された遅延回路分の遅延回路を先に特定された四則演算回路の出力側に挿入する遅延回路削除手順と、
   をコンピュータに実行させることを特徴とする回路設計支援プログラム。
2. 前記遅延回路生成手順は、電子回路全体における出力側よりも入力側に、前記最大遅延時間に同期させるための遅延回路を生成することを特徴とする請求項１に記載の回路設計支援プログラム。
3. 複数の四則演算回路を配置して構成される電子回路の回路設計を支援する回路設計支援方法であって、
   各四則演算回路の種別および処理時間の情報を含んだ回路属性情報と、四則演算回路間の入出力関係を示す入出力関係情報とを記憶部から読み込んで、電子回路全体の出力側から入力側に至る四則演算回路間の入出力関係、および四則演算回路による処理時間に関する情報を含んで構成された回路情報を生成する回路情報生成ステップと、
   前記回路情報生成ステップにより生成された回路情報を出力側から入力側までトレースして四則演算回路間を接続する経路上に発生する前記処理時間に基づく遅延時間を算出し、種別の異なる複数の四則演算回路が出力側に配置されている四則演算回路を検索して、検索された四則演算回路と、検索された四則演算回路の出力側に配置されている四則演算回路の中で最大遅延時間が発生する経路上の四則演算回路以外の四則演算回路の各々との間に、前記最大遅延時間に同期させるための遅延回路を生成する遅延回路生成ステップと、
   前記遅延回路生成ステップにより生成された遅延回路の生成が完了された後に、出力数よりも入力数が多い四則演算回路を特定し、特定された四則演算回路の入力側に生成された遅延回路の中から、データを同期させる上で重複している遅延回路を削除して、削除された遅延回路分の遅延回路を先に特定された四則演算回路の出力側に挿入する遅延回路削除ステップと、
   を含んだことを特徴とする回路設計支援方法。
4. 複数の四則演算回路を配置して構成される電子回路の回路設計を支援する回路設計支援装置であって、
   各四則演算回路の種別および処理時間の情報を含んだ回路属性情報と、四則演算回路間の入出力関係を示す入出力関係情報とを記憶部から読み込んで、電子回路全体の出力側から入力側に至る四則演算回路間の入出力関係、および四則演算回路による処理時間に関する情報を含んで構成された回路情報を生成する回路情報生成部と、
   前記回路情報生成部により生成された回路情報を出力側から入力側までトレースして四則演算回路間を接続する経路上に発生する前記処理時間に基づく遅延時間を算出し、種別の異なる複数の四則演算回路が出力側に配置されている四則演算回路を検索して、検索された四則演算回路と、検索された四則演算回路の出力側に配置されている四則演算回路の中で最大遅延時間が発生する経路上の四則演算回路以外の四則演算回路の各々との間に、前記最大遅延時間に同期させるための遅延回路を生成する遅延回路生成部と、
   前記遅延回路生成部により生成された遅延回路の生成が完了された後に、出力数よりも入力数が多い四則演算回路を特定し、特定された四則演算回路の入力側に生成された遅延回路の中から、データを同期させる上で重複している遅延回路を削除して、削除された遅延回路分の遅延回路を先に特定された四則演算回路の出力側に挿入する遅延回路削除部と、
   を備えたことを特徴とする回路設計支援装置。

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