JP4974009B2 - Electronic components - Google Patents

Electronic components Download PDF

Info

Publication number
JP4974009B2
JP4974009B2 JP2008032503A JP2008032503A JP4974009B2 JP 4974009 B2 JP4974009 B2 JP 4974009B2 JP 2008032503 A JP2008032503 A JP 2008032503A JP 2008032503 A JP2008032503 A JP 2008032503A JP 4974009 B2 JP4974009 B2 JP 4974009B2
Authority
JP
Japan
Prior art keywords
electronic component
terminal block
terminal
electrode pattern
converter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2008032503A
Other languages
Japanese (ja)
Other versions
JP2009194111A (en
Inventor
徹 梅野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Metals Ltd
Original Assignee
Hitachi Metals Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Metals Ltd filed Critical Hitachi Metals Ltd
Priority to JP2008032503A priority Critical patent/JP4974009B2/en
Publication of JP2009194111A publication Critical patent/JP2009194111A/en
Application granted granted Critical
Publication of JP4974009B2 publication Critical patent/JP4974009B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Abstract

<P>PROBLEM TO BE SOLVED: To provide an electronic component that has, especially, high conversion efficiency and high output-voltage accuracy while having high productivity regarding an electronic component such as a DC-DC converter formed by mounting a component to a multilayer substrate. <P>SOLUTION: The electronic component 100 includes the multilayer substrate 10 consisting of a ferrite magnetic material, an inductor built in the multilayer substrate 10, a circuit component 30 mounted to the multilayer substrate 10, and a terminal block 40 mounted to the multilayer substrate 10. The base material of the terminal block 40 uses a nonmagnetic material such as a glass epoxy substrate. <P>COPYRIGHT: (C)2009,JPO&amp;INPIT

Description

本発明は、積層基板に回路部品を実装してなるＤＣ‐ＤＣコンバータなどの電子部品に係り、特に変換効率や出力電圧精度が高く、且つ生産性も高いものに関する。   The present invention relates to an electronic component such as a DC-DC converter in which circuit components are mounted on a multilayer substrate, and particularly relates to a device having high conversion efficiency, high output voltage accuracy, and high productivity.

携帯型の各種電子機器（携帯電話、携帯情報端末ＰＤＡやノート型コンピュータ、ＤＶＤ、ＣＤ、ＭＤプレイヤー、デジタルカメラ、ビデオカメラ等）は、電源としてＬｉイオン電池などを用いるものが多く、電源電圧を所定の動作電圧に変換する電子部品としてＤＣ−ＤＣコンバータを備えている。１個の電池から、多様化した何種類もの電源を効率良く作り出せるからである。以下、電子部品としてＤＣ−ＤＣコンバータを例にとる。   Many portable electronic devices (such as mobile phones, personal digital assistants PDAs, notebook computers, DVDs, CDs, MD players, digital cameras, video cameras, etc.) use Li-ion batteries as the power source. A DC-DC converter is provided as an electronic component for converting to a predetermined operating voltage. This is because various types of power sources can be efficiently produced from one battery. Hereinafter, a DC-DC converter is taken as an example of the electronic component.

ＤＣ−ＤＣコンバータは、スイッチング素子、制御回路を含む半導体集積回路素子（能動素子）と抵抗、インダクタ、コンデンサなどの受動素子を、接続線路が形成されたプリント基板等の上にディスクリートな回路部品として搭載するのが一般的であった。
しかし、電子機器の小型化に伴って、ＤＣ−ＤＣコンバータの容積を低減することが要請されていた。 A DC-DC converter includes a semiconductor integrated circuit element (active element) including a switching element and a control circuit, and passive elements such as a resistor, an inductor, and a capacitor as discrete circuit components on a printed circuit board or the like on which connection lines are formed. It was common to install.
However, it has been requested to reduce the volume of the DC-DC converter as the electronic equipment is miniaturized.

要請に応え、磁性体であるフェライトを用いたセラミックスでなる積層基板にインダクタを内蔵し、積層基板上に回路部品を搭載した、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）方式の端子構造を有するＤＣ−ＤＣコンバータが提案されている（特許文献１）。
図２０に特許文献１記載のＤＣ−ＤＣコンバータを示す。半導体集積回路２０６やコンデンサ又は抵抗２０７などの回路部品を搭載するための第１の外部電極２１１ａが上面に形成され且つ第１の外部電極２１１ａからの配線を行なうための第１の導体パターン２０９ａが内部に形成された、絶縁性材料による第１の配線層２０１と、第１の配線層２０１より下側に設けられ且つインダクタ用のコイルを構成するためのコイル導体パターン２０８が内部に形成された、磁性体材料によるコイル層２０３と、コイル層３より下側に設けられ第２の外部電極２１１ｂが底面に形成され且つ第２の外部電極２１１ｂへの配線を行なうための第２の導体パターン２０９ｂが内部に構成された絶縁性材料による第２の配線層２０５とを有する。
そして、第１の配線層２０１の少なくとも一部とコイル層２０３と第２の配線層２０５の少なくとも一部とを貫き、第１の導体パターン２０９ａ並びに第２の導体パターン２０９ｂと接続され且つ導電体が充填されたヴィアホール２１０が、積層基板内部の外周部分に形成される。ヴィアホール２１０は、積層基板を貫通する長いものであった。 In response to a request, a DC-DC converter having an LGA (Land Grid Array) type terminal structure in which an inductor is built in a multilayer substrate made of ceramics using a magnetic ferrite and a circuit component is mounted on the multilayer substrate. It has been proposed (Patent Document 1).
FIG. 20 shows a DC-DC converter described in Patent Document 1. A first external electrode 211a for mounting circuit components such as a semiconductor integrated circuit 206 and a capacitor or resistor 207 is formed on the upper surface, and a first conductor pattern 209a for wiring from the first external electrode 211a is provided. A first wiring layer 201 made of an insulating material and a coil conductor pattern 208 provided below the first wiring layer 201 and constituting an inductor coil are formed inside. A coil layer 203 made of a magnetic material, and a second conductor pattern 209b provided below the coil layer 3 and having a second external electrode 211b formed on the bottom surface and for wiring to the second external electrode 211b. Has a second wiring layer 205 made of an insulating material formed inside.
Then, it passes through at least a part of the first wiring layer 201, the coil layer 203, and at least a part of the second wiring layer 205, is connected to the first conductor pattern 209a and the second conductor pattern 209b, and is a conductor. A via hole 210 filled with is formed in the outer peripheral portion inside the laminated substrate. The via hole 210 was long and penetrated the laminated substrate.

ＤＣ‐ＤＣコンバータの小型化等のために、スイッチング周波数は益々高くなり、現在では１〜３ＭＨｚの周波数でスイッチングされるものが用いられている。
またＣＰＵなどの半導体装置に対しては、高速化並びに高機能化とともに動作電圧の低下並びに高電流化が進み、ＤＣ‐ＤＣコンバータの出力も、低電圧化並びに高電流化が要求されている。
しかし動作電圧が低下すると、半導体装置はＤＣ‐ＤＣコンバータの出力電圧の変動（リップル）の影響を受けやすくなる。これを防ぐため、スイッチング周波数を更に４〜１０ ＭＨｚ程度に高めたものも提案されている。
特開２００５−１８３８９０号 Due to the miniaturization of DC-DC converters, the switching frequency is increasing, and what is switched at a frequency of 1 to 3 MHz is currently used.
For semiconductor devices such as CPUs, a reduction in operating voltage and an increase in current have progressed along with higher speed and higher functionality, and the output of a DC-DC converter is also required to have a lower voltage and higher current.
However, when the operating voltage decreases, the semiconductor device becomes susceptible to fluctuations (ripples) in the output voltage of the DC-DC converter. In order to prevent this, a switching frequency further increased to about 4 to 10 MHz has been proposed.
JP 2005-183890 A

図１４は降圧型のＤＣ‐ＤＣコンバータの回路図である。これを用いてＤＣ‐ＤＣコンバータの動作を概説する。
直流電圧ＶＩＮを交流（パルス）電圧に変換するために、２つのＭＯＳトランジスタＱ１，Ｑ２を交互にＯＮ／ＯＦＦしてスイッチング動作を制御する制御回路において、出力電圧ＶＯＵＴと基準電圧Ｖｒとが、誤差増幅器で比較され、誤差電圧（＝ＶＯＵＴ−Ｖｒ）によってパルス幅変調器ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）により制御され、一定値の直流の出力電圧ＶＯＵＴが得られる。
より詳しく述べると、スイッチング素子（ＭＯＳトランジスタＱ１，Ｑ２）を、パルス幅変調器ＰＷＭからの制御信号に基づいてスイッチングし、直流の入力電圧（電池）を出力電圧ＶＯＵＴ［＝Ｔｏｎ／（Ｔｏｎ＋Ｔｏｆｆ）×ＶＩＮ（Ｔｏｎ＝トランジスタＱ１のオン時間＝トランジスタＱ２のオフ時間、Ｔｏｆｆ＝トランジスタＱ１のオフ時間＝トランジスタＱ２のオン時間であり、Ｔｏｎ／（Ｔｏｎ＋Ｔｏｆｆ）はデューティ比）〕に降圧する。入力電圧が変動してもデューティ比を調整し、一定の直流出力電圧ＶＯＵＴを安定的に出力できる。 FIG. 14 is a circuit diagram of a step-down DC-DC converter. Using this, the operation of the DC-DC converter will be outlined.
In the control circuit for controlling the switching operation by alternately turning on and off the two MOS transistors Q1 and Q2 in order to convert the DC voltage VIN into the AC (pulse) voltage, the output voltage VOUT and the reference voltage Vr are error signals. The signals are compared by an amplifier, and controlled by a pulse width modulator PWM (Pulse Width Modulation) by an error voltage (= VOUT−Vr) to obtain a DC output voltage VOUT having a constant value.
More specifically, the switching elements (MOS transistors Q1, Q2) are switched based on a control signal from the pulse width modulator PWM, and the DC input voltage (battery) is changed to the output voltage VOUT [= Ton / (Ton + Toff) × VIN (Ton = on time of transistor Q1 = off time of transistor Q2, Toff = off time of transistor Q1 = on time of transistor Q2, and Ton / (Ton + Toff) is a duty ratio)]. Even if the input voltage fluctuates, the duty ratio is adjusted, and a constant DC output voltage VOUT can be stably output.

直流電圧を出力するためのフィルタ回路（平滑回路）は、電流エネルギの蓄積と放出を行なう出力インダクタＬｏｕｔと、電圧エネルギの蓄積と放出を行なう出力コンデンサＣｏｕｔのＬＣ回路で成る。
ＭＯＳトランジスタＱ１がＯＦＦ状態で定常状態にあるものとする。このような定常状態においてＭＯＳトランジスタＱ１がＯＮすると、ＭＯＳトランジスタＱ１を介して入力電圧ＶＩＮ（電池）から出力インダクタＬｏｕｔへと電流が流れ、出力インダクタＬｏｕｔの負荷抵抗Ｒ側の電圧は、出力コンデンサＣｏｕｔによって平滑化されて負荷抵抗Ｒに印加される。この際、ＭＯＳトランジスタＱ１のＯＮ期間には、出力インダクタＬｏｕｔに、その電流に応じたエネルギが蓄積される。
その後、ＭＯＳトランジスタＱ１がＯＦＦすると、出力インダクタＬｏｕｔの両端に起電力が発生し、この起電力によって維持される電流がＭＯＳトランジスタＱ２を通じて転流して、ＯＮ期間に蓄積されたエネルギが負荷抵抗Ｒに供給される。
以上の動作を繰り返すことにより、負荷抵抗Ｒの両端にはＭＯＳトランジスタＱ１のデューティ比に応じた電圧が出力される。直流の入力電圧（電池）および負荷の変動によらずに一定の出力電圧が維持される。 A filter circuit (smoothing circuit) for outputting a DC voltage is composed of an LC circuit including an output inductor Lout that stores and discharges current energy and an output capacitor Cout that stores and discharges voltage energy.
It is assumed that the MOS transistor Q1 is in the steady state with the OFF state. When the MOS transistor Q1 is turned on in such a steady state, a current flows from the input voltage VIN (battery) to the output inductor Lout via the MOS transistor Q1, and the voltage on the load resistance R side of the output inductor Lout is the output capacitor Cout. And is applied to the load resistance R. At this time, during the ON period of the MOS transistor Q1, energy corresponding to the current is accumulated in the output inductor Lout.
Thereafter, when the MOS transistor Q1 is turned off, an electromotive force is generated at both ends of the output inductor Lout, and a current maintained by the electromotive force is commutated through the MOS transistor Q2, and the energy accumulated during the ON period is applied to the load resistor R. Supplied.
By repeating the above operation, a voltage corresponding to the duty ratio of the MOS transistor Q1 is output across the load resistor R. A constant output voltage is maintained regardless of fluctuations in the DC input voltage (battery) and load.

高周波化により、従来のＤＣ‐ＤＣコンバータにおいて、変換効率や安定性（出力電圧精度）は低下していた。特許文献１記載の様なＬＧＡ方式のＤＣ‐ＤＣコンバータを試作したところ、変換効率が７５％程度だった。また、出力電圧精度も充分ではなかった。例えば、無負荷時に１．４５５Ｖに設定しても、６５０ｍＡの負荷を取ると１．４３７Ｖにまで低下した。且つ、出力電圧は発振気味で不安定であった。
しかし、変換効率や出力電圧精度が低い原因は、解明されてなかったのが実情である。ＬＧＡ方式のＤＣ‐ＤＣコンバータでは、止むを得ぬとされていた。 The conversion efficiency and stability (output voltage accuracy) have been reduced in the conventional DC-DC converter due to higher frequency. A prototype LGA type DC-DC converter described in Patent Document 1 was found to have a conversion efficiency of about 75%. Also, the output voltage accuracy was not sufficient. For example, even if it was set to 1.455 V at no load, it dropped to 1.437 V when a load of 650 mA was taken. Also, the output voltage was unstable and unstable.
However, the fact that the conversion efficiency and output voltage accuracy are low has not been elucidated. In the LGA type DC-DC converter, it was unavoidable.

そこで、本発明は、積層基板に部品を実装してなるＤＣ‐ＤＣコンバータなどの電子部品に係り、特に変換効率や出力電圧精度が高く、且つ生産性も高いものの提供を目的とする。 Therefore, the present invention relates to an electronic component such as a DC-DC converter in which components are mounted on a multilayer substrate, and particularly has an object to provide high conversion efficiency, high output voltage accuracy, and high productivity.

本発明は、フェライト磁性体材料からなりインダクタを内蔵するフェライト積層基板に、前記インダクタと接続する半導体集積回路と、複数の端子が形成された非磁性体材料からなる端子台を備えた電子部品であって、前記フェライト積層基板には前記端子台の端子と前記半導体集積回路とを接続する複数の接続線路を備え、前記接続線路は、前記フェライト積層基板の第一面の面上に設けられた第１電極パターンと、前記フェライト積層基板の内層であって前記第一面の近傍に形成されヴィアホールを介して前記第１電極パターンと接続された第２電極パターンと、前記第２電極パターンと他のヴィアホールを介して接続された第３電極パターンを備え、前記第１電極パターンに前記半導体集積回路を接続し、前記第３電極パターンに前記端子台に形成された端子が接続されたことを特徴とする電子部品である。 The present invention relates to an electronic component comprising a ferrite laminated substrate made of a ferrite magnetic material and having a built-in inductor, a semiconductor integrated circuit connected to the inductor, and a terminal block made of a nonmagnetic material formed with a plurality of terminals. The ferrite multilayer substrate includes a plurality of connection lines that connect the terminals of the terminal block and the semiconductor integrated circuit, and the connection lines are provided on the first surface of the ferrite multilayer substrate. A first electrode pattern; a second electrode pattern which is an inner layer of the ferrite laminated substrate and is formed in the vicinity of the first surface and connected to the first electrode pattern through a via hole; and the second electrode pattern a third electrode pattern which is connected through another via hole, and connecting the semiconductor integrated circuit to the first electrode pattern, the said third electrode pattern An electronic component, wherein a child board to the formed terminal connected.

本発明において、更に、前記積層基板と前記端子台とで囲まれた空間に搭載された回路部品が樹脂で被覆されていることが好ましい。 In the present invention, it is preferable that a circuit component mounted in a space surrounded by the laminated substrate and the terminal block is further covered with a resin.

本発明において、前記端子台は基材をガラスエポキシ基板とする両面プリント配線板であって、その一方の面の電極パターンが前記第３電極パターンと接続し、他方の面の電極パターンは回路基板への実装に用いられ、前記電極パターンどうしがヴィアホールで接続されてなるのが好ましい。
また、前記半導体集積回路と前記インダクタによりＤＣ−ＤＣコンバータを構成するのも好ましい。 In this invention, the said terminal block is a double-sided printed wiring board which uses a base material as a glass epoxy board | substrate, The electrode pattern of the one surface is connected with the said 3rd electrode pattern, The electrode pattern of the other surface is a circuit board. Preferably, the electrode patterns are connected to each other by via holes.
It is also preferable that a DC-DC converter is constituted by the semiconductor integrated circuit and the inductor.

本発明者は、変換効率や出力電圧精度の低下する原因を究明した。その結果、従来のＤＣ‐ＤＣコンバータにおいて、ＬＧＡ方式であるがゆえに、長いヴィアホール２１０ａ，２１０ｂにより回路部品２０６，２０７を接続する為に、寄生インダクタンスが形成され、損失を発生するのみならず、基準電圧をも不安定にすることを見出した。   The inventor has investigated the cause of the decrease in conversion efficiency and output voltage accuracy. As a result, in the conventional DC-DC converter, because of the LGA method, in order to connect the circuit components 206 and 207 by the long via holes 210a and 210b, a parasitic inductance is formed, which causes a loss. It was found that the reference voltage is also unstable.

ＤＣ‐ＤＣコンバータの理想的な回路構成は、前述の図１４であるが、従来のＤＣ‐ＤＣコンバータでは、寄生インダクタンスが無視できなくなり図１５のような回路となる。寄生インダクタンスは、回路素子の接続線路（配線パターンやヴィアホールなど）が成因とり、ＭＯＳトランジスタＱ１，Ｑ２のパワーラインや、誤差増幅器の基準電圧とグランドとの間（信号ライン）に発生する。   The ideal circuit configuration of the DC-DC converter is the above-described FIG. 14, but in the conventional DC-DC converter, the parasitic inductance cannot be ignored and the circuit as shown in FIG. 15 is obtained. The parasitic inductance is caused by the connection lines (wiring patterns, via holes, etc.) of the circuit elements, and is generated between the power lines of the MOS transistors Q1 and Q2 and between the reference voltage of the error amplifier and the ground (signal line).

図１５に示す降圧型ＤＣ‐ＤＣコンバータにおいて、ＭＯＳトランジスタＱ１のパワーラインであるソース側に、寄生インダクタンスＬ１が直列に接続されると、ＭＯＳトランジスタＱ１がターンオンするとき，Ｌ１に急激に電流が流れるためＱ１のソース電圧が低下する。このためターンオン時のＱ１のオン抵抗を十分下げることができずターンオン損失が大きくなり，変換効率が低下する。
また、寄生インダクタンスＬ１に蓄積された電磁エネルギは、ＭＯＳトランジスタＱ１がＯＦＦのとき、逃げ場を失って輻射ノイズとして散逸する。それによる損失も有る。寄生インダクタンスＬ２に蓄積された電磁エネルギについても同様である。
これらの損失は、ＯＮ／ＯＦＦ制御の高周波化によって増大するため、高周波化によって出力インダクタや出力コンデンサを小さくし、装置の小型化・軽量化を図る上で大きな問題となる。 In the step-down DC-DC converter shown in FIG. 15, when a parasitic inductance L1 is connected in series to the source side which is the power line of the MOS transistor Q1, a current flows suddenly through L1 when the MOS transistor Q1 is turned on. Therefore, the source voltage of Q1 decreases. For this reason, the on-resistance of Q1 at the time of turn-on cannot be sufficiently lowered, the turn-on loss becomes large, and the conversion efficiency is lowered.
Further, the electromagnetic energy accumulated in the parasitic inductance L1 loses its escape and dissipates as radiation noise when the MOS transistor Q1 is OFF. There is also a loss. The same applies to the electromagnetic energy accumulated in the parasitic inductance L2.
Since these losses increase with higher frequency of ON / OFF control, the output inductor and the output capacitor are made smaller by increasing the frequency, and this becomes a big problem in reducing the size and weight of the apparatus.

図１６は、ＤＣ‐ＤＣコンバータにおいて、インダクタンスに流れる電流波形を模式的に示す図である。インダクタンスに流れる電流波形は、三角波の繰り返しである。このような波形となるのは、ＭＯＳトランジスタＱ１，Ｑ２がＯＮ／ＯＦＦ動作するためである。
ＭＯＳトランジスタＱ１がＯＮ、ＭＯＳトランジスタＱ２がＯＦＦの時にはインダクタンスに流れる電流は線型に増加、ＭＯＳトランジスタＱ１がＯＦＦ、ＭＯＳトランジスタＱ２がＯＮの時にはインダクタンスに流れる電流は線型に減少し、三角波を繰り返す。
負荷電流が小さい場合には実線で示した三角波だったものが、負荷電流が増加した場合には一点鎖線で示した三角波のように増大する。インダクタンス値をＬ，インダクタンスに流れる電流をＩとしたとき、インダクタンスに蓄積される磁気エネルギは、良く知られたように（ＬＩ２）／２で表される。図１４の出力インダクタンスＬｏｕｔに蓄積された磁気エネルギは、ＭＯＳトランジスタＱ１がＯＦＦ、ＭＯＳトランジスタＱ２がＯＮになった時に出力コンデンサＣｏｕｔに有効に変換される。しかし、図１５の寄生インダクタンスＬ１，Ｌ２に蓄積される磁気エネルギは逃げ場を失って損失となって変換効率を低下、輻射ノイズとなって近隣の電子機器に悪影響を及ぼす。 FIG. 16 is a diagram schematically illustrating a waveform of a current flowing through an inductance in a DC-DC converter. The waveform of the current flowing through the inductance is a triangular wave. This waveform is because the MOS transistors Q1 and Q2 are turned on and off.
When the MOS transistor Q1 is ON and the MOS transistor Q2 is OFF, the current flowing through the inductance increases linearly. When the MOS transistor Q1 is OFF and the MOS transistor Q2 is ON, the current flowing through the inductance decreases linearly and repeats a triangular wave.
When the load current is small, the triangular wave indicated by the solid line increases, but when the load current increases, the triangular wave indicated by the alternate long and short dash line increases. When the inductance value is L and the current flowing through the inductance is I, the magnetic energy accumulated in the inductance is represented by (LI 2 ) / 2 as is well known. The magnetic energy accumulated in the output inductance Lout in FIG. 14 is effectively converted to the output capacitor Cout when the MOS transistor Q1 is turned off and the MOS transistor Q2 is turned on. However, the magnetic energy accumulated in the parasitic inductances L1 and L2 shown in FIG. 15 loses the escape field and becomes a loss, thereby reducing the conversion efficiency and causing radiation noise, which adversely affects nearby electronic devices.

図１５の信号ラインに寄生インダクタンスＬ３が有ると、基準電圧Ｖｒが不安定となり、安定した出力電圧が得られない。蓄積されたエネルギによりスパイク電圧、サージ電圧、スイッチングノイズなどが発生するからと考えられる。出力電圧も発振気味で不安定となる。 If the signal line of FIG. 15 has a parasitic inductance L3, the reference voltage Vr becomes unstable, and a stable output voltage cannot be obtained. It is thought that spike voltage, surge voltage, switching noise, etc. are generated by the stored energy. The output voltage is also oscillating and unstable.

図１７に、ＤＣ‐ＤＣコンバータの変換効率が寄生インダクタンスＬ１，Ｌ２によって如何に低下するかの一例を示す。効率−寄生インダクタンスの特性図は、寄生インダクタンスを分解して変換効率に対する影響を調べたものである。入力電圧ＶＩＮとＭＯＳトランジスタＱ１との間の所謂パワーラインで形成される寄生インダクタンスをＬ１、ＭＯＳトランジスタＱ２とパワーラインのグランド（ＰＧ）との間に形成される寄生インダクタンスをＬ２とする。入力電圧ＶＩＮは３．６Ｖで出力電圧ＶＯＵＴは１．５Ｖ，出力電流６５０ｍＡ、デューティ比４２％である。
図中実線は、寄生インダクタンスＬ２をゼロとしたとき、寄生インダクタンスＬ１を約１５０ｎＨまで増加させた場合の変換効率に対する影響を調べたものである。本発明の場合、寄生インダクタンスＬ１はゼロに近いから変換効率は８１％近くある。それに対して、従来のＤＣ‐ＤＣコンバータでは少なくとも７０ｎＨ程度有るから、変換効率は７９％程度と約２％も低下する。
２％の効率低下は、入力電圧を供給する電池の寿命を短くするのみならず、損失によるＤＣ‐ＤＣコンバータ自体の発熱という問題も招来する。また、寄生インダクタンスに蓄えられた電磁エネルギーが輻射ノイズとしてＤＣ‐ＤＣコンバータに隣接する電子機器に与える悪影響も問題である。
また破線は、寄生インダクタンスＬ１と寄生インダクタンスＬ２とが等しい場合であり、Ｌ１＋Ｌ２を横軸とした。寄生インダクタンスＬ２がゼロ（実線）の場合に比べて、変換効率がより悪化する。寄生インダクタンスＬ１のみならず寄生インダクタンスＬ２も効率低下の要因であることが分かる。
一点鎖線は、寄生インダクタンスＬ１がゼロの場合であり、変換効率は一層悪化する。原因は解明中であるが、寄生インダクタンスＬ２の効率低下への寄与は大きい。以上の要因分析により、変換効率の高いＤＣ‐ＤＣコンバータへの設計指針が与えられる。 FIG. 17 shows an example of how the conversion efficiency of the DC-DC converter is reduced by the parasitic inductances L1 and L2. The characteristic diagram of efficiency-parasitic inductance is an investigation of the effect on conversion efficiency by decomposing parasitic inductance. Let L1 be a parasitic inductance formed by a so-called power line between the input voltage VIN and the MOS transistor Q1, and L2 be a parasitic inductance formed between the MOS transistor Q2 and the ground (PG) of the power line. The input voltage VIN is 3.6V, the output voltage VOUT is 1.5V, the output current is 650 mA, and the duty ratio is 42%.
The solid line in the figure shows the effect on the conversion efficiency when the parasitic inductance L1 is increased to about 150 nH when the parasitic inductance L2 is zero. In the present invention, since the parasitic inductance L1 is close to zero, the conversion efficiency is close to 81%. On the other hand, since the conventional DC-DC converter has at least about 70 nH, the conversion efficiency is about 79%, which is about 2% lower.
The efficiency reduction of 2% not only shortens the life of the battery supplying the input voltage, but also causes a problem of heat generation of the DC-DC converter itself due to loss. In addition, there is a problem in that the electromagnetic energy stored in the parasitic inductance has an adverse effect on electronic equipment adjacent to the DC-DC converter as radiation noise.
A broken line indicates a case where the parasitic inductance L1 and the parasitic inductance L2 are equal, and L1 + L2 is taken as the horizontal axis. The conversion efficiency is further deteriorated as compared with the case where the parasitic inductance L2 is zero (solid line). It can be seen that not only the parasitic inductance L1 but also the parasitic inductance L2 is a factor of efficiency reduction.
The one-dot chain line is a case where the parasitic inductance L1 is zero, and the conversion efficiency is further deteriorated. Although the cause is being elucidated, the parasitic inductance L2 contributes greatly to the reduction in efficiency. The above factor analysis provides a design guideline for a DC-DC converter with high conversion efficiency.

入力電圧（電池）ＶＩＮとＭＯＳトランジスタＱ１との間のパターンの引き回し、ＭＯＳトランジスタＱ２とパワーラインのグランド（ＰＧ）との間のパターンの引き回しには、実装設計に当たって極力短くするように、充分な留意が必要である。特に、従来のＬＧＡ方式の様に、透磁率の高い積層体の中を、長いヴィアホールで電気的接続するのは、寄生インダクタンスの観点から避けなければならない。
そこで本発明者は、ＬＧＡ方式ではない、すなわち積層基板のヴィアホールを用いない新規な構造の電子部品を案出した。その一例として、ＤＣ‐ＤＣコンバータの端子構造として、実装面側にガラスエポキシ製の端子台を用い、ガラスエポキシ製の端子台により形成される積層基板と実装面との空間に回路部品を配置した。
本発明によれば、引き回しは積層基板の表面、または、そのごく近傍に形成されたパターン電極のみで行われ、寄生インダクタを極めて低減することが出来る。従来のＤＣ‐ＤＣコンバータで必須だった長いヴィアホールが不要となり、配線の長さ、それに伴い発生する寄生インダクタンスを激減できた。 In order to route the pattern between the input voltage (battery) VIN and the MOS transistor Q1, and to route the pattern between the MOS transistor Q2 and the ground (PG) of the power line, it is sufficient to make it as short as possible in mounting design. Care must be taken. In particular, as in the conventional LGA system, it is necessary to avoid electrically connecting the laminated body having a high magnetic permeability with a long via hole from the viewpoint of parasitic inductance.
Therefore, the present inventor has devised an electronic component having a novel structure that is not of the LGA system, that is, does not use the via hole of the laminated substrate. As an example of this, as a terminal structure of a DC-DC converter, a glass epoxy terminal block is used on the mounting surface side, and circuit components are arranged in a space between the laminated substrate formed by the glass epoxy terminal block and the mounting surface. .
According to the present invention, the routing is performed only on the surface of the multilayer substrate or the pattern electrode formed in the vicinity thereof, and the parasitic inductor can be greatly reduced. Long via holes, which are essential in conventional DC-DC converters, are no longer required, and the length of wiring and the parasitic inductance that accompanies it can be drastically reduced.

また、多数個の電子部品を１枚の積層基板のパネル構造体として纏めて生産し、その後、ダイサーカット等に依り個片に分離することにより生産性の向上を図ることも出来た。
複数の端子台あるいは複数の端子台パネルを、複数のインダクタを個々に内蔵した大型のパネル構造とすることにより、多数のＤＣ‐ＤＣコンバータが大量生産できる。パネル構造の製造者とＤＣ‐ＤＣコンバータの製造者とが、異なっても良い。それにより、製造者のベストミックスが可能となる。 Moreover, it was possible to improve productivity by producing a large number of electronic components collectively as a panel structure of a single laminated substrate and then separating them into individual pieces by dicer cutting or the like.
A large number of DC-DC converters can be mass-produced by adopting a large-sized panel structure in which a plurality of terminal blocks or a plurality of terminal block panels individually incorporate a plurality of inductors. The manufacturer of the panel structure and the manufacturer of the DC-DC converter may be different. Thereby, the manufacturer's best mix becomes possible.

本発明によれば、積層基板に部品を実装してなるＤＣ‐ＤＣコンバータなどの電子部品が提供できる。特に、変換効率や出力電圧精度が高く、且つ生産性も高いものである。また、本発明に係る電子部品は、インダクタを内蔵したフェライト基板に部品を実装してなるものであり、実装面積の低減効果が有り、小型・高効率・集合基板化可能なＤＣ−ＤＣコンバータが提供できる。   ADVANTAGE OF THE INVENTION According to this invention, electronic components, such as a DC-DC converter which mounts components in a laminated substrate, can be provided. In particular, conversion efficiency and output voltage accuracy are high, and productivity is also high. In addition, the electronic component according to the present invention is a component obtained by mounting a component on a ferrite substrate with a built-in inductor, and has an effect of reducing the mounting area, and a DC-DC converter that can be made compact, highly efficient, and can be a collective substrate. Can be provided.

本発明に係る電子部品では、ガラスエポキシ樹脂などの非磁性の端子台が用いられる。その結果、第１に寄生インダクタンスの低減効果、効率向上が有る。第２に、集合基板化が容易で、多数個取り工法に依り、生産性の向上効果が有る。 In the electronic component according to the present invention, a nonmagnetic terminal block such as a glass epoxy resin is used. As a result, first, there is an effect of reducing parasitic inductance and an improvement in efficiency. Secondly, it is easy to make a collective substrate, and has the effect of improving productivity depending on the multi-cavity method.

本発明に係る電子部品では、端子台と積層基板との間の空間に、半導体集積回路素子や抵抗、コンデンサなどの受動素子などの回路部品が実装されるのが好ましい。その結果、第１に低背化の効果が有る。第２に、背面フラット化でき、電子部品を実装する際の吸着が容易となる効果が有る。 In the electronic component according to the present invention, it is preferable that a circuit component such as a semiconductor integrated circuit element, a passive element such as a resistor or a capacitor is mounted in a space between the terminal block and the multilayer substrate. As a result, there is a first effect of reducing the height. Second, the back surface can be flattened, and there is an effect of facilitating adsorption when mounting electronic components.

本発明に係る電子部品では、端子台と積層基板との間の空間の一部または全てに樹脂が充填されるのが好ましい。その結果、第１に強度（静的・動的）向上の効果が有る。第２に、信頼性向上の効果が有る。 In the electronic component according to the present invention, it is preferable that a part or all of the space between the terminal block and the laminated substrate is filled with resin. As a result, first, there is an effect of improving strength (static / dynamic). Second, there is an effect of improving reliability.

以下、本発明の一実施態様を、図面に基づいて説明する。図１（ａ）は、本発明の一実施例による電子部品（ＤＣ−ＤＣコンバータ）の上方外観斜視図であり、図１（ｂ）は、その下方外観斜視図である。図２（ａ）は、電子部品のＡ−Ａ‘断面図であり、図２（ｂ）は電子部品の上面図である。図３（ａ）は本発明の電子部品に用いる端子台の一例を示す外観斜視図であり、図３（ｂ）は本発明の電子部品に用いる端子台の他の例を示す外観斜視図である。図４は本発明の電子部品に用いる端子台を構成する両面プリント配線板の平面図である。図５は本発明の電子部品の一実施例におけるインダクタ内蔵基板を集合したインダクタ内蔵パネルの平面図である。図６は本発明の一実施例による電子部品の組み立てを説明するための平面図である。図７は本発明の一実施例による電子部品の組み立てを説明するための外観斜視図である。   Hereinafter, an embodiment of the present invention will be described with reference to the drawings. FIG. 1A is an upper external perspective view of an electronic component (DC-DC converter) according to an embodiment of the present invention, and FIG. 1B is a lower external perspective view thereof. 2A is a cross-sectional view taken along the line A-A ′ of the electronic component, and FIG. 2B is a top view of the electronic component. 3A is an external perspective view showing an example of a terminal block used in the electronic component of the present invention, and FIG. 3B is an external perspective view showing another example of the terminal block used in the electronic component of the present invention. is there. FIG. 4 is a plan view of a double-sided printed wiring board constituting a terminal block used for the electronic component of the present invention. FIG. 5 is a plan view of an inductor built-in panel in which an inductor built-in substrate is assembled in one embodiment of the electronic component of the present invention. FIG. 6 is a plan view for explaining assembly of an electronic component according to an embodiment of the present invention. FIG. 7 is an external perspective view for explaining assembly of an electronic component according to an embodiment of the present invention.

図１（ａ）（ｂ）， 図２（ａ）（ｂ）を用いて本発明に係る電子部品１００の構造を詳細に説明する。図２（ｂ）の左右の破線は２つの端子台４０、中央の破線が半導体集積回路素子などの回路部品３０であり、回路部品３０は半田ボールなどで積層基板１０の表面に形成された導電パターンと接続される。
本発明に係る電子部品１００は、大型の積層基板のパネル構造体１４に端子台４０、回路部品３０を実装し、所定の寸法、例えば４．５ｍｍ×３．２ｍｍ×１．４ｍｍｍの個片のＤＣ−ＤＣコンバータとなるように、一定の間隔をもって、予め積層基板に形成されたダイサーカット部（分割溝）に沿って個片に分割して得られる。 The structure of the electronic component 100 according to the present invention will be described in detail with reference to FIGS. 1A, 1B, and 2A, 2B. 2B, the left and right broken lines are the two terminal blocks 40, and the central broken line is the circuit component 30 such as a semiconductor integrated circuit element. The circuit component 30 is a conductive material formed on the surface of the multilayer substrate 10 with solder balls or the like. Connected with pattern.
The electronic component 100 according to the present invention has a terminal block 40 and a circuit component 30 mounted on a panel structure 14 of a large-sized laminated substrate, and is an individual piece having a predetermined dimension, for example, 4.5 mm × 3.2 mm × 1.4 mm. In order to obtain a DC-DC converter, it is obtained by dividing into individual pieces along a dicer cut portion (dividing groove) formed in advance on the laminated substrate at a constant interval.

図１（ｂ）に図示する様に、個片化した電子部品１００の底面側には、左右端に端子台４０が配置された構造となる。端子台４０の間に形成された空間に半導体集積回路３０などの回路部品を搭載すれば低背化できるので好ましい。積層基板１０と端子台４０とで囲まれた空間に、回路部品３０を保護する樹脂を充填するのが、より好ましい。静的・動的な強度、耐湿性を向上し、信頼性を向上させる為である。
また図１（ａ）に図示する様に、電子部品１００の上面側には、回路部品を搭載しないので平坦面が得られる。従って、自動実装の生産性が向上する。平坦面を吸着すれば良いからである。また、製造ロット番号などを表示するにも便利である。 As illustrated in FIG. 1B, the terminal block 40 is arranged on the left and right ends on the bottom surface side of the separated electronic component 100. It is preferable to mount a circuit component such as the semiconductor integrated circuit 30 in the space formed between the terminal blocks 40 because the height can be reduced. It is more preferable to fill the space surrounded by the laminated substrate 10 and the terminal block 40 with a resin that protects the circuit component 30. This is to improve static and dynamic strength and moisture resistance, and to improve reliability.
Further, as illustrated in FIG. 1A, a flat surface is obtained on the upper surface side of the electronic component 100 because no circuit component is mounted. Therefore, the productivity of automatic mounting is improved. This is because a flat surface may be adsorbed. It is also convenient to display the production lot number.

電子部品１００の上面側には、回路部品を搭載しない平坦面が得られる。この平坦面は、自動実装の生産性向上のみならず、製造ロット番号や組立時の方向を示すマーク８０などにも利用できる。その面からも生産性の向上に寄与する。
例えば、図１（ｂ）に例示したマーク８０は、端子台４０の第１ピン（後述の図６の例示では、パワー系のグランドＰＧ）を示す。人手による組立をする場合であっても、マーク８０を基準にすれば誤挿入ミスを無くせる。 On the upper surface side of the electronic component 100, a flat surface on which no circuit component is mounted is obtained. This flat surface can be used not only for improving the productivity of automatic mounting, but also for the mark 80 indicating the production lot number and the direction during assembly. This also contributes to productivity improvement.
For example, the mark 80 illustrated in FIG. 1B indicates the first pin of the terminal block 40 (power system ground PG in the example of FIG. 6 described later). Even in the case of manual assembly, erroneous insertion errors can be eliminated by using the mark 80 as a reference.

積層基板１０は、ドクターブレード法、カレンダロール法などの周知のシート化方法により製造させ、フェライト磁性材料をグリーンシート化し、Ｐｔ，Ａｇ，Ｃｕ，Ｐｄ，Ｔａやそれらを含む合金を備えた導体ペーストで、導体パターンをグリーンシート上に印刷、あるいは塗布などの方法で形成し、これを複数積層して積層体とし、使用する導体ペーストに応じて焼結して得られる。フェライト磁性材料を微粉化して焼結性を高めたり、Ｂｉなどの焼結助剤など加えたりして１０００℃以下の温度で焼結可能として、低温焼結セラミックス（ＬＴＣＣ：Ｌｏｗ−Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−ｆｉｒｅｄ Ｃｅｒａｍｉｃｓ）工法を適用できる。また、一部、又は全部について、印刷工法を用いることも出来る。   The laminated substrate 10 is manufactured by a known sheeting method such as a doctor blade method or a calender roll method, a ferrite magnetic material is converted into a green sheet, and a conductive paste including Pt, Ag, Cu, Pd, Ta, and an alloy containing them. Thus, a conductor pattern is formed on a green sheet by printing or coating, and a plurality of these are laminated to obtain a laminate, which is obtained by sintering according to the conductor paste used. Low-temperature sintered ceramics (LTCC: Low-Temperature Co-fired) can be sintered at a temperature of 1000 ° C. or lower by adding fine ferrite magnetic material to improve sinterability or adding a sintering aid such as Bi. (Ceramics) method can be applied. Moreover, a printing method can also be used about one part or all.

図５に、本発明の電子部品の一実施例における積層基板（フェライト基板）の表面に印刷したパターン図を示す。ここでは、積層基板を複数備えたインダクタ内蔵パネル１４として示している。積層基板は図中点線で示したダイサーカット部９０で切断、分離されるようになっている。
一実施態様におけるフェライト基板の１個の電子部品に相当する寸法は、例えば縦３ｍｍ，横２．５ｍｍである。中央部の部分には半導体集積回路との接続用の第１電極パターン１３０が、その上部及び下部には端子台と接続する第３電極パターン１２０ａ、１２０ｂが設けられている。図６に示すように、上部の第３電極パターン１２０ａはそれぞれ後述する半導体集積回路３０のＰＧ（パワーラインのグランド端子）、ＳＧ（信号ラインのグランド端子）、ＦＢ（フィードバック端子）、Ｖｃｏｎ（出力電圧切換端子）に対応する。下部の第３電極パターン１２０ｂはそれぞれ出力電圧をＤＣ−ＤＣコンバータから外部の負荷に接続するためのＶｏｕｔ（出力端子）、ＥＮ（イネーブル端子）、Ｖｄｄ（信号用電圧端子）、Ｖｉｎ（入力電圧端子）に対応する。 FIG. 5 shows a pattern diagram printed on the surface of the multilayer substrate (ferrite substrate) in one embodiment of the electronic component of the present invention. Here, an inductor built-in panel 14 having a plurality of multilayer substrates is shown. The laminated substrate is cut and separated by a dicer cut portion 90 indicated by a dotted line in the drawing.
The dimension corresponding to one electronic component of the ferrite substrate in one embodiment is, for example, 3 mm long and 2.5 mm wide. A first electrode pattern 130 for connection to a semiconductor integrated circuit is provided in the central portion, and third electrode patterns 120a and 120b connected to a terminal block are provided in the upper and lower portions. As shown in FIG. 6, the upper third electrode pattern 120a has PG (power line ground terminal), SG (signal line ground terminal), FB (feedback terminal), and Vcon (output) of the semiconductor integrated circuit 30 described later. Corresponds to the voltage switching terminal). Vout for the third electrode pattern 120b of the lower connecting the, respectively that the output voltage to an external load from the DC-DC converter (output terminal), EN (enable terminal), Vdd (signal voltage terminal), Vin ( Corresponding to the input voltage terminal).

第３電極パターン１２０ａ、１２０ｂは靴下状をしており、矩形部が図示しない端子台を搭載、接続するための電極パターンとなり、爪先部がヴィアホールで積層基板の内層に形成された第２電極パターンを介して、半導体集積回路を実装する第１電極パターン１３０と接続する。このような構成により、端子台を実装する際に、半田が第１電極パターン１３０へ流れ込むのを防ぎ、実装面の平坦性を確保することが出来る。端子台４０から半導体集積回路までの電極パターンは極めて短い（０．４ｍｍ程度）接続線路を構成する。また、その大部分は積層基板の表面に設けられ、内蔵部分は極わずかであるとともに、ヴィアホール部の磁束は打ち消される。従って、寄生インダクタンスは無視し得る程度に極わずかとなる。なお、隣り合う電極パターン間の間隔は、０．２２５ｍｍ以上確保されているので、短絡事故の恐れは無い。
積層基板１０のコイルパターンや配線パターンを構成する導体材料は、抵抗率が小さく、低廉のものが好ましいが、Ａｇの他に、Ｐｔ、Ｐｄ、Ａｕ、Ｃｕ、Ｎｉの１種以上を含有する合金等から選択しても良い。導体材料の選択によっては、焼結温度を１２００℃以上の高温とする場合や、焼結雰囲気を還元雰囲気に限定しなければならない場合もある。 The third electrode patterns 120a and 120b are sock-like, and the rectangular part is an electrode pattern for mounting and connecting a terminal block (not shown), and the toe part is a second electrode formed in the inner layer of the laminated substrate with a via hole It connects with the 1st electrode pattern 130 which mounts a semiconductor integrated circuit via a pattern. With such a configuration, when the terminal block is mounted, it is possible to prevent solder from flowing into the first electrode pattern 130 and to ensure the flatness of the mounting surface. The electrode pattern from the terminal block 40 to the semiconductor integrated circuit constitutes a very short (about 0.4 mm) connection line. Most of them are provided on the surface of the multilayer substrate, and the built-in part is very small, and the magnetic flux in the via hole part is canceled out. Therefore, the parasitic inductance is negligibly small. In addition, since the space | interval between adjacent electrode patterns is ensured 0.225 mm or more, there is no fear of a short circuit accident.
The conductor material constituting the coil pattern and wiring pattern of the multilayer substrate 10 is preferably low in resistivity and low in cost, but an alloy containing at least one of Pt, Pd, Au, Cu, and Ni in addition to Ag. You may choose from etc. Depending on the selection of the conductor material, the sintering temperature may be set to a high temperature of 1200 ° C. or higher, or the sintering atmosphere may be limited to a reducing atmosphere.

本発明において、積層基板１０の材質としてフェライト磁性材料を用いる。フェライト磁性材料としてソフトフェライトを用いる。このソフトフェライトは、積層電子部品として要求される磁気特性（初透磁率、損失、品質係数等）に応じて適宜選定されるものであるが、比抵抗が大きく、比較的低損失であることから、Ｎｉ−Ｚｎフェライトが用いられることが多い。フェライト磁性材料として、比抵抗率が１×１０３Ω・ｃｍ以上のＮｉＣｕ系、ＮｉＺｎ系、ＮｉＣｕＺｎ系のスピネルフェライトや、高周波特性に優れる六方晶フェライトを選択するのが好ましい。
また、Ｆｅ２Ｏ３、ＺｎＯ、ＭｇＯ（一部をＣｕＯで置換しても良い）を主成分とするＭｇ−Ｚｎフェライトや、Ｆｅ２Ｏ３、ＺｎＯ、ＬｉＯ（一部をＣｕＯで置換しても良い）を主成分とするＬｉ−Ｚｎフェライトが用いられる。Ｍｇ−Ｚｎフェライトであれば、高価なＮｉを用いる事無く、低廉な積層電子部品とすることが出来る。またＬｉ−Ｚｎフェライトであれば、磁歪による磁気特性の劣化が少ない積層インダクタを内蔵できる。 In the present invention, a ferrite magnetic material is used as the material of the laminated substrate 10. Soft ferrite is used as the ferrite magnetic material. This soft ferrite is appropriately selected according to the magnetic properties (initial permeability, loss, quality factor, etc.) required for laminated electronic components, but it has a large specific resistance and relatively low loss. Ni-Zn ferrite is often used. As the ferrite magnetic material, NiCu-based, NiZn-based, NiCuZn-based spinel ferrite having a specific resistivity of 1 × 10 3 Ω · cm or more, and hexagonal ferrite excellent in high-frequency characteristics are preferably selected.
In addition, Mg—Zn ferrite mainly composed of Fe 2 O 3 , ZnO, MgO (a part of which may be replaced with CuO), Fe 2 O 3 , ZnO, LiO (a part of which is replaced with CuO) Li-Zn ferrite whose main component is also good is used. If it is Mg—Zn ferrite, an inexpensive multilayer electronic component can be obtained without using expensive Ni. In the case of Li—Zn ferrite, it is possible to incorporate a multilayer inductor with little deterioration of magnetic characteristics due to magnetostriction.

なお、ソフトフェライトなどの磁性体材料を樹脂に分散してなる磁性樹脂材料等から構成しても良い。磁性樹脂材料を用いる場合には、磁性樹脂材料を公知の方法でシート状に形成し、所定の位置にヴィアホールを形成し、シート表面にめっき法等により、Ｃｕ等の薄板状金属箔を形成する。その上に感光性レジスト膜を塗布した後、所定の形状にパターニング露光を行なって、コイル導体パターンを形成する箇所並びにヴィアホール以外の部分のレジスト膜を除去し、ケミカルエッチングにより導電性部材を除去することにより、コイル導体パターンを形成する。これを複数積層して加圧・熱圧着する工法が用いられる。 In addition, you may comprise from the magnetic resin material etc. which disperse | distribute magnetic material, such as a soft ferrite, to resin. When using a magnetic resin material, the magnetic resin material is formed into a sheet shape by a known method, a via hole is formed at a predetermined position, and a sheet metal foil such as Cu is formed on the surface of the sheet by plating or the like. To do. After applying a photosensitive resist film on it, patterning exposure is carried out in a predetermined shape to remove the resist film at portions other than the portions where the coil conductor pattern is to be formed and via holes, and the conductive member is removed by chemical etching. By doing so, a coil conductor pattern is formed. A method of laminating a plurality of these and applying pressure and thermocompression bonding is used.

端子台４０は、両面プリント配線板の基台５０に端面電極６０を設けることが好ましく、基台５０の材質は、ガラスエポキシ樹脂（例えばＦＲ４）が好ましい。端面電極６０は，両面プリント配線板の基台５０に形成された電極パターンを接続するヴィアホールにより構成される。端面電極６０と前記電極パターンとで端子４４を構成すれば、回路基板への半田付けによる接続強度を向上させる。なお、寄生インダクタンスについては、ヴィアホールを端面電極６０とせずに単に電極パターン接続用としても、共に無視し得る程度である。ガラスエポキシ樹脂は透磁率が１近く低いため、ヴィアホールを用いても０．７ｎＨ程度と寄生インダクタンスが低い。ガラスエポキシ樹脂以外に、アルミナなどの透磁率が低いものも使える。   The terminal block 40 is preferably provided with an end face electrode 60 on a base 50 of a double-sided printed wiring board, and the material of the base 50 is preferably a glass epoxy resin (for example, FR4). The end face electrode 60 is constituted by a via hole for connecting an electrode pattern formed on the base 50 of the double-sided printed wiring board. If the terminal 44 is constituted by the end face electrode 60 and the electrode pattern, the connection strength by soldering to the circuit board is improved. Note that the parasitic inductance is negligible both when the via hole is not used as the end face electrode 60 and is simply used for connecting the electrode pattern. Since the glass epoxy resin has a magnetic permeability as low as 1, even if a via hole is used, the parasitic inductance is as low as about 0.7 nH. In addition to glass epoxy resin, those with low permeability such as alumina can also be used.

端子台４０は、図３（ａ）（ｂ）に示す様に、基材５０の対向する両面において所定の位置に電極パターンが設けられており、前記電極パターンは厚み方向に設けられたヴィアホール６０で電気的に接続されている。寸法は、例えば横１．８７５ｍｍ、縦１．１３４ｍｍ、厚み０．４ｍｍであり、ヴィアホール６２は例えば０．２ｍｍのスルーホール内面に銅メッキなどを施して形成される。電極パターンは回路基板との実装用の端子４０あるいは前記外部電極１２０ａ、１２０ｂとの接続に用いられる。前記ヴィアホール６０を分割・切断の際に端子台の側面に露出させるようになし、前記端子４０と連続する端面電極６２としても良い。端子４４は最低でも０．２２５ｍｍ程度の絶縁距離を確保できるから、短絡の恐れは無い。   As shown in FIGS. 3 (a) and 3 (b), the terminal block 40 is provided with electrode patterns at predetermined positions on both opposing surfaces of the substrate 50, and the electrode patterns are via holes provided in the thickness direction. 60 is electrically connected. The dimensions are, for example, 1.875 mm in width, 1.134 mm in length, and 0.4 mm in thickness, and the via hole 62 is formed by performing copper plating or the like on the inner surface of a 0.2 mm through hole. The electrode pattern is used for connection with a terminal 40 for mounting on a circuit board or the external electrodes 120a and 120b. The via hole 60 may be exposed on the side surface of the terminal block when dividing or cutting, and the end surface electrode 62 may be continuous with the terminal 40. Since the terminal 44 can secure an insulation distance of at least about 0.225 mm, there is no fear of a short circuit.

図４は端子台４０を構成する両面プリント配線基板５００の平面図である。端子台４０は、両面プリント配線基板から切断分割（図中破線で分割）されて供されるが、ここでは前後の２つの端子台を一体化した端子台部材６４を示した。図６に示すように端子台を一体化した端子台部材６４を、積層基板に搭載し、後で、ダイサーカット部９０に沿って、インダクタ内蔵パネル１４とともに個片の電子部品１００に分割して個片化すれば良く、生産性が向上する。図４で例示した端子台部材６４はダイサーでの切断しろを見込んだヴィアホール形状とし楕円状としている。   FIG. 4 is a plan view of a double-sided printed wiring board 500 constituting the terminal block 40. The terminal block 40 is provided by being cut and divided from the double-sided printed wiring board (divided by broken lines in the figure). Here, the terminal block member 64 in which the two front and rear terminal blocks are integrated is shown. As shown in FIG. 6, the terminal block member 64 in which the terminal block is integrated is mounted on the multilayer substrate, and then divided into individual electronic components 100 together with the inductor built-in panel 14 along the dicer cut portion 90. Productivity is improved by dividing into individual pieces. The terminal block member 64 illustrated in FIG. 4 has an elliptical shape with a via hole shape that allows for cutting with a dicer.

図７に示すように、インダクタ内蔵パネル１４に端子台を構成する端子台部材６４が搭載され、複数の端子台部材６４の間に形成される凹部には、複数の半導体集積回路３０が搭載される。半導体集積回路３０や端子台部材６４は、図５に示したインダクタ内蔵パネル１４の主面に設けられた外部電極１２０ａ、１２０ｂ、１３０と、ペースト半田を用いたリフロー半田などで接合され、適宜切断・分割されて電子部品となる。   As shown in FIG. 7, a terminal block member 64 constituting a terminal block is mounted on the inductor built-in panel 14, and a plurality of semiconductor integrated circuits 30 are mounted in recesses formed between the plurality of terminal block members 64. The The semiconductor integrated circuit 30 and the terminal block member 64 are joined to the external electrodes 120a, 120b, and 130 provided on the main surface of the inductor built-in panel 14 shown in FIG. 5 by reflow soldering using paste solder, and cut appropriately. -Divided into electronic parts.

本発明の電子部品の一実施例における電極配置を図６に示す。図１４の回路図に対応する電子部品である。図６において、中央部の矩形部が半導体集積回路（回路部品３０）で構成される。図１４の矩形で囲んだ回路部が半導体集積回路内に形成される。すなわち、ＭＯＳトランジスタＱ１，Ｑ２、基準電圧Ｖｒ、誤差増幅器Ｏｐ−Ａｍｐ、パルス幅変調器ＰＷＭ、そしてインバータＩＮＶ等が内蔵される。
図６において、一番ピンであるＰＧ（パワーラインのグランド端子）から時計回りに、ＳＧ（信号ラインのグランド端子）、ＦＢ（フィードバック端子）、Ｖｃｏｎ（出力電圧設定端子）、ＥＮ（イネーブル端子）、Ｖｄｄ（信号用電圧端子）、Ｖｉｎ（入力電圧端子）、ＳＷ（スイッチング端子）等の外部端子が、例えば、半田ボールにより電気的に接続される。 The electrode arrangement in one embodiment of the electronic component of the present invention is shown in FIG. It is an electronic component corresponding to the circuit diagram of FIG. In FIG. 6, a rectangular portion at the center is formed of a semiconductor integrated circuit (circuit component 30). A circuit portion surrounded by a rectangle in FIG. 14 is formed in the semiconductor integrated circuit. That is, MOS transistors Q1, Q2, a reference voltage Vr, an error amplifier Op-Amp, a pulse width modulator PWM, an inverter INV, and the like are incorporated.
In FIG. 6, SG (signal line ground terminal), FB (feedback terminal), Vcon (output voltage setting terminal), EN (enable terminal) clockwise from the first pin PG (power line ground terminal). , Vdd (signal voltage terminal), Vin (input voltage terminal), SW (switching terminal), and other external terminals are electrically connected by, for example, solder balls.

ここで、Ｖｃｏｎ（出力電圧設定端子）は、例えば２倍に設定した時に、入力電圧ＶＩＮを１Ｖとした時には出力電圧Ｖｏｕｔが２Ｖに、入力電圧ＶＩＮを０．５Ｖとした時には出力電圧Ｖｏｕｔが１Ｖになるように設定した制御用の外部端子である。Ｖｃｏｎ（出力電圧設定端子）により出力電圧の切換が容易にできる。ＥＮ（イネーブル端子）は、ＤＣ−ＤＣコンバータを動作させるか否かを選択するための端子である。Ｈｉｇｈにした時にＤＣ−ＤＣコンバータを動作させ、Ｌｏｗ（グランド電位）にＤＣ−ＤＣコンバータを停止する。Ｖｄｄ（信号用電圧端子）に入力する信号用電圧は、信号用の入力電圧であって、パワー用の入力電圧Ｖｉｎと独立している。ＳＷ（スイッチング端子）は、図８（ｂ）に示すように、ＭＯＳトランジスタＱ１とＭＯＳトランジスタＱ２との接続点であり、スイッチング動作を観測するための端子である。   Here, when Vcon (output voltage setting terminal) is set to, for example, twice, when the input voltage VIN is 1V, the output voltage Vout is 2V, and when the input voltage VIN is 0.5V, the output voltage Vout is 1V. This is an external terminal for control set to be The output voltage can be easily switched by Vcon (output voltage setting terminal). EN (enable terminal) is a terminal for selecting whether or not to operate the DC-DC converter. When set to High, the DC-DC converter is operated, and the DC-DC converter is stopped at Low (ground potential). The signal voltage input to Vdd (signal voltage terminal) is a signal input voltage and is independent of the power input voltage Vin. SW (switching terminal), as shown in FIG. 8B, is a connection point between the MOS transistor Q1 and the MOS transistor Q2, and is a terminal for observing the switching operation.

図６から分かるように、本発明の電子部品（ＤＣ−ＤＣコンバータ）においては、端子台４０のＶｉｎ（入力電圧端子）から半導体集積回路のＶｉｎ（入力電圧端子）までは最短の線路で接続され、寄生インダクタンスが生起し難い構造になっている。また、従来の電子部品のようにフェライト基板の中を長いヴィアホールで接続する構造ではないから、図示しないパワーラインのグランド（ＰＧ）とＭＯＳトランジスタＱ２との間の接続も最短で済む。あるいは仮にヴィアホールを用いるにしても、誘電率の高いフェライト基板ではなく、透磁率の極めて低い非磁性基板を用いる為に寄生インダクタンスは極めて小さい。
図示しない信号ラインのグランドと基準電圧Ｖｒとの間の接続についても同様である。端子台４０におけるＰＧ，ＳＧ・・・等の端子と、半導体集積回路３０のＰＧ，ＳＧ・・・等のパッドとの間を接続する線路パターンの幅は、短く、且つ太い方が好ましい。線路パターンの幅を太くするほど、インダクタンスも減少するからである。
端子台４０におけるＰＧ，ＳＧ・・・等の端子間における絶縁距離は充分である。一例として、縦２．５ｍｍ，横３ｍｍのインダクタ内蔵基板１２の場合、端子台４０の長さは２．１ｍｍであり、ＰＧ，ＳＧ・・・等の端子間の間隔は、少なくとも０．２ｍｍ以上は確保される。 As can be seen from FIG. 6, in the electronic component (DC-DC converter) of the present invention, Vin (input voltage terminal) of the terminal block 40 to Vin (input voltage terminal) of the semiconductor integrated circuit are connected by the shortest line. In this structure, parasitic inductance is unlikely to occur. Further, since it is not a structure in which the ferrite substrate is connected by a long via hole as in the conventional electronic component, the connection between the ground (PG) of the power line (not shown) and the MOS transistor Q2 can be minimized. Alternatively, even if a via hole is used, the parasitic inductance is extremely small because a nonmagnetic substrate having a very low permeability is used instead of a ferrite substrate having a high dielectric constant.
The same applies to the connection between the ground of the signal line (not shown) and the reference voltage Vr. The width of the line pattern connecting between the terminals such as PG, SG... In the terminal block 40 and the pads such as PG, SG... In the semiconductor integrated circuit 30 is preferably short and thick. This is because the inductance decreases as the width of the line pattern increases.
The insulation distance between terminals such as PG, SG... In the terminal block 40 is sufficient. As an example, in the case of the inductor built-in substrate 12 having a length of 2.5 mm and a width of 3 mm, the length of the terminal block 40 is 2.1 mm, and the distance between terminals such as PG, SG. Is secured.

図８に、本発明に係る電子部品に用いる端子台の別実施態様を示す。本実施例ではインダクタ内蔵パネル１４の上に、端子台パネル４２が配設される。端子台パネル４２は、枠体に連結したバー状の端子台部材６４を有する構造であって、枠体と端子台部材とは回路部品を搭載する部分が抜かれた一体の両面プリント配線基板で構成される。図９に示すように、端子台パネル４２をインダクタ内蔵パネル１４に搭載してはんだ付けし、その後、回路部品を搭載し、ダイサーカット部９０に沿って分割して、図１０（ａ）（ｂ）に示すような個片の電子部品１００とする。この実施態様においても、多数個取り工法によって生産性を飛躍的に向上できる。   FIG. 8 shows another embodiment of the terminal block used for the electronic component according to the present invention. In this embodiment, the terminal block panel 42 is disposed on the inductor built-in panel 14. The terminal block panel 42 has a structure having a bar-shaped terminal block member 64 connected to a frame body, and the frame body and the terminal block member are constituted by an integrated double-sided printed wiring board from which a part for mounting circuit components is removed. Is done. As shown in FIG. 9, the terminal block panel 42 is mounted on the inductor built-in panel 14 and soldered, and then the circuit components are mounted and divided along the dicer cut portion 90. ) As shown in FIG. Also in this embodiment, the productivity can be dramatically improved by the multi-cavity method.

図１１に、本発明に係る電子部品に用いる端子台４０の別実施態様を示す。インダクタ内蔵パネル１４の上に、端子台パネル４２が配設される。端子台パネル４２は、連結したバー状の端子台部材を有する。図８で示した端子台パネルと、回路部品の周囲を囲むような矩形環状の端子台とするとともに、４辺のそれぞれに端子を設けた点で相違する。図１１に示すように、端子台パネル４２をインダクタ内蔵パネル１４に搭載し、その後、回路部品を搭載し、ダイサーカット部に沿って分割して、図１３（ａ）（ｂ）に示すような個片の電子部品１００とする。この実施態様においても、多数個取り工法によって生産性を飛躍的に向上できる。   FIG. 11 shows another embodiment of the terminal block 40 used for the electronic component according to the present invention. A terminal block panel 42 is disposed on the inductor built-in panel 14. The terminal block panel 42 has a connected bar-shaped terminal block member. The terminal block panel shown in FIG. 8 is different from the terminal block panel shown in FIG. 8 in that it is a rectangular ring-shaped terminal block that surrounds the periphery of the circuit component, and terminals are provided on each of the four sides. As shown in FIG. 11, the terminal block panel 42 is mounted on the inductor built-in panel 14, and then the circuit components are mounted and divided along the dicer cut portion, as shown in FIGS. 13 (a) and 13 (b). The electronic component 100 is a single piece. Also in this embodiment, the productivity can be dramatically improved by the multi-cavity method.

ＤＣ‐ＤＣコンバータを、下記の工程で作製した。また、実施例と同一の電気的仕様で、従来のＤＣ‐ＤＣコンバータ（ヴィアホールＬＧＡ方式）も比較例として作製した。
主成分が４７．０モル％のＦｅ２Ｏ３、３６．７モル％のＮｉＯ、１１．０モル％のＣｕＯ、５．０モル％のＺｎＯ、並びに０．３モル％のＣｏ３Ｏ４からなり、主成分の総量に対して１．０質量％のＢｉ２Ｏ３を含有するフェライト［キュリー温度Ｔｃ：１４０℃、並びに初透磁率（周波数１００ ｋＨｚ）：２５０］を用いて、低温焼結セラミックス法により形成した各シートに、Ａｇペーストにより所定のコイルパターンを形成した。コイルパターンをヴィアホールなどで接続して螺旋状とした積層コイルとした。この積層コイルは焼結後、インダクタンスが３．３μＨとなるように構成されている。 A DC-DC converter was fabricated by the following process. Further, a conventional DC-DC converter (via hole LGA system) having the same electrical specifications as in the example was also produced as a comparative example.
Main component 47.0 mol% of Fe 2 O 3, 36.7 mol% of NiO, 11.0 mol% of CuO, 5.0 mol% of ZnO, and 0.3 mol% of Co 3 O 4 And low-temperature sintering using ferrite containing 1.0% by mass of Bi 2 O 3 with respect to the total amount of the main components [Curie temperature Tc: 140 ° C. and initial permeability (frequency 100 kHz): 250]. A predetermined coil pattern was formed by Ag paste on each sheet formed by the ceramic method. The coil pattern was connected by via holes or the like to form a spiral laminated coil. This laminated coil is configured to have an inductance of 3.3 μH after sintering.

圧着並びに焼結を行い、積層基板が複数連結した積層基板を作製した。焼結は大気雰囲気の電気炉中で脱脂に引き続いて行い、昇温は１５０℃／ｈｒとし、９００℃で１時間保持した後、約３００℃／ｈｒで降温した。   Crimping and sintering were performed to produce a laminated substrate in which a plurality of laminated substrates were connected. Sintering was performed following degreasing in an electric furnace in an air atmosphere, the temperature was raised to 150 ° C./hr, held at 900 ° C. for 1 hour, and then lowered to about 300 ° C./hr.

積層基板のパネル構造の外面に、電気めっきにより形成した導体パターンにＮｉ‐Ｐめっき並びにＡｕめっきを施した。   Ni-P plating and Au plating were applied to the conductor pattern formed by electroplating on the outer surface of the panel structure of the multilayer substrate.

導体パターンに半導体集積回路素子（ＩＣ）の回路部品を半田で接続した。また、複数の端子台を集合した端子台部材も所定位置に半田で接続した。端子台部材は、積層基板のパネル構造の回路部品が搭載されたのと同一面に配置した。   A circuit component of a semiconductor integrated circuit element (IC) was connected to the conductor pattern with solder. Further, a terminal block member in which a plurality of terminal blocks are assembled was also connected to a predetermined position by soldering. The terminal block member was disposed on the same surface as the circuit component having the panel structure of the laminated substrate.

回路部品をエポキシ樹脂で被覆し、予め積層基板の表面に電極パターンで形成された切断線に沿って個片に分割し、３×２．５×１．２ｍｍのＤＣ‐ＤＣコンバータを得た。   The circuit component was covered with an epoxy resin, and divided into pieces along a cutting line previously formed by an electrode pattern on the surface of the laminated substrate to obtain a 3 × 2.5 × 1.2 mm DC-DC converter.

本発明による電子部品における寄生インダクタンスは主に表層パターンの引き回しによるもので，端子台を含む入力のパワーライン（Ｌ１），グランドのパワーライン（Ｌ２）およびグランドの信号ライン（Ｌ３）は全て０．７ｎＨと小さいことを確認した。これは図９に示すような各配線パターンを最短でレイアウトしたためである。一方従来構造ではスルーホールを介するためＬ１，Ｌ２，Ｌ３はそれぞれ６７ｎＨと役１００倍程度大きな寄生インダクタンスであった。   The parasitic inductance in the electronic component according to the present invention is mainly due to the routing of the surface layer pattern. The input power line (L1) including the terminal block, the ground power line (L2), and the ground signal line (L3) are all 0. It was confirmed to be as small as 7 nH. This is because each wiring pattern as shown in FIG. On the other hand, in the conventional structure, since L1, L2, and L3 are 67 nH each through through holes, the parasitic inductance is about 100 times larger.

本発明のＤＣ‐ＤＣコンバータを、スイッチング周波数２ＭＨｚ，入力電圧３．６Ｖ， 出力電圧１．４５５Ｖ、デューティ比４２％で動作させて特性を評価した。   The characteristics were evaluated by operating the DC-DC converter of the present invention at a switching frequency of 2 MHz, an input voltage of 3.6 V, an output voltage of 1.455 V, and a duty ratio of 42%.

図１８に出力電流を６５０ｍＡまで変化させたときの変換効率を示す。本発明に依ると８０％を越える変換効率の得られることが分かる。比較例（特許文献１同等品）では、６５０ｍＡ出力時に約７５％と、本発明の８０％に比べて見劣りするものであった。この効率の改善は，先述した寄生インダクタンスＬ１，Ｌ２の低減効果によるものと推定される。また変換効率が５％も低いと、入力電源である電池の消耗が激しいだけでなく、損失によって発生した熱の悪影響も見逃せない。 FIG. 18 shows the conversion efficiency when the output current is changed to 650 mA. According to the present invention, it can be seen that a conversion efficiency exceeding 80% can be obtained. The comparative example (equivalent to Patent Document 1) was about 75% at 650 mA output, which was inferior to 80% of the present invention. This improvement in efficiency is presumed to be due to the effect of reducing the parasitic inductances L1 and L2 described above. If the conversion efficiency is as low as 5%, not only the battery as an input power source is exhausted, but also the adverse effect of heat generated by the loss cannot be overlooked.

図１９に示す様に、出力電圧精度は８ｍＶ向上した。比較例では、６５０ｍＡの出力時に１．４３７Ｖと、本発明の１．４４５Ｖに比べて８ｍＶも低下した。この出力電圧精度の向上は先述した寄生インダクタンスＬ３の低減効果によるものと推定される。また、図１９（比較例）に示す特性曲線が円滑でない点から、発振気味で不安定であることも分かる。   As shown in FIG. 19, the output voltage accuracy was improved by 8 mV. In the comparative example, at the output of 650 mA, it was 1.437 V, which was 8 mV lower than the 1.445 V of the present invention. This improvement in output voltage accuracy is presumed to be due to the effect of reducing the parasitic inductance L3 described above. It can also be seen that the characteristic curve shown in FIG. 19 (comparative example) is not smooth and is unstable due to oscillation.

本発明では基板底面の電極につながるスルーホールが不要なので，比較例の基板底面が３×３ｍｍに対し３×２．５ｍｍと、１７％も寸法を低減できた。   In the present invention, since the through hole connected to the electrode on the bottom surface of the substrate is unnecessary, the size of the substrate bottom surface of the comparative example was reduced by 3% to 3 × 2.5 mm and 17%.

本発明によれば、ヴィアホールによる寄生インダクタンスによる悪影響の無い電子部品が得られる。また、積層基板のパネル構造体に依り、生産性が格段に向上できる。従って、ＤＣ−ＤＣコンバータを小型で高性能なものと成し、電子機器への利用可能性は大きい。 According to the present invention, it is possible to obtain an electronic component that is not adversely affected by parasitic inductance due to via holes. Further, the productivity can be greatly improved depending on the panel structure of the laminated substrate. Therefore, the DC-DC converter is made small and has high performance, and the applicability to electronic equipment is great.

（ａ）本発明の一実施例に係る電子部品の外観斜視図（上面）である。（ｂ）本発明の一実施例に係る電子部品の外観斜視図（下面）である。(A) It is an external appearance perspective view (upper surface) of the electronic component which concerns on one Example of this invention. (B) It is an external appearance perspective view (lower surface) of the electronic component which concerns on one Example of this invention. （ａ）本発明の一実施例に係る電子部品の断面図である。（ｂ）本発明の一実施例に係る電子部品の上面図である。(A) It is sectional drawing of the electronic component which concerns on one Example of this invention. (B) It is a top view of the electronic component which concerns on one Example of this invention. （ａ）本発明の電子部品に用いる端子台の一例を示す斜視図である。（ｂ）本発明の電子部品に用いる端子台の他の例を示す斜視図である。(A) It is a perspective view which shows an example of the terminal block used for the electronic component of this invention. (B) It is a perspective view which shows the other example of the terminal block used for the electronic component of this invention. 本発明の電子部品に用いる端子台を構成する両面プリント配線板の一例を示す平面図である。It is a top view which shows an example of the double-sided printed wiring board which comprises the terminal block used for the electronic component of this invention. 本発明の電子部品の一実施例におけるインダクタ内蔵基板を集合したインダクタ内蔵パネルの平面図である。It is a top view of the inductor built-in panel which assembled the inductor built-in board in one example of the electronic component of the present invention. 本発明の一実施例による電子部品の組み立てを説明するための平面図である。It is a top view for demonstrating the assembly of the electronic component by one Example of this invention. 本発明の一実施例による電子部品を連接したパネル構造体の外観斜視図である。It is an external appearance perspective view of the panel structure body which connected the electronic component by one Example of this invention. 本発明の電子部品に用いる端子台を構成する両面プリント配線板の他の例を示す平面図である。It is a top view which shows the other example of the double-sided printed wiring board which comprises the terminal block used for the electronic component of this invention. 本発明の一実施例による電子部品を連接したパネル構造体の外観斜視図である。It is an external appearance perspective view of the panel structure body which connected the electronic component by one Example of this invention. （ａ）本発明の他の実施例に係る電子部品の外観斜視図（上面）である。（ｂ）本発明の他の実施例に係る電子部品の外観斜視図（下面）である。(A) It is an external appearance perspective view (upper surface) of the electronic component which concerns on the other Example of this invention. (B) It is an external appearance perspective view (lower surface) of the electronic component which concerns on the other Example of this invention. 本発明の電子部品に用いる端子台を構成する両面プリント配線板の他の例を示す平面図である。It is a top view which shows the other example of the double-sided printed wiring board which comprises the terminal block used for the electronic component of this invention. 本発明の一実施例による電子部品を連接したパネル構造体の外観斜視図である。It is an external appearance perspective view of the panel structure body which connected the electronic component by one Example of this invention. （ａ）本発明の他の実施例に係る電子部品の外観斜視図（上面）である。（ｂ）本発明の他の実施例に係る電子部品の外観斜視図（下面）である。(A) It is an external appearance perspective view (upper surface) of the electronic component which concerns on the other Example of this invention. (B) It is an external appearance perspective view (lower surface) of the electronic component which concerns on the other Example of this invention. 本発明の一実施例に係る電子部品を用いたＤＣ−ＤＣコンバータの回路図である。It is a circuit diagram of the DC-DC converter using the electronic component which concerns on one Example of this invention. 従来の電子部品を用いたＤＣ−ＤＣコンバータの回路図である。It is a circuit diagram of the DC-DC converter using the conventional electronic component. ＤＣ−ＤＣコンバータにおける寄生インダクタンスが変換効率に及ぼす影響を示す特性図である。It is a characteristic view which shows the influence which the parasitic inductance in a DC-DC converter has on conversion efficiency. 本発明の電子部品において、インダクタンスに流れる電流波形を模式的に示す図である。It is a figure which shows typically the electric current waveform which flows into an inductance in the electronic component of this invention. 本発明に係る電子部品の変換効率を比較例と共に示す特性図である。It is a characteristic view which shows the conversion efficiency of the electronic component which concerns on this invention with a comparative example. 本発明に係る電子部品の出力電圧精度を比較例と共に示す特性図である。It is a characteristic view which shows the output voltage precision of the electronic component which concerns on this invention with a comparative example. 従来のＤＣ−ＤＣコンバータの模式図である。It is a schematic diagram of the conventional DC-DC converter.

符号の説明Explanation of symbols

１０ 積層基板
１４ インダクタ内蔵パネル
２０ インダクタ
３０ 回路部品
４０ 端子台
４２ 端子台パネル
４４ 端子
５０ 基材
６０ 端面電極
６２ ヴィアホール
６４ 端子台部材
８０ マーク
９０ ダイサーカット部
１００ 電子部品
Ｃｏｕｔ 出力コンデンサ
ＥＮ イネーブル端子
ＦＢ フィードバック端子
ＩＮＶ インバータ
Ｌｏｕｔ 出力インダクタ
Ｌ１，Ｌ２，Ｌ３ 寄生インダクタ
Ｏｐ−Ａｍｐ 誤差増幅器
ＰＧ パワーラインのグランド端子
ＰＷＭ パルス幅変調器
Ｑ１，Ｑ２ ＭＯＳトランジスタ
Ｒ 負荷抵抗
ＳＧ 信号ラインのグランド端子
ＳＷ スイッチング端子
Ｖｄｄ 信号用電圧端子
Ｖｉｎ 入力電圧端子
Ｖｏｕｔ 出力電圧端子
Ｖｒ 基準電圧
Ｖｃｏｎ 出力電圧設定端子
Ｖｄｄ 信号用電圧端子 DESCRIPTION OF SYMBOLS 10 Laminated board 14 Inductor built-in panel 20 Inductor 30 Circuit component 40 Terminal block 42 Terminal block panel 44 Terminal 50 Base material 60 End surface electrode 62 Via hole 64 Terminal block member 80 Mark 90 Dicer cut part 100 Electronic component Cout Output capacitor EN Enable terminal FB Feedback terminal INV Inverter Lout Output inductor L1, L2, L3 Parasitic inductor Op-Amp Error amplifier PG Power line ground terminal PWM Pulse width modulator Q1, Q2 MOS transistor R Load resistor SG Signal line ground terminal SW Switching terminal Vdd For signal Voltage terminal Vin Input voltage terminal Vout Output voltage terminal Vr Reference voltage Vcon Output voltage setting terminal Vdd Signal voltage terminal

Claims (3)

フェライト磁性体材料からなりインダクタを内蔵するフェライト積層基板に、前記インダクタと接続する半導体集積回路と、複数の端子が形成された非磁性体材料からなる端子台を備えた電子部品であって、
前記フェライト積層基板には前記端子台の端子と前記半導体集積回路とを接続する複数の接続線路を備え、前記接続線路は、前記フェライト積層基板の第一面の面上に設けられた第１電極パターンと、前記フェライト積層基板の内層であって前記第一面の近傍に形成されヴィアホールを介して前記第１電極パターンと接続された第２電極パターンと、前記第２電極パターンと他のヴィアホールを介して接続された第３電極パターンを備え、
前記第１電極パターンに前記半導体集積回路を接続し、
前記第３電極パターンに前記端子台に形成された端子が接続されたことを特徴とする電子部品。 An electronic component including a semiconductor integrated circuit connected to the inductor and a terminal block made of a non-magnetic material formed with a plurality of terminals on a ferrite multilayer substrate made of a ferrite magnetic material and incorporating an inductor,
The ferrite multilayer substrate includes a plurality of connection lines that connect the terminals of the terminal block and the semiconductor integrated circuit, and the connection lines are first electrodes provided on the first surface of the ferrite multilayer substrate. pattern, and the second electrode patterns connected to the ferrite laminate a layer of the substrate is formed in the vicinity of the first surface of the first electrode pattern through a via hole, said second electrode pattern and other via A third electrode pattern connected through a hole ;
Connecting the semiconductor integrated circuit to the first electrode pattern;
Electronic components, wherein the terminals formed on the terminal block to the third electrode pattern is connected. 前記端子台は基材をガラスエポキシ基板とする両面プリント配線板であって、その一方の面の電極パターンが前記第３電極パターンと接続し、他方の面の電極パターンは回路基板への実装に用いられ、前記電極パターンどうしがヴィアホールで接続されてなることを特徴とする請求項１に記載の電子部品。 The terminal block is a double-sided printed wiring board whose base material is a glass epoxy board, and the electrode pattern on one side is connected to the third electrode pattern, and the electrode pattern on the other side is used for mounting on a circuit board. The electronic component according to claim 1, wherein the electronic pattern is used and the electrode patterns are connected by a via hole . 前記半導体集積回路と前記インダクタによりＤＣ−ＤＣコンバータを構成したことを特徴とする請求項１又は２に記載の電子部品。 The electronic component according to claim 1, wherein a DC-DC converter is configured by the semiconductor integrated circuit and the inductor .
JP2008032503A 2008-02-14 2008-02-14 Electronic components Active JP4974009B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008032503A JP4974009B2 (en) 2008-02-14 2008-02-14 Electronic components

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008032503A JP4974009B2 (en) 2008-02-14 2008-02-14 Electronic components

Publications (2)

Publication Number Publication Date
JP2009194111A JP2009194111A (en) 2009-08-27
JP4974009B2 true JP4974009B2 (en) 2012-07-11

Family

ID=41075884

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008032503A Active JP4974009B2 (en) 2008-02-14 2008-02-14 Electronic components

Country Status (1)

Country Link
JP (1) JP4974009B2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6695066B2 (en) * 2014-11-27 2020-05-20 ツーハイ アクセス セミコンダクター カンパニー リミテッド Polymer frame for chips such that the frame comprises at least one via in series with a capacitor

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3890947B2 (en) * 2001-10-17 2007-03-07 松下電器産業株式会社 High frequency semiconductor device
JP2007195286A (en) * 2006-01-17 2007-08-02 Tdk Corp Dc-dc converter and coil parts
JP4703459B2 (en) * 2006-03-28 2011-06-15 京セラ株式会社 Coil built-in board

Also Published As

Publication number Publication date
JP2009194111A (en) 2009-08-27

Similar Documents

Publication Publication Date Title
US7646610B2 (en) DC-DC converter
JP6361827B2 (en) DC-DC converter and switching IC
JP5549600B2 (en) Manufacturing method of module with flat coil and module with flat coil
JP4883392B2 (en) DC-DC converter
US7268659B2 (en) Micro electric power converter
JP4784859B2 (en) Multi-phase converter
US7180397B1 (en) Printed wiring board having edge plating interconnects
JP6432460B2 (en) DC-DC converter
CN109003779B (en) Power module and method for manufacturing the same
JP2009246159A (en) Multiple output magnetic induction unit, and multiple output micro power converter having the same
JP6365696B2 (en) module
WO2017006784A1 (en) Dc-dc converter
JP3649214B2 (en) Ultra-compact power converter and manufacturing method thereof
JP6489286B2 (en) Inductor module
JP2004055756A (en) Hybrid integrated circuit device
JP5429649B2 (en) Inductor built-in component and DC-DC converter using the same
JP4974009B2 (en) Electronic components
JP2008251901A (en) Composite semiconductor device
JP2011019083A (en) Electronic composite component
JP6365805B2 (en) DCDC converter module and DCDC converter circuit
JP6500678B2 (en) Wireless communication device
WO2022091479A1 (en) Power supply circuit module
JP2004289912A (en) Slim power supply unit and manufacturing method
CN117981211A (en) Tracking module
JP2004194376A (en) Dc power unit

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110317

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110325

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110523

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110909

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111024

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120316

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120329

R150 Certificate of patent or registration of utility model

Ref document number: 4974009

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150420

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350