JP4964444B2 - Manufacturing method of display element - Google Patents

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本発明は表示素子の製造方法に関し、特にマザー基板から表示素子基板を分断して、表示素子を作製する表示素子の製造方法に関する。   The present invention relates to a method for manufacturing a display element, and more particularly, to a method for manufacturing a display element in which a display element substrate is divided from a mother substrate.

近年、携帯電話機、携帯情報端末、電子手帳、携帯型テレビ等の多くの電子機器に、液晶表示装置等の表示装置が組み込まれるようになった。
液晶表示装置には様々な種類があり、動作モードではTN(Twisted Nematic)モード、STN(Super Twisted Nematic)モードなどが知られており、駆動方法では単純マトリックス方式やアクティブマトリックス方式が知られている。
一般的なTFT(Thin Film Transistor)液晶表示装置は、動作モードをTNモードとし、駆動方式をアクティブマトリックス方式とし、軽くて薄く、きれいな画面を長時間見ることができる利点が活かされ、多くの電子機器に搭載されている。
In recent years, display devices such as liquid crystal display devices have been incorporated into many electronic devices such as mobile phones, portable information terminals, electronic notebooks, and portable televisions.
There are various types of liquid crystal display devices, and TN (Twisted Nematic) mode and STN (Super Twisted Nematic) mode are known as operation modes, and simple matrix method and active matrix method are known as driving methods. .
A general TFT (Thin Film Transistor) liquid crystal display device has the advantage of being able to see a light, thin and clean screen for a long time with the TN mode operating mode and the active matrix type driving method. Installed in equipment.

このようなTFT液晶表示装置は、内面全面に電極が形成された対向基板と、この対向基板の内面に対して、TFT素子および画素電極が画素毎にマトリックス状に配列された内面を対向させて設けられたTFTアレイ基板との間で、液晶を挟持することにより構成されている(例えば、特許文献1参照)。
このTFTアレイ基板の製造時において、摩擦などによって静電気がTFTアレイ基板内に蓄積されることがある。例えば、TFT素子に接続される電極配線のように、絶縁層を挟んで積層された電極配線間に蓄積される静電気の電位差が、絶縁体の絶縁耐圧を超えると放電が起こる。この放電により、電極配線間の絶縁層が静電破壊されてしまい、この結果、表示欠陥が発生するという問題が生じていた。
Such a TFT liquid crystal display device has a counter substrate in which electrodes are formed on the entire inner surface, and an inner surface in which TFT elements and pixel electrodes are arranged in a matrix for each pixel. The liquid crystal is sandwiched between the TFT array substrate provided (see, for example, Patent Document 1).
During manufacture of the TFT array substrate, static electricity may be accumulated in the TFT array substrate due to friction or the like. For example, a discharge occurs when a potential difference of static electricity accumulated between electrode wirings stacked with an insulating layer interposed therebetween, such as an electrode wiring connected to a TFT element, exceeds the dielectric strength voltage of the insulator. Due to this discharge, the insulating layer between the electrode wirings is electrostatically broken, and as a result, a problem of display defects has occurred.

従来、この静電破壊を防止するために、TFTアレイ基板の外周縁部にショートリングと呼ばれる導体パターンを形成し、電極配線間をショートさせる手法が知られている(例えば、特許文献2参照)。このショートリングは、TFTアレイ基板の外周縁部に配置されており、表示パネル組み立て後にTFTアレイ基板がその外周線に沿って切断された後に、TFTアレイ基板の外周の角部を、やすりなどで削ることにより各電極配線と分断されていた。
特開平6−110058号公報(図5、段落0003) 特開平8−234227号公報(図8)
Conventionally, in order to prevent this electrostatic breakdown, a technique is known in which a conductor pattern called a short ring is formed on the outer peripheral edge of a TFT array substrate to short-circuit between electrode wirings (see, for example, Patent Document 2). . This short ring is arranged on the outer peripheral edge of the TFT array substrate. After the TFT array substrate is cut along the outer peripheral line after the display panel is assembled, the outer peripheral corner of the TFT array substrate is removed with a file or the like. It was divided from each electrode wiring by shaving.
JP-A-6-110058 (FIG. 5, paragraph 0003) JP-A-8-234227 (FIG. 8)

しかしながら、TFTアレイ基板の外周の角部を、やすりなどで削る面取り加工をする際に、やすりなどの摩擦によりTFTアレイ基板に静電気を生じさせてしまい、TFT素子を静電破壊させてしまうという問題があった。また、作業工数および作業時間の増加があり、液晶表示素子を効率よく製造できないという問題があった。また、面取り加工する際に、やすりなどで削りながら寸法の管理をしなければならず、作業に多大な手間がかかるという問題があった。   However, when chamfering a corner of the outer periphery of the TFT array substrate with a file or the like, static electricity is generated in the TFT array substrate due to friction of the file or the like, and the TFT element is electrostatically destroyed. was there. In addition, the number of work steps and the work time are increased, and there is a problem that the liquid crystal display element cannot be manufactured efficiently. In addition, when chamfering, it is necessary to manage dimensions while cutting with a file or the like, and there is a problem that much work is required.

本発明はこのような問題に鑑みてなされたものであり、スイッチ素子などの静電破壊を制限しつつ、簡素かつ効率的に表示素子を作製できる表示素子の製造方法を提供することを目的とする。   The present invention has been made in view of such a problem, and an object of the present invention is to provide a display element manufacturing method capable of simply and efficiently manufacturing a display element while limiting electrostatic breakdown of a switch element or the like. To do.

本発明に係る表示素子の製造方法は、
マザー基板から複数の表示素子基板を分断して、複数の表示素子を作製する表示素子の製造方法であって、
上記マザー基板上の複数の表示素子形成領域の内部に、複数の画素電極と上記複数の画素電極の各々に対応する複数のスイッチ素子をそれぞれマトリクス状に形成するステップと、
上記複数の画素電極の間に、上記複数のスイッチ素子に接続される複数のゲート電極配線及び複数のソース電極配線を上記表示素子形成領域の一辺側に延出形成するステップと、
上記複数の表示素子形成領域のうち第1の表示素子形成領域と、当該第1の表示素子形成領域の上記一辺側に隣位する第2の表示素子形成領域との間に、上記第1の表示素子形成領域から延出された上記複数のゲート電極配線及び上記複数のソース電極配線を互いに接続する接続配線を形成するステップと、
上記複数の表示素子形成領域の各々の外周縁に沿って上記表示素子基板を上記マザー基板から分断するステップとを含み、
上記表示素子基板を上記マザー基板から分断する際に、上記第1の表示素子形成領域を含む第1の表示素子基板と上記第2の表示素子形成領域を含む第2の表示素子基板とを分断することにより、上記第1の表示素子形成領域から延出された上記複数のゲート電極配線及び上記複数のソース電極配線の各々と上記接続配線とを分断し、
上記接続配線を形成する際に、上記接続配線を上記第2の表示素子基板における上記第2の表示素子形成領域の外領域に配置することを特徴とするものである。

A method for manufacturing a display element according to the present invention includes:
A method of manufacturing a display element by dividing a plurality of display element substrates from a mother substrate to produce a plurality of display elements,
Forming a plurality of pixel electrodes and a plurality of switch elements corresponding to each of the plurality of pixel electrodes in a matrix in a plurality of display element formation regions on the mother substrate,
Extending a plurality of gate electrode lines and a plurality of source electrode lines connected to the plurality of switch elements to one side of the display element formation region between the plurality of pixel electrodes;
Between the first display element formation region of the plurality of display element formation regions and the second display element formation region adjacent to the one side of the first display element formation region, the first display element formation region Forming a connection wiring for connecting the plurality of gate electrode wirings and the plurality of source electrode wirings extending from the display element formation region to each other;
Separating the display element substrate from the mother substrate along the outer peripheral edge of each of the plurality of display element formation regions,
When the display element substrate is divided from the mother substrate, the first display element substrate including the first display element formation region and the second display element substrate including the second display element formation region are divided. By doing so, each of the plurality of gate electrode wirings and the plurality of source electrode wirings extended from the first display element formation region is separated from the connection wiring ,
When the connection wiring is formed, the connection wiring is arranged outside the second display element formation region of the second display element substrate .

このような方法を採用することにより、スイッチ素子などの静電破壊を制限しつつ、簡素に効率よく表示素子を作製できる。   By adopting such a method, a display element can be simply and efficiently manufactured while limiting electrostatic breakdown of a switch element or the like.

本発明に係る表示素子の製造方法において、複数のゲート電極配線および複数のソース電極配線を各々端子に接続し、端子と接続配線とを補助配線を介して接続することが好ましい。
表示素子基板は矩形状であり、マザー基板に複数の表示素子基板を配列形成することが好ましい
In the display element manufacturing method according to the present invention, it is preferable that a plurality of gate electrode wirings and a plurality of source electrode wirings are connected to terminals, and the terminals and connection wirings are connected via auxiliary wirings.
The display element substrate has a rectangular shape, and a plurality of display element substrates are preferably formed in an array on the mother substrate .

また、共通電極が形成された対向基板を形成するステップと、表示素子基板をマザー基板から分断する前に、マザー基板の複数の画素電極およびスイッチ素子が形成された面に、共通電極が形成された面を対向させて、マザー基板と対向基板とを、複数の画素電極およびスイッチ素子が形成された領域の外周縁に沿って粘着材により接合するステップを更に含んでもよい。   In addition, the step of forming the counter substrate on which the common electrode is formed, and the common electrode is formed on the surface of the mother substrate on which the plurality of pixel electrodes and the switch elements are formed before the display element substrate is separated from the mother substrate. The method may further include a step of bonding the mother substrate and the counter substrate with an adhesive material along the outer peripheral edge of the region in which the plurality of pixel electrodes and the switch elements are formed with the opposite surfaces facing each other.

これにより、対向基板をマザー基板に対向させて取り付けた状態であっても、スイッチ素子などの静電破壊を制限しつつ、簡素に効率よく表示素子を作製できる。   As a result, even when the counter substrate is mounted facing the mother substrate, a display element can be simply and efficiently manufactured while limiting electrostatic breakdown of the switch element and the like.

本発明によれば、スイッチ素子などの静電破壊を制限しつつ、簡素に効率よく表示素子を作製できる。   According to the present invention, a display element can be simply and efficiently manufactured while limiting electrostatic breakdown of a switch element or the like.

まず、TFT液晶表示素子1の構成について、図に基づいて説明する。
図1は、TFT液晶表示素子の構成を示す模式図であって、図1(a)はTFT液晶表示素子の正面図であり、図1(b)は側面図である。図2は、TFT液晶表示素子の断面を示す模式図であり、特に図1(a)のA−A切断線の拡大断面を示す図である。
図1および図2において、TFT液晶表示素子1はTFTアレイ基板10と対向基板20とを互いに対向させて構成されている。
First, the configuration of the TFT liquid crystal display element 1 will be described with reference to the drawings.
1A and 1B are schematic views showing the configuration of a TFT liquid crystal display element. FIG. 1A is a front view of the TFT liquid crystal display element, and FIG. 1B is a side view. FIG. 2 is a schematic diagram showing a cross section of the TFT liquid crystal display element, and particularly an enlarged cross section taken along the line AA of FIG.
1 and 2, the TFT liquid crystal display element 1 is configured by a TFT array substrate 10 and a counter substrate 20 facing each other.

図1(a)、図1(b)および図2に示されるように、TFTアレイ基板10は、例えば光透過性のガラス、ポリカーボネート、アクリル樹脂等により矩形状に形成された透明基板11の内面に画素電極12およびTFT素子13を、表示領域1a内にマトリックス状に設けられた画素毎に形成し、更にこの画素電極12およびTFT素子13上に配向膜(不図示)を形成することにより構成されている。画素電極12は例えばITO(Indium Tin Oxide)により形成されている。また、図1(a)、図1(b)および図2に示されるように、TFTアレイ基板10の一辺側には実装部10aが設けられている。   As shown in FIG. 1A, FIG. 1B, and FIG. 2, the TFT array substrate 10 includes an inner surface of a transparent substrate 11 that is formed in a rectangular shape using, for example, light-transmitting glass, polycarbonate, acrylic resin, or the like. The pixel electrode 12 and the TFT element 13 are formed for each pixel provided in a matrix in the display area 1a, and an alignment film (not shown) is further formed on the pixel electrode 12 and the TFT element 13. Has been. The pixel electrode 12 is made of, for example, ITO (Indium Tin Oxide). Further, as shown in FIGS. 1A, 1B, and 2, a mounting portion 10a is provided on one side of the TFT array substrate 10.

対向基板20は、例えば光透過性のガラス、ポリカーボネート、アクリル樹脂等により矩形状に形成された透明基板21の内面にカラーフィルタ(不図示)、共通電極22、配向膜(不図示)等を積層形成することにより構成されている。
図2に示されるように、共通電極22は、画素電極12およびTFT素子13に対応する領域を包含する領域全面に形成されている。共通電極22は例えばITO(Indium Tin Oxide)により形成されている。カラーフィルタ(不図示)のR(Red:赤)、G(Green:緑)、B(Blue:青)は、表示領域1a内にマトリックス状に設けられた画素毎に形成されている。
The counter substrate 20 is formed by laminating a color filter (not shown), a common electrode 22, an alignment film (not shown), etc. on the inner surface of a transparent substrate 21 formed in a rectangular shape using, for example, light transmissive glass, polycarbonate, acrylic resin or the like. It is comprised by forming.
As shown in FIG. 2, the common electrode 22 is formed on the entire region including the region corresponding to the pixel electrode 12 and the TFT element 13. The common electrode 22 is made of, for example, ITO (Indium Tin Oxide). R (Red: red), G (Green: green), and B (Blue: blue) of a color filter (not shown) are formed for each pixel provided in a matrix in the display area 1a.

図1(a)および図2に示されるように、TFTアレイ基板10および対向基板20間は、表示領域1aの外周縁に沿って設けられたシール材30により接合されており、液晶50が注入された後、液晶注入口60が封止部70により封止されている。また、図2に示されるように、TFTアレイ基板10および対向基板20間の全面にわたり、TFTアレイ基板10および対向基板20間の間隙を調整するためのスペーサ40が散布される。なお、透明基板11、21の外面には、偏光板(不図示)などの光学フィルムが貼り付けられている。   As shown in FIG. 1A and FIG. 2, the TFT array substrate 10 and the counter substrate 20 are joined by a sealing material 30 provided along the outer peripheral edge of the display region 1a, and the liquid crystal 50 is injected. After that, the liquid crystal injection port 60 is sealed by the sealing portion 70. Further, as shown in FIG. 2, spacers 40 for adjusting the gap between the TFT array substrate 10 and the counter substrate 20 are scattered over the entire surface between the TFT array substrate 10 and the counter substrate 20. An optical film such as a polarizing plate (not shown) is attached to the outer surfaces of the transparent substrates 11 and 21.

図2に示されるように、一点鎖線で囲われたTFT素子13は、アモルファスシリコントランジスタなどの薄膜半導体13aに、走査電極としてのゲート電極13b、信号電極としてのソース電極13c、ドレイン電極13dを構成した三端子スイッチである。ゲート電極13bは、複数の画素電極12間に形成された走査信号配線としてのゲート電極配線(不図示)に接続されており、ソース電極13cは、データ信号配線としてのソース電極配線(不図示)に接続されている。なお、ゲート電極配線とソース電極配線は、複数の画素電極12間に互いに交差して形成されている。ドレイン電極13dは画素電極12に接続されている。また、図2に示されるように、薄膜半導体13aとゲート電極13bとの間には、絶縁層13eが形成されている。   As shown in FIG. 2, the TFT element 13 surrounded by the alternate long and short dash line includes a gate electrode 13b as a scanning electrode, a source electrode 13c as a signal electrode, and a drain electrode 13d on a thin film semiconductor 13a such as an amorphous silicon transistor. This is a three-terminal switch. The gate electrode 13b is connected to a gate electrode wiring (not shown) as a scanning signal wiring formed between the plurality of pixel electrodes 12, and the source electrode 13c is a source electrode wiring (not shown) as a data signal wiring. It is connected to the. Note that the gate electrode wiring and the source electrode wiring are formed so as to cross each other between the plurality of pixel electrodes 12. The drain electrode 13d is connected to the pixel electrode 12. Further, as shown in FIG. 2, an insulating layer 13e is formed between the thin film semiconductor 13a and the gate electrode 13b.

ゲート電極13bに電圧を印加すると、ソース電極13cからドレイン電極13dへ、またはその逆へ薄膜半導体13a内部を電子が通過して電流が流れる。また、ゲート電極13bにオフ電圧を印加すると、ソース電極13cとドレイン電極13dとの間は遮断される。   When a voltage is applied to the gate electrode 13b, electrons pass through the thin film semiconductor 13a from the source electrode 13c to the drain electrode 13d or vice versa, and a current flows. Further, when an off voltage is applied to the gate electrode 13b, the source electrode 13c and the drain electrode 13d are disconnected.

このようにして、ゲート電極13bにより、TFT素子13をオン(ON)またはオフ(OFF)して、画素電極12と共通電極22との間で液晶50に駆動電圧が加えられる。ゲート電極13bへの電圧を0VにするとTFT素子13はオフし、液晶分子と、画素電極12およびこの画素電極12に対向された対向電極22との間に加えられた電圧が保持される。   In this manner, the TFT element 13 is turned on or off by the gate electrode 13b, and a driving voltage is applied to the liquid crystal 50 between the pixel electrode 12 and the common electrode 22. When the voltage to the gate electrode 13b is set to 0V, the TFT element 13 is turned off, and the voltage applied between the liquid crystal molecules and the pixel electrode 12 and the counter electrode 22 facing the pixel electrode 12 is held.

以上のように、TFT素子13はスイッチとして機能し、画素電極12毎にオンオフすることができる。TFT素子13が駆動回路14からの信号に従いオンして、駆動回路14が特定の画素電極12に駆動電圧を加え、画素電極12と共通電極22との間で液晶50の配列を変化させることにより、TFT液晶表示装置1の光の透過を制御する。   As described above, the TFT element 13 functions as a switch and can be turned on / off for each pixel electrode 12. The TFT element 13 is turned on according to a signal from the drive circuit 14, and the drive circuit 14 applies a drive voltage to a specific pixel electrode 12 to change the arrangement of the liquid crystal 50 between the pixel electrode 12 and the common electrode 22. The light transmission of the TFT liquid crystal display device 1 is controlled.

次に、TFTアレイ基板を作製するためのマザー基板の構成を図に基づいて説明する。図3は、TFTアレイ基板を作製するためのマザー基板の平面を模式的に示す図である。図4は、マザー基板の端子14周辺の構成を模式的に示す拡大図である。
図3に示されるように、点線a〜dで区分けされるように、TFTアレイ基板10用のマザー基板100内に、複数のTFTアレイ基板10が配列されて形成される。図3に示されるように、TFTアレイ基板10の外形は、点線a〜dにより囲われた領域に対応しており、太点線で示される。
Next, the structure of the mother substrate for manufacturing the TFT array substrate will be described with reference to the drawings. FIG. 3 is a diagram schematically showing a plane of a mother substrate for producing a TFT array substrate. FIG. 4 is an enlarged view schematically showing a configuration around the terminal 14 of the mother board.
As shown in FIG. 3, a plurality of TFT array substrates 10 are arranged and formed in a mother substrate 100 for the TFT array substrate 10 so as to be divided by dotted lines a to d. As shown in FIG. 3, the outer shape of the TFT array substrate 10 corresponds to a region surrounded by dotted lines a to d, and is indicated by a thick dotted line.

図3に示されるように、TFTアレイ基板10の外形内には、点線で囲われた液晶表示素子形成領域Mが設けられており、図2に示された画素電極12やTFT素子13や端子14などが、各液晶表示素子形成領域M内であって表示領域1aに対応した領域内に、マトリックス状に形成されている。複数の画素電極12は前述の通り、例えばITO(Indium Tin Oxide)により形成されている。なお、図3では、画素電極12やTFT素子13は省略している。   As shown in FIG. 3, a liquid crystal display element formation region M surrounded by a dotted line is provided in the outer shape of the TFT array substrate 10, and the pixel electrode 12, TFT element 13 and terminal shown in FIG. 14 and the like are formed in a matrix in each liquid crystal display element formation region M and in a region corresponding to the display region 1a. As described above, the plurality of pixel electrodes 12 are formed of, for example, ITO (Indium Tin Oxide). In FIG. 3, the pixel electrode 12 and the TFT element 13 are omitted.

図4に示されるように、複数の画素電極12の間に、複数のスイッチ素子13に接続される複数のゲート電極配線16およびソース電極配線17が形成されている。複数のゲート電極配線16およびソース電極配線17は例えばCrやMo−TaやTaやAlなどの金属により形成されている。走査信号配線としての各ゲート電極配線16はTFT素子13のゲート電極13bに接続されている。データ信号配線としてのソース電極配線17はTFT素子13のソース電極13cに接続されている。各ゲート電極配線16と各ソース電極配線17は、互いに交差して配置されており、両配線16、17の交差部分には絶縁層(不図示)が設けられている。   As shown in FIG. 4, a plurality of gate electrode wirings 16 and source electrode wirings 17 connected to the plurality of switch elements 13 are formed between the plurality of pixel electrodes 12. The plurality of gate electrode wirings 16 and source electrode wirings 17 are formed of a metal such as Cr, Mo—Ta, Ta, or Al, for example. Each gate electrode wiring 16 as the scanning signal wiring is connected to the gate electrode 13 b of the TFT element 13. A source electrode wiring 17 as a data signal wiring is connected to the source electrode 13 c of the TFT element 13. Each gate electrode wiring 16 and each source electrode wiring 17 are arranged so as to intersect each other, and an insulating layer (not shown) is provided at the intersection of both the wirings 16 and 17.

図4に示されるように、これら複数のゲート電極配線16およびソース電極配線17は、TFTアレイ基板10の一辺側に延出されており、複数のゲート電極配線16は補助配線18aを介して、複数の端子14に接続され、複数のソース電極配線17は直接、複数の端子14に接続されている。また、図4に示されるように、複数の端子14の各々が補助配線18bを介して、接続配線19に接続されている。複数の端子14、接続配線19および補助配線18a、18bは、例えばCrやMo−TaやTaやAlなどの金属により形成されている。接続配線19は、液晶表示素子形成領域Mの外領域であって、互いに隣接する液晶表示素子形成領域M間に形成されている。   As shown in FIG. 4, the plurality of gate electrode wirings 16 and the source electrode wirings 17 extend to one side of the TFT array substrate 10, and the plurality of gate electrode wirings 16 are connected via auxiliary wirings 18a. Connected to the plurality of terminals 14, the plurality of source electrode wirings 17 are directly connected to the plurality of terminals 14. In addition, as shown in FIG. 4, each of the plurality of terminals 14 is connected to the connection wiring 19 via the auxiliary wiring 18b. The plurality of terminals 14, connection wirings 19, and auxiliary wirings 18 a and 18 b are made of a metal such as Cr, Mo—Ta, Ta, or Al. The connection wiring 19 is formed outside the liquid crystal display element formation region M and between the adjacent liquid crystal display element formation regions M.

このようにして、複数のゲート電極配線16およびソース電極配線17の各々が、端子14および補助配線18a、18bを介して、接続配線19に電気的に接続されている。接続配線19を形成することにより、各ゲート電極配線16間や各ソース電極配線17間が同電位となり、ゲート電極配線16およびソース電極配線17が接続された各TFT素子13間や各TFT素子13の各電極間も同電位になる。これにより、製造作業時において、TFTアレイ基板10の摩擦によるTFT素子12などの静電破壊を制限している。   In this way, each of the plurality of gate electrode wirings 16 and source electrode wirings 17 is electrically connected to the connection wiring 19 via the terminal 14 and the auxiliary wirings 18a and 18b. By forming the connection wiring 19, the potential between the gate electrode wirings 16 and between the source electrode wirings 17 becomes the same potential, and between the TFT elements 13 to which the gate electrode wiring 16 and the source electrode wiring 17 are connected and between the TFT elements 13. The same potential is also applied between the electrodes. As a result, electrostatic breakdown of the TFT element 12 and the like due to friction of the TFT array substrate 10 is limited during the manufacturing operation.

次に、本発明の実施の形態に係る液晶表示素子の製造方法について、図に基づいて説明する。図5は、本発明の実施の形態に係る液晶表示素子の製造方法のフローを示す図である。
図5および図4に示されるように、まず矩形状のTFTアレイ基板10用のマザー基板100を、例えば光透過性のガラスなどの矩形状の平板により形成する(ステップ(STEP:以下、STと称する)301)。
Next, a method for manufacturing a liquid crystal display element according to an embodiment of the present invention will be described with reference to the drawings. FIG. 5 is a diagram showing a flow of a manufacturing method of the liquid crystal display element according to the embodiment of the present invention.
As shown in FIGS. 5 and 4, first, a mother substrate 100 for a rectangular TFT array substrate 10 is formed of a rectangular flat plate such as a light-transmitting glass (step (STEP: hereinafter referred to as ST)). 301).

次に、TFTアレイ基板10用のマザー基板100上の液晶表示素子形成領域M内であって表示領域1a内に、画素電極12やTFT素子13をマトリクス状に形成する(ST302)。画素電極12はITOなどにより形成される。TFT素子13の各電極にはCrやMo−TaやTaやAlなどの金属が用いられ、絶縁層13eにはSiOやTaやAlなどが用いられ、薄膜半導体にはa−Siなどが用いられる。また、複数のゲート電極配線16やソース電極配線17を、複数の画素電極12間に、CrやMo−TaやTaやAlなどの金属により形成する(ST303)。また、接続配線19や補助配線18a、18bや端子14を矩形状の液晶表示素子形成領域Mの一辺側にCrやMo−TaやTaやAlなどの金属により形成する(ST304)。 Next, the pixel electrodes 12 and the TFT elements 13 are formed in a matrix in the liquid crystal display element formation region M on the mother substrate 100 for the TFT array substrate 10 and in the display region 1a (ST302). The pixel electrode 12 is made of ITO or the like. Each electrode of the TFT element 13 used is a metal such as Cr or Mo-Ta or Ta and Al, such as SiO 2 and Ta 2 O 5, Al 2 O 3, or the is used for the insulating layer 13e, the thin film semiconductor a-Si or the like is used. A plurality of gate electrode wirings 16 and source electrode wirings 17 are formed between the plurality of pixel electrodes 12 with a metal such as Cr, Mo-Ta, Ta, or Al (ST303). Further, the connection wiring 19, the auxiliary wirings 18 a and 18 b, and the terminals 14 are formed of a metal such as Cr, Mo—Ta, Ta, and Al on one side of the rectangular liquid crystal display element formation region M (ST 304).

ここで、ST302〜ST304の各工程は個別になされるのではなく、ST302〜ST304の工程では、画素電極12、TFT素子13、端子14、ゲート電極配線16、ソース電極配線17、補助配線18a、18b、接続配線19などの積層構成に応じて、例えばフォトリソグラフィー法によりスパッタによる各種薄膜の成膜、フォトレジスト塗布、パターンの露光、現像、エッチング、フォトレジスト剥離を複数回繰り返し行うことにより、これらの全てを形成する。   Here, the steps ST302 to ST304 are not individually performed. In the steps ST302 to ST304, the pixel electrode 12, the TFT element 13, the terminal 14, the gate electrode wiring 16, the source electrode wiring 17, the auxiliary wiring 18a, Depending on the laminated structure such as 18b, connection wiring 19 and the like, for example, by performing various thin film formation by sputtering, photo-resist application, pattern exposure, development, etching, and photo-resist stripping several times by photolithography. Form all of the.

次に、TFTアレイ基板10用のマザー基板100上に、配向膜(不図示)を例えば高分子材料であるポリイミド(Polyimide)薄膜等の有機薄膜で形成する(ST305)。そして、この配向膜に対して、液晶50との接触面に一方向にミクロな傷をつける配向処理(ラビング処理)を施す(ST305)。次に、TFTアレイ基板10用のマザー基板100の画素電極12などが形成された面上に、スペーサ40を均一に散布する(ST306)。なお、スペーサ40を対向基板20の共通電極22が形成された面上に散布してもよい。   Next, an alignment film (not shown) is formed on the mother substrate 100 for the TFT array substrate 10 with an organic thin film such as a polyimide thin film made of a polymer material (ST305). The alignment film is then subjected to an alignment process (rubbing process) for making micro scratches in one direction on the contact surface with the liquid crystal 50 (ST305). Next, spacers 40 are uniformly dispersed on the surface of the mother substrate 100 for the TFT array substrate 10 on which the pixel electrodes 12 and the like are formed (ST306). The spacers 40 may be scattered on the surface of the counter substrate 20 on which the common electrode 22 is formed.

次に、TFTアレイ基板10用のマザー基板100の表示領域1aの外周に沿って、液晶注入口60となる一部を除いてシール材30を塗布する(ST307)。なお、対向基板20のマザー基板(不図示)上における表示領域1aの外周に対応する位置に、液晶注入口60となる一部を除いてシール材30を塗布することもできる。ここで、TFTアレイ基板10用のマザー基板100の表示領域1a内には、複数の画素電極12およびTFT素子13がマトリックス状に形成されている。   Next, the sealing material 30 is applied along the outer periphery of the display region 1a of the mother substrate 100 for the TFT array substrate 10 except for a portion that becomes the liquid crystal injection port 60 (ST307). It should be noted that the sealing material 30 can be applied to a position corresponding to the outer periphery of the display region 1a on the mother substrate (not shown) of the counter substrate 20 except for a part of the liquid crystal injection port 60. Here, in the display region 1a of the mother substrate 100 for the TFT array substrate 10, a plurality of pixel electrodes 12 and TFT elements 13 are formed in a matrix.

次に、対向基板20用のマザー基板(不図示)を例えば光透過性のガラスなどの矩形状の平板により形成する(ST308)。そして、対向基板20用のマザー基板の内面上に、カラーフィルタを、フォトリソグラフィー法などを用いて、顔料などにより形成する(ST309)。次に、対向基板20用のマザー基板の内面上の全面に共通電極22を例えばITOなどにより形成する(ST310)。   Next, a mother substrate (not shown) for the counter substrate 20 is formed of a rectangular flat plate such as a light transmissive glass (ST308). Then, a color filter is formed on the inner surface of the mother substrate for the counter substrate 20 with a pigment or the like using a photolithography method or the like (ST309). Next, the common electrode 22 is formed of, for example, ITO on the entire inner surface of the mother substrate for the counter substrate 20 (ST310).

次に、対向基板20用のマザー基板の内面上に、配向膜(不図示)を例えば高分子材料であるポリイミド(Polyimide)薄膜等の有機薄膜で形成し(ST311)、この配向膜に対して、液晶50との接触面に一方向にミクロな傷をつける配向処理(ラビング処理)を施す(ST311)。
そして、TFTアレイ基板用のマザー基板100と対向基板20用のマザー基板とを、画素電極12などが形成された面と共通電極22が形成された面とを互いに対向させて、複数の画素電極12およびTFT素子13がマトリックス状に形成された領域の外周縁をシール材30により貼り合わせて、TFTアレイ基板10用のマザー基板100および対向基板20用のマザー基板の間を接合する(ST312)。
Next, an alignment film (not shown) is formed on the inner surface of the mother substrate for the counter substrate 20 with, for example, an organic thin film such as a polyimide thin film that is a polymer material (ST311). Then, an alignment process (rubbing process) is performed to make micro scratches in one direction on the contact surface with the liquid crystal 50 (ST311).
Then, the mother substrate 100 for the TFT array substrate and the mother substrate for the counter substrate 20 are arranged such that the surface on which the pixel electrode 12 and the like are formed and the surface on which the common electrode 22 is formed are opposed to each other. 12 and the outer peripheral edge of the region in which the TFT elements 13 are formed in a matrix are bonded together by a sealing material 30 to join the mother substrate 100 for the TFT array substrate 10 and the mother substrate for the counter substrate 20 (ST312). .

次に、TFTアレイ基板10のマザー基板100および対向基板20のマザー基板を、液晶表示素子形成領域Mの外周縁に設けられた分断線、すなわち図3に示された点線a〜dに沿って分断する(ST313)。これにより、液晶50が未注入の液晶パネルがTFTアレイ基板10用のマザー基板100から分断される。このときにTFTアレイ基板10がTFTアレイ基板10用のマザー基板100から分断され、同時に各補助配線18bが分断され、複数のゲート電極配線16および複数のソース電極配線17の各々と接続配線19とが分断される。なお、分断は、たとえばスクライブ&ブレーク方式により行う。   Next, the mother substrate 100 of the TFT array substrate 10 and the mother substrate of the counter substrate 20 are separated along the dividing lines provided on the outer peripheral edge of the liquid crystal display element formation region M, that is, the dotted lines a to d shown in FIG. Divide (ST313). As a result, the liquid crystal panel into which the liquid crystal 50 has not been injected is separated from the mother substrate 100 for the TFT array substrate 10. At this time, the TFT array substrate 10 is separated from the mother substrate 100 for the TFT array substrate 10, and at the same time, each auxiliary wiring 18 b is divided, and each of the plurality of gate electrode wirings 16 and the plurality of source electrode wirings 17 and the connection wiring 19 Is divided. The division is performed by, for example, a scribe & break method.

次に、TFTアレイ基板10および対向基板20の間とシール材30により囲われた閉空間に、液晶50を注入する(ST314)。そして、液晶注入口60を封止材70により封止して、封止材70を硬化させることにより液晶50を、閉空間内に密封する(ST315)。そして、透明基板11、21の外面に偏光板(不図示)などの光学フィルムを貼り付けて、TFT液晶表示素子1が完成する。   Next, liquid crystal 50 is injected into the closed space surrounded by the sealing material 30 between the TFT array substrate 10 and the counter substrate 20 (ST314). Then, the liquid crystal inlet 60 is sealed with the sealing material 70, and the sealing material 70 is cured to seal the liquid crystal 50 in the closed space (ST315). Then, an optical film such as a polarizing plate (not shown) is attached to the outer surfaces of the transparent substrates 11 and 21 to complete the TFT liquid crystal display element 1.

このような方法を採用することにより、TFTアレイ基板10をTFTアレイ基板10用のマザー基板100から分断する際に、複数のゲート電極配線16および複数のソース電極配線17の各々と接続配線19とを分断するので、従来のように、TFTアレイ基板10の外周の角部を、やすりなどで削る面取り加工をする際に、やすりなどの摩擦によりTFTアレイ基板10に静電気を生じさせてしまうこともなく、スイッチ素子などの静電破壊を制限しつつ、簡素に効率よく表示素子を作製できる。また、従来のように、やすりなどで削る面取り加工をする必要もないので、作業工数および作業時間を低減することができ、更には、やすりなどの面取り加工における削り寸法の管理も行う必要もない。   By adopting such a method, when the TFT array substrate 10 is separated from the mother substrate 100 for the TFT array substrate 10, each of the plurality of gate electrode wirings 16 and the plurality of source electrode wirings 17, the connection wiring 19, Therefore, when chamfering the outer peripheral corners of the TFT array substrate 10 with a file or the like as in the prior art, static electricity may be generated in the TFT array substrate 10 due to friction such as a file. In addition, a display element can be simply and efficiently produced while limiting electrostatic breakdown of a switch element or the like. In addition, since it is not necessary to chamfer with a file or the like as in the prior art, it is possible to reduce the work man-hours and the work time, and furthermore, it is not necessary to manage the chamfer dimension in chamfering such as a file. .

以上の説明は、本発明を実施の形態を説明するものであり、本発明が以上の実施の形態に限定されるものではない。また、当業者であれば、以上の実施の形態の各要素を、本発明の範囲において、容易に変更、追加、変換することが可能である。   The above description is for explaining the embodiment of the present invention, and the present invention is not limited to the above embodiment. Moreover, those skilled in the art can easily change, add, and convert each element of the above embodiment within the scope of the present invention.

上記実施の態様の説明では、複数のゲート電極配線16およびソース電極配線17の各々を接続配線19に電気的に接続し、TFTアレイ基板10をマザー基板から分断する際に、複数のゲート電極配線16およびソース電極配線17の各々と接続配線19との間を分断する例示をしたが、複数のゲート電極配線16の各々のみまたは複数のソース電極配線17の各々のみを接続配線19に電気的に接続し、TFTアレイ基板10をマザー基板から分断する際に、複数のゲート電極配線16またはソース電極配線17の各々と接続配線19とを分断する態様にも本発明を適用することができる。   In the description of the above embodiment, when each of the plurality of gate electrode wirings 16 and the source electrode wirings 17 is electrically connected to the connection wiring 19 and the TFT array substrate 10 is separated from the mother substrate, a plurality of gate electrode wirings are provided. 16 and the source electrode wiring 17 are separated from the connection wiring 19, but only each of the plurality of gate electrode wirings 16 or only each of the plurality of source electrode wirings 17 is electrically connected to the connection wiring 19. The present invention can also be applied to an aspect in which each of the plurality of gate electrode wirings 16 or the source electrode wirings 17 and the connection wiring 19 are divided when the TFT array substrate 10 is connected and divided from the mother substrate.

また、上記実施の形態の説明ではアクティブ型の液晶表示装置を用いて例示したが、これに限らず、本実施の形態に係る発明を、アクティブ型の有機EL(Electro Luminescence)表示装置等の他の種類の表示装置などにも採用できる。   In the description of the above embodiment, an active liquid crystal display device is used as an example. However, the present invention is not limited to this, and the invention according to this embodiment is not limited to an active organic EL (Electro Luminescence) display device. It can also be used for various types of display devices.

TFT液晶表示装置の構成を示す模式図であって、図1(a)はTFT液晶表示装置の正面図であり、図1(b)は側面図である。It is a schematic diagram which shows the structure of a TFT liquid crystal display device, Comprising: Fig.1 (a) is a front view of a TFT liquid crystal display device, FIG.1 (b) is a side view. TFT液晶表示装置の断面を示す模式図であり、特に図1(a)のA−A切断線の拡大断面を示す図である。It is a schematic diagram which shows the cross section of a TFT liquid crystal display device, and is a figure which shows the expanded cross section of the AA cutting line of Fig.1 (a) especially. TFTアレイ基板を作製するためのマザー基板の平面を模式的に示す図である。It is a figure which shows typically the plane of the mother substrate for producing a TFT array substrate. マザー基板の端子周辺の構成を模式的に示す拡大図である。It is an enlarged view which shows typically the structure around the terminal of a mother board | substrate. 本発明の実施の形態に係る液晶表示素子の製造方法のフローを示す図である。It is a figure which shows the flow of the manufacturing method of the liquid crystal display element which concerns on embodiment of this invention.

符号の説明Explanation of symbols

1 TFT液晶表示素子
10 TFTアレイ基板
10a 実装部
11 透明基板
12 画素電極
13 TFT素子
13a 薄膜半導体
13b ゲート電極
13c ソース電極
13d ドレイン電極
13e 絶縁層
14 端子
16 ゲート電極配線
17 ソース電極配線
18a、18b 補助配線
19 接続配線
20 対向基板
21 透明基板
22 共通電極
30 シール材
40 スペーサ
50 液晶
60 液晶注入口
70 封止部
DESCRIPTION OF SYMBOLS 1 TFT liquid crystal display element 10 TFT array substrate 10a Mounting part 11 Transparent substrate 12 Pixel electrode 13 TFT element 13a Thin film semiconductor 13b Gate electrode 13c Source electrode 13d Drain electrode 13e Insulating layer 14 Terminal 16 Gate electrode wiring 17 Source electrode wiring 18a, 18b Auxiliary Wiring 19 Connection wiring 20 Counter substrate 21 Transparent substrate 22 Common electrode 30 Sealing material 40 Spacer 50 Liquid crystal 60 Liquid crystal inlet 70 Sealing portion

Claims (4)

マザー基板から複数の表示素子基板を分断して、複数の表示素子を作製する表示素子の製造方法であって、
上記マザー基板上の複数の表示素子形成領域の内部に、複数の画素電極と上記複数の画素電極の各々に対応する複数のスイッチ素子をそれぞれマトリクス状に形成するステップと、
上記複数の画素電極の間に、上記複数のスイッチ素子に接続される複数のゲート電極配線及び複数のソース電極配線を上記表示素子形成領域の一辺側に延出形成するステップと、
上記複数の表示素子形成領域のうち、少なくとも第1の表示素子形成領域と、当該第1の表示素子形成領域の上記一辺側に隣位する第2の表示素子形成領域との間に、上記第1の表示素子形成領域から延出された上記複数のゲート電極配線及び上記複数のソース電極配線を互いに接続する接続配線を形成するステップと、
上記複数の表示素子形成領域の各々の外周縁に沿って上記表示素子基板を上記マザー基板から分断するステップとを含み、
上記表示素子基板を上記マザー基板から分断する際に、上記第1の表示素子形成領域を含む第1の表示素子基板と上記第2の表示素子形成領域を含む第2の表示素子基板とを分断することにより、上記第1の表示素子形成領域から延出された上記複数のゲート電極配線及び上記複数のソース電極配線の各々と上記接続配線とを分断し、
上記接続配線を形成する際に、上記接続配線を上記第2の表示素子基板における上記第2の表示素子形成領域の外領域に配置することを特徴とする表示素子の製造方法。
A method of manufacturing a display element by dividing a plurality of display element substrates from a mother substrate to produce a plurality of display elements,
Forming a plurality of pixel electrodes and a plurality of switch elements corresponding to each of the plurality of pixel electrodes in a matrix in a plurality of display element formation regions on the mother substrate,
Extending a plurality of gate electrode lines and a plurality of source electrode lines connected to the plurality of switch elements to one side of the display element formation region between the plurality of pixel electrodes;
Among the plurality of display element formation regions, at least the first display element formation region and the second display element formation region adjacent to the one side of the first display element formation region Forming a plurality of gate electrode wirings extending from one display element forming region and a plurality of source electrode wirings connecting to each other;
Separating the display element substrate from the mother substrate along the outer peripheral edge of each of the plurality of display element formation regions,
When the display element substrate is divided from the mother substrate, the first display element substrate including the first display element formation region and the second display element substrate including the second display element formation region are divided. By doing so, each of the plurality of gate electrode wirings and the plurality of source electrode wirings extended from the first display element formation region is separated from the connection wiring ,
A method for manufacturing a display element, wherein , when forming the connection wiring, the connection wiring is disposed outside the second display element formation region of the second display element substrate .
上記複数のゲート電極配線及び複数のソース電極配線を各々端子に接続し、上記端子と上記接続配線とを補助配線を介して接続する請求項1に記載の表示素子の製造方法。   The method for manufacturing a display element according to claim 1, wherein the plurality of gate electrode wirings and the plurality of source electrode wirings are connected to terminals, and the terminals and the connection wirings are connected through auxiliary wirings. 上記表示素子基板は矩形状であり、上記マザー基板に上記複数の表示素子基板を配列形成する請求項1または2に記載の表示素子の製造方法。   The display element manufacturing method according to claim 1, wherein the display element substrate has a rectangular shape, and the plurality of display element substrates are arrayed on the mother substrate. 共通電極が形成された対向基板を形成するステップと、
上記表示素子基板を上記マザー基板から分断する前に、上記マザー基板の上記複数の画素電極およびスイッチ素子が形成された面に、上記共通電極が形成された面を対向させて、上記マザー基板と上記対向基板とを、上記複数の画素電極およびスイッチ素子が形成された領域の外周縁に沿って粘着材により接合するステップを更に含む請求項1、2または3に記載の表示素子の製造方法。
Forming a counter substrate on which a common electrode is formed;
Before separating the display element substrate from the mother substrate, the surface on which the common electrode is formed is opposed to the surface on which the plurality of pixel electrodes and switch elements of the mother substrate are formed. 4. The method for manufacturing a display element according to claim 1, further comprising a step of bonding the counter substrate to the counter substrate with an adhesive material along an outer peripheral edge of a region where the plurality of pixel electrodes and switch elements are formed.
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