JP4956688B2 - Head-separated camera device and video signal processing method - Google Patents
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Description
この発明は、ヘッド分離式カメラ装置に係り、特にヘッド(撮像部)を取り外した場合の信号処理および後段への信号出力等の映像信号処理方法に関する。 The present invention relates to a head-separated camera device, and more particularly, to a video signal processing method such as signal processing when a head (imaging unit) is removed and signal output to a subsequent stage.
CMOS(Complementary Metal-oxide Semiconductor)イメージセンサを用いたカメラ装置が広く普及している。なお、今日、ヘッドすなわち撮像部を分離可能としたもの、あるいはヘッドを遠方に設けたもの等が広く実用化されている。 Camera devices using CMOS (Complementary Metal-oxide Semiconductor) image sensors are widely used. Today, heads, that is, those in which the imaging unit can be separated, or those in which the head is provided at a distance are widely put into practical use.
特許文献1には、非同期FIFOを用いるビデオカメラが示されている。
特許文献1は、ヘッド一体型ビデオカメラにおいて、非同期FIFOを備え、駆動処理部の位相調整回路からの駆動信号に基づいて画像信号をFIFOに書き込み、駆動処理部の基準信号発生回路からの基準信号に基づいて、FIFOから読み出しを行うことを開示する。 Japanese Patent Application Laid-Open No. 2004-228561 is a head-integrated video camera that includes an asynchronous FIFO, writes an image signal to the FIFO based on a drive signal from a phase adjustment circuit of a drive processing unit, and a reference signal from a reference signal generation circuit of the drive processing unit To read from the FIFO based on the above.
しかしながら、特許文献1では、ヘッド(撮像部)を分離可能とする構造およびヘッドを分離することに起因する信号処理上の特徴については、言及されていない。
However,
この発明の目的は、ヘッドを分離した場合のクロックの確保(リセット)あるいは遠方に設けたヘッドからの信号の遅れに起因するジッタやスキューの影響を低減可能なヘッド分離式カメラ装置および映像信号処理方法を提供することである。 SUMMARY OF THE INVENTION An object of the present invention is to provide a head-separated camera device and video signal processing capable of reducing the influence of jitter and skew caused by securing (resetting) a clock when the head is separated or delaying a signal from a head provided far away. Is to provide a method.
実施形態において、撮像部と前記撮像部を制御する制御部とがケーブルにより接続されたヘッド分離式カメラ装置の前記制御部は、信号処理回路と、FIFOメモリと、映像出力回路と、を具備する。信号処理回路は、前記制御部は、前記撮像部から出力されたた映像信号に対して信号処理を行う。FIFOメモリは、前記信号処理回路の後段に設けられ、前記信号処理回路の出力信号からジッタを除去して出力する。映像出力回路は、前記FIFOメモリから出力された映像信号を、許容するジッタ量が定められている規格化映像信号に変換して出力する。
In embodiments, the control unit of the head-separated camera device and a control section for controlling the imaging section imaging unit are connected by a cable, comprises a signal processing circuit, and the FIFO memory, the video output circuit, the . In the signal processing circuit, the control unit performs signal processing on the video signal output from the imaging unit. FIFO memories are provided downstream of the signal processing circuit, and outputs the removing jitter from the output signal of the signal processing circuit. Video output circuit, the video signal output from said FIFO memory, and converts the normalized video signal amount of jitter allowed is defined output.
この発明の一つの実施の形態は、制御部と撮像部(カメラヘッド)との間、あるいは撮像部と制御部との間に実装される部品のバラツキやケーブルの長さによるスキューやジッタ特性に影響を受けることの無いヘッド分離型カメラシステムを得ることができる。 One embodiment of the present invention provides skew and jitter characteristics due to variations in components mounted between the control unit and the imaging unit (camera head), or between the imaging unit and the control unit, and cable length. A head-separated camera system that is not affected can be obtained.
また、フレームメモリのような容量の大きなメモリを必要とせずに、DVIやHD−SDIといった規格化された高速デジタル信号を生成する上で、ジッタ性能が改善され安定したデジタル信号の生成が可能となる。 In addition, jitter performance is improved and stable digital signals can be generated when generating standardized high-speed digital signals such as DVI and HD-SDI without requiring a large memory such as a frame memory. Become.
なお、撮像部を分離した場合のFIFOへのリセット信号は、本実施の形態において、特に有益である。 Note that the reset signal to the FIFO when the imaging unit is separated is particularly useful in this embodiment.
以下、図面を参照して、本発明の実施の一形態について説明する。 Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
図1は、この発明を適用したヘッド分離式カメラ装置を示す。なお、以下に「モジュール」と呼称する要素は、ハードウエアで実現するものであってもよいし、CPU(マイクロコンピュータ)等を用いてソフトウエアで実現するものであってもよい。 FIG. 1 shows a head-separated camera device to which the present invention is applied. The element referred to as “module” below may be realized by hardware, or may be realized by software using a CPU (microcomputer) or the like.
図1に示すヘッド分離式カメラ装置は、撮像部(ヘッド)すなわち撮像モジュール1と制御部(CCU)すなわち制御モジュール11を含む。
The head-separated camera device shown in FIG. 1 includes an imaging unit (head), that is, an
撮像モジュール1は、CMOS(Complementary Metal-oxide Semiconductor)イメージセンサ3、パラレル−シリアル変換回路5、パラレル−シリアル変換回路5と並列に用意されたLVDS(Low Voltage Differential Signaling)回路7を含む。
The
制御モジュール11は、主制御ブロック(MPU)13、シリアル−パラレル変換回路15、LVDS(Complementary Metal-oxide Semiconductor)回路17、信号処理部21、クロック切り替え器(SW1)23、タイミングジェネレータ(TG)すなわちセンサ駆動信号発生回路25、非同期FIFOメモリ27、トランスミッタ(TR)すなわち出力ドライバ回路29、クロック切り替え器(SW2)31、第1クロックモジュール(CLKb)33、および第2クロックモジュール(CLKa)35を、含む。なお、第1および第2クロックモジュール33、35は、第2クロックモジュール(CLKa)35の発振周波数が60Hzである場合、第1クロックモジュール(CLKb)33の発振周波数が60×1000/1001=59.94Hzである。
The
クロック切り替え器(SW1)23およびクロック切り替え器(SW2)31は、MPU13からのCTRL(コントロール)信号により、第2クロックモジュール(CLKa)35からのクロックを用いるか、第1クロックモジュール(CLKb)33からのクロックを用いるかが選択される。なお、同CTRL(コントロール)信号は、制御モジュール11側のLVDS17およびヘッド(撮像モジュール1)側のLVDS7およびヘッド側のパラレル−シリアル変換回路5にも供給される。また、CTRLは、例えばi2cバスや、3線シリアルバス等を用いることを前提としている。
The clock switch (SW1) 23 and the clock switch (SW2) 31 use the clock from the second clock module (CLKa) 35 or the first clock module (CLKb) 33 according to the CTRL (control) signal from the
図1に示すヘッド分離式カメラ装置においては、LVDS17、LVDS7を通じて供給されるCLK1(CLK)とCTRL(HS(水平同期)、VS(垂直同期))によりセンサ3による撮像開始が指示され、センサ3から映像信号(Video)、水平方向制御データ(HD)および垂直方向制御データ(VD)が出力される。 In the head-separated camera device shown in FIG. 1, the start of imaging by the sensor 3 is instructed by CLK1 (CLK) and CTRL (HS (horizontal synchronization), VS (vertical synchronization)) supplied through the LVDS 17 and LVDS 7. Video signal (Video), horizontal direction control data (HD), and vertical direction control data (VD).
センサ3からの映像信号(Video)、HDおよびVDは、パラレル−シリアル変換回路5でシリアル変換され、制御モジュール11側のシリアル−パラレル変換回路15へ入力される。
Video signals (Video), HD and VD from the sensor 3 are serially converted by the parallel-serial conversion circuit 5 and input to the serial-
シリアル−パラレル変換回路15は、クロック切り替え器(SW1)23により選択されたCLK3(クロック切り替え器(SW2)31によりCKLa35またはCLKb33の一方からのクロックが選択されたCLK1とシリアル−パラレル変換回路15から供給されるCLK2の一方が選択されたクロック)のもとで、信号処理部21へ、映像信号(Video)、HDおよびVDを出力する。
The serial-
信号処理部21は、上述のCLK3のもとで、非同期FIFOメモリ回路(先入れ先出しメモリ)27へ、映像信号(Video)、HDおよびVDを書き込む。
The
一方、FIFOメモリ27からトランスミッタ(TR)すなわち出力ドライバ回路29へは、クロック切り替え器(SW2)31からのCLK1により、映像信号(Video)、HDおよびVDが出力される。すなわち、FIFOメモリ27からトランスミッタ(TR)すなわち出力ドライバ回路29へ読み出す映像信号(Video)、HDおよびVDは、信号処理部21へ供給されるCLK3とは異なる、撮像部駆動信号生成用CLK(クロック切り替え器(SW2)31によりCKLa35またはCLKb33の一方からのクロックが選択されたCLK1)により、読み出される。これにより、例えばヘッド(撮像部)1から供給される映像信号(Video)、HDおよびVDが、ヘッド1と制御モジュール11との間の距離に起因して、ジッタ成分やスキュー成分を伴っていた場合であっても、TR(出力ドライバ回路)29から出力される映像出力(Video out)は、ジッタ成分あるいはスキュー成分が除去された映像信号となる。
On the other hand, the video signal (Video), HD, and VD are output from the
より詳細には、FIFOメモリ27を持たない一般的な構成においても、制御部11でセンサ駆動信号の生成が行われ、撮像部1を介して戻ってきたCLK信号に同期して映像信号を処理することは同様であり、撮像部1と制御部11との間にあるケーブル(配線)の長さが長くなるにつれて位相差が発生するが、撮像部1から戻ってきたCLK信号と映像信号は同期しているため、そのまま信号処理に使用することでケーブルの長さによって変化する位相差に対処できる利点がある。
More specifically, even in a general configuration without the
反面、制御部11で生成したCLK信号は、制御部11から出力され、撮像部1を経て再び制御部11に戻ってくる際に、複数の部品を経由するためにジッタ成分が増加した状態となる。特に、ヘッド分離式カメラ装置においては、撮像部1から制御部11へ撮像した信号を伝送するにあたってケーブルの本数を削減するためにパラレル−シリアル変換回路5によりシリアル変換し、シリアル−パラレル変換回路15によりパラレル変換して伝送する場合が多く、このようなケースでは、撮像部1のパラレル−シリアル変換回路5、制御部11のシリアル−パラレル変換回路15において高速なデジタル信号の変換処理を行うPLL回路の介在に起因して、ジッタ成分が大きくなる。
On the other hand, when the CLK signal generated by the
ジッタ成分は、信号処理に(直接的な)影響はないが、近年広く利用されているDVI(Digital Visual Interface)規格やSDI(Serial Digital Interface)規格をはじめとする映像信号は、高速なシリアルデジタル差動信号から成っており、これらの信号に、ジッタ量が規格化されている。この規格値を満たすため、ジッタを軽減する必要性がある。 Jitter components do not (directly) affect signal processing, but video signals such as the DVI (Digital Visual Interface) standard and SDI (Serial Digital Interface) standard that have been widely used in recent years are high-speed serial digital. It consists of differential signals, and the jitter amount is standardized for these signals. In order to satisfy this standard value, it is necessary to reduce jitter.
従って、上述の通り、信号処理部21の後に、FIFOメモリ回路27(先入れ先出しメモリ)を追加して、撮像部から戻ってきた信号処理に使用されたCLKでFIFOメモリ27に映像信号(Video)、H(HD)/V(VD)信号、必要に応じて映像データ期間を示すFLD(フィールド期間)信号やDATA ENABLE(データエナーブル)信号を書き込み、センサ駆動信号生成の際に使用される安定的なCLK信号から生成した書き込みCLKと同一周波数のCLK信号を使ってFIFOメモリ27から映像信号および付随する信号をリードし、そのデータをDVIやSDI信号へ変換するICに送信する。これによって、より安定的なCLK信号と映像信号を提供することができる。
Therefore, as described above, a FIFO memory circuit 27 (first-in first-out memory) is added after the
図2は、図1に示すヘッド分離式カメラ装置における信号処理を変形した例を示し、信号処理部21の前段(シリアル−パラレル変換回路15と信号処理部21との間)に、非同期FIFOメモリ27を挿入する例を示す。なお、映像出力器TXは、一般に送信機としての意味を持つが、図1に示したTR(すなわち出力ドライバ回路)と実質的に同一である(後段に映像出力を送信するという意味で送信機(TX)と称されることがある)。
FIG. 2 shows an example in which the signal processing in the head-separated camera device shown in FIG. 1 is modified. Asynchronous FIFO memory is provided before the signal processing unit 21 (between the serial-
図2における特徴の1つは、発振器として簡略化して示したクロック切り替え器(SW2)31、第1クロックモジュール(CLKb)33および第2クロックモジュール(CLKa)35からのCLK1を、FIFOメモリ27に対するリセットクロックRCLKとして用いる点である。例えば、ヘッド(撮像モジュール)1とCCUすなわち制御モジュール11との間の距離が大きい(ヘッド1が離れた位置に設けられている)場合においては、信号処理部21に映像信号(Video)、HDおよびVDが入力される時点で、ジッタ成分やスキュー成分が無視できない程度に増大されている場合があるため、信号処理部21へ入力する前段で、FIFOメモリ27を用い、ジッタ成分を予め除去することで、後段に出力される映像信号から、ヘッド1とCCU11との間の距離の影響を低減できる。この場合も、FIFOメモリ27へ書き込むCLK信号は、シリアル−パラレル変換後のCLK信号であり、読み出すCLKは、そのCLK信号と同じ周波数のCLK信号で制御部側で生成された発信器(クロック切り替え器(SW2)31、第1クロックモジュール(CLKb)33および第2クロックモジュール(CLKa)35からのCLK1)により生成された信号である。
One of the features in FIG. 2 is that CLK1 from the clock switch (SW2) 31, the first clock module (CLKb) 33, and the second clock module (CLKa) 35, which are simply shown as an oscillator, are sent to the
図3は、図2に示すヘッド分離式カメラ装置を、3板式の撮像系(ヘッドがR,G,Bのそれぞれの色成分に対して、独立したCMOSセンサを用いる系)とした例を示す。 FIG. 3 shows an example in which the head-separated camera apparatus shown in FIG. 2 is a three-plate type imaging system (a system in which the head uses independent CMOS sensors for the respective color components of R, G, and B). .
すなわち、3板式の撮像系(ヘッドがR,G,Bのそれぞれの色成分に対して、独立したCMOSセンサを用いる系)において、ヘッド1とCCU11との間の距離以外に、各CMOSセンサからの信号の遅延等を考慮すべきであり、特に信号処理部21の前段(シリアル−パラレル変換回路15と信号処理部21との間)に、非同期FIFOメモリ27を位置して、信号処理部21へ入力される映像信号から、予めジッタ成分やスキュー成分を除去することが有益である。
That is, in a three-plate imaging system (a system in which the head uses independent CMOS sensors for the respective color components of R, G, and B), in addition to the distance between the
すなわち、複数のセンサや複数のシリアル化されたLVDS信号を受信するシステムにおいて、各chの信号処理の入力側にFIFOメモリ27を追加することで、ケーブルが長い場合に発生するch間のスキューによりタイミングがずれるのに対して、一定のタイミングで信号処理を行うことができるためジッタやスキューが軽減される。
That is, in a system that receives a plurality of sensors and a plurality of serialized LVDS signals, the
図4は、図1に示すヘッド分離式カメラ装置における信号処理をさらに変形した例を示し、信号処理部21の前段(シリアル−パラレル変換回路15と信号処理部21との間)に、第1のPLL(Phase Loop Lock)回路37と第2のPLL(Phase Loop Lock)回路39を設け、クロック切り替え器(SW2)31により、Xtal1(CKLaに相当)35またはXtal2(Xtal1のリバース)33の一方からのクロックが選択されたCLK(TG25、PLL(1)37,PLL(2)39に供給)と、信号処理部21の前段に設けたクロック切り替え器(SW1)23により、例えばヘッド(撮像部)1が切り離された場合の無信号(クロックなし)状態においても、後段に、映像出力(Video)、HDおよびVD(H/V)を、安定に出力するために有益である。
FIG. 4 shows an example in which the signal processing in the head-separated camera device shown in FIG. 1 is further modified, and the first stage of the signal processing unit 21 (between the serial-
より詳細には、ヘッド分離型カメラシステムでは、ケーブルが外れることにより無信号状態が発生する。また、複数の解像度で撮像できるカメラシステムがある。このように、カメラの出力解像度やフレームレートを切換える際、あるいは撮像部1と制御部11を接続するケーブルの挿抜(抜き差し)が行われた場合にはセンサ(ヘッド1)の駆動タイミングが変化するため、一時的に制御部が受け取るCLK信号が不安定となり、FIFOメモリ27の誤動作や、FIFOメモリ27への書き込みCLKの周波数と読み込みCLKの周波数が乱れ、エンプティやオーバーフロー状態となる可能性がある。
More specifically, in the head-separated camera system, a no-signal state occurs when the cable is disconnected. There are also camera systems that can capture images at a plurality of resolutions. As described above, when the output resolution and frame rate of the camera are switched, or when the cable connecting the
このため、こうした操作が行われた後にFIFOメモリ27から正しい映像信号が読み出されなくなる場合があり、DVIやSDI出力のドライバICが誤動作する等、映像がでなくなる可能性がある。
For this reason, a correct video signal may not be read from the
ここで、上述のように、CLK信号のPLL回路(1),(2)にRESET信号を設け、PLL回路(1),(2)からLOCK状態を示す信号出力を設ける。以下、発振器(SW(2)31を経由したXtal(1)35またはXtal(2)33の出力)のLOCK状態を示す信号を利用してFIFOメモリ27のRESETを行う。
Here, as described above, the RESET signal is provided to the PLL circuits (1) and (2) for the CLK signal, and the signal output indicating the LOCK state is provided from the PLL circuits (1) and (2). Thereafter, the
これによって、解像度やフレームレートの切換え時に発生する周波数乱れや、ケーブル挿抜による一時的な無信号状態の期間については、FIFOメモリ27をRESET状態として映像出力を停止させ、PLL回路(1),(2)が安定化状態となったらFIFOメモリ27のRESETを解除し、映像信号の出力を再開する。
As a result, for the frequency disturbance occurring at the time of switching the resolution and the frame rate and the period of the temporary no signal state due to the cable insertion / extraction, the
図5に、図4に説明した状態変化に対するMPUからFIFOおよび信号処理回路の制御例を示す。図5に(図4の)要部を抜き出して説明するが、ケーブル状態(ヘッドの取り外しの有無)に応じて、CLKi(内部クロック)すなわちPLL(1)37からFIF027にリセット信号RSTを供給するよう、マイコン(図4に示したホストI/FまたはGPIOあるいは図1のMPU13)が供給するCLKの手順を設定(固定)することにより、カメラヘッド側であるPLL2に入力されるCLKeが検出できない(安定していない)場合であっても、安定な動作が得られる(図5(a)参照)。
FIG. 5 shows a control example of the FIFO and the signal processing circuit from the MPU for the state change described in FIG. The main part (of FIG. 4) is extracted and described in FIG. 5, but the reset signal RST is supplied from the CLKi (internal clock), that is, the PLL (1) 37 to the FIFO 027 according to the cable state (whether or not the head is removed). As described above, by setting (fixing) the procedure of CLK supplied by the microcomputer (the host I / F or GPIO shown in FIG. 4 or the
また、図5(b)に示すように、CLKi(内部クロック)すなわちPLL(1)37とCLKeすなわちPLL(2)39のANDを取ることにより、マイコン(図4に示したホストI/FまたはGPIOあるいは図1のMPU13)からCLKを選択する工程が不要となる。なお、図5(b)の例では、(ヘッド1側からの)ケーブルの着脱(カメラヘッドの分離(取り外し)の有無)に従い、例えばヘッド無し:PLL2を使用/ヘッド有り:PLL2を非使用、と切り替えることになる。
Further, as shown in FIG. 5B, the microcomputer (the host I / F shown in FIG. 4 or the host I / F shown in FIG. The step of selecting CLK from GPIO or
すなわち、RESET(リセット)を実行する場合には、安定的な内部CLK(駆動信号生成用CLK)での動作に切り換えたのち、PLLをRESET(リセット)する。各設定を行い、内部回路の経路を確定させ、再びPLL回路のRESETを行う。これにより、PLL回路が安定化するとLOCK状態を示す信号が出力され、撮像部(ヘッド)1の有無や、設定に関係なくFIFOメモリ27は正常動作を開始し、映像信号(Video)、HD、VDの出力が再開される。
That is, when RESET (reset) is executed, the operation is switched to the operation with a stable internal CLK (drive signal generation CLK), and then the PLL is reset (reset). Each setting is performed, the path of the internal circuit is determined, and the PLL circuit is reset again. Thereby, when the PLL circuit is stabilized, a signal indicating the LOCK state is output, and the
なお、図6に一例を示すが、MPU13からカメラヘッド1の有無に伴うリセット(HEAD DETECT<<撮像部(HEAD有→無)>>、<<撮像部(HEAD無→有)>>)、<<フレームレート(FRAME RATE)切り換え>>、<<解像度(RESOLUTION)切り換え>>、<<走査モード(IP MODE)切り換え>>を制御信号を経由して通知するようにし、これに応じて内部回路のCLK信号や映像信号の経路を切換えるとともに、外部からRESET(リセット)制御を行うことで、PLL回路(1)、(2)のRESET処理を行うことができる。
An example is shown in FIG. 6, but resetting from the
より詳細には、図6において、HEAD DETECT<<撮像部(HEAD有→無)>>の場合は、内部CLKへ切り換え([11])、PLLリセット([12])、PLL安定待ち([13])、PLL安定([14])の処理に続いて、FIFOメモリ27のRESETを解除し、映像信号(Video)、HD、VDの出力を再開すればよい。
More specifically, in FIG. 6, in the case of HEAD DETECT <<< image pickup unit (with HEAD → no) >>, switching to the internal CLK ([11]), PLL reset ([12]), PLL stabilization wait ([ 13]), following the PLL stabilization ([14]) process, the RESET of the
また、HEAD DETECT<<撮像部(HEAD無→有)>>については、内部CLKへ切り換え([21])、PLLリセット([22])に続いて、RESOLUTION(解像度)設定([23])、FRAME RATE(フレームレート)設定([24])、IP MODE(走査モード)設定([25])、を実行し、PLLリセット([26])、PLL安定待ち([27])、PLL安定([28])の処理に続いて、FIFOメモリ27のRESETを解除し、映像信号(Video)、HD、VDの出力を再開すればよい。
For HEAD DETECT <<< image pickup unit (without HEAD → present) >>>, after switching to internal CLK ([21]), PLL reset ([22]), RESOLUTION (resolution) setting ([23]) , FRAME RATE (frame rate) setting ([24]), IP MODE (scanning mode) setting ([25]), PLL reset ([26]), PLL stabilization wait ([27]), PLL stabilization Subsequent to the processing of ([28]), the reset of the
なお、<<フレームレート(FRAME RATE)切り換え>>、<<解像度(RESOLUTION)切り換え>>、あるいは<<走査モード(IP MODE)切り換え>>については、HEAD DETECT<<撮像部(HEAD無→有)>>の一部を省略した手順と実質的に同等であるから詳細な説明を省略する。 For <<<< frame rate (FRAME RATE) switching >>, <<< resolution (RESOLUTION) switching >>> or << scanning mode (IP MODE) switching >>, HEAD DETECT <<< image pickup unit (without HEAD → yes) ) >> is substantially the same as the procedure in which a part of it is omitted, and detailed description thereof is omitted.
以上説明したように、この発明の実施の一形態を適用することにより、部品やケーブルのバラツキによって発生するスキューやジッタを吸収することで安定したデジタル信号を出力できるため、DVIやHD−SDIといった高速デジタル信号を生成する際のジッタが改善され安定したデジタル信号の生成が可能となる。 As described above, by applying one embodiment of the present invention, it is possible to output a stable digital signal by absorbing skew and jitter caused by variations in parts and cables, so that DVI, HD-SDI, etc. Jitter at the time of generating a high-speed digital signal is improved, and a stable digital signal can be generated.
また、ヘッドを分離した場合のクロックの確保(リセット)あるいは遠方に設けたヘッドからの信号の遅れに起因するジッタやスキューの影響を低減可能なヘッド分離式カメラ装置が実現できる。 Further, it is possible to realize a head-separated camera device that can reduce the influence of jitter and skew caused by securing (resetting) a clock when the head is separated or a signal delay from a head provided far away.
また、フレームメモリのような容量の大きなメモリを必要とせずに、DVIやHD−SDIといった規格化された高速デジタル信号を生成する上で、ジッタ性能が改善され安定したデジタル信号の生成が可能となる。 In addition, jitter performance is improved and stable digital signals can be generated when generating standardized high-speed digital signals such as DVI and HD-SDI without requiring a large memory such as a frame memory. Become.
なお、この発明は、上述した各実施の形態に限定されるものではなく、その実施の段階ではその要旨を逸脱しない範囲で種々な変形もしくは変更が可能である。また、各実施の形態は、可能な限り適宜組み合わせて、もしくは一部を削除して実施されてもよく、その場合は、組み合わせもしくは削除に起因したさまざまな効果が得られる。 In addition, this invention is not limited to each embodiment mentioned above, A various deformation | transformation or change is possible in the range which does not deviate from the summary in the stage of the implementation. In addition, the embodiments may be implemented by appropriately combining them as much as possible, or by deleting a part thereof, and in that case, various effects resulting from the combination or deletion can be obtained.
1…撮像モジュール(ヘッド/カメラ)、3…CMOS(Complementary Metal-oxide Semiconductor)イメージセンサ、5…パラレル−シリアル変換回路、7…LVDS(Low Voltage Differential Signaling)回路、11…制御(CCU)モジュール、13…主制御ブロック(MPU)、15…シリアル−パラレル変換回路、17…LVDS回路、21…信号処理部、23…クロック切り替え器(SW1)、25…タイミングジェネレータ(センサ駆動信号発生回路)、27…非同期FIFOメモリ、29…トランスミッタ(出力ドライバ回路)、31…クロック切り替え器(SW2)、33…第1クロックモジュール(CLKb/Xtal1)、35…第2クロックモジュール(CLKa/Xtal1)、37…PLL(Phase Loop Lock)回路(1)、39…PLL回路(2)。
DESCRIPTION OF
Claims (23)
前記制御部は、前記撮像部から出力された映像信号に対して信号処理を行う信号処理回路と、
前記信号処理回路の後段に設けられ、前記信号処理回路の出力信号からジッタを除去して出力するFIFOメモリと、
前記FIFOメモリから出力された映像信号を、許容するジッタ量が定められている規格化映像信号に変換して出力する映像出力回路と、
を具備するヘッド分離式カメラ装置。 In head-separated camera device and a control section for controlling the imaging section imaging unit are connected by a cable,
The control unit includes a signal processing circuit that performs signal processing on the video signal output from the imaging unit;
Provided after the signal processing circuit, a FIFO memory for outputting to remove jitter from the output signal of said signal processing circuit,
The video signal output from said FIFO memory, and a video output circuit for converting the normalized image signal jitter is defined to allow,
A head-separated camera device comprising:
前記制御部は、前記第1の変換回路が供給する信号をパラレル変換する第2の変換回路を具備する請求項1記載のヘッド分離式カメラ装置。 The imaging unit includes an image sensor and a first conversion circuit that serially converts the output of the image sensor,
Wherein, the first conversion circuit is a signal head separation camera apparatus according to claim 1, further comprising a second conversion circuit for parallel conversion of feed.
前記制御部は、
所定のタイミングあるいは特定の動作状態が生じた際にリセット信号を供給するPLL回路と、
前記撮像部から出力された撮像信号のタイミングを制御するFIFOメモリと、
前記FIFOメモリから出力される映像信号に対して信号処理を行なう信号処理回路と、
前記信号処理回路から出力された映像信号を、許容するジッタ量が定められている規格化映像信号に変換して出力する映像出力回路と、
を具備するヘッド分離式カメラ装置。 In head-separated camera device and a control section for controlling the imaging section imaging unit are connected by a cable,
Wherein,
A PLL circuit for supplying a reset signal when a predetermined timing or a specific operation state occurs;
And F IFO memory that controls the timing of the image pickup signal output from the imaging unit,
A signal processing circuit for performing signal processing on a video signal output from the FIFO memory;
The video signal output from the signal processing circuit, and a video output circuit for converting the normalized image signal jitter is defined to allow,
A head-separated camera device comprising:
前記制御部は、前記第1の変換回路が供給する信号をパラレル変換する第2の変換回路を具備する請求項8記載のヘッド分離カメラ装置。 The imaging unit includes an image sensor and a first conversion circuit that serially converts the output of the image sensor,
Wherein the control unit, the head separation camera apparatus according to claim 8, wherein the first conversion circuit comprises a second conversion circuit for parallel conversion signals to supply.
前記撮像部から出力された映像信号に対して信号処理回路により所定の信号処理を行い、Perform predetermined signal processing on the video signal output from the imaging unit by a signal processing circuit,
前記映像信号をFIFOメモリに一時保存して読み出すことによりジッタを除去し、Jitter is removed by temporarily storing and reading out the video signal in a FIFO memory,
ジッタが除去された映像信号を、許容するジッタ量が定められている規格化映像信号に変換して出力する映像信号処理方法。A video signal processing method for converting a video signal from which jitter has been removed into a standardized video signal in which an allowable amount of jitter is determined and outputting the signal.
所定のタイミングあるいは特定の動作状態を検出した場合にPLL回路からリセット信号を供給し、When a predetermined timing or a specific operation state is detected, a reset signal is supplied from the PLL circuit,
前記撮像部から出力された映像信号をFIFOメモリに一時保存して読み出すことによりジッタを除去し、Jitter is removed by temporarily storing and reading out the video signal output from the imaging unit in a FIFO memory;
前記FIFOメモリから出力される映像信号に対して信号処理回路により信号処理を行ない、The signal processing circuit performs signal processing on the video signal output from the FIFO memory,
前記信号処理回路により信号処理された映像信号を、許容するジッタ量が定められている規格化映像信号に変換して出力する映像信号処理方法。A video signal processing method for converting and outputting a video signal signal-processed by the signal processing circuit into a standardized video signal in which an allowable jitter amount is determined.
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