JP4954416B2 - データスライシングを行う装置及び方法 - Google Patents
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Description
技術分野
本発明は、広く通信システムに関し、さらに詳しくは、ベースバンドデータスライシングを行う方法および装置に関する。
【0002】
背景技術
通信システムは当業者に良く知られている。多くの通信システムは、情報(例えば音声情報やデータ)を送信装置から受信装置に送る際、その情報を表すベースバンド信号によって搬送信号を変調する。受信装置は復調処理を行うことにより、搬送信号からベースバンド信号を抽出する。このベースバンド信号は、デジタルデータを表す。受信装置は、ベースバンド信号に対していわゆるデータスライシングを行うことにより、受信した2値データを決定する。一般にデータスライシングとは、抽出したベースバンド信号を閾値と比較し、所定周期で受信する2値データが0であるか1であるかを決定する処理である。このベースバンドデータスライシングを実行する各種技術が当業者に知られている。
【0003】
図2は、交流結合ベースバンドデータスライシングを行う先行技術の装置を示す。本明細書において、交流結合とは、ベースバンド信号の高周波成分のみを閾値と比較することを意味する。図2の復調器202は、既知の復調技術を用いてベースバンド信号を復調し出力する。復調器202からのベースバンド信号出力は、一般に直流成分またはオフセット等の低周波成分を含む。図3は、時間的に電圧が変化するベースバンド信号Vinの一例を示す。簡単のため、図3に示すベースバンド信号302は、単一の正弦波である。実際のベースバンド信号は、一般に複数の周波数成分からなり、より複雑な時間領域波形を有する。図3のベースバンド信号は、オフセット成分VDC304を含む。理想的システムは、ベースバンド信号が50%のデューティーサイクルを維持することを前提とする。すなわち時間領域ベースバンド信号において、2値数の1(例えば正の電圧で表す)の期間は、2値数の0(例えば負の電圧で表す)の期間と等しい。受信したベースバンド信号と閾値とを正確に比較するため、そして50%のデューティーサイクルを維持するため、前記交流結合データスライサは、ハイパスフィルタ204を使用し、オフセットVDCを含む低周波成分を全て除去する。すなわちハイパスフィルタ204は、ベースバンド信号の中心電圧を直流オフセット値ではなくゼロボルトにする。図4は、ハイパスフィルタを通過したベースバンド信号402の時間的変化を示す。
【0004】
当業者に知られているように、ハイパスフィルタは固有の静定時定数を有する。このため、入力信号中の直流成分は、減衰指数曲線に沿ってフィルタ出力から除去される。その過程を図4に示す。直流成分404は、フィルタを通過したベースバンド信号402から徐々に除去される。ハイパスフィルタの減衰効果が大きいほど、その静定時定数は大きくなり、フィルタ入力に対するフィルタ出力の遅れも大きくなる。このため、フィルタを設計する際、必要な減衰とシステムが許容できる静定時定数とのバランスを取らねばならない。
【0005】
図2を再び参照すると、比較器206は、ハイパスフィルタを通過したベースバンド信号を閾値Vthと比較する。ハイパスフィルタ204は、ベースバンド信号の中心をゼロボルトまたは接地レベルに移動するため、Vthはそれと同じレベルに設定することが好ましい。例えば比較器206は、入力信号が閾値より高ければ所定の正電圧を出力し、入力信号が閾値より低ければ所定の(同一の大きさの)負電圧を出力する。例えば、図4のフィルタ通過ベースバンド信号402を図2の比較器206に印加すると、比較器206は図5に太い点線502で示す出力Voutを提供する。比較器206の出力502は、復調器202の出力であるベースバンド信号302を正確に追跡していない。これは、ハイパスフィルタ204の静定時定数が原因である。理想的システムにおいては、静定時定数を無視できるため、比較器206の出力は図5の実線504のようになる。通常の場合、かなり長い遅延406(一般に静定時定数の数倍)の後、比較器のデータ出力は信頼できるようになる。この結果、受信信号の始めのデータが失われる恐れがある。この問題に対処するため、送信するベースバンド信号の最初に十分な量のダミーデータを挿入し、受信側でそのダミーデータを処理して所定遅延を発生し、その遅延の後に実際のベースバンドデータを復調しスライスする方法がある。しかしこの方法は、信号遅延を発生するため、応用範囲が限定される。さらにこの方法は、ベースバンド信号が連続する0または1を含むと、それをハイパスフィルタ204で除去すべき直流成分と見なし、本来必要な信号まで減衰してしまう。これはシステム性能を低下させる。
【0006】
交流結合法の代替として、図6の直流結合法がある。この方法は、フィルタを通さない受信ベースバンド信号を比較器に入力すると共に、フィルタを通した直流オフセットを閾値として前記比較器に入力する。すなわち、交流結合法がベースバンド信号をフィルタに通すことにより正しい閾値に合わせるのに対し、直流結合法は、ベースバンド信号をフィルタに通すことにより必要な閾値を決定する。このため、ローパスフィルタ604を使用し、ベースバンド信号から全ての高周波成分を除去して直流オフセットのみを残し、それを比較器の閾値入力として使用する。しかし、ハイパスフィルタ204と同様、ローパスフィルタ604も固有の静定時定数を有する。従って、直流オフセットをローパスフィルタに印加する時間と、それが出力信号に反映する時間との間に、遅延が生ずる。これを図3に示す。図3の点線がローパスフィルタ出力Vlpf306である。この静定時定数のため、図6の比較器の出力は、図5のフィルタ通過出力502と同様になる。すなわち、比較器出力は、所定の遅延が経過するまで、信頼できない。さらに、ベースバンド信号が連続する1または0を含むと、ローパスフィルタ604の出力が変動し、それに応じて閾値レベルが変化する。すなわち図6の直流結合法は、交流結合法と同様の欠点を有する。
【0007】
直流結合法の別形態として、ローパスフィルタを通過させることにより閾値を決定するのではなく、復調器出力の期待オフセット値に等しい所定の初期値に閾値を設定する方法がある。しかし、送信チャネルまたは受信側の前置部が摂動を発生し、その摂動が実際のオフセット値を期待オフセット値から乖離させるような場合、最適な閾値が得られない。このようなオフセット値の変動に対処するため、図7の方法がある。この方法は、連続的に閾値レベルを調整する。
【0008】
図7において、まず閾値を所定値Vth(0)に設定する。比較器の出力はローパスフィルタ708を通す。このローパスフィルタは、比較器出力のデューティーサイクルを平均化する。例えば閾値が低過ぎると、比較器出力の高レベル期間が極めて長くなり、デューティーサイクルが50%以上であることを示す。ローパスフィルタは、このデューティーサイクル増加に応じ、正の出力値を増加させる。このローパスフィルタ出力の増加は、加算器710を介して初期閾値に加算され、閾値を修正する。一方、閾値が高過ぎると、比較器出力の低レベル期間が極めて長くなり、デューティーサイクルが50%以下であることを示す。するとローパスフィルタは、負の出力値を増加させ、実際の閾値を下げる。しかし、フィルタを用いる前記方法と同じく、この方法も2値数の1または0が連続する場合、適切に対処できない。これを図8に示す。この図は、比較器出力波形802と、それに対応するローパスフィルタ708の出力804の例を示す。連続する2値数の0(出力波形802中の負電圧)と連続する2値数の1(出力波形802中の正電圧)とは、ローパスフィルタ708の出力804を変動させる。この変動の大きさは、実際に使用するフィルタと連続する0または1の長さに依存する。この変動は、閾値を不必要に変化させ、システム性能を低下させる。
【0009】
これらのことから、交流結合または直流結合のデータスライシング技術において、フィルタ静定時定数の影響を低減する技術が求められている。
【0010】
発明の概要
本発明は、先行技術におけるフィルタ静定時定数に起因する性能低下を克服するデータスライシング技術を提供する。本発明は、直流結合データスライサと交流結合データスライサとを用いる。これらスライサは、可変閾値と固定閾値に基づきベースバンド信号のデータスライシングを行う。前記可変閾値は、記憶した閾値を初期値とする。この記憶した閾値は、以前使用した可変閾値である。直列結合スライスデータと交流結合スライスデータとの差異を決定し、その差異を利用して可変閾値を調整する。一実施の形態において、排他的ORゲートからなる比較器を用い、直流結合スライスデータと交流結合スライスデータとの差異を決定し、閾値誤差信号を提供する。この閾値誤差信号を調整量に変換し、閾値修正信号を提供する。交流結合データスライサは、固有の静定時定数を有する。このため、可変閾値の調整は、所定の遅延後に行う。この所定の遅延は、前記静定時定数の倍数に設定することが好ましい。前記所定の遅延の期間中、直流結合データスライサは、信頼できるデータを提供する。前記所定の遅延が経過すると、可変閾値の調整を行い、直流結合データスライサ出力の期待デューティーサイクルからの変動を修正する。このように本発明は、静定時定数に起因する先行技術の問題点を克服する。
【0011】
発明の詳細な説明
本発明の詳細を図9〜図12に基づき説明する。図9において、本発明装置は、既知の復調技術を用いてベースバンド信号を提供する復調器902を備える。当業者に知られているように、使用する復調技術は、使用する変調技術に依存する。例えば、周波数シフトキーイング(FSK)変調を使用する場合、それに対応するFSK復調器を使用する。この点において、本発明は特定の技術に限定されるものではない。
【0012】
復調器902の出力は、直流結合データスライサ903と交流結合データスライサ905とに入力する。図9に示す直流および交流結合データスライサ903,905は、一例に過ぎない。直流結合データスライサ903は比較器906を備え、交流結合データスライサ905は比較器908を備える。一実施の形態において、比較器906,908の各々は、当業者に知られているような適切構成の演算増幅器を備える。また各比較器は、閾値入力を有する。直流結合スライサ903は、加算器925の出力から可変閾値907を受け取る。後述するように、可変閾値907は、記憶閾値Vth(0)を初期値とする固定閾値と、定期的に印加する閾値修正信号との合計であり、連続的に更新される。一方、交流結合の比較器908の閾値入力は、固定閾値909である。固定閾値909は、交流結合の基準レベルに設定することが好ましい。
【0013】
交流結合データスライサ905の他の特徴は、スライサ905へのベースバンド信号入力を濾波するためのハイパスフィルタ904を備えることである。ハイパスフィルタ904は、どのようなものでも良く(例えばデジタルフィルタまたはアナログフィルタ)、設計に応じて選択できる。単極設計の簡単なアナログハイパスフィルタであって、単一ベースバンド状態の最大予想時間に対し6.9倍の時定数を有するフィルタであれば、実用上適切な結果を得られる。実際の場合、単一ベースバンド状態の最大予想時間は、送信する情報の種類に依存し、1データ周期と最大連続不変ビット数との積である。圧縮データに関しては、連続する1または0の最大数は極めて限られており、本発明の一実施の形態はそれを32データ周期と予想する。本発明において、ベースバンド信号を特徴付けるデータ周期は、1情報ビットを送信するために使用する時間量である。一般に、静定時定数はベースバンド信号のデータ周期より長くなければならず、一実施の形態においてその長さはデータ周期より少なくとも1桁長くする。
【0014】
直流結合スライサ903は直流結合スライスデータを出力し、交流結合スライサ905は交流結合スライスデータを出力する。前記直流結合スライスデータは、当該装置の受信データ出力となる。前記交流結合スライスデータは、前記直流結合スライスデータと比較され、修正を決定する。この修正は、必要に応じ、直流結合スライサ903の比較器906への入力である可変閾値907に印加する。
【0015】
このため、さらに比較器910を設ける。比較器910は、互いに異なる入力値を受け取った場合に正電圧を出力し、互いに等しい入力値を受け取った場合にゼロを出力する。従って比較器910の好適形態は、図示のような排他的ORゲートである。比較器910の出力は、パルス列であり、各パルスの期間は直列結合スライスデータ出力と交流結合スライスデータ出力との差異に比例する。実際において、比較器910の出力は、閾値誤差信号として機能し、可変閾値907と最適閾値との誤差を示す。その例を図10〜図12に示す。
【0016】
図10は、直流結合スライサ903の出力Vcに対応する波形例を示す。図示のように、直流結合出力は、初期閾値Vth(0)が信頼できるものとすれば、最初は信頼できる。図11は、交流結合出力Vdを示す。この出力Vdは、静定時定数の影響が無くなるまで信頼できない。その理由は、図2〜図6を参照して説明した通りである。図10において、直流結合出力の後半は、それを決定するための可変閾値907が低過ぎる状態にある。その結果、デューティーサイクルが50%以上になっている。この場合、直流結合出力と、信頼できる交流結合出力とを比較すれば、(静定時定数の影響が無くなった後)、デューティーサイクルが50%になると見込まれ、これら直流および交流結合出力間の正確な差異を確認できる。それが図12に示す比較器910の出力である。図示のように、比較器910の出力Veは、一連のパルスからなり、各パルスの継続時間は前記2出力波形の差異を表し、閾値誤差信号を提供する。
【0017】
本発明は、前記閾値誤差信号を閾値修正信号に変換し、この閾値修正信号を使用して可変閾値907を調整する。これを行うため、ANDゲート912,914を設ける。比較器910の出力である閾値誤差信号は、ANDゲート912,914の各入力に印加する。さらに直流結合データを、第1ANDゲート912の通常入力と第2ANDゲート914の反転入力とに印加する。この構成において、可変閾値907が低過ぎれば、第1ANDゲート912の出力は閾値誤差信号のパルスに追従し、第2ANDゲート914の出力はゼロになる。逆に、可変閾値907が高過ぎれば、第2ANDゲート914の出力は閾値誤差信号のパルスに追従し、第1ANDゲート912の出力はゼロになる。当然ながら、直流および交流結合出力が(比較器910の分解能において)互いにほぼ等しければ、ANDゲート912,914の出力は共にゼロになる。このように、ANDゲート912,914の出力は、相互に排他的な修正信号となり、可変閾値907を調整するために使用できる。
【0018】
前記したように、交流結合データスライサの出力は、静定時定数の影響が無くなるまで信頼できない。このため一実施の形態は、所定の遅延が経過するまで、交流結合スライサ905の出力を無視し、比較器910およびANDゲート912,914の出力を無視する。前記所定の遅延は、ハイパスフィルタ904に固有の静定時定数より長く設定する。一実施の形態において、前記所定の遅延は、前記静定時定数の倍数に設定する。前記所定の遅延の実用上許容可能な値は、前記ハイパスフィルタ静定時定数の6.9倍である。図4は、所定の遅延406の一例を示す。図9の装置において、前記所定の遅延は、第2ペアのANDゲート916,918を介して挿入する。すなわち、第1ペアのANDゲート912,914からの修正信号出力を許可信号に基づき通過させる。この許可信号は、前記所定の遅延が経過した時にのみ発生する。前記所定の遅延の経過は、例えばタイマ回路、適切なプログラムコントローラなど当業者に既知の手段で決定できる。前記所定の遅延の計測は、復調器902が有効な出力の提供を開始するたびに、すなわち互換性のある変調信号を受信するたびに開始する。
【0019】
第2ペアのANDゲート916,918は、許可信号を受け取ると、修正信号を累積器920に印加する。図示の実施の形態において、ANDゲート916を通過する修正信号は、可変閾値を上向きに調整する必要があることを示す。一方、ANDゲート918を通過する修正信号は、可変閾値を下向きに調整する必要があることを示す。両修正信号において、パルス数および各パルスの継続期間は、可変閾値907に印加すべき調整量を示す。累積器920は、これら調整の効果を捕獲するために設ける。
【0020】
例えば累積器920は、エッジ駆動アップダウンカウンタ、チャージポンプ入力を有するアナログ積分器などである。エッジ駆動アップダウンカウンタの場合、基準サンプリングクロックを使用してアップまたはダウンカウントを行う。アナログ積分器の場合、その出力は、ANDゲート916および918の各出力期間に比例してアップまたはダウンする。何れの場合も、累積器920は、前記所定の遅延の後、各修正信号に応じて増加し、これら修正信号の累積的効果を表す閾値修正信号921を提供する。閾値修正信号921は、累積器920の実施形態に応じてアナログまたはデジタルの形式を取る。その形式に応じ、変換器922による変換(アナログからデジタルへの変換、またはデジタルからアナログへの変換)を行い、変換後の信号を可変閾値907に印加する。
【0021】
可変閾値907は時間的に変化するため、閾値修正信号を定期的に印加してそれを修正する必要がある。このため、サンプリング周波数fsに応じて定期的に閉じるスイッチ923を設ける。サンプリング周波数fsは、設計に応じて選択でき、ハイパスフィルタのカットオフ周波数に依存する。本実施の形態において、サンプリング周波数fsは、ハイパスフィルタのカットオフ周波数の6.9倍である。各サンプリング毎に、変換器922の出力を加算器925を介して初期閾値Vth(0)に加算する。そして加算結果を有効閾値907として比較器906に印加する。初期閾値Vth(0)は、電源遮断まで変化させない。電源遮断の時、可変閾値907をそれまでの良好な閾値として不揮発性メモリ924に記憶する。電源再投入の時、その記憶した閾値をVth(0)としてメモリ924からロードする。
【0022】
一実施の形態において、図9の装置を図1の無線通信システム100に含めることができる。特にシステム100の受信部104に含めることができる。一実施の形態において、無線通信システム100は、いわゆるU−NII5.25〜5.35GHz周波数帯で動作する無線周波(RF)システムである。当業者には明らかなように、図9の装置は、データスライシングを必要とするあらゆる通信システムの受信部に含めることができる。従って本発明は、特定のシステムに限定されるものではない。
【0023】
以上の説明は、本発明の原理を応用した実施の形態を示したに過ぎない。当業者には明らかなように、本発明の趣旨および範囲を逸脱することなく、他の構成や方法も実施可能である。
【図面の簡単な説明】
【図1】 本発明を適用することにより利益が得られる通信システムを示すブロック図である。
【図2】 先行技術に基づく交流結合ベースバンドデータスライシングを行う装置を示すブロック図である。
【図3】 先行技術に基づく交流および直流結合ベースバンドデータスライシングシステムにおいて発生する波形例を示す図である。
【図4】 先行技術に基づく交流および直流結合ベースバンドデータスライシングシステムにおいて発生する波形例を示す図である。
【図5】 先行技術に基づく交流および直流結合ベースバンドデータスライシングシステムにおいて発生する波形例を示す図である。
【図6】 先行技術に基づく直流結合ベースバンドデータスライシングを行う装置を示すブロック図である。
【図7】 他の先行技術に基づく直流結合ベースバンドデータスライシングを行う装置を示すブロック図である。
【図8】 図7の装置に発生する波形例を示す図である。
【図9】 本発明に基づくベースバンドデータスライシングを行う装置を示すブロック図である。
【図10】 図9の装置に発生する波形例を示す図である。
【図11】 図9の装置に発生する波形例を示す図である。
【図12】 図9の装置に発生する波形例を示す図である。
Claims (15)
- 可変閾値に基づきベースバンド信号のデータスライシングを行い直流結合スライスデータを提供する、直流結合データスライサと、
固定閾値に基づき前記ベースバンド信号のデータスライシングを行い、固有の静定時定数が経過した後にのみ交流結合スライスデータを提供する、交流結合データスライサと
を備え、 前記直流結合スライスデータと前記交流結合スライスデータとの差異を利用して前記可変閾値を調整する、ベースバンド信号のデータスライシングを行う装置。 - 前記静定時定数は、前記ベースバンド信号に固有のデータ周期より長い、請求項1記載の装置
- 前記静定時定数は、前記データ周期より少なくとも1桁大きい、請求項2記載の装置。
- 所定の遅延後に前記可変閾値を調整する、請求項1記載の装置。
- 前記所定の遅延は前記静定時定数の倍数である、請求項4記載の装置。
- 請求項1記載の装置を備える、無線通信装置。
- 前記ベースバンド信号を提供する復調器をさらに備える、請求項6記載の無線通信装置。
- メモリをさらに備え、 前記無線通信装置の電源遮断において前記可変閾値を前記メモリに記憶し、 前記無線通信装置の電源投入において前記記憶した閾値を前記可変閾値の初期値として使用する、請求項6記載の無線通信装置。
- 可変閾値に基づきベースバンド信号の直流結合データスライシングを行って直流結合スライスデータを提供し、 固定閾値に基づき前記ベースバンド信号の交流結合データスライシングを行い、前記交流結合データスライシングに固有の静定時定数が経過した後にのみ、交流結合スライスデータを提供し、 前記直流結合スライスデータと前記交流結合スライスデータとの差異に基づき前記可変閾値を調整する各段階を備える、通信装置においてベースバンド信号のデータスライシングを行う方法。
- 前記静定時定数は、前記ベースバンド信号に固有のデータ周期より長い、請求項9記載の方法。
- 前記静定時定数は、前記データ周期より少なくとも1桁大きい、請求項10記載の方法。
- 前記可変閾値を調整する段階を所定の遅延後に実行する、請求項9記載の方法。
- 前記所定の遅延は前記静定時定数の倍数である、請求項12記載の方法。
- 前記通信装置は無線通信装置である、請求項9記載の方法。
- 前記無線通信装置の電源遮断において前記可変閾値をメモリに記憶し、 前記無線通信装置の電源投入において前記記憶した閾値を前記可変閾値の初期値として使用する各段階をさらに備える、請求項9記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/525,789 | 2000-03-15 | ||
US09/525,789 US6349121B1 (en) | 2000-03-15 | 2000-03-15 | Baseband data slicing method and apparatus |
PCT/US2001/008195 WO2001069874A1 (en) | 2000-03-15 | 2001-03-14 | Baseband data slicing method and apparatus |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003527042A JP2003527042A (ja) | 2003-09-09 |
JP4954416B2 true JP4954416B2 (ja) | 2012-06-13 |
Family
ID=24094602
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001567200A Expired - Fee Related JP4954416B2 (ja) | 2000-03-15 | 2001-03-14 | データスライシングを行う装置及び方法 |
Country Status (10)
Country | Link |
---|---|
US (1) | US6349121B1 (ja) |
EP (1) | EP1264457B1 (ja) |
JP (1) | JP4954416B2 (ja) |
CN (1) | CN1187941C (ja) |
AR (1) | AR029238A1 (ja) |
AT (1) | ATE533268T1 (ja) |
BR (1) | BR0109222A (ja) |
HK (1) | HK1050438A1 (ja) |
MX (1) | MXPA02009005A (ja) |
WO (1) | WO2001069874A1 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6680984B1 (en) * | 2000-04-13 | 2004-01-20 | Vtech Communications Ltd. | Data slicer with digitally-controlled reference |
GB2371187A (en) * | 2001-01-15 | 2002-07-17 | Marconi Comm Ltd | Signal slicing circuit with variable threshold levels |
JP2004064196A (ja) * | 2002-07-25 | 2004-02-26 | Renesas Technology Corp | スライス回路 |
US7356095B2 (en) * | 2002-12-18 | 2008-04-08 | Agere Systems Inc. | Hybrid data recovery system |
TWI226756B (en) * | 2003-10-06 | 2005-01-11 | Mediatek Inc | Data slice capable of calibrating current mismatch |
KR100673899B1 (ko) * | 2005-03-02 | 2007-01-25 | 주식회사 하이닉스반도체 | 반도체 소자의 데이터 입력 버퍼 |
US7903501B2 (en) * | 2007-07-10 | 2011-03-08 | Seiko Epson Corporation | Radio-controlled timepiece and control method for a radio-controlled timepiece |
CN101374217B (zh) * | 2007-08-22 | 2010-06-09 | 联咏科技股份有限公司 | 具有错误校正装置的数据限幅器 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4339727A (en) | 1978-03-07 | 1982-07-13 | Nippon Electric Co., Ltd. | Waveform converting circuit |
GB8820778D0 (en) * | 1988-09-02 | 1988-10-05 | Renishaw Plc | Setting up of quadrature signals |
GB2283381B (en) * | 1993-10-29 | 1997-12-03 | Plessey Semiconductors Ltd | DC restoration circuit |
JP3059622B2 (ja) * | 1994-01-10 | 2000-07-04 | 富士通株式会社 | 光ディスク装置 |
-
2000
- 2000-03-15 US US09/525,789 patent/US6349121B1/en not_active Expired - Fee Related
-
2001
- 2001-03-14 WO PCT/US2001/008195 patent/WO2001069874A1/en active Application Filing
- 2001-03-14 BR BR0109222-7A patent/BR0109222A/pt not_active IP Right Cessation
- 2001-03-14 MX MXPA02009005A patent/MXPA02009005A/es active IP Right Grant
- 2001-03-14 JP JP2001567200A patent/JP4954416B2/ja not_active Expired - Fee Related
- 2001-03-14 EP EP01920368A patent/EP1264457B1/en not_active Expired - Lifetime
- 2001-03-14 AT AT01920368T patent/ATE533268T1/de active
- 2001-03-14 CN CNB018084869A patent/CN1187941C/zh not_active Expired - Fee Related
- 2001-03-15 AR ARP010101220A patent/AR029238A1/es active IP Right Grant
-
2003
- 2003-03-24 HK HK03102130.4A patent/HK1050438A1/zh unknown
Also Published As
Publication number | Publication date |
---|---|
ATE533268T1 (de) | 2011-11-15 |
AR029238A1 (es) | 2003-06-18 |
CN1426652A (zh) | 2003-06-25 |
BR0109222A (pt) | 2003-02-11 |
CN1187941C (zh) | 2005-02-02 |
EP1264457A4 (en) | 2006-04-19 |
WO2001069874A1 (en) | 2001-09-20 |
EP1264457B1 (en) | 2011-11-09 |
EP1264457A1 (en) | 2002-12-11 |
US6349121B1 (en) | 2002-02-19 |
JP2003527042A (ja) | 2003-09-09 |
HK1050438A1 (zh) | 2003-06-20 |
MXPA02009005A (es) | 2003-02-12 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080312 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100826 |
|
A131 | Notification of reasons for refusal |
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|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20100913 |
|
A521 | Request for written amendment filed |
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|
A02 | Decision of refusal |
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|
A521 | Request for written amendment filed |
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|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150323 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
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|
LAPS | Cancellation because of no payment of annual fees |