JP4942017B2

JP4942017B2 - Semiconductor device

Info

Publication number: JP4942017B2
Application number: JP2006101184A
Authority: JP
Inventors: 務吉原; 怜王奈岡村; 史法木村; 玄森下
Original assignee: Waseda University
Current assignee: Waseda University
Priority date: 2006-03-31
Filing date: 2006-03-31
Publication date: 2012-05-30
Anticipated expiration: 2026-03-31
Also published as: JP2007272838A

Description

本発明は、半導体装置に関するものであって、特に、レギュレータ回路で構成した内部電源電圧発生回路を備えた半導体装置に関するものである。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device provided with an internal power supply voltage generation circuit constituted by a regulator circuit.

従来、パーソナルコンピュータや携帯電話などの電子機器では、マイクロプロセッサ、メモリ素子、あるいは動画処理素子などの所定の処理を実行する電子素子をシステムボードなどの実装基板に装着し、この実装基板に設けた配線を介して各種電子素子を電気的に接続している。 Conventionally, in an electronic device such as a personal computer or a mobile phone, an electronic element that executes a predetermined process such as a microprocessor, a memory element, or a moving image processing element is mounted on a mounting board such as a system board, and is provided on the mounting board. Various electronic elements are electrically connected through wiring.

このような電子機器では、常に小型化・軽量化・低消費電力化などの強い要求があり、この要求に対応するために電子機器に内蔵される各電子素子や実装基板をさらに小型化・軽量化・低消費電力化するための技術開発が行われている。 In such electronic devices, there are always strong demands such as downsizing, weight reduction, and low power consumption. In order to meet these demands, each electronic element and mounting board incorporated in the electronic equipment are further downsized and lightened. Technology development for reducing power consumption and power consumption is underway.

特に、半導体基板上に所要の回路を形成して構成した半導体素子などの電子素子では、回路を構成している配線やトランジスタなどの素子を微細化することによって小型化するとともに、小型化にともなう動作電圧の低減化によって低消費電力化されている。しかも、電子素子では、半導体基板上に形成する素子の微細化にともなって高集積化が可能となり、従来であれば別々の半導体基板に形成していた回路を同一の半導体基板上に形成するＳｏＣ（システムオンチップ）構造を採用することによって電子素子を多機能化し、実装基板に配設する電子素子の数を削減することによる小型化も行われている。 In particular, an electronic element such as a semiconductor element formed by forming a required circuit on a semiconductor substrate is miniaturized by miniaturizing elements such as wirings and transistors constituting the circuit, and accompanying the miniaturization. The power consumption is reduced by reducing the operating voltage. In addition, electronic devices can be highly integrated with the miniaturization of devices formed on a semiconductor substrate, and a conventional SoC that forms circuits formed on separate semiconductor substrates on the same semiconductor substrate. By adopting a (system on chip) structure, electronic devices are multifunctional, and downsizing is also performed by reducing the number of electronic devices arranged on the mounting substrate.

このように高集積化された半導体素子では、半導体基板上に形成された素子の微細化にともなって半導体素子の電源電圧を低減させることができるが、半導体基板上に形成されるトランジスタのしきい値電圧は不変であるので、電源電圧に占めるトランジスタのしきい値電圧の比率が上昇することとなり、高精度に調整された電源電圧が必要となっていた。 In such a highly integrated semiconductor element, the power supply voltage of the semiconductor element can be reduced as the element formed on the semiconductor substrate is miniaturized, but the threshold of the transistor formed on the semiconductor substrate is reduced. Since the value voltage is unchanged, the ratio of the threshold voltage of the transistor to the power supply voltage increases, and a power supply voltage adjusted with high accuracy is required.

すなわち、例えば、半導体基板上に形成する回路の平均的なサイズを65nmとするいわゆる65nmプロセスで形成した半導体素子では、電源電圧として1.0Vが用いられることがあり、これに対してＰチャンネル電界効果トランジスタであるPMOSトランジスタとＮチャンネル電界効果トランジスタであるNMOSトランジスタのしきい値電圧の和が、ワースト条件では0.8V以上となる場合があって、電源電圧が不安定となると半導体素子が正常に動作できなくなるおそれがあった。 That is, for example, in a semiconductor element formed by a so-called 65 nm process in which an average size of a circuit formed on a semiconductor substrate is 65 nm, 1.0 V may be used as a power supply voltage. The sum of the threshold voltages of the PMOS transistor, which is a transistor, and the NMOS transistor, which is an N-channel field effect transistor, may be 0.8 V or more under worst conditions, and the semiconductor element operates normally when the power supply voltage becomes unstable. There was a risk of being unable to do so.

そこで、できるだけ高精度に調整された電源電圧を必要とする半導体素子に対しては、所定の電源電圧を生成して出力する電子素子によって電源電圧を供給する方法が用いられる場合がある。 Therefore, a method of supplying a power supply voltage by an electronic element that generates and outputs a predetermined power supply voltage may be used for a semiconductor element that requires a power supply voltage adjusted as accurately as possible.

しかしながら、半導体素子とは別に電源電圧を供給するための電源電圧供給用電子素子を設けた場合には、半導体素子と電源電圧供給用電子素子との間を実装基板で電気的に接続する必要があるため、配線が長くなりやすく、この配線の抵抗による電圧低下や、配線のインダクタンス成分によるノイズの発生などの影響を受けるおそれがあり、所望の精度の電源電圧が得られないおそれがあった。 However, when the power supply voltage supply electronic element for supplying the power supply voltage is provided separately from the semiconductor element, it is necessary to electrically connect the semiconductor element and the power supply voltage supply electronic element with the mounting substrate. For this reason, the wiring is likely to be long, and there is a risk of being affected by a voltage drop due to the resistance of the wiring or generation of noise due to the inductance component of the wiring, and there is a possibility that a power supply voltage with a desired accuracy cannot be obtained.

他の方法として、半導体素子に、半導体素子で必要とされる電源電圧よりも通常２〜３倍程度以上大きい実装基板の電源電圧を入力し、この電源電圧をそのまま適宜降圧して使用する方法もある。 As another method, there is also a method in which a power supply voltage of a mounting board that is usually about 2 to 3 times larger than the power supply voltage required for the semiconductor element is input to the semiconductor element, and this power supply voltage is stepped down as it is and used. is there.

しかしながら、実装基板の電源電圧を降圧して使用した場合には、電力効率が５０％よりも小さくなるために低消費電力化が困難であり、現実的ではなかった。 However, when the power supply voltage of the mounting board is stepped down, the power efficiency is less than 50%, so it is difficult to reduce the power consumption, which is not realistic.

このような状況にあって、昨今、半導体素子のＳｏＣ構造が広く利用されてくることにより、電源回路自体を半導体素子における半導体基板上に形成することが行われており、このように半導体基板上に形成される電源回路としてレギュレータ回路が知られている（例えば、特許文献１参照。）。 Under such circumstances, the power supply circuit itself is formed on the semiconductor substrate in the semiconductor element due to the widespread use of the SoC structure of the semiconductor element. A regulator circuit is known as a power supply circuit formed in (see, for example, Patent Document 1).

レギュレータ回路は、図８に示すように、所定の電圧とした基準電圧Vrefと内部電源電圧Vinとを比較する比較手段としての比較回路aと、この比較回路aでの比較結果に基づいて外部電源電圧VDDを降圧して出力する出力手段であるドライブトランジスタbとで構成している。 As shown in FIG. 8, the regulator circuit includes a comparison circuit a as a comparison means for comparing a reference voltage Vref having a predetermined voltage with the internal power supply voltage Vin, and an external power supply based on the comparison result in the comparison circuit a. The drive transistor b is an output means for stepping down the voltage VDD and outputting it.

比較回路aは、差動増幅部としてのNMOSトランジスタQ100と、NMOSトランジスタQ200を備え、NMOSトランジスタQ100のソース、及びNMOSトランジスタQ200のソースをそれぞれ電流制御用の共通のNMOSトランジスタQ300を介して接地電圧が印加される接地電源線に接続している。NMOSトランジスタQ300のゲートには、レギュレータ回路の活性の状態と非活性状態とを切替え制御するタイミング信号φ300を入力している。 The comparison circuit a includes an NMOS transistor Q100 as a differential amplifier and an NMOS transistor Q200, and the source of the NMOS transistor Q100 and the source of the NMOS transistor Q200 are grounded via a common NMOS transistor Q300 for current control, respectively. Is connected to the ground power line to which is applied. A timing signal φ300 for switching the active state and inactive state of the regulator circuit is input to the gate of the NMOS transistor Q300.

そして、NMOSトランジスタQ100のゲートには所定の基準電圧Vrefを入力し、NMOSトランジスタQ200のゲートには内部電源電圧Vinを入力して、基準電圧Vrefと内部電源電圧Vinとを比較している。 A predetermined reference voltage Vref is input to the gate of the NMOS transistor Q100, and the internal power supply voltage Vin is input to the gate of the NMOS transistor Q200, and the reference voltage Vref and the internal power supply voltage Vin are compared.

さらに、比較回路aでは、NMOSトランジスタQ100のドレインをPMOSトランジスタQ400を介して外部電源電圧VDDが印加される電源線に接続するとともに、NMOSトランジスタQ200のドレインをPMOSトランジスタQ500を介して外部電源電圧VDDが印加される電源線に接続し、さらに、PMOSトランジスタQ400のゲートとPMOSトランジスタQ500のゲートとを互いに接続するとともに、NMOSトランジスタQ200のドレインに接続している。 Further, in the comparison circuit a, the drain of the NMOS transistor Q100 is connected to the power supply line to which the external power supply voltage VDD is applied through the PMOS transistor Q400, and the drain of the NMOS transistor Q200 is connected to the external power supply voltage VDD through the PMOS transistor Q500. Is connected to the power supply line, and the gate of the PMOS transistor Q400 and the gate of the PMOS transistor Q500 are connected to each other and to the drain of the NMOS transistor Q200.

そして、PMOSトランジスタで構成したドライバトランジスタｂのドレインには外部電源電圧VDDが印加される電源線を接続し、ゲートにはNMOSトランジスタQ100のドレインを接続して、比較回路aでの準電圧Vrefと内部電源電圧Vinとの比較に基づいて生じたNMOSトランジスタQ100のドレイン電圧をドライバトランジスタbのゲートに印加することにより、ドライバトランジスタｂによって外部電源電圧VDDを所定の電圧だけ電圧降下させて出力し、基準電圧Ｖrefと同じ電圧の内部電源電圧Vinを供給可能としている。 Then, a power supply line to which the external power supply voltage VDD is applied is connected to the drain of the driver transistor b composed of the PMOS transistor, and the drain of the NMOS transistor Q100 is connected to the gate, so that the quasi-voltage Vref in the comparison circuit a is By applying the drain voltage of the NMOS transistor Q100 generated based on the comparison with the internal power supply voltage Vin to the gate of the driver transistor b, the external power supply voltage VDD is dropped by a predetermined voltage by the driver transistor b, and output. An internal power supply voltage Vin having the same voltage as the reference voltage Vref can be supplied.

このように構成したレギュレータ回路は、外部電源電圧VDDが印加される電源線と、接地電圧が印加される接地電源線との間に、１段のPMOSトランジスタと、２段のNMOSトランジスタとによって３段のトランジスタが配設されているため、それぞれのトランジスタのしきい値電圧を0.5Vとすると、外部電源電圧VDDは1.5V以上でないとレギュレータ回路が正常に動作できないこととなっていた。 The regulator circuit configured as described above has three stages of a PMOS transistor and a two-stage NMOS transistor between a power supply line to which an external power supply voltage VDD is applied and a ground power supply line to which a ground voltage is applied. Since the stage transistors are arranged, if the threshold voltage of each transistor is 0.5 V, the regulator circuit cannot operate normally unless the external power supply voltage VDD is 1.5 V or higher.

昨今では、前述したように低消費電力化が求められていることによって、外部電源電圧VDDもできるだけ低くすることが望まれており、例えば前述した65nmプロセスで形成した半導体素子のように外部電源電圧として1.0Vが用いられた場合には、図８に示したレギュレータ回路は、そのままでは利用できないこととなっていた。 In recent years, as described above, since low power consumption is required, it is desired to reduce the external power supply voltage VDD as much as possible. For example, the external power supply voltage is as in the semiconductor element formed by the 65 nm process described above. 8 is used, the regulator circuit shown in FIG. 8 cannot be used as it is.

そこで、図９に示すように、レギュレータ回路には、基準電圧Vref及び内部電源電圧Vinをそれぞれ降圧させるレベル変換手段であるレベルシフタ回路ｃを設け、このレベルシフタ回路ｃでそれぞれ降圧した基準電圧Vrefと内部電源電圧Vinを比較することにより、より低電圧の外部電源電圧VDDでも駆動するようにしたレギュレータ回路が提案されている。図９のレギュレータ回路中、図８のレギュレータ回路と同一構成物については同一符号を用い、重複する説明は省略する。 Therefore, as shown in FIG. 9, the regulator circuit is provided with a level shifter circuit c which is a level converting means for stepping down the reference voltage Vref and the internal power supply voltage Vin, respectively, and the reference voltage Vref stepped down by the level shifter circuit c and the internal voltage Vref. There has been proposed a regulator circuit that is driven by a lower external power supply voltage VDD by comparing the power supply voltage Vin. In the regulator circuit of FIG. 9, the same components as those of the regulator circuit of FIG.

レベルシフタ回路ｃは、ドレインを外部電源電圧VDDが印加される電源線に接続するとともに、ソースをPMOSトランジスタQ800を介して接地電源線に接続したNMOSトランジスタQ600と、ドレインを外部電源電圧VDDが印加される電源線に接続するとともに、ソースをPMOSトランジスタQ900を介して接地電源線に接続したNMOSトランジスタQ700とを備え、PMOSトランジスタQ800のゲートとPMOSトランジスタQ900のゲートとを互いに接続するとともに、PMOSトランジスタQ900のドレイン接続している。 The level shifter circuit c has a drain connected to a power supply line to which an external power supply voltage VDD is applied, an NMOS transistor Q600 having a source connected to a ground power supply line via a PMOS transistor Q800, and a drain applied with the external power supply voltage VDD. An NMOS transistor Q700 having a source connected to a ground power supply line via a PMOS transistor Q900, and connecting the gate of the PMOS transistor Q800 and the gate of the PMOS transistor Q900 to each other, and the PMOS transistor Q900 The drain is connected.

そして、レベルシフタ回路ｃでは、NMOSトランジスタQ600のゲートに基準電圧Vrefを入力し、NMOSトランジスタQ700のゲートに内部電源電圧Vinを入力し、NMOSトランジスタQ600のソースを比較回路aのNMOSトランジスタQ100のゲートに接続し、NMOSトランジスタQ700のソースを比較回路aのNMOSトランジスタQ200のゲートに接続している。 In the level shifter circuit c, the reference voltage Vref is input to the gate of the NMOS transistor Q600, the internal power supply voltage Vin is input to the gate of the NMOS transistor Q700, and the source of the NMOS transistor Q600 is connected to the gate of the NMOS transistor Q100 of the comparison circuit a. The source of the NMOS transistor Q700 is connected to the gate of the NMOS transistor Q200 of the comparison circuit a.

したがって、比較回路aのNMOSトランジスタQ100のゲートには、基準電圧VrefからNMOSトランジスタQ600のしきい値電圧Vth分だけ降圧した電圧が入力され、比較回路aのNMOSトランジスタQ200のゲートには、内部電源電圧VinからNMOSトランジスタQ700のしきい値電圧Vth分だけ降圧した電圧が入力され、比較回路aに供給される外部電源電圧VDDをレベルシフタ回路ｃを設けないレギュレータ回路よりも低減させることができ、低外部電源電圧で確実に動作させることができる。
特開２００１−２１６７７９号公報 Therefore, a voltage obtained by stepping down the reference voltage Vref by the threshold voltage Vth of the NMOS transistor Q600 is input to the gate of the NMOS transistor Q100 of the comparison circuit a, and the internal power supply is applied to the gate of the NMOS transistor Q200 of the comparison circuit a. A voltage that is stepped down from the voltage Vin by the threshold voltage Vth of the NMOS transistor Q700 is input, and the external power supply voltage VDD supplied to the comparison circuit a can be reduced compared to a regulator circuit that does not include the level shifter circuit c. It can be reliably operated with an external power supply voltage.
JP 2001-216777 A

しかしながら、上記したレベルシフタ回路を備えたレギュレータ回路では、このレギュレータ回路を備えた半導体装置を動作させた際に、レベルシフタ回路の動作の分だけレギュレータ回路の動作に遅延が生じやすく、図１０（ａ）に示すように、レギュレータ回路を備えた半導体装置の動作開始直後(t1)には、レギュレータ回路から出力される内部電源電圧に大きなドロップが生じ、しかもこの電圧のドロップ状態が速やかに解消されず、レギュレータ回路を活性の状態とするタイミング信号が入力された後（t2）でも直ちには所定電圧の内部電源電圧が出力できない場合があった。 However, in the regulator circuit including the level shifter circuit described above, when the semiconductor device including the regulator circuit is operated, the operation of the regulator circuit is likely to be delayed by the operation of the level shifter circuit. As shown in the figure, immediately after the start of the operation of the semiconductor device equipped with the regulator circuit (t1), a large drop occurs in the internal power supply voltage output from the regulator circuit, and this voltage drop state is not quickly resolved, Even after the timing signal for activating the regulator circuit is input (t2), the internal power supply voltage of a predetermined voltage may not be output immediately.

なお、図１０（ａ）中、破線は、図８に示したレベルシフタ回路を設けていないレギュレータ回路を低電圧状態で動作させた場合におけるレギュレータ回路の出力電圧を示しており、レベルシフタ回路を設けない場合では、適正な出力電圧が得られていない。図１０（ａ）中、t3は半導体装置が動作終了となった時間である。 In FIG. 10A, the broken line indicates the output voltage of the regulator circuit when the regulator circuit not provided with the level shifter circuit shown in FIG. 8 is operated in a low voltage state, and the level shifter circuit is not provided. In some cases, an appropriate output voltage is not obtained. In FIG. 10A, t3 is the time when the operation of the semiconductor device is completed.

また、図１０（ｂ）は、半導体装置の消費電流（一点鎖線）に対するレギュレータ回路による供給電流を示したグラフであり、レギュレータ回路による電流供給を、レギュレータ回路を活性の状態とした後(t2)からしか行うことができなかった。なお、図１０（ｂ）中、破線は、図８に示したレベルシフタ回路を設けていないレギュレータ回路を低電圧状態で動作させた場合におけるレギュレータ回路による供給電流を示しており、レベルシフタ回路を設けない場合では、適正な電流供給が行えていない。 FIG. 10B is a graph showing the supply current by the regulator circuit with respect to the consumption current (one-dot chain line) of the semiconductor device. The current supply by the regulator circuit is activated after the regulator circuit is activated (t2). Could only be done from In FIG. 10B, the broken line indicates the current supplied by the regulator circuit when the regulator circuit not provided with the level shifter circuit shown in FIG. 8 is operated in a low voltage state, and the level shifter circuit is not provided. In some cases, an appropriate current supply cannot be performed.

本発明の半導体装置では、外部電源電圧を降圧して内部電源電圧を生成するレギュレータ回路を備えた半導体装置において、レギュレータ回路は、内部電源電圧の基準となる基準電圧を降圧させるとともに内部電源電圧を降圧させるレベル変換手段と、このレベル変換手段で降圧された基準電圧と内部電源電圧との電圧値の差に応じた信号をそれぞれ出力する第１の比較手段と第２の比較手段と、第１の比較手段から出力された信号に応じて外部電源電圧を降圧させて出力する第１の出力手段と、第２の比較手段から出力された信号に応じて外部電源電圧を降圧させて出力する第２の出力手段と、第２の比較回路から出力された信号に因らずに第２の出力手段から所定の電圧を出力させる強制出力手段とを備えていることに特徴を有するものである。 In the semiconductor device of the present invention, in the semiconductor device including the regulator circuit that generates the internal power supply voltage by stepping down the external power supply voltage, the regulator circuit steps down the reference voltage that is a reference for the internal power supply voltage and reduces the internal power supply voltage. Level converting means for stepping down, first comparing means and second comparing means for outputting signals corresponding to the difference in voltage value between the reference voltage stepped down by the level converting means and the internal power supply voltage; A first output means for stepping down and outputting the external power supply voltage according to the signal output from the comparison means; and a first output means for stepping down and outputting the external power supply voltage according to the signal output from the second comparison means. And a forcible output means for outputting a predetermined voltage from the second output means regardless of the signal output from the second comparison circuit. A.

さらに、以下の点にも特徴を有するものである。すなわち、
（１）第２の出力手段は、ドレインに外部電源電圧の電源線を接続し、ゲートに第２の比較手段から出力された信号が入力される電界効果トランジスタであって、強制出力手段は、電界効果トランジスタをオン状態とすることにより、電界効果トランジスタを介して外部電源電圧を出力させること。
（２）電界効果トランジスタはＰチャネル電界効果トランジスタであって、強制出力手段は接地電圧にプリチャージされた容量素子を備え、この容量素子をＰチャネル電界効果トランジスタのゲートに接続させてオン状態とすること。
（３）レベル変換手段における内部電源電圧の入力側と、第１の比較手段における内部電源電圧の入力側とを接続する容量素子を設けたこと。 Furthermore, the following points are also characteristic. That is,
(1) The second output means is a field effect transistor in which the power supply line of the external power supply voltage is connected to the drain, and the signal output from the second comparison means is input to the gate. By turning on the field effect transistor, an external power supply voltage is output through the field effect transistor.
(2) The field effect transistor is a P-channel field effect transistor, and the forcible output means includes a capacitive element precharged to the ground voltage, and the capacitive element is connected to the gate of the P-channel field effect transistor, To do.
(3) A capacitance element is provided for connecting the input side of the internal power supply voltage in the level conversion means and the input side of the internal power supply voltage in the first comparison means.

請求項１記載の発明によれば、外部電源電圧を降圧して内部電源電圧を生成するレギュレータ回路を備えた半導体装置において、レギュレータ回路は、内部電源電圧の基準となる基準電圧を降圧させるとともに内部電源電圧を降圧させるレベル変換手段と、このレベル変換手段で降圧された基準電圧と、前記レベル変換手段で降圧された内部電源電圧と、を比較し、これら電圧値の差に応じた信号をそれぞれ出力する第１の比較手段と第２の比較手段と、第１の比較手段から出力された信号に応じて外部電源電圧を降圧させて出力する第１の出力手段と、第２の比較手段から出力された信号に応じて外部電源電圧を降圧させて出力する第２の出力手段と、第２の比較手段から出力された信号に因らずに第２の出力手段から所定の電圧を出力させる強制出力手段とを備えていることによって、レギュレータ回路の動作開始直後に大きくかつ長時間の電圧のドロップが生じることを抑制して、低電圧の動作条件下でも速やかに所定の内部電源電圧を安定的に供給可能なレギュレータ回路を備えた半導体装置を提供できる。 According to the first aspect of the present invention, in the semiconductor device including the regulator circuit that generates the internal power supply voltage by stepping down the external power supply voltage, the regulator circuit steps down the reference voltage serving as a reference for the internal power supply voltage and the internal voltage. The level conversion means for stepping down the power supply voltage, the reference voltage stepped down by the level conversion means, and the internal power supply voltage stepped down by the level conversion means are compared, and signals corresponding to the difference between these voltage values are respectively compared. From the first comparison means and the second comparison means for outputting, the first output means for stepping down the external power supply voltage according to the signal outputted from the first comparison means, and the second comparison means of a second output means and a predetermined voltage from the second output means regardless of the signal output from the second comparison means for outputting by reducing the external power supply voltage according to the output signal And a forced output means that suppresses a large and long voltage drop immediately after the start of operation of the regulator circuit, so that a predetermined internal power supply voltage can be quickly generated even under low voltage operating conditions. A semiconductor device including a regulator circuit that can be stably supplied can be provided.

請求項２記載の発明によれば、請求項１記載の半導体装置において、第２の出力手段は、ドレインに外部電源電圧の電源線を接続し、ゲートに第２の比較手段から出力された信号が入力される電界効果トランジスタであって、強制出力手段は、電界効果トランジスタをオン状態とすることにより、電界効果トランジスタを介して外部電源電圧を出力させることによって、レギュレータ回路の動作開始直後にレギュレータ回路に生じる出力電圧のドロップを極めて簡単な構成で解消できる。 According to a second aspect of the present invention, in the semiconductor device according to the first aspect, the second output means connects the power supply line of the external power supply voltage to the drain and the signal output from the second comparison means to the gate The forcible output means outputs the external power supply voltage via the field effect transistor by turning on the field effect transistor, so that the regulator immediately after the start of the operation of the regulator circuit. The output voltage drop generated in the circuit can be eliminated with a very simple configuration.

請求項３記載の発明によれば、請求項２記載の半導体装置において、電界効果トランジスタはＰチャネル電界効果トランジスタであって、強制出力手段は接地電圧にプリチャージされた容量素子を備え、この容量素子をＰチャネル電界効果トランジスタのゲートに接続させてオン状態とすることによって、レギュレータ回路の動作開始直後にレギュレータ回路に生じる出力電圧のドロップを極めて簡単な構成で解消できるとともに、出力電圧のドロップの解消後には、Ｐチャネル電界効果トランジスタのゲートに接地電圧より高い電圧が入力されて外部電源電圧での出力を速やかに抑制できる。 According to a third aspect of the present invention, in the semiconductor device according to the second aspect, the field effect transistor is a P-channel field effect transistor, and the forcible output means includes a capacitive element precharged to a ground voltage. By connecting the element to the gate of the P-channel field effect transistor and turning it on, the output voltage drop that occurs in the regulator circuit immediately after the start of the operation of the regulator circuit can be eliminated with an extremely simple configuration. After the cancellation, a voltage higher than the ground voltage is input to the gate of the P-channel field effect transistor, and the output at the external power supply voltage can be quickly suppressed.

請求項４記載の発明によれば、請求項１〜３のいずれか1項に記載の半導体装置において、レベル変換手段における内部電源電圧の入力側と、第１の比較手段における内部電源電圧の入力側とを接続する容量素子を設けたことによって、レベル変換手段による応答遅れの影響を低減でき、レギュレータ回路の動作速度を向上させることができる。 According to a fourth aspect of the present invention, in the semiconductor device according to any one of the first to third aspects, the input side of the internal power supply voltage in the level conversion means and the input of the internal power supply voltage in the first comparison means By providing the capacitive element that connects the two sides, the influence of the response delay due to the level conversion means can be reduced, and the operation speed of the regulator circuit can be improved.

本発明の半導体装置は、外部電源電圧を降圧して内部電源電圧を生成するレギュレータ回路を備えた半導体装置であって、このレギュレータ回路は、基準電圧と内部電源電圧との電圧値の差に応じた信号をそれぞれ出力する比較手段と、この比較手段から出力された信号に応じて外部電源電圧を降圧させて出力する出力手段を備えたいわゆるシーズレギュレータで構成しているものである。 The semiconductor device of the present invention is a semiconductor device provided with a regulator circuit that generates an internal power supply voltage by stepping down an external power supply voltage, and the regulator circuit responds to a voltage value difference between the reference voltage and the internal power supply voltage. This is constituted by a so-called seed regulator having a comparison means for outputting each signal and an output means for stepping down and outputting the external power supply voltage in accordance with the signal outputted from the comparison means.

特に、本発明の半導体装置に設けたレギュレータ回路には、内部電源電圧の基準となる基準電圧を降圧させるとともに内部電源電圧を降圧させるレベル変換手段を設け、低電圧の内部電源電圧を安定的に出力可能としているものである。 In particular, the regulator circuit provided in the semiconductor device of the present invention is provided with level conversion means for stepping down the reference voltage that is the reference of the internal power supply voltage and stepping down the internal power supply voltage, so that the low internal power supply voltage can be stably supplied. Output is possible.

さらに、レギュレータ回路には、第１の比較手段と、この第１の比較手段に基づいて内部電源電圧を出力する第１の出力手段を設けるとともに、レベル変換手段に対して第１の比較手段及び第１の出力手段と並列させて第２の比較手段及び第２の出力手段とを設けて、第１の出力手段と第２の出力手段から内部電源電圧を出力可能とし、しかも、第２の出力手段には第２の比較回路から出力された信号に因らずに第２の出力手段から所定の電圧を出力させる強制出力手段とを設けているものである。 Further, the regulator circuit is provided with first comparing means and first output means for outputting an internal power supply voltage based on the first comparing means, and the first comparing means and the level converting means A second comparison unit and a second output unit are provided in parallel with the first output unit, so that the internal power supply voltage can be output from the first output unit and the second output unit. The output means is provided with forced output means for outputting a predetermined voltage from the second output means irrespective of the signal output from the second comparison circuit.

したがって、レギュレータ回路では、所定の内部電源電圧を出力できない場合に、強制出力手段によって第２の出力手段から所定の内部電源電圧を出力させることによって、速やかに所定の内部電源電圧を出力可能なレギュレータ回路とすることができ、このレギュレータ回路を備えた半導体装置の動作性能の向上を図ることができる。 Therefore, in the regulator circuit, when the predetermined internal power supply voltage cannot be output, the forcible output means outputs the predetermined internal power supply voltage from the second output means, thereby quickly outputting the predetermined internal power supply voltage. The operation performance of the semiconductor device including the regulator circuit can be improved.

また、レギュレータ回路には、強制出力手段を設けるのではなく、レベル変換手段における内部電源電圧の入力側と、比較手段における内部電源電圧の入力側とを接続する容量素子を設けた場合には、レベル変換手段による応答遅れの影響を低減でき、レギュレータ回路の動作速度を向上させることができる。 In addition, the regulator circuit is not provided with a forced output means, but when a capacitive element for connecting the input side of the internal power supply voltage in the level conversion means and the input side of the internal power supply voltage in the comparison means is provided, The influence of the response delay due to the level conversion means can be reduced, and the operation speed of the regulator circuit can be improved.

以下において、図面に基づいて本発明の実施形態を詳説する。図１は、本実施形態の半導体装置10の概略模式図である。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a schematic diagram of a semiconductor device 10 according to this embodiment.

半導体装置10には、所定位置に所定の処理を実行するロジック回路で構成した第１ロジック回路部11a、第２ロジック回路部11b、所要のデータを記憶するメモリ回路で構成した第１記憶部12a、第２記憶部12b、第３記憶部12c、第４記憶部12d、第５記憶部12e、所要の処理を実行するアナログ回路で構成したアナログ回路部13を配置し、これらの回路部が形成された半導体基板の外周縁に沿って外部接続端子14が配置されている。本実施形態では、説明の便宜上、２つのロジック回路部、５つの記憶部、１つのアナログ回路部を設けているが、それぞれの配設数は適宜としてよい。 The semiconductor device 10 includes a first logic circuit unit 11a and a second logic circuit unit 11b configured by logic circuits that execute predetermined processing at predetermined positions, and a first storage unit 12a configured by a memory circuit that stores necessary data. , A second storage unit 12b, a third storage unit 12c, a fourth storage unit 12d, a fifth storage unit 12e, and an analog circuit unit 13 composed of analog circuits for executing required processing are arranged, and these circuit units are formed. External connection terminals 14 are arranged along the outer peripheral edge of the semiconductor substrate. In the present embodiment, two logic circuit units, five storage units, and one analog circuit unit are provided for convenience of explanation, but the number of each may be set as appropriate.

第１ロジック回路部11a及び第２ロジック回路部11bには、ＣＰＵ（Central Processing Unit）、画像処理、ネットワーク処理などの用途に応じた様々なＩＰ（Intellectual Property）が搭載されている。また、アナログ回路部13には、アナログ・デジタル変換器、デジタル・アナログ変換器、インターフェース回路、ＰＬＬ／ＤＬＬ（Phase／Delay Locked Loop）などが形成されている。第１〜５記憶部12a〜eは、第１ロジック回路部11a及び第２ロジック回路部11bに隣接させて設け、第１ロジック回路部11a及び第２ロジック回路部11bで使用するデータを第１ロジック回路部11a及び第２ロジック回路部11bに受け渡したり、あるいは第１ロジック回路部11a及び第２ロジック回路部11bから受け取ったりしている。 The first logic circuit unit 11a and the second logic circuit unit 11b are equipped with various IPs (Intellectual Properties) corresponding to applications such as a CPU (Central Processing Unit), image processing, and network processing. The analog circuit unit 13 includes an analog / digital converter, a digital / analog converter, an interface circuit, a PLL / DLL (Phase / Delay Locked Loop), and the like. The first to fifth storage units 12a to 12e are provided adjacent to the first logic circuit unit 11a and the second logic circuit unit 11b, and the data used in the first logic circuit unit 11a and the second logic circuit unit 11b is the first. The data is transferred to the logic circuit unit 11a and the second logic circuit unit 11b, or is received from the first logic circuit unit 11a and the second logic circuit unit 11b.

各回路部には、所定の内部電源電圧を生成して出力する内部電圧発生回路15を隣接させて設けている。この内部電圧発生回路15は外部電源電圧入力線16を介して外部電源電圧が入力される外部接続端子14と接続し、内部電圧発生回路15に外部電源電圧を供給している。 Each circuit section is provided with an internal voltage generating circuit 15 that generates and outputs a predetermined internal power supply voltage adjacent to each other. The internal voltage generation circuit 15 is connected to an external connection terminal 14 to which an external power supply voltage is input via an external power supply voltage input line 16, and supplies an external power supply voltage to the internal voltage generation circuit 15.

内部電圧発生回路15は、図２に概略模式図で示すように、入力された外部電源電圧VDDから所定の定電流を生成する定電流発生回路21と、この定電流発生回路21で生成した電流を用いて所定の基準電圧Vrefを生成する基準電圧発生回路22と、この基準電圧発生回路22で生成された基準電圧と同一電圧の内部電源電圧Vinを生成するレギュレータ回路23とで構成している。 As shown in a schematic diagram of FIG. 2, the internal voltage generation circuit 15 includes a constant current generation circuit 21 that generates a predetermined constant current from the input external power supply voltage VDD, and a current generated by the constant current generation circuit 21. The reference voltage generation circuit 22 that generates a predetermined reference voltage Vref using the reference voltage and the regulator circuit 23 that generates the internal power supply voltage Vin that is the same voltage as the reference voltage generated by the reference voltage generation circuit 22 .

基準電圧発生回路22では、複数種類の基準電圧Vrefを生成可能としており、各基準電圧Vrefに対してそれぞれレギュレータ回路23を設けて各内部電源電圧Vinを出力可能としている。 The reference voltage generation circuit 22 can generate a plurality of types of reference voltages Vref, and a regulator circuit 23 is provided for each reference voltage Vref to output each internal power supply voltage Vin.

定電流発生回路21は、図３に示すように、互いにゲートを接続するとともに、ドレインをそれぞれ外部電源電圧VDDが印加される電圧線に接続したＰチャンネル電界効果トランジスタQ1とＰチャンネル電界効果トランジスタQ2を備え、さらに、Ｐチャンネル電界効果トランジスタQ1及びPMOSトランジスタQ2のソースにそれぞれドレインを接続するとともにソースを接地電圧が印加される接地電源線に接続したＮチャンネル電界効果トランジスタQ3とＮチャンネル電界効果トランジスタQ4とを備えている。以下において、Ｐチャンネル電界効果トランジスタはPMOSトランジスタ、Ｎチャンネル電界効果トランジスタはNMOSトランジスタと表記することとする。 As shown in FIG. 3, the constant current generating circuit 21 has a P-channel field effect transistor Q1 and a P-channel field effect transistor Q2 whose gates are connected to each other and whose drains are respectively connected to voltage lines to which the external power supply voltage VDD is applied. And N-channel field-effect transistor Q3 and N-channel field-effect transistor, each having a drain connected to the sources of P-channel field-effect transistor Q1 and PMOS transistor Q2, and a source connected to a ground power supply line to which a ground voltage is applied With Q4. Hereinafter, the P-channel field effect transistor is referred to as a PMOS transistor, and the N-channel field effect transistor is referred to as an NMOS transistor.

PMOSトランジスタQ2と外部電源電圧VDDが印加される電圧線との間には、電流発生用の所定の抵抗値とした抵抗体R1を設けて、PMOSトランジスタQ1とNMOSトランジスタQ3との間、及びPMOSトランジスタQ2とNMOSトランジスタQ4との間に、それぞれ所定の定電流ｉを通電させている。 A resistor R1 having a predetermined resistance value for current generation is provided between the PMOS transistor Q2 and the voltage line to which the external power supply voltage VDD is applied, and between the PMOS transistor Q1 and the NMOS transistor Q3, and the PMOS A predetermined constant current i is applied between the transistor Q2 and the NMOS transistor Q4.

基準電圧発生回路22は、PMOSトランジスタQ1及びPMOSトランジスタQ2と同一サイズのPMOSトランジスタで構成したPMOSトランジスタQ5と、このPMOSトランジスタQ5のソースに接続した多連のPMOSトランジスタで構成したロングチャネルトランジスタQ6と、PMOSトランジスタQ5のソースに出力された電流を増幅する電流増幅バッファ回路22aと、この電流増幅バッファ回路22aから出力された電流から所定の電圧を発生させる出力電圧調整用抵抗R2を備えている。 The reference voltage generating circuit 22 includes a PMOS transistor Q5 configured by a PMOS transistor having the same size as the PMOS transistor Q1 and the PMOS transistor Q2, and a long channel transistor Q6 configured by a plurality of PMOS transistors connected to the source of the PMOS transistor Q5. A current amplification buffer circuit 22a that amplifies the current output to the source of the PMOS transistor Q5, and an output voltage adjustment resistor R2 that generates a predetermined voltage from the current output from the current amplification buffer circuit 22a.

PMOSトランジスタQ5のゲートは、PMOSトランジスタQ1のソースが接続されるとともに、PMOSトランジスタQ1のゲートが接続されてカレントミラーを構成しており、PMOSトランジスタQ5に定電流発生回路21で生成された定電流ｉを発生せている。 The gate of the PMOS transistor Q5 is connected to the source of the PMOS transistor Q1, and the gate of the PMOS transistor Q1 is connected to form a current mirror. The constant current generated by the constant current generating circuit 21 is connected to the PMOS transistor Q5. i is generated.

PMOSトランジスタQ5は、ドレインを外部電源電圧VDDが印加される電圧線に接続し、ソースをロングチャネルトランジスタQ6を介して接地電圧が印加される接地電源線に接続しており、ロングチャネルトランジスタQ6のチャネル抵抗をｒとし、ロングチャネルトランジスタQ6のしきい値電圧をVthとすると、PMOSトランジスタQ5で発生させた定電流ｉによって生成される主基準電圧Vref0は、「ｉｒ＋Vth」となる。 The PMOS transistor Q5 has a drain connected to a voltage line to which an external power supply voltage VDD is applied, and a source connected to a ground power supply line to which a ground voltage is applied via a long channel transistor Q6. When the channel resistance is r and the threshold voltage of the long channel transistor Q6 is Vth, the main reference voltage Vref0 generated by the constant current i generated in the PMOS transistor Q5 is “ir + Vth”.

電流増幅バッファ回路22aでは、出力抵抗の高い主基準電圧Vref0を低出力抵抗として出力し、電流増幅バッファ回路22aから出力された主基準電圧Vref0を出力電圧調整用抵抗R2によって抵抗分割を行って所定の電圧値の基準電圧Vrefとして出力し、各レギュレータ回路23に所定の基準電圧Vrefを入力している。図３中、Vrefa及びVrefbは、それぞれ電圧値の異なる基準電圧である。 In the current amplification buffer circuit 22a, the main reference voltage Vref0 having a high output resistance is output as a low output resistance, and the main reference voltage Vref0 output from the current amplification buffer circuit 22a is divided by the output voltage adjustment resistor R2 to be predetermined. Is output as a reference voltage Vref of the voltage value of the above, and a predetermined reference voltage Vref is input to each regulator circuit 23. In FIG. 3, Vrefa and Vrefb are reference voltages having different voltage values.

レギュレータ回路23は、図４に示すように、所定の電圧とした基準電圧Vrefを降圧させるとともに内部電源電圧Vinを降圧させるレベル変換手段であるレベルシフタ回路Ｃと、このレベルシフタ回路Ｃで降圧された降圧基準電圧Vref'と降圧内部電源電圧Vin'との電圧値の差に応じた信号を出力する第１比較回路A1及び第２比較回路A2と、比較手段である第１比較回路A1から出力された信号に応じて外部電源電圧VDDを降圧させて出力する出力手段である第１ドライブトランジスタB1と、比較手段である第２比較回路A2から出力された信号に応じて外部電源電圧VDDを降圧させて出力する出力手段である第２ドライブトランジスタB2を備えている。 As shown in FIG. 4, the regulator circuit 23 includes a level shifter circuit C which is a level conversion means for stepping down the reference voltage Vref having a predetermined voltage and stepping down the internal power supply voltage Vin, and a step-down stepped down by the level shifter circuit C. The first comparison circuit A1 and the second comparison circuit A2 that output a signal corresponding to the voltage value difference between the reference voltage Vref ′ and the step-down internal power supply voltage Vin ′, and the first comparison circuit A1 that is a comparison means. The external power supply voltage VDD is stepped down according to the signal output from the first drive transistor B1 which is the output means for stepping down and outputting the external power supply voltage VDD according to the signal and the second comparison circuit A2 which is the comparison means. A second drive transistor B2 is provided as output means for outputting.

さらに、レギュレータ回路23には、第２比較回路A2から出力された信号に因らずに第２ドライブトランジスタB2から所定の電圧を出力させる強制出力手段であるプリチャージ回路Ｄを設けている。 Further, the regulator circuit 23 is provided with a precharge circuit D which is a forced output means for outputting a predetermined voltage from the second drive transistor B2 regardless of the signal output from the second comparison circuit A2.

レベルシフタ回路Ｃは、ドレインを外部電源電圧VDDが印加される電源線に接続するとともに、ソースをPMOSトランジスタQ7を介して接地電源線に接続したNMOSトランジスタQ8と、ドレインを外部電源電圧VDDが印加される電源線に接続するとともに、ソースをPMOSトランジスタQ9を介して接地電源線に接続したNMOSトランジスタQ10とを備え、PMOSトランジスタQ7のゲートとPMOSトランジスタQ9のゲートとを互いに接続するとともに、PMOSトランジスタQ9のドレイン接続している。 In the level shifter circuit C, the drain is connected to the power supply line to which the external power supply voltage VDD is applied, the source is connected to the ground power supply line via the PMOS transistor Q7, and the drain is applied to the external power supply voltage VDD. An NMOS transistor Q10 having a source connected to a ground power supply line via a PMOS transistor Q9, and connecting the gate of the PMOS transistor Q7 and the gate of the PMOS transistor Q9 to each other, and the PMOS transistor Q9 The drain is connected.

そして、レベルシフタ回路Ｃでは、NMOSトランジスタQ8のゲートに基準電圧Vrefを入力し、NMOSトランジスタQ10のゲートに内部電源電圧Vinを入力し、NMOSトランジスタQ7のソースを第１比較回路A1のNMOSトランジスタQ11のゲートに接続し、NMOSトランジスタQ10のソースを第１比較回路A1のNMOSトランジスタQ12のゲートに接続するとともに、NMOSトランジスタQ7のソースを第２比較回路A2のNMOSトランジスタQ13のゲートに接続し、NMOSトランジスタQ10のソースを第２比較回路A2のNMOSトランジスタQ14のゲートに接続している。 In the level shifter circuit C, the reference voltage Vref is input to the gate of the NMOS transistor Q8, the internal power supply voltage Vin is input to the gate of the NMOS transistor Q10, and the source of the NMOS transistor Q7 is connected to the NMOS transistor Q11 of the first comparison circuit A1. Connected to the gate, the source of the NMOS transistor Q10 is connected to the gate of the NMOS transistor Q12 of the first comparison circuit A1, and the source of the NMOS transistor Q7 is connected to the gate of the NMOS transistor Q13 of the second comparison circuit A2. The source of Q10 is connected to the gate of the NMOS transistor Q14 of the second comparison circuit A2.

したがって、第１比較回路A1のNMOSトランジスタQ11のゲート、及び第２比較回路A2のNMOSトランジスタQ13のゲートには、基準電圧VrefからNMOSトランジスタQ8のしきい値電圧Vth分だけ降圧した降圧基準電圧Vref'＝Vref−Vthが入力され、第１比較回路A1のNMOSトランジスタQ12のゲート、及び第２比較回路A2のNMOSトランジスタQ14のゲートには、内部電源電圧VinからNMOSトランジスタQ10のしきい値電圧Vth分だけ降圧した降圧内部電源電圧Vin'＝Vin−Vthが入力される。 Accordingly, the gate of the NMOS transistor Q11 of the first comparison circuit A1 and the gate of the NMOS transistor Q13 of the second comparison circuit A2 are stepped down from the reference voltage Vref by the threshold voltage Vth of the NMOS transistor Q8. '= Vref−Vth is inputted, and the threshold voltage Vth of the NMOS transistor Q10 from the internal power supply voltage Vin is applied to the gate of the NMOS transistor Q12 of the first comparison circuit A1 and the gate of the NMOS transistor Q14 of the second comparison circuit A2. A step-down internal power supply voltage Vin ′ = Vin−Vth, which is stepped down by an amount, is input.

第１比較回路A1は、差動増幅部としてのNMOSトランジスタQ11と、NMOSトランジスタQ12を備え、NMOSトランジスタQ11のソース、及びNMOSトランジスタQ12のソースをそれぞれ電流制御用の共通のNMOSトランジスタQ15を介して接地電圧が印加される接地電源線に接続している。NMOSトランジスタQ15のゲートには、レギュレータ回路23の活性の状態と非活性状態とを切替え制御するタイミング信号φ15を入力している。 The first comparison circuit A1 includes an NMOS transistor Q11 as a differential amplifier and an NMOS transistor Q12. The source of the NMOS transistor Q11 and the source of the NMOS transistor Q12 are respectively connected to the current control common NMOS transistor Q15. It is connected to the ground power supply line to which the ground voltage is applied. A timing signal φ15 for switching and controlling the active state and inactive state of the regulator circuit 23 is input to the gate of the NMOS transistor Q15.

そして、NMOSトランジスタQ11のゲートには降圧基準電圧Vref'を入力し、NMOSトランジスタQ12のゲートには降圧内部電源電圧Vin'を入力して、降圧基準電圧Vref'と降圧内部電源電圧Vin'とを比較している。 Then, the step-down reference voltage Vref ′ is input to the gate of the NMOS transistor Q11, the step-down internal power supply voltage Vin ′ is input to the gate of the NMOS transistor Q12, and the step-down reference voltage Vref ′ and the step-down internal power supply voltage Vin ′ are input. Comparing.

さらに、第１比較回路A1では、NMOSトランジスタQ11のドレインをPMOSトランジスタQ16を介して外部電源電圧VDDが印加される電源線に接続するとともに、NMOSトランジスタQ12のドレインをPMOSトランジスタQ17を介して外部電源電圧VDDが印加される電源線に接続し、さらに、PMOSトランジスタQ16のゲートとPMOSトランジスタQ17のゲートとを互いに接続するとともに、NMOSトランジスタQ12のドレインに接続している。 Further, in the first comparison circuit A1, the drain of the NMOS transistor Q11 is connected to the power supply line to which the external power supply voltage VDD is applied via the PMOS transistor Q16, and the drain of the NMOS transistor Q12 is connected to the external power supply via the PMOS transistor Q17. The gate of the PMOS transistor Q16 and the gate of the PMOS transistor Q17 are connected to each other and connected to the drain of the NMOS transistor Q12.

そして、PMOSトランジスタで構成した第１ドライバトランジスタB1のドレインには外部電源電圧VDDが印加される電源線を接続し、ゲートにはNMOSトランジスタQ11のドレインを接続して、第１比較回路A1での降圧基準電圧Vref'と降圧内部電源電圧Vin'との比較に基づいて生じたNMOSトランジスタQ11のドレイン電圧を第１ドライバトランジスタB1のゲートに印加することにより、第１ドライバトランジスタB1によって外部電源電圧VDDを所定の電圧だけ電圧降下させて出力し、基準電圧Ｖrefと同じ電圧の内部電源電圧Vinを供給可能としている。 Then, a power source line to which the external power supply voltage VDD is applied is connected to the drain of the first driver transistor B1 composed of a PMOS transistor, and the drain of the NMOS transistor Q11 is connected to the gate. By applying the drain voltage of the NMOS transistor Q11 generated based on the comparison between the step-down reference voltage Vref 'and the step-down internal power supply voltage Vin' to the gate of the first driver transistor B1, the first driver transistor B1 causes the external power supply voltage VDD. Is output by dropping the voltage by a predetermined voltage, and the internal power supply voltage Vin having the same voltage as the reference voltage Vref can be supplied.

第２比較回路A2も第１比較回路A1と同様に、差動増幅部としてのNMOSトランジスタQ13と、NMOSトランジスタQ14を備え、NMOSトランジスタQ13のソース、及びNMOSトランジスタQ14のソースをそれぞれ電流制御用の共通のNMOSトランジスタQ18を介して接地電圧が印加される接地電源線に接続している。NMOSトランジスタQ18のゲートには、レギュレータ回路23の活性の状態と非活性状態とを切替え制御するタイミング信号φ15を入力している。 Similarly to the first comparison circuit A1, the second comparison circuit A2 includes an NMOS transistor Q13 and an NMOS transistor Q14 as a differential amplifier, and the source of the NMOS transistor Q13 and the source of the NMOS transistor Q14 are used for current control, respectively. It is connected to a ground power supply line to which a ground voltage is applied via a common NMOS transistor Q18. A timing signal φ15 for switching and controlling the active state and inactive state of the regulator circuit 23 is input to the gate of the NMOS transistor Q18.

そして、NMOSトランジスタQ13のゲートには降圧基準電圧Vref'を入力し、NMOSトランジスタQ14のゲートには降圧内部電源電圧Vin'を入力して、降圧基準電圧Vref'と降圧内部電源電圧Vin'とを比較している。 Then, the step-down reference voltage Vref ′ is input to the gate of the NMOS transistor Q13, the step-down internal power supply voltage Vin ′ is input to the gate of the NMOS transistor Q14, and the step-down reference voltage Vref ′ and the step-down internal power supply voltage Vin ′ are obtained. Comparing.

さらに、第２比較回路A2では、NMOSトランジスタQ13のドレインをPMOSトランジスタQ19を介して外部電源電圧VDDが印加される電源線に接続するとともに、NMOSトランジスタQ14のドレインをPMOSトランジスタQ20を介して外部電源電圧VDDが印加される電源線に接続し、さらに、PMOSトランジスタQ19のゲートとPMOSトランジスタQ20のゲートとを互いに接続するとともに、NMOSトランジスタQ14のドレインに接続している。 Further, in the second comparison circuit A2, the drain of the NMOS transistor Q13 is connected to the power supply line to which the external power supply voltage VDD is applied via the PMOS transistor Q19, and the drain of the NMOS transistor Q14 is connected to the external power supply via the PMOS transistor Q20. The gate of the PMOS transistor Q19 and the gate of the PMOS transistor Q20 are connected to each other and connected to the drain of the NMOS transistor Q14.

そして、PMOSトランジスタで構成した第２ドライバトランジスタB2のドレインには外部電源電圧VDDが印加される電源線を接続し、ゲートにはNMOSトランジスタQ13のドレインを接続して、第２比較回路A2での降圧基準電圧Vref'と降圧内部電源電圧Vin'との比較に基づいて生じたNMOSトランジスタQ13のドレイン電圧を第２ドライバトランジスタB2のゲートに印加することにより、第２ドライバトランジスタB2によって外部電源電圧VDDを所定の電圧だけ電圧降下させて出力し、基準電圧Ｖrefと同じ電圧の内部電源電圧Vinを供給可能としている。 Then, a power supply line to which the external power supply voltage VDD is applied is connected to the drain of the second driver transistor B2 composed of the PMOS transistor, and the drain of the NMOS transistor Q13 is connected to the gate, so that the second comparison circuit A2 By applying the drain voltage of the NMOS transistor Q13 generated based on the comparison between the step-down reference voltage Vref 'and the step-down internal power supply voltage Vin' to the gate of the second driver transistor B2, the second driver transistor B2 causes the external power supply voltage VDD. Is output by dropping the voltage by a predetermined voltage, and the internal power supply voltage Vin having the same voltage as the reference voltage Vref can be supplied.

プリチャージ回路Ｄは、第２ドライバトランジスタB2のゲートにドレインを接続したNMOSトランジスタQ21と、このNMOSトランジスタQ21のソースに一端を接続するとともに他端を接地電源線に接続した容量素子ｆと、NMOSトランジスタQ21のソースにドレインを接続するとともにソースを接地電源線に接続して容量素子ｆと並列に配置したNMOSトランジスタQ22と、このNMOSトランジスタQ22のゲートにブロックイネーブル信号φBEを反転させて入力する反転素子gを備えている。 The precharge circuit D includes an NMOS transistor Q21 having a drain connected to the gate of the second driver transistor B2, a capacitive element f having one end connected to the source of the NMOS transistor Q21 and the other end connected to a ground power supply line, and an NMOS. An NMOS transistor Q22 having a drain connected to the source of the transistor Q21 and a source connected to the ground power supply line and arranged in parallel with the capacitive element f, and an inversion for inputting the block enable signal φBE to the gate of the NMOS transistor Q22 by inverting it An element g is provided.

ブロックイネーブル信号φBEは、本実施形態では半導体装置10内の各回路部が活性化された場合にLowレベルとなり、半導体装置10内の各回路部が活性化されていない場合にHighレベルとなる信号としており、NMOSトランジスタQ21のゲートにブロックイネーブル信号φBEを入力するとともに、NMOSトランジスタQ22のゲートに反転素子gによるブロックイネーブル信号φBEの反転信号を入力することによりプリチャージ回路Ｄを制御している。 In this embodiment, the block enable signal φBE is a low level when each circuit unit in the semiconductor device 10 is activated, and is a high level when each circuit unit in the semiconductor device 10 is not activated. The precharge circuit D is controlled by inputting the block enable signal φBE to the gate of the NMOS transistor Q21 and inputting the inverted signal of the block enable signal φBE by the inverting element g to the gate of the NMOS transistor Q22.

すなわち、半導体装置10が動作を開始した直後では、半導体装置10内の各回路部が活性化されていないためにブロックイネーブル信号φBEはHighレベルとなり、NMOSトランジスタQ21はオン状態となるとともに、NMOSトランジスタQ22はオフ状態となって容量素子ｆの電圧を第２ドライバトランジスタB2のゲートに印加している。 That is, immediately after the semiconductor device 10 starts operating, each circuit unit in the semiconductor device 10 is not activated, so that the block enable signal φBE becomes a high level, the NMOS transistor Q21 is turned on, and the NMOS transistor Q22 is turned off to apply the voltage of the capacitive element f to the gate of the second driver transistor B2.

ここで、容量素子ｆはあらかじめ接地電圧にプリチャージしており、接地電圧が第２ドライバトランジスタB2のゲートに印加されることによって第２ドライバトランジスタB2をオン状態として外部電源電圧VDDを出力させている。 Here, the capacitor element f is precharged to the ground voltage in advance, and the ground voltage is applied to the gate of the second driver transistor B2, thereby turning on the second driver transistor B2 and outputting the external power supply voltage VDD. Yes.

したがって、図５（ａ）に示すように、レギュレータ回路23を備えた半導体装置10の動作開始直後(t1)には、強制出力手段であるプリチャージ回路Ｄによって第２ドライバトランジスタB2から内部電源電圧Vinが出力されるので、内部電源電圧に大きなドロップが生じることを抑制できる。 Therefore, as shown in FIG. 5A, immediately after the start of the operation of the semiconductor device 10 including the regulator circuit 23 (t1), the internal power supply voltage is supplied from the second driver transistor B2 by the precharge circuit D which is a forced output means. Since Vin is output, the occurrence of a large drop in the internal power supply voltage can be suppressed.

また、プリチャージ回路Ｄによって第２ドライバトランジスタB2から内部電源電圧Vinが出力されることによって、図５（ｂ）に示すように、レギュレータ回路23からは、半導体装置10の動作開始直後(t1)から速やかに電流供給が開始されるので、高速給電を可能とすることができる。 Further, as the internal power supply voltage Vin is output from the second driver transistor B2 by the precharge circuit D, as shown in FIG. 5B, the regulator circuit 23 immediately starts the operation of the semiconductor device 10 (t1). Since the current supply is started immediately, high-speed power feeding can be realized.

しかも、プリチャージ回路Ｄでは、第２ドライバトランジスタB2のゲートに容量素子ｆによって印加された接地電圧を用いて第２ドライバトランジスタB2をオン状態としており、いわゆるワンショット的に第２ドライバトランジスタB2をオン状態とすることができ、その後は、第２比較回路A2の動作にともなって第２ドライバトランジスタB2が制御されることにより、必要な電流の給電を完了するまでの間にレギュレータ回路23が正常動作を開始することにより、電流の供給過剰が生じることを防止できる。 In addition, in the precharge circuit D, the second driver transistor B2 is turned on using the ground voltage applied by the capacitive element f to the gate of the second driver transistor B2, and the second driver transistor B2 is turned on in a so-called one-shot manner. After that, the second driver transistor B2 is controlled in accordance with the operation of the second comparison circuit A2, so that the regulator circuit 23 is normal until the necessary current supply is completed. By starting the operation, an excessive supply of current can be prevented.

レギュレータ回路23が正常動作を開始する際には、ブロックイネーブル信号φBEはLowレベルとなることによって、NMOSトランジスタQ21はオフ状態となるとともに、NMOSトランジスタQ22はオン状態となって、容量素子ｆに接地電圧をプリチャージしている。 When the regulator circuit 23 starts normal operation, the block enable signal φBE goes to a low level, so that the NMOS transistor Q21 is turned off and the NMOS transistor Q22 is turned on so that the capacitor element f is grounded. The voltage is precharged.

このように、レギュレータ回路23では、プリチャージ回路Ｄで動作制御される第２ドライバトランジスタB2及び第２比較回路A2を、第１ドライバトランジスタB1及び第１比較回路A1に並列させて設けたことによって、レギュレータ回路23の動作開始直後に大きくかつ長時間の電圧のドロップが生じることを抑制できる。 Thus, in the regulator circuit 23, the second driver transistor B2 and the second comparison circuit A2 whose operation is controlled by the precharge circuit D are provided in parallel with the first driver transistor B1 and the first comparison circuit A1. Thus, it is possible to suppress a large and long voltage drop immediately after the operation of the regulator circuit 23 is started.

しかも、プリチャージ回路Ｄでは接地電圧をプリチャージした容量素子ｆを設け、レギュレータ回路23が動作を開始した直後に容量素子ｆの接地電圧を第２ドライバトランジスタB2に印加して強制的に第２ドライバトランジスタB2から内部電源電圧Vinを出力させることにより、極めて簡単な構成でレギュレータ回路23に生じる出力電圧のドロップを抑制できる。 In addition, the precharge circuit D is provided with the capacitor element f precharged with the ground voltage, and immediately after the regulator circuit 23 starts the operation, the ground voltage of the capacitor element f is applied to the second driver transistor B2 to forcibly supply the second voltage. By outputting the internal power supply voltage Vin from the driver transistor B2, the drop of the output voltage generated in the regulator circuit 23 can be suppressed with a very simple configuration.

また、レギュレータ回路23のプリチャージ回路Ｄでは、図６に示すように、NMOSトランジスタQ21と第２ドライバトランジスタB2との間に、容量遮断用のNMOSトランジスタQ23を介設してもよい。特に、NMOSトランジスタQ23では、ドレインとベースとを接続している。 Further, in the precharge circuit D of the regulator circuit 23, as shown in FIG. 6, a capacitance blocking NMOS transistor Q23 may be interposed between the NMOS transistor Q21 and the second driver transistor B2. In particular, in the NMOS transistor Q23, the drain and the base are connected.

プリチャージ回路Ｄでは、レギュレータ回路23の正常動作時には、プリチャージ回路Ｄ内の容量素子ｆが第２ドライバトランジスタB2の応答性を低下させる原因となるおそれがあるが、NMOSトランジスタQ23をNMOSトランジスタQ21と第２ドライバトランジスタB2との間に介設し、しかも、NMOSトランジスタQ23ではドレインとベースとを接続してしきい値接続としておくことにより、容量素子ｆの放電による第２ドライバトランジスタB2の動作後、NMOSトランジスタQ23を自動的にオフ状態とすることができ、容量素子ｆを第２ドライバトランジスタB2から切り離すことができる。 In the precharge circuit D, during normal operation of the regulator circuit 23, the capacitive element f in the precharge circuit D may cause a decrease in the responsiveness of the second driver transistor B2, but the NMOS transistor Q23 is replaced with the NMOS transistor Q21. And the second driver transistor B2, and the NMOS transistor Q23 has a drain connected to the base and is connected to a threshold value to operate the second driver transistor B2 by discharging the capacitive element f. Thereafter, the NMOS transistor Q23 can be automatically turned off, and the capacitive element f can be disconnected from the second driver transistor B2.

さらに、レギュレータ回路23では、図６に示すように、レベルシフタ回路Ｃにおける内部電源電圧Vinの入力側と、第１比較回路A1及び第２比較回路A2における降圧内部電源電圧Vin'の入力側とを接続するいわゆるキック容量と呼ばれる第１容量素子f1を設けることもできる。 Further, in the regulator circuit 23, as shown in FIG. 6, the input side of the internal power supply voltage Vin in the level shifter circuit C and the input side of the step-down internal power supply voltage Vin ′ in the first comparison circuit A1 and the second comparison circuit A2 are provided. A first capacitor element f1 called a so-called kick capacitor can be provided.

このように第１容量素子f1を設けた場合には、内部電源電圧Vinの変動を直接的に第１比較回路A1及び第２比較回路A2に伝達することができるので、内部電源電圧Vinが変動した際のレベルシフタ回路Ｃにおける各トランジスタの電圧→電流変化を待って第１比較回路A1及び第２比較回路A2を動作させることにより生じる応答遅れを抑制でき、レギュレータ回路23の動作速度を向上させることができる。 When the first capacitor element f1 is provided in this way, the fluctuation of the internal power supply voltage Vin can be directly transmitted to the first comparison circuit A1 and the second comparison circuit A2, and thus the fluctuation of the internal power supply voltage Vin. The response delay caused by operating the first comparison circuit A1 and the second comparison circuit A2 after waiting for the voltage → current change of each transistor in the level shifter circuit C at the time can be suppressed, and the operation speed of the regulator circuit 23 can be improved. Can do.

ただし、レベルシフタ回路Ｃにおける内部電源電圧Vinの入力側と、第１比較回路A1及び第２比較回路A2における降圧内部電源電圧Vin'の入力側とに第１容量素子f1を設けた場合には、ノイズに対する不安定性を増大させるおそれがあるので、対極であるレベルシフタ回路Ｃにおける基準電圧Vrefの入力側と、第１比較回路A1及び第２比較回路A2における降圧基準電圧Vref'の入力側との間にダミー容量として第１容量素子f1と同一容量の第２容量素子f2を設けている。 However, when the first capacitive element f1 is provided on the input side of the internal power supply voltage Vin in the level shifter circuit C and on the input side of the step-down internal power supply voltage Vin ′ in the first comparison circuit A1 and the second comparison circuit A2, Since there is a risk of increasing instability against noise, it is between the input side of the reference voltage Vref in the level shifter circuit C that is the counter electrode and the input side of the step-down reference voltage Vref ′ in the first comparison circuit A1 and the second comparison circuit A2. A second capacitor element f2 having the same capacity as the first capacitor element f1 is provided as a dummy capacitor.

したがって、通常動作時も、半導体装置10内が活性化された直後も、さらにはその後も、レギュレータ回路23の高速動作を持続することができる。 Therefore, the high-speed operation of the regulator circuit 23 can be maintained during normal operation, immediately after the inside of the semiconductor device 10 is activated, and even thereafter.

また、図4及び図６におけるプリチャージ回路Ｄを設けるのではなく、図７に示すように、レギュレータ回路では、所定の電圧とした基準電圧Vrefを降圧させるとともに内部電源電圧Vinを降圧させるレベル変換手段であるレベルシフタ回路Ｃと、このレベルシフタ回路Ｃで降圧された降圧基準電圧Vref'と降圧内部電源電圧Vin'との電圧値の差に応じた信号を出力する第１比較回路A1と、比較手段である第１比較回路A1から出力された信号に応じて外部電源電圧VDDを降圧させて出力する出力手段である第１ドライブトランジスタB1とを設け、レベルシフタ回路Ｃにおける内部電源電圧Vinの入力側と、第１比較回路A1における降圧内部電源電圧Vin'の入力側とを接続するいわゆるキック容量と呼ばれる第１容量素子f1を設けてもよい。ここで、レベルシフタ回路Ｃ、第１比較回路A1、第１ドライブトランジスタB1は、前述した図４及び図６のレギュレータ回路23におけるレベルシフタ回路Ｃ、第１比較回路A1、第１ドライブトランジスタB1と同一であって、重複する説明は省略する。 In addition, as shown in FIG. 7, instead of providing the precharge circuit D in FIGS. 4 and 6, the regulator circuit lowers the reference voltage Vref as a predetermined voltage and lowers the internal power supply voltage Vin. A level shifter circuit C as a means, a first comparison circuit A1 for outputting a signal corresponding to a voltage value difference between a step-down reference voltage Vref ′ stepped down by the level shifter circuit C and a step-down internal power supply voltage Vin ′, and a comparison means And a first drive transistor B1 which is an output means for stepping down and outputting the external power supply voltage VDD in accordance with the signal output from the first comparison circuit A1, and the input side of the internal power supply voltage Vin in the level shifter circuit C. A first capacitance element f1 called a kick capacitance that connects the input side of the step-down internal power supply voltage Vin ′ in the first comparison circuit A1 may be provided. Here, the level shifter circuit C, the first comparison circuit A1, and the first drive transistor B1 are the same as the level shifter circuit C, the first comparison circuit A1, and the first drive transistor B1 in the regulator circuit 23 of FIGS. 4 and 6 described above. Therefore, duplicate explanation is omitted.

この場合にも、レベルシフタ回路Ｃにおける基準電圧Vrefの入力側と、第１比較回路A1における降圧基準電圧Vref'の入力側との間にダミー容量として第１容量素子f1と同一容量の第２容量素子f2を設けることが望ましい。 Also in this case, a second capacitor having the same capacity as the first capacitor element f1 is provided as a dummy capacitor between the input side of the reference voltage Vref in the level shifter circuit C and the input side of the step-down reference voltage Vref ′ in the first comparison circuit A1. It is desirable to provide the element f2.

このように構成することによって、ブロックイネーブル信号φBEを用いることなくレギュレータ回路の応答性を向上させることができ、半導体装置10に電流消費が不規則に不定期に発生する場合に有効に作用させることができる。 With this configuration, it is possible to improve the responsiveness of the regulator circuit without using the block enable signal φBE, and to effectively operate the semiconductor device 10 when current consumption occurs irregularly and irregularly. Can do.

前述した説明で用いた実施の形態は本発明の一例を示すものであって、これらに限定されるものではない。 The embodiment used in the above description shows an example of the present invention and is not limited thereto.

本発明の実施形態に係る半導体装置の概略模式図である。1 is a schematic diagram of a semiconductor device according to an embodiment of the present invention. 内部電圧発生回路の概略模式図である。It is a schematic diagram of an internal voltage generation circuit. 内部電圧発生回路における定電流発生回路及び基準電圧発生回路の回路図である。It is a circuit diagram of a constant current generation circuit and a reference voltage generation circuit in the internal voltage generation circuit. レギュレータ回路の回路図である。It is a circuit diagram of a regulator circuit. （ａ）図４の回路図のレギュレータ回路の出力電圧のグラフ、（ｂ）図４の回路図のレギュレータ回路の出力電流のグラフである。5A is a graph of the output voltage of the regulator circuit in the circuit diagram of FIG. 4, and FIG. 5B is a graph of the output current of the regulator circuit in the circuit diagram of FIG. 4. 変容例のレギュレータ回路の回路図である。It is a circuit diagram of a regulator circuit of a modification example. 変容例のレギュレータ回路の回路図である。It is a circuit diagram of a regulator circuit of a modification example. 従来のレギュレータ回路の回路図である。It is a circuit diagram of the conventional regulator circuit. 従来のレギュレータ回路の回路図である。It is a circuit diagram of the conventional regulator circuit. （ａ）従来のレギュレータ回路の出力電圧のグラフ、（ｂ）従来のレギュレータ回路の出力電流のグラフである。(A) Graph of output voltage of conventional regulator circuit, (b) Graph of output current of conventional regulator circuit.

Explanation of symbols

Vref 基準電圧
Vin 内部電源電圧
Vref' 降圧基準電圧
Vin' 降圧内部電源電圧
A1 第１比較回路
A2 第２比較回路
B1 第１ドライブトランジスタ
B2 第２ドライブトランジスタ
Ｄプリチャージ回路
Ｃレベルシフタ回路
23 レギュレータ回路
ｆ容量素子
ｇ反転素子
φBE ブロックイネーブル信号
Q7,Q9,Q16,Q17,Q19,Q20 PMOSトランジスタ
Q8,Q10,Q11,Q12,Q13,Q14,Q15,Q18,Q21,Q22 NMOSトランジスタ Vref reference voltage
Vin Internal power supply voltage
Vref 'Buck reference voltage
Vin 'Buck internal power supply voltage
A1 First comparison circuit
A2 Second comparison circuit
B1 First drive transistor
B2 Second drive transistor D Precharge circuit C Level shifter circuit
23 Regulator circuit f Capacitance element g Inversion element φBE Block enable signal
Q7, Q9, Q16, Q17, Q19, Q20 PMOS transistors
Q8, Q10, Q11, Q12, Q13, Q14, Q15, Q18, Q21, Q22 NMOS transistors

Claims

In a semiconductor device including a regulator circuit that generates an internal power supply voltage by stepping down an external power supply voltage,
The regulator circuit is:
Level converting means for stepping down the reference voltage of the internal power supply voltage and stepping down the internal power supply voltage;
And the reference voltage that is stepped down by the level converting means, comparing, and said internal power supply voltage that is stepped down by the level converting means, first comparing means for outputting a signal corresponding to the difference between these voltage values respectively A second comparison means;
First output means for stepping down and outputting the external power supply voltage in accordance with a signal output from the first comparison means;
Second output means for stepping down and outputting the external power supply voltage in accordance with a signal output from the second comparison means;
A semiconductor device comprising: a forced output means for outputting a predetermined voltage from the second output means irrespective of the signal output from the second comparison means .

The second output means is a field effect transistor in which a power supply line of an external power supply voltage is connected to a drain, and a signal output from the second comparison means is input to a gate,
2. The semiconductor device according to claim 1, wherein the forcible output means outputs the external power supply voltage via the field effect transistor by turning on the field effect transistor.

The field effect transistor is a P-channel field effect transistor;
3. The semiconductor device according to claim 2, wherein the forcible output means includes a capacitive element precharged to a ground voltage, and the capacitive element is connected to a gate of the P-channel field effect transistor to turn it on.

The capacitive element which connects the input side of the internal power supply voltage in the level conversion means and the input side of the internal power supply voltage in the first comparison means is provided.
4. The semiconductor device according to any one of 3 .