JP4936133B2 - amplifier - Google Patents
amplifier Download PDFInfo
- Publication number
- JP4936133B2 JP4936133B2 JP2007230931A JP2007230931A JP4936133B2 JP 4936133 B2 JP4936133 B2 JP 4936133B2 JP 2007230931 A JP2007230931 A JP 2007230931A JP 2007230931 A JP2007230931 A JP 2007230931A JP 4936133 B2 JP4936133 B2 JP 4936133B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- amplifier
- input terminal
- differential amplifier
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Amplifiers (AREA)
Description
本発明は、直流信号および／または交流信号を増幅する増幅器に関し、特にバイアス電流をほぼ０にすることができる増幅器に関するものである。 The present invention relates to an amplifier that amplifies a direct current signal and / or an alternating current signal, and more particularly to an amplifier that can make a bias current substantially zero.
バイアス電流は増幅器の入力端子に流れる電流であり、入力段トランジスタのベース電流や入力段ＦＥＴのゲート漏れ電流に起因して発生する。図８に、このバイアス電流を小さくすることができるバイアス電流補償回路を内蔵した増幅器の構成を示す。図８において、１０は信号源であり、１１は直流分信号源、１２は交流分信号源、１３は信号源抵抗を表している。信号源１０は直流成分信号源１１と交流分信号源１２の出力を合成した信号を出力する。
The bias current is a current flowing through the input terminal of the amplifier, and is generated due to the base current of the input stage transistor and the gate leakage current of the input stage FET. FIG. 8 shows the configuration of an amplifier having a built-in bias current compensation circuit that can reduce the bias current. In FIG. 8, 10 is a signal source, 11 is a DC component signal source, 12 is an AC component signal source, and 13 is a signal source resistance. The
２０は増幅器であり、ＤＡ変換部２２、電圧電流変換部２３、および増幅部２４で構成されている。信号源１０の出力は増幅器２０の入力端子２１に印加され、増幅部２４で増幅されて出力端子２５から出力される。信号源１０の出力電圧は、直流分信号源１１から出力される直流成分Ｖｄｃと、交流信号源１２から出力される交流成分Ｖａｃがあり、増幅部２４はこの直流成分Ｖｄｃと交流成分Ｖａｃの両方を増幅する。
増幅部２４の入力にはバイアス電流ＩＢが流れる。このバイアス電流ＩＢは入力端子２１を通過して信号源抵抗１３に流れる。そのため、信号源抵抗１３の抵抗値をＲｓとすると、下記の電圧降下ΔＶが発生する。
ΔＶ＝Ｒｓ×ＩＢ
この電圧降下ΔＶが直流成分Ｖｄｃに加算され、増幅器２０の出力に誤差が発生する。この誤差を小さくするためには、バイアス電流ＩＢを小さくしなければならない。そのために、ＤＡ変換部２２と電圧電流変換部２３を用いて、入力端子２１から流出、あるいは流入するバイアス電流を小さくするようにする。ＤＡ変換部２２の出力電圧は電圧電流変換部２３に入力される。電圧電流変換部２３は入力された電圧を電流に変換して増幅部２４の入力から電流を吸い込む。電圧電流変換部２３が吸い込む電流を補償電流ＩＣＡＬとし、このＩＣＡＬがバイアス電流ＩＢに等しくなるようにＤＡ変換部２２の入力デジタル値を設定することにより、入力端子２１におけるバイアス電流をほぼ０にすることができる。
ΔV = Rs × IB
This voltage drop ΔV is added to the DC component Vdc, and an error occurs in the output of the
しかし、このようなバイアス電流補償回路を内蔵した増幅器には、次のような課題があった。バイアス電流ＩＢは一定値ではなく、増幅部２４の特性、信号源１０の直流成分Ｖｄｃ、あるいは周囲温度によって変化する。また、直流成分Ｖｄｃの変化に対して、バイアス電流ＩＢは通常非直線的に変化する。そのため、ＩＢ＝ＩＣＡＬに設定するためには増幅部２４の特性に合わせてＤＡ変換部２２の入力デジタル値を調整しなければならないという課題があった。また、周囲温度等の環境が変わる毎にＤＡ変換部２２の入力デジタル値を再調整しなければならず、手間がかかるという課題もあった。
However, an amplifier incorporating such a bias current compensation circuit has the following problems. The bias current IB is not a constant value, but changes depending on the characteristics of the
従って本発明の目的は、増幅部２４のバイアス電流ＩＢをキャンセルする電流を自動的に発生させることにより、バイアス電流をほぼ０にすることができる増幅器を提供することにある。
Accordingly, an object of the present invention is to provide an amplifier capable of making the bias current substantially zero by automatically generating a current that cancels the bias current IB of the
このような課題を解決するために、本発明のうち請求項１記載の発明は、
電圧信号が入力され、この電圧信号を増幅する増幅部と、
前記電圧信号が伝搬する経路の途中に配置され、この経路を流れる電流を検出する電流検出部と、
前記電流検出部の出力が入力され、この電流検出部が検出する電流が最小になるように、前記増幅部と前記電流検出部間の前記経路に電流を出力し、また電流を吸い込む補償電流発生部とを具備し、
前記補償電流発生部を、
前記電流検出部の出力が入力される差動増幅部と、
前記差動増幅部によってドライブされる第１のＦＥＴと、
前記第１のＦＥＴのドレインとソースが接続されると共にゲートに一定電圧が印加され、前記増幅部と前記電流検出部間の前記経路から電流を吸い込む第２のＦＥＴと、
で構成したものである。バイアス電流をほぼ０にすることができる。また、振幅が大きな信号が入力されても正常に動作する。
In order to solve such a problem, the invention according to
An amplifying unit that receives the voltage signal and amplifies the voltage signal;
A current detector that is disposed in the middle of a path through which the voltage signal propagates and detects a current flowing through the path;
Compensation current generation that outputs current to the path between the amplification unit and the current detection unit and sucks current so that the output of the current detection unit is input and the current detected by the current detection unit is minimized And comprising
The compensation current generator is
A differential amplifier to which the output of the current detector is input;
A first FET driven by the differential amplifier;
A second FET for connecting a drain and a source of the first FET and applying a constant voltage to the gate, and sucking a current from the path between the amplifying unit and the current detecting unit;
It is composed of The bias current can be made almost zero. Even if a signal having a large amplitude is input, it operates normally.
請求項２記載の発明は、請求項１記載の発明において、
前記電流検出部を、抵抗とこの抵抗に並列に接続されたコンデンサで構成するようにしたものである。構成が簡単になり、かつ高周波信号が阻止されることがない。
The invention according to
The current detection unit is configured by a resistor and a capacitor connected in parallel to the resistor. The structure is simplified and high frequency signals are not blocked.
請求項３記載の発明は、請求項１記載の発明において、
前記電流検出部をコンデンサとしたものである。構成が簡単になり、かつ高周波信号が阻止されることがない。
The invention according to claim 3 is the invention according to
The current detection unit is a capacitor. The structure is simplified and high frequency signals are not blocked.
請求項４記載の発明は、請求項１乃至請求項３いずれかに記載の発明において、
前記補償電流発生部は、前記増幅部と前記電流検出部間の前記経路に一定電流を出力する定電流源を具備したものである。増幅部に流れ込むタイプのバイアス電流であっても補償できる。
The invention according to claim 4 is the invention according to any one of
The compensation current generation unit includes a constant current source that outputs a constant current to the path between the amplification unit and the current detection unit. Even a bias current of a type flowing into the amplifying unit can be compensated.
請求項５記載の発明は、請求項１乃至請求項４いずれかに記載の発明において、
前記差動増幅部の出力端子と反転入力端子との間にコンデンサを接続したものである。位相余裕をとることができる。
According to a fifth aspect, the invention according to any
A capacitor is connected between the output terminal and the inverting input terminal of the differential amplifier. A phase margin can be taken.
請求項６記載の発明は、請求項５記載の発明において、
前記差動増幅部の出力端子と反転入力端子との間に接続されたコンデンサの容量を、前記電流検出部を構成するコンデンサの容量と等しいか、または大きくしたものである。安定な増幅器が得られる。
The invention according to claim 6 is the invention according to claim 5 ,
The capacitance of the capacitor connected between the output terminal and the inverting input terminal of the differential amplification unit is equal to or larger than the capacitance of the capacitor constituting the current detection unit. A stable amplifier is obtained.
請求項７記載の発明は、請求項１乃至請求項６いずれかに記載の発明において、
前記電流検出部の出力と前記差動増幅部の非反転入力端子間に接続された抵抗と、
この非反転入力端子と共通電位点間に接続されたコンデンサと、
を具備したものである。急峻な立ち上がりの信号が入力されても差動増幅部やＦＥＴがカットオフされることがない。
According to a seventh aspect, in the invention described in any one of
A resistor connected between the output of the current detector and the non-inverting input terminal of the differential amplifier;
A capacitor connected between the non-inverting input terminal and the common potential point;
Is provided. Even if a signal having a steep rise is input, the differential amplifier and the FET are not cut off.
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１、２、３、４、５、６および７の発明によれば、電圧信号を増幅して出力する増幅器において、前記電圧信号が伝搬する経路にこの経路を流れる電流を検出する電流検出部を配置し、この電流検出部の出力を補償電流発生部に入力して、この補償電流発生部は、前記電流検出部が検出する電流値が最小になるように、電流検出部と増幅部間の経路に電流を出力し、また前記経路から電流を吸い込むようにした。
As is apparent from the above description, the present invention has the following effects.
According to the first, second, third, fourth, sixth, and seventh aspects of the present invention, in the amplifier that amplifies and outputs the voltage signal, the current detection that detects the current that flows through the path through which the voltage signal propagates. And the output of the current detection unit is input to the compensation current generation unit. The compensation current generation unit includes a current detection unit and an amplification unit so that the current value detected by the current detection unit is minimized. A current is output to a path between them, and a current is sucked from the path.
増幅する電圧信号が伝搬する経路に流れる電流が最小になるように自動的に制御されるので、バイアス電流がほぼ０の増幅器を実現することができるという効果がある。従って、信号源抵抗が大きい場合や、バイポーラプロセスを用いる低歪み率増幅器に用いて特に効果が大きい。 Since the control is automatically performed so that the current flowing through the path through which the voltage signal to be amplified propagates is minimized, there is an effect that an amplifier having substantially zero bias current can be realized. Therefore, the present invention is particularly effective when the signal source resistance is large or when used in a low distortion factor amplifier using a bipolar process.
また、自動的にバイアス電流がほぼ０になるように制御されるので、調整が不要であり、かつ周囲温度など動作条件が変化しても再調整を行う必要がないという効果もある。 In addition, since the bias current is automatically controlled to be almost zero, there is an effect that adjustment is not necessary and readjustment is not necessary even if operating conditions such as ambient temperature change.
以下本発明を、図面を用いて詳細に説明する。図１は本発明に係る増幅器の一実施例を示す構成図である。なお、図８と同じ要素には同一符号を付し、説明を省略する。図１において、３０は増幅器であり、電流検出部３１、補償電流発生部３２、および増幅部２４で構成されている。３３はこの増幅器３０の入力端子、３４は出力端子である。入力端子３３には信号源１０から信号が印加される。電流検出部３１は抵抗Ｒ１とコンデンサＣ１が並列接続された構成を有し、入力端子３３と増幅部２４の入力端子を接続する経路の途中に配置されている。
Hereinafter, the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of an amplifier according to the present invention. In addition, the same code | symbol is attached | subjected to the same element as FIG. 8, and description is abbreviate | omitted. In FIG. 1,
補償電流発生部３２は抵抗Ｒ２〜Ｒ４、コンデンサＣ２、Ｃ３、差動増幅部Ｑ１、およびＮチャンネルＭＯＳＦＥＴＱ２で構成されている。抵抗Ｒ２、Ｒ３の一端はそれぞれ電流検出部３１の出力端子に接続され、抵抗Ｒ２の他端は差動増幅部Ｑ１の非反転入力端子に、抵抗Ｒ３の他端は差動増幅部Ｑ１の反転入力端子に接続されている。差動増幅部Ｑ１の出力と反転入力端子との間にはコンデンサＣ２が、非反転入力端子と共通電位点との間にはコンデンサＣ３が接続されている。
The compensation
差動増幅部Ｑ１の出力端子とＭＯＳＦＥＴＱ２のソースは抵抗Ｒ４を介して接続されている。このＭＯＳＦＥＴＱ２のドレインは電流検出部３１と増幅部２４を接続する経路に、ゲートは差動増幅部Ｑ１の非反転入力端子に接続されている。差動増幅部Ｑ１にはバイアス電流が小さな差動増幅器を用い、ＭＯＳＦＥＴＱ２にはゲート漏れ電流が小さいＭＯＳＦＥＴを用いる。また、増幅部２４のバイアス電流ＩＢは、増幅部２４から流れ出す方向（図１矢印方向）に流れるとする。
The output terminal of the differential amplifier Q1 and the source of the MOSFET Q2 are connected via a resistor R4. The drain of the MOSFET Q2 is connected to the path connecting the
このような構成において、ＭＯＳＦＥＴＱ２は差動増幅部Ｑ１でドライブされ、ドレインが接続されている経路から補償電流ＩＣＡＬを吸い込む。そのため、抵抗Ｒ１にはＩＩＮ（＝ＩＢ−ＩＣＡＬ）のバイアス電流が流れ、その両端に電圧降下が発生する。この抵抗Ｒ１の両端電圧は差動増幅部Ｑ１に入力される。 In such a configuration, the MOSFET Q2 is driven by the differential amplifying unit Q1, and sucks the compensation current ICAL from the path to which the drain is connected. For this reason, a bias current of IIN (= IB-ICAL) flows through the resistor R1, and a voltage drop is generated at both ends thereof. The voltage across the resistor R1 is input to the differential amplifier Q1.
バイアス電流ＩＢが平衡状態から増加するとＩＩＮが増加し、抵抗Ｒ１による降下電圧が増加して、差動増幅部Ｑ１の反転入力端子の電圧が高くなる。そのため、差動増幅部Ｑ１の出力電圧が低下し、ＭＯＳＦＥＴＱ２のソース電圧も低下する。ＭＯＳＦＥＴＱ２のゲート電圧は変わらないので、ゲート・ソース間電圧が増加し、ドレイン電流すなわちＩＣＡＬが増加して、ＩＢの増加分をうち消す。このため、ＩＩＮは増加しない。このようにして、新しい平衡状態に移行する。すなわち、補償電流発生部３２はボルテージフォロアとして動作する。
When the bias current IB increases from the equilibrium state, IIN increases, the voltage drop due to the resistor R1 increases, and the voltage at the inverting input terminal of the differential amplifier Q1 increases. For this reason, the output voltage of the differential amplifier Q1 decreases, and the source voltage of the MOSFET Q2 also decreases. Since the gate voltage of the MOSFET Q2 does not change, the gate-source voltage increases, the drain current, that is, ICAL increases, and the increase in IB is erased. For this reason, IIN does not increase. In this way, a new equilibrium state is entered. That is, the compensation
差動増幅部Ｑ１のゲインが充分大きいと、差動増幅部Ｑ１は入力電圧、すなわち電流検出部３１の出力電圧がほぼ０になるように、ＭＯＳＦＥＴＱ２をドライブする。すなわち、ＩＢ≒ＩＣＡＬになり、ＩＩＮはほぼ０を維持する。このため、バイアス電流ＩＢが変化しても自動的にＩＣＡＬが変化し、ＩＩＮをほぼ０に保つ。また、差動増幅部Ｑ１やＭＯＳＦＥＴＱ２等の素子の特性にばらつきがあっても、それを吸収することができる。
When the gain of the differential amplifier Q1 is sufficiently large, the differential amplifier Q1 drives the MOSFET Q2 so that the input voltage, that is, the output voltage of the
この実施例では増幅部２４の入力信号の経路に抵抗Ｒ１が挿入されているので、特に入力信号が高周波になると信号が伝達し難くなる。そのため、抵抗Ｒ１に並列にコンデンサＣ１を接続し、高周波におけるインピーダンスを下げ、高周波信号が伝達し易くなるようにしている。
In this embodiment, since the resistor R1 is inserted in the path of the input signal of the amplifying
また、条件によっては抵抗Ｒ１、差動増幅部Ｑ１、ＭＯＳＦＥＴＱ２で構成されるフィードバックループが不安定になる場合がある。このため、コンデンサＣ２を差動増幅部Ｑ１の帰還路に挿入し、位相余裕を持たせている。抵抗Ｒ１、Ｒ３、Ｒ４の抵抗値をそれぞれＲ１、Ｒ３、Ｒ４、コンデンサＣ１、Ｃ２の容量をそれぞれＣ１、Ｃ２とすると、位相余裕を維持するための条件は下式になる。この条件を満足するように、各抵抗値および容量値を選定する。
（Ｒ２／Ｒ４）×（２／（Ｃ２×Ｒ３））≦１／（Ｃ１×Ｒ１）
Also, depending on the conditions, the feedback loop composed of the resistor R1, the differential amplifier Q1, and the MOSFET Q2 may become unstable. For this reason, the capacitor C2 is inserted in the feedback path of the differential amplifying unit Q1 to provide a phase margin. When the resistance values of the resistors R1, R3, and R4 are R1, R3, and R4, and the capacitances of the capacitors C1 and C2 are C1 and C2, respectively, the condition for maintaining the phase margin is as follows. Each resistance value and capacitance value are selected so as to satisfy this condition.
(R2 / R4) × (2 / (C2 × R3)) ≦ 1 / (C1 × R1)
差動増幅部Ｑ１のオフセット電圧の影響を少なくするためには、抵抗Ｒ１の抵抗値を大きくする必要がある。抵抗Ｒ１の抵抗値を大きくすると上式が成立し難くなるので、抵抗値、容量値の選定には注意が必要である。 In order to reduce the influence of the offset voltage of the differential amplifier Q1, it is necessary to increase the resistance value of the resistor R1. When the resistance value of the resistor R1 is increased, the above equation becomes difficult to be established, so care must be taken in selecting the resistance value and the capacitance value.
入力端子３３に印加される電圧が急激に変化すると、差動増幅部Ｑ１やＭＯＳＦＥＴＱ２が一時的にカットオフする可能性がある。カットオフが頻繁に発生するとＩＢとＩＣＡＬの差が大きくなり、ＩＩＮをほぼ０に維持することが難しくなる。そのため、コンデンサＣ３を挿入して高周波におけるインピーダンスを下げ、カットオフが発生しないようにしている。なお、入力端子３３に印加される入力信号の立ち上がりが遅い場合、あるいはＭＯＳＦＥＴＱ２の種類によっては、抵抗Ｒ２とコンデンサＣ３を省略することができる。
When the voltage applied to the
図２に図１実施例のシミュレーション結果を示す。なお、抵抗Ｒ１、Ｒ４の抵抗値を１００ｋΩ、抵抗Ｒ２、Ｒ３の抵抗値を１０ＭΩ、コンデンサＣ１、Ｃ２の容量を０．０１μＦ、コンデンサＣ３の容量を１０ｐＦ、ＩＢ＝１μＡ、信号源１０の信号源抵抗１３を１ｋΩ、増幅部２４の入力容量を１０ｐＦ、差動増幅部Ｑ１のＧＢ積(Gain Band width product)を１ＭＨｚとした。
FIG. 2 shows a simulation result of the embodiment of FIG. The resistance values of the resistors R1 and R4 are 100 kΩ, the resistance values of the resistors R2 and R3 are 10 MΩ, the capacitances of the capacitors C1 and C2 are 0.01 μF, the capacitance of the capacitor C3 is 10 pF, IB = 1 μA, and the
図１（Ａ）はバイアス電流の改善度を表すグラフであり、横軸は増幅部２４のバイアス電流ＩＢ、縦軸は入力端子３３におけるバイアス電流ＩＩＮである。ＩＢ＝４μＡのときのＩＩＮは−１７０ｐＡであり、約１／２４０００に改善されている。図２（Ｂ）は１Ｖｐｐの矩形波を入力端子３３に与えたときの出力端子３４の波形であり、横軸は時間、縦軸は電圧である。図からわかるように、波形の劣化は見られない。
FIG. 1A is a graph showing the improvement degree of the bias current. The horizontal axis represents the bias current IB of the
図３に本発明の他の実施例を示す。なお、図１と同じ要素には同一符号を付し、説明を省略する。図３において、４０は増幅器であり、電流検出部３１、増幅部２４および補償電流発生部４１で構成されている。
FIG. 3 shows another embodiment of the present invention. In addition, the same code | symbol is attached | subjected to the same element as FIG. 1, and description is abbreviate | omitted. In FIG. 3,
補償電流発生部４１は抵抗Ｒ２、Ｒ３、Ｒ５、Ｒ６、コンデンサＣ２、Ｃ３、差動増幅部Ｑ１、ＰチャンネルＭＯＳＦＥＴＱ３、ＮチャンネルＭＯＳＦＥＴＱ４、定電流源Ｉｓｃ、およびバイアス電源ＶＢで構成されている。図１実施例と同様に、電流検出部３１の出力はそれぞれ抵抗Ｒ２、Ｒ３を介して差動増幅部Ｑ１の非反転入力端子と反転入力端子に入力される。差動増幅部Ｑ１の出力と反転入力端子間にはコンデンサＣ２が接続され、その非反転入力端子と共通電位点間にはコンデンサＣ３が接続されている。
The compensation
ＭＯＳＦＥＴＱ３のゲートは差動増幅部Ｑ１の非反転入力端子に、ドレインは抵抗Ｒ５を介して差動増幅部Ｑ１の出力端子に、ソースはＭＯＳＦＥＴＱ４のソースに接続されており、このソースの共通接続点は抵抗Ｒ６を介して負電源ＶＳＳに接続されている。 The gate of the MOSFET Q3 is connected to the non-inverting input terminal of the differential amplifier Q1, the drain is connected to the output terminal of the differential amplifier Q1 via the resistor R5, and the source is connected to the source of the MOSFET Q4. Is connected to a negative power supply VSS via a resistor R6.
バイアス電源ＶＢはＭＯＳＦＥＴのＱ４のゲートと電源ＶＳＳの間に一定電圧を供給する。ＭＯＳＦＥＴＱ４のドレインは、電流検出部３１と増幅部２４を接続する経路に接続される。また、正電源ＶＤＤと前記経路のドレインの間に定電流源Ｉｓｃが接続される。定電流源Ｉｓｃはこの経路に一定電流を出力する。
The bias power source VB supplies a constant voltage between the gate of the MOSFET Q4 and the power source VSS. The drain of the MOSFET Q4 is connected to a path connecting the
このような構成において、ＭＯＳＦＥＴＱ３は差動増幅部Ｑ１でドライブされる。ＭＯＳＦＥＴＱ４と抵抗Ｒ６、バイアス電源ＶＢで折り返しカスコードを構成している。そのため、ＭＯＳＦＥＴＱ３のドレイン電流は折り返されてＭＯＳＦＥＴＱ４のドレイン電流として出力される。 In such a configuration, the MOSFET Q3 is driven by the differential amplifier Q1. The MOSFET Q4, the resistor R6, and the bias power source VB constitute a folded cascode. Therefore, the drain current of MOSFET Q3 is folded and output as the drain current of MOSFET Q4.
動作は図１実施例とほぼ同じである。すなわち、バイアス電流ＩＢが増加してＩＩＮが増加するとＭＯＳＦＥＴＱ３のドレイン電流が増加し、その結果ＭＯＳＦＥＴＱ４のドレイン電流が増加して、ＩＣＡＬも増加する。ＩＣＡＬが増加することによってバイアス電流ＩＢの増加分はＩＣＡＬの方に流れ、ＩＩＮは減少する。この実施例でも、差動増幅部Ｑ１は電流検出部３１の出力がほぼ０、すなわちバイアス電流ＩＩＮがほぼ０になるように動作する。
The operation is almost the same as in the embodiment of FIG. That is, when the bias current IB increases and IIN increases, the drain current of the MOSFET Q3 increases. As a result, the drain current of the MOSFET Q4 increases and ICAL also increases. As ICAL increases, the increase in bias current IB flows toward ICAL, and IIN decreases. Also in this embodiment, the differential amplifier Q1 operates so that the output of the
図１実施例では、ＭＯＳＦＥＴＱ２のゲートは入力端子３３に印加される入力信号に追従して変化する。そのため、入力信号が大きな振幅で急激に立ち上がると、そのドレイン−ソース間電圧が小さくなり、定電流源として動作できなくなる。その結果、入力信号の交流分の振幅は１Ｖｐｐ程度の小振幅でなければならない。
In the embodiment of FIG. 1, the gate of the MOSFET Q2 changes following the input signal applied to the
図３実施例では、ＭＯＳＦＥＴＱ２と同様の働きを行うＭＯＳＦＥＴＱ４のゲート電圧はＶＳＳ＋ＶＢの低い電位に固定されている。そのため、入力信号が大きな振幅で変化しても追従することができるという利点がある。 In the embodiment of FIG. 3, the gate voltage of the MOSFET Q4 that performs the same function as the MOSFET Q2 is fixed at a low potential of VSS + VB. Therefore, there is an advantage that it can follow even if the input signal changes with a large amplitude.
なお、図３実施例では定電流源Ｉｓｃを用い、電流検出部３１と増幅部２４の間の経路に一定電流を流すように構成されている。ＭＯＳＦＥＴＱ４のドレイン電流を定電流源Ｉｓｃの出力電流より小さくすると、ＩＣＡＬの方向を逆にすることができる。すなわち、増幅部２４がバイアス電流を吸い込むタイプの増幅器であっても、バイアス電流ＩＢを補償して、ＩＩＮをほぼ０にすることができる。また、ＩＣＡＬを図３の方向に限定するなら、定電流源Ｉｓｃを省略することもできる。さらに、図１実施例で定電流源Ｉｓｃを追加すると、増幅部２４がバイアス電流を吸い込むタイプであっても、バイアス電流を補償してＩＩＮをほぼ０にすることができる。なお、図１、図３の実施例ではＱ２〜Ｑ４としてＭＯＳＦＥＴを用いたが、ゲート漏れ電流が小さいＦＥＴであれば、ＭＯＳＦＥＴに限定されることはない。
In the embodiment of FIG. 3, the constant current source Isc is used, and a constant current is passed through the path between the
図４に本発明の他の実施例を示す。なお、図1と同じ要素には同一符号を付し、説明を省略する。図４において、５０は増幅器であり、補償電流発生部５１、電流検出部５２および増幅部２４で構成されている。図１、図３実施例では、電流検出部３１は抵抗とコンデンサの並列回路で構成されていたが、この実施例ではコンデンサＣ４のみで構成されている。電流検出部５２は、電流検出部３１と同様に増幅部２４の入力端子と、入力端子３３の間に配置されている。
FIG. 4 shows another embodiment of the present invention. The same elements as those in FIG. 1 are denoted by the same reference numerals and description thereof is omitted. In FIG. 4,
補償電流発生部５１は、差動増幅部Ｑ１、抵抗Ｒ２、Ｒ３、Ｒ７、およびコンデンサＣ２、Ｃ３で構成されている。補償電流発生部５１は、図１実施例の補償電流発生部３２とほぼ同じ構成を有しているが、ＭＯＳＦＥＴＱ２を用いていない。差動増幅部Ｑ１の出力端子は抵抗Ｒ７を介して増幅部２４の入力端子に接続されている。電流検出部５２の両端電圧はそれぞれ抵抗Ｒ２、Ｒ３を介して差動増幅部Ｑ１の非反転、反転入力端子に入力される。また、差動増幅部Ｑ１の出力端子と反転入力端子間にはコンデンサＣ２が接続され、差動増幅部Ｑ１の非反転入力端子と共通電位点間にはコンデンサＣ３が接続されている。
The compensation
次に、この実施例の動作を説明する。入力端子３３と増幅部２４の入力端子の間にはコンデンサＣ４が配置されているので、増幅部２４のバイアス電流ＩＢは入力端子３３には流れない。そのため、入力端子３３に流れる電流は差動増幅部Ｑ１のバイアス電流のみになる。差動増幅部Ｑ１として、初段部にＦＥＴが使用されているＦＥＴ入力アンプのようなバイアス電流が非常に小さいアンプを用いることにより、増幅器５０の入力電流ＩＩＮを非常に小さくすることができる。このため、抵抗Ｒ２の電圧降下を無視することができる。
Next, the operation of this embodiment will be described. Since the capacitor C <b> 4 is disposed between the
差動増幅部Ｑ１が接続されていないと、コンデンサＣ４は増幅部２４のバイアス電流ＩＢによって充電され、その両端の電圧はこのバイアス電流ＩＢに比例する速度で増加する。すなわち、コンデンサＣ４は電流検出部として動作する。しかし、差動増幅部Ｑ１が接続されているので、この差動増幅部Ｑ１は電流ＩＣＡＬを引き込み、コンデンサＣ４に電流が流れ込まないようにする。差動増幅部Ｑ１の利得が十分大きいと、差動増幅部Ｑ１は電流検出部５２両端の差電圧が０になるように動作する。
If the differential amplifier Q1 is not connected, the capacitor C4 is charged by the bias current IB of the
従って、入力端子３３に印加された入力電圧はそのまま増幅部２４に入力され、増幅されて出力端子３４から出力される。すなわち、差動電流発生部５１はボルテージフォロアと同様の動作をする。
Therefore, the input voltage applied to the
入力端子３３に印加される入力電圧が一定であるという条件下で、増幅部２４のバイアス電流ＩＢが増加したとする。この増加した電流はコンデンサＣ４に流れ込み、その結果コンデンサＣ４両端の電圧が増加する。この電圧は差動増幅部Ｑ１の反転／非反転入力端子に印加される。差動増幅部Ｑ１はこれら２つの入力端子間の電圧が０になるようにＩＣＡＬを制御する。
It is assumed that the bias current IB of the amplifying
その結果、コンデンサＣ４両端の電圧は０になり、かつＩＢ＝ＩＣＡＬとなる。増幅部２４のバイアス電流ＩＢは全て差動増幅部Ｑ１に吸い込まれ、コンデンサＣ４に電流が流れ込むことはない。このようにして、周囲温度や入力端子３３に印加される入力信号の直流分、あるいは増幅部２４のばらつきなどによってバイアス電流ＩＢが変化しても、コンデンサＣ４両端電圧が０になるように制御される。
As a result, the voltage across the capacitor C4 becomes 0 and IB = ICAL. All the bias current IB of the
次に、コンデンサＣ２〜Ｃ４を配置したことによる効果について説明する。前述したように、コンデンサＣ４はバイアス電流ＩＢとＩＣＡＬがバランスしていないことを検出する電流検出部として動作するが、その他に交流インピーダンスを下げて、入力端子３３に印加される入力信号の交流成分を増幅部２４に伝達する役割を果たしている。そのため、入力信号に高周波成分が含まれていても、減衰することなく、そのまま増幅部２４に入力される。
Next, effects obtained by arranging the capacitors C2 to C4 will be described. As described above, the capacitor C4 operates as a current detection unit that detects that the bias currents IB and ICAL are not balanced, but in addition, the AC impedance of the input signal applied to the
一方、補償電流発生部５１と電流検出部５２からなるフィードバックループにとっては、コンデンサＣ４は遅れ要素になり、このフィードバックループが不安定になるという欠点がある。そのため、差動増幅部Ｑ１の出力端子と反転入力端子間にコンデンサＣ２を配置して、位相補償を行う。
On the other hand, for the feedback loop composed of the compensation
また、入力端子３３に印加される入力信号が急激に立ち上がり、また立ち下がると、差動増幅部Ｑ１が一時的にカットオフする。このカットオフが頻繁に発生すると補償電流ＩＣＡＬがバイアス電流ＩＢに正確に一致しなくなり、残差が大きくなる可能性がある。このカットオフを防止するために、差動増幅部Ｑ１の非反転入力端子と共通電位点間にコンデンサＣ３を配置して入力信号の急激な変化を和らげ、カットオフを防止する。和らげる程度は、抵抗Ｒ２の抵抗値とコンデンサＣ３の容量値できまる。なお、差動増幅部Ｑ１の応答が遅い場合、あるいは入力信号が急激に立ち上がり、立ち下がることがない場合は、コンデンサＣ３を省略することができる。
Further, when the input signal applied to the
次に、補償電流発生部５１と電流検出部５２で構成されるフィードバックループの安定性を維持する条件について説明する。図５は図４実施例の増幅器５０を模式的に表した図である。なお、図４と同じ要素には同一符号を付し、説明を省略する。図５において、６０は交流電圧源であり、その一端は抵抗Ｒ２の一端に接続され、かつ接地される。また、他端は抵抗Ｒ３とＲ７の接続点に接続される。交流電圧源６０は、コンデンサＣ４両端に発生する交流信号を模式化したものである。
Next, conditions for maintaining the stability of the feedback loop composed of the compensation
抵抗Ｒ２の一端は接地されているので、他端の電位、すなわち差動増幅部Ｑ１の非反転入力端子の電位は一定になる。抵抗Ｒ２の一端が接地されていなくても、抵抗Ｒ２とコンデンサＣ３の積である時定数が十分小さいとすると、抵抗Ｒ２の電圧降下は無視できる。
差動増幅部Ｑ１の非反転入力端子と反転入力端子の電位は同電位になるので、交流電圧源６０の両端電圧をＶ、抵抗Ｒ３の抵抗値を同じＲ３で表すと、抵抗Ｒ３に流れる電流Ｉ１は下記（１）式になる。
Ｉ１＝Ｖ／Ｒ３ ・・・・・・・・・・ （１）
Since one end of the resistor R2 is grounded, the potential at the other end, that is, the potential at the non-inverting input terminal of the differential amplifier Q1 is constant. Even if one end of the resistor R2 is not grounded, the voltage drop of the resistor R2 can be ignored if the time constant, which is the product of the resistor R2 and the capacitor C3, is sufficiently small.
Since the potentials of the non-inverting input terminal and the inverting input terminal of the differential amplifier Q1 are the same, if the voltage across the
I1 = V / R3 (1)
コンデンサＣ２の容量値を同じ記号のＣ２で表すと、差動増幅部Ｑ１の出力電圧Ｖｏｐは下記（２）式になる。なお、ｊは虚数単位、ωは交流電圧源６０の出力信号の角周波数である
Ｖｏｐ＝−Ｉ１／（ｊωＣ２） ・・・・・ （２）
When the capacitance value of the capacitor C2 is represented by C2 having the same symbol, the output voltage Vop of the differential amplifying unit Q1 is expressed by the following equation (2). Here, j is an imaginary unit, and ω is an angular frequency of the output signal of the
上記（１）式を（２）式に代入すると、下記（３）式が得られる。
Ｖｏｐ＝−Ｖ／（ｊω・Ｃ２・Ｒ３） ・・・・・ （３）
この（３）式から、抵抗Ｒ７に流れる電流Ｉ２は下記（４）式になる。
Ｉ２＝（Ｖ−Ｖｏｐ）／Ｒ７ ・・・・・・ （４）
Ｒ７は抵抗Ｒ７の抵抗値である。
Substituting the above equation (1) into equation (2) yields the following equation (3).
Vop = −V / (jω · C2 · R3) (3)
From this equation (3), the current I2 flowing through the resistor R7 is represented by the following equation (4).
I2 = (V−Vop) / R7 (4)
R7 is the resistance value of the resistor R7.
上記（４）式を（３）式に代入すると、下記（５）式が得られる。
Ｉ２＝｛Ｖ−（−Ｖ／（ｊω・Ｃ２・Ｒ３））｝／Ｒ７
＝Ｖ／Ｒ７＋Ｖ／（ｊω・Ｃ２・Ｒ３・Ｒ７） ・・・・ （５）
この（５）式右辺の第１項は抵抗Ｒ７に電圧Ｖを印加したときに流れる電流であり、第２項はインダクタンスに電圧Ｖを印加したときに流れる電流と同じ形をしている。
By substituting the above equation (4) into equation (3), the following equation (5) is obtained.
I2 = {V − (− V / (jω · C2 · R3))} / R7
= V / R7 + V / (jω · C2 · R3 · R7) (5)
The first term on the right side of the equation (5) is the current that flows when the voltage V is applied to the resistor R7, and the second term has the same shape as the current that flows when the voltage V is applied to the inductance.
前記（５）式を踏まえて図５を書き直した等価回路を図６に示す。なお、図５と同じ要素には同一符号を付し、説明を省略する。図６において、Ｌｅｑは等価インダクタンスであり、そのインダクタンスを同じ記号のＬｅｑで表すと、下記（６）式になる。
Ｌｅｑ＝Ｃ２・Ｒ３・Ｒ７ ・・・・・・ （６）
FIG. 6 shows an equivalent circuit in which FIG. 5 is rewritten based on the equation (5). The same elements as those in FIG. 5 are denoted by the same reference numerals and description thereof is omitted. In FIG. 6, Leq is an equivalent inductance. When the inductance is represented by Leq of the same symbol, the following equation (6) is obtained.
Leq = C2 / R3 / R7 (6)
以上の結果を踏まえて表現した増幅器５０の等価回路を図７に示す。なお、図４と同じ要素には同一符号を付し、説明を省略する。図７において、等価抵抗Ｒｅｑは抵抗Ｒ３とＲ７の合成抵抗であり、下記（７）式で表される。また、等価インダクタンスＬｅｑは前記（６）式で表される。
Ｒｅｑ＝（Ｒ３・Ｒ７）／（Ｒ３＋Ｒ７） ・・・・・・・ （７）
An equivalent circuit of the
Req = (R3 · R7) / (R3 + R7) (7)
図７によると、増幅部２４の入力から左を見たインピーダンスは、コンデンサＣ４と等価抵抗Ｒｅｑ、等価インダクタンスＬｅｑを並列接続した値になる。すなわち、等価的に入力端子３３と増幅部２４との間にコンデンサＣ４、等価抵抗Ｒｅｑ、等価インダクタンスＬｅｑが並列接続されたように見える。
According to FIG. 7, the impedance viewed from the left of the input of the amplifying
増幅部２４の入力インピーダンスが充分高いとすると、入力端子３３に印加された電圧はそのまま増幅部２４に印加される。しかし、実際には入力インピーダンスは高抵抗ではあるが有限の値を示し、また高周波領域で小さい容量性の特性を示す。このため、コンデンサＣ４、等価抵抗Ｒｅｑ、等価インダクタンスＬｅｑにはわずかであるが電流が流れる。このような場合、図７の等価回路が成立する周波数範囲内に渡ってある程度低インピーダンスであり、かつ共振特性が非振動的でなければならない。
If the input impedance of the amplifying
図７の等価回路が非振動的であるためには、下記（８）式が成立しなければならない。
Ｒｅｑ≦（√（Ｌｅｑ／Ｃ４））／２ ・・・・・・ （８）
この（８）式に前記（６）、（７）式を代入し、整理すると下記（９）式が得られる。
４・Ｒ３・Ｒ７／（Ｒ３＋Ｒ７）２≦Ｃ２／Ｃ４ ・・・・・・ （９）
In order for the equivalent circuit of FIG. 7 to be non-vibrating, the following equation (8) must be established.
Req ≦ (√ (Leq / C4)) / 2 (8)
By substituting the above formulas (6) and (7) into the formula (8) and rearranging, the following formula (9) is obtained.
4 ・ R3 ・ R7 / (R3 + R7) 2 ≦ C2 / C4 ・ ・ ・ ・ ・ ・ (9)
この（９）式を満足させるように抵抗Ｒ３、Ｒ７、およびコンデンサＣ２、Ｃ４の値を選択することにより、増幅器５０を安定に動作させることができる。抵抗Ｒ３とＲ７の抵抗値が等しいとすると、前記（９）式は下記（１０）式になる。すなわち、コンデンサＣ２をＣ４より大きくすることにより、増幅器５０を安定に動作させることができる。
Ｃ４≦Ｃ２ ・・・・・・・ （１０）
The
C4 ≦ C2 (10)
なお、 本発明は低歪み率の増幅器に用いると、特に効果が大きい。低歪み率増幅器を構成する素子は通常バイポーラプロセスで製造されるため、バイアス電流を小さくすることが困難である。バイアス電流が大きいと、直流成分を含む入力信号を忠実に増幅することが難しくなる。特に、信号源の出力インピーダンスが高いと、バイアス電流によって直流電圧誤差が発生するので、バイアス電流は小さくなければならない。本発明を用いると、増幅器のバイアス電流をほぼ０にすることができるので、バイアス電流が大きいバイポーラプロセスを用いても、バイアス電流が小さい増幅器を実現することができる。 The present invention is particularly effective when used in an amplifier having a low distortion rate. Since elements constituting the low distortion factor amplifier are usually manufactured by a bipolar process, it is difficult to reduce the bias current. When the bias current is large, it is difficult to faithfully amplify an input signal including a DC component. In particular, if the output impedance of the signal source is high, a DC voltage error occurs due to the bias current, so the bias current must be small. When the present invention is used, the bias current of the amplifier can be made substantially zero, so that an amplifier with a small bias current can be realized even when a bipolar process with a large bias current is used.
２４ 増幅部
３０、４０、５０ 増幅器
３１、５２ 電流検出部
３２、４１、５１ 補償電流発生部
３３ 入力端子
３４ 出力端子
６０ 交流電圧源
Ｒ１〜Ｒ７ 抵抗
Ｃ１〜Ｃ４ コンデンサ
Ｑ１ 差動増幅部
Ｑ２、Ｑ３、Ｑ４ ＭＯＳＦＥＴ
Ｉｓｃ 定電流源
ＶＢ バイアス電源
ＩＢ、ＩＩＮ バイアス電流
ＩＣＡＬ 補償電流
ＶＤＤ、ＶＳＳ 電源
24
Isc Constant current source VB Bias power supply IB, IIN Bias current ICAL Compensation current VDD, VSS Power supply
Claims (7)
前記電圧信号が伝搬する経路の途中に配置され、この経路を流れる電流を検出する電流検出部と、
前記電流検出部の出力が入力され、この電流検出部が検出する電流が最小になるように、前記増幅部と前記電流検出部間の前記経路に電流を出力し、また電流を吸い込む補償電流発生部とを具備し、
前記補償電流発生部は、
前記電流検出部の出力が入力される差動増幅部と、
前記差動増幅部によってドライブされる第１のＦＥＴと、
前記第１のＦＥＴのドレインとソースが接続されると共にゲートに一定電圧が印加され、前記増幅部と前記電流検出部間の前記経路から電流を吸い込む第２のＦＥＴと、
で構成されることを特徴とする増幅器。 An amplifying unit that receives the voltage signal and amplifies the voltage signal;
A current detector that is disposed in the middle of a path through which the voltage signal propagates and detects a current flowing through the path;
Compensation current generation that outputs current to the path between the amplification unit and the current detection unit and sucks current so that the output of the current detection unit is input and the current detected by the current detection unit is minimized And comprising
The compensation current generator is
A differential amplifier to which the output of the current detector is input;
A first FET driven by the differential amplifier;
A second FET for connecting a drain and a source of the first FET and applying a constant voltage to the gate, and sucking a current from the path between the amplifying unit and the current detecting unit;
Amplifier, characterized in that configured in.
この非反転入力端子と共通電位点間に接続されたコンデンサと、
を具備したことを特徴とする請求項１乃至請求項６いずれかに記載の増幅器。 A resistor connected between the output of the current detector and the non-inverting input terminal of the differential amplifier;
A capacitor connected between the non-inverting input terminal and the common potential point;
Characterized by comprising the claims 1 to 6 amplifier according to any one.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007230931A JP4936133B2 (en) | 2007-03-19 | 2007-09-06 | amplifier |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007070502 | 2007-03-19 | ||
| JP2007070502 | 2007-03-19 | ||
| JP2007230931A JP4936133B2 (en) | 2007-03-19 | 2007-09-06 | amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008263578A JP2008263578A (en) | 2008-10-30 |
| JP4936133B2 true JP4936133B2 (en) | 2012-05-23 |
Family
ID=39985708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007230931A Expired - Fee Related JP4936133B2 (en) | 2007-03-19 | 2007-09-06 | amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4936133B2 (en) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5735723A (en) * | 1980-08-13 | 1982-02-26 | Matsushita Electric Works Ltd | Detector of liquid level |
| JPH04143457A (en) * | 1990-10-04 | 1992-05-18 | Mitsubishi Electric Corp | Current limit circuit of internal combustion engine ignition device |
| JPH06112739A (en) * | 1992-09-29 | 1994-04-22 | Sumitomo Electric Ind Ltd | Amplifier input circuit |
| JP2006167775A (en) * | 2004-12-17 | 2006-06-29 | Nachi Fujikoshi Corp | Device for controlling spot welding robot provided with a plurality of current detectors |
-
2007
- 2007-09-06 JP JP2007230931A patent/JP4936133B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2008263578A (en) | 2008-10-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7750737B2 (en) | Common mode stabilization in a fully differential amplifier | |
| JP4738090B2 (en) | BTL type amplifier circuit | |
| TWI325223B (en) | Amplifier with common-mode feedback circuit | |
| US7348851B2 (en) | Miller-compensated amplifier | |
| TW201107923A (en) | Power source circuit | |
| US11211545B2 (en) | Vibration controller | |
| US20140117950A1 (en) | Voltage regulator circuit | |
| KR20080097680A (en) | Class ab amplifier and input stage circuit for the same | |
| US8310307B2 (en) | Amplifying circuit | |
| US20070279132A1 (en) | Apparatus for biasing a complementary metal-oxide semiconductor differential amplifier | |
| JP6270002B2 (en) | Pseudo resistance circuit and charge detection circuit | |
| US20230275550A1 (en) | Biased amplifier | |
| KR987001154A (en) | amplifier | |
| JP2007233657A (en) | Amplifier, step-down regulator using it, and operational amplifier | |
| JP4573602B2 (en) | Amplifier | |
| JP4936133B2 (en) | amplifier | |
| JP6893141B2 (en) | Op amp | |
| US20080001592A1 (en) | Method for generating a reference current and a related feedback generator | |
| US11101776B2 (en) | Common source preamplifier for a MEMS capacitive sensor | |
| JP4867066B2 (en) | Amplifier circuit | |
| KR20170039217A (en) | Current-to-voltage converter, amplifier input stage and corresponding amplifier | |
| JP2015070774A (en) | Switching power-supply device | |
| JP4838760B2 (en) | Operational amplifier | |
| US7863985B1 (en) | High frequency amplifier linearization technique | |
| JP2010231498A (en) | Constant voltage power supply |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100512 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110708 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110808 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110929 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120127 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120209 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150302 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |