JP4928921B2 - Trimming circuit - Google Patents

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本発明は、例えば、大規模集積回路（以下「ＬＳＩ」という。）等において、トリミング（調整）対象となる被トリミング回路にトリミングを行わせるためのトリミング信号を生成して出力するトリミング回路に関するものである。   The present invention relates to a trimming circuit that generates and outputs a trimming signal for causing a trimming target circuit to be trimmed (adjusted) in a large scale integrated circuit (hereinafter referred to as “LSI”) or the like. It is.

一般に、半導体集積回路（例えば、ＬＳＩ）において、複数のヒューズを有するヒューズ回路を用いたトリミング回路では、被トリミング回路に与えるトリミング信号を外部から入力する手段を設けず、ヒューズ回路中の特定のヒューズを切断することで、所定のトリミングコードのパターンを有するトリミング信号を内部で生成し、このトリミング信号を被トリミング回路に入力し、例えば、所望の出力電位を調整するようになっている。   Generally, in a semiconductor integrated circuit (for example, LSI), a trimming circuit using a fuse circuit having a plurality of fuses does not have a means for inputting a trimming signal to be applied to the circuit to be trimmed from the outside, and a specific fuse in the fuse circuit. Is trimmed so that a trimming signal having a pattern of a predetermined trimming code is internally generated, and this trimming signal is input to a circuit to be trimmed to adjust a desired output potential, for example.

しかし、このようなトリミング回路では、ヒューズ回路を用いて切断する箇所のトリミングコードのパターンを決定するためには、前もってヒューズ回路中のどのヒューズを切断するか検証し、この検証結果を参照する必要がある。そのため、トリミング対象となる被トリミング回路（デバイス）自体のばらつき等による影響を、反映することができない。又、そのヒューズを切断して決定されるトリミングコードの特定も、参照デバイスの事前測定結果によるもので、最終的にＬＳＩチップの試験に用いるのに手間が掛かるという問題がある。   However, in such a trimming circuit, in order to determine the pattern of the trimming code at the location to be cut using the fuse circuit, it is necessary to verify in advance which fuse in the fuse circuit is to be cut and refer to the verification result. There is. For this reason, it is not possible to reflect the influence of variations in the circuit to be trimmed (device) itself to be trimmed. In addition, the specification of the trimming code determined by cutting the fuse is also based on the pre-measurement result of the reference device, and there is a problem that it takes time and effort to finally use the LSI chip for testing.

このような問題を解決するために、例えば、次のような文献等に記載されたトリミング回路の技術を利用することが考えられる。   In order to solve such a problem, for example, it is conceivable to use a technique of a trimming circuit described in the following document or the like.

特開平５−６３０９０号公報JP-A-5-63090 特開２００６−２７７８０８号公報JP 2006-277808 A

これらの特許文献１、２等に記載された従来のトリミング回路では、外部から入力されるトリミング用データと、ヒューズ回路中のヒューズの切断によって生成されるトリミング用データとのいずれか一方が、選択的に被トリミング回路へ出力されるように制御するセレクタを持っている。そこで、このようなセレクタを設ければ、前記の問題を解決するが可能である。   In the conventional trimming circuits described in these Patent Documents 1 and 2, etc., either trimming data input from the outside or trimming data generated by cutting a fuse in the fuse circuit is selected. In addition, a selector for controlling the output to the trimming circuit is provided. Therefore, if such a selector is provided, the above problem can be solved.

しかしながら、特許文献１、２等に記載されたセレクタをトリミング回路に設けた場合には、このセレクタを選択動作させるための選択信号等を生成する回路が必要になるが、この回路が複雑で、回路素子数が増えるので、結果として回路規模が増大し、トリミング回路の回路規模を小型化することが困難であった。   However, when the selectors described in Patent Documents 1 and 2 are provided in the trimming circuit, a circuit for generating a selection signal or the like for selecting the selector is necessary, but this circuit is complicated. Since the number of circuit elements increases, the circuit scale increases as a result, and it is difficult to reduce the circuit scale of the trimming circuit.

本発明のうちの第１の発明のトリミング回路は、複数のトリミング制御端子から入力される第１のトリミング信号が所定の組み合わせになると第１の選択信号を出力し、前記第１のトリミング信号が前記所定の組み合わせ以外の組み合わせになると第２の選択信号を出力する選択信号出力手段と、プログラム素子によりプログラムされた第２のトリミング信号を生成して出力するトリミング制御回路と、前記第１の選択信号が入力されると、前記第２のトリミング信号を選択して被トリミング回路に与え、前記第２の選択信号が入力されると、前記第１のトリミング信号を選択して前記被トリミング回路に与え、前記被トリミング回路にトリミングを行わせる選択手段とを有し、前記第１のトリミング信号は、リセット時に前記所定の組み合わせになり、リセット後の任意のクロック経過時に前記所定の組み合わせ以外の組み合わせになることを特徴とする。
第２の発明のトリミング回路は、前記第１の発明と同様の選択信号出力手段、トリミング制御回路、及び選択手段を有し、前記第１のトリミング信号は、基準信号と前記被トリミング回路の出力信号とを比較した結果として出力される信号であることを特徴とする。 The trimming circuit according to a first aspect of the present invention outputs a first selection signal when the first trimming signals input from a plurality of trimming control terminals are in a predetermined combination, and the first trimming signal is Selection signal output means for outputting a second selection signal when a combination other than the predetermined combination is generated, a trimming control circuit for generating and outputting a second trimming signal programmed by a program element, and the first selection When a signal is input, the second trimming signal is selected and applied to the circuit to be trimmed, and when the second selection signal is input, the first trimming signal is selected and input to the circuit to be trimmed. given, and a selection means for causing the trimming to the target trimming circuit, the first trimming signal, the predetermined set if a reset It becomes cause, characterized by comprising any combination other than said predetermined combination when the clock has elapsed after a reset.
A trimming circuit according to a second aspect has a selection signal output means, a trimming control circuit, and a selection means similar to those of the first aspect, wherein the first trimming signal is an output of a reference signal and the circuit to be trimmed. It is a signal output as a result of comparison with a signal.

第１及び第２の発明によれば、同一サンプルにて、プログラム素子でプログラムすべきトリミングコードのパターンを、トリミング制御端子を用いてのトリミングにより策定できることが可能になる。それ故、ＬＳＩ等の製造プロセス上のばらつき要因による調整誤差を極めて小さい範囲に低減することができる。更に、テスト評価にて、トリミング制御端子入力へのトリミングコードのパターンを手早く調べることができ、プログラム素子でプログラムすべきトリミングコードのパターンが容易に策定できる。しかも、トリミング制御端子に入力するトリミング信号の組み合わせを変えることにより、選択手段を選択動作させているので、選択信号出力手段の回路構成を簡単にできる。これにより、回路素子数を低減でき、トリミング回路全体の回路規模を小型化できる。 According to the first and second aspects of the present invention, it is possible to formulate a trimming code pattern to be programmed with a program element by trimming using a trimming control terminal in the same sample. Therefore, it is possible to reduce an adjustment error due to a variation factor in a manufacturing process of LSI or the like to an extremely small range. Further, in the test evaluation, the pattern of the trimming code to the input of the trimming control terminal can be quickly examined, and the pattern of the trimming code to be programmed by the program element can be easily established. In addition, since the selection means is selectively operated by changing the combination of the trimming signals input to the trimming control terminal, the circuit configuration of the selection signal output means can be simplified. As a result, the number of circuit elements can be reduced, and the circuit scale of the entire trimming circuit can be reduced.

トリミング回路は、複数のトリミング制御端子と、選択信号出力手段と、トリミング制御回路と、選択手段とを有している。   The trimming circuit has a plurality of trimming control terminals, a selection signal output unit, a trimming control circuit, and a selection unit.

前記選択信号出力手段は、前記複数のトリミング制御端子から入力される第１のトリミング信号が所定の組み合わせになると第１の選択信号を出力し、前記第１のトリミング信号が前記所定の組み合わせ以外の組み合わせになると第２の選択信号を出力する。前記トリミング制御回路は、プログラム素子（例えば、ヒューズ）によりプログラムされた第２のトリミング信号を生成して出力する。更に、前記選択手段は、前記第１の選択信号が入力されると、前記第２のトリミング信号を選択してトリミング対象である被トリミング回路に与え、前記第２の選択信号が入力されると、前記第１のトリミング信号を選択して前記被トリミング回路に与え、前記被トリミング回路にトリミングを行わせる。   The selection signal output means outputs a first selection signal when the first trimming signals input from the plurality of trimming control terminals are in a predetermined combination, and the first trimming signal is other than the predetermined combination. When combined, a second selection signal is output. The trimming control circuit generates and outputs a second trimming signal programmed by a program element (for example, a fuse). Further, when the first selection signal is inputted, the selection means selects the second trimming signal and gives it to a circuit to be trimmed that is a trimming target, and when the second selection signal is inputted. The first trimming signal is selected and applied to the circuit to be trimmed to cause the circuit to be trimmed to perform trimming.

（実施例１の構成）
図１は、本発明の実施例１を示すトリミング回路の概略の回路図である。
このトリミング回路は、ＬＳＩ等に設けられる回路であり、外部から複数の第１のトリミング信号TRIM_0〜TRIM_nを入力する複数のトリミング制御端子１−０〜１−ｎと、このトリミング制御端子１−０〜１−ｎに接続された選択信号出力手段（例えば、論理回路ブロック）１０と、トリミング制御回路（例えば、ヒューズブロック）２０とを有している。 (Configuration of Example 1)
FIG. 1 is a schematic circuit diagram of a trimming circuit showing Embodiment 1 of the present invention.
The trimming circuit is a circuit provided in an LSI or the like, and includes a plurality of trimming control terminals 1-0 to 1-n that receive a plurality of first trimming signals TRIM_0 to TRIM_n from the outside, and the trimming control terminals 1-0. 1 to n, selection signal output means (for example, logic circuit block) 10 and trimming control circuit (for example, fuse block) 20 are included.

論理回路ブロック１０は、複数のトリミング制御端子１−０〜１−ｎから入力される複数の第１のトリミング信号TRIM_0〜TRIM_nが所定の組み合わせ（例えば、論理がオール“Ｌ”）になると、選択信号Ｓ１０として第１の選択信号Ｓ１０−１（例えば、論理“Ｈ”）を出力し、その組み合わせ以外の組み合わせになると、選択信号Ｓ１０として第２の選択信号Ｓ１０−２（例えば、論理“Ｌ”）を出力する回路であり、論理否定（以下「ＮＯＴ」という。）、論理積（以下「ＡＮＤ」という。）、論理和（以下「ＯＲ」という。）といった基本論理回路等で構成されている。   The logic circuit block 10 is selected when a plurality of first trimming signals TRIM_0 to TRIM_n input from the plurality of trimming control terminals 1-0 to 1-n are in a predetermined combination (for example, logic is all “L”). The first selection signal S10-1 (for example, logic “H”) is output as the signal S10. When the combination is other than the combination, the second selection signal S10-2 (for example, logic “L”) is selected as the selection signal S10. ) And is composed of basic logic circuits such as logical negation (hereinafter referred to as “NOT”), logical product (hereinafter referred to as “AND”), and logical sum (hereinafter referred to as “OR”). .

ヒューズブロック２０は、プログラム素子（例えば、レーザヒューズ）によりプログラムされた複数の第２のトリミング信号FUSE_0〜FUSE_nを生成して出力する回路であり、複数のヒューズ回路２１−０〜２１−ｎにより構成されている。これらのトリミング制御端子１−０〜１−ｎ、論理回路ブロック１０、及びヒューズブロック２０の出力側には、選択手段（例えば、セレクタブロック）３０が接続されている。 The fuse block 20 is a circuit that generates and outputs a plurality of second trimming signals FUSE_0 to FUSE_n programmed by a program element (for example, a laser fuse), and includes a plurality of fuse circuits 21-0 to 21-n. Has been. Selection means (for example, a selector block) 30 is connected to the output sides of these trimming control terminals 1-0 to 1-n , the logic circuit block 10, and the fuse block 20.

セレクタブロック３０は、論理回路ブロック１０から第１の選択信号Ｓ１０−１（＝“Ｈ”）が入力されると、第２のトリミング信号FUSE_0〜FUSE_nを選択し、論理回路ブロック１０から第２の選択信号Ｓ１０−２（＝“Ｌ”）が入力されると、第１のトリミング信号TRIM_0〜TRIM_nを選択し、これらの選択結果に対応したトリミング信号TRIMO_0〜TRIMO_nを出力する回路であり、論理回路等で構成された複数のセレクタ３１−０〜３１−ｎを有している。このセレクタブロック３０の出力側には、トリミング対象となる被トリミング回路（例えば、トリミングブロック）４０が接続されている。   When the first selection signal S <b> 10-1 (= “H”) is input from the logic circuit block 10, the selector block 30 selects the second trimming signals FUSE — 0 to FUSE_n and the second selection signal from the logic circuit block 10. When the selection signal S10-2 (= “L”) is input, the first trimming signals TRIM_0 to TRIM_n are selected, and the trimming signals TRIMO_0 to TRIM_n corresponding to the selection results are output. And a plurality of selectors 31-0 to 31-n configured by the above. A trimming target circuit (for example, a trimming block) 40 to be trimmed is connected to the output side of the selector block 30.

トリミングブロック４０は、例えば、可変の出力電圧ＶＢＧを出力する定電圧発生回路であり、電源電圧ＶＤＤノードとグランドとの間に直列に接続された基準電圧発生用の抵抗分圧回路である抵抗ラダー４１を有し、この出力側に、複数のスイッチ素子群４２−ｎ〜４２−０がツリー状に接続されている。各スイッチ素子群４２−ｎ〜４２−０は、複数のスイッチ素子によりそれぞれ構成され、各トリミング信号TRIMO_n〜TRIMO_0により各１個のスイッチ素子がオン状態になって、抵抗ラダー４１から出力された複数の電圧を順に選択して出力電圧ＶＢＧを出力する回路である。   The trimming block 40 is, for example, a constant voltage generation circuit that outputs a variable output voltage VBG, and a resistance ladder that is a resistance voltage dividing circuit for generating a reference voltage connected in series between the power supply voltage VDD node and the ground. 41, and a plurality of switch element groups 42-n to 42-0 are connected to the output side in a tree shape. Each of the switch element groups 42-n to 42-0 is configured by a plurality of switch elements. Each of the switch elements is turned on by the trimming signals TRIMO_n to TRIMO_ 0, and the plurality of switch elements 42-n to 42-0 output from the resistance ladder 41. Are sequentially selected to output an output voltage VBG.

図２（ａ）、（ｂ）は、図１中の論理回路ブロック１０、及びヒューズ回路（例えば、２１−０）の構成例を示す概略の回路図である。   2A and 2B are schematic circuit diagrams illustrating configuration examples of the logic circuit block 10 and the fuse circuit (for example, 21-0) in FIG.

図２（ａ）に示す論理回路ブロック１０は、複数のトリミング信号TRIM_0〜TRIM_nのうちの所定数（例えば、３）毎の否定論理和（以下「ＮＯＲ」という。）を求める複数の３入力ＮＯＲ回路１１−０〜１１−ｍを有し、これらの出力側に、ｍ入力ＡＮＤ回路１２が接続されている。ｍ入力ＡＮＤ回路１２は、複数のＮＯＲ回路１１−０〜１１−ｍの出力信号の論理積を求めて選択信号Ｓ１０（Ｓ１０−１，Ｓ１０−２）を出力する回路である。   The logic circuit block 10 shown in FIG. 2A has a plurality of three-input NORs for obtaining a negative logical sum (hereinafter referred to as “NOR”) every predetermined number (for example, three) of the plurality of trimming signals TRIM_0 to TRIM_n. Circuits 11-0 to 11-m are provided, and an m-input AND circuit 12 is connected to these outputs. The m-input AND circuit 12 is a circuit that calculates a logical product of output signals of the plurality of NOR circuits 11-0 to 11-m and outputs a selection signal S10 (S10-1, S10-2).

図２（ｂ）に示すヒューズ回路２１−０は、定電流源２１ａ、トリミング信号FUSE_0を出力する出力端子２１ｂ、及びレーザヒューズ２１ｃを有し、これらが電源電圧ＶＤＤノードとグランドとの間に直列に接続されている。レーザヒューズ２１ｃを切断しない時には、出力端子２１ｂがグランドレベルの論理“Ｌ”になり、レーザヒューズ２１ｃを切断した時には、出力端子２１ｂが電源電圧ＶＤＤレベルの論理“Ｈ”になる。図１中の他のヒューズ回路２１−１〜２１−ｎも、ヒューズ回路２１−０と同様の回路構成である。   The fuse circuit 21-0 shown in FIG. 2B includes a constant current source 21a, an output terminal 21b that outputs a trimming signal FUSE_0, and a laser fuse 21c, which are connected in series between the power supply voltage VDD node and the ground. It is connected to the. When the laser fuse 21c is not cut, the output terminal 21b becomes a logic “L” level at the ground level, and when the laser fuse 21c is cut, the output terminal 21b becomes a logic “H” level at the power supply voltage VDD level. The other fuse circuits 21-1 to 21-n in FIG. 1 have the same circuit configuration as the fuse circuit 21-0.

（実施例１の動作）
先ず、トリミング制御端子１−０〜１−ｎに入力されるトリミング信号TRIM_0〜TRIM_nにより最適なトリミングコードを決めるため、論理“Ｈ”、“Ｌ”の所定の組み合わせ（例えば、オール“Ｌ”）以外の他の種々の組み合わせのトリミング信号TRIM_0〜TRIM_nを入力する。すると、論理回路ブロック１０により、そのトリミング信号TRIM_0〜TRIM_nのＮＯＲ及びＡＮＤが取られ、この論理回路ブロック１０から第２の選択信号Ｓ１０−２（＝“Ｌ”）が出力されるので、入力されたトリミング信号TRIM_0〜TRIM_nがセレクタブロック３０により選択され、これに対応したトリミングコードを有するトリミング信号TRIMO_n〜TRIMO_0が出力されてトリミングブロック４０に与えられる。 (Operation of Example 1)
First, in order to determine an optimal trimming code by trimming signals TRIM_0 to TRIM_n input to the trimming control terminals 1-0 to 1-n, a predetermined combination of logic “H” and “L” (for example, all “L”). Various other combinations of trimming signals TRIM_0 to TRIM_n are input. Then, the logic circuit block 10 takes the NOR and AND of the trimming signals TRIM_0 to TRIM_n, and the logic circuit block 10 outputs the second selection signal S10-2 (= “L”). The trimming signals TRIM_0 to TRIM_n are selected by the selector block 30, and the trimming signals TRIM_n to TRIM_0 having trimming codes corresponding to the trimming signals are output and applied to the trimming block 40.

これにより、トリミングブロック４０中のスイッチ素子群４２−０〜４２−ｎがオン／オフ動作し、入力されたトリミングコードに対応した出力電圧ＶＢＧＡが出力される。同様に、トリミングコードを可変させて、トリミングブロック４０におけるトリミング動作を実施する。テスタ等でトリミングブロック４０の出力電圧ＶＢＧをモニタ（測定）し、所望の出力電圧ＶＢＧが出力された時に、トリミング制御端子１−０〜１−ｎを使用したトリミング動作が完了する。この時決定された最適なトリミングコードのパターンに対応したトリミング信号FUSE_0〜FUSE_nをヒューズブロック２０から出力させるために、このヒューズブロック２０中の所望のレーザヒューズ２１ｃを切断する。   As a result, the switch element groups 42-0 to 42-n in the trimming block 40 are turned on / off, and the output voltage VBGA corresponding to the input trimming code is output. Similarly, the trimming operation in the trimming block 40 is performed by changing the trimming code. The output voltage VBG of the trimming block 40 is monitored (measured) with a tester or the like, and the trimming operation using the trimming control terminals 1-0 to 1-n is completed when the desired output voltage VBG is output. In order to output the trimming signals FUSE_0 to FUSE_n corresponding to the optimum trimming code pattern determined at this time from the fuse block 20, the desired laser fuse 21c in the fuse block 20 is cut.

次に、所定の組み合わせ（例えば、オール“Ｌ”）のトリミング信号TRIM_0〜TRIM_nをトリミング制御端子１−０〜１−ｎに入力すると、これに応答して論理回路ブロック１０から第１の選択信号Ｓ１０−１（＝“Ｈ”）が出力される。これにより、ヒューズブロック２０から出力される最適なトリミングコードのトリミング信号FUSE_0〜FUSE_nがセレクタブロック３０により選択され、これに対応したトリミング信号TRIMO_n〜TRIMO_0がセレクタブロック３０から出力されてトリミングブロック４０に与えられる。つまり、トリミング制御端子１−０〜１−ｎを使用したトリミングが完了した後に、ヒューズブロック２０を使用したトリミングが行われることによって、トリミングブロック４０へのトリミング信号TRIMO_0〜TRIMO_nが固定され、このトリミングブロック４０にて最適なトリミング動作が行われる。 Next, when trimming signals TRIM_0 to TRIM_n of a predetermined combination (for example, all “L”) are input to the trimming control terminals 1-0 to 1-n, the first selection signal is output from the logic circuit block 10 in response thereto. S10-1 (= “H”) is output. Thereby, the trimming signals FUSE_0 to FUSE_n of the optimum trimming code output from the fuse block 20 are selected by the selector block 30, and the corresponding trimming signals TRIMO_n to TRIMO_0 are output from the selector block 30 and given to the trimming block 40. It is done. That is, after trimming using the trimming control terminals 1-0 to 1-n is completed, trimming using the fuse block 20 is performed, thereby fixing the trimming signals TRIMO_0 to TRIMO_n to the trimming block 40. In block 40, an optimal trimming operation is performed.

（実施例１の効果）
本実施例１によれば、同一サンプルにて、レーザヒューズ２１ｃで切断すべきトリミングコードのパターンを、トリミング制御端子１−０〜１−ｎを用いてのトリミングにより策定できることが可能になる。それ故、ＬＳＩ等の製造プロセス上のばらつき要因による調整誤差を極めて小さい範囲に低減することができる。更に、テスト評価にて、トリミング制御端子入力へのトリミングコードのパターンを手早く調べることができ、ヒューズ切断パターンが容易に策定できる。又、仮に、ヒューズブロック２０のヒューズ切断に失敗しても、トリミング制御端子１−０〜１−ｎを固定的に用いることで、ヒューズブロック２０の代用が可能になる。 (Effect of Example 1)
According to the first embodiment, a trimming code pattern to be cut by the laser fuse 21c in the same sample can be determined by trimming using the trimming control terminals 1-0 to 1-n. Therefore, it is possible to reduce an adjustment error due to a variation factor in a manufacturing process of LSI or the like to an extremely small range. Further, in the test evaluation, the pattern of the trimming code to the trimming control terminal input can be quickly examined, and the fuse cutting pattern can be easily formulated. Even if the fuse block 20 fails to cut the fuse, it is possible to substitute the fuse block 20 by using the trimming control terminals 1-0 to 1-n in a fixed manner.

しかも、本実施例１によれば、トリミング制御端子１−０〜１−ｎに入力するトリミング信号TRIM_0〜TRIM_nの組み合わせを変えることにより、セレクタブロック３０を選択動作させているので、論理回路ブロック１０の回路構成を簡単にできる。これにより、回路素子数を低減でき、トリミング回路全体の回路規模を小型化できる。   Moreover, according to the first embodiment, the selector block 30 is selectively operated by changing the combination of the trimming signals TRIM_0 to TRIM_n input to the trimming control terminals 1-0 to 1-n. The circuit configuration can be simplified. As a result, the number of circuit elements can be reduced, and the circuit scale of the entire trimming circuit can be reduced.

（実施例２の構成）
図３は、本発明の実施例２を示すトリミング回路の概略の回路図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。 (Configuration of Example 2)
FIG. 3 is a schematic circuit diagram of a trimming circuit showing a second embodiment of the present invention. Elements common to those in FIG. 1 showing the first embodiment are denoted by common reference numerals.

本実施例２のトリミング回路では、実施例１の論理回路ブロック１０及びセレクタブロック３０に代えて、実施例１の論理回路ブロック１０とは異なる構成の論理回路ブロック１０Ａが設けられている。論理回路ブロック１０Ａの入力側には、複数のトリミング制御端子１−０〜１−ｎとヒューズブロック２０の出力側とが接続され、この論路回路ブロック１０Ａの出力側に、トリミングブロック４０の入力側が接続されている。   In the trimming circuit according to the second embodiment, a logic circuit block 10A having a configuration different from that of the logic circuit block 10 according to the first embodiment is provided instead of the logic circuit block 10 and the selector block 30 according to the first embodiment. A plurality of trimming control terminals 1-0 to 1-n and the output side of the fuse block 20 are connected to the input side of the logic circuit block 10A, and the input of the trimming block 40 is connected to the output side of the logical circuit block 10A. The side is connected.

論理回路ブロック１０Ａは、実施例１の論理回路ブロック１０が有する選択信号出力手段としての機能と、実施例１のセレクタブロック３０が有する選択手段としての機能とを有し、例えば、その論理回路ブロック１０の回路素子とセレクタブロック３０の回路素子とを組み合わせて構成されている。その他の構成は、実施例１と同様である。   The logic circuit block 10A has a function as a selection signal output unit included in the logic circuit block 10 according to the first embodiment and a function as a selection unit included in the selector block 30 according to the first embodiment. 10 circuit elements and the circuit elements of the selector block 30 are combined. Other configurations are the same as those of the first embodiment.

（実施例２の動作）
実施例１と同様に、トリミング制御端子１−０〜１−ｎに入力されるトリミング信号TRIM_0〜TRIM_nにより最適なトリミングコードを決めるため、所定の組み合わせ（例えば、オール“Ｌ”）以外の他の種々の組み合わせのトリミング信号TRIM_0〜TRIM_nを入力すると、このトリミング信号TRIM_0〜TRIM_nが論理回路ブロック１０Ａにより選択され、そのトリミング信号TRIM_0〜TRIM_nに対応したトリミングコードを有するトリミング信号TRIMO_n〜TRIMO_0が、論理回路ブロック１０Ａから出力されてトリミングブロック４０に与えられる。これにより、トリミングコードを可変させて、トリミングブロック４０におけるトリミング動作を実施する。 (Operation of Example 2)
As in the first embodiment, in order to determine an optimal trimming code by trimming signals TRIM_0 to TRIM_n input to the trimming control terminals 1-0 to 1-n, other than a predetermined combination (for example, all “L”) When various combinations of trimming signals TRIM_0 to TRIM_n are input, the trimming signals TRIM_0 to TRIM_n are selected by the logic circuit block 10A, and trimming signals TRIM_n to TRIM_0 having trimming codes corresponding to the trimming signals TRIM_0 to TRIM_n It is output from the block 10A and given to the trimming block 40. Thereby, the trimming code is changed and the trimming operation in the trimming block 40 is performed.

トリミング制御端子１−０〜１−ｎを使用したトリミング動作が完了すると、この時決定された最適なトリミングコードのパターンに対応したトリミング信号FUSE_0〜FUSE_nをヒューズブロック２０から出力させるために、このヒューズブロック２０中の所望のレーザヒューズ２１ｃを切断する。   When the trimming operation using the trimming control terminals 1-0 to 1-n is completed, the fuse block 20 outputs the trimming signals FUSE_0 to FUSE_n corresponding to the optimum trimming code pattern determined at this time. A desired laser fuse 21c in the block 20 is cut.

次に、所定の組み合わせ（例えば、オール“Ｌ”）のトリミング信号TRIM_0〜TRIM_nをトリミング制御端子１−０〜１−ｎに入力すると、論理回路ブロック１０Ａにより、ヒューズブロック２０から出力された最適なトリミングコードのトリミング信号FUSE_0〜FUSE_nが選択され、これに対応したトリミング信号TRIMO_n〜TRIMO_0が論理回路ブロック１０Ａから出力されてトリミングブロック４０に与えられる。この結果、ヒューズブロック２０を使用したトリミングが行われることによって、トリミングブロック４０へのトリミング信号TRIMO_0〜TRIMO_nが固定され、このトリミングブロック４０にて最適なトリミング動作が行われる。   Next, when trimming signals TRIM_0 to TRIM_n of a predetermined combination (for example, all “L”) are input to the trimming control terminals 1-0 to 1-n, the optimum output from the fuse block 20 by the logic circuit block 10A. Trimming signals FUSE_0 to FUSE_n of the trimming code are selected, and corresponding trimming signals TRIMO_n to TRIMO_0 are output from the logic circuit block 10A and applied to the trimming block 40. As a result, by performing trimming using the fuse block 20, the trimming signals TRIMO_0 to TRIMO_n to the trimming block 40 are fixed, and the trimming block 40 performs an optimal trimming operation.

（実施例２の効果）
本実施例２によれば、トリミング制御端子１−０〜１−ｎに入力するトリミング信号TRIM_0〜TRIMO_nの組み合わせを変えることにより、論理回路ブロック１０Ａを選択動作させているので、同一サンプルにて、レーザヒューズ２１ｃで切断すべきトリミングコードのパターンを容易に策定することが、より少ない回路規模で実現できると共に、より小さいレイアウトで実現できる。 (Effect of Example 2)
According to the second embodiment, the logic circuit block 10A is selectively operated by changing the combination of the trimming signals TRIM_0 to TRIM_n input to the trimming control terminals 1-0 to 1-n. Easily formulating a trimming code pattern to be cut by the laser fuse 21c can be realized with a smaller circuit scale and with a smaller layout.

（実施例３の構成）
図４は、本発明の実施例３を示すトリミング回路の概略の回路図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。 (Configuration of Example 3)
FIG. 4 is a schematic circuit diagram of a trimming circuit showing Embodiment 3 of the present invention. Elements common to those in FIG. 1 showing Embodiment 1 are denoted by common reference numerals.

本実施例３のトリミング回路では、新た設けられたｎビット出力のカウンタ５０の出力側が、複数のトリミング制御端子１−０〜１−ｎに接続されている。ｎビット出力のカウンタ５０は、入力されるクロック信号ＣＬＫのパルス数をカウントし、このカウント結果であるｎビットのトリミング信号TRIM_0〜TRIM_nを複数のトリミング制御端子１−０〜１−ｎへ供給し、且つ、リセット信号ＲＴにより初期化されてそのトリミング信号TRIM_0〜TRIM_nをオール“Ｌ”にする回路である。その他の構成は、実施例１と同様である。   In the trimming circuit according to the third embodiment, the output side of the newly provided n-bit output counter 50 is connected to a plurality of trimming control terminals 1-0 to 1-n. The n-bit output counter 50 counts the number of pulses of the input clock signal CLK, and supplies the n-bit trimming signals TRIM_0 to TRIM_n as the count result to the plurality of trimming control terminals 1-0 to 1-n. The trimming signals TRIM_0 to TRIM_n are all set to “L” by being initialized by the reset signal RT. Other configurations are the same as those of the first embodiment.

（実施例３の動作）
本実施例３では、カウンタ５０によりカウントする入力クロック信号ＣＬＫのパルス数により、トリミングコードを特定し、このカウンタ５０から全トリミングコードのパターンがトリミング信号TRIM_0〜TRIM_nとして出力されて複数のトリミング制御端子１−０〜１−ｎに入力される。 (Operation of Example 3)
In the third embodiment, the trimming code is specified by the number of pulses of the input clock signal CLK counted by the counter 50, and the pattern of all trimming codes is output from the counter 50 as trimming signals TRIM_0 to TRIM_n. Input to 1-0 to 1-n.

カウンタ５０から出力されるトリミング信号TRIM_0〜TRIM_nは、所定の組み合わせ（例えば、オール“Ｌ”）以外の他の組み合わせの信号であり、この信号に応答して、実施例１と同様に、論理回路ブロック１０から第２の選択信号Ｓ１０−２（＝“Ｌ”）が出力される。そのため、入力されたトリミング信号TRIM_0〜TRIM_nがセレクタブロック３０により選択され、これに対応したトリミングコードを有するトリミング信号TRIMO_n〜TRIMO_0が出力されてトリミングブロック４０に与えられる。これにより、トリミングコードを可変させて、トリミングブロック４０におけるトリミング動作を実施する。   The trimming signals TRIM_0 to TRIM_n output from the counter 50 are signals other than a predetermined combination (for example, all “L”), and in response to this signal, the logic circuit is the same as in the first embodiment. The block 10 outputs the second selection signal S10-2 (= “L”). Therefore, the input trimming signals TRIM_0 to TRIM_n are selected by the selector block 30, and the trimming signals TRIMO_n to TRIMO_0 having trimming codes corresponding to the trimming signals are output and applied to the trimming block 40. Thereby, the trimming code is changed and the trimming operation in the trimming block 40 is performed.

カウンタ５０から出力されるトリミング信号TRIM_0〜TRIM_nを使用したトリミング動作が完了すると、この時決定された最適なトリミングコードのパターンに対応したトリミング信号FUSE_0〜FUSE_nをヒューズブロック２０から出力させるために、このヒューズブロック２０中の所望のレーザヒューズ２１ｃを切断する。   When the trimming operation using the trimming signals TRIM_0 to TRIM_n output from the counter 50 is completed, the trimming signals FUSE_0 to FUSE_n corresponding to the optimum trimming code pattern determined at this time are output from the fuse block 20 in order to output them. A desired laser fuse 21c in the fuse block 20 is cut.

次に、リセット信号ＲＴによりカウンタ５０をリセットすると、このカウンタ５０から出力されるトリミング信号TRIM_0〜TRIM_nがオール“Ｌ”の所定の組み合わせになるので、論理回路ブロック１０から第１の選択信号Ｓ１０−１（＝“Ｈ”）が出力される。これにより、実施例１と同様に、ヒューズブロック２０から出力される最適なトリミングコードのトリミング信号FUSE_0〜FUSE_nがセレクタブロック３０により選択され、これに対応したトリミング信号TRIMO_n〜TRIMO_0がセレクタブロック３０から出力されてトリミングブロック４０に与えられ、最適なトリミング動作が行われる。 Next, when the counter 50 is reset by the reset signal RT, the trimming signals TRIM_0 to TRIM_n output from the counter 50 become a predetermined combination of all “L”, so that the first selection signal S10− from the logic circuit block 10 is obtained. 1 (= “H”) is output. As a result, as in the first embodiment, the trimming signals FUSE_0 to FUSE_n of the optimum trimming code output from the fuse block 20 are selected by the selector block 30, and the corresponding trimming signals TRIMO_n to TRIMO_0 are output from the selector block 30. Then, it is given to the trimming block 40 and the optimum trimming operation is performed.

（実施例３の効果）
本実施例３によれば、カウンタ５０から出力されるトリミング信号TRIM_0〜TRIM_nを用いてトリミングを行うようにしたので、同一サンプルにて、外部入力を必要とせず、レーザヒューズ２１ｃで切断すべきトリミングコードのパターンの策定が可能になり、テストの容易化が図れる。しかも、カウンタ５０の出力信号により、セレクタブロック３０を選択動作させているので、論理回路ブロック１０の回路構成を簡単にでき、回路素子数の低減と、回路規模の小型化が可能になる。 (Effect of Example 3)
According to the third embodiment, since trimming is performed using the trimming signals TRIM_0 to TRIM_n output from the counter 50, trimming to be cut by the laser fuse 21c without using an external input in the same sample. Code patterns can be formulated, and testing can be facilitated. In addition, since the selector block 30 is selectively operated by the output signal of the counter 50, the circuit configuration of the logic circuit block 10 can be simplified, and the number of circuit elements can be reduced and the circuit scale can be reduced.

図５は、本発明の実施例４を示すトリミング回路の概略の回路図であり、実施例３を示す図４中の要素と共通の要素には共通の符号が付されている。   FIG. 5 is a schematic circuit diagram of a trimming circuit showing a fourth embodiment of the present invention. Elements common to those in FIG. 4 showing the third embodiment are denoted by common reference numerals.

本実施例４のトリミング回路では、実施例３のカウンタ５０に代えて、比較回路（例えば、逐次比較回路）６０が設けられている。逐次比較回路６０は、基準信号ＲＦとトリミングブロック４０の出力電圧ＶＢＧとを比較してこの比較結果のトリミング信号TRIM_0〜TRIM_nを複数のトリミング制御端子１−０〜１−ｎへ与える回路である。その他の構成は、実施例３と同様である。   In the trimming circuit according to the fourth embodiment, a comparison circuit (for example, a successive approximation circuit) 60 is provided instead of the counter 50 according to the third embodiment. The successive approximation circuit 60 is a circuit that compares the reference signal RF with the output voltage VBG of the trimming block 40 and supplies trimming signals TRIM_0 to TRIM_n as comparison results to the trimming control terminals 1-0 to 1-n. Other configurations are the same as those of the third embodiment.

本実施例４では、逐次比較回路６０に入力する基準信号ＲＦ等により、トリミングコードを特定し、この逐次比較回路６０から全トリミングコードのパターンがトリミング信号TRIM_0〜TRIM_nとして出力されて複数のトリミング制御端子１−０〜１−ｎに入力され、実施例３とほぼ同様のトリミング動作が行われる。   In the fourth embodiment, a trimming code is specified by a reference signal RF or the like input to the successive approximation circuit 60, and a pattern of all trimming codes is output from the successive approximation circuit 60 as trimming signals TRIM_0 to TRIM_n. Trimming operations similar to those in the third embodiment are performed by inputting the signals to the terminals 1-0 to 1-n.

実施例３では、トリミングコード入力にカウンタ５０の出力信号を用いてテストの容易化を図っているが、本実施例４では、そのカウンタ５０の代わりに、トリミングブロック４０の出力電圧ＶＢＧと基準信号ＲＦとの比較を、逐次比較回路６０を用いて行うことにより、テストの容易化を図っている。   In the third embodiment, the output of the counter 50 is used to input the trimming code to facilitate the test. In the fourth embodiment, instead of the counter 50, the output voltage VBG of the trimming block 40 and the reference signal are used. The comparison with RF is performed using the successive approximation circuit 60, thereby facilitating the test.

（変形例）
本発明は、実施例１〜４に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）、（ｂ）のようなものがある。 (Modification)
The present invention is not limited to the first to fourth embodiments, and various usage forms and modifications are possible. For example, the following forms (a) and (b) are used as the usage form and the modified examples.

（ａ） 実施例では、トリミング制御端子１−０〜１−ｎから入力されるトリミング信号TRIM_0〜TRIM_nの所定の組み合わせとして、オール“Ｌ”の場合について説明したが、これは他の論理（例えば、オール“Ｈ”や、その他の任意の論理）であっても良い。他の論理を使用する場合には、これに対応して論理回路ブロック１０，１０Ａの回路構成を変更すれば良い。   (A) In the embodiment, the case of all “L” as the predetermined combination of the trimming signals TRIM_0 to TRIM_n input from the trimming control terminals 1-0 to 1-n has been described. , “H” or any other logic). When other logic is used, the circuit configuration of the logic circuit blocks 10 and 10A may be changed correspondingly.

（ｂ） 論理回路ブロック１０，１０Ａ、ヒューズブロック２０、セレクタブロック３０、及びトリミングブロック４０は、図示以外の他の回路構成に変更可能である。   (B) The logic circuit blocks 10, 10A, the fuse block 20, the selector block 30, and the trimming block 40 can be changed to other circuit configurations than those shown in the figure.

本発明の実施例１を示すトリミング回路の概略の回路図である。1 is a schematic circuit diagram of a trimming circuit showing a first embodiment of the present invention. FIG. 図１中の論理回路ブロック及びヒューズ回路の構成例を示す概略の回路図である。FIG. 2 is a schematic circuit diagram illustrating a configuration example of a logic circuit block and a fuse circuit in FIG. 1. 本発明の実施例２を示すトリミング回路の概略の回路図である。It is a schematic circuit diagram of the trimming circuit which shows Example 2 of this invention. 本発明の実施例３を示すトリミング回路の概略の回路図である。It is a schematic circuit diagram of the trimming circuit which shows Example 3 of this invention. 本発明の実施例４を示すトリミング回路の概略の回路図である。It is a schematic circuit diagram of the trimming circuit which shows Example 4 of this invention.

符号の説明Explanation of symbols

１−０〜１−ｎ トリミング制御端子
１０ 論理回路ブロック
２０ ヒューズブロック
３０ セレクタブロック
４０ トリミングブロック
５０ カウンタ
６０ 逐次比較回路 1-0 to 1-n Trimming control terminal 10 Logic circuit block 20 Fuse block 30 Selector block 40 Trimming block 50 Counter 60 Successive comparison circuit

Claims (3)

複数のトリミング制御端子から入力される第１のトリミング信号が所定の組み合わせになると第１の選択信号を出力し、前記第１のトリミング信号が前記所定の組み合わせ以外の組み合わせになると第２の選択信号を出力する選択信号出力手段と、
プログラム素子によりプログラムされた第２のトリミング信号を生成して出力するトリミング制御回路と、
前記第１の選択信号が入力されると、前記第２のトリミング信号を選択して被トリミング回路に与え、前記第２の選択信号が入力されると、前記第１のトリミング信号を選択して前記被トリミング回路に与え、前記被トリミング回路にトリミングを行わせる選択手段とを有し、
前記第１のトリミング信号は、リセット時に前記所定の組み合わせになり、リセット後の任意のクロック経過時に前記所定の組み合わせ以外の組み合わせになることを特徴とするトリミング回路。 When the first trimming signals input from the plurality of trimming control terminals are in a predetermined combination, the first selection signal is output, and when the first trimming signal is in a combination other than the predetermined combination, the second selection signal is output. Selection signal output means for outputting
A trimming control circuit for generating and outputting a second trimming signal programmed by the program element;
When the first selection signal is input, the second trimming signal is selected and applied to the circuit to be trimmed, and when the second selection signal is input, the first trimming signal is selected. Selection means for giving to the circuit to be trimmed and causing the circuit to be trimmed to perform trimming ;
The trimming circuit, wherein the first trimming signal becomes the predetermined combination at the time of resetting, and becomes a combination other than the predetermined combination when an arbitrary clock has elapsed after the resetting . 複数のトリミング制御端子から入力される第１のトリミング信号が所定の組み合わせになると第１の選択信号を出力し、前記第１のトリミング信号が前記所定の組み合わせ以外の組み合わせになると第２の選択信号を出力する選択信号出力手段と、When the first trimming signals input from the plurality of trimming control terminals are in a predetermined combination, the first selection signal is output, and when the first trimming signal is in a combination other than the predetermined combination, the second selection signal is output. Selection signal output means for outputting
プログラム素子によりプログラムされた第２のトリミング信号を生成して出力するトリミング制御回路と、A trimming control circuit for generating and outputting a second trimming signal programmed by the program element;
前記第１の選択信号が入力されると、前記第２のトリミング信号を選択して被トリミング回路に与え、前記第２の選択信号が入力されると、前記第１のトリミング信号を選択して前記被トリミング回路に与え、前記被トリミング回路にトリミングを行わせる選択手段とを有し、When the first selection signal is input, the second trimming signal is selected and applied to the circuit to be trimmed, and when the second selection signal is input, the first trimming signal is selected. Selection means for giving to the circuit to be trimmed and causing the circuit to be trimmed to perform trimming;
前記第１のトリミング信号は、基準信号と前記被トリミング回路の出力信号とを比較した結果として出力される信号であることを特徴とするトリミング回路。The trimming circuit, wherein the first trimming signal is a signal output as a result of comparing a reference signal with an output signal of the circuit to be trimmed. 前記プログラム素子は、ヒューズであることを特徴とする請求項１又は２に記載のトリミング回路。The trimming circuit according to claim 1, wherein the program element is a fuse.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103576728A (en) * 2012-07-27 2014-02-12 株式会社理光 Trimming circuit, trimming method and power device
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