JP4926332B2 - Semiconductor device, electro-optical device and electronic apparatus - Google Patents

Description

【００３０】
また、表１をグラフにしたものが図３である。
【００３１】
表１及び図３で示されるように、Ｒ＋Ｂ＋Ａｌ（第２の遮光部１６に相当）は４００〜４５０ｎｍの波長域で約３５％の反射率となり、十分に遮光マスクとして機能する。また、Ｒ＋Ｇ＋Ａｌ（第１の遮光部１５に相当）は５７０ｎｍ付近で約５０％の反射率を有しているものの十分に遮光マスクとして機能する。
【００３２】
また、図２４には非単結晶珪素膜５５ｎｍに対する吸収率と照射される波長との関係を示した。図２４に示したように、ＴＦＴの活性層を形成する非単結晶珪素膜は、５００ｎｍの波長域の光を吸収しやすい傾向が見られる。この５００ｎｍの波長域において、上記第１の遮光部１５及び第２の遮光部１６は、表１及び図３で示されるように、反射率を１０％以下に抑えることができるため、光によるＴＦＴの劣化を抑えることができる。
【００３３】
また、着色層を３層重ねれば遮光性は上がるが、３層重ねた分、凹凸が大きくなるため、基板の平坦性が失われ、液晶層に乱れが生じてしまう。しかし、本発明のように着色層を２層重ねる程度であれば、基板の平坦性に液晶層にもほとんど影響ないレベルである。
【００３４】
このように本発明では２層の着色層からなる積層膜（Ｒ＋ＢあるいはＲ＋Ｇ）で遮光マスクを形成することを特徴としている。結果として、ブラックマトリクスを形成する工程を省略することができ、工程数が低減した。
【００３５】
ただし、図１（Ｂ）に示した断面図は一例であって、特に限定されず、例えば、図２（Ａ）〜図２（Ｃ）に示す構造を取ってもよい。図２（Ａ）は最初に着色層（Ｒ）２３を形成した後、着色層（Ｂ）２２と着色層（Ｇ）２１を積層した例であり、図２（Ｂ）は最初に着色層（Ｇ）３１を形成した後、着色層（Ｒ）３３を形成し、次いで着色層（Ｂ）３２を積層した例であり、図２（Ｃ）は最初に着色層（Ｂ）４２を形成した後、着色層（Ｒ）４３を形成し、次いで着色層（Ｇ）４１を積層した例である。
【００３６】
また、画素電極間における配線と画素電極と着色層との位置関係を図４に示す。図４（Ａ）は、画素電極５１と画素電極５２との間を遮光するように、ソース配線５０上方で着色層（Ｂ）５８と着色層（Ｒ）５９との端面が接しており、その接面がソース配線上に存在している例を示した。なお、図４（Ａ）中において５３、５５は配向膜、５４は液晶、５６は対向基板、５７は平坦化膜である。
【００３７】
なお、図４（Ａ）に示した例に限定されることなく、着色層のパターニング時のずれを考慮して図４（Ｂ）や図４（Ｃ）に示すような構造としてもよい。図４（Ｂ）は、画素電極６１と画素電極６２との間を遮光するように、ソース配線６０上方で着色層（Ｂ）６８の端部と一部が重なるように着色層（Ｒ）６９を形成している例である。また、図４（Ｃ）は、画素電極７１と画素電極７２との間を遮光するように、ソース配線７０上方で着色層（Ｂ）７８と着色層（Ｒ）７９とが互いに接しないよう形成している例である。
【００３８】
また、画素開口部１７〜１９を通過した光は、単層の着色層１１〜１３によりそれぞれ対応する色に着色されて観察者に認識される。なお、図１（Ｃ）は、図１（Ａ）中における画素開口部を鎖線（Ａ２−Ａ２’）で切断した断面構造を示している。図１（Ｃ）に示すように、対向基板１０上に単層の着色層１１〜１３が順次形成されており、さらに、これらの着色層１１〜１３を覆う平坦化膜１４が形成されている。
【００３９】
画素開口部においては、図２５に示した従来と同様に、青色の着色層は４５０ｎｍ付近で９０％を越える反射率を示している。また、緑色の着色層は５３０ｎｍ付近で９０％を越える反射率を示している。また、赤色の着色層は６００〜８００ｎｍで９０％を越える反射率を示している。
【００４０】
ここでは反射型液晶表示装置の例であるので、画素開口部１７〜１９に入射した光は、単層の着色層１１〜１３をそれぞれ通過した後、液晶層を通過して画素電極で反射し、再度、液晶層、単層の着色層１１〜１３をそれぞれ通過して、それぞれの色の光が抽出され、観察者に認識される。
【００４１】
また、着色層１１〜１３には、最も単純なストライプパターンをはじめとして、斜めモザイク配列、三角モザイク配列、ＲＧＢＧ四画素配列、もしくはＲＧＢＷ四画素配列などを用いることができる。
【００４２】
また、白色発光の発光素子を用いた自発光表示装置に本発明の着色層の配置を適用してもよい。
【００４３】
以上の構成でなる本発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【００４４】
【実施例】
［実施例１］
以下、本発明の一実施例をアクティブマトリクス型液晶表示装置に用いる対向基板の製造を例にとって説明する。図１は本発明に従って形成された着色層を備えた対向基板を模式的に示す図である。
【００４５】
まず、透光性を有する対向基板１０にはコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用意する。その他に、石英基板、プラスチック基板などの透光性基板を使用することもできる。
【００４６】
次いで、対向基板１０上に有機感光材料（ＣＧＹ−Ｓ７０５Ｃ：富士フィルムオーリン社製のCOLOR MOSAIC）を塗布して、フォトリソグラフィ法により、この有機感光材料を図１（Ａ）に示すようにストライプ状にパターニングして緑色の着色層（Ｇ）１１を所定の位置に形成する。ここでは幅４２μｍでパターニングした。
【００４７】
次いで、所定の位置に有機感光材料（ＣＶＢ−Ｓ７０６Ｃ：富士フィルムオーリン社製のCOLOR MOSAIC）を塗布して、フォトリソグラフィ法により、この有機感光材料を図１（Ａ）に示した形状にパターニングして青色の着色層（Ｂ）１２を形成する。なお、この青色の着色層（Ｂ）１２と緑色の着色層（Ｇ）１１とが互いに重ならないように形成する。
【００４８】
次いで、所定の位置に有機感光材料（ＣＲＹ−Ｓ７７８：富士フィルムオーリン社製のCOLOR MOSAIC）を塗布して、フォトリソグラフィ法により、この有機感光材料を図１（Ａ）に示すように格子状にパターニングして赤色の着色層（Ｒ）１３を形成する。図１（Ｂ）及び図１（Ａ）に示すように、この赤色の着色層（Ｒ）１３は、緑色の着色層（Ｇ）１１と一部重なり第１の遮光部１５を形成する。一方、図１（Ｃ）に示すように、緑色の着色層（Ｇ）１１のうち、赤色の着色層（Ｒ）１３と重なっていない領域が緑色の画素開口部１７となる。なお、第１の遮光部１５は、ＴＦＴが設けられた素子基板と貼り合わせた時にＴＦＴのチャネル形成領域と重なるように形成する。
【００４９】
また、図１（Ｂ）及び図１（Ａ）に示すように、赤色の着色層（Ｒ）１３は、青色の着色層（Ｂ）１２と一部重なり第２の遮光部１６を形成する。一方、図１（Ｃ）に示すように、青色の着色層（Ｂ）１２のうち、赤色の着色層（Ｒ）１３と重なっていない領域が青色の画素開口部１８となる。本実施例では、画素開口部１８のサイズは、１２６μｍ×４２μｍとなった。なお、第２の遮光部１６も、ＴＦＴが設けられた素子基板と貼り合わせた時にＴＦＴのチャネル形成領域と重なるように形成する。
【００５０】
また、赤色の着色層（Ｒ）１３のうち、緑色の着色層（Ｇ）１１と重なっておらず、青色の着色層（Ｂ）１２とも重なっていない領域が赤色の画素開口部１９となる。
【００５１】
こうして３回のフォトリソグラフィ法で画素開口部１７〜１９と、第１の遮光部１５と、第２の遮光部１６とを形成することができる。
【００５２】
次いで、各着色層を覆う平坦化膜１４を形成する。着色層が単層である領域と着色層が２層重なっている領域とで１〜１．５μｍ程度の段差が生じるため、この平坦化膜１４としては１μｍ以上、好ましくは２μｍの膜厚を必要とする。この平坦化膜１４としては透光性を有する有機物、例えば、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等の有機樹脂材料を用いることができる。ただし、平坦性が問題にならないのであれば、この平坦化膜を設ける必要はない。
【００５３】
なお、本実施例では有機感光材料を塗布して、フォトリソグラフィ法により、所望の形状にパターニングして各着色層１１〜１３を形成したが、特に上記作製方法に限定されないことは言うまでもない。
【００５４】
この後、図示しないが、平坦化膜上に透明導電膜からなる対向電極を形成し、さらにその上に液晶を配向させるための配向膜を形成し、さらに必要があればラビング処理を施す。
【００５５】
こうして得られた対向基板を用いて、アクティブマトリクス型の液晶表示装置を作製する。
【００５６】
［実施例２］
実施例１では、緑色の着色層（Ｇ）１１、青色の着色層（Ｂ）１２、赤色の着色層（Ｒ）１３と順次形成した例を示したが、本実施例は実施例１と異なる順序で各着色層を形成する例を以下に示す。なお、各着色層の形成順序以外は実施例１と同じであるので異なる点についてのみ説明する。
【００５７】
第１の例として、図２（Ａ）に示す構造を取ってもよい。図２（Ａ）は最初に着色層（Ｒ）２３を形成した後、着色層（Ｂ）２２と着色層（Ｇ）２１を積層した例である。なお、図２（Ａ）は図１（Ａ）中の鎖線Ａ１−Ａ１’で切断した断面構造図に対応している。
【００５８】
また、第２の例として、図２（Ｂ）に示す構造を取ってもよい。図２（Ｂ）は最初に着色層（Ｇ）３１を形成した後、着色層（Ｒ）３３を形成し、次いで着色層（Ｂ）３２を積層した例である。なお、図２（Ｂ）は図１（Ａ）中の鎖線Ａ１−Ａ１’で切断した断面構造図に対応している。
【００５９】
また、第３の例として、図２（Ｃ）に示す構造を取ってもよい。図２（Ｃ）は最初に着色層（Ｂ）４２を形成した後、着色層（Ｒ）４３を形成し、次いで着色層（Ｇ）４１を積層した例である。なお、図２（Ｃ）は図１（Ａ）中の鎖線Ａ１−Ａ１’で切断した断面構造図に対応している。
【００６０】
［実施例３］
本実施例では実施例１または実施例２で得られた対向基板と貼り合わせる素子基板（アクティブマトリクス基板とも言う）を作製する方法について説明する。ここでは、同一基板上に画素部と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について詳細に説明する。
【００６１】
まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板１００を用いる。なお、基板１００としては、石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、本実施例の処理温度に耐えうる耐熱性が有するプラスチック基板を用いてもよい。
【００６２】
次いで、図５（Ａ）に示すように、基板１００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜１０１を形成する。本実施例では下地膜１０１として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。下地膜１０１の一層目としては、プラズマＣＶＤ法を用い、ＳｉＨ₄、ＮＨ₃、及びＮ₂Ｏを反応ガスとして成膜される酸化窒化シリコン膜１０２ａを１０〜２００nm（好ましくは５０〜１００nm）形成する。本実施例では、膜厚５０ｎｍの酸化窒化シリコン膜１０２ａ（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成した。次いで、下地膜１０１のニ層目としては、プラズマＣＶＤ法を用い、ＳｉＨ₄、及びＮ₂Ｏを反応ガスとして成膜される酸化窒化シリコン膜１０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。本実施例では、膜厚１００ｎｍの酸化窒化シリコン膜１０１ｂ（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成した。
【００６３】
次いで、下地膜上に半導体層１０２〜１０６を形成する。半導体層１０２〜１０６は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を所望の形状にパターニングして形成する。この半導体層１０２〜１０６の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。本実施例では、プラズマＣＶＤ法を用い、５５ｎｍの非晶質シリコン膜を成膜した後、ニッケルを含む溶液を非晶質シリコン膜上に保持させた。この非晶質シリコン膜に脱水素化（５００℃、１時間）を行った後、熱結晶化（５５０℃、４時間）を行い、さらに結晶化を改善するためのレーザーアニ―ル処理を行って結晶質シリコン膜を形成した。そして、この結晶質シリコン膜をフォトリソグラフィ法を用いたパターニング処理によって、半導体層１０２〜１０６を形成した。
【００６４】
また、半導体層１０２〜１０６を形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行ってもよい。
【００６５】
また、レーザー結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ₄レーザーを用いることができる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜４００mJ/cm²(代表的には２００〜３００mJ/cm²)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００mJ/cm²(代表的には３５０〜５００mJ/cm²)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行えばよい。
【００６６】
次いで、半導体層１０２〜１０６を覆うゲート絶縁膜１０７を形成する。ゲート絶縁膜１０７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により１１０ｎｍの厚さで酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。勿論、ゲート絶縁膜は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００６７】
また、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ₂とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm²で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００６８】
次いで、ゲート絶縁膜１０７上に膜厚２０〜１００ｎｍの第１の導電膜１０８と、膜厚１００〜４００ｎｍの第２の導電膜１０９とを積層形成する。本実施例では、膜厚３０ｎｍのＴａＮ膜からなる第１の導電膜１０８と、膜厚３７０ｎｍのＷ膜からなる第２の導電膜１０９を積層形成した。ＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用い、窒素を含む雰囲気内でスパッタした。また、Ｗ膜は、Ｗのターゲットを用いたスパッタ法で形成した。その他に６フッ化タングステン（ＷＦ₆）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のＷ（純度９９．９９９９％または純度９９．９９％）のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができた。
【００６９】
なお、本実施例では、第１の導電膜１０８をＴａＮ、第２の導電膜１０９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、第１の導電膜をタンタル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしてもよい。
【００７０】
次に、フォトリソグラフィ法を用いてレジストからなるマスク１１０〜１１５を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。なお、エッチング用ガスとしては、Ｃｌ₂、ＢＣｌ₃、ＳｉＣｌ₄、ＣＣｌ₄などを代表とする塩素系ガスまたはＣＦ₄、ＳＦ₆、ＮＦ₃などを代表とするフッ素系ガス、またはＯ₂を適宜用いることができる。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ₄とＣｌ₂とＯ₂とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）にも１５０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。
【００７１】
この後、レジストからなるマスク１１０〜１１５を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ₄とＣｌ₂とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ₄とＣｌ₂を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【００７２】
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°となる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層１１７〜１２２（第１の導電層１１７ａ〜１２２ａと第２の導電層１１７ｂ〜１２２ｂ）を形成する。１１６はゲート絶縁膜であり、第１の形状の導電層１１７〜１２２で覆われない領域は２０〜５０nm程度エッチングされ薄くなった領域が形成される。
【００７３】
そして、レジストからなるマスクを除去せずに第１のドーピング処理を行い、半導体層にｎ型を付与する不純物元素を添加する。（図５（Ｂ））ドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０¹³〜５×１０¹⁵atoms/cm²とし、加速電圧を６０〜１００ｋｅＶとして行う。本実施例ではドーズ量を１．５×１０¹⁵atoms/cm²とし、加速電圧を８０ｋｅＶとして行った。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。この場合、導電層１１７〜１２１がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域１２３〜１２７が形成される。第１の不純物領域１２３〜１２７には１×１０²⁰〜１×１０²¹atoms/cm³の濃度範囲でｎ型を付与する不純物元素を添加する。
【００７４】
次に、レジストからなるマスクを除去せずに図５（Ｃ）に示すように第２のエッチング処理を行う。第２のエッチング処理では第３及び第４のエッチング条件で行う。第３のエッチング条件として、同様にＩＣＰエッチング法を用い、エッチングガスにＣＦ₄とＣｌ₂とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００ＷのＲＦ電力(13.56MHz)を供給し、プラズマを生成して約６０秒程度のエッチングを行った。基板側（試料ステージ）には２０WのＲＦ（13.56MHz）電力を投入し、第１のエッチング処理に比べて低い自己バイアス電圧を印加する。ＣＦ₄とＣｌ₂を混合した第３のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。
【００７５】
この後、レジストからなるマスクを除去せずに第４のエッチング条件に変え、エッチング用ガスにＣＦ₄とＣｌ₂とＯ₂とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して約２０秒程度のエッチングを行った。基板側（試料ステージ）には２０WのＲＦ（13.56MHz）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。この第４のエッチング条件によりＷ膜をエッチングする。
【００７６】
こうして、上記第３及び第４のエッチング条件によりＷ膜を異方性エッチングし、かつ、Ｗ膜より遅いエッチング速度でＴａＮ膜を異方性エッチングして第２の形状の導電層１２９〜１３４（第１の導電層１２９ａ〜１３４ａと第２の導電層１２９ｂ〜１３４ｂ）を形成する。１２８はゲート絶縁膜であり、第２の形状の導電層１２９〜１３４で覆われない領域は、エッチングされて、約１０〜２０nm程度の膜厚にまで薄くなった。
【００７７】
Ｗ膜やＴａＮ膜に対するＣＦ₄とＣｌ₂の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することができる。ＷとＴａＮのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ₆が極端に高く、その他のＷＣｌ₅、ＴａＦ₅、ＴａＣｌ₅は同程度である。従って、ＣＦ₄とＣｌ₂の混合ガスではＷ膜及びＴａＮ膜共にエッチングされる。しかし、この混合ガスに適量のＯ₂を添加するとＣＦ₄とＯ₂が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａＮはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａＮはＷに比較して酸化されやすいので、Ｏ₂を添加することでＴａＮの表面が多少酸化される。ＴａＮの酸化物はフッ素や塩素と反応しないため、さらにＴａＮ膜のエッチング速度は低下する。従って、Ｗ膜とＴａＮ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａＮ膜よりも大きくすることが可能となる。
【００７８】
次いで、レジストからなるマスクを除去せずに図６（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶ、本実施例では９０ｋｅＶの加速電圧とし、３．５×１０¹²atoms /cm²のドーズ量で行い、図５（Ｂ）で形成された第１の不純物領域より内側の半導体層に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層１２９ｂ〜１３３ｂを不純物元素に対するマスクとして用い、第２の導電層１２９ａ〜１３３ａのテーパ―部下方における半導体層にも不純物元素が添加されるようにドーピングする。
【００７９】
なお、第２のドーピング処理の前に、レジストからなるマスクを除去してもよい。
【００８０】
こうして、第２の導電層１２９ａ〜１３３ａと重なる第３の不純物領域１４０〜１４４と、第１の不純物領域１４５〜１４９と第３の不純物領域との間の第２の不純物領域１３５〜１３９とを形成する。ｎ型を付与する不純物元素は、第２の不純物領域で１×１０¹⁷〜１×１０¹⁹atoms/cm³の濃度となるようにし、第３の不純物領域で１×１０¹⁶〜１×１０¹⁸atoms/cm³の濃度となるようにする。なお、この第３の不純物領域１４０〜１４４において、少なくとも第２の形状の導電層１２９ａ〜１３３ａと重なった部分に含まれるｎ型を付与する不純物元素の濃度変化を有している。即ち、第３の不純物領域１４０〜１４４へ添加されるリン（Ｐ）の濃度は、第２の形状の導電層と重なる領域において、該導電層の端部から内側に向かって徐々に濃度が低くなる。これはテーパー部の膜厚の差によって、半導体層に達するリン（Ｐ）の濃度が変化するためである。
【００８１】
そして、レジストからなるマスクを除去した後、新たにレジストからなるマスク１５０〜１５２を形成して図６（Ｂ）に示すように、第３のドーピング処理を行う。この第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が添加された第４の不純物領域１５３〜１５８を形成する。第２の形状の導電層１３０、１３３を不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に第４の不純物領域を形成する。本実施例では、不純物領域１５３〜１５８はジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法で形成する。この第３のドーピング処理の際には、ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク１５０〜１５２で覆われている。第１のドーピング処理及び第２のドーピング処理によって、不純物領域１５３〜１５８にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもｐ型を付与する不純物元素の濃度を２×１０²⁰〜２×１０²¹atoms/cm³となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。
【００８２】
以上までの工程でそれぞれの半導体層に不純物領域が形成される。半導体層と重なる第２の形状の導電層１２９〜１３２がゲート電極として機能する。また、１３４はソース配線、１３３は保持容量を形成するための第２の電極として機能する。
【００８３】
次いで、レジストからなるマスク１５０〜１５２を除去し、全面を覆う第１の層間絶縁膜１５９を形成する。この第１の層間絶縁膜１５９としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化シリコン膜を形成した。勿論、第１の層間絶縁膜１５９は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００８４】
次いで、図６（Ｃ）に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよく、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【００８５】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のリンを含む不純物領域１４５〜１４９、１５３、１５６にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００８６】
また、第１の層間絶縁膜１５９を形成する前に活性化処理を行っても良い。ただし、１２９〜１３４に用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが好ましい。
【００８７】
また、上記活性化処理後での画素部における上面図を図７に示す。なお、図５及び図６に対応する部分には同じ符号を用いている。図６中の鎖線Ｃ−Ｃ’は図７中の鎖線Ｃ―Ｃ’で切断した断面図に対応している。また、図６中の鎖線Ｄ−Ｄ’は図７中の鎖線Ｄ―Ｄ’で切断した断面図に対応している。
【００８８】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。本実施例では水素を約１００％の含む雰囲気中で３５０℃、１時間の熱処理を行った。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００８９】
また、窒化シリコン膜からなる層間絶縁膜中に含まれる水素を利用して熱処理（３００〜５５０℃で１〜１２時間の熱処理）を行い、半導体層を水素化する工程を行ってもよい。この場合、窒素雰囲気中で４１０℃、１時間の熱処理を行えば層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端することができる。
【００９０】
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。
【００９１】
次いで、第１の層間絶縁膜１５９上に有機絶縁物材料から成る第２の層間絶縁膜１６０を形成する。本実施例では膜厚１．６μｍのアクリル樹脂膜を形成した。次いで、ソース配線１３４に達するコンタクトホールと各不純物領域１４５、１４７、１４８、１５３、１５６に達するコンタクトホールを形成するためのパターニングを行う。
【００９２】
そして、駆動回路４０６において、第１の不純物領域または第４の不純物領域とそれぞれ電気的に接続する配線１６１〜１６６を形成する。なお、これらの配線は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。
【００９３】
また、画素部４０７においては、画素電極１６９、ゲート配線１６８、接続電極１６７を形成する。（図８）この接続電極１６７によりソース配線１３４は、画素ＴＦＴ４０４と電気的な接続が形成される。また、ゲート配線１６８は、第１の電極（第２の形状の導電層１３３）と電気的な接続が形成される。また、画素電極１６９は、画素ＴＦＴのドレイン領域と電気的な接続が形成され、さらに保持容量を形成する一方の電極として機能する半導体層と電気的な接続が形成される。また、画素電極１６９としては、ＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜等の反射性の優れた材料を用いることが望ましい。
【００９４】
以上の様にして、ｎチャネル型ＴＦＴ４０１、ｐチャネル型ＴＦＴ４０２、ｎチャネル型ＴＦＴ４０３を有する駆動回路４０６と、画素ＴＦＴ４０４、保持容量４０５とを有する画素部４０７を同一基板上に形成することができる。本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。
【００９５】
駆動回路４０６のｎチャネル型ＴＦＴ４０１はチャネル形成領域１７０、ゲート電極を形成する第２の形状の導電層１２９と重なる第３の不純物領域１４０（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２の不純物領域１３５（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域１４５を有している。ｐチャネル型ＴＦＴ４０２にはチャネル形成領域１７１、ゲート電極を形成する第２の形状の導電層１３０と重なる第４の不純物領域１５５、ゲート電極の外側に形成される第４の不純物領域１５４、ソース領域またはドレイン領域として機能する第４の不純物領域１５３を有している。ｎチャネル型ＴＦＴ４０３にはチャネル形成領域１７２、ゲート電極を形成する第２の形状の導電層１３１と重なる第３の不純物領域１４２（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２の不純物領域１３７（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域１４７を有している。
【００９６】
画素部の画素ＴＦＴ４０４にはチャネル形成領域１７３、ゲート電極を形成する第２の形状の導電層１３２と重なる第３の不純物領域１４３（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２の不純物領域１３８（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域１４８を有している。また、保持容量４０５の一方の電極として機能する半導体層１５６〜１５９には第４の不純物領域と同じ濃度で、それぞれｐ型を付与する不純物元素が添加されている。保持容量４０５は、絶縁膜（ゲート絶縁膜と同一膜）を誘電体として、第２の電極１３３と、半導体層１５６〜１５９とで形成している。
【００９７】
本実施例で作製するアクティブマトリクス基板の画素部の上面図を図９に示す。なお、図５〜図８に対応する部分には同じ符号を用いている。図９中の鎖線Ａ−Ａ’は図８中の鎖線Ａ―Ａ’で切断した断面図に対応している。また、図９中の鎖線Ｂ−Ｂ’は図８中の鎖線Ｂ―Ｂ’で切断した断面図に対応している。
【００９８】
このように、本実施例の画素構造を有するアクティブマトリクス基板は、一部がゲート電極の機能を果たす第１の電極１３２とゲート配線１６８とを異なる層に形成し、ゲート配線１６８で半導体層を遮光することを特徴としている。
【００９９】
また、本実施例の画素構造は、ブラックマトリクスを用いることなく、画素電極間の隙間が遮光されるように、画素電極の端部をソース配線と重なるように配置形成する。
【０１００】
また、本実施例の画素電極の表面を公知の方法、例えばサンドブラスト法やエッチング法等により凹凸化させて、鏡面反射を防ぎ、反射光を散乱させることによって白色度を増加させることが望ましい。
【０１０１】
上述の画素構造とすることにより大きな面積を有する画素電極を配置でき、開口率を向上させることができる。
【０１０２】
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を５枚（半導体層パターンマスク、第１配線パターンマスク（第１の電極１３２、第２の電極１３３、ソース配線１３４を含む）、ｐ型ＴＦＴのソース領域及びドレイン領域形成のパターンマスク、コンタクトホール形成のパターンマスク、第２配線パターンマスク（画素電極１６９、接続電極１６７、ゲート配線１６８を含む））とすることができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。
【０１０３】
[実施例４]
本実施例では、実施例３で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を以下に説明する。説明には図１０を用いる。
【０１０４】
まず、実施例３に従い、図８の状態のアクティブマトリクス基板を得た後、図８のアクティブマトリクス基板上に配向膜５６７を形成しラビング処理を行う。なお、本実施例では配向膜５６７を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ５７２を所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【０１０５】
次いで、対向基板５６９を用意する。実施例１に従い、対向基板５６９上に着色層５７０、５７１、平坦化膜５７３を形成する。赤色の着色層５７０と青色の着色層５７１とを一部重ねて、第２遮光部を形成する。なお、図１０では図示しないが、赤色の着色層と緑色の着色層とを一部重ねて、第１遮光部を形成する。
【０１０６】
次いで、対向電極５７６を画素部に形成し、対向基板の全面に配向膜５７４を形成し、ラビング処理を施した。
【０１０７】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール剤５６８で貼り合わせる。シール剤５６８にはフィラーが混入されていて、このフィラーと柱状スペーサ５７２によって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料を注入し、封止剤（図示せず）によって完全に封止する。液晶材料には公知の液晶材料を用いれば良い。
このようにして図１０に示すアクティブマトリクス型液晶表示装置が完成する。
【０１０８】
本実施例では、実施例３に示す基板を用いている。従って、実施例３の画素部の上面図を示す図９では、少なくともゲート配線１６８と画素電極１６９、１７７の間隙と、ゲート配線１６８と接続電極１６７の間隙と、接続電極１６７と画素電極１６９の間隙を遮光する必要がある。本実施例では、それらの遮光すべき位置に第１遮光部と第２遮光部が重なるように対向基板を素子基板と貼り合わせた。
【０１０９】
なお、図１１に完成した液晶表示装置の画素部の一部を示す簡略図を示す。図１１では、鎖線で示した画素電極１６９上に着色層（Ｂ）１２が重なるように形成されている。なお、図１１において、図１（Ａ）に対応する部分は同じ符号を用いた。また、画素電極１６９と隣り合う画素電極１７７との間は、第２遮光部１６で遮光されている。この第２遮光部１６は着色層（Ｂ）と着色層（Ｒ）とを重ねて形成されている。また、この第２遮光部１６は隣りの画素（Ｒ）の画素ＴＦＴも遮光している。また、点線で示したソース配線１３４上には着色層（Ｂ）１２の端部と着色層（Ｇ）１１の端部とが形成されている。また、第１遮光部１５は着色層（Ｇ）と着色層（Ｒ）とを重ねて形成されている。また、図１１では、ソース配線と重なる着色層（Ｂ）の端部と着色層（Ｇ）の端部とが接するようにパターニングを行った。また、同様にソース配線と重なる着色層（Ｒ）の端部と着色層（Ｇ）の端部とが接するようにパターニングを行った。
【０１１０】
このように、ブラックマスクを形成することなく、各画素間の隙間を第１遮光部１５もしくは第２遮光部１６で遮光することによって工程数の低減を可能とした。
【０１１１】
[実施例５]
実施例４を用いて得られたアクティブマトリクス型液晶表示装置（図１０）の構成を図１２の上面図を用いて説明する。なお、図１０と対応する部分には同じ符号を用いた。
【０１１２】
図１２で示す上面図は、画素部、駆動回路、ＦＰＣ（フレキシブルプリント配線板：Flexible Printed Circuit）を貼り付ける外部入力端子２０３、外部入力端子と各回路の入力部までを接続する配線２０４などが形成されたアクティブマトリクス基板２０１と、着色層などが形成された対向基板２０２とがシール材５６８を介して貼り合わされている。
【０１１３】
ゲート配線側駆動回路２０５とソース配線側駆動回路２０６の上面には対向基板側に赤色カラーフィルタまたは赤色と青色の着色層を積層させた遮光部２０７が形成されている。また、画素部４０７上の対向基板側に形成された着色層２０８は赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の各色の着色層が各画素に対応して設けられている。実際の表示に際しては、赤色（Ｒ）の着色層、緑色（Ｇ）の着色層、青色（Ｂ）の着色層の３色でカラー表示を形成するが、これら各色の着色層の配列は任意なものとする。
【０１１４】
図１３（Ａ）は、図１２で示す外部入力端子２０３のＥ−Ｅ'線に対する断面図を示している。外部入力端子はアクティブマトリクス基板側に形成され、層間容量や配線抵抗を低減し、断線による不良を防止するために画素電極と同じ層で形成される配線２０９によって層間絶縁膜２１０を介してゲート配線と同じ層で形成される配線２１１と接続する。
【０１１５】
また、外部入力端子にはベースフィルム２１２と配線２１３から成るＦＰＣが異方性導電性樹脂２１４で貼り合わされている。さらに補強板２１５で機械的強度を高めている。
【０１１６】
図１３（Ｂ）はその詳細図を示し、図１３（Ａ）で示す外部入力端子の断面図を示している。アクティブマトリクス基板側に設けられる外部入力端子が第１の電極及びソース配線と同じ層で形成される配線２１１と、画素電極と同じ層で形成される配線２０９とから形成されている。勿論、これは端子部の構成を示す一例であり、どちらか一方の配線のみで形成しても良い。例えば、第１の電極及びソース配線と同じ層で形成される配線２１１で形成する場合にはその上に形成されている層間絶縁膜を除去する必要がある。画素電極と同じ層で形成される配線２０９は、Ｔｉ膜２０９ａ、合金膜（ＡｌとＴｉとの合金膜）２０９ｂの２層構造で形成されている。ＦＰＣはベースフィルム２１２と配線２１３から形成され、この配線２１３と画素電極と同じ層で形成される配線２０９とは、熱硬化型の接着剤２１４とその中に分散している導電性粒子２１６とから成る異方性導電性接着剤で貼り合わされ、電気的な接続構造を形成している。
【０１１７】
以上のようにして作製されるアクティブマトリクス型の液晶表示装置は各種電子機器の表示部として用いることができる。
【０１１８】
[実施例６]
本実施例では実施例３とは異なるアクティブマトリクス基板の作製方法について図１４〜１６を用いて説明する。実施例３では自己整合的にｎ型を付与する不純物元素を添加して不純物領域を形成したが、本実施例ではマスク数を１枚増やしてｎチャネル型ＴＦＴのソース領域またはドレイン領域を形成することを特徴としている。
【０１１９】
なお、その他の構成については実施例３において既に述べているので、詳しい構成については実施例３を参照し、ここでは説明を省略する。
【０１２０】
まず、実施例３に従って図１（Ａ）と同じ状態を得る。図１（Ａ）に対応する図面が図１４（Ａ）であり、同一の符号を用いた。
【０１２１】
次いで、フォトリソグラフィ法を用いてレジストからなるマスク６０１〜６０７を形成し、電極及び配線を形成するための第１のエッチング処理を行う。なお、エッチング用ガスとしては、Ｃｌ₂、ＢＣｌ₃、ＳｉＣｌ₄、ＣＣｌ₄などを代表とする塩素系ガスまたはＣＦ₄、ＳＦ₆、ＮＦ₃などを代表とするフッ素系ガス、またはＯ₂を適宜用いることができる。本実施例ではＩＣＰエッチング法を用い、エッチング用ガスにＣＦ₄とＣｌ₂とを用い、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ₄とＣｌ₂を混合したエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【０１２２】
上記第１のエッチング処理により、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°となる。こうしてＷ膜及びＴａＮ膜をエッチングして、第１の形状の導電層６０８〜６１３（第１の導電層６０８ａ〜６１３ａと第２の導電層６０８ｂ〜６１３ｂ）を形成する。６１４はゲート絶縁膜であり、第１の形状の導電層６０８〜６１３で覆われない領域は２０〜５０nm程度エッチングされ薄くなった領域が形成される。（図１４（Ｂ））
【０１２３】
次いで、レジストからなるマスク６０１〜６０７を除去せずに第２のエッチング処理を行う。エッチング用ガスにＣＦ₄とＣｌ₂とＯ₂とを用い、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）には２０WのＲＦ（13.56MHz）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このエッチング条件によりＷ膜をエッチングする。
【０１２４】
上記第２のエッチング処理によりＷ膜を異方性エッチングし、かつ、第１の導電層であるＴａＮ膜がＷ膜より遅いエッチング速度でわずかにエッチングされ、第２の形状の導電層６１５〜６２０（第１の導電層６１５ａ〜６２０ａと第２の導電層６１５ｂ〜６２０ｂ）を形成する。６２１はゲート絶縁膜であり、第２の形状の導電層６１５〜６２０で覆われない領域は、エッチングされて薄くなった。
【０１２５】
次いで、第１のドーピング処理を行う。ドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。この場合、高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。例えば、加速電圧を７０〜１２０ｋｅＶとし、不純物領域（Ａ）６２２〜６２６を形成する。（図１４（Ｃ））ドーピングは、第２の形状の導電層６１５ｂ〜６１９ｂを不純物元素に対するマスクとして用い、第２の導電層６１５ａ〜６１９ａのテーパ―部下方における半導体層にも不純物元素が添加されるようにドーピングする。こうして、自己整合的に形成された不純物領域（Ａ）６２２〜６２６のうち、導電層６１５〜６１９と重なる不純物領域が６２２ａ、６２３ａ、６２４ａ、６２５ａ、６２６ａであり、導電層６１５〜６１９と重ならない不純物領域が６２２ｂ、６２３ｂ、６２４ｂ、６２５ｂ、６２６ｂである。
【０１２６】
次いで、レジストからなるマスクを除去した後、導電層６１５〜６１９をマスクとして用い、ゲート絶縁膜６２１を選択的に除去して絶縁層６２７ａ、６２７ｂ、６２７ｃを形成する。また、絶縁層６２７ａ、６２７ｂ、６２７ｃを形成すると同時に第２の形状の導電層６１５〜６１９の形成に使用したレジストマスクを除去してもよい。（図１４（Ｄ））
【０１２７】
次いで、フォトリソグラフィ法を用いてレジストからなるマスク６２８、６２９を形成した後、第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を上げて低い加速電圧の条件としてｎ型を付与する不純物元素を半導体層にドーピングする。不純物領域（Ｂ）６３０〜６３４には１×１０²⁰〜１×１０²¹atoms/cm³の濃度範囲でｎ型を付与する不純物元素を添加する。（図１５（Ａ））
【０１２８】
こうして、ｎチャネル型ＴＦＴのソース領域またはドレイン領域となる不純物領域（Ｂ）６３０、６３２、６３３を形成することができた。また、画素部において、導電層６１８と重なる不純物領域（Ａ）６２５ｂと不純物領域６３３との間には、導電層６１８と重ならない領域６３６が形成される。この領域６３６はｎチャネル型ＴＦＴのＬＤＤ領域として機能する。また、不純物領域（Ｂ）６３１、６３４に添加された不純物元素は、後のゲッタリング工程で主にチャネル形成領域となる半導体層中のニッケル濃度を低減させるために添加する。
【０１２９】
そして、実施例３と同様にレジストからなるマスク６２８、６２９を除去した後、新たにレジストからなるマスク６３７〜６３９を形成して、第３のドーピング処理を行う。（図１５（Ｂ））この第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が添加された不純物領域（Ｃ）６４０〜６４４を形成する。第２の導電層６１６、６１９を不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に不純物領域（Ｃ）を形成する。本実施例では、不純物領域（Ｃ）６４０〜６４４はジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法で形成する。また、実施例３と同様に、不純物領域（Ｃ）６４０〜６４４にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもｐ型を付与する不純物元素の濃度を２×１０²⁰〜２×１０²¹atoms/cm³となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。
【０１３０】
次いで、実施例３と同様にレジストからなるマスク６３７〜６３９を除去し、全面を覆う第１の層間絶縁膜６４５を形成する。この第１の層間絶縁膜６４５としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとしてシリコンを含む絶縁膜で形成する。
【０１３１】
次いで、図１５（Ｃ）に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよい。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【０１３２】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のリンを含む不純物領域（Ｂ）６３０〜６３４にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【０１３３】
また、第１の層間絶縁膜６３５を形成する前に活性化処理を行っても良い。ただし、導電層６１５〜６１９に用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが好ましい。
【０１３４】
以上までの工程でそれぞれの半導体層に不純物領域が形成される。半導体層と重なる第２の形状の導電層６１５〜６１８がゲート電極として機能する。また、６２０はソース配線、６１９は保持容量を形成するための第２の電極として機能する。
【０１３５】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１３６】
また、窒化シリコン膜からなる層間絶縁膜中に含まれる水素を利用して熱処理（３００〜５５０℃で１〜１２時間の熱処理）を行い、半導体層を水素化する工程を行ってもよい。この場合、窒素雰囲気中で４１０℃、１時間の熱処理を行えば層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端することができる。
【０１３７】
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。
【０１３８】
次いで、第１の層間絶縁膜６４５上に有機絶縁物材料から成る第２の層間絶縁膜６４６を形成する。次いで、ソース配線１３４に達するコンタクトホールと各不純物領域（Ｂ）及び（Ｃ）６３０、６３２、６３３、６４０、６４３に達するコンタクトホールを形成するためのパターニングを行う。
【０１３９】
そして、駆動回路において、不純物領域（Ｂ）または不純物領域（Ｃ）とそれぞれ電気的に接続する配線６４７〜６５２を形成する。なお、これらの配線は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。
【０１４０】
また、画素部においては、画素電極６５６、ゲート配線６５４、接続電極６５３を形成する。（図１６）この接続電極６５３によりソース配線６２０は、画素ＴＦＴと電気的な接続が形成される。また、ゲート配線６５４は、第１の電極（第２の形状の導電層６１８）と電気的な接続が形成される。また、画素電極６５６は、画素ＴＦＴのドレイン領域と電気的な接続が形成され、さらに保持容量を形成する一方の電極として機能する半導体層６４３と電気的な接続が形成される。
【０１４１】
以上の様にして、ｎチャネル型ＴＦＴ、ｐチャネル型ＴＦＴ、ｎチャネル型ＴＦＴを有する駆動回路と、画素ＴＦＴ、保持容量とを有する画素部を同一基板上に形成することができる。本明細書中ではこのような基板を便宜上、アクティブマトリクス基板と呼ぶ。
【０１４２】
駆動回路のｎチャネル型ＴＦＴの半導体層はチャネル形成領域、ゲート電極を形成する第２の形状の導電層６１５と重なる不純物領域（Ａ）６２２ｂ（ＧＯＬＤ領域）とソース領域またはドレイン領域として機能する不純物領域（Ｂ）６３０を有している。また、ｐチャネル型ＴＦＴの半導体層はチャネル形成領域、ゲート電極を形成する第２の形状の導電層６１６と重なる不純物領域（Ｃ）６４２、ソース領域またはドレイン領域として機能する不純物領域（Ｃ）６４０を有している。また、ｎチャネル型ＴＦＴの半導体層はチャネル形成領域、ゲート電極を形成する第２の形状の導電層６１７と重なる不純物領域（Ａ）６２４ｂ（ＧＯＬＤ領域）、ソース領域またはドレイン領域として機能する不純物領域（Ｂ）６３２を有している。
【０１４３】
画素部の画素ＴＦＴの半導体層はチャネル形成領域、ゲート電極を形成する第２の形状の導電層６１８と重なる不純物領域（Ａ）６２５ｂ（ＧＯＬＤ領域）、ゲート電極の外側に形成される不純物領域６３６（ＬＤＤ領域）とソース領域またはドレイン領域として機能する不純物領域（Ｂ）６３３を有している。また、保持容量の一方の電極として機能する半導体層６４３、６４４には不純物領域（Ｃ）と同じ濃度で、それぞれｐ型を付与する不純物元素が添加されている。保持容量は、絶縁層６２７ｃ（ゲート絶縁膜と同一膜）を誘電体として、第２の電極６１９と、半導体層６４３、６４４とで形成している。
【０１４４】
また、本実施例で作製したアクティブマトリクス基板を用いて実施例４の工程に従えば液晶表示装置が得られる。
【０１４５】
なお、本実施例は実施例１乃至５のいずれとも組み合わせることが可能である。
【０１４６】
[実施例７]
本実施例では、作製工程数を増やすことなく、表面に凸凹を有する画素電極を形成する例を示す。なお、簡略化のため、実施例３と異なる点についてのみ以下に説明する。
【０１４７】
実施例３においては、表示領域となる画素電極の下方にあたる領域には、基板上に下地膜１０１と絶縁膜１２８と第１層間絶縁膜１５９と第２層間絶縁膜１６０とが積層されているだけであったが、本実施例では、ＴＦＴを作製すると同時に図１９で示される凸部７０１、７０２を形成し、その上に形成される画素電極を凹凸化させることを特徴としている。なお、図８中の画素ＴＦＴ４０４及び保持容量４０５と図１９の画素ＴＦＴ８０１及び保持容量８０２はそれぞれ同一の製造工程で作製される。
【０１４８】
この凸部７０１、７０２は、実施例３に示した画素ＴＦＴ４０４の製造工程における半導体層、ゲート電極のパターニングの際に同時に形成する。なお、凸部の配置は、画素部８０３の表示領域となる画素電極の下方にあたる領域であれば特に限定されず、凸部の大きさ（上面から見た面積）も特に限定されないが１μｍ²〜４００μｍ²の範囲内、好ましくは２５〜１００μｍ²であればよい。なお、凸部の大きさはランダムであるほうが、より反射光を散乱させるため望ましい。
【０１４９】
このようにして、凸部７０１、７０２は、マスク数を増やすことなくマスクを変更することにより形成することができる。本実施例では実施例３で使用したマスクを変更し、図１７（Ａ）に示す２種類の四角形状の凸部７０１、７０２を表示領域に形成し、さらに配置をランダムなものとした。
【０１５０】
なお、図１８では四角形状のものを示したが、特にその形状は限定されず、径方向の断面が多角形であってもよいし、左右対称でない形状であってもよい。例えば、図１７（Ａ）〜（Ｇ）で示された形状のうち、いずれのものでもよい。また、凸部を規則的に配置しても不規則に配置してもよい。
【０１５１】
こうして形成された凸部７０１、７０２を覆う絶縁膜８０４には表面に凸凹が形成され、その上に形成される画素電極８０５も凸凹化された。この画素電極８０５の凸部の高さは０．３〜３μｍ、好ましくは０．５〜１．５μｍである。この画素電極８０５の表面に形成された凸凹によって、図１９に示すように入射光を反射する際に光を散乱させることができた。
【０１５２】
なお、絶縁膜８０４としては、無機絶縁膜や有機樹脂膜を用いることができる。この絶縁膜８０４の材料によって画素電極の凸凹の曲率を調節することも可能である。また、絶縁膜８０４として有機樹脂膜を用いる場合は、粘度が１０〜１０００ｃｐ、好ましくは４０〜２００ｃｐのものを用い、十分に凸部７０１、７０２の影響を受けて表面に凸凹が形成されるものを用いる。ただし、蒸発しにくい溶剤を用いれば、有機樹脂膜の粘度が低くても凸凹を形成することができる。
【０１５３】
次いで、本実施例では、画素電極を覆う配向膜８０６を形成し、ラビング処理を行った。
【０１５４】
次いで、実施例１に示した対向基板を用意する。図１９において、８０８は対向基板であり、実施例１に従い、対向基板８０８上に着色層８０９、８１０、平坦化膜８１１を形成する。赤色の着色層８０９と青色の着色層８１０とを一部重ねて、第２遮光部を形成する。なお、図１９では図示しないが、赤色の着色層と緑色の着色層とを一部重ねて、第１遮光部を形成する。
【０１５５】
次いで、対向電極８１２を画素部に形成し、対向基板の全面に配向膜８１３を形成し、ラビング処理を施した。
【０１５６】
また、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール剤で貼り合わせる。シール剤にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料８０７を注入し、封止剤（図示せず）によって完全に封止する。液晶材料８０７には公知の液晶材料を用いれば良い。このようにして図１９に示すアクティブマトリクス型液晶表示装置が完成する。
【０１５７】
なお、本実施例は実施例１乃至５のいずれか一の構成と自由に組み合わせることができる。
【０１５８】
[実施例８]
本実施例では、表面に凸凹を有する画素電極を形成する実施例７とは異なる他の例を示す。なお、簡略化のため、実施例７と異なる点についてのみ以下に説明する。なお、図２０において、図１９に対応する部分には同じ符号を用いた。
【０１５９】
本実施例は、図２０に示すように、高さの異なる凸部９００、９０１を形成した例である。
【０１６０】
凸部９００、９０１は、マスク数を増やすことなく実施例７のマスクを変更することにより形成することができる。図２０では、半導体層のパターニングの際、凸部９０１において半導体層を形成しないマスクを用いたため、凸部９０１の高さは凸部９００よりも半導体層の膜厚分、低くなっている。本実施例では実施例７で使用した半導体層のパターニングで使用するマスクを変更し、高さの異なる２種類の四角形状の凸部９００、９０１を表示領域となる箇所にランダムに形成した。
【０１６１】
こうすることにより、作製工程数を増やすことなく、画素電極の表面に形成される凹凸の高低差を大きくすることができ、さらに反射光を散乱させることができる。
【０１６２】
なお、本実施例は実施例１乃至５のいずれか一の構成と自由に組み合わせることができる。
【０１６３】
[実施例９]
実施例７及び実施例８ではトップゲート型のＴＦＴ作製と同時に形成される凸部を用いた画素電極の作製例を示したが、本実施例では図２１、図２２を用いて、逆スタガ型のＴＦＴ作製と同時に形成される凸部を用いた画素電極の作製例について示す。
【０１６４】
まず、第１のマスク（フォトマスク１枚目）でゲート配線１０００を形成する。この時、表示領域となる領域にゲート配線と同じ材料で金属層１００１を形成する。
【０１６５】
次いで、ゲート配線１０００及び金属層１００１を覆って、絶縁膜（ゲート絶縁膜）１００２、第１の非晶質半導体膜、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜、及び第１の導電膜を順次、積層形成する。なお、非晶質半導体膜に代えて微結晶半導体膜を用いてもよいし、ｎ型を付与する不純物元素を含む非晶質半導体膜に代えてｎ型を付与する不純物元素を含む微結晶半導体膜を用いてもよい。さらに、これらの膜はスパッタ法やプラズマＣＶＤ法を用いて複数のチャンバー内または同一チャンバー内で連続的に大気に曝すことなく形成することができる。大気に曝さないようにすることで不純物の混入を防止できる。
【０１６６】
次いで、第２のマスク（フォトマスク２枚目）で上記第１の導電膜をパターニングして第１の導電膜からなる配線（後にソース配線及び電極（ドレイン電極）となる）を形成し、上記第２の非晶質半導体膜をパターニングしてｎ型を付与する不純物元素を含む第２の非晶質半導体膜を形成し、上記第１の非晶質半導体膜をパターニングして第１の非晶質半導体膜を形成する。また、金属層１００１上にも同様にして、第１の非晶質半導体膜とｎ型を付与する不純物元素を含む第２の非晶質半導体膜と上記第１の導電膜とを残すようにパターニングする。このパターニングでは、後に形成される第２の導電膜のカバレッジを良好なものとするため、図２１に示すように端部が階段状になるようなエッチングとした。
【０１６７】
また、金属層１００１及びその上に形成される積層物（凸部）の形状は特に限定されず、径方向の断面が多角形であってもよいし、左右対称でない形状であってもよい。例えば、図１７（Ａ）〜（Ｇ）で示された形状のうち、いずれのものでもよい。また、金属層１００１及びその上に形成される積層物（凸部）を規則的に配置しても不規則に配置してもよい。また、金属層１００１及びその上に形成される積層物（凸部）の高さは０．３〜３μｍ、好ましくは０．５〜１．５μｍである。
【０１６８】
次いで、端子部において、シャドーマスクを用いてレジストマスクを形成し、端子部のパッド部分を覆っている絶縁膜１００２を選択的に除去した後、レジストマスクを除去する。また、シャドーマスクに代えてスクリーン印刷法によりレジストマスクを形成してエッチングマスクとしてもよい。
【０１６９】
その後、全面に第２の導電膜を成膜する。なお、第２の導電膜としては、反射性を有する導電膜、例えばＡｌまたはＡｇからなる材料膜を用いる。
【０１７０】
次いで、第３のマスク（フォトマスク３枚目）で上記第２の導電膜をパターニングして第２の導電膜からなる画素電極１００４を形成し、上記導電膜をパターニングしてソース配線１００３及び電極（ドレイン電極）１００９を形成し、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜をパターニングしてｎ型を付与する不純物元素を含む第２の非晶質半導体膜からなるソース領域１００８及びドレイン領域１００９を形成し、上記第１の非晶質半導体膜を一部除去して第１の非晶質半導体膜１００６を形成する。
【０１７１】
次いで、配向膜１００５を形成し、ラビング処理を行った。
【０１７２】
このような構成とすることで、画素ＴＦＴ部を作製する際、フォトリソグラフィー技術で使用するフォトマスクの数を３枚とすることができる。
【０１７３】
加えて、このような構成とすることで、金属層１００１上に形成された絶縁膜、第１の非晶質半導体膜、ｎ型を付与する不純物元素を含む第２の非晶質半導体膜、及び第１の導電膜からなる積層物（凸部）により凸凹を有し、この凸凹を覆って画素電極１００４が形成されるので、作製工程数を増やすことなく、画素電極１００４の表面に凹凸を持たせて光散乱性を図ることができる。
【０１７４】
次いで、実施例１に示した対向基板を用意する。図２１において、１０１０は対向基板であり、実施例１に従い、対向基板１０１０上に着色層１０１１、１０１２、平坦化膜１０１３を形成する。赤色の着色層１０１１と青色の着色層１０１２とを一部重ねて、第２遮光部を形成する。なお、図２１では図示しないが、赤色の着色層と緑色の着色層とを一部重ねて、第１遮光部を形成する。
【０１７５】
次いで、対向電極１０１４を画素部に形成し、対向基板の全面に配向膜１０１５を形成し、ラビング処理を施した。
【０１７６】
また、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール剤で貼り合わせる。シール剤にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料１０１６を注入し、封止剤（図示せず）によって完全に封止する。液晶材料１０１６には公知の液晶材料を用いれば良い。このようにして図２１に示すアクティブマトリクス型液晶表示装置が完成する。
【０１７７】
図２２はアクティブマトリクス基板の画素部と端子部の配置を説明する図である。基板１１１０上には画素部１１１１が設けられ、画素部にはゲート配線１１０８とソース配線１１０７が交差して形成され、これに接続するｎチャネル型ＴＦＴ１１０１が各画素に対応して設けられている。ｎチャネル型ＴＦＴ１１０１のドレイン側には画素電極１００４及び保持容量１１０２が接続し、保持容量１１０２のもう一方の端子は容量配線１１０９に接続している。ｎチャネル型ＴＦＴ１１０１と保持容量１１０２の構造は図２１で示すｎチャネル型ＴＦＴまたは保持容量と同じものとする。
【０１７８】
基板の一方の端部には、走査信号を入力する入力端子部１１０５が形成され、接続配線１１０６によってゲート配線１１０８に接続している。また、他の端部には画像信号を入力する入力端子部１１０３が形成され、接続配線１１０４によってソース配線１１０７に接続している。ゲート配線１１０８、ソース配線１１０７、容量配線１１０９は画素密度に応じて複数本設けられるものである。また、画像信号を入力する入力端子部１１１２と接続配線１１１３を設け、入力端子部１１０３と交互にソース配線と接続させても良い。入力端子部１１０３、１１０５、１１１２はそれぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。
【０１７９】
なお、本実施例は実施例１または実施例２と組み合わせることができる。
【０１８０】
[実施例１０]
本実施例では、作製工程数を増やすことなく、表面に凸凹を有する画素電極を形成する例を示す。なお、簡略化のため、実施例９と異なる点についてのみ以下に説明する。なお、図２１に対応する部分には同じ符号を用いた。
【０１８１】
本実施例は、図２３に示すように、高さの異なる凸部１２０１、１２０２を形成した例である。
【０１８２】
凸部１２０１、１２０２は、マスク数を増やすことなく実施例９のマスクを変更することにより形成することができる。図２３では、ゲート電極のパターニングの際、凸部１２０２において金属層を形成しないマスクを用いたため、凸部１２０２の高さは凸部１２０１よりも金属層の膜厚分、低くなっている。本実施例では実施例９で使用した金属層のパターニングで使用するマスクを変更し、高さの異なる２種類の凸部１２０１、１２０２を表示領域となる箇所にランダムに形成した。
【０１８３】
こうすることにより、作製工程数を増やすことなく、画素電極１２００の表面に形成される凹凸の高低差を大きくすることができ、さらに反射光を散乱させることができる。
【０１８４】
なお、本実施例は、実施例１または実施例２と組み合わせることができる。
【０１８５】
[実施例１１]
上記各実施例１乃至１０のいずれか一を実施して形成されたＴＦＴは様々な電気光学装置（アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＣディスプレイ）に用いることができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本発明を実施できる。
【０１８６】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２６及び図２７に示す。
【０１８７】
図２６（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を表示部２００３に適用することができる。
【０１８８】
図２６（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２に適用することができる。
【０１８９】
図２６（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５に適用できる。
【０１９０】
図２６（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。本発明は表示部２３０２に適用することができる。
【０１９１】
図２６（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
本発明は表示部２４０２に適用することができる。
【０１９２】
図２６（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本発明を表示部２５０２に適用することができる。
【０１９３】
図２７（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本発明を表示部２９０４に適用することができる。
【０１９４】
図２７（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３に適用することができる。
【０１９５】
図２７（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０１９６】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜１０のどのような組み合わせからなる構成を用いても実現することができる。
【０１９７】
【発明の効果】
本発明では２層の着色層からなる積層膜（Ｒ＋ＢあるいはＲ＋Ｇ）で遮光部を形成する。結果として、ブラックマトリクスを形成する工程を省略することができる。
【図面の簡単な説明】
【図１】 着色層の配置を示す上面図及び断面図。
【図２】 着色層の断面図。
【図３】 積層した着色層の反射率を示す図。
【図４】 配線と着色層の重なりを示す図。
【図５】 ＡＭ−ＬＣＤの作製工程を示す図。
【図６】 ＡＭ−ＬＣＤの作製工程を示す図。
【図７】 画素上面図を示す図。
【図８】 ＡＭ−ＬＣＤの作製工程を示す図。
【図９】 画素上面図を示す図。
【図１０】 アクティブマトリクス型液晶表示装置の断面構造図を示す図。
【図１１】 着色層の配置を示す図。
【図１２】 ＡＭ−ＬＣＤの外観を示す図。
【図１３】 ＡＭ−ＬＣＤの端子部を示す図。
【図１４】 ＡＭ−ＬＣＤの作製工程を示す図。
【図１５】 ＡＭ−ＬＣＤの作製工程を示す図。
【図１６】 ＡＭ−ＬＣＤの作製工程を示す図。
【図１７】 凸部の上面形状を示す図。
【図１８】 画素上面図を示す図。
【図１９】 アクティブマトリクス型液晶表示装置の断面構造図を示す図。
【図２０】 アクティブマトリクス型液晶表示装置の断面構造図を示す図。
【図２１】 アクティブマトリクス型液晶表示装置の断面構造図を示す図。
【図２２】 アクティブマトリクス基板の画素部と端子部の配置を説明する図。
【図２３】 アクティブマトリクス型液晶表示装置の断面構造図を示す図。
【図２４】 非単結晶珪素膜に対する吸収率を示す図。
【図２５】 着色層の単層での反射率を示す図。
【図２６】 電子機器の一例を示す図。
【図２７】 電子機器の一例を示す図。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device having a circuit formed of a thin film transistor (hereinafter referred to as TFT) and a manufacturing method thereof. For example, the present invention relates to an electro-optical device typified by a liquid crystal display panel and an electronic apparatus in which such an electro-optical device is mounted as a component.
[0002]
Note that in this specification, a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics, and an electro-optical device, a semiconductor circuit, and an electronic device are all semiconductor devices.
[0003]
[Prior art]
In recent years, a technique for forming a thin film transistor (hereinafter referred to as a TFT) using a semiconductor thin film (having a thickness of about several to several hundred nm) formed on a substrate having an insulating surface has attracted attention. TFTs are widely applied to electronic devices such as ICs and electro-optical devices, and are particularly urgently developed as switching elements for liquid crystal display devices.
[0004]
In a liquid crystal display device, in order to obtain a high-quality image, an active matrix type liquid crystal display device in which pixel electrodes are arranged in a matrix and a TFT is used as a switching element connected to each pixel electrode has attracted attention.
[0005]
Active matrix liquid crystal display devices are roughly classified into two types, a transmission type and a reflection type.
[0006]
In particular, the reflective liquid crystal display device has the advantage that it consumes less power because it does not use a backlight as compared with the transmissive liquid crystal display device, and is a direct-view display for mobile computers and video cameras. Demand for displays is increasing.
[0007]
The reflective liquid crystal display device uses the optical modulation action of liquid crystal to select the state in which incident light is reflected by the pixel electrode and output to the outside of the device and the state in which incident light is not output to the outside of the device Then, bright and dark display is performed, and an image is displayed by combining them. In general, a pixel electrode in a reflective liquid crystal display device is made of a metal material having a high light reflectance such as aluminum and is electrically connected to a switching element such as a thin film transistor (hereinafter referred to as TFT).
[0008]
Further, in the liquid crystal display device, TFTs using amorphous silicon or polysilicon as a semiconductor are arranged in a matrix, and an element substrate on which pixel electrodes, source lines, and gate lines connected to the TFTs are formed, and A liquid crystal material is sandwiched between a counter substrate having a counter electrode disposed opposite thereto. A color filter for color display is attached to the counter substrate. A polarizing plate is disposed as an optical shutter on each of the element substrate and the counter substrate to display a color image.
[0009]
This color filter has a colored layer of R (red), G (green), and B (blue) and a light shielding mask that covers only the gaps between pixels, and transmits red, green, and blue light by transmitting light. To extract. The light shielding mask is generally composed of a metal film (such as chromium) or an organic film containing a black pigment. The color filter is formed at a position corresponding to the pixel, and thereby, the color of the light extracted for each pixel can be changed. Note that the position corresponding to the pixel refers to a position that matches the pixel electrode.
[0010]
[Problems to be solved by the invention]
In a conventional liquid crystal display panel using a metal film as a light-shielding mask for a color filter, there has been a problem that a parasitic capacitance with other wiring is formed and a signal delay is likely to occur. Further, when an organic film containing a black pigment is used as a light-shielding mask for a color filter, there has been a problem that the manufacturing process increases.
[0011]
[Means for Solving the Problems]
The present invention is characterized by a pixel structure that shields light between TFTs and pixels without using a light shielding mask (black matrix). As one means for shielding light, a film in which two colored layers are laminated as a light shielding part on a counter substrate (a laminated film of a red colored layer and a blue colored layer, or a red colored layer and a green colored layer) Is formed so as to overlap with the TFT of the element substrate.
[0012]
In the present specification, the “red colored layer” is a portion that absorbs part of the light irradiated to the colored layer and extracts red light. Similarly, the “blue colored layer” is a part that absorbs part of the light irradiated to the colored layer and extracts blue light. The “green colored layer” is irradiated to the colored layer. It absorbs part of the emitted light and extracts green light.
[0013]
The configuration of the invention disclosed in this specification is as follows.
A first light-shielding portion made of a laminate of a first colored layer and a second colored layer; and a second light-shielding portion made of a laminate of the first colored layer and a third colored layer. Is an electro-optical device.
[0014]
In addition, the configuration of other inventions is as follows:
TFT,
A first light-shielding portion comprising a laminate of a first colored layer and a second colored layer;
A second light-shielding portion comprising a laminate of the first colored layer and the third colored layer;
The electro-optical device is characterized in that the first light-shielding portion and the second light-shielding portion are formed so as to overlap at least a channel formation region of the TFT.
[0015]
In addition, the configuration of other inventions is as follows:
A plurality of pixel electrodes;
A first light-shielding portion comprising a laminate of a first colored layer and a second colored layer;
A second light-shielding portion comprising a laminate of the first colored layer and the third colored layer;
The electro-optical device is characterized in that the first light-shielding portion and the second light-shielding portion are formed between an arbitrary pixel electrode and a pixel electrode adjacent to the pixel electrode.
[0016]
In each of the above-described configurations, the amount of reflected light from the first light shielding portion and the amount of reflected light from the second light shielding portion are different from each other.
[0017]
In each of the above structures, the first colored layer is red. The second colored layer is blue. The third colored layer is green.
[0018]
In each of the above structures, the third colored layer has a stripe shape.
[0019]
In each of the above-described configurations, the first light shielding part and the second light shielding part are provided on the counter substrate.
[0020]
In each of the above structures, the electro-optical device is characterized in that the pixel electrode is a reflective liquid crystal display device made of a film containing Al or Ag as a main component or a laminated film thereof.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below.
[0022]
FIG. 1 shows the configuration of the present invention. Here, a reflection type liquid crystal display device will be described as an example.
[0023]
FIG. 1A shows an example in which colored layers 11 to 13 of three colors are formed as appropriate to form the first light shielding portion 15, the second light shielding portion 16, and the pixel openings 17 to 19. Yes. In general, the colored layer is formed using a color resist made of an organic photosensitive material in which a pigment is dispersed.
[0024]
The first light shielding part 15 and the second light shielding part 16 are formed so as to shield the gap between the pixels. Accordingly, the incident light is absorbed by the first light-shielding part 15 and the second light-shielding part 16 and is recognized as almost black by the observer. Further, the first light shielding portion 15 and the second light shielding portion 16 are formed so as to overlap pixel TFTs (not shown here) of the element substrate, and serve to protect the pixel TFTs from external light.
[0025]
The first light shielding portion 15 is formed by laminating a green colored layer 11 and a red colored layer 13. The red colored layer 13 is patterned in a lattice pattern. The green colored layer 11 is patterned in the same shape (stripe shape) as before.
[0026]
The second light shielding portion 16 is formed by laminating a blue colored layer 12 and a red colored layer 13. The blue colored layer 12 is patterned into a shape that partially overlaps the adjacent red colored layer 13.
[0027]
Note that FIG. 1B illustrates a cross-sectional structure in which the first light-blocking portion and the second light-blocking portion in FIG. 1A are cut by a chain line (A1-A1 ′). As shown in FIG. 1B, a colored layer 13 is laminated so as to cover the colored layers 11 and 12 on the counter substrate 10, and the colored layer 13 is further covered with a planarizing film 14.
[0028]
Further, a laminated film of the green colored layer 11 and the red colored layer 13 (first light shielding part 15), a laminated film of the blue colored layer 12 and the red colored layer 13 (second light shielding part 16), With respect to the laminated film of the green colored layer and the blue colored layer, the respective reflectances were measured under certain measurement conditions (white light source (D65), reflective electrode (Al), viewing angle 2 °, objective lens 5 times). The measurement results are shown in Table 1.
[0029]
[Table 1]

[0030]
FIG. 3 is a graph of Table 1.
[0031]
As shown in Table 1 and FIG. 3, R + B + Al (corresponding to the second light shielding portion 16) has a reflectance of about 35% in the wavelength region of 400 to 450 nm, and functions sufficiently as a light shielding mask. R + G + Al (corresponding to the first light shielding portion 15) has a reflectance of about 50% near 570 nm, but functions sufficiently as a light shielding mask.
[0032]
FIG. 24 shows the relationship between the absorptance for the non-single-crystal silicon film 55 nm and the irradiated wavelength. As shown in FIG. 24, the non-single-crystal silicon film forming the active layer of the TFT tends to absorb light in the wavelength region of 500 nm. In the wavelength region of 500 nm, the first light-shielding part 15 and the second light-shielding part 16 can suppress the reflectance to 10% or less as shown in Table 1 and FIG. Can be prevented.
[0033]
Further, if three colored layers are stacked, the light shielding property is improved. However, since the unevenness is increased by the overlapping of the three layers, the flatness of the substrate is lost and the liquid crystal layer is disturbed. However, as long as two colored layers are stacked as in the present invention, the flatness of the substrate is hardly affected on the liquid crystal layer.
[0034]
As described above, the present invention is characterized in that the light shielding mask is formed by the laminated film (R + B or R + G) including two colored layers. As a result, the step of forming the black matrix can be omitted, and the number of steps is reduced.
[0035]
Note that the cross-sectional view illustrated in FIG. 1B is an example and is not particularly limited, and for example, the structure illustrated in FIGS. 2A to 2C may be employed. FIG. 2A shows an example in which a colored layer (R) 23 is first formed, and then a colored layer (B) 22 and a colored layer (G) 21 are stacked. FIG. G) is an example in which a colored layer (R) 33 is formed after forming 31 and then a colored layer (B) 32 is laminated. FIG. 2 (C) shows the first after forming the colored layer (B) 42. In this example, the colored layer (R) 43 is formed and then the colored layer (G) 41 is laminated.
[0036]
FIG. 4 shows the positional relationship among the wirings between the pixel electrodes, the pixel electrodes, and the coloring layers. In FIG. 4A, the end surfaces of the colored layer (B) 58 and the colored layer (R) 59 are in contact with each other above the source wiring 50 so as to shield light between the pixel electrode 51 and the pixel electrode 52. An example in which the contact surface exists on the source wiring is shown. In FIG. 4A, 53 and 55 are alignment films, 54 is a liquid crystal, 56 is a counter substrate, and 57 is a planarization film.
[0037]
Note that the structure is not limited to the example illustrated in FIG. 4A, and a structure illustrated in FIGS. 4B and 4C may be used in consideration of a shift during patterning of the colored layer. FIG. 4B shows a colored layer (R) 69 so that the end of the colored layer (B) 68 partially overlaps above the source wiring 60 so as to shield light between the pixel electrode 61 and the pixel electrode 62. It is an example which forms. In FIG. 4C, the colored layer (B) 78 and the colored layer (R) 79 are not in contact with each other above the source wiring 70 so as to shield light between the pixel electrode 71 and the pixel electrode 72. This is an example.
[0038]
In addition, the light that has passed through the pixel openings 17 to 19 is colored by the single colored layers 11 to 13 in a corresponding color and recognized by the observer. Note that FIG. 1C illustrates a cross-sectional structure in which the pixel opening in FIG. 1A is cut along a chain line (A2-A2 ′). As shown in FIG. 1C, single colored layers 11 to 13 are sequentially formed on the counter substrate 10, and further, a planarizing film 14 is formed to cover these colored layers 11 to 13. .
[0039]
In the pixel opening, as in the conventional case shown in FIG. 25, the blue colored layer shows a reflectance exceeding 90% near 450 nm. The green colored layer shows a reflectance exceeding 90% at around 530 nm. The red colored layer shows a reflectance exceeding 90% at 600 to 800 nm.
[0040]
Here, since it is an example of a reflective liquid crystal display device, the light incident on the pixel openings 17 to 19 passes through the single colored layers 11 to 13 and then passes through the liquid crystal layer and is reflected by the pixel electrode. The light passes through the liquid crystal layer and the single colored layers 11 to 13 again, and the light of each color is extracted and recognized by the observer.
[0041]
In addition, the colored layers 11 to 13 can use the simplest stripe pattern, a diagonal mosaic arrangement, a triangular mosaic arrangement, an RGBG four-pixel arrangement, or an RGBW four-pixel arrangement.
[0042]
Further, the arrangement of the colored layer of the present invention may be applied to a self-luminous display device using a white light emitting element.
[0043]
The present invention having the above-described configuration will be described in more detail with the following examples.
[0044]
【Example】
[Example 1]
Hereinafter, an embodiment of the present invention will be described by taking as an example the manufacture of a counter substrate used in an active matrix liquid crystal display device. FIG. 1 is a view schematically showing a counter substrate provided with a colored layer formed according to the present invention.
[0045]
First, a glass substrate such as barium borosilicate glass or alumino borosilicate glass represented by Corning # 7059 glass or # 1737 glass is prepared as the counter substrate 10 having translucency. In addition, a light-transmitting substrate such as a quartz substrate or a plastic substrate can be used.
[0046]
Next, an organic photosensitive material (CGY-S705C: COLOR MOSAIC manufactured by Fuji Film Olin Co., Ltd.) is applied on the counter substrate 10, and the organic photosensitive material is striped as shown in FIG. To form a green colored layer (G) 11 at a predetermined position. Here, patterning was performed with a width of 42 μm.
[0047]
Next, an organic photosensitive material (CVB-S706C: COLOR MOSAIC manufactured by Fuji Film Olin Co., Ltd.) is applied at a predetermined position, and this organic photosensitive material is patterned into the shape shown in FIG. 1A by photolithography. Thus, a blue colored layer (B) 12 is formed. The blue colored layer (B) 12 and the green colored layer (G) 11 are formed so as not to overlap each other.
[0048]
Next, an organic photosensitive material (CRY-S778: COLOR MOSAIC manufactured by Fuji Film Orin Co., Ltd.) is applied to a predetermined position, and this organic photosensitive material is formed in a lattice shape by photolithography as shown in FIG. The red colored layer (R) 13 is formed by patterning. As shown in FIGS. 1B and 1A, the red colored layer (R) 13 partially overlaps with the green colored layer (G) 11 to form a first light shielding portion 15. On the other hand, as shown in FIG. 1C, a region of the green colored layer (G) 11 that does not overlap with the red colored layer (R) 13 becomes a green pixel opening 17. Note that the first light shielding portion 15 is formed so as to overlap with a channel formation region of the TFT when bonded to the element substrate provided with the TFT.
[0049]
Further, as shown in FIGS. 1B and 1A, the red colored layer (R) 13 partially overlaps with the blue colored layer (B) 12 to form a second light shielding portion 16. On the other hand, as shown in FIG. 1C, a region of the blue colored layer (B) 12 that does not overlap with the red colored layer (R) 13 becomes a blue pixel opening 18. In this embodiment, the size of the pixel opening 18 is 126 μm × 42 μm. Note that the second light shielding portion 16 is also formed so as to overlap with the channel formation region of the TFT when bonded to the element substrate provided with the TFT.
[0050]
Further, in the red colored layer (R) 13, a region that does not overlap with the green colored layer (G) 11 and does not overlap with the blue colored layer (B) 12 is a red pixel opening 19.
[0051]
Thus, the pixel openings 17 to 19, the first light shielding part 15, and the second light shielding part 16 can be formed by three photolithography methods.
[0052]
Next, a planarizing film 14 that covers each colored layer is formed. Since a step of about 1 to 1.5 μm occurs between the region where the colored layer is a single layer and the region where the two colored layers overlap, the planarizing film 14 needs to have a thickness of 1 μm or more, preferably 2 μm And As the planarizing film 14, an organic resin material such as a light-transmitting organic material such as polyimide, acrylic, polyamide, polyimide amide, or BCB (benzocyclobutene) can be used. However, if flatness is not a problem, this flattening film need not be provided.
[0053]
In this embodiment, an organic photosensitive material is applied, and each colored layer 11 to 13 is formed by patterning into a desired shape by a photolithography method, but it goes without saying that the present invention is not particularly limited to the above manufacturing method.
[0054]
Thereafter, although not shown, a counter electrode made of a transparent conductive film is formed on the planarizing film, an alignment film for aligning the liquid crystal is formed thereon, and a rubbing treatment is performed if necessary.
[0055]
An active matrix liquid crystal display device is manufactured using the counter substrate thus obtained.
[0056]
[Example 2]
In Example 1, although the example formed in order with the green colored layer (G) 11, the blue colored layer (B) 12, and the red colored layer (R) 13 was shown, this Example is different from Example 1. An example of forming each colored layer in order will be shown below. In addition, since it is the same as Example 1 except the formation order of each colored layer, only a different point is demonstrated.
[0057]
As a first example, the structure shown in FIG. FIG. 2A shows an example in which a colored layer (R) 23 is first formed and then a colored layer (B) 22 and a colored layer (G) 21 are stacked. Note that FIG. 2A corresponds to a cross-sectional structure diagram taken along a chain line A1-A1 ′ in FIG.
[0058]
Further, as a second example, the structure shown in FIG. FIG. 2B shows an example in which a colored layer (G) 31 is first formed, a colored layer (R) 33 is formed, and then a colored layer (B) 32 is laminated. Note that FIG. 2B corresponds to a cross-sectional structure diagram taken along a chain line A1-A1 ′ in FIG.
[0059]
Further, as a third example, the structure shown in FIG. FIG. 2C shows an example in which the colored layer (B) 42 is formed first, the colored layer (R) 43 is formed, and then the colored layer (G) 41 is laminated. Note that FIG. 2C corresponds to a cross-sectional structure diagram taken along a chain line A1-A1 ′ in FIG.
[0060]
[Example 3]
In this embodiment, a method for manufacturing an element substrate (also referred to as an active matrix substrate) to be bonded to the counter substrate obtained in Embodiment 1 or Embodiment 2 will be described. Here, a method for simultaneously manufacturing a pixel portion and TFTs (n-channel TFT and p-channel TFT) of a driver circuit provided around the pixel portion on the same substrate will be described in detail.
[0061]
First, in this embodiment, a substrate 100 made of glass such as barium borosilicate glass represented by Corning # 7059 glass or # 1737 glass or aluminoborosilicate glass is used. Note that as the substrate 100, a quartz substrate, a silicon substrate, a metal substrate, or a stainless steel substrate on which an insulating film is formed may be used. Further, a plastic substrate having heat resistance that can withstand the processing temperature of this embodiment may be used.
[0062]
Next, as illustrated in FIG. 5A, a base film 101 formed of an insulating film such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film is formed over the substrate 100. Although a two-layer structure is used as the base film 101 in this embodiment, a single-layer film of the insulating film or a structure in which two or more layers are stacked may be used. As the first layer of the base film 101, a plasma CVD method is used, and SiH _Four , NH _Three And N ₂ A silicon oxynitride film 102a formed using O as a reactive gas is formed to a thickness of 10 to 200 nm (preferably 50 to 100 nm). In this embodiment, a silicon oxynitride film 102a (composition ratio Si = 32%, O = 27%, N = 24%, H = 17%) having a thickness of 50 nm is formed. Next, as the second layer of the base film 101, a plasma CVD method is used, and SiH _Four And N ₂ A silicon oxynitride film 101b formed using O as a reaction gas is stacked to a thickness of 50 to 200 nm (preferably 100 to 150 nm). In this embodiment, a silicon oxynitride film 101b (composition ratio Si = 32%, O = 59%, N = 7%, H = 2%) having a thickness of 100 nm is formed.
[0063]
Next, semiconductor layers 102 to 106 are formed over the base film. The semiconductor layers 102 to 106 are formed by forming a semiconductor film having an amorphous structure by a known means (a sputtering method, an LPCVD method, a plasma CVD method, or the like), and then performing a known crystallization process (laser crystallization method, heat A crystalline semiconductor film obtained by performing a crystallization method or a thermal crystallization method using a catalyst such as nickel) is formed by patterning into a desired shape. The semiconductor layers 102 to 106 are formed to a thickness of 25 to 80 nm (preferably 30 to 60 nm). There is no limitation on the material of the crystalline semiconductor film, but the crystalline semiconductor film is preferably formed of silicon or a silicon germanium (SiGe) alloy. In this example, a 55 nm amorphous silicon film was formed by plasma CVD, and then a solution containing nickel was held on the amorphous silicon film. This amorphous silicon film is dehydrogenated (500 ° C., 1 hour), then thermally crystallized (550 ° C., 4 hours), and then laser annealing treatment is performed to improve crystallization. Thus, a crystalline silicon film was formed. Then, semiconductor layers 102 to 106 were formed by patterning the crystalline silicon film using a photolithography method.
[0064]
Further, after forming the semiconductor layers 102 to 106, a small amount of impurity element (boron or phosphorus) may be doped in order to control the threshold value of the TFT.
[0065]
When a crystalline semiconductor film is formed by laser crystallization, a pulse oscillation type or continuous emission type excimer laser, YAG laser, YVO _Four A laser can be used. When these lasers are used, it is preferable to use a method in which laser light emitted from a laser oscillator is linearly collected by an optical system and irradiated onto a semiconductor film. Crystallization conditions are appropriately selected by the practitioner. When an excimer laser is used, the pulse oscillation frequency is 30 Hz and the laser energy density is 100 to 400 mJ / cm. ² (Typically 200-300mJ / cm ² ). When a YAG laser is used, the second harmonic is used and the pulse oscillation frequency is 1 to 10 kHz, and the laser energy density is 300 to 600 mJ / cm. ² (Typically 350-500mJ / cm ² ) Then, when the laser beam condensed linearly with a width of 100 to 1000 μm, for example 400 μm, is irradiated over the entire surface of the substrate, the superposition ratio (overlap ratio) of the linear laser light at this time is 80 to 98%. Good.
[0066]
Next, a gate insulating film 107 that covers the semiconductor layers 102 to 106 is formed. The gate insulating film 107 is formed of an insulating film containing silicon with a thickness of 40 to 150 nm by using a plasma CVD method or a sputtering method. In this embodiment, a silicon oxynitride film (composition ratio: Si = 32%, O = 59%, N = 7%, H = 2%) with a thickness of 110 nm is formed by plasma CVD. Needless to say, the gate insulating film is not limited to the silicon oxynitride film, and another insulating film containing silicon may be used as a single layer or a stacked structure.
[0067]
When a silicon oxide film is used, TEOS (Tetraethyl Orthosilicate) and O ₂ The reaction pressure is 40 Pa, the substrate temperature is 300 to 400 ° C., and the high frequency (13.56 MHz) power density is 0.5 to 0.8 W / cm. ² And can be formed by discharging. The silicon oxide film thus manufactured can obtain good characteristics as a gate insulating film by subsequent thermal annealing at 400 to 500 ° C.
[0068]
Next, a first conductive film 108 with a thickness of 20 to 100 nm and a second conductive film 109 with a thickness of 100 to 400 nm are stacked over the gate insulating film 107. In this example, a first conductive film 108 made of a TaN film with a thickness of 30 nm and a second conductive film 109 made of a W film with a thickness of 370 nm were stacked. The TaN film was formed by sputtering, and was sputtered in a nitrogen-containing atmosphere using a Ta target. The W film was formed by sputtering using a W target. In addition, tungsten hexafluoride (WF ₆ It can also be formed by a thermal CVD method using In any case, in order to use as a gate electrode, it is necessary to reduce the resistance, and the resistivity of the W film is desirably 20 μΩcm or less. The resistivity of the W film can be reduced by increasing the crystal grains. However, when there are many impurity elements such as oxygen in the W film, the crystallization is hindered and the resistance is increased. Therefore, in this embodiment, the sputtering method using a target of high purity W (purity 99.9999% or purity 99.99%) is sufficient so that impurities are not mixed from the gas phase during film formation. By forming the W film in consideration, a resistivity of 9 to 20 μΩcm could be realized.
[0069]
In this embodiment, the first conductive film 108 is TaN and the second conductive film 109 is W. However, the present invention is not particularly limited, and any of these is selected from Ta, W, Ti, Mo, Al, and Cu. You may form with an element or the alloy material or compound material which has the said element as a main component. Alternatively, a semiconductor film typified by a polycrystalline silicon film doped with an impurity element such as phosphorus may be used. The first conductive film is formed of a tantalum (Ta) film, the second conductive film is a W film, the first conductive film is formed of a tantalum nitride (TaN) film, and the second conductive film is formed. The first conductive film may be formed of a tantalum nitride (TaN) film, and the second conductive film may be a Cu film.
[0070]
Next, resist masks 110 to 115 are formed using a photolithography method, and a first etching process is performed to form electrodes and wirings. The first etching process is performed under the first and second etching conditions. As an etching gas, Cl ₂ , BCl _Three , SiCl _Four , CCl _Four Chlorine gas or CF represented by _Four , SF ₆ , NF _Three Fluorine gas such as O ₂ Can be used as appropriate. In this embodiment, an ICP (Inductively Coupled Plasma) etching method is used, and CF is used as an etching gas. _Four And Cl ₂ And O ₂ The gas flow ratio was 25/25/10 (sccm), and 500 W RF (13.56 MHz) power was applied to the coil-type electrode at a pressure of 1 Pa to generate plasma and perform etching. . 150 W RF (13.56 MHz) power is also applied to the substrate side (sample stage), and a substantially negative self-bias voltage is applied. The W film is etched under this first etching condition so that the end portion of the first conductive layer is tapered.
[0071]
Thereafter, the resist masks 110 to 115 are not removed and the second etching condition is changed, and the etching gas is changed to CF. _Four And Cl ₂ The gas flow ratio is 30/30 (sccm), and 500 W of RF (13.56 MHz) power is applied to the coil-type electrode at a pressure of 1 Pa to generate plasma and etching for about 30 seconds. Went. 20 W of RF (13.56 MHz) power is also applied to the substrate side (sample stage), and a substantially negative self-bias voltage is applied. CF _Four And Cl ₂ Under the second etching condition in which is mixed, the W film and the TaN film are etched to the same extent. Note that in order to perform etching without leaving a residue on the gate insulating film, it is preferable to increase the etching time at a rate of about 10 to 20%.
[0072]
In the first etching process, the shape of the mask made of resist is made suitable, and the end portions of the first conductive layer and the second conductive layer are tapered due to the effect of the bias voltage applied to the substrate side. It becomes. The angle of this taper portion is 15 to 45 °. Thus, the first shape conductive layers 117 to 122 (first conductive layers 117 a to 122 a and second conductive layers 117 b to 122 b) composed of the first conductive layer and the second conductive layer by the first etching treatment. Form. Reference numeral 116 denotes a gate insulating film, and a region that is not covered with the first shape conductive layers 117 to 122 is etched and thinned by about 20 to 50 nm.
[0073]
Then, a first doping process is performed without removing the resist mask, and an impurity element imparting n-type conductivity is added to the semiconductor layer. (FIG. 5B) The doping process may be performed by an ion doping method or an ion implantation method. The condition of the ion doping method is a dose of 1 × 10 ¹³ ~ 5x10 ¹⁵ atoms / cm ² The acceleration voltage is set to 60 to 100 keV. In this embodiment, the dose is 1.5 × 10 ¹⁵ atoms / cm ² The acceleration voltage was 80 keV. As an impurity element imparting n-type, an element belonging to Group 15, typically phosphorus (P) or arsenic (As), is used here, but phosphorus (P) is used. In this case, the conductive layers 117 to 121 serve as a mask for the impurity element imparting n-type, and the first impurity regions 123 to 127 are formed in a self-aligning manner. The first impurity regions 123 to 127 have 1 × 10 ²⁰ ~ 1x10 ^{twenty one} atoms / cm ^Three An impurity element imparting n-type is added in a concentration range of.
[0074]
Next, a second etching process is performed as shown in FIG. 5C without removing the resist mask. The second etching process is performed under the third and fourth etching conditions. Similarly, as the third etching condition, the ICP etching method is used, and the etching gas is CF. _Four And Cl ₂ Each gas flow ratio is 30/30 (sccm), 500 W RF power (13.56 MHz) is supplied to the coil-type electrode at a pressure of 1 Pa, plasma is generated, and etching is performed for about 60 seconds. Went. 20 W RF (13.56 MHz) power is applied to the substrate side (sample stage), and a lower self-bias voltage is applied than in the first etching process. CF _Four And Cl ₂ Under the third etching condition in which is mixed, the W film and the TaN film are etched to the same extent.
[0075]
Then, the resist mask is not removed and the etching condition is changed to the fourth etching condition. _Four And Cl ₂ And O ₂ The gas flow ratio is 25/25/10 (sccm), and 500 W of RF (13.56 MHz) power is applied to the coil-type electrode at a pressure of 1 Pa to generate plasma for about 20 seconds. Etching was performed. 20 W RF (13.56 MHz) power is applied to the substrate side (sample stage), and a lower self-bias voltage is applied than in the first etching process. The W film is etched under this fourth etching condition.
[0076]
In this way, the W film is anisotropically etched under the third and fourth etching conditions, and the TaN film is anisotropically etched at a slower etching rate than the W film to form the second shape conductive layers 129 to 134 ( First conductive layers 129a to 134a and second conductive layers 129b to 134b) are formed. Reference numeral 128 denotes a gate insulating film, and a region not covered with the second shape conductive layers 129 to 134 is etched to a thickness of about 10 to 20 nm.
[0077]
CF for W and TaN films _Four And Cl ₂ The etching reaction by the mixed gas can be estimated from the generated radicals or ion species and the vapor pressure of the reaction product. When the vapor pressures of W and TaN fluoride and chloride are compared, WF, the fluoride of W ₆ Is extremely high, other WCl _Five , TaF _Five , TaCl _Five Are comparable. Therefore, CF _Four And Cl ₂ With this mixed gas, both the W film and the TaN film are etched. However, an appropriate amount of O is added to this mixed gas. ₂ When CF is added _Four And O ₂ Reacts to CO and F, and a large amount of F radicals or F ions are generated. As a result, the etching rate of the W film having a high fluoride vapor pressure is increased. On the other hand, TaN has a relatively small increase in etching rate even when F increases. Also, since TaN is more easily oxidized than W, ON ₂ When Ta is added, the surface of TaN is somewhat oxidized. Since the TaN oxide does not react with fluorine or chlorine, the etching rate of the TaN film further decreases. Therefore, it is possible to make a difference in the etching rate between the W film and the TaN film, and the etching rate of the W film can be made larger than that of the TaN film.
[0078]
Next, a second doping process is performed as shown in FIG. 6A without removing the resist mask. In this case, an impurity element imparting n-type conductivity is doped as a condition of a high acceleration voltage by lowering the dose than in the first doping process. For example, the acceleration voltage is 70 to 120 keV, and in this embodiment, the acceleration voltage is 90 keV. ¹² atoms / cm ² Then, a new impurity region is formed in the semiconductor layer inside the first impurity region formed in FIG. 5B. Doping is performed using the second shape conductive layers 129b to 133b as masks against the impurity elements so that the impurity elements are also added to the semiconductor layers below the tapered portions of the second conductive layers 129a to 133a.
[0079]
Note that the resist mask may be removed before the second doping process.
[0080]
Thus, the third impurity regions 140 to 144 overlapping the second conductive layers 129a to 133a, and the second impurity regions 135 to 139 between the first impurity regions 145 to 149 and the third impurity region are formed. Form. The impurity element imparting n-type conductivity is 1 × 10 6 in the second impurity region. ¹⁷ ~ 1x10 ¹⁹ atoms / cm ^Three 1 × 10 in the third impurity region. ¹⁶ ~ 1x10 ¹⁸ atoms / cm ^Three So that the concentration becomes. Note that the third impurity regions 140 to 144 have a change in the concentration of the impurity element imparting n-type contained in at least a portion overlapping with the second shape conductive layers 129a to 133a. That is, the concentration of phosphorus (P) added to the third impurity regions 140 to 144 gradually decreases from the end of the conductive layer to the inside in the region overlapping with the second shape conductive layer. Become. This is because the concentration of phosphorus (P) reaching the semiconductor layer changes due to the difference in film thickness of the tapered portion.
[0081]
Then, after removing the resist mask, new resist masks 150 to 152 are formed, and a third doping process is performed as shown in FIG. 6B. By this third doping treatment, fourth impurity regions 153 to 158 to which an impurity element imparting a conductivity type opposite to the one conductivity type is added to the semiconductor layer that becomes the active layer of the p-channel TFT are formed. . Using the second shape conductive layers 130 and 133 as masks against the impurity element, an impurity element imparting p-type conductivity is added to form a fourth impurity region in a self-aligning manner. In this embodiment, the impurity regions 153 to 158 are diborane (B ₂ H ₆ ) Using an ion doping method. In the third doping process, the semiconductor layer forming the n-channel TFT is covered with masks 150 to 152 made of resist. By the first doping process and the second doping process, phosphorus is added to the impurity regions 153 to 158 at different concentrations, and the concentration of the impurity element imparting p-type in each of the regions is 2 ×. 10 ²⁰ ~ 2x10 ^{twenty one} atoms / cm ^Three By performing the doping treatment so as to become, no problem arises because it functions as the source region and drain region of the p-channel TFT.
[0082]
Through the above steps, impurity regions are formed in the respective semiconductor layers. The second shape conductive layers 129 to 132 overlapping the semiconductor layer function as gate electrodes. Reference numeral 134 functions as a source wiring, and 133 functions as a second electrode for forming a storage capacitor.
[0083]
Next, the resist masks 150 to 152 are removed, and a first interlayer insulating film 159 covering the entire surface is formed. The first interlayer insulating film 159 is formed of an insulating film containing silicon with a thickness of 100 to 200 nm by using a plasma CVD method or a sputtering method. In this embodiment, a silicon oxynitride film with a thickness of 150 nm is formed by a plasma CVD method. Needless to say, the first interlayer insulating film 159 is not limited to the silicon oxynitride film, and another insulating film containing silicon may be used as a single layer or a stacked structure.
[0084]
Next, as shown in FIG. 6C, a step of activating the impurity element added to each semiconductor layer is performed. This activation process is performed by a thermal annealing method using a furnace annealing furnace. As the thermal annealing method, it may be performed at 400 to 700 ° C., typically 500 to 550 ° C. in a nitrogen atmosphere having an oxygen concentration of 1 ppm or less, preferably 0.1 ppm or less. The activation treatment was performed by heat treatment. In addition to the thermal annealing method, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied.
[0085]
In this embodiment, simultaneously with the activation treatment, nickel used as a catalyst during crystallization is gettered to impurity regions 145 to 149, 153, and 156 containing high-concentration phosphorus, and mainly channel forming regions. The nickel concentration in the semiconductor layer is reduced. A TFT having a channel formation region manufactured in this manner has a low off-current value and good crystallinity, so that high field-effect mobility can be obtained and good characteristics can be achieved.
[0086]
Further, an activation process may be performed before the first interlayer insulating film 159 is formed. However, when the wiring material used for 129 to 134 is weak against heat, an interlayer insulating film (insulating film containing silicon as a main component, for example, a silicon nitride film) is formed to protect the wiring and the like as in this embodiment. After that, it is preferable to perform an activation treatment.
[0087]
FIG. 7 is a top view of the pixel portion after the activation process. In addition, the same code | symbol is used for the part corresponding to FIG.5 and FIG.6. A chain line CC ′ in FIG. 6 corresponds to a cross-sectional view taken along the chain line CC ′ in FIG. Further, a chain line DD ′ in FIG. 6 corresponds to a cross-sectional view taken along the chain line DD ′ in FIG.
[0088]
Furthermore, a heat treatment is performed at 300 to 550 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen to perform a step of hydrogenating the semiconductor layer. In this embodiment, heat treatment was performed at 350 ° C. for 1 hour in an atmosphere containing about 100% hydrogen. This step is a step of terminating dangling bonds in the semiconductor layer with thermally excited hydrogen. As another means of hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) may be performed.
[0089]
Alternatively, the semiconductor layer may be hydrogenated by performing heat treatment (heat treatment at 300 to 550 ° C. for 1 to 12 hours) using hydrogen contained in an interlayer insulating film formed of a silicon nitride film. In this case, if heat treatment is performed at 410 ° C. for 1 hour in a nitrogen atmosphere, dangling bonds in the semiconductor layer can be terminated by hydrogen contained in the interlayer insulating film.
[0090]
In the case where a laser annealing method is used as the activation treatment, it is desirable to irradiate a laser beam such as an excimer laser or a YAG laser after performing the hydrogenation.
[0091]
Next, a second interlayer insulating film 160 made of an organic insulating material is formed on the first interlayer insulating film 159. In this embodiment, an acrylic resin film having a thickness of 1.6 μm is formed. Next, patterning is performed to form contact holes that reach the source wiring 134 and contact holes that reach the impurity regions 145, 147, 148, 153, and 156.
[0092]
In the driver circuit 406, wirings 161 to 166 that are electrically connected to the first impurity region or the fourth impurity region are formed. Note that these wirings are formed by patterning a laminated film of a Ti film having a thickness of 50 nm and an alloy film (alloy film of Al and Ti) having a thickness of 500 nm.
[0093]
In the pixel portion 407, a pixel electrode 169, a gate wiring 168, and a connection electrode 167 are formed. (FIG. 8) With this connection electrode 167, the source wiring 134 is electrically connected to the pixel TFT 404. In addition, the gate wiring 168 is electrically connected to the first electrode (second-shaped conductive layer 133). In addition, the pixel electrode 169 is electrically connected to a drain region of the pixel TFT, and is further electrically connected to a semiconductor layer functioning as one electrode forming a storage capacitor. Further, as the pixel electrode 169, it is preferable to use a material having excellent reflectivity such as a film containing Al or Ag as a main component or a laminated film thereof.
[0094]
As described above, the driver circuit 406 including the n-channel TFT 401, the p-channel TFT 402, and the n-channel TFT 403, and the pixel portion 407 including the pixel TFT 404 and the storage capacitor 405 can be formed over the same substrate. In this specification, such a substrate is referred to as an active matrix substrate for convenience.
[0095]
The n-channel TFT 401 of the driver circuit 406 includes a channel formation region 170, a third impurity region 140 (GOLD region) overlapping the second shape conductive layer 129 forming the gate electrode, and a second impurity region formed outside the gate electrode. Impurity region 135 (LDD region) and a first impurity region 145 functioning as a source region or a drain region. The p-channel TFT 402 includes a channel formation region 171, a fourth impurity region 155 that overlaps with the second shape conductive layer 130 that forms a gate electrode, a fourth impurity region 154 that is formed outside the gate electrode, and a source region Alternatively, the fourth impurity region 153 which functions as a drain region is provided. The n-channel TFT 403 includes a channel formation region 172, a third impurity region 142 (GOLD region) overlapping with the second shape conductive layer 131 forming the gate electrode, and a second impurity region formed outside the gate electrode. 137 (LDD region) and a first impurity region 147 functioning as a source region or a drain region.
[0096]
The pixel TFT 404 in the pixel portion includes a channel formation region 173, a third impurity region 143 (GOLD region) overlapping the second shape conductive layer 132 forming the gate electrode, and a second impurity formed outside the gate electrode. A region 138 (LDD region) and a first impurity region 148 functioning as a source region or a drain region are provided. Further, an impurity element imparting p-type conductivity is added to each of the semiconductor layers 156 to 159 functioning as one electrode of the storage capacitor 405 at the same concentration as that of the fourth impurity region. The storage capacitor 405 is formed of the second electrode 133 and the semiconductor layers 156 to 159 using an insulating film (the same film as the gate insulating film) as a dielectric.
[0097]
A top view of the pixel portion of the active matrix substrate manufactured in this embodiment is shown in FIG. In addition, the same code | symbol is used for the part corresponding to FIGS. A chain line AA ′ in FIG. 9 corresponds to a cross-sectional view taken along the chain line AA ′ in FIG. Further, a chain line BB ′ in FIG. 9 corresponds to a cross-sectional view taken along the chain line BB ′ in FIG.
[0098]
As described above, in the active matrix substrate having the pixel structure of this embodiment, the first electrode 132 that partially functions as the gate electrode and the gate wiring 168 are formed in different layers, and the gate wiring 168 forms a semiconductor layer. It is characterized by light shielding.
[0099]
In the pixel structure of this embodiment, the end of the pixel electrode overlaps with the source wiring so that the gap between the pixel electrodes is shielded from light without using a black matrix.
[0100]
In addition, it is desirable to increase the whiteness by making the surface of the pixel electrode of this embodiment uneven by a known method such as a sand blasting method or an etching method to prevent specular reflection and scattering the reflected light.
[0101]
With the above pixel structure, a pixel electrode having a large area can be arranged, and the aperture ratio can be improved.
[0102]
Further, according to the steps shown in this embodiment, the number of photomasks necessary for manufacturing the active matrix substrate is five (semiconductor layer pattern mask, first wiring pattern mask (first electrode 132, second electrode 133). , Source wiring 134), p-type TFT source and drain region formation pattern mask, contact hole formation pattern mask, second wiring pattern mask (including pixel electrode 169, connection electrode 167, and gate wiring 168)) It can be. As a result, the process can be shortened, and the manufacturing cost can be reduced and the yield can be improved.
[0103]
[Example 4]
In this embodiment, a process of manufacturing an active matrix liquid crystal display device from the active matrix substrate manufactured in Embodiment 3 will be described below. FIG. 10 is used for the description.
[0104]
First, after obtaining the active matrix substrate in the state of FIG. 8 according to Example 3, an alignment film 567 is formed on the active matrix substrate of FIG. 8 and a rubbing process is performed. In this embodiment, before forming the alignment film 567, an organic resin film such as an acrylic resin film is patterned to form columnar spacers 572 for maintaining a substrate interval at a desired position. Further, instead of the columnar spacers, spherical spacers may be scattered over the entire surface of the substrate.
[0105]
Next, a counter substrate 569 is prepared. In accordance with Embodiment 1, colored layers 570 and 571 and a planarizing film 573 are formed over the counter substrate 569. The red colored layer 570 and the blue colored layer 571 are partially overlapped to form the second light shielding portion. Although not shown in FIG. 10, the first light-shielding portion is formed by partially overlapping the red colored layer and the green colored layer.
[0106]
Next, a counter electrode 576 was formed in the pixel portion, an alignment film 574 was formed on the entire surface of the counter substrate, and a rubbing process was performed.
[0107]
Then, the active matrix substrate on which the pixel portion and the driver circuit are formed and the counter substrate are bonded together with a sealant 568. A filler is mixed in the sealant 568, and two substrates are bonded to each other with a uniform interval by the filler and the columnar spacer 572. Thereafter, a liquid crystal material is injected between both substrates and completely sealed with a sealant (not shown). A known liquid crystal material may be used as the liquid crystal material.
In this way, the active matrix liquid crystal display device shown in FIG. 10 is completed.
[0108]
In this embodiment, the substrate shown in Embodiment 3 is used. Therefore, in FIG. 9 showing a top view of the pixel portion of the third embodiment, at least the gap between the gate wiring 168 and the pixel electrodes 169 and 177, the gap between the gate wiring 168 and the connection electrode 167, and the connection electrode 167 and the pixel electrode 169. It is necessary to shield the gap. In this example, the counter substrate was bonded to the element substrate so that the first light-shielding portion and the second light-shielding portion overlap each other at the position where light should be shielded.
[0109]
FIG. 11 is a simplified diagram showing a part of a pixel portion of the completed liquid crystal display device. In FIG. 11, the colored layer (B) 12 is formed so as to overlap with the pixel electrode 169 indicated by a chain line. Note that in FIG. 11, the same reference numerals are used for portions corresponding to those in FIG. Further, the second light shielding unit 16 shields light between the pixel electrode 169 and the adjacent pixel electrode 177. The second light shielding portion 16 is formed by overlapping the colored layer (B) and the colored layer (R). The second light shielding unit 16 also shields the pixel TFT of the adjacent pixel (R). Further, an end portion of the colored layer (B) 12 and an end portion of the colored layer (G) 11 are formed on the source wiring 134 indicated by a dotted line. Moreover, the 1st light-shielding part 15 overlaps and forms the colored layer (G) and the colored layer (R). In FIG. 11, patterning is performed so that the end of the colored layer (B) overlapping the source wiring is in contact with the end of the colored layer (G). Similarly, patterning was performed so that the end of the colored layer (R) overlapping the source wiring and the end of the colored layer (G) were in contact with each other.
[0110]
In this way, the number of steps can be reduced by shielding the gaps between the pixels with the first light shielding part 15 or the second light shielding part 16 without forming a black mask.
[0111]
[Example 5]
The structure of the active matrix liquid crystal display device (FIG. 10) obtained using Example 4 will be described with reference to the top view of FIG. In addition, the same code | symbol was used for the part corresponding to FIG.
[0112]
The top view shown in FIG. 12 includes a pixel portion, a drive circuit, an external input terminal 203 to which an FPC (Flexible Printed Circuit Board: Flexible Printed Circuit) is attached, a wiring 204 that connects the external input terminal to the input portion of each circuit, and the like. The formed active matrix substrate 201 and the counter substrate 202 on which a colored layer or the like is formed are attached to each other with a sealant 568 interposed therebetween.
[0113]
On the upper surface of the gate wiring side driving circuit 205 and the source wiring side driving circuit 206, a light shielding portion 207 in which a red color filter or red and blue colored layers are laminated is formed on the counter substrate side. In addition, the colored layer 208 formed on the counter substrate side over the pixel portion 407 is provided with a colored layer of each color of red (R), green (G), and blue (B) corresponding to each pixel. In actual display, a color display is formed with three colors of a red (R) colored layer, a green (G) colored layer, and a blue (B) colored layer. The arrangement of the colored layers of these colors is arbitrary. Shall.
[0114]
FIG. 13A shows a cross-sectional view of the external input terminal 203 shown in FIG. The external input terminal is formed on the active matrix substrate side, and the gate wiring through the interlayer insulating film 210 is formed by the wiring 209 formed in the same layer as the pixel electrode in order to reduce interlayer capacitance and wiring resistance and prevent defects due to disconnection. Are connected to a wiring 211 formed in the same layer.
[0115]
Further, an FPC composed of a base film 212 and a wiring 213 is bonded to the external input terminal with an anisotropic conductive resin 214. Further, the mechanical strength is increased by the reinforcing plate 215.
[0116]
FIG. 13B shows a detailed view thereof, and shows a cross-sectional view of the external input terminal shown in FIG. An external input terminal provided on the active matrix substrate side is formed of a wiring 211 formed in the same layer as the first electrode and the source wiring, and a wiring 209 formed in the same layer as the pixel electrode. Of course, this is only an example of the configuration of the terminal portion, and it may be formed with only one of the wirings. For example, in the case where the wiring 211 is formed using the same layer as the first electrode and the source wiring, it is necessary to remove the interlayer insulating film formed thereover. The wiring 209 formed of the same layer as the pixel electrode has a two-layer structure of a Ti film 209a and an alloy film (Al / Ti alloy film) 209b. The FPC is formed of a base film 212 and a wiring 213. The wiring 209 and the wiring 209 formed in the same layer as the pixel electrode include a thermosetting adhesive 214 and conductive particles 216 dispersed therein. Are bonded together with an anisotropic conductive adhesive consisting of: to form an electrical connection structure.
[0117]
The active matrix liquid crystal display device manufactured as described above can be used as a display portion of various electronic devices.
[0118]
[Example 6]
In this embodiment, a method for manufacturing an active matrix substrate different from that in Embodiment 3 will be described with reference to FIGS. In Example 3, the impurity region is formed by adding an impurity element imparting n-type in a self-aligning manner. In this example, the number of masks is increased by one to form the source region or drain region of the n-channel TFT. It is characterized by that.
[0119]
Since the other configuration has already been described in the third embodiment, the detailed configuration is referred to the third embodiment and the description thereof is omitted here.
[0120]
First, the same state as in FIG. FIG. 14A is a drawing corresponding to FIG. 1A, and the same reference numerals are used.
[0121]
Next, resist masks 601 to 607 are formed by photolithography, and a first etching process for forming electrodes and wirings is performed. As an etching gas, Cl ₂ , BCl _Three , SiCl _Four , CCl _Four Chlorine gas or CF represented by _Four , SF ₆ , NF _Three Fluorine gas such as O ₂ Can be used as appropriate. In this embodiment, the ICP etching method is used, and the etching gas is CF. _Four And Cl ₂ Etching was performed by generating 500 W of RF (13.56 MHz) power to the coil-type electrode at a pressure of 1 Pa to generate plasma. 20 W of RF (13.56 MHz) power is also applied to the substrate side (sample stage), and a substantially negative self-bias voltage is applied. CF _Four And Cl ₂ Under the etching conditions in which is mixed, both the W film and the TaN film are etched to the same extent. Note that in order to perform etching without leaving a residue on the gate insulating film, it is preferable to increase the etching time at a rate of about 10 to 20%.
[0122]
By the first etching process, the ends of the first conductive layer and the second conductive layer are tapered due to the effect of the bias voltage applied to the substrate side. The angle of this taper portion is 15 to 45 °. Thus, the W film and the TaN film are etched to form first shape conductive layers 608 to 613 (first conductive layers 608a to 613a and second conductive layers 608b to 613b). Reference numeral 614 denotes a gate insulating film, and a region not covered with the first shape conductive layers 608 to 613 is etched by about 20 to 50 nm to form a thinned region. (Fig. 14B)
[0123]
Next, a second etching process is performed without removing the resist masks 601 to 607. CF as etching gas _Four And Cl ₂ And O ₂ Etching was performed by generating 500 W of RF (13.56 MHz) power to the coil-type electrode at a pressure of 1 Pa to generate plasma. 20 W RF (13.56 MHz) power is applied to the substrate side (sample stage), and a lower self-bias voltage is applied than in the first etching process. The W film is etched under these etching conditions.
[0124]
The W film is anisotropically etched by the second etching process, and the TaN film as the first conductive layer is slightly etched at a slower etching rate than the W film, so that the second shape conductive layers 615 to 620 are formed. (First conductive layers 615a to 620a and second conductive layers 615b to 620b) are formed. Reference numeral 621 denotes a gate insulating film, and a region not covered with the second shape conductive layers 615 to 620 is etched and thinned.
[0125]
Next, a first doping process is performed. The doping process may be performed by ion doping or ion implantation. In this case, an impurity element imparting n-type is doped as a high acceleration voltage condition. As an impurity element imparting n-type, an element belonging to Group 15, typically phosphorus (P) or arsenic (As), is used here, but phosphorus (P) is used. For example, the acceleration voltage is set to 70 to 120 keV, and the impurity regions (A) 622 to 626 are formed. (FIG. 14C) Doping uses the second shape conductive layers 615b to 619b as masks against the impurity element, and the impurity element is also added to the semiconductor layer below the tapered portion of the second conductive layers 615a to 619a. Doping as is done. Thus, among the impurity regions (A) 622 to 626 formed in a self-aligned manner, the impurity regions overlapping with the conductive layers 615 to 619 are 622a, 623a, 624a, 625a, and 626a, and do not overlap with the conductive layers 615 to 619. The impurity regions are 622b, 623b, 624b, 625b, and 626b.
[0126]
Next, after removing the resist mask, the gate insulating film 621 is selectively removed using the conductive layers 615 to 619 as masks to form insulating layers 627a, 627b, and 627c. Alternatively, the resist mask used for forming the second shape conductive layers 615 to 619 may be removed simultaneously with the formation of the insulating layers 627a, 627b, and 627c. (Fig. 14D)
[0127]
Next, resist masks 628 and 629 are formed by photolithography, and then a second doping process is performed. In this case, the semiconductor layer is doped with an impurity element imparting n-type as a condition of a low acceleration voltage by raising the dose amount compared to the first doping treatment. Impurity regions (B) 630 to 634 have 1 × 10 ²⁰ ~ 1x10 ^{twenty one} atoms / cm ^Three An impurity element imparting n-type is added in a concentration range of. (Fig. 15 (A))
[0128]
In this manner, impurity regions (B) 630, 632, and 633 that become the source region or drain region of the n-channel TFT can be formed. In the pixel portion, a region 636 that does not overlap with the conductive layer 618 is formed between the impurity region (A) 625 b that overlaps with the conductive layer 618 and the impurity region 633. This region 636 functions as an LDD region of the n-channel TFT. Further, the impurity element added to the impurity regions (B) 631 and 634 is added in order to reduce the nickel concentration in the semiconductor layer which mainly becomes a channel formation region in a later gettering step.
[0129]
Then, after removing the resist masks 628 and 629 as in the third embodiment, new resist masks 637 to 639 are formed, and a third doping process is performed. (FIG. 15B) By this third doping treatment, an impurity region (C) in which an impurity element imparting a conductivity type opposite to the one conductivity type is added to a semiconductor layer which becomes an active layer of a p-channel TFT. ) 640-644 are formed. The second conductive layers 616 and 619 are used as masks against the impurity element, and an impurity element imparting p-type is added to form an impurity region (C) in a self-aligning manner. In this embodiment, the impurity regions (C) 640 to 644 are diborane (B ₂ H ₆ ) Using an ion doping method. Similarly to Example 3, phosphorus is added to the impurity regions (C) 640 to 644 at different concentrations. In any of these regions, the concentration of the impurity element imparting p-type is 2 × 10. ²⁰ ~ 2x10 ^{twenty one} atoms / cm ^Three By performing the doping treatment so as to become, no problem arises because it functions as the source region and drain region of the p-channel TFT.
[0130]
Next, the resist masks 637 to 639 are removed as in the third embodiment, and a first interlayer insulating film 645 covering the entire surface is formed. The first interlayer insulating film 645 is formed of an insulating film containing silicon with a thickness of 100 to 200 nm using a plasma CVD method or a sputtering method.
[0131]
Next, as shown in FIG. 15C, a step of activating the impurity element added to each semiconductor layer is performed. This activation process is performed by a thermal annealing method using a furnace annealing furnace. The thermal annealing method may be performed at 400 to 700 ° C., typically 500 to 550 ° C. in a nitrogen atmosphere. In addition to the thermal annealing method, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied.
[0132]
In this embodiment, simultaneously with the activation treatment, nickel used as a catalyst during crystallization is gettered to the impurity regions (B) 630 to 634 containing high concentration phosphorus, and mainly the channel formation region. The nickel concentration in the resulting semiconductor layer is reduced. A TFT having a channel formation region manufactured in this manner has a low off-current value and good crystallinity, so that high field-effect mobility can be obtained and good characteristics can be achieved.
[0133]
Further, an activation process may be performed before the first interlayer insulating film 635 is formed. However, when the wiring material used for the conductive layers 615 to 619 is weak against heat, an interlayer insulating film (an insulating film containing silicon as a main component, for example, a silicon nitride film) is used to protect the wiring and the like as in this embodiment. It is preferable to carry out an activation treatment after forming.
[0134]
Through the above steps, impurity regions are formed in the respective semiconductor layers. The second shape conductive layers 615 to 618 overlapping with the semiconductor layer function as gate electrodes. Reference numeral 620 functions as a source wiring, and 619 functions as a second electrode for forming a storage capacitor.
[0135]
Furthermore, a heat treatment is performed at 300 to 550 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen to perform a step of hydrogenating the semiconductor layer. This step is a step of terminating dangling bonds in the semiconductor layer with thermally excited hydrogen. As another means of hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) may be performed.
[0136]
Alternatively, the semiconductor layer may be hydrogenated by performing heat treatment (heat treatment at 300 to 550 ° C. for 1 to 12 hours) using hydrogen contained in an interlayer insulating film formed of a silicon nitride film. In this case, if heat treatment is performed at 410 ° C. for 1 hour in a nitrogen atmosphere, dangling bonds in the semiconductor layer can be terminated by hydrogen contained in the interlayer insulating film.
[0137]
In the case where a laser annealing method is used as the activation treatment, it is desirable to irradiate a laser beam such as an excimer laser or a YAG laser after performing the hydrogenation.
[0138]
Next, a second interlayer insulating film 646 made of an organic insulating material is formed on the first interlayer insulating film 645. Next, patterning is performed to form a contact hole reaching the source wiring 134 and contact holes reaching the impurity regions (B) and (C) 630, 632, 633, 640, and 643.
[0139]
Then, wirings 647 to 652 that are electrically connected to the impurity region (B) or the impurity region (C), respectively, are formed in the driver circuit. Note that these wirings are formed by patterning a laminated film of a Ti film having a thickness of 50 nm and an alloy film (alloy film of Al and Ti) having a thickness of 500 nm.
[0140]
In the pixel portion, a pixel electrode 656, a gate wiring 654, and a connection electrode 653 are formed. (FIG. 16) With this connection electrode 653, the source wiring 620 is electrically connected to the pixel TFT. The gate wiring 654 is electrically connected to the first electrode (second-shaped conductive layer 618). In addition, the pixel electrode 656 is electrically connected to the drain region of the pixel TFT and further electrically connected to the semiconductor layer 643 functioning as one electrode forming the storage capacitor.
[0141]
As described above, a driver circuit including an n-channel TFT, a p-channel TFT, and an n-channel TFT, a pixel portion including a pixel TFT and a storage capacitor can be formed over the same substrate. In this specification, such a substrate is referred to as an active matrix substrate for convenience.
[0142]
The semiconductor layer of the n-channel TFT of the driver circuit includes a channel formation region, an impurity region (A) 622b (GOLD region) that overlaps with the second shape conductive layer 615 forming the gate electrode, and an impurity that functions as a source region or a drain region. A region (B) 630 is included. The semiconductor layer of the p-channel TFT includes a channel formation region, an impurity region (C) 642 that overlaps with the second shape conductive layer 616 forming the gate electrode, and an impurity region (C) 640 that functions as a source region or a drain region. have. The semiconductor layer of the n-channel TFT includes a channel formation region, an impurity region (A) 624b (GOLD region) that overlaps with the second shape conductive layer 617 forming the gate electrode, and an impurity region that functions as a source region or a drain region. (B) 632 is included.
[0143]
The semiconductor layer of the pixel TFT in the pixel portion includes a channel formation region, an impurity region (A) 625b (GOLD region) overlapping with the second shape conductive layer 618 forming the gate electrode, and an impurity region 636 formed outside the gate electrode. (LDD region) and an impurity region (B) 633 which functions as a source region or a drain region. In addition, an impurity element imparting p-type conductivity is added to each of the semiconductor layers 643 and 644 functioning as one electrode of the storage capacitor at the same concentration as the impurity region (C). The storage capacitor is formed using the second electrode 619 and the semiconductor layers 643 and 644 using the insulating layer 627c (the same film as the gate insulating film) as a dielectric.
[0144]
A liquid crystal display device can be obtained by following the steps of Example 4 using the active matrix substrate manufactured in this example.
[0145]
Note that this embodiment can be combined with any of Embodiments 1 to 5.
[0146]
[Example 7]
In this embodiment, an example in which a pixel electrode having unevenness on the surface is formed without increasing the number of manufacturing steps. For simplification, only differences from the third embodiment will be described below.
[0147]
In the third embodiment, the base film 101, the insulating film 128, the first interlayer insulating film 159, and the second interlayer insulating film 160 are merely stacked on the substrate in the region below the pixel electrode that becomes the display region. However, the present embodiment is characterized in that the convex portions 701 and 702 shown in FIG. 19 are formed at the same time as the TFT is manufactured, and the pixel electrodes formed thereon are made uneven. Note that the pixel TFT 404 and the storage capacitor 405 in FIG. 8 and the pixel TFT 801 and the storage capacitor 802 in FIG. 19 are manufactured in the same manufacturing process.
[0148]
The convex portions 701 and 702 are formed simultaneously with patterning of the semiconductor layer and the gate electrode in the manufacturing process of the pixel TFT 404 shown in the third embodiment. Note that the arrangement of the convex portions is not particularly limited as long as it is a region below the pixel electrode which is the display region of the pixel portion 803, and the size of the convex portion (area viewed from the top surface) is not particularly limited, but is 1 μm. ² ~ 400μm ² Within the range, preferably 25-100 μm ² If it is. Note that it is desirable that the size of the convex portion is random because scattered light is scattered more.
[0149]
Thus, the convex portions 701 and 702 can be formed by changing the mask without increasing the number of masks. In this example, the mask used in Example 3 was changed, two types of square-shaped convex portions 701 and 702 shown in FIG. 17A were formed in the display region, and the arrangement was random.
[0150]
Although a rectangular shape is shown in FIG. 18, the shape is not particularly limited, and the radial cross section may be a polygon or a shape that is not symmetrical. For example, any of the shapes shown in FIGS. 17A to 17G may be used. Moreover, you may arrange | position a convex part regularly or irregularly.
[0151]
The insulating film 804 covering the convex portions 701 and 702 formed in this manner has irregularities formed on the surface, and the pixel electrode 805 formed thereon is also irregular. The height of the convex portion of the pixel electrode 805 is 0.3 to 3 μm, preferably 0.5 to 1.5 μm. The unevenness formed on the surface of the pixel electrode 805 was able to scatter light when reflecting incident light as shown in FIG.
[0152]
Note that as the insulating film 804, an inorganic insulating film or an organic resin film can be used. The curvature of the unevenness of the pixel electrode can be adjusted by the material of the insulating film 804. In addition, when an organic resin film is used as the insulating film 804, a film having a viscosity of 10 to 1000 cp, preferably 40 to 200 cp is used, and the surface is sufficiently affected by the projections 701 and 702 to be uneven. Is used. However, if a solvent that hardly evaporates is used, irregularities can be formed even if the viscosity of the organic resin film is low.
[0153]
Next, in this example, an alignment film 806 that covers the pixel electrode was formed, and a rubbing process was performed.
[0154]
Next, the counter substrate shown in Example 1 is prepared. In FIG. 19, reference numeral 808 denotes a counter substrate, and colored layers 809 and 810 and a planarizing film 811 are formed on the counter substrate 808 in accordance with the first embodiment. The red colored layer 809 and the blue colored layer 810 are partially overlapped to form the second light shielding portion. Although not shown in FIG. 19, the first light-shielding portion is formed by partially overlapping the red colored layer and the green colored layer.
[0155]
Next, a counter electrode 812 was formed in the pixel portion, an alignment film 813 was formed on the entire surface of the counter substrate, and a rubbing process was performed.
[0156]
In addition, the active matrix substrate on which the pixel portion and the driving circuit are formed and the counter substrate are bonded together with a sealant. A filler is mixed in the sealing agent, and two substrates are bonded to each other with a uniform interval by the filler and the columnar spacer. Thereafter, a liquid crystal material 807 is injected between both the substrates and completely sealed with a sealant (not shown). A known liquid crystal material may be used for the liquid crystal material 807. In this way, the active matrix liquid crystal display device shown in FIG. 19 is completed.
[0157]
Note that this embodiment can be freely combined with any one of Embodiments 1 to 5.
[0158]
[Example 8]
In the present embodiment, another example different from the seventh embodiment in which the pixel electrode having unevenness on the surface is formed will be described. For simplification, only differences from the seventh embodiment will be described below. In FIG. 20, the same reference numerals are used for portions corresponding to FIG.
[0159]
In this embodiment, as shown in FIG. 20, convex portions 900 and 901 having different heights are formed.
[0160]
The convex portions 900 and 901 can be formed by changing the mask of Example 7 without increasing the number of masks. In FIG. 20, when the semiconductor layer is patterned, a mask that does not form a semiconductor layer is used for the convex portion 901, so that the height of the convex portion 901 is lower than the convex portion 900 by the film thickness of the semiconductor layer. In this example, the mask used for patterning the semiconductor layer used in Example 7 was changed, and two types of quadrangular convex portions 900 and 901 having different heights were randomly formed at locations to be display regions.
[0161]
By doing so, the height difference of the unevenness formed on the surface of the pixel electrode can be increased without increasing the number of manufacturing steps, and the reflected light can be scattered.
[0162]
Note that this embodiment can be freely combined with any one of Embodiments 1 to 5.
[0163]
[Example 9]
In Embodiments 7 and 8, an example of manufacturing a pixel electrode using a convex portion formed simultaneously with the manufacture of a top gate type TFT is shown. In this embodiment, an inverted stagger type is used with reference to FIGS. An example of manufacturing a pixel electrode using a convex portion formed simultaneously with the TFT manufacturing will be described.
[0164]
First, the gate wiring 1000 is formed using a first mask (first photomask). At this time, a metal layer 1001 is formed using the same material as the gate wiring in a region to be a display region.
[0165]
Next, the gate wiring 1000 and the metal layer 1001 are covered, and an insulating film (gate insulating film) 1002, a first amorphous semiconductor film, a second amorphous semiconductor film containing an impurity element imparting n-type, and A first conductive film is sequentially stacked. Note that a microcrystalline semiconductor film may be used instead of an amorphous semiconductor film, or a microcrystalline semiconductor including an impurity element imparting n-type instead of an amorphous semiconductor film including an impurity element imparting n-type. A membrane may be used. Further, these films can be formed using a sputtering method or a plasma CVD method in a plurality of chambers or in the same chamber without being continuously exposed to the atmosphere. By not exposing to the atmosphere, contamination of impurities can be prevented.
[0166]
Next, the first conductive film is patterned with a second mask (second photomask) to form a wiring made of the first conductive film (to be a source wiring and an electrode (drain electrode) later), and The second amorphous semiconductor film is patterned to form a second amorphous semiconductor film containing an impurity element imparting n-type, and the first amorphous semiconductor film is patterned to form a first non-crystalline semiconductor film. A crystalline semiconductor film is formed. Similarly, the first amorphous semiconductor film, the second amorphous semiconductor film containing an impurity element imparting n-type conductivity, and the first conductive film are also left over the metal layer 1001. Pattern. In this patterning, in order to improve the coverage of the second conductive film to be formed later, etching is performed such that the end portion is stepped as shown in FIG.
[0167]
Moreover, the shape of the metal layer 1001 and the laminate (convex portion) formed thereon is not particularly limited, and the radial cross section may be a polygon or a shape that is not symmetrical. For example, any of the shapes shown in FIGS. 17A to 17G may be used. Further, the metal layer 1001 and the laminate (convex portion) formed thereon may be arranged regularly or irregularly. The height of the metal layer 1001 and the laminate (convex portion) formed thereon is 0.3 to 3 μm, preferably 0.5 to 1.5 μm.
[0168]
Next, a resist mask is formed using a shadow mask in the terminal portion, and after the insulating film 1002 covering the pad portion of the terminal portion is selectively removed, the resist mask is removed. Further, instead of the shadow mask, a resist mask may be formed by a screen printing method to form an etching mask.
[0169]
Thereafter, a second conductive film is formed on the entire surface. Note that as the second conductive film, a reflective conductive film, for example, a material film made of Al or Ag is used.
[0170]
Next, the second conductive film is patterned with a third mask (third photomask) to form a pixel electrode 1004 made of the second conductive film, and the conductive film is patterned to form the source wiring 1003 and the electrode. (Drain electrode) 1009 is formed, and the second amorphous semiconductor film containing an impurity element imparting n-type is patterned by patterning the second amorphous semiconductor film containing the impurity element imparting n-type to form a source made of the second amorphous semiconductor film containing the impurity element imparting n-type A region 1008 and a drain region 1009 are formed, and the first amorphous semiconductor film 1006 is formed by removing part of the first amorphous semiconductor film.
[0171]
Next, an alignment film 1005 was formed and rubbed.
[0172]
With this configuration, the number of photomasks used in the photolithography technique can be three when the pixel TFT portion is manufactured.
[0173]
In addition, with such a structure, the insulating film formed over the metal layer 1001, the first amorphous semiconductor film, the second amorphous semiconductor film containing an impurity element imparting n-type conductivity, Since the pixel electrode 1004 is formed so as to cover the unevenness by the laminate (convex portion) made of the first conductive film, the surface of the pixel electrode 1004 is uneven without increasing the number of manufacturing steps. It can be made light scattering.
[0174]
Next, the counter substrate shown in Example 1 is prepared. In FIG. 21, reference numeral 1010 denotes a counter substrate, and colored layers 1011 and 1012 and a planarizing film 1013 are formed on the counter substrate 1010 in accordance with the first embodiment. The red colored layer 1011 and the blue colored layer 1012 are partially overlapped to form the second light shielding portion. Although not shown in FIG. 21, the first light-shielding portion is formed by partially overlapping the red colored layer and the green colored layer.
[0175]
Next, a counter electrode 1014 was formed in the pixel portion, an alignment film 1015 was formed on the entire surface of the counter substrate, and a rubbing process was performed.
[0176]
In addition, the active matrix substrate on which the pixel portion and the driving circuit are formed and the counter substrate are bonded together with a sealant. A filler is mixed in the sealing agent, and two substrates are bonded to each other with a uniform interval by the filler and the columnar spacer. Thereafter, a liquid crystal material 1016 is injected between both the substrates and completely sealed with a sealant (not shown). A known liquid crystal material may be used for the liquid crystal material 1016. In this way, the active matrix liquid crystal display device shown in FIG. 21 is completed.
[0177]
FIG. 22 is a diagram for explaining the arrangement of the pixel portion and the terminal portion of the active matrix substrate. A pixel portion 1111 is provided over a substrate 1110, and a gate wiring 1108 and a source wiring 1107 are formed to intersect with each other in the pixel portion, and an n-channel TFT 1101 connected to the gate wiring 1108 is provided corresponding to each pixel. The pixel electrode 1004 and the storage capacitor 1102 are connected to the drain side of the n-channel TFT 1101, and the other terminal of the storage capacitor 1102 is connected to the capacitor wiring 1109. The structures of the n-channel TFT 1101 and the storage capacitor 1102 are the same as those of the n-channel TFT or the storage capacitor shown in FIG.
[0178]
An input terminal portion 1105 for inputting a scanning signal is formed at one end portion of the substrate, and is connected to the gate wiring 1108 by a connection wiring 1106. An input terminal portion 1103 for inputting an image signal is formed at the other end portion, and is connected to the source wiring 1107 by a connection wiring 1104. A plurality of gate wirings 1108, source wirings 1107, and capacitor wirings 1109 are provided depending on the pixel density. Alternatively, an input terminal portion 1112 for inputting an image signal and a connection wiring 1113 may be provided, and the input terminal portion 1103 may be alternately connected to the source wiring. An arbitrary number of input terminal portions 1103, 1105, and 1112 may be provided, and the practitioner may determine as appropriate.
[0179]
Note that this embodiment can be combined with Embodiment 1 or Embodiment 2.
[0180]
[Example 10]
In this embodiment, an example in which a pixel electrode having unevenness on the surface is formed without increasing the number of manufacturing steps. For simplification, only differences from the ninth embodiment will be described below. In addition, the same code | symbol was used for the part corresponding to FIG.
[0181]
In this embodiment, as shown in FIG. 23, convex portions 1201 and 1202 having different heights are formed.
[0182]
The convex portions 1201 and 1202 can be formed by changing the mask of Example 9 without increasing the number of masks. In FIG. 23, when patterning the gate electrode, a mask that does not form a metal layer is used for the convex portion 1202. Therefore, the height of the convex portion 1202 is lower than the convex portion 1201 by the thickness of the metal layer. In this example, the mask used in the patterning of the metal layer used in Example 9 was changed, and two types of convex portions 1201 and 1202 having different heights were randomly formed at locations serving as display areas.
[0183]
By doing so, it is possible to increase the level difference of the unevenness formed on the surface of the pixel electrode 1200 without increasing the number of manufacturing steps, and to scatter reflected light.
[0184]
Note that this embodiment can be combined with Embodiment 1 or Embodiment 2.
[0185]
[Example 11]
The TFT formed by implementing any one of the first to tenth embodiments can be used for various electro-optical devices (active matrix liquid crystal display, active matrix EC display). That is, the present invention can be implemented in all electronic devices in which these electro-optical devices are incorporated in the display unit.
[0186]
Such electronic devices include video cameras, digital cameras, projectors (rear type or front type), head mounted displays (goggles type displays), car navigation systems, car stereos, personal computers, personal digital assistants (mobile computers, mobile phones) Or an electronic book). Examples of these are shown in FIGS.
[0187]
FIG. 26A illustrates a personal computer, which includes a main body 2001, an image input portion 2002, a display portion 2003, a keyboard 2004, and the like. The present invention can be applied to the display portion 2003.
[0188]
FIG. 26B illustrates a video camera, which includes a main body 2101, a display portion 2102, an audio input portion 2103, operation switches 2104, a battery 2105, an image receiving portion 2106, and the like. The present invention can be applied to the display portion 2102.
[0189]
FIG. 26C illustrates a mobile computer, which includes a main body 2201, a camera portion 2202, an image receiving portion 2203, operation switches 2204, a display portion 2205, and the like. The present invention can be applied to the display portion 2205.
[0190]
FIG. 26D illustrates a goggle type display including a main body 2301, a display portion 2302, an arm portion 2303, and the like. The present invention can be applied to the display portion 2302.
[0191]
FIG. 26E shows a player using a recording medium (hereinafter referred to as a recording medium) on which a program is recorded, and includes a main body 2401, a display portion 2402, a speaker portion 2403, a recording medium 2404, an operation switch 2405, and the like. This player uses a DVD (Digital Versatile Disc), CD, or the like as a recording medium, and can perform music appreciation, movie appreciation, games, and the Internet.
The present invention can be applied to the display portion 2402.
[0192]
FIG. 26F illustrates a digital camera, which includes a main body 2501, a display portion 2502, an eyepiece portion 2503, an operation switch 2504, an image receiving portion (not shown), and the like. The present invention can be applied to the display portion 2502.
[0193]
FIG. 27A shows a cellular phone, which includes a main body 2901, an audio output portion 2902, an audio input portion 2903, a display portion 2904, operation switches 2905, an antenna 2906, and the like. The present invention can be applied to the display portion 2904.
[0194]
FIG. 27B illustrates a portable book (electronic book), which includes a main body 3001, display portions 3002 and 3003, a storage medium 3004, operation switches 3005, an antenna 3006, and the like. The present invention can be applied to the display portions 3002 and 3003.
[0195]
FIG. 27C illustrates a display, which includes a main body 3101, a support base 3102, a display portion 3103, and the like. The present invention can be applied to the display portion 3103. The display of the present invention is particularly advantageous when the screen is enlarged, and is advantageous for displays having a diagonal of 10 inches or more (particularly 30 inches or more).
[0196]
As described above, the application range of the present invention is extremely wide and can be applied to electronic devices in various fields. Moreover, the electronic apparatus of a present Example is realizable even if it uses the structure which consists of what combination of Examples 1-10.
[0197]
【Effect of the invention】
In the present invention, the light shielding portion is formed by a laminated film (R + B or R + G) made of two colored layers. As a result, the step of forming the black matrix can be omitted.
[Brief description of the drawings]
1A and 1B are a top view and a cross-sectional view illustrating an arrangement of a colored layer.
FIG. 2 is a cross-sectional view of a colored layer.
FIG. 3 is a graph showing the reflectance of laminated colored layers.
FIG. 4 is a diagram illustrating an overlap between a wiring and a colored layer.
FIGS. 5A and 5B are diagrams illustrating a manufacturing process of an AM-LCD. FIGS.
6A and 6B are diagrams illustrating a manufacturing process of an AM-LCD.
FIG. 7 is a diagram showing a top view of a pixel.
FIGS. 8A to 8C are diagrams illustrating a manufacturing process of an AM-LCD. FIGS.
FIG. 9 is a diagram showing a top view of a pixel.
FIG. 10 is a cross-sectional structure diagram of an active matrix liquid crystal display device.
FIG. 11 is a diagram showing an arrangement of colored layers.
FIG. 12 is a diagram showing an external appearance of an AM-LCD.
FIG. 13 is a diagram showing a terminal portion of an AM-LCD.
14A and 14B are diagrams illustrating a manufacturing process of an AM-LCD.
FIG. 15 illustrates a manufacturing process of an AM-LCD.
FIGS. 16A and 16B are diagrams illustrating a manufacturing process of an AM-LCD. FIGS.
FIG. 17 is a diagram showing a top surface shape of a convex portion.
FIG. 18 is a diagram showing a top view of a pixel.
FIG 19 is a cross-sectional structure diagram of an active matrix liquid crystal display device.
20 is a cross-sectional view of an active matrix liquid crystal display device.
FIG. 21 is a cross-sectional structure diagram of an active matrix liquid crystal display device.
22 is a diagram illustrating an arrangement of a pixel portion and a terminal portion of an active matrix substrate. FIG.
FIG. 23 is a cross-sectional view of an active matrix liquid crystal display device.
FIG. 24 is a graph showing an absorptance with respect to a non-single-crystal silicon film.
FIG. 25 is a graph showing the reflectance in a single layer of a colored layer.
FIG 26 illustrates an example of an electronic device.
FIG 27 illustrates an example of an electronic device.

Claims (6)

A semiconductor device having a first substrate and a second substrate,
A pixel portion and a driver circuit portion including a first thin film transistor on the first substrate;
A first colored layer, a second colored layer, and a planarization film on the second substrate;
The first colored layer and the second colored layer have a first region overlapping each other,
The planarizing film is provided on the first colored layer and the second colored layer so as to cover the first region overlapping each other,
The first thin film transistor is provided so as to overlap the first region overlapping each other,
The pixel portion includes a second thin film transistor whose active layer is made of a non-single-crystal silicon film ,
On the second substrate, there is a third colored layer that is a red colored layer, and a fourth colored layer that is a green colored layer ,
A fourth color layer wherein a red third the green coloring layer and the colored layer of a colored layer has a second region which does not overlap with each other heavy Do Ri, and other colored layer,
The planarization layer, the Ri heavy Do each other, a and so as to cover the second region which does not overlap with the other colored layer, the third colored layer and the colored layer of the green of the a red coloring layer first 4 provided on the colored layer,
Second thin film transistor wherein the active layer is made of a non-single crystal silicon film, wherein a is provided so as to overlap with the each other heavy Do Ri, and a second region which does not overlap with the other colored layer . In claim 1 ,
The planarizing film is made of polyimide, acrylic, polyamide, polyimide amide, or benzocyclobutene. An electronic apparatus comprising the semiconductor device according to claim 1 . An electro-optical device having a first substrate and a second substrate,
A pixel portion and a driver circuit portion including a first thin film transistor on the first substrate;
A first colored layer, a second colored layer, and a planarization film on the second substrate;
The first colored layer and the second colored layer have a first region overlapping each other,
The planarizing film is provided on the first colored layer and the second colored layer so as to cover the first region overlapping each other,
The first thin film transistor is provided so as to overlap the first region overlapping each other,
The pixel portion includes a second thin film transistor whose active layer is made of a non-single-crystal silicon film ,
On the second substrate, there is a third colored layer that is a red colored layer, and a fourth colored layer that is a green colored layer ,
A fourth color layer wherein a red third the green coloring layer and the colored layer of a colored layer has a second region which does not overlap with each other heavy Do Ri, and other colored layer,
The planarization layer, the Ri heavy Do each other, a and so as to cover the second region which does not overlap with the other colored layer, the third colored layer and the colored layer of the green of the a red coloring layer first 4 provided on the colored layer,
Second thin film transistor wherein the active layer is made of a non-single crystal silicon film, electro-optical, characterized in that said are provided so as to overlap with each other heavy Do Ri, and a second region which does not overlap with the other colored layer apparatus. In claim 4 ,
The electro-optical device, wherein the planarizing film is made of polyimide, acrylic, polyamide, polyimide amide, or benzocyclobutene. An electronic apparatus comprising the electro-optical device according to claim 4 .

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