JP4922882B2 - Variable voltage regulator - Google Patents

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Description

本発明は、半導体装置などの出力電圧を変化させるための電圧可変レギュレータに関する。   The present invention relates to a voltage variable regulator for changing an output voltage of a semiconductor device or the like.

図10は、従来技術による電圧可変レギュレータ(以下では単に「レギュレータ」というときがある)1の回路の例を示す図である。   FIG. 10 is a diagram illustrating an example of a circuit of a voltage variable regulator (hereinafter sometimes simply referred to as a “regulator”) 1 according to the related art.

電圧可変レギュレータ1は、端子として入力端子VIN、出力端子VOUT、GND(接地)端子、電源起動端子EN、電圧設定端子A、電圧設定端子Bから構成されている。電圧設定の1例として、電圧設定端子AおよびBの2端子で4通りの電圧設定を設けているものとする。   The voltage variable regulator 1 includes an input terminal VIN, an output terminal VOUT, a GND (ground) terminal, a power supply start terminal EN, a voltage setting terminal A, and a voltage setting terminal B as terminals. As an example of voltage setting, it is assumed that four voltage settings are provided at two terminals of voltage setting terminals A and B.

電圧設定値の種類が多い場合には、電圧設定端子数が増えることで対応する。レギュレータ1は、回路素子として、レギュレータ出力駆動用のPMOSトランジスタ2、基準電圧VREFとフィードバック電圧値Vfの差を増幅する誤差増幅器3を備える。   When there are many types of voltage setting values, this is handled by increasing the number of voltage setting terminals. The regulator 1 includes, as circuit elements, a PMOS transistor 2 for driving the regulator output, and an error amplifier 3 that amplifies the difference between the reference voltage VREF and the feedback voltage value Vf.

誤差増幅器3は電源起動端子ENにより、電源起動制御を行う。
図10に示すレギュレータ1では、電源起動端子ENは“H”アクティブとしており、電源起動端子ENが“H(High)”のときは、電源ON状態とし、電源起動端子ENが“L(Low)”のときは、電源OFF状態とする。レギュレータ1はさらに、電圧設定端子AおよびBによって制御される可変抵抗5を備え、電圧設定端子AとBの状態の組み合わせでフィードバック電圧値Vfを変化させることにより、出力端子VOUTの電圧値を変化させる。
The error amplifier 3 performs power supply start control by a power supply start terminal EN.
In the regulator 1 shown in FIG. 10, the power start terminal EN is “H” active, and when the power start terminal EN is “H (High)”, the power is turned on and the power start terminal EN is “L (Low)”. "", The power is turned off. The regulator 1 further includes a variable resistor 5 controlled by the voltage setting terminals A and B, and changes the voltage value of the output terminal VOUT by changing the feedback voltage value Vf depending on the combination of the states of the voltage setting terminals A and B. Let

図11は、可変抵抗5の内部構成の例を示す図である。可変抵抗5は、抵抗素子6、NMOSトランジスタ7、インバータ素子8で構成され、電圧設定端子AおよびBに従って、NMOSトランジスタのON状態とOFF状態を変化させ、可変抵抗5の可変抵抗値を変化させる。   FIG. 11 is a diagram illustrating an example of the internal configuration of the variable resistor 5. The variable resistor 5 includes a resistor element 6, an NMOS transistor 7, and an inverter element 8, and changes the ON state and OFF state of the NMOS transistor according to the voltage setting terminals A and B, thereby changing the variable resistance value of the variable resistor 5. .

これにより、出力端子VOUTの電圧値を抵抗素子4と可変抵抗5により分圧した検出電圧であるフィードバック電圧値Vfの電圧レベルにより調整することができる。
電圧可変レギュレータ1の電圧設定例を表1に示す。
Thereby, the voltage value of the output terminal VOUT can be adjusted by the voltage level of the feedback voltage value Vf, which is a detection voltage obtained by dividing the voltage value by the resistance element 4 and the variable resistor 5.
A voltage setting example of the voltage variable regulator 1 is shown in Table 1.

Figure 0004922882
Figure 0004922882

まず、電源起動端子ENが“L”レベル、すなわち論理値が“0”のときは、レギュレータ1はOFF状態であり、電源起動端子ENが“H”レベル、すなわち論理値が“1”のときは、レギュレータ1はON状態である。   First, when the power activation terminal EN is at “L” level, that is, the logical value is “0”, the regulator 1 is in the OFF state, and when the power activation terminal EN is at “H” level, that is, when the logical value is “1”. The regulator 1 is in an ON state.

電源起動端子ENが“H”レベル、すなわちレギュレータ1がON状態のときに、電圧設定端子A、Bの組み合わせにより、出力端子VOUTの電圧値を、表1に示すように5〜8Vまで変更することができる。   When the power supply startup terminal EN is at “H” level, that is, the regulator 1 is in the ON state, the voltage value of the output terminal VOUT is changed from 5 to 8 V as shown in Table 1 by the combination of the voltage setting terminals A and B. be able to.

このように、レギュレータ1は、基準電圧VREFとフィードバック電圧値Vfとが等しくなるように、誤差増幅器3を介して、PMOSトランジスタ2を駆動制御するフィードバック構成の回路である。   As described above, the regulator 1 is a circuit having a feedback configuration that drives and controls the PMOS transistor 2 via the error amplifier 3 so that the reference voltage VREF and the feedback voltage value Vf are equal.

例えば、特許文献1記載には、各動作モードに応じて変化する負荷や電圧レベルに対して安定な動作を実現するために、入力信号により電圧を変化させる高電圧発生回路の構成例が開示されている。   For example, Patent Document 1 discloses a configuration example of a high voltage generation circuit that changes a voltage according to an input signal in order to realize a stable operation with respect to a load and a voltage level that change according to each operation mode. ing.

また、特許文献2記載には、フィードバック量制御手段が安定に動作して、高リップル除去率を有する電圧可変レギュレータの構成例が示されている。   Patent Document 2 describes a configuration example of a voltage variable regulator in which the feedback amount control unit operates stably and has a high ripple removal rate.

特開2003−15751号公報JP 2003-15751 A 特開2003−330551号公報JP 2003-330551 A

上記従来の電圧可変レギュレータ1は、下記のような問題点を有する。
電圧可変レギュレータ1において、電源起動端子ENと、レギュレータ1の電圧設定端子A、Bとがそれぞれ独立の端子として存在するので、回路全体を構成する端子数が多くなり、レギュレータ1の制御端子数も多くなってしまう。
The conventional voltage variable regulator 1 has the following problems.
In the voltage variable regulator 1, since the power start terminal EN and the voltage setting terminals A and B of the regulator 1 exist as independent terminals, the number of terminals constituting the entire circuit increases, and the number of control terminals of the regulator 1 also increases. It will increase.

端子数が多くなると、回路を実装するパッケージの許容端子数を超えてしまい、端子数を増加させて対応することになるため、パッケージを大型化せざるを得なくなる。   If the number of terminals increases, the allowable number of terminals of the package on which the circuit is mounted is exceeded, and the number of terminals is increased to cope with it. Therefore, the package must be enlarged.

また、電圧可変レギュレータ1において、電圧設定が確定するまでに、電源起動端子ENが“H”レベルになってしまうと、電源ON状態となってしまい、期待していない電圧値が出力端子VOUTに出力されてしまう。   Further, in the voltage variable regulator 1, if the power start-up terminal EN becomes “H” level before the voltage setting is determined, the power is turned on, and an unexpected voltage value is applied to the output terminal VOUT. Will be output.

例えば、図12の電圧波形図に示すように、電源起動端子ENが、電圧設定端子A、Bよりも先に“H”レベルになり、電圧設定端子A、Bが直後に“H”レベルになるような場合には、出力端子VOUTには、期待していない電圧値5V(電圧設定端子(A、B)=(L,L))が出力されてしまい、その後に期待している電圧値8V(電圧設定端子(A、B)=(H,H))が出力されることになる。   For example, as shown in the voltage waveform diagram of FIG. 12, the power supply start terminal EN becomes “H” level before the voltage setting terminals A and B, and the voltage setting terminals A and B immediately become “H” level. In such a case, an unexpected voltage value of 5 V (voltage setting terminals (A, B) = (L, L)) is output to the output terminal VOUT, and the expected voltage value thereafter. 8V (voltage setting terminals (A, B) = (H, H)) is output.

また、電源起動端子が“H”レベルのまま、電圧設定端子A、Bを変化させると、タイミングにより期待していない電圧値が出力端子VOUTに出力されてしまう。   If the voltage setting terminals A and B are changed while the power supply start terminal is at the “H” level, an unexpected voltage value is output to the output terminal VOUT depending on the timing.

例えば、図13の電圧波形図に示すように、電源起動端子ENが“H”レベルのときに、電圧設定端子Aが“H”レベルになり、直後に電圧設定端子Bが“H”レベルになると、出力端子VOUTに期待していない電圧値7V(電圧設定端子(A、B)=(H,L))が出力され、その直後に期待する電圧値8V(電圧設定端子(A、B)=(H,H))が出力されてしまう。   For example, as shown in the voltage waveform diagram of FIG. 13, when the power activation terminal EN is at “H” level, the voltage setting terminal A becomes “H” level, and immediately after that, the voltage setting terminal B becomes “H” level. Then, an unexpected voltage value 7V (voltage setting terminal (A, B) = (H, L)) is output to the output terminal VOUT, and an expected voltage value 8V (voltage setting terminal (A, B)) immediately after that is output. = (H, H)) is output.

本発明の目的は、端子数を削減し、パッケージの小型化が可能な電圧可変レギュレータを提供することである。   An object of the present invention is to provide a variable voltage regulator capable of reducing the number of terminals and reducing the size of a package.

本発明は、基準電圧とフィードバック電圧との電圧差を増幅する誤差増幅器と、
電圧設定端子の少なくともいずれか1つの電圧レベルを変化させることで、全ての電圧設定端子の論理和を出力する論理和回路と
論理和回路から出力され、誤差増幅器を制御するために誤差増幅器に入力される出力信号を、論理和回路と誤差増幅器との間で遅延させる遅延回路とを備え、
論理和回路の出力に応じて前記誤差増幅器の動作制御を行うことを特徴とする電圧可変レギュレータである。
The present invention includes an error amplifier that amplifies a voltage difference between a reference voltage and a feedback voltage;
A logical sum circuit that outputs a logical sum of all voltage setting terminals by changing the voltage level of at least one of the voltage setting terminals ;
A delay circuit that delays an output signal output from the OR circuit and input to the error amplifier to control the error amplifier between the OR circuit and the error amplifier ;
The voltage variable regulator is characterized in that the operation of the error amplifier is controlled in accordance with an output of an OR circuit.

また本発明は、電圧設定端子の出力信号の出力タイミングを調整する調整回路を備えることを特徴とする。   In addition, the present invention is characterized by including an adjustment circuit that adjusts the output timing of the output signal of the voltage setting terminal.

本発明によれば、基準電圧とフィードバック電圧との電圧差を増幅する誤差増幅器と、電圧設定端子の少なくともいずれか1つの電圧レベルを変化させることで、全ての電圧設定端子の論理和を出力する論理和回路とを備え、論理和回路の出力に応じて前記誤差増幅器の動作制御を行う。   According to the present invention, the logical sum of all voltage setting terminals is output by changing the voltage level of at least one of the error amplifier that amplifies the voltage difference between the reference voltage and the feedback voltage and the voltage setting terminal. An OR circuit, and controls the operation of the error amplifier according to the output of the OR circuit.

このように、論理和回路を備えることで、電圧設定端子と電源起動端子を兼用することが可能となり、電圧可変レギュレータの電圧設定と電源のON、OFF制御を電圧設定端子のみで行うことができる。   Thus, by providing the OR circuit, it is possible to use both the voltage setting terminal and the power supply start-up terminal, and the voltage setting of the voltage variable regulator and the power ON / OFF control can be performed only by the voltage setting terminal. .

したがって、電源起動端子を備える必要がなくなり、端子数を削減することができる。さらに、端子数を削減することで、レギュレータを実装するパッケージの小型化を実現できる。   Therefore, it is not necessary to provide a power start terminal, and the number of terminals can be reduced. Further, by reducing the number of terminals, it is possible to reduce the size of the package on which the regulator is mounted.

また、論理和回路から出力され、誤差増幅器を制御するために誤差増幅器に入力される出力信号を、論理和回路と誤差増幅器との間で遅延させる遅延回路を備える。
これにより、電圧設定が確定するまでに、電源がオン状態になり、期待していない電圧が出力されてしまうのを防ぐことが可能であり、電圧設定が確定してから、電源起動することができる。
In addition , a delay circuit is provided that delays an output signal output from the OR circuit and input to the error amplifier to control the error amplifier between the OR circuit and the error amplifier.
As a result, it is possible to prevent the power from being turned on and outputting an unexpected voltage before the voltage setting is confirmed, and the power can be started after the voltage setting is confirmed. it can.

また本発明によれば、電圧設定端子の出力信号の出力タイミングを調整する調整回路を備える。   Further, according to the present invention, the adjusting circuit for adjusting the output timing of the output signal of the voltage setting terminal is provided.

これにより、電源がON状態のまま、電圧設定端子を変化させたときに期待していない電圧値が出力されてしまうのを防ぐことが可能であり、電圧設定が確定してから、電圧値を変更させることができる。   As a result, it is possible to prevent an unexpected voltage value from being output when the voltage setting terminal is changed while the power is on, and the voltage value is determined after the voltage setting is confirmed. It can be changed.

図1は、本発明の前提となる電圧可変レギュレータ10の内部構成を示す回路図である。 FIG. 1 is a circuit diagram showing an internal configuration of a voltage variable regulator 10 which is a premise of the present invention.

電圧可変レギュレータ10は、端子として入力端子VIN、出力端子VOUT、GND(接地)端子、電圧設定端子A、電圧設定端子Bを有し、回路素子として、レギュレータ出力駆動用のPMOSトランジスタ2、基準電圧VREFとフィードバック電圧値Vfの差を増幅する誤差増幅器3、抵抗素子4、可変抵抗5、論理和回路11を備える。   The voltage variable regulator 10 has an input terminal VIN, an output terminal VOUT, a GND (ground) terminal, a voltage setting terminal A, and a voltage setting terminal B as terminals, a PMOS transistor 2 for driving the regulator output, and a reference voltage as circuit elements. An error amplifier 3 that amplifies the difference between VREF and the feedback voltage value Vf, a resistance element 4, a variable resistor 5, and an OR circuit 11 are provided.

PMOSトランジスタ2は、レギュレータ10の出力駆動用であり、誤差増幅器3は、基準電圧VREFとフィードバック電圧値Vfの差を増幅する。可変抵抗5は、電圧設定端子AおよびBによって制御される。   The PMOS transistor 2 is for driving the output of the regulator 10, and the error amplifier 3 amplifies the difference between the reference voltage VREF and the feedback voltage value Vf. The variable resistor 5 is controlled by voltage setting terminals A and B.

電圧可変レギュレータ10の電圧設定端子A、Bのうちいずれかの電圧レベルを変化させることで、電圧設定端子A、Bの論理和回路11の電圧レベルが変化し、基準電圧VREFと、フィードバック電圧値Vfの電圧差を増幅する誤差増幅器3のON状態とOFF状態の制御を行う。   By changing the voltage level of one of the voltage setting terminals A and B of the voltage variable regulator 10, the voltage level of the OR circuit 11 of the voltage setting terminals A and B changes, and the reference voltage VREF and the feedback voltage value Control of ON state and OFF state of the error amplifier 3 that amplifies the voltage difference of Vf is performed.

具体的には、電圧設定端子A、Bの出力に基づいて、論理和回路11の出力信号AMP_ENが設定され、これにより誤差増幅器3のON状態とOFF状態を制御するのである。   Specifically, the output signal AMP_EN of the OR circuit 11 is set based on the outputs of the voltage setting terminals A and B, and thereby the ON state and OFF state of the error amplifier 3 are controlled.

これにより、電圧設定と電源起動設定を同時に行うことができ、電源起動端子ENを備えなくともよくなり端子数を減らすことができるという効果が得られる。端子数を削減することで、電圧可変レギュレータを実装するパッケージの小型化をも実現できる。
表2に設定例を示す。
As a result, the voltage setting and the power supply start setting can be performed at the same time, and it is not necessary to provide the power supply start terminal EN, so that the number of terminals can be reduced. By reducing the number of terminals, it is possible to reduce the size of the package on which the variable voltage regulator is mounted.
Table 2 shows a setting example.

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電圧設定端子A、Bが“L”レベル(論理値が0)のとき、論理和を示す出力信号AMP_ENは“L”レベルとなり、このときレギュレータ10の電源はOFF状態となる。電圧設定端子A、Bの少なくともいずれか一方が“H”レベル(論理値が1)になると、論理和を示す出力信号AMP_ENは“H”レベルとなり、レギュレータ10の電源はON状態となる。このとき、表2に示すような電圧設定端子A、Bで設定した電圧値が出力端子VOUTに出力される。   When the voltage setting terminals A and B are at “L” level (logic value is 0), the output signal AMP_EN indicating the logical sum is at “L” level, and at this time, the power supply of the regulator 10 is turned off. When at least one of the voltage setting terminals A and B becomes “H” level (logical value is 1), the output signal AMP_EN indicating the logical sum becomes “H” level, and the power supply of the regulator 10 is turned on. At this time, the voltage values set at the voltage setting terminals A and B as shown in Table 2 are output to the output terminal VOUT.

たとえば、電圧設定端子(A、B)=(L、H)では6V、電圧設定端子(A、B)=(H、L)では7V、電圧設定端子(A、B)=(H、H)では8Vが出力される。   For example, the voltage setting terminal (A, B) = (L, H) is 6V, the voltage setting terminal (A, B) = (H, L) is 7V, and the voltage setting terminal (A, B) = (H, H) Then, 8V is output.

上記の構成では、図2の波形図に示すように、電圧設定端子A、Bの状態が確定するまでに、どちらかの電圧レベルが“H”になることにより、論理和の出力信号が“H”レベルとなり、内部の電源起動信号AMP_ENがON状態になることにより、期待していない電圧値が出力端子VOUTに出力されてしまう場合もある。 In the above configuration, as shown in the waveform diagram of FIG. 2, the voltage level of one of the voltage setting terminals A and B becomes “H” before the state of the voltage setting terminals A and B is determined. There is a case where an unexpected voltage value is output to the output terminal VOUT due to the H ”level and the internal power supply activation signal AMP_EN being turned on.

図3は、本発明の実施形態である電圧可変レギュレータ20の内部構成を示す回路図である。電圧可変レギュレータ20は、上記のような第1実施形態の問題を解決する構成を有している。 FIG. 3 is a circuit diagram showing the internal configuration of the voltage variable regulator 20 according to the first embodiment of the present invention . The voltage variable regulator 20 has a configuration that solves the problem of the first embodiment as described above.

実施形態は、論理和回路11の出力部にディレイ(遅延)回路21を備えることが上記電圧可変レギュレータ10との構成の違いである。 The present embodiment is different from the voltage variable regulator 10 in that a delay circuit 21 is provided in the output section of the OR circuit 11.

ディレイ回路21を備えることにより、電圧設定端子A、Bの電圧値が確定した後に、レギュレータ20の電源を起動することができる。   By providing the delay circuit 21, the power supply of the regulator 20 can be started after the voltage values of the voltage setting terminals A and B are determined.

図4は、ディレイ回路21の構成を示す図である。図に示すように、ディレイ回路21は、直列に接続された2個のバッファ22から構成され、アナログ遅延により遅延回路を実現するものである。   FIG. 4 is a diagram illustrating the configuration of the delay circuit 21. As shown in the figure, the delay circuit 21 is composed of two buffers 22 connected in series, and realizes a delay circuit by analog delay.

図5は、第実施形態のレギュレータ20の電圧波形図を示す。まず、電圧設定端子A、Bが変化することにより、可変抵抗5の抵抗値が変化し、出力端子VOUTの電圧設定値(電圧設定端子(A、B)=(H、H))が確定する。 FIG. 5 shows a voltage waveform diagram of the regulator 20 of the first embodiment. First, when the voltage setting terminals A and B change, the resistance value of the variable resistor 5 changes and the voltage setting value of the output terminal VOUT (voltage setting terminals (A, B) = (H, H)) is determined. .

その後で、電圧設定端子A、Bからディレイ回路21を通った信号AMP_ENが“H”レベルに変化し、レギュレータ20の電源がON状態となって、出力端子VOUTに、予め電圧設定端子A、Bで設定された期待通りの電圧値が出力される。   Thereafter, the signal AMP_EN that has passed through the delay circuit 21 from the voltage setting terminals A and B changes to “H” level, the regulator 20 is turned on, and the voltage setting terminals A and B are connected in advance to the output terminal VOUT. The expected voltage value set in is output.

実施形態の構成により、電圧値が確定した後で、レギュレータの電源起動を行うことができるので、期待しない電圧値が出力してしまうことを防ぐことができる。 According to the configuration of the present embodiment, the regulator power supply can be started after the voltage value is determined, so that an unexpected voltage value can be prevented from being output.

実施形態の構成では、図6の波形図に示すように、電圧設定端子Aを“H”レベルにして電源起動したまま、電圧設定端子Bを“H”レベルに変化させ、その後で電圧設定端子Aを“L”レベルに変化させると、期待していない電圧値8V(電圧設定端子(A、B)=(H、H))が出力されてしまう場合もある。 In the configuration of the present embodiment, as shown in the waveform diagram of FIG. 6, the voltage setting terminal B is changed to “H” level while the power supply is started with the voltage setting terminal A set to “H” level, and then the voltage setting is performed. When the terminal A is changed to the “L” level, an unexpected voltage value 8V (voltage setting terminals (A, B) = (H, H)) may be output.

図7は、第実施形態である電圧可変レギュレータ30の内部構成を示す回路図である。電圧可変レギュレータ30は、上記のような第実施形態の問題を解決する構成を有している。 FIG. 7 is a circuit diagram showing an internal configuration of the voltage variable regulator 30 according to the second embodiment. The voltage variable regulator 30 has a configuration that solves the problem of the first embodiment as described above.

実施形態は、電圧設定端子A、Bと可変抵抗5との間にタイミング調整回路31を介在させることが第実施形態との構成の違いである。 The second embodiment is different from the first embodiment in that the timing adjustment circuit 31 is interposed between the voltage setting terminals A and B and the variable resistor 5.

タイミング調整回路31を備えることにより、出力端子VOUTに期待していない電圧値が出力されるのを防ぐことができる。   By providing the timing adjustment circuit 31, it is possible to prevent an unexpected voltage value from being output to the output terminal VOUT.

図8は、タイミング調整回路31の内部構成を示す図である。図8に示すように、タイミング調整回路31は、タイマー32とSW制御部33から構成されている。電圧設定端子A、Bいずれかの電圧が変化するとタイマー32が起動し、タイマー32が一定時間のカウントアップを始め、電圧設定端子Aが接続するカウンタ部32aまたは電圧設定端子Bが接続するカウンタ部32bのカウント値とレジスタの設定値とが一致したときの電圧設定端子A、Bの状態をSW制御部33に保持する。SW制御部33は、可変抵抗5内部のNMOSトランジスタ7のSW(SW_A、SW_B)をONまたはOFFする。   FIG. 8 is a diagram illustrating an internal configuration of the timing adjustment circuit 31. As shown in FIG. 8, the timing adjustment circuit 31 includes a timer 32 and a SW control unit 33. When the voltage of either voltage setting terminal A or B changes, the timer 32 starts, the timer 32 starts counting up for a certain time, and the counter unit 32a connected to the voltage setting terminal A or the counter unit connected to the voltage setting terminal B The state of the voltage setting terminals A and B when the count value of 32b matches the set value of the register is held in the SW control unit 33. The SW control unit 33 turns on or off the SW (SW_A, SW_B) of the NMOS transistor 7 in the variable resistor 5.

タイマー32のカウンタ部32aまたはカウンタ部32bのカウント値とレジスタの設定値とが一致した次のクロックでタイマー32のカウンタ値はリセットする。   The counter value of the timer 32 is reset at the next clock when the count value of the counter unit 32a or the counter unit 32b of the timer 32 matches the set value of the register.

実施形態では、図9の電圧波形図に示すように、電圧設定端子Bが“H”レベルに変化した次のクロックでタイマー32がカウントを始め、カウント値がレジスタの設定値(本例の場合は“7”)と一致したときに、可変抵抗5のNMOSトランジスタ7のSW(SW_A、SW_B)をONまたはOFFし、タイマー32のカウンタ値をリセットする。 In the present embodiment, as shown in the voltage waveform diagram of FIG. 9, the timer 32 starts counting at the next clock when the voltage setting terminal B changes to the “H” level, and the count value is the set value of the register (in this example). In this case, when it coincides with “7”), the SW (SW_A, SW_B) of the NMOS transistor 7 of the variable resistor 5 is turned ON or OFF, and the counter value of the timer 32 is reset.

実施形態の構成により、電圧設定が確定してからでも、電圧値を変更させることができる。 With the configuration of the present embodiment, the voltage value can be changed even after the voltage setting is confirmed.

本発明の前提となる電圧可変レギュレータ10の内部構成を示す回路図である。It is a circuit diagram which shows the internal structure of the voltage variable regulator 10 used as the premise of this invention. 電圧可変レギュレータ10の出力波形の例を示す図である。4 is a diagram illustrating an example of an output waveform of the voltage variable regulator 10. FIG. 実施形態である電圧可変レギュレータ20の内部構成を示す回路図である。It is a circuit diagram which shows the internal structure of the voltage variable regulator 20 which is 1st Embodiment. ディレイ回路21の構成を示す図である。2 is a diagram illustrating a configuration of a delay circuit 21. FIG. 電圧可変レギュレータ20の出力波形の例を示す図である。4 is a diagram illustrating an example of an output waveform of the voltage variable regulator 20. FIG. 電圧可変レギュレータ20の出力波形の例を示す図である。4 is a diagram illustrating an example of an output waveform of the voltage variable regulator 20. FIG. 実施形態である電圧可変レギュレータ30の内部構成を示す回路図である。It is a circuit diagram which shows the internal structure of the voltage variable regulator 30 which is 2nd Embodiment. タイミング調整回路31の内部構成を示す図である。2 is a diagram illustrating an internal configuration of a timing adjustment circuit 31. FIG. 電圧可変レギュレータ30の出力波形の例を示す図である。4 is a diagram illustrating an example of an output waveform of the voltage variable regulator 30. FIG. 従来技術による電圧可変レギュレータ1の回路の例を示す図である。It is a figure which shows the example of the circuit of the voltage variable regulator 1 by a prior art. 可変抵抗5の内部構成の例を示す図である。2 is a diagram illustrating an example of an internal configuration of a variable resistor 5. FIG. 従来の電圧可変レギュレータ1の出力波形の例を示す図である。It is a figure which shows the example of the output waveform of the conventional voltage variable regulator 1. FIG. 従来の電圧可変レギュレータ1の出力波形の例を示す図である。It is a figure which shows the example of the output waveform of the conventional voltage variable regulator 1. FIG.

符号の説明Explanation of symbols

1,10,20,30 電圧可変レギュレータ
2 PMOSトランジスタ
3 誤差増幅器
4 抵抗素子
5 可変抵抗
11 論理和回路
21 ディレイ回路
31 タイミング調整回路
32 タイマー
33 SW制御部
1, 10, 20, 30 Voltage variable regulator 2 PMOS transistor 3 Error amplifier 4 Resistive element 5 Variable resistor 11 OR circuit 21 Delay circuit 31 Timing adjustment circuit 32 Timer 33 SW control unit

Claims (2)

基準電圧とフィードバック電圧との電圧差を増幅する誤差増幅器と、
電圧設定端子の少なくともいずれか1つの電圧レベルを変化させることで、全ての電圧設定端子の論理和を出力する論理和回路と
論理和回路から出力され、誤差増幅器を制御するために誤差増幅器に入力される出力信号を、論理和回路と誤差増幅器との間で遅延させる遅延回路とを備え、
論理和回路の出力に応じて前記誤差増幅器の動作制御を行うことを特徴とする電圧可変レギュレータ。
An error amplifier that amplifies the voltage difference between the reference voltage and the feedback voltage;
A logical sum circuit that outputs a logical sum of all voltage setting terminals by changing the voltage level of at least one of the voltage setting terminals ;
A delay circuit that delays an output signal output from the OR circuit and input to the error amplifier to control the error amplifier between the OR circuit and the error amplifier ;
A voltage variable regulator characterized in that the operation of the error amplifier is controlled in accordance with an output of an OR circuit.
電圧設定端子の出力信号の出力タイミングを調整する調整回路を備えることを特徴とする請求項記載の電圧可変レギュレータ。 Voltage variable regulator according to claim 1, characterized in that it comprises an adjusting circuit for adjusting the output timing of the output signal of the voltage setting terminal.
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