JP4910304B2 - Semiconductor device - Google Patents
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本発明は、温度上昇が抑制された半導体装置に関する。本発明は、特に、半導体装置が動作しているときに発生した熱を、半導体装置の外部に放熱することによって、温度上昇を抑制することができる半導体装置に関する。 The present invention relates to a semiconductor device in which a temperature rise is suppressed. In particular, the present invention relates to a semiconductor device that can suppress an increase in temperature by dissipating heat generated when the semiconductor device is operating to the outside of the semiconductor device.
半導体装置の信頼性を高めるためには、半導体装置の動作中の温度上昇を抑制することが重要である。例えば、車載用インバータ等の大電流のスイッチングに利用される半導体装置では、半導体装置自体が発生する熱によって、半導体装置が過度な温度にまで上昇しやすく、安定した動作を実現できないという問題が発生している。
特許文献1には、SOI(Silicon on Insulator)基板の表面から、活性層及び埋込み絶縁層の両者を貫通して裏面基板にまで達するトレンチを形成し、そのトレンチ内に熱伝導度が高く且つ導電性である材料を充填する構造が開示されている。特許文献1の半導体装置によると、半導体装置が動作しているときに発生した熱が、トレンチを介してSOI基板の裏面基板に伝熱され、半導体装置の温度上昇が抑制されるとしている。さらに、導電性の材料を利用することによって、半導体装置の抵抗特性が改善されるとしている。
In Patent Document 1, a trench is formed that extends from the surface of an SOI (Silicon on Insulator) substrate to both the active layer and the buried insulating layer and reaches the back substrate, and has a high thermal conductivity and conductivity. A structure is disclosed that is filled with a material that is conductive. According to the semiconductor device of Patent Document 1, heat generated when the semiconductor device is operating is transferred to the back substrate of the SOI substrate through the trench, and the temperature rise of the semiconductor device is suppressed. Furthermore, the resistance characteristics of the semiconductor device are improved by using a conductive material.
しかしながら、特許文献1のように、活性層の表面から裏面基板にまで達するトレンチ内に導電性の材料をそのまま充填すると、そのトレンチによって半導体装置の表面から裏面までがほぼ同電位となってしまう。このため、電界を保持するための領域を十分に確保することができず、半導体装置の耐圧が顕著に低下してしまう。また、半導体基板の表裏両面に主電極を持ち、その間を流れる電流をスイッチする半導体装置(縦型半導体装置)に、半導体基板の厚み方向に伸びる導電性材料を埋め込むと、半導体基板の厚み方向に流れる電流をスイッチすることができなくなってしまう。
本発明の目的は、半導体装置の耐圧を低下させないで半導体装置の温度上昇を抑制することができる構造を実現することにある。
本発明は、縦型半導体装置の場合に特に有効であり、この場合には、スイッチ機能を維持しながら半導体装置の温度上昇を抑制することができる構造を実現する。
However, as in Patent Document 1, if a conductive material is filled as it is into a trench reaching from the surface of the active layer to the back substrate, the trench causes substantially the same potential from the surface to the back surface of the semiconductor device. For this reason, a sufficient region for holding the electric field cannot be secured, and the breakdown voltage of the semiconductor device is significantly reduced. Also, if a conductive material that extends in the thickness direction of the semiconductor substrate is embedded in a semiconductor device (vertical semiconductor device) that has main electrodes on both the front and back surfaces of the semiconductor substrate and switches the current flowing between them, the thickness of the semiconductor substrate increases. The flowing current cannot be switched.
An object of the present invention is to realize a structure capable of suppressing an increase in temperature of a semiconductor device without reducing the breakdown voltage of the semiconductor device.
The present invention is particularly effective in the case of a vertical semiconductor device. In this case, a structure capable of suppressing the temperature rise of the semiconductor device while maintaining the switch function is realized.
本発明の特徴は、トレンチ内に熱伝導性部材をそのまま充填するのではなく、絶縁膜で被覆された状態でトレンチ内に充填する。熱伝導性部材は、絶縁膜によって周囲の半導体領域とは電気的に隔てられている。したがって、周囲の半導体領域と熱伝導性部材との間の電位差は絶縁膜によって保持されるので、周囲の半導体領域に耐圧を確保するための領域を形成することができる。このため、トレンチを形成したしても半導体装置の耐圧は実質的に低下しない。その一方で、半導体装置が動作しているときに発生した熱は、トレンチ内に充填されている熱伝導性部材を介して半導体装置の表面側へ放熱させることができる。 The feature of the present invention is not to fill the trench with the heat conductive member as it is, but to fill the trench with the insulating film. The thermally conductive member is electrically separated from the surrounding semiconductor region by an insulating film. Therefore, the potential difference between the surrounding semiconductor region and the heat conductive member is held by the insulating film, so that a region for ensuring a withstand voltage can be formed in the surrounding semiconductor region. For this reason, even if the trench is formed, the breakdown voltage of the semiconductor device does not substantially decrease. On the other hand, the heat generated when the semiconductor device is operating can be dissipated to the surface side of the semiconductor device through the heat conductive member filled in the trench.
本発明の半導体装置は、複数のスイッチング素子を含むとともにトレンチが設けられたセル領域を備える。本発明の半導体装置は、第1導電型不純物を低濃度に含むドリフト半導体領域と、第2導電型不純物を低濃度に含むとともにドリフト半導体領域に接しているボディ半導体領域と、第1導電型不純物を高濃度に含むとともにボディ半導体領域によってドリフト半導体領域から隔てられている複数のエミッタ半導体領域と、第1導電型不純物を高濃度に含むとともにドリフト半導体領域によってボディ半導体領域から隔てられているバッファ半導体領域と、第2導電型不純物を高濃度に含むとともにバッファ半導体領域に接しているコレクタ半導体領域と、ドリフト半導体領域とエミッタ半導体領域を隔てているボディ半導体領域に絶縁膜を介して対向している複数のゲート電極と、を備えている。コレクタ半導体領域に裏面主電極が接しており、エミッタ半導体領域に表面主電極が接している。エミッタ半導体領域とゲート電極は、スイッチング素子ごとに形成されている。本発明のトレンチは、ボディ半導体領域のエミッタ半導体領域側の表面からドリフト半導体領域側に向けて伸びているとともに、絶縁膜で被覆されている熱伝導性部材が充填されている。トレンチに充填されている熱伝導性部材の熱伝導度が、各半導体領域及びゲート電極を形成している材料の熱伝導度よりも大きいことを特徴としている。さらに、トレンチは、ボディ半導体領域とドリフト半導体領域を貫通してバッファ半導体領域内に侵入していることを特徴とする。さらに、トレンチは、スイッチング素子ごとに設けられていないことを特徴とする。
熱伝導性部材の熱伝導度を、周囲に存在する各半導体領域及びゲート電極を形成している材料よりも大きくすることによって、トレンチが形成されていない場合に比して、放熱の度合いを向上させ、半導体装置の温度上昇を抑制することができる。さらに、熱伝導性部材が絶縁膜で被覆されていることから、半導体装置の耐圧を実質的に低下させない。また、上記の要素を有する縦型半導体装置を構成した場合には、スイッチ機能を維持しながら半導体装置の温度上昇を抑制することができる。
また、この場合の半導体装置は、一般的にパンチスルータイプの縦型IGBT(Insulated Gate Bipolar Transistor)といわれる。
トレンチが半導体装置の深い位置まで形成されていることから、放熱性が極めて向上さ
れている。
The semiconductor device of the present invention includes a cell region including a plurality of switching elements and provided with a trench. The semiconductor device of the present invention includes a drift semiconductor region containing a first conductivity type impurity at a low concentration, a body semiconductor region containing a second conductivity type impurity at a low concentration and in contact with the drift semiconductor region, and a first conductivity type impurity. And a plurality of emitter semiconductor regions separated from the drift semiconductor region by the body semiconductor region, and a buffer semiconductor containing the first conductivity type impurity at a high concentration and separated from the body semiconductor region by the drift semiconductor region a region, a collector semiconductor region in contact with the buffer semiconductor region with a second conductive type impurity at a high concentration, so as to face via the insulating film in the body the semiconductor region separating the drift semiconductor region and the emitter semiconductor region A plurality of gate electrodes . The back main electrode is in contact with the collector semiconductor region, and the front main electrode is in contact with the emitter semiconductor region. The emitter semiconductor region and the gate electrode are formed for each switching element. Trenches of the present invention, along with extending toward the drift semiconductor region side from the emitter semiconductor region side on the surface of the body the semiconductor region, the heat conductive member which is coated with an insulating film that has been filled. The thermal conductivity of the thermally conductive member filled in the trench is larger than the thermal conductivity of the material forming each semiconductor region and the gate electrode. Further, the trench is characterized by penetrating the body semiconductor region and the drift semiconductor region and entering the buffer semiconductor region. Furthermore, the trench is not provided for each switching element.
By making the thermal conductivity of the thermal conductive member larger than the material that forms each surrounding semiconductor region and gate electrode, the degree of heat dissipation is improved compared to the case where no trench is formed. Thus, the temperature rise of the semiconductor device can be suppressed. Furthermore, since the heat conductive member is covered with the insulating film, the breakdown voltage of the semiconductor device is not substantially reduced. Further, when a vertical semiconductor device having the above-described elements is configured, the temperature rise of the semiconductor device can be suppressed while maintaining the switch function.
The semiconductor device in this case is generally referred to as a punch-through vertical IGBT (Insulated Gate Bipolar Transistor).
Since the trench is formed up to a deep position of the semiconductor device, the heat dissipation is greatly improved.
各半導体領域及びゲート電極は、シリコンを主材料にして形成されているのが好ましい。さらに、熱伝導性部材は、アルミニウム(Al)又は銅(Cu)を主材料にして形成されているのが好ましい。
アルミニウム又は銅は、シリコンよりも熱伝導度が高い材料であり、半導体装置の温度上昇を抑制することができる。さらに、アルミニウム又は銅は、トレンチ内に充填することが容易な材料でもあり、製造が容易という面でも好適である。
Each semiconductor region and the gate electrode are preferably formed using silicon as a main material. Furthermore, the heat conductive member is preferably formed using aluminum (Al) or copper (Cu) as a main material.
Aluminum or copper is a material having a higher thermal conductivity than silicon, and can suppress an increase in temperature of the semiconductor device. Furthermore, aluminum or copper is also a material that can be easily filled in the trench, and is preferable in terms of easy manufacture.
熱伝導性部材が、導電性であるとともに表面主電極に接していることが好ましい。
熱伝導性部材を表面主電極と同電位に固定することによって、半導体装置がオフしたときに、トレンチに隣接しているボディ半導体領域内に対して、ドリフト半導体領域とボディ半導体領域のpn接合面から空乏層を効果的に伸ばすことができる。トレンチがボディ半導体領域とドリフト半導体領域を貫通してバッファ半導体領域内に侵入しているので、半導体装置がオフしたときに、トレンチに隣接しているドリフト半導体領域内に対して、ドリフト半導体領域とボディ半導体領域のpn接合面から空乏層を効果的に伸ばすことができ、ドリフト半導体領域の実質的な完全空乏化を容易に達成することができる。したがって、半導体装置の耐圧を向上させることができる。半導体装置の耐圧を向上させるとともに半導体装置の温度上昇を抑制することができる。
The heat conductive member is preferably conductive and in contact with the surface main electrode.
By fixing the thermally conductive member to the same potential as the surface main electrode, the pn junction surface of the drift semiconductor region and the body semiconductor region with respect to the inside of the body semiconductor region adjacent to the trench when the semiconductor device is turned off Thus, the depletion layer can be effectively extended. Since the trench is entering the buffer semiconductor region through the body the semiconductor region and the drift semiconductor region when the semiconductor device is turned off, against drift semiconductor region adjacent to the trench, and the drift semiconductor region The depletion layer can be effectively extended from the pn junction surface of the body semiconductor region, and substantially complete depletion of the drift semiconductor region can be easily achieved. Therefore, the breakdown voltage of the semiconductor device can be improved. The breakdown voltage of the semiconductor device can be improved and the temperature rise of the semiconductor device can be suppressed.
トレンチが、ゲート電極が作り込まれているセル領域の周辺に位置している終端領域にも形成されていることが好ましい。
終端領域の温度上昇を抑制することができ、半導体装置の信頼性を向上させることができる。
It is preferable that the trench is also formed in the termination region located around the cell region in which the gate electrode is formed.
The temperature rise in the termination region can be suppressed, and the reliability of the semiconductor device can be improved.
本発明によると、絶縁体で被覆されている熱伝導性部材をトレンチ内に充填することによって、半導体装置の耐圧を低下させないで、半導体装置の温度上昇を抑制することができる。また、本発明は、縦型半導体装置の場合に特に有効であり、この場合には、スイッチ機能を維持しながら半導体装置の温度上昇が抑制された構造を得ることができる。 According to the present invention, by filling the trench with the thermally conductive member covered with the insulator, it is possible to suppress an increase in the temperature of the semiconductor device without lowering the breakdown voltage of the semiconductor device. The present invention is particularly effective in the case of a vertical semiconductor device. In this case, it is possible to obtain a structure in which the temperature rise of the semiconductor device is suppressed while maintaining the switch function.
実施例の主要な特徴を列記する。
(第1形態) 放熱用トレンチの平面パターンは、ストライプ状、格子状、又はドット状等を利用することができる。
(第2形態) 熱伝導性部材には、銀、銅、金、アルミニウム、マグネシウム、又はタングステン等を利用することができる。加工性、耐食性、機械的強度、コスト面を考慮すると、銅又はアルミニウムを利用するのが好ましい。
(第3形態) 熱伝導性部材は導電性であり、半導体装置がオフしたときに、接地電位又は負電位が印加されるように構成するのが好ましい。
(第4形態) 第1半導体領域は、半導体装置がオフしたときに、空乏領域を形成することによって耐圧を確保する領域である。一般的には、第1半導体領域は不純物濃度が低濃度の領域であるが、必要に応じて、スーパージャンクション構造を採用することもできる。
The main features of the examples are listed.
(1st form) The planar pattern of the trench for thermal radiation can utilize stripe shape, lattice shape, or dot shape.
(2nd form) Silver, copper, gold | metal | money, aluminum, magnesium, tungsten etc. can be utilized for a heat conductive member. In consideration of workability, corrosion resistance, mechanical strength, and cost, it is preferable to use copper or aluminum.
(3rd form) It is preferable to comprise so that a heat conductive member is electroconductivity and a grounding potential or a negative potential is applied when a semiconductor device turns off.
(Fourth Mode) The first semiconductor region is a region that ensures a breakdown voltage by forming a depletion region when the semiconductor device is turned off. In general, the first semiconductor region is a region having a low impurity concentration, but a super junction structure may be employed as necessary.
図1に、半導体装置10の要部縦断面図を模式的に示す。半導体装置10は、バイポーラ動作するパンチスルー型の縦型IGBTである。
半導体装置10は、n−型のドリフト領域26(第1半導体領域の一例)を備えている。ドリフト領域26の表面に接してp−型のボディ領域28(第2半導体領域の一例)が形成されている。ボディ領域28の表面部には、n+型の複数のエミッタ領域36(第3半導体領域の一例)とp+型の複数のボディコンタクト領域39が選択的に形成されている。エミッタ領域36とボディコンタクト領域39は、ボディ領域28によってドリフト領域26から隔てられている。エミッタ領域36とボディコンタクト領域39は、アルミニウムからなるエミッタ電極52(表面主電極の一例)に接している。ドリフト領域26とエミッタ領域36を隔てているボディ領域28に、酸化シリコンからなるゲート絶縁膜32を介してゲート電極34が対向している。ゲート電極34は、平面視したときの平面パターンがストライプ状に形成されている。ゲート電極34とエミッタ電極52は層間絶縁膜38によって隔てられている。
エミッタ電極52の表面には、ニッケル層54、金薄層56、はんだ層57、及び放熱板58が積層されている。放熱板58は、図示しないエミッタ電極端子に接続されている。さらに、放熱板58は、図示しない冷却装置(例えば、水冷装置)に接している。
なお、ニッケル層54、金薄層56、はんだ層57、及び放熱板58は、半導体装置10の構成要素ではなく、半導体装置10が例えば車載用インバータ装置等に実装されるときに必要とされる他の部材であることに留意されたい。
FIG. 1 schematically shows a longitudinal sectional view of a main part of the
The
On the surface of the
The
ドリフト領域26の裏面に接してn+型のバッファ領域24(第4半導体領域の一例)が形成されている。バッファ領域24は、ドリフト領域26によってボディ領域28から隔てられている。バッファ領域24の裏面に接してp+型のコレクタ領域22(第5領域の一例)が形成されている。コレクタ領域22は、バッファ領域24によってドリフト領域26から隔てられている。なお、コレクタ領域22がドリフト領域26と接するように形成することもできる。この場合は、例えば、バッファ領域24が分散した状態で形成され、その隣合うバッファ領域24の間を利用してコレクタ領域22とドリフト領域26が接する構造(一般的にコレクタショートタイプという)とすることもできる。コレクタ領域22の裏面にはアルミニウムからなるコレクタ電極21(裏面主電極の一例)が形成されている。
An n + -type buffer region 24 (an example of a fourth semiconductor region) is formed in contact with the back surface of the
半導体装置10はさらに、ボディ領域28のエミッタ領域36側の表面から、ボディ領域28及びドリフト領域26を貫通してバッファ領域24内に侵入している放熱用トレンチ40を備えている。放熱用トレンチ40内には、トレンチ絶縁膜42で被覆された熱伝導性部材44が充填されている。熱伝導性部材44は、アルミニウムで形成されており、エミッタ電極52と一体である。放熱用トレンチ40は、平面視したときの平面パターンがストライプ状に形成されている。
コレクタ領域22、バッファ領域24、ドリフト領域26、ボディ領域28、エミッタ領域36、及びボディコンタクト領域39は単結晶シリコンを用いて形成されており、ゲート電極34は多結晶シリコンを用いて形成されている。放熱用トレンチ40の熱伝導性部材44はアルミニウムを用いて形成されていることから、熱伝導性部材44の熱伝導度は、各半導体領域及びゲート電極34の熱伝導度よりも大きい。
The
The
次に、半導体装置10の動作を説明する。
コレクタ電極21に正の電圧が印加され、エミッタ電極52が接地され、ゲート電極34にゲートオン電圧が印加されると、半導体装置10はターンオンする。半導体装置10がターンオンすると、ゲート電極34が対向するボディ領域28に反転層が形成され、エミッタ領域36からその反転層を経由してドリフト領域26に電子が注入される。同時に、コレクタ領域22からはバッファ領域24を介してドリフト領域26に正孔が注入される。エミッタ領域36から注入された電子と、コレクタ領域22から注入された正孔によって伝導度変調が発生し、半導体装置10は低いオン電圧で動作する。
Next, the operation of the
When a positive voltage is applied to the
半導体装置10が動作しているときに、半導体装置10には熱が発生する。とくに伝導電変調が活発化しているドリフト領域26、なかでもボディ領域28とドリフト領域26のpn接合面27近傍では大量の熱が発生している。この熱によって半導体装置10の温度が過度に上昇すると、半導体装置10の動作が不安定になってしまう。
半導体装置10では、発生した熱が放熱用トレンチ40の熱伝導性部材44を介して半導体装置10の表面側に伝熱される。表面側に伝熱された熱は、エミッタ電極52、ニッケル層54、金薄層56、はんだ層57、及び放熱板58を経由して、図示しない冷却装置に放熱される。このため、半導体装置10は、温度の上昇が抑制されており、安定した動作を実現する。
半導体装置10では、放熱用トレンチ40が、ドリフト領域26とボディ領域28のpn接合界面27を超えて形成されていることから、このpn接合界面27で発生した熱を効果的に半導体装置10の表面側に伝熱することができる。半導体装置10の温度上昇を効果的に抑制することができる。
When the
In the
In the
ゲートオン電圧がオフすると、半導体装置10はターンオフする。半導体装置10がターンオフすると、ドリフト領域26とボディ領域28のpn接合界面27から、ドリフト領域26に向けて空乏層が形成される。このとき、放熱用トレンチ40の熱伝導性部材44が接地電位に固定されていることから、ドリフト領域26とボディ領域28のpn接合界面27からドリフト領域26内に空乏層を効果的に伸ばすことができ、ドリフト領域26の実質的な完全空乏化を容易に達成することができる。したがって、半導体装置10の耐圧を向上させることができる。なお、同等の耐圧を確保する場合は、ドリフト領域26の不純物濃度を高くすることが可能になることから、放熱用トレンチ40を設けることによって、オン電圧を低減することもできるといえる。
また、放熱用トレンチ40はバッファ領域24内に侵入している。ドリフト領域26とボディ領域28のpn接合界面27から伸びてくる空乏層の進行は、ドリフト領域26とバッファ領域24の界面25によって停止される。したがって、放熱用トレンチ40をバッファ領域24内にまで侵入させることによって、空乏層が放熱用トレンチ40の底面の角部41まで進行することが確実に防止されている。仮に、放熱用トレンチ40の底面の角部41がドリフト領域26内に存在していると、前記角部41において電界が過度に集中してしまうことも懸念されるが、本実施例ではそのような事態も発生しない。
即ち、放熱用トレンチ40は半導体装置10の温度上昇を抑制するとともに、半導体装置10の耐圧も向上させることができる。
When the gate-on voltage is turned off, the
Further, the
That is, the
(半導体装置10の製造方法)
次に、図2〜図7を用いて、半導体装置10の製造方法を説明する。
まず、図2に示すように、コレクタ領域22とバッファ領域24とドリフト領域26が積層された半導体基板を用意する。
次に、ドリフト領域26の表面に、イオン注入技術と熱拡散技術を利用して、ボディ領域28を形成する。
(Manufacturing method of the semiconductor device 10)
Next, a method for manufacturing the
First, as shown in FIG. 2, a semiconductor substrate in which a
Next, the
次に、図3に示すように、ボディ領域28の表面部に、図示しないマスクを形成した後に、リソグラフィー技術とイオン注入技術と熱拡散技術を利用して、エミッタ領域36とボディコンタクト領域39を選択的に形成する。次に、反応性イオンエッチング(RIE)技術を利用して、ボディ領域28の表面からドリフト領域26まで達するトレンチを形成し、ゲート電極34を形成する。具体的には、トレンチを形成した後に、そのトレンチの側壁を熱酸化してゲート酸化膜32を形成し、次いで、CVD(Chemical Vapor Deposition)法を利用して、トレンチ内に多結晶シリコンを充填する。ゲート電極34の表面を覆うように、層間絶縁膜38を形成する。
Next, as shown in FIG. 3, after forming a mask (not shown) on the surface of the
次に、図4に示すように、ボディ領域28の表面に、CVD法を利用して、酸化シリコンからなるマスク膜62を形成する。マスク膜62は、リソグラフィー技術とドライエッチング技術を利用してパターニングされ、開口63が形成される。
Next, as shown in FIG. 4, a
次に、図5に示すように、高速ドライエッチング装置を用いたドライエッチング技術を利用して、開口63において露出するボディ領域28からバッファ領域24まで達するトレンチ46を形成する。トレンチ46は、後に説明するように、熱伝導性部材を充填する必要があることから、その幅47は比較的に広く形成されている。例えば、ゲート電極34の幅37よりも広く形成されている。
また、ドライエッチングによってトレンチ46を形成するときに、エッチングスピードは遅いものの、マスク膜62も除去される。トレンチ46が形成されるエッチングスピードと、マスク膜62が除去されるエッチングスピードを考慮して、マスク膜62の厚みを予め調整しておけば、トレンチ46が形成されるタイミングと、マスク膜62が除去されるタイミングを一致させることができる。この場合、マスク膜62を除去するための工程を省略することができ、製造工程数を削減することができる。
Next, as shown in FIG. 5, a
Further, when the
次に、図6に示すように、熱酸化技術を利用して、トレンチ46を画定する側壁にトレンチ絶縁膜42を形成する。エミッタ領域36とボディコンタクト領域39の表面に形成されたトレンチ絶縁膜42は、ドライエッチング技術を利用して除去する。
Next, as shown in FIG. 6, a
次に、図7に示すように、CVD法又はスパッタ法を利用して、トレンチ46内にアルミニウムからなる熱伝導性部材44を充填する。このときのCVD法又はスパッタ法は、トレンチ46内に熱伝導性部材44を充填するのに続けて、ボディ領域28の表面を覆うまで実施することによって、放熱用トレンチ40とエミッタ電極52を連続して形成することができる。
これらの工程を経て、半導体装置10を得ることができる。
Next, as shown in FIG. 7, the
The
なお、熱伝導性部材44には、アルミニウムに代えて銅を用いてもよい。銅は、単結晶シリコン及び酸化シリコン中に容易に拡散する性質があるので、熱伝導性部材44に銅を用いる場合は、図8に示すように、トレンチ絶縁膜42を形成した後に、スパッタ法等を利用して、銅の拡散を防止するためのバリアメタル膜48を形成するのが好ましい。バリアメタル膜48としては、例えば、タンタル(Ta)、窒化タンタル(TaN)、窒化シリコンタンタル(TaSiN)、窒化シリコンタングステン(WSiN)、又は窒化タングステン(WN2)を好適に用いることができる。
銅もまた、CVD法又はスパッタ法を利用して、トレンチ内に充填することができる。さらに、このときのCVD法又はスパッタ法もまた、トレンチ内に銅からなる熱伝導性部材44を充填するのに続けて、ボディ領域28の表面を覆うまで実施することによって、放熱用トレンチ40と銅からなるエミッタ電極53を連続して形成することができる。
The heat
Copper can also be filled into the trenches using CVD or sputtering. Further, the CVD method or the sputtering method at this time is also carried out until the surface of the
半導体装置10を、例えば車載用インバータ装置等に実装するときは、さらに次の工程を実施する。
図1に示すように、無電解めっき法等を利用して、ニッケルを主成分とするニッケル層54を形成する。次に、濡れ性を確保するために、無電解めっき法等を利用して、ニッケル層54の表面に金を主成分とする金薄層56を形成する。
次に、放熱板58を用意し、その放熱板58と金薄層56をはんだ層57を介して接着する。
これらの工程を経て、半導体装置10を、例えば車載用インバータ装置等に実装することができる。
When the
As shown in FIG. 1, a
Next, the
Through these steps, the
(第1変形例)
図9に、半導体装置100の要部断面図を模式的に示す。図9は、半導体スイッチング素子群が形成されているセル領域12と、半導体スイッチング素子群が形成されていない終端領域14の境界を示している。半導体装置100のセル領域12の基本的な構造は、前記した半導体装置10に同一である。ただし、セル領域12には、放熱用トレンチ40が形成されていない。なお、半導体装置10の半導体領域と同一機能の半導体領域に関しては、同一番号を付してその説明を省略する。
図9に示す半導体装置100では、終端領域14のみに、半導体装置10の放熱用トレンチ40に相当する終端側放熱用トレンチ70が形成されている。終端領域14に終端側放熱用トレンチ70を設けることによって、終端領域14の温度上昇を抑制することができ、半導体装置100の信頼性を向上させることができる。
さらに、終端側放熱用トレンチ70も同様に、半導体装置100がオフしたときには、ドリフト領域26の実質的な完全空乏化を促進する。したがって、終端領域14の耐圧を向上させることができる。なお、同等の耐圧を確保する場合は、終端領域14の面積を小さくすることができるともいえる。したがって、半導体装置100の全体の面積を小さくすることができ、ウェハ毎に得られるチップの個数を増加させることができる。製造コストを削減することができる。
(First modification)
FIG. 9 schematically shows a cross-sectional view of the main part of the
In the
Further, similarly, the termination side
なお、半導体装置10の放熱用トレンチ40と、半導体装置100の終端放熱用トレンチ70を一つの半導体装置に同時に設けてもよい。前記したように、セル領域と終端領域の両者において特性を改善することができる。また、セル領域と終端領域の放熱用トレンチは、同一構造のものを利用することができるので、同一の製造工程で作製することができる。
Note that the
(第2変形例)
図10に、半導体装置110の要部断面図を模式的に示す。半導体装置110は、バイポーラ動作するパンチスルー型の横型IGBTである。なお、半導体装置10の半導体領域と同一機能の半導体領域に関しては、同一番号を付してその説明を省略する。
この場合も第1実施例の半導体装置10と同様に、放熱用トレンチ40を設けることによって、伝導電変調が活発化しているドリフト領域26、なかでもボディ領域28とドリフト領域26のpn接合面27近傍で発生する熱を、放熱用トレンチ40の熱伝導性部材44を介して半導体装置10の表面側に伝熱されることができる。表面側に伝熱された熱は、エミッタ電極52、ニッケル層54、金薄層56、はんだ層57、及び放熱板58を経由して、図示しない冷却装置に放熱される。半導体装置10は、温度の上昇が抑制されており、安定した動作を実現する。
さらに、半導体装置110がオフしたときには、ドリフト領域26とボディ領域28のpn接合界面27からドリフト領域26内に空乏層を効果的に伸ばすことができ、ドリフト領域26の実質的な完全空乏化を容易に達成することができる。したがって、半導体装置110の耐圧を向上させることができる。
(Second modification)
FIG. 10 schematically shows a cross-sectional view of the main part of the
Also in this case, similarly to the
Furthermore, when the
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
上記実施例では、縦型IGBTの例を説明したが、この他の半導体装置、例えば、MOSFET、サイリスタ等に対しても、本発明の技術を利用することは有用である。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
In the above embodiment, an example of a vertical IGBT has been described. However, it is useful to apply the technology of the present invention to other semiconductor devices such as MOSFETs and thyristors.
The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings can achieve a plurality of objects at the same time, and has technical usefulness by achieving one of the objects.
21:コレクタ電極
22:コレクタ領域
24:バッファ領域
26:ドリフト領域
28:ボディ領域
32:ゲート絶縁膜
34:ゲート電極
36:エミッタ電極
38:層間絶縁膜
39:ボディコンタクト領域
40:放熱用トレンチ
42:トレンチ絶縁膜
44:熱伝導性部材
48:バリアメタル層
52、53:エミッタ電極
54:ニッケル層
56:金薄層
57:はんだ層
58:放熱板
21: collector electrode 22: collector region 24: buffer region 26: drift region 28: body region 32: gate insulating film 34: gate electrode 36: emitter electrode 38: interlayer insulating film 39: body contact region 40: heat dissipation trench 42: Trench insulating film 44: thermal conductive member 48: barrier metal layers 52, 53: emitter electrode 54: nickel layer 56: thin gold layer 57: solder layer 58: heat sink
Claims (5)
第1導電型不純物を低濃度に含むドリフト半導体領域と、
第2導電型不純物を低濃度に含むとともにドリフト半導体領域に接しているボディ半導体領域と、
第1導電型不純物を高濃度に含むとともにボディ半導体領域によってドリフト半導体領域から隔てられている複数のエミッタ半導体領域と、
第1導電型不純物を高濃度に含むとともにドリフト半導体領域によってボディ半導体領域から隔てられているバッファ半導体領域と、
第2導電型不純物を高濃度に含むとともにバッファ半導体領域に接しているコレクタ半導体領域と、
ドリフト半導体領域とエミッタ半導体領域を隔てているボディ半導体領域に絶縁膜を介して対向している複数のゲート電極と、
コレクタ半導体領域に接している裏面主電極と、
エミッタ半導体領域に接している表面主電極と、を備えており、
エミッタ半導体領域とゲート電極は、スイッチング素子ごとに形成されており、
前記トレンチは、ボディ半導体領域のエミッタ半導体領域側の表面からドリフト半導体領域側に向けて伸びているとともに絶縁膜で被覆されている熱伝導性部材が充填されており、
その熱伝導性部材の熱伝導度が、各半導体領域及びゲート電極を形成している材料の熱伝導度よりも大きく、
前記トレンチは、ボディ半導体領域とドリフト半導体領域を貫通してバッファ半導体領域内に侵入しており、
前記トレンチは、前記スイッチング素子ごとに設けられていないことを特徴とする半導体装置。 A semiconductor device including a cell region including a plurality of switching elements and provided with a trench,
A drift semiconductor region containing a first conductivity type impurity in a low concentration;
A body semiconductor region containing a second conductivity type impurity in a low concentration and in contact with the drift semiconductor region;
A plurality of emitter semiconductor regions containing a high concentration of the first conductivity type impurity and separated from the drift semiconductor region by the body semiconductor region;
A buffer semiconductor region containing a high concentration of the first conductivity type impurity and separated from the body semiconductor region by the drift semiconductor region;
A collector semiconductor region containing the second conductivity type impurity in a high concentration and in contact with the buffer semiconductor region;
A plurality of gate electrodes facing the body semiconductor region separating the drift semiconductor region and the emitter semiconductor region via an insulating film;
A back main electrode in contact with the collector semiconductor region;
A main surface electrode in contact with the emitter semiconductor region ,
The emitter semiconductor region and the gate electrode are formed for each switching element,
The trench is filled with a thermally conductive member extending from the surface of the body semiconductor region on the emitter semiconductor region side toward the drift semiconductor region side and covered with an insulating film ,
The thermal conductivity of the thermally conductive member is greater than the thermal conductivity of the material forming each semiconductor region and the gate electrode,
The trench penetrates the buffer semiconductor region through the body semiconductor region and the drift semiconductor region ,
The semiconductor device is characterized in that the trench is not provided for each switching element .
熱伝導性部材は、アルミニウム(Al)又は銅(Cu)を主材料にして形成されていることを特徴とする請求項1の半導体装置。 Each semiconductor region and the gate electrode are formed using silicon as a main material,
2. The semiconductor device according to claim 1, wherein the heat conductive member is formed using aluminum (Al) or copper (Cu) as a main material.
第1導電型不純物を低濃度に含むドリフト半導体領域と、A drift semiconductor region containing a first conductivity type impurity in a low concentration;
第2導電型不純物を低濃度に含むとともにドリフト半導体領域に接しているボディ半導体領域と、A body semiconductor region containing a second conductivity type impurity in a low concentration and in contact with the drift semiconductor region;
第1導電型不純物を高濃度に含むとともにボディ半導体領域によってドリフト半導体領域から隔てられている複数のエミッタ半導体領域と、A plurality of emitter semiconductor regions containing a high concentration of the first conductivity type impurity and separated from the drift semiconductor region by the body semiconductor region;
第1導電型不純物を高濃度に含むとともにドリフト半導体領域によってボディ半導体領域から隔てられているバッファ半導体領域と、A buffer semiconductor region containing a high concentration of the first conductivity type impurity and separated from the body semiconductor region by the drift semiconductor region;
第2導電型不純物を高濃度に含むとともにバッファ半導体領域に接しているコレクタ半導体領域と、A collector semiconductor region containing the second conductivity type impurity in a high concentration and in contact with the buffer semiconductor region;
ドリフト半導体領域とエミッタ半導体領域を隔てているボディ半導体領域に絶縁膜を介して対向している複数のゲート電極と、A plurality of gate electrodes facing the body semiconductor region separating the drift semiconductor region and the emitter semiconductor region via an insulating film;
コレクタ半導体領域に接している裏面主電極と、A back main electrode in contact with the collector semiconductor region;
エミッタ半導体領域に接している表面主電極と、を備えており、A main surface electrode in contact with the emitter semiconductor region,
エミッタ半導体領域とゲート電極は、スイッチング素子ごとに形成されており、The emitter semiconductor region and the gate electrode are formed for each switching element,
前記トレンチは、ボディ半導体領域のエミッタ半導体領域側の表面からドリフト半導体領域側に向けて伸びているとともに絶縁膜で被覆されている熱伝導性部材が充填されており、The trench is filled with a thermally conductive member extending from the surface of the body semiconductor region on the emitter semiconductor region side toward the drift semiconductor region side and covered with an insulating film,
その熱伝導性部材の熱伝導度が、各半導体領域及びゲート電極を形成している材料の熱伝導度よりも大きく、The thermal conductivity of the thermally conductive member is greater than the thermal conductivity of the material forming each semiconductor region and the gate electrode,
前記トレンチは、スイッチング素子ごとに設けられていないことを特徴とする半導体装置。The semiconductor device is characterized in that the trench is not provided for each switching element.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005122012A JP4910304B2 (en) | 2005-04-20 | 2005-04-20 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005122012A JP4910304B2 (en) | 2005-04-20 | 2005-04-20 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006303145A JP2006303145A (en) | 2006-11-02 |
JP4910304B2 true JP4910304B2 (en) | 2012-04-04 |
Family
ID=37471085
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005122012A Active JP4910304B2 (en) | 2005-04-20 | 2005-04-20 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4910304B2 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109119478A (en) * | 2018-09-04 | 2019-01-01 | 深圳市南硕明泰科技有限公司 | A kind of chip and preparation method thereof |
US11563094B2 (en) | 2019-09-17 | 2023-01-24 | Kabushiki Kaisha Toshiba | Semiconductor device having thermally conductive electrodes |
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JP6253769B2 (en) | 2014-04-21 | 2017-12-27 | 三菱電機株式会社 | Power semiconductor device |
DE102015122804B4 (en) * | 2015-12-23 | 2020-10-15 | Infineon Technologies Ag | A semiconductor device including a heat sink structure |
CN108417545B (en) * | 2018-05-14 | 2020-09-22 | 上海芯龙半导体技术股份有限公司 | Power device and preparation method thereof |
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TW202221924A (en) * | 2020-10-12 | 2022-06-01 | 日商Flosfia股份有限公司 | semiconductor device |
TW202220206A (en) * | 2020-10-12 | 2022-05-16 | 日商Flosfia股份有限公司 | semiconductor device |
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---|---|
JP2006303145A (en) | 2006-11-02 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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|
A521 | Written amendment |
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|
TRDD | Decision of grant or rejection written | ||
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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