JP4903790B2 - 通信システムにおけるチャネル・インタリービングのための装置及び方法 - Google Patents

通信システムにおけるチャネル・インタリービングのための装置及び方法 Download PDF

Info

Publication number
JP4903790B2
JP4903790B2 JP2008511294A JP2008511294A JP4903790B2 JP 4903790 B2 JP4903790 B2 JP 4903790B2 JP 2008511294 A JP2008511294 A JP 2008511294A JP 2008511294 A JP2008511294 A JP 2008511294A JP 4903790 B2 JP4903790 B2 JP 4903790B2
Authority
JP
Japan
Prior art keywords
parity bits
bits
input block
elements
segments
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008511294A
Other languages
English (en)
Other versions
JP2008541624A (ja
Inventor
ブシャン、ナガ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=37431835&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP4903790(B2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Priority claimed from US11/305,579 external-priority patent/US7685495B2/en
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of JP2008541624A publication Critical patent/JP2008541624A/ja
Application granted granted Critical
Publication of JP4903790B2 publication Critical patent/JP4903790B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2771—Internal interleaver for turbo codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2703—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques the interleaver involving at least two directions
    • H03M13/271—Row-column interleaver with permutations, e.g. block interleaving with inter-row, inter-column, intra-row or intra-column permutations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2703—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques the interleaver involving at least two directions
    • H03M13/2725—Turbo interleaver for 3rd generation partnership project 2 [3GPP2] mobile telecommunication systems, e.g. as defined in the 3GPP2 technical specifications C.S0002
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2957—Turbo codes and decoding
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/63—Joint error correction and other techniques
    • H03M13/635—Error control coding in combination with rate matching
    • H03M13/6362—Error control coding in combination with rate matching by puncturing
    • H03M13/6368—Error control coding in combination with rate matching by puncturing using rate compatible puncturing or complementary puncturing
    • H03M13/6381—Rate compatible punctured turbo [RCPT] codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0064—Concatenated codes
    • H04L1/0066—Parallel concatenated codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L65/00—Network arrangements, protocols or services for supporting real-time applications in data packet communication
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
    • H04L9/065—Encryption by serially and continuously modifying data stream elements, e.g. stream cipher systems, RC4, SEAL or A5/3
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/63—Joint error correction and other techniques
    • H03M13/6306—Error control coding in combination with Automatic Repeat reQuest [ARQ] and diversity transmission, e.g. coding schemes for the multiple transmission of the same information or the transmission of incremental redundancy
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/12—Arrangements for detecting or preventing errors in the information received by using return channel
    • H04L1/16—Arrangements for detecting or preventing errors in the information received by using return channel in which the return channel carries supervisory signals, e.g. repetition request signals
    • H04L1/18—Automatic repetition systems, e.g. Van Duuren systems
    • H04L1/1812—Hybrid protocols; Hybrid automatic repeat request [HARQ]
    • H04L1/1819—Hybrid protocols; Hybrid automatic repeat request [HARQ] with retransmission of additional or different redundancy

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Multimedia (AREA)
  • Computer Security & Cryptography (AREA)
  • Error Detection And Correction (AREA)
  • Mobile Radio Communication Systems (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)
  • Time-Division Multiplex Systems (AREA)

Description

米国特許法第１１９条に基づく優先権の主張
本特許出願は、その両方が参照により本明細書に明確に組み込まれている、２００５年５月１３日に出願した「Enhanced Channel Interleaver for Platinum Broadcast」と題された仮出願第６０／６８１，１９９号、及び２００５年５月１２日に出願した「Enhanced Channel Interleaver for Platinum Broadcast」と題された仮出願第６０／６８０，８５５号の優先権を主張するものである。
この発明は、一般に無線通信に関し、より詳細には、ブロードキャスト／マルチキャスト・サービスを提供する通信システムのためのチャネル・インタリービングに関する。
無線通信の分野は、例えば、コードレス電話、ページング、ワイヤレス・ローカル・ループ、携帯情報端末（ＰＤＡ）、インターネット電話、及び衛星通信システムを含めて、多くのアプリケーションを有する。特に、重要なアプリケーションは、移動体加入者のためのセルラー電話システムである。本明細書で使用されるように、用語「セルラー」システムは、セルラー周波数及びパーソナル・コミュニケーション・サービス（ＰＣＳ）周波数の両方を包括する。例えば、周波数分割多元接続（ＦＤＭＡ）、直交周波数分割多重（ＯＦＤＭ）変調、時分割多元接続（ＴＤＭＡ）、及び符号分割多元接続（ＣＤＭＡ）を含めて、様々な無線インターフェースがかかるセルラー電話システムのために開発されている。それと関連して、例えば、アドバンスド・モバイル・フォーン・サービス(Advanced Mobile Phone Service)(AMPS)、モバイル用グローバル・システム (Global System for Mobile)(GSM)、及び暫定標準９５（ＩＳ−９５）を含めて、様々な国内規格及び国際規格が定められている。特に、ＩＳ−９５と派生規格、すなわちIS-95A、IS-95B、ANSI J-STD-008（本明細書では、多くの場合、集合的にＩＳ−９５と呼ばれる）、及びデータに関して提案されるハイ・データ・レート・システムなどは、Telecommunication Industry Association(TIA)、国際電気通信連合（ＩＴＵ）、及びその他のよく知られている規格団体によって広められている。
ＩＳ−９５規格の使用に従って構成されたセルラー電話システムは、非常に効率的かつ頑強なセルラー電話サービスを提供するためにＣＤＭＡ信号処理技術を用いている。実質的にＩＳ−９５規格の使用に従って構成された例示的なセルラー電話システムは、米国特許第５，１０３，４５９号及び第４，９０１，３０７号に記載される。ＣＤＭＡ技術を利用した例示的なシステムは、ｃｄｍａ２０００である。ｃｄｍａ２０００用の規格は、多くの点でＩＳ−９５システムと互換性がある規格ＩＳ−２０００で与えられる。もう１つのＣＤＭＡ規格は、第３世代パートナーシップ・プロジェクト（３ＧＰＰ）（文書番号3G TS25.211、3G TS25.212、3G TS25.213、及び3G TS25.214)で実施されるＷＣＤＭＡ規格である。もう１つのＣＤＭＡ規格には、一般にハイ・データ・レート（ＨＤＲ）システムと呼ばれる規格ＩＳ−８５６がある。
デジタルデータの伝送は、送信されたデータに誤りをもたらす可能性がある干渉を本質的に受けがちである。伝送チャネルの性能を改善するために、いくつかの符号化方式は、符号化の間にパケット内のビットの順序を混合するインタリーバを含む。したがって、干渉が伝送の間にいくつかの隣接するビットを破壊する場合、干渉の影響は、元のパケット全体にわたって広がり、復号化プロセスによってより容易に克服され得る。近年、無線通信システムにおいて単一の送信源点(source point)からユーザのグループに大量のデータを効果的に送信するために、ブロードキャスト／マルチキャスト・サービスが提案されている。かかる一対多方向型(point-to-multipoint)サービスに適したコンテンツは、ニュース、株式相場、スポーツイベント、映画、音声クリップ及びビデオクリップ、ならびにその他のマルチメディア・データを含む。マルチメディア・データの伝送に対する需要が高まるにつれて、かかるサービスを強化する課題と、ブロードキャスト／マルチキャスト・サービスをサポートする強化されたチャネル・インタリービングの必要がある。
仮出願第６０／６８１，１９９号 仮出願第６０／６８０，８５５号 米国特許第５，１０３，４５９号 米国特許第４，９０１，３０７号 米国出願第０９／８６３，１９６号 ＮｏｋｉａのＺｈｏｕ他による「Enhanced Channel Interleaver Design for DO BCMCS」
無線通信システムにおいて基地局から遠隔局に対してマルチ・スロット内で送信され得る出力系列を発生させるために、複数の組織ビットと複数のパリティ・ビットとをインタリーブするための新規性のある改善された方法と装置とが本明細書で提示される。
一態様では、装置は、複数の組織ビットと複数のパリティ・ビットとを複数の系列に多重分離するための手段であって、複数の組織ビットと複数のパリティ・ビットとが系列間で順次に分配される手段と、指標セット(index set)に基づいて系列を再順序付けするための手段と、系列を複数のセグメントにグループ化し、セグメントの各々をインタリーブして、複数の要素を有する複数の行列を形成するための手段と、行列の要素を変調するための手段と、各行列の変調された要素を切り捨てるための手段であって、出力系列が複数の行列の各行列から切り捨てられた変調要素を含む方法を備える。この態様では、多重分離することは、組織ビットとパリティ・ビットとをＲ行及びＣ列の複数の長方形アレー(rectangular arrays)内に記憶して、第１の入力ブロックＵと、第２の入力ブロックＷ０と、第３の入力ブロックＷ１とを形成することによってなされ、第１の入力ブロックＵは組織ビットを含み、第２の入力ブロックＷ０は、パリティ・ビットの第１のセットを連結することによって生成され、第３の入力ブロックＷ１は、パリティ・ビットの第２のセットを連結することによって形成される。組織ビットとパリティ・ビットとは、行別に入力ブロックＵ、Ｗ０、及びＷ１のアレーに書き込まれ、ビットは最上行から配置され始め、左から右に配置される。この態様では、指標セットは昇順でソートされてよい。再順序付けすることは、複数のセットを有するものとして指標セットを定義し、セットの各々の複数の要素をソートし、レート・セットに従って複数の系列を再順序付けすることによって行われることが可能である。インタリーブすることは、再順序付けされた系列をセグメントにグループ化し、セグメントの各々に関して行列インタリービングを実行することによって行われることが可能である。変調するための手段の変調方式は１６−ＱＡＭであってよい。切り捨てるための手段は、変調要素を繰り返すための手段を更に含んでよい。もう１つの態様では、指標セット用のパラメータはルック・アップ・テーブル内に記憶されてよい。
もう１つの態様では、複数の組織ビットと複数のパリティ・ビットとをインタリーブするため、及び無線通信システムにおいて基地局から遠隔局にマルチ・スロット・パケット内で送信され得る出力系列を生成するための方法が開示される。方法は、複数の組織ビットと複数のパリティ・ビットとを複数の系列内に多重分離することであって、組織ビットとパリティ・ビットとが系列間で順次に分配されることと、指標セットに基づいて系列を再順序付けすることと、系列を複数のセグメントにグループ化し、セグメントの各々をインタリーブして、複数の要素を有する複数の行列を形成することと、行列の要素を変調することと、各行列の変調された要素を切り捨てることであって、出力系列が複数の行列の各行列から切り捨てられた変調要素を含むこととを含む。この態様では、切り捨てることは、所望されるコード記号(code symbol)レートに従って実行されてよい。変調することと切り捨てることとは、本発明の出力系列に影響を及ぼさずに交換され得る。
しかももう１つの態様では、無線通信システムにおいて、基地局から遠隔局にマルチ・スロット・パケット内で送信され得る出力系列を生成するために複数の組織ビットと複数のパリティ・ビットとをインタリーブする装置が提示される。この装置は、複数の組織ビットと複数のパリティ・ビットとを複数の系列に多重分離するための手段であって、組織ビットとパリティ・ビットとが系列間で順次に分配される手段と、系列を再順序付けするための手段と、再順序付けされた系列から複数の行列を形成するための手段であって、形成するための手段が指標セットに基づく手段と、行列を置き換えて、複数のセグメントと、複数の列と、複数の要素とを有する並列行列(juxtaposed matrix)を形成するための手段と、列をインタリーブするための手段と、セグメント内で要素を変調するための手段と、並列行列のセグメント内の変調された要素を切り捨てる手段であって、出力系列が並列行列のセグメントから切り捨てられた変調要素を含む手段とを含む。
上述の態様では、多重分離することは、組織ビットとパリティ・ビットとをＲ行及びＣ列の複数の長方形アレー内に記憶して、第１の入力ブロックＵと、第２の入力ブロックＷ０と、第３の入力ブロックＷ１とを形成することによって行われ、第１の入力ブロックＵは組織ビットを含み、第２の入力ブロックＷ０は、パリティ・ビットの第１のセットを連結することによって形成され、第３の入力ブロックＷ１は、パリティ・ビットの第２のセットを連結することによって形成される。組織ビットとパリティ・ビットとは、行別に入力ブロックＵ、Ｗ０、及びＷ１のアレーに書き込まれ、ビットは最上行から配置され、左から右に配置される。指標セットは昇順でソートされてよい。再順序付けすることは、各ブロックの各列内の各要素を下方循環桁送りすること(end-around shifting)と、各ブロック内の列を置き換えるステップとによって行われることが可能である。より詳細には、第１の入力ブロックＵ内で、第ｉ番目の列内の記号は量(i mod R)によって循環的に桁送りされてよく、入力ブロックＷ０及びＷ１内で、第ｉ番目の列内の記号は量(floor(i/D)ｍｏｄＲ）によって循環桁送りされてよく、この場合、Ｄはレート・セットに基づいて予め決まっているパラメータであり、Ｒは入力ブロックを形成する長方形アレーの行の数を示す。形成することは、ルック・アップ・テーブル内で指定され得るパラメータを有する複数のセットを有するものとして指標セットを定義することによって行われることが可能である。置き換えることは、所定の方法で行列の列を配置して、並列行列を所定の数の列を有する複数のセグメントに分割することによって行われることが可能である。インタリーブすることは、第ｉ番目の列を第ｋ番目のセグメントの各々内の第π（ｉ）番目の列（π（ｉ）＝７９ｉ ｍｏｄＬｋ，０≦ｉ＜Ｌｋ）に桁送りすることと、行指標が初めに増分し、その後に列指標が続くことにより、セグメントの各々内の記号を読み取ることとによって行われることが可能である。変調するための手段の変調方式は１６−ＱＡＭであってよい。加えて、切り捨てるための手段は、変調要素を繰り返すための手段を更に含んでよい。指標セット用のパラメータは、ルック・アップ・テーブル内に記憶されてよいことがさらに理解されよう。
複数の組織ビットと複数のパリティ・ビットをインタリーブするため、及び無線通信システムにおいて基地局から遠隔局にマルチ・スロット・パケット内で送信され得る出力系列を生成するためのもう１つの方法が本明細書で提示される。方法は、複数の組織ビットと複数のパリティ・ビットとを複数の系列内に多重分離することであって、組織ビットとパリティ・ビットが複数の系列間で順次に分配されることと、系列を再順序付けることと、再順序付けされた系列から複数の行列を生成することであって、生成は指標セットに基づいてなされ、行列を置き換えて、複数のセグメントと、複数の列と、複数の要素とを有する並列行列を生成し、列をインタリーブし、複数のセグメント内の要素を変調し、並列行列のセグメント内の変調された要素を切り捨て、出力系列が並列行列のセグメントから切り捨てられた変調要素を含ませている。この態様では、切り捨てることは、所望されるコード符号レートに従って実行されてよい。変調することと切り捨てることとは、本発明の出力系列に影響を及ぼさずに交換され得ることが理解されよう。
本発明のこれらの特徴及びその他の特徴は、添付の図面を参照して様々な実施形態を議論することでより明らかになるであろう。
本明細書に含まれ、かつ本明細書の一部をなす添付の図面は、本発明の実施形態を例示し、説明と共に、本発明の特徴及び原理を説明する。
図１を参照すると、（加入者装置またはユーザ装置とも呼ばれる）複数の移動局１２ａ〜１２ｄと、（基地局トランシーバ（ＢＴＳ）またはノードＢとも呼ばれる）複数の基地局１４ａ〜１４ｃと、（無線ネットワーク・コントローラまたはパケット制御機能とも呼ばれる）基地局コントローラ（ＢＳＣ）１６と、移動交換センター（ＭＳＣ）すなわちスイッチ１８と、パケット・データ・サービング・ノード（ＰＤＳＮ）２０（またはインターネット・ワーキング機能（ＩＷＦ））と、公衆電話網（ＰＳＴＮ）２２（一般に、電話会社）と、インターネット・プロトコル（ＩＰ）ネットワーク２４（一般に、インターネットと称される。）を含む無線通信ネットワーク１０が示される。説明を簡単にするために、４つの移動局１２ａ〜１２ｄと、３つの基地局１４ａ〜１４ｃと、１つのＢＳＣ１６と、１つのＭＳＣ１８と、１つのＰＤＳＮ２０とが示される。当業者は、任意の数の移動局１２と、基地局１４と、ＢＳＣ１６と、ＭＳＣ１８と、ＰＤＳＮ２０とが可能であることを理解されよう。
一態様では、無線通信ネットワーク１０は、パケット・データ・サービス・ネットワークである。移動局１２ａ〜１２ｄは、携帯電話、ＩＰベースのウェブ・ブラウザ・アプリケーションを実行するラップトップ・コンピュータに接続されたセルラー電話、関連するハンズフリー・カーキット(hands-free car kits)を備えたセルラー電話、ＩＰベースのウェブ・ブラウザ・アプリケーションンを実行する携帯情報端末（ＰＤＡ）、ポータブル・コンピュータに組み込まれた無線通信モジュール、またはワイヤレス・ローカル・ループ内またはメータ・リーディング・システム(meter reading system)内で見出されるような固定位置の通信モジュールなど、任意の数の異なる種類の無線通信装置であってよい。最も一般的な実施形態では、移動局は任意の種類の通信装置であってよい。
移動局１２ａ〜１２ｄは、例えば、ＥＩＡ／ＴＩＡ／ＩＳ−７０７基準で説明されるような、１つまたは複数の無線パケット・データ・プロトコルを実行するよう構成されてよい。特定の態様では、移動局１２ａ〜１２ｄは、ＩＰネットワーク２４宛のＩＰパケットを生成して、二地点間プロトコル（ＰＰＰ）を使用してＩＰパケットをフレームにカプセル化する。
上の態様では、ＩＰネットワーク２４は、ＰＤＳＮ２０に結合され、ＰＤＳＮ２０はＭＳＣ１８に結合され、ＭＳＣ１８はＢＳＣ１６とＰＳＴＮ２２とに結合され、ＢＳＣ１６は、例えば、Ｅ１、Ｔ１、非同期転送モード（ＡＴＭ）、ＩＰ、フレームリレー、ＨＤＳＬ、ＡＤＳＬ、またはｘＤＳＬを含むがこれらに限定されない、いくつかの知られているプロトコルのいずれかに従って、音声及び／またはデータ・パケットの伝送のために構成されたワイヤラインを経由して基地局１４ａ〜１４ｃに結合される。他の態様では、ＢＳＣ１６はＰＤＳＮ２０に直接結合され、ＭＳＣ１８はＰＤＳＮ２０に結合されない。また、他の態様では、移動局１２ａ〜１２ｄは、第３世代パートナーシップ・プロジェクト２（３ＧＰＰ２）「ｃｄｍａ２０００分配スペクトル・システム(Spread Spectrum Systems)の物理層基準」（ＴＩＡ／ＥＩＡ／ＩＳ−２０００−２−Ａとして公開された３ＧＰＰ２文書番号Ｃ．Ｓ０００２−Ａ、ＴＩＡ ＰＮ−４６９４）で定義されるようなＲＦインターフェースにより基地局１４ａ〜１４ｃと通信する。
無線通信ネットワーク１０の通常の動作の間、基地局１４ａ〜１４ｃは、電話呼出し、ウェブブラウジング、またはその他のデータ通信に関与する様々な移動局１２ａ〜１２ｄから逆方向リンク信号のセットを受信及び復調する。所与の基地局１４ａ〜１４ｃによって受信された各逆方向リンク信号は、基地局１４ａ〜１４ｃ内で処理される。各基地局１４ａ〜１４ｃは、順方向リンク信号のセットを変調して、移動局１２ａ〜１２ｄに送信することによって、複数の移動局１２ａ〜１２ｄと通信することが可能である。例えば、図１に示すように、基地局１４ａは、第１及び第２の移動局１２ａ、１２ｂと同時に通信し、基地局１４ｃは第３及び第４の移動局１２ｃ、１２ｄと同時に通信する。結果として生じるパケットは、呼出リソース(call resource)割当てと、１つの基地局１４ａ〜１４ｃから他の１つの基地局１４ａ〜１４ｃへの特定の移動局１２ａ〜１２ｄ用の呼のソフトハンドオフの編成(orchestration)を含む移動度管理機能とを提供するＢＳＣ１６に転送される。例えば、移動局１２ｃは２つの基地局１４ｂ、１４ｃと同時に通信している。最終的に、移動局１２ｃが基地局のうちの１つ１４ｃから十分離れる場合、呼はその他の基地局１４ｂにハンドオフされることになる。
伝送が従来の電話呼出しである場合、ＢＳＣ１６は、ＰＳＴＮ２２とのインターフェースのために追加的なルーティング・サービスを提供するＭＳＣ１８に受信データを経路付けることになる。伝送がＩＰネットワーク２４宛のデータ呼など、パケットベースの伝送である場合、ＭＳＣ１８は、パケットをＩＰネットワーク２４に送ることになるＰＤＳＮ２０にデータ・パケットを経路付けることになる。あるいは、ＢＳＣ１６は、パケットをＩＰネットワーク２４に送るＰＤＳＮ２０にパケットを直接経路付けることになる。
いくつかの例示的なＣＤＭＡシステムでは、データ・トラヒックを搬送するパケットは、伝送チャネルの「スロット」を占有するサブ・パケットに分割される。説明を簡単にするためだけに、本明細書ではハイ・データ・レート（ＨＤＲ）システムの専門語、より詳細には、ブロードキャスト／マルチキャスト・サービスを提供するＨＤＲシステムが使用される。しかし、本発明の実施はＨＤＲシステムに限定されない点を理解されたい。すなわち、本発明の実施形態は、本明細書で説明される実施形態の範囲に影響を及ぼさずに、ｃｄｍａ２０００など、その他のＣＤＭＡシステムで実施されてもよい。
ＨＤＲシステムでは、スロット・サイズは１．６６ｍｓと指定されているが、スロット・サイズは、実施形態の範囲に影響を及ぼさずに、本明細書で説明される実施形態で異なってよい点を理解されたい。例えば、ｃｄｍａ２０００システムでは、スロット・サイズは期間として１．２５ｍｓである。加えて、データ・トラヒックは、ＩＳ−９５システムでは期間として５ｍｓ、１０ｍｓ、２０ｍｓ、４０ｍｓまたは８０ｍｓであってよいメッセージ・フレーム内で送信されてよい。用語「スロット」及び「フレーム」は、同じＣＤＭＡシステム内のまたは異なるＣＤＭＡシステム間の異なるデータ・チャネルに関して使用される用語である。ＣＤＭＡシステムは、順方向リンク上及び逆方向リンク上に多数のチャネルを含み、いくつかのチャネルは他のチャネルと異なって構成される。したがって、いくつかのチャネルを説明するための専門用語は、チャネル構造により異なることになる。例示のためだけに、用語「スロット」は、以下で、無線で伝搬された信号の実装(packaging)を説明するために使用されることになる。
データ・ペイロードの冗長表現は、受信機でソフトコンバインされ(soft-combined)得るフレーム内、すなわちサブ・パケット内にパックされる。冗長度は、各サブ・パケットによって送信される実質的に類似した情報を指す。冗長表現は繰返しによって、または追加的な符号化によって生成され得る。ソフト・コンバイニングのプロセスは、破壊されたビットの回復を可能にする。１つの破壊されたサブ・パケットが別の破壊されたサブ・パケットと組み合わされるソフト・コンバイニング(soft-combining)のプロセスにより、繰返しサブ・パケット及び冗長サブ・パケットの伝送は、システムが最低伝送レートでデータを伝送することを可能にすることができる。繰返しサブ・パケット及び冗長サブ・パケットの伝送は、特に、フェージングが存在する場合に所望される。マルチパス干渉の形態であるレイリー・フェージング(Rayleigh fading）は、同じ信号の複数のコピーが異なる段階で受信機に到着し、潜在的に破壊的干渉を引き起こす場合に発生する。非常に小さな遅延広がりを伴う実質的なマルチパス干渉は、信号帯域幅全体にわたってフラット・フェージング(flat fading)を引き起こすために発生する可能性がある。遠隔局が急速に変化する環境で進行する場合、サブ・パケットが再伝送の予定であるならば、ディープ・フェード(deep fades)が時には発生する場合がある。かかる状況が発生する場合、基地局はサブ・パケットを送信するために追加的な伝送力を要求する。
例えば、基地局内のスケジューラ装置が、遠隔局への伝送向けのデータ・パケットを受信する場合、データ・ペイロードは、順次に遠隔局に転送される複数のサブ・パケット内に冗長的にパックされる。サブ・パケットを送信する場合、スケジューラ装置は、周期的にまたはチャネルに敏感な(channel sensitive)方法でサブ・パケットを送信することを決定できる。
基地局から基地局の範囲内で動作する遠隔局への順方向リンクは、複数のチャネルを含む可能性がある。順方向リンクのチャネルのいくつかは、パイロット・チャネル、同期チャネル、ページング・チャネル、クイック・ページング・チャネル、ブロードキャスト・チャネル、電源制御チャネル、割当てチャネル、制御チャネル、専用制御チャネル、媒体アクセス制御（ＭＡＣ）チャネル、基本チャネル、補助(supplemental)チャネル、補助符号チャネル、及びパケット・データ・チャネルを含んでよいが、これらに限定されない。遠隔局から基地局への逆方向リンクも、複数のチャネルを含む。各チャネルは、異なる種類の情報をターゲット宛先(target destination)に送信する。一般に、音声トラヒックは、基本チャネル上で送信され、データ・トラヒックは補助チャネル上またはパケット・データ・チャネル上で送信される。補助チャネルは、通常、専用チャネルであるが、パケット・データ・チャネルは、通常、時間的に多重化された方法で異なる当事者に対して指定された信号を送信する。あるいは、パケット・データ・チャネルは、共有補助チャネルとしても説明される。本明細書の実施形態を説明するために、補助チャネルとパケット・データ・チャネルとは、一般に、データ・トラヒック・チャネルと呼ばれる。
補助チャネルとパケット・データ・チャネルとは、ターゲット局への予想外のデータメッセージの伝送を可能にすることによって、システムの平均伝送レートを改善することが可能である。データ・ペイロードはこれらのチャネル上に冗長的にパックされることが可能であるため、遠隔局がすでに受信されているサブ・パケットからデータ・ペイロードが回復可能であることを判断できる場合、順方向リンク上に予定されたマルチ・スロット伝送は早期に終了され得る。上述のように、各スロット内で送信されるデータ・ペイロードは、様々な符号化ステップを受けており、符号化されたビットはチャネル耐性の(channel-tolerant)形態に再順序付けされる。したがって、データ回復を達成するためには、遠隔局の複合器はマルチ・スロット伝送の各スロットのコンテンツ全体に関して動作しなければならない。
本明細書で説明される実施形態は、最低伝送レートが維持されることを可能にする。
順方向リンク上のデータ伝送レートの決定
ブロードキャスト／マルチキャスト・サービスを提供するＨＤＲシステムでは、サブ・パケットが基地局から遠隔局まで送信されることになるレートは、遠隔局によって実行されるレート制御アルゴリズムと基地局でのスケジューリング・アルゴリズムとによって判断される。データ伝送レートを変更するためのこの方法は、ＡＲＱ手順と呼ばれる。システムのスループットは、送信されたサブ・パケットのビット・レートと異なるデータ・ペイロードが実際に受信されるレートによって判断される点に留意されたい。
レート制御アルゴリズムは、アクティブ・セット内のどの基地局が最適なスループットを提供できるかを判断し、かつ遠隔局が十分な信頼性でパケットを受信できる最大データ転送速度を判断するために、遠隔局によって実施される。アクティブ・セットは、現在、遠隔局と通信している基地局のセットである。一般のＣＤＭＡ無線システムまたは非ＣＤＭＡ無線システムでは、基地局は、明確な周期的間隔で、「パイロット」と呼ばれる、知られている信号を送信する。遠隔局は一般に、アクティブ・セット内に維持される各基地局のパイロット信号を監視し、各パイロット信号のＳＮ干渉比（ＳＩＮＲ）を決定する。過去のＳＩＮＲ情報に基づいて、遠隔局は各基地局に関してＳＩＮＲの将来の値を予測し、ＳＩＮＲの将来の値は、次のパケット期間に関連付けられることになる。次いで、遠隔局は、近未来の期間にわたって最も都合の良いＳＩＮＲを有する可能性が高い基地局を選別し、遠隔局がこの基地局から次のデータ・パケットを受信できる最適なデータ転送速度を推定する。次いで、遠隔局は、このデータ転送速度情報を搬送するデータ転送速度制御メッセージ（ＤＲＣ）を基地局に送信する。ＤＲＣによって運ばれる最適なデータ転送速度情報は、遠隔局が次のデータ・パケットが送信されるように要求するデータ転送速度であることを理解されよう。ＨＤＲシステムでは、ＤＲＣメッセージは逆方向リンク波形のＭＡＣチャネル上で送信される。
スケジューリング・アルゴリズムは、どの遠隔局が次のパケットの受信者になるかを決定するために基地局で実施される。スケジューリング・アルゴリズムは、基地局のスループットを最大化する必要性と、基地局の範囲内で動作するすべての遠隔局間の公平性を維持する必要性と、様々な遠隔局によって要求されるデータ伝送レートに対応する必要性とを考慮に入れる。下記に議論されるように、高速ＡＲＱ手順は、レート制御アルゴリズムによって当初決定されたデータ伝送レートではなく、各データ・パケットが受信される実際のデータ伝送レートを決定する。
基地局内のスケジューリング装置は、その範囲内で動作しているすべての遠隔局からのＤＲＣの到着を監視し、最適の順方向リンク・スループット・レベルに従って、どの遠隔局が次のデータ・パケット受信者になるかを決定するためにスケジューリング・アルゴリズム内のＤＲＣ情報を使用する。最適の順方向リンク・スループットは、基地局の範囲内で動作するすべての遠隔局に関して許容可能なリンク性能の維持を考慮に入れる点に留意されたい。スケジューリング装置は、データ・パケットを適切なビット・レートを有するサブ・パケットに再組立てし、指定されたスロット上でサブ・パケット用の伝送スケジュールを生成する。
ブロードキャスト／マルチキャスト・サービスを提供するＨＤＲシステムでは、順方向リンクデータ転送速度は、４０９．６ｋｂｐｓから２．４Ｍｂｐｓまで異なる。いくつかのスロット内の各パケット伝送の期間ならびにその他の変調パラメータが表１に示される。
Figure 0004903790
ＨＤＲシステムでは、低いデータ転送速度で、サブ・パケット内で送信されるコード記号はコード拡張または一定のより高いレートで送信されるコード記号の繰返しである。多くの場合、所与のサブ・パケット内で送信されるコード記号は、パケットの先のスロット内で送信されたコード記号の桁送りされた繰返し(shifted repetitions)である。より低いデータ転送速度は、所与の低いパケット誤り確率のためにより低いＳＩＮＲを要求する。したがって、遠隔局が、チャネル条件が都合の良いものでないことを決定する場合、遠隔局は、複数のサブ・パケットを含む低いデータ転送速度パケットを要求するＤＲＣメッセージを送信することになる。基地局は、次いで、スケジューリング装置内に記憶されたパラメータに従ってマルチ・スロット・パケットを送信することになる。
サブ・パケットが送信されると、遠隔局は、伝送が予定されたサブ・パケットの部分だけからデータ・パケットが複号化され得ることを決定することができる。高速ＡＲＱ手順を使用して、遠隔局は基地局に残りのサブ・パケットの伝送を終了するよう命令し、それによりシステムの効率的なデータ伝送レートを高める。
ＡＲＱ手順は、基礎となる無線通信システムの順方向スループットを著しく高める可能性を有する点に留意されたい。上で議論されたように、遠隔局がＤＲＣメッセージを基地局に送信する場合、要求されたデータ伝送レートは、近未来のＳＩＮＲ値を予測するために過去のＳＩＮＲ値を使用するレート制御アルゴリズムを使用して決定される。しかし、環境要因と遠隔局の移動度とにより生じるフェージング条件により、近未来に関するＳＩＮＲの予測は信頼性がない。加えて、隣接する基地局からの干渉により、順方向リンクトラヒック信号のＳＩＮＲは、パイロット信号のＳＩＮＲと非常に異なる可能性がある。隣り合う基地局のいくつかは、ＳＩＮＲ予想計算のサンプリング期間の間、遊休であり得る可能性がある。結果として、遠隔局は、常に優れた正確さでＳＩＮＲを予測するとは限らない可能性がある。したがって、レート制御アルゴリズムは、次のパケット期間の間、高い確率で実際のＳＩＮＲに関してより低い限界推定(bound estimate)を提供し、実際のＳＩＮＲがこのより低い限界推定と同じである場合、最大データ伝送レートが維持され得ることを決定する。すなわち、レート制御アルゴリズムは、次のパケットが受信され得るデータ伝送レートの保守的な測度(measure)を提供する。ＡＲＱ手順は、初期のパケット伝送段階の間に受信されたデータの質に基づいて、この推定を精緻化する。したがって、データ・パケットのデータ伝送レートを高める早期の伝送終了を行うことができるよう、遠隔局がデータ・パケットを複号化するのに十分な情報を有するとすぐに、遠隔局が基地局に通知することが重要である。
遠隔局へのサブ・パケットの伝送は、一般に、時差的な（staggered)パターンで送られ、その結果、伝送のギャップがサブ・パケット間で発生する。一態様では、サブ・パケットは第４のスロットごとに周期的に送信される。サブ・パケット間の遅延は、ターゲット遠隔局が次のパケットの到着前にサブ・パケットを複号化する機会を提供する。遠隔局が次のサブ・パケットの到着前にサブ・パケットを複号化して、次のサブ・パケットの到着前に復号化された結果の巡回冗長検査（ＣＲＣ）ビットを検証できる場合、遠隔局は、以下でＦＡＳＴ＿ＡＣＫ信号と呼ばれる肯定応答信号を基地局に送信することができる。基地局が次に予定されたサブ・パケット伝送に十分先立ってＦＡＳＴ＿ＡＣＫ信号を復調及び解釈することができる場合、基地局は残りの予定されたサブ・パケット伝送を送信しなくてもよい。その場合、基地局は、取り消されたサブ・パケットに指定されているスロット期間の間に新しいデータ・パケットを同じ遠隔局またはもう１つの遠隔局に送信することができる。本明細書で説明されるＦＡＳＴ＿ＡＣＫ信号は、無線リンク・プロトコル（ＲＬＰ）及び伝送制御プロトコル（ＴＣＰ）など、より高い層のプロトコル間で交換されるＡＣＫメッセージとは別個であり、かつ識別可能である点に留意されたい。
ＡＲＱ手順はチャネル条件への高速レート適応を可能にするため、ＡＲＱ手順は、高いデータ転送速度で初期データ伝送が実行され、必要に応じて、急減速される(ramped down)ことが可能なシステムの実装を可能にする。対照的に、ＡＲＱを伴わないシステムは、パケット伝送の間、チャネル偏差を明らかにできるよう十分なリンク・バジェット・マージン(link budget margin)を提供するために、より低いデータ転送速度で動作することを強いられることになる。
複号器の性能を最大化するインタリーブされた記号の伝送
複号器の動作を削減するための一態様では、サブ・パケットは、複号器が、依然としてバースト誤りからの保護を提供しながら、部分的なスロット伝送のペイロードを素早く決定することを可能にする方法で送信されることが可能である。
チャネル・インタリーバは、符号化された記号のビットを置き換えて、増分冗長度を提供するために、この態様に従って構成されることが可能である。この態様では、マルチ・スロット・パケットの部分伝送の間に組織ビットが送信されるように、ビットの置換えが設計される。複号器は、サブ・パケットの部分だけの到着からデータ・ペイロードを決定することが可能であってよい。ペイロードが複号化され得ない場合、遠隔局はＡＲＱチャネル上で否定応答を送信する。基地局は、ＮＡＫを受信して、追加パリティ・ビットを含む後続のサブ・パケットを送信する。遠隔局が、すでに受信された組織ビットと、新たに受信されたパリティ・ビットとを用いてサブ・パケットを複号化できない場合、もう１つのＮＡＫが送信される。基地局は、第２のＮＡＫを受信して、追加パリティ・ビットを含むもう１つのサブ・パケットを送信する。ＡＲＱ手順の間にさらなるＮＡＫが受信されるにつれて、基地局によって送信された後続のサブ・パケットは、より多いパリティ・ビットを包括する。
すなわち、チャネル・インタリーバは、組織ビットがパケットの前部でロードされ、パリティ・ビットがパケットの後部でロードされるような方法で組織ビットとパリティ・ビットとを置き換える。伝送のために、パケットは部分に分割され、各部分は遠隔局の必要に応じて順次に送信される。したがって、データ・ペイロードを複号化するために追加情報が必要な場合、複号器のアウトプット全体を再送信するのではなく、追加パリティ・ビットだけが送信される。
組織ビットを予定されたパケット伝送の初めにロードするこのプロセスは、チャネル・インタリーバの目的にそぐわないように思えるが、本明細書で説明される実施形態は、依然として複号器がパケットの部分伝送だけに関して動作することを可能にしながら、バースト誤りに障害許容力(resilience)を提供するように実施されることが可能である。ターボ符号を使用する電力効率的な無線通信システムの多くの実施形態では、データが変調に先立ってランダム化されるように、ターボ符号器のアウトプットは、チャネル・インタリービングの前または後にスクランブルされる。ターボ符号器のアウトプットのランダム・スクランブリングは、変調された波形のエンベロープ(envelope)のピーク対平均比(peak-to-average ratio)を制限する。
図２を参照すると、本明細書で説明される本発明のチャネル・インタリーバにより動作するよう構成されたターボ符号器の構成図が示される。ターボ符号器２００は、第１の構成(constituent)符号器２１０と、ターボ・インタリーバ２２０と、第２の構成複号器２３０と、記号生成要素２４０とを含む。ターボ・インタリーバ２２０が第２の構成複号器２３０に先行することにより、第１の構成符号器２１０と第２の構成符号器２３０とは並列に接続される。第１の構成複号器２１０のアウトプットと第２の構成複号器２３０のアウトプットとは、記号生成要素２４０内へのインプットであり、所望される数のターボ符号器のアウトプット記号を形成するために、これらのアウトプットはパンクチャ及び繰り返される
一実施形態では、第１及び第２の構成符号器２１０、２３０は、各々が、伝送関数
Figure 0004903790
に従って構成される、再帰的な、畳込み符号器であり、式中、ｄ（Ｄ）＝１＋Ｄ２＋Ｄ３、ｎ０（Ｄ）＝１＋Ｄ＋Ｄ３であり、ｎ１（Ｄ）＝１＋Ｄ＋Ｄ２＋Ｄ３である。第１及び第２の構成符号器２１０、２３０を使用して、ターボ符号器２００は、複数の符号化されたデータ出力記号と、複数の符号化された終止出力記号とを生成し、本発明の譲渡人に譲渡された、「Enhanced Channel Interleaving for Optimized Data Throughput」と題された米国出願第０９／８６３，１９６号でさらに説明されるように、複数の符号化されたデータ出力記号は、後に記号生成要素２４０によってパンクチャされ、複数の符号化された終止出力記号は後に記号生成要素２４０によってパンクチャ及び繰り返される。
図３は、順方向トラヒック・チャネルを生成するためにターボ符号器を使用する装置の構成図である。データ・パケットは、ターボ符号器３００内へのインプットである。ターボ符号器３００は、図２で説明された方法で構成されてよいが、実施形態の範囲に影響を及ぼさずに代替的構成が実施されてよい。一実施形態では、ターボ符号器３００のアウトプットをランダム化するためにスクランブラ３１０が使用される。スクランブラ３１０は、ジェネレータ系列ｈ（Ｄ）＝Ｄ１７＋Ｄ１４＋１に従って構成される線形帰還桁送りレジスタ(linear feedback shift register)（ＬＦＳＲ）によって実施されてよい。ターボ符号器３００のすべての出力コード記号は、スクランブラ３１０の出力ビットによってＸＯＲされる。スクランブラ３１０は、ＭＡＣ指標値及び／またはデータ転送速度などの情報によって初期化されてよく、符号器の出力記号ごとに一度時間が記録される。スクランブラ３１０のアウトプットは、チャネル・インタリーバ３２０によってインタリーブされる。インタリービングは、下でさらに説明される本発明の実施形態に従って実施される。
チャネル・インタリーバ３２０の様々な実施形態は、下で説明される実施形態を実現するために使用され得る。例えば、チャネル・インタリービング要素は、少なくとも１つのメモリ要素とプロセッサとを使用して生み出されてよい。あるいは、インタリーブされた記号のアレーを生成する目的で入力記号のアレーを置き換えるために、読取りアドレスまたは書込みアドレスのルック・アップ・テーブルが使用されてもよい。もう１つの代替形態では、入力記号の置換えを定義するアドレスの系列を生成するために状態機械が使用されてよい。その他の実施形態は当業者に知られており、本明細書では説明されない。実施形態の選択は、下の実施形態の範囲に影響を及ぼさないであろう。
本発明のチャネル・インタリーバ３２０は、１ｘＥＶ−ＤＯ上でプラチナ・ブロードキャスト(Platinum Broadcast)を提供するＨＤＲシステム内で動作することが可能である点を理解されよう。プラチナ・ブロードキャストでは、チャネル・インタリーバは、以下の要件を満たす必要がある。
１．（１／３及び１／５以外の符号レートをサポートするために使用される）パリティ・ビットのほぼ均一のパンクチャリング。
２．伝送の第１のスロットの間、すべてのＯＦＤＭ変調記号にわたって組織ビットの均一の分配。
３．同じレート・セット範囲内のデータ転送速度の全域でのレート互換性。すなわち、より高いデータ転送速度伝送は、同じレート・セットのより低いデータ転送速度伝送の切り捨てられたバージョンである。これは、Ｈ−ＡＲＱベースのあらゆるシステムの要件である。プラチナ・ブロードキャストはＨ−ＡＲＱを用いないが、これは可変レート放送伝送を可能にし、かつモデム実装を簡素化するため、これは依然としてプラチナ・ブロードキャストにとって非常に有用な特徴である。
４．変調し易い系列の繰返し。変調ステップと系列の繰返しステップは、最終的な送信波形に影響を及ぼすことなく交換され得る。このプロパティは、系列の繰返しが伴う場合、復調手順を簡素化する。
現在のチャネル・インタリーバ及びインタリービング技術は、上の要件のいくつかだけを満たす点に留意されたい。例えば、データ最適化された（ＤＯ）チャネル・インタリーバは、１ｘＥＶ−ＤＯでの符号レートに関して上の要件（１）を満たすために設計されたものの、プラチナ・ブロードキャストでの符号レートに関しては要件（１）を部分的にだけ満たす。もう１つの例では、Ｎｏｋｉａは、上の要件（１）及び（２）を満たすが、要件（３）及び（４）は満たさないプラチナ・ブロードキャスト向けの改修されたチャネル・インタリーバを提案している。ＮｏｋｉａのＺｈｏｕ他による「Enhanced Channel Interleaver Design for DO BCMCS」を参照されたい。
本発明の第１のインタリービング態様をさらに例示するために、ターボ符号器のアウトプットは、スクランブルされて、Ｓ、Ｐ０、Ｐ０’、Ｐ１、及びＰ１’として５つの部分列に多重分離される。特に、Ｓ系列はターボ符号器の組織ビットを指す。Ｐ０系列及びＰ０’系列は、ターボ符号器の２つの構成符号器からの第１のパリティ系列（レート１／３）を指し、Ｐ１系列及びＰ１’系列は、ターボ符号器の２つの構成符号器からの第２のパリティ系列（レート１／５）を指す。レート・セット３及び４では、Ｐ１及びＰ１’は空の系列を示す。プラチナ・ブロードキャストのレート・セット１〜５は、表１に示される。５つの系列Ｓ、Ｐ０、Ｐ０’、Ｐ１、及びＰ１’の各々は、Ｎ個の記号の長さを有す。レート・セット１及び４では、Ｎ＝３０７２、レート・セット２では、Ｎ＝２０４８、レート・セット３では、Ｎ＝５１２０、レート・セット５では、Ｎ＝４０９６である。Ｍは１つのスロット内で送信され得るコード記号の数を示すものとする。例えば、レート・セット１、２及び３では、Ｍ＝３８４０であり、レート・セット４及び５では、Ｍ＝５１２０である。
系列再編成
上の態様では、ブロックすなわち系列ＵはＳと同じに設定され、ブロックすなわち系列（シークエンス）Ｗ０は、Ｐ０及びＰ０’を結合することによって形成され、ブロックすなわち系列Ｗ１は、Ｐ１及びＰ１’を結合することによって形成される。レート・セット３及び５では、Ｐ１及びＰ１’、したがって、ブロックＷ１は空の系列を含んでよい。より詳細には、レート１／３で動作する本発明のターボ符号器では、多重分離することは、Ｓ、Ｐ０、Ｐ’０として示される３つの系列（シークエンス）を使用して完了され得る。この場合、第１及び最後の系列は第１の位置に残り、最後の位置は侵されていないため、Ｐ０及びＰ’０の順序の再構成すなわち再編成は、結果として、誤り性能の観点から等しいインタリーバをもたらす。すなわち、第１のブロックすなわち系列ＵはＳ記号の系列を含み、第２のブロックすなわち系列Ｗ０はＰ０記号及びＰ’０記号の系列を含み、第３のブロックすなわち系列Ｗ１はＰ１記号及びＰ’１記号の系列を含むことにより、チャネル・インタリーバは、３つの個別のインタリーバブロックすなわち系列内のコード記号を置き換えるよう構成されることになる。上記のように、ターボ符号器がレート＝１／３で動作する実施形態では、第１のブロックすなわち系列ＵはＳ系列の系列を含み、第２のブロックすなわち系列Ｗ０はＰ０記号及びＰ’０記号の系列を含むことにより、チャネル・インタリーバは、２つの個別のブロックすなわち系列内のコード記号を置き換えるよう構成されることになる。
チャネル・インタリーブが発生する前にターボ符号器の出力記号に関してスクランブリング要素が使用される実施形態では、上の実施形態は、スクランブルされたＳ記号のブロックすなわち系列と、スクランブルされたＰ０及びＰ’０記号のブロックすなわち系列と、スクランブルされたＰ１記号及びＰ’１記号のブロックすなわち系列とに関して依然として実施されることが可能である。
記号の再順序付け
図４は、本発明の上の態様による一連の置換えステップの流れ図を例示する。ステップ４００で、系列Ｓ、Ｐ０、Ｐ０’、Ｐ１、及びＰ１’は、第１の入力ブロックすなわち系列Ｕを形成するためにＲ行及びＣ列の長方形アレーに書き込まれ、第２の入力ブロックすなわち系列Ｗ０は、Ｐ０とＰ０’とを連結することによって形成され、第３の入力ブロックすなわち系列Ｗ１は、Ｐ１とＰ１’とを連結することによって形成される。記号は行別にブロックすなわち系列に書き込まれ、記号は最上行から配置され始め、左から右に配置される。ステップ４０２で、コード記号系列は以下に従って再順序付けされる。
Figure 0004903790
上述のように、Ｍは１つのスロット内で送信され得るコード記号の数と定義され、Ｎは５つの系列Ｓ、Ｐ０、Ｐ０’、Ｐ１、及びＰ１’の各々の長さと定義される。例えば、インタリーバのその他の実施形態が使用されてもよい点を理解されよう。例えば、ルック・アップ・テーブルは、指標セットとコード記号系列とを生成する目的でＭ１、Ｍ２、及びＭ３の値を決定するために、経験的データまたはその他のデータに基づいて使用されてよい。すなわち、Ｍ１、Ｍ２、及びＭ３は、ルック・アップ・テーブルによって指定される任意の値であってよい。
次に、以下のように指標セットＳ１〜Ｓ５を定義する。
Figure 0004903790
指標セットＳ１〜Ｓ５の各々の要素は、次いで、昇順にソートされる。
次に、コード記号系列が以下のように定義される。
レート・セット１、２及び４では、コード記号系列は、Ｕ、Ｗ０（Ｓ１）、Ｗ０（Ｓ２）、Ｗ０（Ｓ３）、Ｗ１（Ｓ４）、Ｗ１（Ｓ５）と再順序付けされる。
レート・セット３及び５では、コード記号系列は、Ｕ、Ｗ０（Ｓ１）、Ｗ０（Ｓ２）、Ｗ０（Ｓ３）と再順序付けされる。
行列インタリービング
ステップ４０４で、記号再順序付け段階からの再順序付けされたコード記号系列は、各々長さＭのいくつかのセグメントにグループ化され、次いで、各セグメントは、下で説明される方法に従って行列（マトリックス）インタリービングされる。
レート・セット１及び３では、記号再順序付け段階からの再順序付けされたコード記号系列は、各々長さＭの３つのセグメントにグループ化され、次いで、各セグメントは、Ｒ＝４行と、Ｃ＝６４列と、Ｌ＝１５レベルとにより行列インタリービングを受ける。
レート・セット２では、記号再順序付け段階からの再順序付けされたコード記号系列は、各々長さＭの２つのセグメントにグループ化され、その後に長さ５Ｎ−２Ｍ＝２５６０の第３のセグメントが続く。初めの２つのセグメントの各々は、Ｒ＝４行と、Ｃ＝６４列と、Ｌ＝１５レベルとにより行列インタリービングを受ける。第３のセグメントは、Ｒ＝４行と、Ｃ＝１２８列と、Ｌ＝５レベルとにより行列インタリービングを受ける。レート・セット２では、ターボ符号器のインタリーバ出力系列はインタリーブされたＵ記号になり、その後にインタリーブされたＷ０（Ｓ１）／Ｗ０（Ｓ２）／Ｗ０（Ｓ３）の記号が続く。
レート・セット４では、記号再順序付け段階からの再順序付けされたコード記号系列は、各々長さＭの３つのセグメントにグループ化され、次いで、各セグメントは、Ｒ＝４行と、Ｃ＝２５６列と、Ｌ＝５レベルとにより行列インタリービングを受ける。レート・セット４では、ターボ符号器のインタリーバ出力系列はインタリーブされたＵ記号になり、その後にインタリーブされたＷ０（Ｓ１）／Ｗ０（Ｓ２）／Ｗ０（Ｓ３）記号、次いで、インタリーブされたＷ１（Ｓ４）／Ｗ１（Ｓ５）記号が続く。
レート・セット５では、記号再順序付け段階からの再順序付けされたコード記号系列は、各々長さＭの２つのセグメントにグループ化され、その後に長さ３Ｎ−２Ｍ＝２０４８の第３のセグメントが続く。初めの２つのセグメントの各々は、Ｒ＝４行と、Ｃ＝２５６列と、Ｌ＝５レベルとにより行列インタリービングを受ける。第３のセグメントは、Ｒ＝４行と、Ｃ＝５１２列と、Ｌ＝１レベルとにより行列インタリービングを受ける。レート・セット５では、ターボ符号器のインタリーバ出力系列は、インタリーブされたＵ記号になり、その後にインタリーブされたＷ０（Ｓ１）／Ｗ０（Ｓ２）／Ｗ０（Ｓ３）記号、次いで、インタリーブされたＷ１（Ｓ４）／Ｗ１（Ｓ５）記号が続く。
変調
ステップ４０６で、行列インタリービング段階からの再順序付け及びインタリーブされた記号を変調するために、１６−ａｒｙ直交振幅変調（ＱＡＭ）が使用される。図６は１６−ＱＡＭ変調方式用の信号点配置を例示する。４つの連続するチャネル・インタリーバ出力記号、すなわち、ｘ（４ｉ）、ｘ（４ｉ＋１）、ｘ（４ｉ＋２）、及びｘ（４ｉ＋３）、ｉ＝０、．．．、Ｍ−１は、信号点配置点（ｍＩ（ｉ）、ｍＱ（ｉ））にマップされる。表２は、変調記号に対するインタリーブされた記号のマッピングを指定する。
Figure 0004903790
系列の繰返し／切捨て
図４に戻ると、ステップ４０８で、要求される変調記号の数が上の実施形態で提供される数を超える場合、入力変調記号の完全な系列は、全系列の回数だけ繰り返されてよく、その後に系列の部分伝送が続く。部分伝送が必要とされる場合、入力変調記号系列の第１の部分が使用されてよい。同様に、要求される変調記号の数が提供される数未満である場合、入力変調記号系列の第１の部分だけが使用され、残りは切り捨てられる。
本発明のもう１つの態様では、変調ステップ４０６と、系列の繰返し／切捨てステップ４０８とは、インタリーバの最終的な結果に影響を及ぼさずに交換され得る。
本発明のもう１つの態様では、ターボ符号器のアウトプットは、スクランブルされて、Ｓ、Ｐ０、Ｐ０’、Ｐ１、及びＰ１’として示される５つの部分列に多重分離されることが可能である。第１の態様と同じように、Ｓ系列は、ターボ符号器の組織ビットを指す。Ｐ０系列及びＰ０’系列は、ターボ符号器の２つの構成符号器からの第１のパリティ系列（レート１／３）を指し、Ｐ１系列及びＰ１’系列は、ターボ符号器の２つの構成符号器からの第２のパリティ系列（レート１／５）を指す。レート・セット３及び４では、Ｐ１及びＰ１’は、空の系列を示す。５つの系列Ｓ、Ｐ０、Ｐ０’、Ｐ１、及びＰ１’の各々は、Ｎ個の記号の長さを有する。レート・セット１及び４では、Ｎ＝３０７２、レート・セット２では、Ｎ＝２０４８、レート・セット３では、Ｎ＝５１２０、レート・セット５では、Ｎ＝４０９６である。Ｍは１つのスロット内で送信され得るコード記号の数を示すものとする。例えば、レート・セット１、２及び３では、Ｍ＝３８４０であり、レート・セット４及び５では、Ｍ＝５１２０である。
行列（マトリックス）インタリービング
図５は、本発明のこの態様による一連の置換えステップの流れ図を例示する。系列Ｓ、Ｐ０、Ｐ０’、Ｐ１、及びＰ１’は、第１の入力ブロックすなわち系列Ｕを形成するためにＲ行及びＣ列の長方形アレーに書き込まれ、第２の入力ブロックすなわち系列Ｗ０は、Ｐ０とＰ０’とを連結することによって形成され、第３の入力ブロックすなわち系列Ｗ１は、Ｐ１とＰ１’とを連結することによって形成される。記号は行別にブロックすなわち系列に書き込まれ、記号は最上行から配置され始め、左から右に配置される。
より詳細には、ステップ５００で、Ｓ系列は、行方向に、Ｒ＝４行及びＣ＝Ｎ／Ｒを有する行列Ｗに書き込まれる。各行列内の行及び列の数は、所与のパケット種類に使用される変調方式によって決定される。例えば、行の数は変調記号ごとのコード符合の数（１６−ＱＡＭの場合は４）と同じであり、各行列の列の数は、系列Ｕ、Ｐ０、Ｐ０’などの長さによって決定される。Ｐ０系列は、Ｐ０’系列と連結され、Ｒ＝４行及び２Ｃ＝２Ｎ／Ｒ列を有する行列Ｗ０内に読み込まれる。Ｐ１系列及びＰ１’系列が空でない場合、Ｐ１系列はＰ１’系列と連結され、Ｒ＝４行及び２Ｃ＝２Ｎ／Ｒ列を有するＷ１に読み込まれる。記号は、列指数が最初に増分し、その後に列指数が続くことにより、各行列内に読み込まれる。次に、ステップ５０２で、Ｗ行列の第ｉ番目の列内の記号は、量(i mod R)によって循環的に桁送りされる。これは、循環桁送り演算と呼ばれる。Ｗ０行列及びＷ１行列で、第ｉ番目の列内の記号は量(floor(i/D)mod R)によって循環桁送りされ、パラメータＤは表３で指定される。上のパラメータに関して選択される値は、例示のためだけであり、その他の値が使用されてよい点を理解されよう。
Figure 0004903790
列の再順序付け
ステップ５０４で、行列Ｗ０の列は、以下のようにセットＳ１、Ｓ２、及びＳ３にセグメント化される。
指数セットＳ１、Ｓ２、及びＳ３は、以下のように定義される。
Figure 0004903790
Ｃは表３で指定され、Ｍ１、Ｍ２、及びＭ３は表４で指定される。
行列Ｗ１が空でない場合、Ｗ２の列は、以下のようにセットＳ４及びＳ５にセグメント化される。
Figure 0004903790
Figure 0004903790
指標セットＳ１、Ｓ２、．．．、Ｓ５の各々の範囲内で、次いで、再順序付けされた要素のグループを生み出すために、要素は昇順でソートされる。
行列の並列及びセグメント化
ステップ５０６で、次いで、列が以下のように配列されて、行列Ｗ、Ｗ０及びＷ１が
並列される。
Ｗ，Ｗ0（Ｓ１），Ｗ0（Ｓ２），Ｗ0（Ｓ３），Ｗ１（Ｓ４），Ｗ１（Ｓ５）,Ｗ．．．
いくつかの事例では、Ｗ１行列は空ではない。Ｗ１行列が空でない場合、並列行列は、Ｒ＝４行と、４Ｃ列または６Ｃ列と、Ｋレベルとを有する。
次に、
Figure 0004903790
もし、レート・セット＝３である場合 Ｌ１＝２Ｍ／Ｒ
そうでない場合 Ｍ／Ｒ
Ｌ２＝Ｌ３＝Ｍ／Ｒ
と定義する。
並列行列は、次いで、その列指数Ｌ１、Ｌ２、及びＬ３に基づいて４つの部分にセグメント化される。特に、第１、第２、及び第３のセグメントは、それぞれ、Ｌ１列、Ｌ２列、及びＬ３列を含み、第４のセグメントは並列行列の残りの列を含む。
列のインタリービング
ステップ５０８で、行列の並列及びセグメント化からの初めの３つのセグメントの列は、以下のようにインタリーブされる。
並列行列の第ｋ番目のセグメント（ｋ＝１、２、３、．．．）で、第ｉ番目の列は、第π（ｉ）番目の列に移動され、ここで
Figure 0004903790
である。
各セグメント内の記号は、次いで、行指数が最初に増分され、その後に列指数が続くことにより、読み取られる。
変調
列のインタリービング段階の後、ステップ５１０で、インタリーブされた記号を変調するために１６−ＱＡＭが使用される。特に、列のインタリービング段階からの記号の４つの連続した行（Ｒ＝４）は、１６−ＱＡＭ変調記号を形成するためにグループ化される。１６−ＱＡＭは、本発明のその他の態様により上で説明されている。
系列の繰返し／切捨て
本発明のその他の対応と同じように、ステップ５１２で、要求される変調記号の数が上の実施形態で提供される数を超える場合、入力変調記号の完全な系列は、全系列の回数だけ繰り返されてよく、その後に系列の部分伝送が続く。部分伝送が必要とされる場合、入力変調記号系列の第１の部分が使用されてよい。要求される変調記号の数が提供される数未満である場合、入力変調記号系列の第１の部分だけが使用され、残りは切り捨てられる。
本発明のもう１つの態様では、変調ステップ５１０と、系列の繰返し／切捨てステップ５１２とは、インタリーバの最終的な結果に影響を及ぼさずに交換され得る。
本発明のチャネル・インタリーブにより、ブロードキャスト／マルチキャスト・サービスに使用されるものなど、より高いレート符号は、インタリーバの最後の少数のアウトプットを単に破棄することまたは切り捨てることによって生成され得る。この手順は、適切なパンクチャパターンにより、４／５、２／３、１／２、１／３、１／４、及び１／５などのレート、ならびに１ｘＥＶ−ＤＯ上でプラチナ・ブロードキャストを提供するシステム内で動作するように設計されたその他のレートで動作する最適なまたはほぼ最適なターボ符号に近い(approximate)結果を提供する。
当業者は、情報及び信号は、様々な異なる技術及び技法のいずれかを使用して表されてよいことを理解されよう。例えば、上の説明を通じて参照され得るデータ、命令、コマンド、情報、信号、ビット、記号、及びチップは、電圧、電流、電磁波、磁場もしく磁粒子、光場(optical fields)もしく光微粒子、またはそれらの任意の組合せによって表現されてよい。
当業者は、本明細書で開示される実施形態に関して説明される様々な例示的な論理ブロック、モジュール、回路、及びアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、またはこれら両方の組合せとして実施されてよいことをさらに理解されよう。ハードウェア及びソフトウェアのこの移植可能性を明確に例示するために、様々な例示的な成分、ブロック、モジュール、回路、及びステップが、一般にそれらの機能性の点から上で説明されている。かかる機能性がハードウェアとして実施されるか、またはソフトウェアとして実施されるかは、特定のアプリケーションと、システム全体に課される設計制約とによって決まる。当業者は、各特定のアプリケーションに関して様々な方法で説明された機能性を実施することが可能であるが、かかる実施決定は、本発明の範囲からの逸脱を引き起こすものと解釈されるべきではない。
本明細書で説明される実施形態に関して説明される様々な例示的な論理ブロック、モジュール及び回路は、本明細書で説明された機能を実行するために設計された汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、利用者書込み可能ゲートアレー（ＦＰＧＡ）またはその他のプログラム可能論理素子、離散ゲート(discrete gate)もしくはトランジスタ・ロジック(transistor logic)、離散ハードウェア成分、またはそれらの任意の組合せにより実施または実行されてよい。汎用プロセッサはマイクロプロセッサであってよいが、代替形態では、プロセッサは任意の従来型プロセッサ、コントローラ、マイクロコントローラ、または状態機械であってよい。プロセッサは、コンピューティング装置の組合せ、例えば、ＤＳＰとマイクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアと共に１つもしくは複数のマイクロプロセッサ、または任意のその他のかかる構成の組合せとして実施されてもよい。
本明細書で説明された実施形態に関して説明される方法またはアルゴリズムのステップは、ハードウェアで、プロセッサによって実行されるソフトウェアモジュールで、またはこれら２つの組合せで実施されてよい。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で知られている記憶媒体の任意のその他の形態内に存在してよい。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、また記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替形態では、記憶媒体はプロセッサと一体であってよい。プロセッサと記憶媒体とは、ＡＳＩＣ内に存在してよい。ＡＳＩＣはユーザ端末内に存在してよい。代替形態では、プロセッサと記憶媒体とは、ユーザ端末内に個別成分として存在してもよい。
開示された実施形態のこれまでの説明は、任意の当業者が本発明を行うこと、または本発明を使用することを可能にするために提供される。これらの実施形態に対する様々な修正は、当業者に容易に明らかになるであろう。また本明細書で定義される一般原理は、本発明の精神または範囲から逸脱せずにその他の実施形態に適用されてよい。したがって、本発明は、本明細書で示される実施形態に限定されることが意図されず、本明細書で開示される原理及び新規性のある特徴と一致した最大範囲が認められる。
例示的な音声及びデータ通信システムの構成図である。 ターボ符号器(turbo encoder)の構成図である。 順方向トラヒック・チャネルを生成するためにターボ符号器を使用する装置の構成図である。 ターボ符号器の出力を再順序付けする実施形態の流れ図である。 ターボ符号器の出力を再順序付けするもう１つの実施形態の流れ図である。 １６−ＱＡＭ変調方式のための信号点配置(signal constellation)のブロック図である。

Claims (55)

  1. 無線通信システムにおいて、複数の組織ビットと複数のパリティ・ビットとをインタリーブし、基地局から遠隔局までマルチ・スロット・パケット内で送信される出力系列を生成する装置であって、
    前記複数の組織ビットと前記複数のパリティ・ビットとを複数の系列に多重分離する手段であって、前記複数の組織ビットと前記複数のパリティ・ビットとが前記複数の系列中に連続的に分配され、前記複数のパリティ・ビットが第１のコード・レートでの第１セットの複数のパリティ・ビット及び前記第１のコード・レートとは異なる第２のコード・レートでの第２セットの複数のパリティ・ビットから構成される多重分離手段と、
    指標セットに基づいて前記複数の系列を再順序付けするための手段と、
    前記複数の系列を複数のセグメントにグループ化し、複数の要素を有する複数の行列を形成する前記セグメントの各々をインタリーブする手段と、
    前記複数の行列の前記複数の要素を変調する手段と、
    前記複数の行列中の各行列の前記変調された要素を切り捨てる手段であって、前記出力系列が前記複数の行列の各行列から切り捨てられた変調要素を含む手段と
    を具備する装置。
  2. 前記多重分離は、前記組織ビットと前記パリティ・ビットとをＲ行及びＣ列の複数の長方形アレー内に記憶して、第１の入力ブロックＵと、第２の入力ブロックＷ０と、第３の入力ブロックＷ１とを生成することによってなされ、前記第１の入力ブロックＵが前記組織ビットを含み、前記第２の入力ブロックＷ０が前記パリティ・ビットの第１のセットを連結することによって生成され、前記第３の入力ブロックＷ１が前記パリティ・ビットの第２のセットを連結することによって生成される請求項１に記載の装置。
  3. 前記組織ビットと前記パリティ・ビットとは、行ごとに前記入力ブロックＵ、Ｗ０、Ｗ１の前記複数のアレーに書き込まれ、前記ビットが最上行から配置され始め、左から右に配置される請求項２に記載の装置。
  4. 前記指標セットが昇順でソートされる請求項１に記載の装置。
  5. 前記再順序付けが下記定義でなされ、
    Figure 0004903790
     ここで、Ｍが１つのスロット内で送信され得るビットの数を示し、Ｎが前記複数の系列の長さを示す定義することと、
    下記複数のセットＳ１、Ｓ２、Ｓ３、Ｓ４、及びＳ５を有するものとして前記指標セットを定義し、
    Figure 0004903790
     前記セットＳ１、Ｓ２、Ｓ３、Ｓ４、及びＳ５の各々の複数の要素を昇順でソートし、
    前記複数の系列を
    Figure 0004903790
     と再順序付けする請求項１に記載の装置。
  6. Ｍ１、Ｍ２、及びＭ３のパラメータがルック・アップ・テーブル内に記憶される請求項５に記載の装置。
  7. 前記グループ化することと、前記インタリーブすることとは、
    前記再順序付けされた複数の系列を各々長さＭのセグメントにグループ化し、
    前記セグメントの各々に関して行列インタリービングを実行することによってなされる請求項１に記載の装置。
  8. 前記変調手段用の前記変調方式が１６−ＱＡＭである請求項１に記載の装置。
  9. 前記切り捨てる手段が前記変調要素を繰り返すための手段を更に含む請求項１に記載の装置。
  10. 前記指標セットのパラメータがルック・アップ・テーブル内に記憶される請求項１に記載の装置。
  11. 無線通信システムにおいて、複数の組織ビットと複数のパリティ・ビットとをインタリーブし、基地局から遠隔局にマルチ・スロット・パケット内で送信される出力系列を生成する方法であって、
    前記複数の組織ビットと前記複数のパリティ・ビットとを複数の系列に多重分離することであって、前記複数の組織ビットと前記複数のパリティ・ビットとが前記複数の系列中に連続的に分配され、前記複数のパリティ・ビットが第１のコード・レートでの第１セットの複数のパリティ・ビット及び前記同一の組織ビットに対して前記第１のコード・レートとは異なる第２のコード・レートでの第２セットの複数のパリティ・ビットから構成されている多重分離することと、
    指標セットに基づいて前記複数の系列を再順序付けすることと、
    前記複数の系列を複数のセグメントにグループ化し、複数の要素を有する複数の行列を形成する前記セグメントの各々をインタリーブすることと、
    前記複数の行列の前記複数の要素を変調することと、
    前記複数の行列中の各行列の前記変調された要素を切り捨てることであって、前記出力系列が前記複数の行列の各行列から切り捨てられた変調要素を含む切り捨てすることと、
    を具備する方法。
  12. 前記多重分離することは、前記組織ビットと前記パリティ・ビットとをＲ行及びＣ列の複数の長方形アレー内に記憶して、第１の入力ブロックＵと、第２の入力ブロックＷ０と、第３の入力ブロックＷ１とを形成することによって行われ、前記第１の入力ブロックＵが前記組織ビットを含み、前記第２の入力ブロックＷ０が、前記パリティ・ビットの第１のセットを連結することによって生成され、前記第３の入力ブロックＷ１が、前記パリティ・ビットの第２のセットを連結することによって生成される請求項１１に記載の方法。
  13. 前記組織ビットと前記パリティ・ビットとは、行ごとに前記入力ブロックＵ、Ｗ０、及びＷ１の前記複数のアレーに書き込まれ、前記ビットが最上行から配置され始め、左から右に配置される請求項１２に記載の方法。
  14. 前記指標セットが昇順でソートされる請求項１１に記載の方法。
  15. 前記再順序付けが下記定義でなされ、
    Figure 0004903790
     ここで、Ｍが１つのスロット内で送信され得るビットの数を示し、Ｎが前記複数の系列の長さを示す定義することと、
    下記複数のセットＳ１、Ｓ２、Ｓ３、Ｓ４、及びＳ５を有するものとして前記指標セットを定義し、
    Figure 0004903790
     前記セットＳ１、Ｓ２、Ｓ３、Ｓ４、及びＳ５の各々の複数の要素を昇順でソートし、
    前記複数の系列を
    Figure 0004903790
     に再順序付けする請求項１１に記載の方法。
  16. Ｍ１、Ｍ２、及びＭ３のパラメータがルック・アップ・テーブル内に記憶される請求項１５に記載の方法。
  17. 前記グループ化することと、前記インタリーブすることとは、
    前記再順序付けされた複数の系列を各々長さＭのセグメントにグループ化し、
    前記セグメントの各々に関して行列インタリービングを実行することによってなされる請求項１１に記載の方法。
  18. 前記変調手段用の前記変調方式が１６−ＱＡＭである請求項１１に記載の方法。
  19. 前記切り捨てる手段が前記変調要素を繰り返すことを更に含む請求項１１に記載の方法。
  20. 前記指標セットのパラメータがルック・アップ・テーブル内に記憶される請求項１１に記載の方法。
  21. 所望されるコード符号レートに従って前記切り捨てることが実行される請求項１１に記載の方法。
  22. 無線通信システムにおいて、複数の組織ビットと複数のパリティ・ビットとをインタリーブし、基地局から遠隔局にマルチ・スロット・パケット内で送信され得る出力系列を生成する方法であって、
    前記複数の組織ビットと前記複数のパリティ・ビットとを複数の系列に多重分離することであって、前記複数の組織ビットと前記複数のパリティ・ビットとが前記複数の系列間中に連続的に分配され、前記複数のパリティ・ビットが第１のコード・レートでの第１セットの複数のパリティ・ビット及び前記同一の組織ビットに対して前記第１のコード・レートとは異なる第２のコード・レートでの第２セットの複数のパリティ・ビットから構成されている多重分離することと、
    指標セットに基づいて前記複数の系列を再順序付けすることと、
    前記複数の系列を複数のセグメントにグループ化し、複数の要素を有する複数の行列を形成する前記セグメントの各々をインタリーブすることと、
    前記複数の行列中の各行列の要素を切り捨てることであって、前記出力系列が前記複数の行列の各行列から切り捨てられた要素を含む切り捨てすることと、
    前記複数の行列の前記要素を変調すること、
    を具備する方法。
  23. 前記指標セットが昇順でソートされる請求項２２に記載の方法。
  24. 無線通信システムにおいて、複数の組織ビットと複数のパリティ・ビットとをインタリーブし、基地局から遠隔局にマルチ・スロット・パケット内で送信され得る出力系列を生成する装置であって、
    前記複数の組織ビットと前記複数のパリティ・ビットとを複数の系列に多重分離する手段であって、前記複数の組織ビットと前記複数のパリティ・ビットとが前記複数の系列中に連続的に分配され、前記複数のパリティ・ビットが第１のコード・レートでの第１セットの複数のパリティ・ビット及び前記同一の組織ビットに対して前記第１のコード・レートとは異なる第２のコード・レートでの第２セットの複数のパリティ・ビットから構成されている多重分離する手段と、
    前記複数の系列を再順序付けする手段と、
    前記再順序付けされた複数の系列から複数の行列を形成する手段であって、この形成する手段が指標セットに基づいている形成する手段と、
    前記複数の行列を置き換えて、複数のセグメントと、複数の列と、複数の要素とを有する並列行列を形成する手段と、
    前記複数の列をインタリーブする手段と、
    前記複数のセグメント内の前記複数の要素を変調する手段と、
    前記並列行列の前記複数のセグメント内の前記変調された要素を切り捨てる手段であって、前記出力系列が前記並列行列の前記複数のセグメントから切り捨てられた変調要素を含む切り捨てる手段と、
    を具備する装置。
  25. 前記多重分離は、前記組織ビットと前記パリティ・ビットとをＲ行及びＣ列の複数の長方形アレー内に記憶して、第１の入力ブロックＵと、第２の入力ブロックＷ０と、第３の入力ブロックＷ１とを形成することによってなされ、前記第１の入力ブロックＵが前記組織ビットを含み、前記第２の入力ブロックＷ０が前記パリティ・ビットの第１のセットを連結することによって生成され、前記第３の入力ブロックＷ１が前記パリティ・ビットの第２のセットを連結することによって生成される請求項２４に記載の装置。
  26. 前記組織ビットと前記パリティ・ビットとは、行ごとに前記入力ブロックＵ、Ｗ０、及びＷ１の前記複数のアレーに書き込まれ、前記ビットが最上行から配置され始め、左から右に配置される請求項２４に記載の装置。
  27. 前記指標セットが昇順でソートされる請求項２４に記載の装置。
  28. 前記再順序付けは、
    各ブロックの各列内の各要素を下方循環桁送りし、
    各ブロック内の前記列の前記順序を置き換えることと
    によってなされる請求項２５に記載の装置。
  29. 前記第１の入力ブロックＵ内で、第ｉ番目の列内の前記要素が量(i mod R)によって循環桁送りされ、Ｒが前記入力ブロックを形成する前記長方形アレーの行の数を示す請求項２８に記載の装置。
  30. 前記入力ブロックＷ０及びＷ１内で、前記第ｉ番目の列内の前記要素が量(floor(i/D)mod R)によって循環桁送りされ、Ｄがレート・セットに基づく所定のパラメータであり、Ｒが前記入力ブロックを形成する長方形アレーの行の数を示す請求項２８に記載の装置。
  31. 前記生成は、
    複数のセットＳ１、Ｓ２、Ｓ３、Ｓ４、及びＳ５を有するものとして前記指標セットを定義することによってなされ、
    Figure 0004903790
    であり、
    式中、パラメータＭ１、Ｍ２、及びＭ３がルック・アップ・テーブル内で指定され、Ｃが前記入力ブロックを形成する前記長方形アレーの列の数を示す請求項２４に記載の装置。
  32. 前記置き換えることが、
    前記複数の行列の前記列を
    Ｗ、Ｗ０（Ｓ１）、Ｗ０（Ｓ２）、Ｗ０（Ｓ３）、Ｗ１（Ｓ４）、Ｗ１（Ｓ５）として構成し、
    前記並列行列を、Ｌ１、Ｌ２、Ｌ３、及びＬ４の列を含む複数のセグメントに分割することによってなされ、Ｌ１、Ｌ２、Ｌ３、及びＬ４が
    Figure 0004903790
     として定義され、
    式中、Ｍが１つのスロット内で送信され得るコード記号の数を示し、Ｒが前記入力ブロックを形成する前記長方形アレーの行の数を示す請求項２４に記載の装置。
  33. Ｍ１、Ｍ２、及びＭ３のパラメータがルック・アップ・テーブル内に記憶される請求項３２に記載の装置。
  34. 前記並列行列が４行と、４Ｃまたは６Ｃの列と、Ｋレベルとを有し、Ｃが前記入力ブロックを形成する前記長方形アレーの列の数を示し、Ｋが前記並列行列のインタリービングのレベルを示す請求項３２に記載の装置。
  35. 前記インタリーブは、
    第ｉ番目の列を第ｋ番目のセグメント（ｋ＝１、２、３）の各々内の第π（ｉ）番目の列に桁送りであって、
    Figure 0004903790
     である、桁送りし、
    行指標が初めに増分し、その後に列指標が続くことにより、前記セグメントの各々内の前記要素を読み取りによってなされる請求項３２に記載の装置。
  36. 前記変調手段の前記変調方式が１６−ＱＡＭである請求項２４に記載の装置。
  37. 前記切り捨て手段は、前記変調要素を繰り返すための手段を更に含む請求項２４に記載の装置。
  38. 前記指数セットのパラメータがルック・アップ・テーブル内に記憶される請求項２４に記載の装置。
  39. 無線通信システムにおいて、複数の組織ビットと複数のパリティ・ビットとをインタリーブし、基地局から遠隔局にマルチ・スロット・パケット内で送信され得る出力系列を生成する方法であって、
    前記複数の組織ビットと前記複数のパリティ・ビットとを複数の系列に多重分離することであって、前記複数の組織ビットと前記複数のパリティ・ビットとが前記複数の系列中に連続的に分配され、前記複数のパリティ・ビットが第１のコード・レートでの第１セットの複数のパリティ・ビット及び前記同一の組織ビットに対して前記第１のコード・レートとは異なる第２のコード・レートでの第２セットの複数のパリティ・ビットから構成されている多重分離することと、
    前記複数の系列を再順序付けすることと、
    前記再順序付けされた複数の系列から複数の行列を生成することであって、前記生成が指数セットに基づいてなされるところの複数の行列を生成することと、
    前記複数の行列を置き換えて、複数のセグメントと、複数の列と、複数の要素とを有する並列行列を生成することと、
    前記複数の列をインタリーブすることと、
    前記複数のセグメント内の前記複数の要素を変調することと、
    前記並列行列の複数のセグメント内の前記変調された要素を切り捨てすることであって、前記出力系列が前記並列行列の前記複数のセグメントから切り捨てられた変調要素を含み、前記変調された要素を切り捨てすることと、
    を具備する方法。
  40. 前記多重分離することは、前記組織ビットと前記パリティ・ビットとをＲ行及びＣ列の複数の長方形アレー内に記憶して、第１の入力ブロックＵと、第２の入力ブロックＷ０と、第３の入力ブロックＷ１とを生成することによってなされ、前記第１の入力ブロックＵが前記組織ビットを含み、前記第２の入力ブロックＷ０が前記パリティ・ビットの第１のセットを連結することによって生成され、前記第３の入力ブロックＷ１が前記パリティ・ビットの第２のセットを連結することによって生成される請求項３９に記載の装置。
  41. 前記組織ビットと前記パリティ・ビットとは、行ごとに前記入力ブロックＵ、Ｗ０、及びＷ１の前記複数のアレーに書き込まれ、前記ビットが最上行から配置され始め、左から右に配置される請求項３９に記載の方法。
  42. 前記指標セットが昇順でソートされる請求項３９に記載の方法。
  43. 前記再順序付けすることは、
    各ブロックの各列内の各要素を下方循環桁送りし、
    各ブロック内の前記列の前記順序を置き換えによってなされる請求項４０に記載の方法。
  44. 前記第１の入力ブロックＵ内で、第ｉ番目の列内の要素が量(i mod R)によって循環桁送りされ、Ｒは前記入力ブロックを形成する前記長方形アレーの行の数を示す請求項４３に記載の方法。
  45. 前記入力ブロックＷ０及びＷ１内で、前記第ｉ番目の列内の前記要素が量(floor(i/D)mod R)によって循環桁送りされ、Ｄがレート・セットに基づく所定のパラメータであり、Ｒが前記入力ブロックを形成する長方形アレーの行の数を示す請求項４３に記載の方法。
  46. 前記形成することは、
    複数のセットＳ１、Ｓ２、Ｓ３、Ｓ４、及びＳ５を有するものとして前記指標セットを定義することによってなされ、
    Figure 0004903790
     であり、
    式中、パラメータＭ１、Ｍ２、及びＭ３が、ルック・アップ・テーブル内で指定され、Ｃが前記入力ブロックを形成する前記長方形アレーの列の数を示す請求項３９に記載の方法。
  47. 前記置き換えは、
    前記複数の行列の前記列を
    Ｗ、Ｗ０（Ｓ１）、Ｗ０（Ｓ２）、Ｗ０（Ｓ３）、Ｗ１（Ｓ４）、Ｗ１（Ｓ５）として構成し、
    前記並列行列を、Ｌ１、Ｌ２、Ｌ３、及びＬ４の列を含む複数のセグメントに分割することによってなされ、Ｌ１、Ｌ２、Ｌ３、及びＬ４が
    Figure 0004903790
    として定義され、
    式中、Ｍが１つのスロット内で送信され得るコード記号の数を示し、Ｒが前記入力ブロックを形成する前記長方形アレーの行の数を示す請求項３９に記載の方法。
  48. Ｌ１、Ｌ２、及びＬ３のパラメータがルック・アップ・テーブル内に記憶される請求項４７に記載の方法。
  49. 前記並列行列が４行と、４Ｃまたは６Ｃの列と、Ｋレベルとを有し、Ｃが前記入力ブロックを形成する前記長方形アレーの列の数を示し、Ｋが前記並列行列のインタリービングのレベルを示す請求項４７に記載の方法。
  50. 前記インタリーブは、
    第ｉ番目の列を第ｋ番目のセグメント（ｋ＝１、２、３）の各々内の第π（ｉ）番目の列に桁送りであって、
    Figure 0004903790
     である、桁送りをなし、
    行指標が初めに増分し、その後に列指標が続くことにより、前記セグメントの各々内の前記要素を読み取ることによってなされる請求項４７に記載の方法。
  51. 前記変調のための前記変調方式が１６−ＱＡＭである請求項３９に記載の方法。
  52. 前記切り捨ては前記変調要素を繰り返すことを更に含む請求項３９に記載の方法。
  53. 前記指標セットのパラメータがルック・アップ・テーブル内に記憶される請求項３９に記載の方法。
  54. 前記多重分離するための手段と、前記再順序付けするための手段と、前記グループ化及びインタリーブするための手段と、前記変調するための手段と、前記切り捨てるための手段とのうちの少なくとも１つが、メモリ要素とメモリ要素に結合された制御要素とを含み、前記制御要素が上の前記手段のうちの少なくとも１つの機能を実行するよう構成され、前記制御要素が、汎用プロセッサと、デジタル信号プロセッサ（ＤＳＰ）と、特定用途向け集積回路（ＡＳＩＣ）と、利用者書込み可能ゲートアレー（ＦＰＧＡ）と、離散ゲートまたはトランジスタ・ロジックと、マイクロプロセッサと、コントローラと、状態機械と、のうちの少なくとも１つを含む請求項１に記載の装置。
  55. 前記再順序付けするための手段と、
    前記生成するための手段と、
    前記置き換えるための手段と、
    前記インタリーブするための手段と、
    前記変調するための手段と、前記切り捨てるための手段とのうちの少なくとも１つが、メモリ要素とメモリ要素に結合された制御要素とを含み、前記制御要素が上の前記手段のうちの少なくとも１つの機能を実行するよう構成され、前記制御要素が、汎用プロセッサと、デジタル信号プロセッサ（ＤＳＰ）と、
    特定用途向け集積回路（ＡＳＩＣ）と、
    利用者書込み可能ゲートアレー（ＦＰＧＡ）と、
    離散ゲートまたはトランジスタ・ロジックと、マイクロプロセッサと、コントローラと、
    状態機械とのうちの少なくとも１つを含む請求項２４に記載の装置。
JP2008511294A 2005-05-12 2006-05-09 通信システムにおけるチャネル・インタリービングのための装置及び方法 Expired - Fee Related JP4903790B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US68085505P 2005-05-12 2005-05-12
US60/680,855 2005-05-12
US11/305,579 US7685495B2 (en) 2005-05-12 2005-12-16 Apparatus and method for channel interleaving in communications system
US11/305,579 2005-12-16
PCT/US2006/017993 WO2006124428A2 (en) 2005-05-12 2006-05-09 Apparatus and method for channel interleaving in communications system

Publications (2)

Publication Number Publication Date
JP2008541624A JP2008541624A (ja) 2008-11-20
JP4903790B2 true JP4903790B2 (ja) 2012-03-28

Family

ID=37431835

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008511294A Expired - Fee Related JP4903790B2 (ja) 2005-05-12 2006-05-09 通信システムにおけるチャネル・インタリービングのための装置及び方法

Country Status (14)

Country Link
EP (2) EP2214317A1 (ja)
JP (1) JP4903790B2 (ja)
KR (2) KR101100483B1 (ja)
CN (1) CN101322317B (ja)
AU (1) AU2006247818A1 (ja)
BR (1) BRPI0611236A2 (ja)
CA (1) CA2609794C (ja)
IL (1) IL187137A0 (ja)
MX (1) MX2007014157A (ja)
MY (1) MY144793A (ja)
NO (1) NO20076385L (ja)
NZ (2) NZ563210A (ja)
RU (1) RU2365035C1 (ja)
WO (1) WO2006124428A2 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130322422A1 (en) * 2012-05-31 2013-12-05 Mediatek Inc. Telecommunications methods for implementing early termination of transmission
CN107979448B (zh) * 2015-03-13 2020-06-05 清华大学 基于穿孔交织映射的差错控制方法
US10784901B2 (en) * 2015-11-12 2020-09-22 Qualcomm Incorporated Puncturing for structured low density parity check (LDPC) codes
US10291354B2 (en) 2016-06-14 2019-05-14 Qualcomm Incorporated High performance, flexible, and compact low-density parity-check (LDPC) code
CN107623926B (zh) * 2016-07-15 2023-01-31 上海诺基亚贝尔软件有限公司 通信方法、服务器和基站设备
US10476525B2 (en) * 2017-01-09 2019-11-12 Qualcomm Incorporated Low latency bit-reversed polar codes
EP3590209B1 (en) * 2017-03-03 2021-03-31 Telefonaktiebolaget LM Ericsson (publ) Sequence generation
CN110383726A (zh) * 2017-03-09 2019-10-25 华为技术有限公司 用于长ldpc码的mcs
US10312939B2 (en) 2017-06-10 2019-06-04 Qualcomm Incorporated Communication techniques involving pairwise orthogonality of adjacent rows in LPDC code
CN109150200B (zh) 2017-06-27 2021-10-22 华为技术有限公司 一种信道交织的方法和装置
IL277711B (en) * 2020-09-30 2022-01-01 Elbit Systems C4I And Cyber Ltd A transmission device and a method for transmitting punctuated information messages having an input containing shared bits and a reception device and method for reassembling coded information messages based on the punctuated messages
WO2023096214A1 (ko) * 2021-11-25 2023-06-01 엘지전자 주식회사 무선 통신 시스템에서 연합 학습을 수행하기 위한 방법 및 이를 위한 장치
CN116318552B (zh) * 2023-03-15 2023-09-22 归芯科技(深圳)有限公司 Turbo码的交织或解交织方法及其器件、通信芯片和装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4901307A (en) 1986-10-17 1990-02-13 Qualcomm, Inc. Spread spectrum multiple access communication system using satellite or terrestrial repeaters
US5103459B1 (en) 1990-06-25 1999-07-06 Qualcomm Inc System and method for generating signal waveforms in a cdma cellular telephone system
US5572532A (en) * 1993-12-29 1996-11-05 Zenith Electronics Corp. Convolutional interleaver and deinterleaver
US6304991B1 (en) * 1998-12-04 2001-10-16 Qualcomm Incorporated Turbo code interleaver using linear congruential sequence
US6987778B2 (en) * 2001-05-22 2006-01-17 Qualcomm Incorporated Enhanced channel interleaving for optimized data throughput
CN1685621B (zh) * 2002-10-29 2010-07-07 三星电子株式会社 用于解交织通信设备中的交织数据流的方法和装置
CN100336330C (zh) * 2003-01-27 2007-09-05 西南交通大学 基于均匀与非均匀调制星座图的混合自动重传请求方法
KR20050020526A (ko) * 2003-08-23 2005-03-04 삼성전자주식회사 이동통신시스템에서 비트 인터리빙장치 및 방법
US7702968B2 (en) * 2004-02-27 2010-04-20 Qualcomm Incorporated Efficient multi-symbol deinterleaver
US20090022079A1 (en) * 2005-05-04 2009-01-22 Fei Frank Zhou Method and apparatus for providing enhanced channel interleaving

Also Published As

Publication number Publication date
RU2365035C1 (ru) 2009-08-20
WO2006124428A3 (en) 2007-12-13
KR101022930B1 (ko) 2011-03-16
EP2214317A1 (en) 2010-08-04
NZ584316A (en) 2011-07-29
NO20076385L (no) 2007-12-11
KR101100483B1 (ko) 2011-12-29
EP1900104A2 (en) 2008-03-19
KR20100122929A (ko) 2010-11-23
WO2006124428A2 (en) 2006-11-23
BRPI0611236A2 (pt) 2010-08-24
JP2008541624A (ja) 2008-11-20
EP1900104A4 (en) 2009-09-02
CA2609794C (en) 2013-12-03
MY144793A (en) 2011-11-15
MX2007014157A (es) 2008-02-07
KR20080005306A (ko) 2008-01-10
IL187137A0 (en) 2008-02-09
CN101322317B (zh) 2013-05-29
NZ563210A (en) 2010-11-26
CN101322317A (zh) 2008-12-10
AU2006247818A1 (en) 2006-11-23
CA2609794A1 (en) 2006-11-23

Similar Documents

Publication Publication Date Title
JP4903790B2 (ja) 通信システムにおけるチャネル・インタリービングのための装置及び方法
US7930613B2 (en) Apparatus and method for channel interleaving in communications system
US10972210B2 (en) Enhanced channel interleaving for optimized data throughput
US7764743B2 (en) Methods of channel coding for communication systems
RU2392749C2 (ru) Эффективная передача по совместно используемому каналу передачи данных для беспроводной связи
JP4589055B2 (ja) 高度化されたアップリンク・データ伝送のための方法及び装置
US20050249163A1 (en) Method and apparatus for determining rate matching parameters for a transport channel in a mobile telecommunication system
JP2010516188A (ja) フィードバック情報をマルチキャストする方法および機器

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100706

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20101006

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20101014

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101108

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110201

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110428

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110511

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110601

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110608

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110701

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110708

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110801

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111206

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120105

R150 Certificate of patent or registration of utility model

Ref document number: 4903790

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150113

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees